半導体装置
【課題】 高耐圧特性を確保しつつデバイスセルピッチを縮小した、低オン抵抗の半導体装置を提供する。
【解決手段】 Ｐ型半導体基板１０の表層部に、Ｐ型半導体基板１０よりも十分に高い不純物濃度で形成されたＰ++型ソース領域４０は、少なくともその側面の一部でＮ-型延長ドレイン領域２０と接するように形成されている。ゲート電極７０は、Ｎ-型延長ドレイン領域２０上に、ゲート絶縁膜６５を介して形成されており、Ｐ++型ソース領域４０の端部付近をも覆っている。ゲート電極７０に所定の電圧を印加するオン時には、ゲート電極７０下のＮ-型延長ドレイン領域２０の表面に縮退領域が現れ、ドレイン電極５０とソース電極８０との境界部をトンネル電流が流れる。
【解決手段】 Ｐ型半導体基板１０の表層部に、Ｐ型半導体基板１０よりも十分に高い不純物濃度で形成されたＰ++型ソース領域４０は、少なくともその側面の一部でＮ-型延長ドレイン領域２０と接するように形成されている。ゲート電極７０は、Ｎ-型延長ドレイン領域２０上に、ゲート絶縁膜６５を介して形成されており、Ｐ++型ソース領域４０の端部付近をも覆っている。ゲート電極７０に所定の電圧を印加するオン時には、ゲート電極７０下のＮ-型延長ドレイン領域２０の表面に縮退領域が現れ、ドレイン電極５０とソース電極８０との境界部をトンネル電流が流れる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、高耐圧で低オン抵抗なＭＯＳ型電界効果トランジスタに関する。
【背景技術】
【０００２】
電界効果型トランジスタ（以下、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）という）のセル構造は、より良好な特性が得られるように、これまでに様々に改良されたものが提案されてきた。図７は、表面電界緩和型（以下、ＲＥＳＵＲＦという）と呼ばれる横型ＭＯＳＦＥＴ１００の代表的な構造の例を示した断面図である（例えば非特許文献１）。
【０００３】
図７において、Ｐ型半導体基板１１０の表層部には、Ｎ+型ドレイン領域１３０、Ｎ-型延長ドレイン領域１２０、Ｎ+型ソース領域１４０、および、Ｐ+型コンタクト領域１９０が形成されている。Ｎ+型ドレイン領域１３０は、Ｎ-型延長ドレイン領域１２０の表面の一部からその表面が露出するように、Ｎ-型延長ドレイン領域１２０の内部に形成されている。Ｎ-型延長ドレイン領域１２０は、Ｎ+型ドレイン領域１３０よりも低い不純物濃度で、Ｎ+型ソース領域１４０と所定の間隔だけ離して形成されている。
【０００４】
ゲート電極１７０は、Ｐ型半導体基板１１０の表層部の、Ｎ-型延長ドレイン領域１２０とＮ+型ソース領域１４０との間の領域であるチャネル領域１１５上に、ゲート絶縁膜１６５を介して形成されており、Ｎ-型延長ドレイン領域１２０およびＮ+型ソース領域１４０の端部付近をも覆っている。ソース電極１８０は、Ｐ+型コンタクト領域１９０とＮ+型ソース領域１４０の双方とオーミックコンタクトするように形成されており、また、ドレイン電極１５０は、Ｎ+型ドレイン領域１３０とオーミックコンタクトするように形成されている。
【０００５】
ＭＯＳＦＥＴ１００のオン状態とオフ状態との切り替えは、ゲート電極１７０に印加する電圧の大きさを動作閾値以上と未満（一般には０）との間で切り替えることによって行われる。Ｎ-型延長ドレイン領域１２０を設けておけば、オフ時にＮ-型延長ドレイン領域１２０とＰ型半導体基板１１０とが逆バイアス状態になって、境界部分に幅の広い空乏層が発生する。よって、オフ時に、ノイズの侵入などによってソース・ドレイン間の電位差が大きくなった場合でも、ソース・ドレイン間が導通しにくいため、このＭＯＳＦＥＴ１００は高耐圧特性を有すると言える。
【０００６】
なお、ゲート電極１７０に所定の大きさの電圧が印加されたオン時には、チャネル領域１１５の表面に誘起された電子によってチャネルが形成されて、Ｎ-型延長ドレイン電極１２０とＮ+型ソース領域１４０とが導通し、ドレイン電極１５０からソース電極１８０にドレイン電流が流れる。ドレイン電流の大きさは、各電極に印加される電圧の大きさと、ソース・ドレイン電極間のオン抵抗によって決まる。
【非特許文献１】J.A.Apples and H.M.J.Vaes、インターナショナル エレクトロン デバイス ミーティング テクニカル ダイジェスト（International Electron Device Meeting Technical Digest）、アイトリプルイー（IEEE）、米国、１９７９年１２月３日、Ｐ．２３８−Ｐ．２４１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＭＯＳＦＥＴを設計する際には、オフ時の耐圧特性をより良好にすることと、オン抵抗を低減することとの２つが大きな課題となり、図７に示すＭＯＳＦＥＴセルのように、高耐圧化を重視して設計されたＭＯＳＦＥＴの場合、オン抵抗を低減することが次なる課題となる。オン抵抗をより低減することができれば、オン時にソース・ドレイン間で大電流を流すことができる。また、より低い電圧でＭＯＳＦＥＴを動作させられるために低消費電力化にも有効である。
【０００８】
オン抵抗を低減するには、図７にＷで示すデバイスセルピッチを狭くすればよいが、耐圧特性を維持するためには、デバイスセルピッチを狭くすることにも限界がある。例えば、上記のＭＯＳＦＥＴにおいてチャネル領域を狭くしてデバイスセルピッチを短縮する場合、高ドレイン電圧印加時にチャネル領域１１５でパンチスルーが生じ、オフ時にもソース・ドレイン間が導通してしまうことになる。
【０００９】
それ故に、本発明は、高耐圧特性を確保しつつデバイスセルピッチを縮小した、低オン抵抗の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、横型半導体装置であって、第１導電型の半導体基板と、前記半導体基板の表層部に形成された第２導電型の延長ドレイン領域と、前記延長ドレイン領域よりも高い不純物濃度で、前記延長ドレイン領域の内部に、その表面が前記延長ドレイン領域の表面の一部から露出するように形成された第２導電型のドレイン領域と、前記延長ドレイン領域とは異なる導電性材料で、前記延長ドレイン領域と少なくとも側面の一部で接するように、前記半導体基板の表層部に形成されたソース領域と、前記延長ドレイン領域と前記ソース領域との境界近傍の、前記延長ドレイン領域と前記ソース領域との上に、絶縁膜を介して形成されたゲート電極とを備える。
【００１１】
前記ソース領域は、前記半導体基板よりも前記第１導電型の不純物濃度が高い、縮退した領域であってもよい。
【００１２】
また、前記ソース領域は、前記延長ドレイン領域とショットキー接続する金属材料で形成された領域であってもよい。この場合には、前記ソース領域は、前記半導体基板の表面に、前記延長ドレイン領域の一部に沿って形成した溝内に金属材料を充填して形成するとよい。
【００１３】
前記延長ドレイン領域は、前記ゲート電極に所定の大きさの電圧を印加したときに、当該ゲート電極の下方において縮退した領域が現れる不純物濃度で形成した領域であることが好ましい。
【００１４】
前記延長ドレイン領域は、その表層部の前記ゲート電極の下方に、前記第２導電型の不純物濃度がその周辺部よりも高い高濃度チャネル領域をさらに有するようにしてもよい。この場合、前記高濃度チャネル領域は、前記ゲート電極に所定の大きさの電圧を印加したときに、縮退した領域になる不純物濃度で形成することが好ましい。
【発明の効果】
【００１５】
ソース領域と延長ドレイン領域とを隣接して形成した構成を有することにより、高耐圧特性を確保しつつ、従来に比べてデバイスセルピッチが縮小された、チャネル領域の抵抗が極めて小さい低オン抵抗の半導体装置を得ることができる。
【００１６】
例えばソース領域を、第１導電型の不純物が高濃度に添加された縮退した領域にすれば、オフ時には、ソース領域とドレイン領域とが逆バイアス状態になるために、ソース・ドレイン間が導通することがない。よって、この半導体装置は高耐圧特性を有することになる。また、オン時には、ＰＮ接合部で大きなトンネル電流を流すことができる。
【００１７】
また、例えばソース領域を、延長ドレイン領域とショットキー接続する金属材料で形成
すれば、オフ時には高いショットキー障壁によって電流が流れない。また、オン時にはショットキー障壁の高さが低くなり、トンネル電流が流れる。よって、この構成を採ることによっても、高耐圧で低オン抵抗な半導体装置が得られる。また、延長ドレイン領域の外周の一部に沿って形成した溝に金属材料を充填してソース領域を形成するようにすれば、延長ドレイン領域とソース領域との接触面積が広くなる。
【００１８】
ゲート電極に所定の大きさの電圧を印加したときに、ゲート電極の下方領域に縮退した領域が現れる不純物濃度で延長ドレイン領域を形成しておけば、オン時に、ソース領域との間でトンネル電流を流すことができる。また、延長ドレイン領域の表層部の、ゲート電極の下方領域における第２導電型の不純物濃度を、その周辺部よりも高くしておくことによって、オン時に、よりトンネル電流を流し易くすることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る横型半導体装置である電界効果型トランジスタ１（以下、ＭＯＳＦＥＴ１という）の単位セルの断面図である。図１に示すＭＯＳＦＥＴ１のＰ型半導体基板１０の表層部には、Ｐ++型ソース領域４０、Ｎ-型延長ドレイン領域２０およびＮ+型ドレイン領域３０が、それぞれ所定の深さで形成されている。Ｐ++型ソース領域４０は、少なくともその側面の一部でＮ-型延長ドレイン領域２０と接するように形成されている。Ｎ+型ドレイン領域３０は、その表面が、Ｎ-型延長ドレイン領域２０の表面の一部から露出するように、Ｎ-型延長ドレイン領域２０の内部に形成されている。
【００２０】
Ｐ型半導体基板１０のＰ型不純物濃度は、約１×１０14〜約１×１０15／ｃｍ3であり、縮退したＰ++型ソース領域４０のＰ型不純物濃度は、Ｐ型半導体基板１０よりも十分に高い約１×１０20〜約１×１０22／ｃｍ3である。また、Ｎ+型ドレイン領域３０のＮ型不純物濃度は、約１×１０18〜約１×１０20／ｃｍ3であり、Ｎ-型延長ドレイン領域２０のＮ型不純物濃度は、Ｎ+型ドレイン領域３０よりも低い約１×１０15〜約１×１０17／ｃｍ3である。なお、Ｎ-型延長ドレイン領域２０、Ｎ+型ドレイン領域３０およびＰ++型ソース領域４０は、Ｐ型半導体基板１０にイオン注入およびイオン拡散を行うなどして形成するとよい。
【００２１】
ゲート電極７０は、Ｎ-型延長ドレイン領域２０とＰ++型ソース領域４０との境界付近の、Ｎ-型延長ドレイン領域２０上とＰ++型ソース領域４０上に、ゲート絶縁膜６５を介して形成されている。ソース電極８０は、Ｐ++型ソース領域４０上で、Ｐ++型ソース領域４０とオーミックコンタクトするように形成されており、また、ドレイン電極５０は、Ｎ+型ドレイン領域３０上で、Ｎ+型ドレイン領域３０とオーミックコンタクトするように形成されている。層間絶縁膜６０は、ゲート電極７０、Ｎ-型延長ドレイン領域２０、Ｐ++型ソース領域４０の一部、および、Ｎ-型延長ドレイン領域２０の一部を覆っている。
【００２２】
図２（ａ）および（ｂ）は、それぞれ、ＭＯＳＦＥＴ１のオフ時およびオン時における状態を示した図である。図中の矢印は、電流の流れを示している。以下、同図を参照してこのＭＯＳＦＥＴ１の動作を説明する。
【００２３】
図２（ａ）は、ドレイン電極５０側が高電位になるようソース電極８０とドレイン電極５０との間に電圧を印加してゲート電極７０には電圧を印加しない、オフ時のＭＯＳＦＥＴ１を示している。オフ時には、Ｐ型半導体基板１０とＮ-型延長ドレイン領域との境界で幅の広い空乏層が発生するため、また、隣接して形成されているＮ-型延長ドレイン領域２０とＰ++型ソース領域４０が逆バイアス状態になるため、ソース・ドレイン間で導通しない。
【００２４】
また、Ｎ-型延長ドレイン領域２０とＰ型半導体基板１０のＰＮ接合部は、逆電圧の大きさが、アバランシェブレークダウン（なだれ降伏）を生じさせる大きさにならない限り導通しないので、このＭＯＳＦＥＴ１は高耐圧特性を有することになる。
【００２５】
一方で、図２（ｂ）に示すように、ゲート電極７０に動作閾値以上の電圧を印加したオン時には、ゲート電極７０下のＮ-型延長ドレイン領域２０の表層に電子が誘起されて、電子濃度が非常に高い縮退した領域２５（以下、縮退領域２５という）が形成される。この縮退領域２５と縮退したＰ++型ソース領域４０とはいずれも不純物濃度が高いために、ＰＮ接合部の空乏層の幅は、１０ｎｍ程度の薄さとなる。
【００２６】
空乏層が薄くなると、トンネル現象によって電子が空乏層を通過できるようになるので、オン時には、Ｎ-型延長ドレイン領域２０からＰ++型ソース領域４０に、トンネル効果による大きなトンネル電流が流れることになる。
【００２７】
Ｎ-型延長ドレイン領域２０と、縮退したＰ++型ソース領域４０とを隣接して形成しているＭＯＳＦＥＴ１では、図７に示したＭＯＳＦＥＴ１００と比較して、チャネル領域１１５の幅だけセルピッチを縮小することができ、また、少なくともチャネル抵抗分のオン抵抗を低減することができる。
【００２８】
上記のように、本実施形態に係るＭＯＳＦＥＴ１は、高耐圧特性を確保しつつ、従来と比してデバイスセルピッチが縮小された、低オン抵抗の半導体装置になる。
【００２９】
（第２の実施形態）
図３は、本発明の第２の実施形態に係るＭＯＳＦＥＴ２の単位セルの断面図である。本実施形態に係るＭＯＳＦＥＴ２の構造は、第１の実施形態で説明したＭＯＳＦＥＴとほぼ同様であるが、Ｎ-型延長ドレイン領域２０の表層に、Ｎ型不純物濃度が高い高濃度チャネル領域２７が設けられている点で第１の実施形態に係るものとは異なっている。ＭＯＳＦＥＴ２の構成要素のうち、第１の実施形態で説明した構成要素と同じものについては、同一の参照符号を付して説明を省略する。
【００３０】
高濃度チャネル領域２７は、ゲート電極７０に動作閾値以上の電圧が印加されているオン時に、ゲート電極７０の下方のＮ-型延長ドレイン領域２０表層に、電子濃度が非常に高い縮退領域が形成され易くなるように、周辺のＮ-型延長ドレイン領域２０よりも高い不純物濃度で形成しておく。このように高濃度チャネル領域２７を設けておけば、高濃度チャネル領域２７を設けていない場合よりも、オン時に、より確実に、トンネル効果による大きなトンネル電流を流すことができる。
【００３１】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る半導体装置であるＭＯＳＦＥＴ３の単位セルの断面図である。本実施形態に係るＭＯＳＦＥＴ３の構造は、第１の実施形態で説明したＭＯＳＦＥＴとほぼ同様であるが、ソース領域が金属材料で形成されている点で第１の実施形態に係るものと異なっている。ＭＯＳＦＥＴ３の構成要素のうち、第１の実施形態で説明した構成要素と同じものについては、同一の参照符号を付して説明を省略する。
【００３２】
図４に示すＰ型半導体基板１０の表層部には、Ｎ-型延長ドレイン領域２０、Ｎ+型ドレイン領域３０、および、ソース領域であるショットキーメタル領域９０が形成されている。ショットキーメタル領域９０は、少なくともその側面でＮ-型延長ドレイン領域２０とショットキー接続するように形成されている。ショットキーメタル領域９０とＮ-型延長ドレイン領域２０との接合界面には、両者の仕事関数差によって定められるショットキー障壁が形成される。
【００３３】
ＭＯＳＦＥＴ３において、Ｐ型半導体基板１０のＰ型不純物濃度は約１×１０14〜約１×１０15／ｃｍ3である。また、Ｎ+型ドレイン領域３０のＮ型不純物濃度は約１×１０18〜約１×１０20／ｃｍ3であり、Ｎ-型延長ドレイン領域２０のＮ型不純物濃度は、Ｎ+型ドレイン領域３０の不純物濃度よりも低い、約１×１０15〜約１×１０17／ｃｍ3である。
【００３４】
ショットキーメタル領域９０は、例えば、Ｎ-型延長ドレイン領域２０の外周の一部に沿って、Ｐ型半導体基板１０をエッチングして溝９５を形成し、形成した溝９５にＮ-型延長ドレイン領域２０とショットキー接続するよう金属材料を充填することによって形成することができる。溝９５に金属を充填してショットキーメタル領域９０を形成した場合、Ｎ-型延長ドレイン領域２０との接触面積を広くできるので、ＭＯＳＦＥＴ３におけるスイッチング速度がより高速になる。
【００３５】
図５（ａ）および（ｂ）は、それぞれ、ＭＯＳＦＥＴ３のオフ時およびオン時における状態を示した図である。図中の矢印は、電流の流れを示している。以下、同図を参照してこのＭＯＳＦＥＴ３を説明する。
【００３６】
図５（ａ）は、ドレイン電極５０側が高電位になるようにソース電極８０とドレイン電極５０との間に電圧を印加して、ゲート電極７０に電圧を印加していない、オフ状態のＭＯＳＦＥＴ３を示している。
【００３７】
オフ時には、ゲート電極７０下方のＮ-型延長ドレイン領域２０の表層部は縮退していないので、つまり、トンネル電流を流すほど電子濃度が十分に高くないので、電子は、ショットキーメタル領域９０とＮ-型延長ドレイン領域２０との接合界面に形成されたショットキー障壁を越えられない。よって、ショットキーメタル領域９０とＮ-型延長ドレイン領域２０とは導通しない。
【００３８】
また、このＭＯＳＦＥＴ３の耐圧は、Ｎ-型延長ドレイン領域２０とＰ型半導体基板１０のＰＮ接合部でアバランシェブレークダウン（なだれ降伏）を生じさせる電圧の高さで決まり、アバランシェブレークダウンを生じさせる電圧は、通常使用する電圧よりも十分高いので、ＭＯＳＦＥＴ３は高耐圧特性を有することになる。
【００３９】
一方で、図５（ｂ）に示すように、ゲート電極７０に動作閾値以上の電圧を印加したオン時には、Ｎ-型延長ドレイン領域２０の表層に高濃度の電子が誘起されて、電子濃度が非常に高い縮退領域２５が形成される。その結果、ショットキー障壁幅が約１０ｎｍ程度にまで薄くなり、トンネル現象によって電子がショットキーメタル領域９０とＮ-型延長ドレイン領域２０との境界部を通過できるようになる。そのため、Ｎ-型延長ドレイン領域２０からショットキーメタル領域９０へと、トンネル効果による大きな電流が流れることになる。以上により、本実施形態に係るＭＯＳＦＥＴ３は、高耐圧特性を確保しつつ、デバイスセルピッチが縮小された、従来よりも低オン抵抗なＭＯＳＦＥＴになる。
【００４０】
また、本実施形態に係るＭＯＳＦＥＴ３は、ショットキーソース型構造を採用しているために、例えば図６に示すモータ回路において半導体装置７として使用した場合に、ソース・ドレイン間の内蔵ダイオード６がショットキーダイオードになる。よって、ＰＮ接合ダイオードを用いた場合よりもスイッチング速度が高速になるため、図６に示すモータ回路において電流を停止したときに、インダクタンス負荷であるモータ８に蓄積されたエネルギーを高速に放出することができる。
【産業上の利用可能性】
【００４１】
本発明に係る半導体装置は、高耐電圧と低オン抵抗との両特性を兼ね備えたＭＯＳＦＥＴ等として有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの断面図
【図２】図１のＭＯＳＦＥＴのオン時およびオフ時における状態を示した図
【図３】本発明の第２の実施形態に係るＭＯＳＦＥＴの断面図
【図４】本発明の第３の実施形態に係るＭＯＳＦＥＴの断面図
【図５】図５のＭＯＳＦＥＴのオン時およびオフ時における状態を示した図
【図６】モータ回路の一部を示した図
【図７】従来の横型ＲＥＳＵＲＦ ＭＯＳＦＥＴの断面図
【符号の説明】
【００４３】
１ ＭＯＳＦＥＴ
２ ＭＯＳＦＥＴ
３ ＭＯＳＦＥＴ
６ 内蔵ダイオード
７ 半導体装置
８ モータ
１０ Ｐ型半導体基板
２０ Ｎ-型延長ドレイン領域
２５ 縮退領域
２７ 高濃度チャネル領域
３０ Ｎ+型ドレイン領域
４０ Ｐ++型ソース領域
５０ ドレイン電極
６０ 層間絶縁膜
６５ ゲート絶縁膜
７０ ゲート電極
８０ ソース電極
９０ ショットキーメタル領域
９５ 溝
【技術分野】
【０００１】
本発明は半導体装置に関し、高耐圧で低オン抵抗なＭＯＳ型電界効果トランジスタに関する。
【背景技術】
【０００２】
電界効果型トランジスタ（以下、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）という）のセル構造は、より良好な特性が得られるように、これまでに様々に改良されたものが提案されてきた。図７は、表面電界緩和型（以下、ＲＥＳＵＲＦという）と呼ばれる横型ＭＯＳＦＥＴ１００の代表的な構造の例を示した断面図である（例えば非特許文献１）。
【０００３】
図７において、Ｐ型半導体基板１１０の表層部には、Ｎ+型ドレイン領域１３０、Ｎ-型延長ドレイン領域１２０、Ｎ+型ソース領域１４０、および、Ｐ+型コンタクト領域１９０が形成されている。Ｎ+型ドレイン領域１３０は、Ｎ-型延長ドレイン領域１２０の表面の一部からその表面が露出するように、Ｎ-型延長ドレイン領域１２０の内部に形成されている。Ｎ-型延長ドレイン領域１２０は、Ｎ+型ドレイン領域１３０よりも低い不純物濃度で、Ｎ+型ソース領域１４０と所定の間隔だけ離して形成されている。
【０００４】
ゲート電極１７０は、Ｐ型半導体基板１１０の表層部の、Ｎ-型延長ドレイン領域１２０とＮ+型ソース領域１４０との間の領域であるチャネル領域１１５上に、ゲート絶縁膜１６５を介して形成されており、Ｎ-型延長ドレイン領域１２０およびＮ+型ソース領域１４０の端部付近をも覆っている。ソース電極１８０は、Ｐ+型コンタクト領域１９０とＮ+型ソース領域１４０の双方とオーミックコンタクトするように形成されており、また、ドレイン電極１５０は、Ｎ+型ドレイン領域１３０とオーミックコンタクトするように形成されている。
【０００５】
ＭＯＳＦＥＴ１００のオン状態とオフ状態との切り替えは、ゲート電極１７０に印加する電圧の大きさを動作閾値以上と未満（一般には０）との間で切り替えることによって行われる。Ｎ-型延長ドレイン領域１２０を設けておけば、オフ時にＮ-型延長ドレイン領域１２０とＰ型半導体基板１１０とが逆バイアス状態になって、境界部分に幅の広い空乏層が発生する。よって、オフ時に、ノイズの侵入などによってソース・ドレイン間の電位差が大きくなった場合でも、ソース・ドレイン間が導通しにくいため、このＭＯＳＦＥＴ１００は高耐圧特性を有すると言える。
【０００６】
なお、ゲート電極１７０に所定の大きさの電圧が印加されたオン時には、チャネル領域１１５の表面に誘起された電子によってチャネルが形成されて、Ｎ-型延長ドレイン電極１２０とＮ+型ソース領域１４０とが導通し、ドレイン電極１５０からソース電極１８０にドレイン電流が流れる。ドレイン電流の大きさは、各電極に印加される電圧の大きさと、ソース・ドレイン電極間のオン抵抗によって決まる。
【非特許文献１】J.A.Apples and H.M.J.Vaes、インターナショナル エレクトロン デバイス ミーティング テクニカル ダイジェスト（International Electron Device Meeting Technical Digest）、アイトリプルイー（IEEE）、米国、１９７９年１２月３日、Ｐ．２３８−Ｐ．２４１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＭＯＳＦＥＴを設計する際には、オフ時の耐圧特性をより良好にすることと、オン抵抗を低減することとの２つが大きな課題となり、図７に示すＭＯＳＦＥＴセルのように、高耐圧化を重視して設計されたＭＯＳＦＥＴの場合、オン抵抗を低減することが次なる課題となる。オン抵抗をより低減することができれば、オン時にソース・ドレイン間で大電流を流すことができる。また、より低い電圧でＭＯＳＦＥＴを動作させられるために低消費電力化にも有効である。
【０００８】
オン抵抗を低減するには、図７にＷで示すデバイスセルピッチを狭くすればよいが、耐圧特性を維持するためには、デバイスセルピッチを狭くすることにも限界がある。例えば、上記のＭＯＳＦＥＴにおいてチャネル領域を狭くしてデバイスセルピッチを短縮する場合、高ドレイン電圧印加時にチャネル領域１１５でパンチスルーが生じ、オフ時にもソース・ドレイン間が導通してしまうことになる。
【０００９】
それ故に、本発明は、高耐圧特性を確保しつつデバイスセルピッチを縮小した、低オン抵抗の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、横型半導体装置であって、第１導電型の半導体基板と、前記半導体基板の表層部に形成された第２導電型の延長ドレイン領域と、前記延長ドレイン領域よりも高い不純物濃度で、前記延長ドレイン領域の内部に、その表面が前記延長ドレイン領域の表面の一部から露出するように形成された第２導電型のドレイン領域と、前記延長ドレイン領域とは異なる導電性材料で、前記延長ドレイン領域と少なくとも側面の一部で接するように、前記半導体基板の表層部に形成されたソース領域と、前記延長ドレイン領域と前記ソース領域との境界近傍の、前記延長ドレイン領域と前記ソース領域との上に、絶縁膜を介して形成されたゲート電極とを備える。
【００１１】
前記ソース領域は、前記半導体基板よりも前記第１導電型の不純物濃度が高い、縮退した領域であってもよい。
【００１２】
また、前記ソース領域は、前記延長ドレイン領域とショットキー接続する金属材料で形成された領域であってもよい。この場合には、前記ソース領域は、前記半導体基板の表面に、前記延長ドレイン領域の一部に沿って形成した溝内に金属材料を充填して形成するとよい。
【００１３】
前記延長ドレイン領域は、前記ゲート電極に所定の大きさの電圧を印加したときに、当該ゲート電極の下方において縮退した領域が現れる不純物濃度で形成した領域であることが好ましい。
【００１４】
前記延長ドレイン領域は、その表層部の前記ゲート電極の下方に、前記第２導電型の不純物濃度がその周辺部よりも高い高濃度チャネル領域をさらに有するようにしてもよい。この場合、前記高濃度チャネル領域は、前記ゲート電極に所定の大きさの電圧を印加したときに、縮退した領域になる不純物濃度で形成することが好ましい。
【発明の効果】
【００１５】
ソース領域と延長ドレイン領域とを隣接して形成した構成を有することにより、高耐圧特性を確保しつつ、従来に比べてデバイスセルピッチが縮小された、チャネル領域の抵抗が極めて小さい低オン抵抗の半導体装置を得ることができる。
【００１６】
例えばソース領域を、第１導電型の不純物が高濃度に添加された縮退した領域にすれば、オフ時には、ソース領域とドレイン領域とが逆バイアス状態になるために、ソース・ドレイン間が導通することがない。よって、この半導体装置は高耐圧特性を有することになる。また、オン時には、ＰＮ接合部で大きなトンネル電流を流すことができる。
【００１７】
また、例えばソース領域を、延長ドレイン領域とショットキー接続する金属材料で形成
すれば、オフ時には高いショットキー障壁によって電流が流れない。また、オン時にはショットキー障壁の高さが低くなり、トンネル電流が流れる。よって、この構成を採ることによっても、高耐圧で低オン抵抗な半導体装置が得られる。また、延長ドレイン領域の外周の一部に沿って形成した溝に金属材料を充填してソース領域を形成するようにすれば、延長ドレイン領域とソース領域との接触面積が広くなる。
【００１８】
ゲート電極に所定の大きさの電圧を印加したときに、ゲート電極の下方領域に縮退した領域が現れる不純物濃度で延長ドレイン領域を形成しておけば、オン時に、ソース領域との間でトンネル電流を流すことができる。また、延長ドレイン領域の表層部の、ゲート電極の下方領域における第２導電型の不純物濃度を、その周辺部よりも高くしておくことによって、オン時に、よりトンネル電流を流し易くすることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る横型半導体装置である電界効果型トランジスタ１（以下、ＭＯＳＦＥＴ１という）の単位セルの断面図である。図１に示すＭＯＳＦＥＴ１のＰ型半導体基板１０の表層部には、Ｐ++型ソース領域４０、Ｎ-型延長ドレイン領域２０およびＮ+型ドレイン領域３０が、それぞれ所定の深さで形成されている。Ｐ++型ソース領域４０は、少なくともその側面の一部でＮ-型延長ドレイン領域２０と接するように形成されている。Ｎ+型ドレイン領域３０は、その表面が、Ｎ-型延長ドレイン領域２０の表面の一部から露出するように、Ｎ-型延長ドレイン領域２０の内部に形成されている。
【００２０】
Ｐ型半導体基板１０のＰ型不純物濃度は、約１×１０14〜約１×１０15／ｃｍ3であり、縮退したＰ++型ソース領域４０のＰ型不純物濃度は、Ｐ型半導体基板１０よりも十分に高い約１×１０20〜約１×１０22／ｃｍ3である。また、Ｎ+型ドレイン領域３０のＮ型不純物濃度は、約１×１０18〜約１×１０20／ｃｍ3であり、Ｎ-型延長ドレイン領域２０のＮ型不純物濃度は、Ｎ+型ドレイン領域３０よりも低い約１×１０15〜約１×１０17／ｃｍ3である。なお、Ｎ-型延長ドレイン領域２０、Ｎ+型ドレイン領域３０およびＰ++型ソース領域４０は、Ｐ型半導体基板１０にイオン注入およびイオン拡散を行うなどして形成するとよい。
【００２１】
ゲート電極７０は、Ｎ-型延長ドレイン領域２０とＰ++型ソース領域４０との境界付近の、Ｎ-型延長ドレイン領域２０上とＰ++型ソース領域４０上に、ゲート絶縁膜６５を介して形成されている。ソース電極８０は、Ｐ++型ソース領域４０上で、Ｐ++型ソース領域４０とオーミックコンタクトするように形成されており、また、ドレイン電極５０は、Ｎ+型ドレイン領域３０上で、Ｎ+型ドレイン領域３０とオーミックコンタクトするように形成されている。層間絶縁膜６０は、ゲート電極７０、Ｎ-型延長ドレイン領域２０、Ｐ++型ソース領域４０の一部、および、Ｎ-型延長ドレイン領域２０の一部を覆っている。
【００２２】
図２（ａ）および（ｂ）は、それぞれ、ＭＯＳＦＥＴ１のオフ時およびオン時における状態を示した図である。図中の矢印は、電流の流れを示している。以下、同図を参照してこのＭＯＳＦＥＴ１の動作を説明する。
【００２３】
図２（ａ）は、ドレイン電極５０側が高電位になるようソース電極８０とドレイン電極５０との間に電圧を印加してゲート電極７０には電圧を印加しない、オフ時のＭＯＳＦＥＴ１を示している。オフ時には、Ｐ型半導体基板１０とＮ-型延長ドレイン領域との境界で幅の広い空乏層が発生するため、また、隣接して形成されているＮ-型延長ドレイン領域２０とＰ++型ソース領域４０が逆バイアス状態になるため、ソース・ドレイン間で導通しない。
【００２４】
また、Ｎ-型延長ドレイン領域２０とＰ型半導体基板１０のＰＮ接合部は、逆電圧の大きさが、アバランシェブレークダウン（なだれ降伏）を生じさせる大きさにならない限り導通しないので、このＭＯＳＦＥＴ１は高耐圧特性を有することになる。
【００２５】
一方で、図２（ｂ）に示すように、ゲート電極７０に動作閾値以上の電圧を印加したオン時には、ゲート電極７０下のＮ-型延長ドレイン領域２０の表層に電子が誘起されて、電子濃度が非常に高い縮退した領域２５（以下、縮退領域２５という）が形成される。この縮退領域２５と縮退したＰ++型ソース領域４０とはいずれも不純物濃度が高いために、ＰＮ接合部の空乏層の幅は、１０ｎｍ程度の薄さとなる。
【００２６】
空乏層が薄くなると、トンネル現象によって電子が空乏層を通過できるようになるので、オン時には、Ｎ-型延長ドレイン領域２０からＰ++型ソース領域４０に、トンネル効果による大きなトンネル電流が流れることになる。
【００２７】
Ｎ-型延長ドレイン領域２０と、縮退したＰ++型ソース領域４０とを隣接して形成しているＭＯＳＦＥＴ１では、図７に示したＭＯＳＦＥＴ１００と比較して、チャネル領域１１５の幅だけセルピッチを縮小することができ、また、少なくともチャネル抵抗分のオン抵抗を低減することができる。
【００２８】
上記のように、本実施形態に係るＭＯＳＦＥＴ１は、高耐圧特性を確保しつつ、従来と比してデバイスセルピッチが縮小された、低オン抵抗の半導体装置になる。
【００２９】
（第２の実施形態）
図３は、本発明の第２の実施形態に係るＭＯＳＦＥＴ２の単位セルの断面図である。本実施形態に係るＭＯＳＦＥＴ２の構造は、第１の実施形態で説明したＭＯＳＦＥＴとほぼ同様であるが、Ｎ-型延長ドレイン領域２０の表層に、Ｎ型不純物濃度が高い高濃度チャネル領域２７が設けられている点で第１の実施形態に係るものとは異なっている。ＭＯＳＦＥＴ２の構成要素のうち、第１の実施形態で説明した構成要素と同じものについては、同一の参照符号を付して説明を省略する。
【００３０】
高濃度チャネル領域２７は、ゲート電極７０に動作閾値以上の電圧が印加されているオン時に、ゲート電極７０の下方のＮ-型延長ドレイン領域２０表層に、電子濃度が非常に高い縮退領域が形成され易くなるように、周辺のＮ-型延長ドレイン領域２０よりも高い不純物濃度で形成しておく。このように高濃度チャネル領域２７を設けておけば、高濃度チャネル領域２７を設けていない場合よりも、オン時に、より確実に、トンネル効果による大きなトンネル電流を流すことができる。
【００３１】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る半導体装置であるＭＯＳＦＥＴ３の単位セルの断面図である。本実施形態に係るＭＯＳＦＥＴ３の構造は、第１の実施形態で説明したＭＯＳＦＥＴとほぼ同様であるが、ソース領域が金属材料で形成されている点で第１の実施形態に係るものと異なっている。ＭＯＳＦＥＴ３の構成要素のうち、第１の実施形態で説明した構成要素と同じものについては、同一の参照符号を付して説明を省略する。
【００３２】
図４に示すＰ型半導体基板１０の表層部には、Ｎ-型延長ドレイン領域２０、Ｎ+型ドレイン領域３０、および、ソース領域であるショットキーメタル領域９０が形成されている。ショットキーメタル領域９０は、少なくともその側面でＮ-型延長ドレイン領域２０とショットキー接続するように形成されている。ショットキーメタル領域９０とＮ-型延長ドレイン領域２０との接合界面には、両者の仕事関数差によって定められるショットキー障壁が形成される。
【００３３】
ＭＯＳＦＥＴ３において、Ｐ型半導体基板１０のＰ型不純物濃度は約１×１０14〜約１×１０15／ｃｍ3である。また、Ｎ+型ドレイン領域３０のＮ型不純物濃度は約１×１０18〜約１×１０20／ｃｍ3であり、Ｎ-型延長ドレイン領域２０のＮ型不純物濃度は、Ｎ+型ドレイン領域３０の不純物濃度よりも低い、約１×１０15〜約１×１０17／ｃｍ3である。
【００３４】
ショットキーメタル領域９０は、例えば、Ｎ-型延長ドレイン領域２０の外周の一部に沿って、Ｐ型半導体基板１０をエッチングして溝９５を形成し、形成した溝９５にＮ-型延長ドレイン領域２０とショットキー接続するよう金属材料を充填することによって形成することができる。溝９５に金属を充填してショットキーメタル領域９０を形成した場合、Ｎ-型延長ドレイン領域２０との接触面積を広くできるので、ＭＯＳＦＥＴ３におけるスイッチング速度がより高速になる。
【００３５】
図５（ａ）および（ｂ）は、それぞれ、ＭＯＳＦＥＴ３のオフ時およびオン時における状態を示した図である。図中の矢印は、電流の流れを示している。以下、同図を参照してこのＭＯＳＦＥＴ３を説明する。
【００３６】
図５（ａ）は、ドレイン電極５０側が高電位になるようにソース電極８０とドレイン電極５０との間に電圧を印加して、ゲート電極７０に電圧を印加していない、オフ状態のＭＯＳＦＥＴ３を示している。
【００３７】
オフ時には、ゲート電極７０下方のＮ-型延長ドレイン領域２０の表層部は縮退していないので、つまり、トンネル電流を流すほど電子濃度が十分に高くないので、電子は、ショットキーメタル領域９０とＮ-型延長ドレイン領域２０との接合界面に形成されたショットキー障壁を越えられない。よって、ショットキーメタル領域９０とＮ-型延長ドレイン領域２０とは導通しない。
【００３８】
また、このＭＯＳＦＥＴ３の耐圧は、Ｎ-型延長ドレイン領域２０とＰ型半導体基板１０のＰＮ接合部でアバランシェブレークダウン（なだれ降伏）を生じさせる電圧の高さで決まり、アバランシェブレークダウンを生じさせる電圧は、通常使用する電圧よりも十分高いので、ＭＯＳＦＥＴ３は高耐圧特性を有することになる。
【００３９】
一方で、図５（ｂ）に示すように、ゲート電極７０に動作閾値以上の電圧を印加したオン時には、Ｎ-型延長ドレイン領域２０の表層に高濃度の電子が誘起されて、電子濃度が非常に高い縮退領域２５が形成される。その結果、ショットキー障壁幅が約１０ｎｍ程度にまで薄くなり、トンネル現象によって電子がショットキーメタル領域９０とＮ-型延長ドレイン領域２０との境界部を通過できるようになる。そのため、Ｎ-型延長ドレイン領域２０からショットキーメタル領域９０へと、トンネル効果による大きな電流が流れることになる。以上により、本実施形態に係るＭＯＳＦＥＴ３は、高耐圧特性を確保しつつ、デバイスセルピッチが縮小された、従来よりも低オン抵抗なＭＯＳＦＥＴになる。
【００４０】
また、本実施形態に係るＭＯＳＦＥＴ３は、ショットキーソース型構造を採用しているために、例えば図６に示すモータ回路において半導体装置７として使用した場合に、ソース・ドレイン間の内蔵ダイオード６がショットキーダイオードになる。よって、ＰＮ接合ダイオードを用いた場合よりもスイッチング速度が高速になるため、図６に示すモータ回路において電流を停止したときに、インダクタンス負荷であるモータ８に蓄積されたエネルギーを高速に放出することができる。
【産業上の利用可能性】
【００４１】
本発明に係る半導体装置は、高耐電圧と低オン抵抗との両特性を兼ね備えたＭＯＳＦＥＴ等として有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの断面図
【図２】図１のＭＯＳＦＥＴのオン時およびオフ時における状態を示した図
【図３】本発明の第２の実施形態に係るＭＯＳＦＥＴの断面図
【図４】本発明の第３の実施形態に係るＭＯＳＦＥＴの断面図
【図５】図５のＭＯＳＦＥＴのオン時およびオフ時における状態を示した図
【図６】モータ回路の一部を示した図
【図７】従来の横型ＲＥＳＵＲＦ ＭＯＳＦＥＴの断面図
【符号の説明】
【００４３】
１ ＭＯＳＦＥＴ
２ ＭＯＳＦＥＴ
３ ＭＯＳＦＥＴ
６ 内蔵ダイオード
７ 半導体装置
８ モータ
１０ Ｐ型半導体基板
２０ Ｎ-型延長ドレイン領域
２５ 縮退領域
２７ 高濃度チャネル領域
３０ Ｎ+型ドレイン領域
４０ Ｐ++型ソース領域
５０ ドレイン電極
６０ 層間絶縁膜
６５ ゲート絶縁膜
７０ ゲート電極
８０ ソース電極
９０ ショットキーメタル領域
９５ 溝
【特許請求の範囲】
【請求項１】
横型半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の表層部に形成された第２導電型の延長ドレイン領域と、
前記延長ドレイン領域よりも高い不純物濃度で、前記延長ドレイン領域の内部に、その表面が前記延長ドレイン領域の表面の一部から露出するように形成された第２導電型のドレイン領域と、
前記延長ドレイン領域とは異なる導電性材料で、前記延長ドレイン領域と少なくとも側面の一部で接するように、前記半導体基板の表層部に形成されたソース領域と、
前記延長ドレイン領域と前記ソース領域との境界近傍の、前記延長ドレイン領域と前記ソース領域との上に、絶縁膜を介して形成されたゲート電極とを備えた半導体装置。
【請求項２】
前記ソース領域は、前記半導体基板よりも前記第１導電型の不純物濃度が高い、縮退した領域であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ソース領域は、前記延長ドレイン領域とショットキー接続する金属材料で形成された領域であることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記ソース領域は、前記半導体基板の表面に、前記延長ドレイン領域の一部に沿って形成した溝内に金属材料を充填して形成した領域であることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記延長ドレイン領域は、前記ゲート電極に所定の大きさの電圧を印加したときに、当該ゲート電極の下方において縮退した領域が現れる不純物濃度で形成した領域であることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記延長ドレイン領域は、その表層部の前記ゲート電極の下方に、前記第２導電型の不純物濃度がその周辺部よりも高い高濃度チャネル領域をさらに有することを特徴とする、請求項１に記載の半導体装置。
【請求項７】
前記高濃度チャネル領域は、前記ゲート電極に所定の大きさの電圧を印加したときに、縮退した領域になる不純物濃度で形成した領域であることを特徴とする、請求項６に記載の半導体装置。
【請求項１】
横型半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の表層部に形成された第２導電型の延長ドレイン領域と、
前記延長ドレイン領域よりも高い不純物濃度で、前記延長ドレイン領域の内部に、その表面が前記延長ドレイン領域の表面の一部から露出するように形成された第２導電型のドレイン領域と、
前記延長ドレイン領域とは異なる導電性材料で、前記延長ドレイン領域と少なくとも側面の一部で接するように、前記半導体基板の表層部に形成されたソース領域と、
前記延長ドレイン領域と前記ソース領域との境界近傍の、前記延長ドレイン領域と前記ソース領域との上に、絶縁膜を介して形成されたゲート電極とを備えた半導体装置。
【請求項２】
前記ソース領域は、前記半導体基板よりも前記第１導電型の不純物濃度が高い、縮退した領域であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ソース領域は、前記延長ドレイン領域とショットキー接続する金属材料で形成された領域であることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記ソース領域は、前記半導体基板の表面に、前記延長ドレイン領域の一部に沿って形成した溝内に金属材料を充填して形成した領域であることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記延長ドレイン領域は、前記ゲート電極に所定の大きさの電圧を印加したときに、当該ゲート電極の下方において縮退した領域が現れる不純物濃度で形成した領域であることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記延長ドレイン領域は、その表層部の前記ゲート電極の下方に、前記第２導電型の不純物濃度がその周辺部よりも高い高濃度チャネル領域をさらに有することを特徴とする、請求項１に記載の半導体装置。
【請求項７】
前記高濃度チャネル領域は、前記ゲート電極に所定の大きさの電圧を印加したときに、縮退した領域になる不純物濃度で形成した領域であることを特徴とする、請求項６に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−１４７８０５（Ｐ２００６−１４７８０５Ａ）
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願番号】特願２００４−３３５１３２（Ｐ２００４−３３５１３２）
【出願日】平成１６年１１月１８日（２００４．１１．１８）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願日】平成１６年１１月１８日（２００４．１１．１８）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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