半導体装置
【課題】ＰＩＮフォトダイオードを受光部に備える光検出用半導体素子において、同一チップ上にＣＭＯＳを構成可能とする。
【解決手段】Ｐ-sub層８０の上にエピタキシャル層８２を積層した半導体基板に受光部６２及び信号処理回路部６６を構成する。ＰＩＮフォトダイオードはＰ-sub層８０をアノードとし、カソード領域７２とＰ-sub層８０との間のエピタキシャル層８２をｉ層として構成される。信号処理回路部６６においてＣＭＯＳを形成するＮウェル８６とエピタキシャル層８２との境界にＰウェル８４を形成する。
【解決手段】Ｐ-sub層８０の上にエピタキシャル層８２を積層した半導体基板に受光部６２及び信号処理回路部６６を構成する。ＰＩＮフォトダイオードはＰ-sub層８０をアノードとし、カソード領域７２とＰ-sub層８０との間のエピタキシャル層８２をｉ層として構成される。信号処理回路部６６においてＣＭＯＳを形成するＮウェル８６とエピタキシャル層８２との境界にＰウェル８４を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高比抵抗の半導体領域に広がる空乏層を利用した受光部を有し光電変換による信号を生成する半導体装置に関する。
【背景技術】
【０００２】
近年、情報記録媒体として、ＣＤ（Compact Disk）やＤＶＤ（Digital Versatile Disk）といった光ディスクが大きな位置を占めるようになってきた。これら光ディスクの再生装置は、光ピックアップ機構により光ディスクのトラックに沿ってレーザ光を照射し、その反射光を検知する。そして、反射光強度の変化に基づいて記録データが再生される。
【０００３】
光ディスク再生装置は、反射光に基づいてデータを検出しつつ、光ピックアップ機構と光ディスクとの位置関係をサーボ制御する。具体的には、レーザ光をトラックの中心線に沿って照射するためのトラッキングサーボ及び、光ディスクと光ピックアップ機構との距離を一定に保つフォーカスサーボが行われる。例えば、フォーカスサーボ制御は、レーザ反射光を検出する光検出器の出力信号に基づき、アクチュエータで光ピックアップ機構の位置を可変制御し、光ディスクとの距離ｄを一定に保つ。これにより、光ディスクの表面での照射光のフォーカスのずれに応じた反射光量の変動が抑制され、受光信号に重畳されるノイズが抑制される。
【０００４】
このようなサーボ制御のための情報を得るために、光検出器として反射光像を複数区画に分割して受光するものが用いられる。図９は、光検出器の受光部及び、当該受光部上での反射光像を示す模式図である。レーザ反射光はシリンドリカルレンズを通して光検出器に入射される。非点収差法の原理により、円形状断面でシリンドリカルレンズに入射した反射光の当該シリンドリカルレンズ通過後の像は、光ピックアップ機構と光ディスクとの距離ｄに応じて、直交する２方向の寸法比率が変化する。具体的には、距離ｄが目標値である場合に、図９（ｂ）に示すように、反射光像が真円３０となるように設定される。一方、例えば、距離ｄが、オーバーである場合には図９（ａ）に示すように、反射光像は縦長の楕円３２となり、アンダーである場合には図９（ｃ）に示すように、反射光像は横長の楕円３４となる。
【０００５】
光検出器は例えば、２×２の４つの区画３６に分割された受光部を有し、各区画はそれぞれ受光信号を出力する受光素子を構成する。光検出器は、受光素子の２×２の正方配列の対角方向が縦長楕円３２及び横長楕円３４それぞれの軸に一致するように配置される。このように配置することで、図９において垂直方向の対角線上に並ぶ２受光素子の出力信号の和と水平方向の対角線上に並ぶ２受光素子の出力信号の和との差に基づき、各反射光像の形状を判別し、距離ｄの制御に用いることができる。一方、データに応じた反射光強度は、４つの受光素子の出力信号の総和により求められる。
【０００６】
光ディスクから読み出されるデータレートは非常に高いため、光検出器は、応答速度の速いＰＩＮフォトダイオードを用いた半導体素子で構成されている。図１０は、従来の光検出器を構成する１つの受光素子の模式的な断面図である。この図は、受光素子であるＰＩＮフォトダイオードの垂直断面構造を表している。この半導体素子において、ｐ型半導体基板４０がフォトダイオードのアノード領域４２となり、その上に不純物濃度が低く高比抵抗であるｉ層４４がエピタキシャル成長により形成される。ｉ層４４の不純物濃度は極めて低く、その比抵抗は１００Ω・ｃｍのオーダーであり、この比抵抗は他の一般的な半導体素子に用いられる半導体基板に比べて桁違いに高い。ｉ層４４の表面にはカソード領域４８となるｎ＋領域が形成される。低濃度のｉ層４４をアノード領域４２とカソード領域４８との間に配することで、アノードとカソードとの間に印加する逆バイアス電圧を低くしてもｉ層４４に空乏層を形成することができ、光検出器の低電圧駆動化が図られる。
【０００７】
これらアノード領域４２、ｉ層４４、及びカソード領域４８が光検出器の受光素子となるＰＩＮフォトダイオードを構成する。このＰＩＮフォトダイオードは、アノード領域４２とカソード領域４８とがそれぞれ電圧端子に接続され、それらの間に逆バイアス電圧が印加される。逆バイアス状態にてアノード領域４２とカソード領域４８との間のｉ層４４には空乏層が形成され、空乏層内にて入射光の吸収により発生する電子が、空乏層内の電界でカソード領域４８へ移動し、受光信号として出力される。
【０００８】
ｉ層４４の厚さは、検出する光の半導体内での吸収長程度以上に設定される。例えば、ＣＤやＤＶＤに用いられている７８０ｎｍ帯や６５０ｎｍ帯の光に対するシリコンの吸収長は１０〜２０μｍ程度である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
受光部にて発生した微弱な光電変換信号は増幅器にて増幅され、後段の信号処理回路へ出力される。ここで、光電変換信号の減衰やノイズの重畳を抑制する観点から、受光部と増幅器との間の配線長をできるだけ短くするように構成される。この観点と、光検出器の製造コスト低減の観点とから、ＰＩＮフォトダイオード構造の受光部と増幅器等の回路とは同一の半導体チップ上に形成することが好適である。この場合、図１１の模式的な断面図に示すように、低濃度のｐ型領域に形成されたｉ層４４の表面にｎ型不純物領域であるＮウェル５０を形成し、このＮウェル５０内に例えば、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）５２及びｎチャネルＭＯＳＦＥＴ５４を形成しＣＭＯＳ（Complementary Metal Oxide Semiconductor）を構成することができる。しかし、この構成には、ｉ層４４の不純物濃度が極めて低いことに起因して、ｉ層４４とＮウェル５０とのｐｎ接合でのリーク電流が大きくなるという問題があった。
【００１０】
本発明は上記問題点を解決するためになされたものであり、低電圧で高速駆動可能であると共にコスト削減が図られる光検出用半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、共通の半導体基板に形成された受光部及び回路部を有するものであって、前記半導体基板の主面に設けられ、低不純物濃度により高比抵抗に形成される高比抵抗領域を有し、前記受光部が、前記高比抵抗領域に接して配置され、前記高比抵抗領域よりも高不純物濃度の第１導電型半導体領域であって第１電圧を印加される第１電極領域と、前記高比抵抗領域に接して配置され、前記高比抵抗領域よりも高不純物濃度の第２導電型半導体領域であって第２電圧を印加される第２電極領域と、を有し、前記第１電極領域及び前記第２電極領域相互間が、前記第１電圧及び前記第２電圧により逆バイアス状態とされて、前記高比抵抗領域に空乏層を形成し、前記回路部が、前記主面に設けられ、内部に回路素子が形成される第１導電型半導体領域である回路素子領域と、前記高比抵抗領域及び前記回路素子領域の間の境界を構成し、前記高比抵抗領域よりも高不純物濃度の第２導電型半導体領域である接合境界領域と、を有するものである。
【発明の効果】
【００１２】
本発明によれば、高比抵抗領域と回路素子領域との境界に回路素子領域とは反対の導電型で高比抵抗領域より高濃度の接合境界領域が設けられる。この接合境界領域と回路素子領域とが形成するｐｎ接合部分においては、熱励起等に起因して電荷を発生し得る空乏層の拡がりが抑制され、リーク電流が抑制される。その結果、ＣＭＯＳ等の回路素子を含む回路部を受光部に併設して同一基板に形成することができ、コストを抑制しつつ低電圧かつ高速駆動の光検出用半導体素子を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１４】
［実施形態１］
図１は、実施形態の半導体素子である光検出器の概略の平面図である。本光検出器６０はシリコンからなる半導体基板に形成され、半導体基板表面上に積層される保護膜に設けられた開口部分（図示せず）に受光部６２が配置される。受光部６２は、例えば、２×２に配列された４つのＰＩＮフォトダイオード（ＰＤ）６４を含み、光学系から基板表面へ入射する光を２×２の４区画に分割して受光する。半導体基板上には受光部６２だけでなく、信号処理回路部６６が形成される。例えば、信号処理回路部６６は受光部６２の周囲に配置される。信号処理回路部６６は例えば、ＣＭＯＳ６８等の回路素子を含み、これら回路素子を用いて受光部６２からの出力信号に対する増幅回路やその他の信号処理回路を受光部６２と同一の半導体チップに形成することができる。
【００１５】
図２は、受光部６２のより詳しい平面図である。各ＰＤ６４はそれらの周囲の半導体基板表面に形成される分離領域７０により区切られる。分離領域７０は、例えば、高濃度のｐ型不純物を拡散されたｐ＋領域として形成される。シリコン基板の受光部に対応した部分では、光の吸収により電子及び正孔が生成される。各ＰＤ６４には、そのカソードとして、生成した電荷のうち電子を集めるカソード領域７２が配置される。カソード領域７２は、例えば、高濃度のｎ型不純物を拡散されたｎ＋領域として形成される。
【００１６】
分離領域７０及び各カソード領域７２はそれぞれコンタクトを介して、例えばアルミ（Ａｌ）層等で形成された配線に接続される。分離領域７０は、配線７４により例えば、接地電位を印加される。また、各カソード領域７２に集められた信号電荷は、配線７６を介して読み出される。
【００１７】
図３は、図１及び図２にそれぞれ示す直線Ａ−Ａ’を通り半導体基板に垂直な断面での受光部６２及び信号処理回路部６６の構造を示す模式的な断面図である。この断面には受光部６２の２つのＰＤ６４と信号処理回路部６６のＣＭＯＳ６８とが現れている。
【００１８】
本光検出器６０は、ｐ型不純物が導入されたｐ型シリコン基板であるＰ-sub層８０の一方主面に、Ｐ-sub層８０より不純物濃度が低く高比抵抗を有する半導体層が積層された半導体基板を用いて形成される。Ｐ-sub層８０は各ＰＤ６４に共通のアノードを構成し、例えば、基板裏面から接地電位を印加される。Ｐ-sub層８０の上に積層される高比抵抗の半導体層は、例えばエピタキシャル成長により形成される。このエピタキシャル層８２（高比抵抗領域）は、受光部６２にてＰＤ６４のｉ層を構成する。エピタキシャル層８２に導入される低濃度不純物は、例えばｐ型不純物である。また、エピタキシャル層８２の比抵抗ρは、少なくとも２００Ω・ｃｍ以上であり、ここでは、ρは５００Ω・ｃｍ程度であるとする。また、ｉ層を構成するエピタキシャル層８２の厚さは、検出する光の半導体内での吸収長程度以上に設定される。例えば、ＣＤやＤＶＤに用いられている７８０ｎｍ帯や６５０ｎｍ帯の光に対するシリコンの吸収長は１０〜２０μｍ程度である。よって、ここではエピタキシャル層８２の厚さは、１０〜２０μｍに設定される。
【００１９】
受光部６２において、エピタキシャル層８２の表面には、上述の分離領域７０及びカソード領域７２が形成される。分離領域７０及びカソード領域７２への不純物の導入はそれぞれ、このエピタキシャル層８２を形成されたシリコン基板の表面にフォトリソグラフィ技術で形成されたマスクを形成し、このマスクを用いてイオン注入を対象領域へ選択的に行うことにより実現される。
【００２０】
ちなみに、分離領域７０、カソード領域７２を形成する位置にそれぞれイオン注入により導入された不純物は、さらに必要に応じて熱拡散工程を行って、基板深さ方向に押し込まれる。その押し込み量は、分離領域７０、カソード領域７２それぞれについて別個に制御され得る。例えば、分離領域７０は、後述するように、各カソード領域７２に集められる信号電荷のＰＤ６４間でのクロストークを抑制する機能を担っている。そこで分離領域７０の深さは、例えば、カソード領域７２に比べて深く設定され得る。一方、カソード領域７２の深さを浅くすることで、その下のｉ層に形成される空乏層が基板表面近くから広がることとなり、ＰＤ６４での光電変換効率の向上が期待できる。このようにカソード領域７２を分離領域７０より浅く形成する場合には、カソード領域７２へのイオン注入に先立って、分離領域７０への不純物のイオン注入及び熱拡散を行うのが好適である。
【００２１】
なお、本光検出器６０の構成では、分離領域７０はＰ-sub層８０までは到達せず、分離領域７０とＰ-sub層８０との間には、高比抵抗のエピタキシャル層８２がｉ層として存在する。また、分離領域７０は、上述したように基板表面側に設けられた配線７４により接地電位を印加され、Ｐ-sub層８０と共にアノードを構成する。
【００２２】
一方、信号処理回路部６６においてはＣＭＯＳ６８の形成領域に対応して、エピタキシャル層８２の表層部にＰウェル８４及びＮウェル８６が形成される。ここで、Ｎウェル８６は、後述するように内部に回路素子が形成される回路素子領域であり、Ｐウェル８４はＮウェル８６とエピタキシャル層８２との境界を形成する接合境界領域である。例えば、Ｐウェル８４及びＮウェル８６はそれぞれイオン注入により形成される。具体的には、先にＰウェル８４を形成するイオン注入を行い、その後、Ｎウェル８６をイオン注入によりＰウェル８４より浅く形成し、Ｐウェル８４の内側にＮウェル８６を形成する。Ｐウェル８４とＮウェル８６との深さは、それぞれのイオン注入のエネルギーの調整やイオン種の選択によって、互いに異ならせることができる。Ｎウェル８６の濃度はその領域内に形成されるＣＭＯＳ６８との関係に応じて定めることができる。Ｐウェル８４は、エピタキシャル層８２よりも高濃度に設定され、エピタキシャル層８２とＮウェル８６との間の接合リーク電流を抑制する。
【００２３】
Ｎウェル８６内には、ＣＭＯＳ６８を構成するｐチャネルＭＯＳＦＥＴ８８及びｎチャネルＭＯＳＦＥＴ９０が形成される。ｐチャネルＭＯＳＦＥＴ８８は、例えば、Ｎウェル８６内にさらにＮウェル９２を形成し、その表面にｐ＋領域であるソース領域９４、ドレイン領域９６が形成される。ソース領域９４とドレイン領域９６との間のチャネル領域の上にはゲート酸化膜９８を介してゲート電極１００が配置される。ｎチャネルＭＯＳＦＥＴ９０は、Ｎウェル８６内にさらにＰウェル１０２を形成し、その表面にｎ＋領域であるソース領域１０４、ドレイン領域１０６が形成される。ソース領域１０４とドレイン領域１０６との間のチャネル領域の上にはゲート酸化膜９８を介してゲート電極１１０が配置される。ゲート電極１００，１１０は例えば、ポリシリコンやタングステン（Ｗ）等を用いて形成される。
【００２４】
なお、エピタキシャル層８２の表面において、ＣＭＯＳ６８の形成領域とエピタキシャル層８２との境界には、領域間の分離のためにＬＯＣＯＳ（局所酸化膜）１１２が形成される。また、ｐチャネルＭＯＳＦＥＴ８８とｎチャネルＭＯＳＦＥＴ９０との境界にも素子分離のためにＬＯＣＯＳ１１４が形成される。
【００２５】
以上のように受光部６２及び信号処理回路部６６が形成された基板表面に反射防止膜１１６が積層される。反射防止膜１１６は例えばシリコン窒化膜で構成される。さらにこの上に平坦化膜や配線層、遮光層が形成されるが、簡略化のため図３においては図示を省略している。
【００２６】
図４は、本光検出器６０の動作時における回路構成及び、受光部６２の断面でのポテンシャル分布を示す模式図である。図４に示す受光部６２の断面は図３と同様、図１，図２に示す直線Ａ−Ａ’に沿ったものである。電圧源１２０によって、カソード領域７２と分離領域７０及びＰ-sub層８０との間には逆バイアス電圧が印加される。具体的には、各カソード領域７２からの配線（図２の配線７６）はそれぞれオペアンプ１２２の一方入力端子に接続され、当該オペアンプ１２２の他方入力端子に電圧源１２０からの正電圧Ｖbが入力される。オペアンプ１２２は、抵抗を介して出力端子がカソード領域７２に接続され、電流検出器を構成する。この構成により、カソード領域７２は分離領域７０及びＰ-sub層８０の電位を基準として正の電圧Ｖbを印加され、かつカソード電流に応じた電圧がオペアンプ１２２の出力端子に取り出される。ちなみに、オペアンプ１２２を含む電流検出器は、信号処理回路部６６に形成することができる。
【００２７】
断面図にはいくつかの等電位線を点線で示している。この断面図は、ＰＩＮフォトダイオードのアノードとカソードとに逆バイアス電圧を印加したことにより、ｉ層を構成するエピタキシャル層８２に空乏層が広がっていることを示している。ポテンシャル電位はカソード領域７２に近いほど深く、すなわち高くなり、各カソード領域７２を中心として電子に対する電位井戸が形成されることとなる。
【００２８】
分離領域７０及びＰ-sub層８０をアノードとしてカソード領域６６に対し逆バイアスとなる接地電位を印加したことにより、エピタキシャル層８２の分離領域７０とＰ-sub層８０との間の境界領域１２４のポテンシャル電位は浅くなる。つまり、Ｐ-sub層８０に加えて分離領域７０をアノードとして接地電位としたことにより、分離領域７０下の境界領域１２４のポテンシャル電位が浅くなる方向に引っ張られる。これにより、分離領域７０を挟んで隣り合う各ＰＤ６４に対応する電位井戸の間に、電子の移動に対する電位障壁が形成される。
【００２９】
例えば、図４において左側のＰＤ６４への入射光によって、その左側のカソード領域７２-1下のｉ層で発生した電子は、当該左側の電位井戸の電界に沿ってカソード領域７２-1へは容易に移動可能であるが、右側のカソード領域７２-2へは領域１２４に電位障壁が間に存在するため移動しにくい。そのため、左側のＰＤ６４への入射光に対応する信号電荷は、専らカソード領域７２-1に集められることとなる。同様に、右側のＰＤ６４への入射光に対応する信号電荷は、電位障壁の存在によりカソード領域７２-1へは移動しにくく、専らカソード領域７２-2に集められる。各カソード領域７２に集められた電子の量は、カソード電流としてオペアンプ１２２を介して検出される。
【００３０】
このようにＰ-sub層８０に加えて分離領域７０をアノードとしたことにより、分離領域７０の下で隣接ＰＤ６４のｉ層がつながっているにも関わらず、ＰＤ６４相互の素子分離が実現され、クロストークが抑制された受光信号が得られる。
【００３１】
また、本光検出器の構成では、Ｐ-sub層８０がアノードとされ、このＰ-sub層８０は信号処理回路部６６の下にも広がる。ここで、エピタキシャル層８２の不純物濃度が極めて薄い。そのため、エピタキシャル層８２がＮウェル８６に接する構成では、Ｐ-sub層８０の電位が低いほど、Ｎウェル８６との接合部分のエピタキシャル層８２に空乏層が広がりやすい。空乏層では熱励起等による電荷が発生しやすく、これに起因してリーク電流が生じ得る。すなわち、受光部６２及び信号処理回路部６６の下に共通のＰ-sub層８０が配され、このＰ-sub層８０が受光部６２のアノードとして接地電位を印加される光検出器の構成において、信号処理回路部６６のＮウェル８６を直接、エピタキシャル層８２に接するとリーク電流が生じやすくなり得る。そこで、本光検出器６０では、Ｎウェル８６とエピタキシャル層８２との境界に、エピタキシャル層８２より不純物濃度の高いＰウェル８４を設け、ｐｎ接合部分での空乏層の広がりを小さくし、リーク電流の抑制を図っている。
【００３２】
また、Ｎウェル８６との境界のエピタキシャル層８２の空乏層は、Ｎウェル８６の下面側だけでなく、側面にも拡がり得る。特に、受光部６２と信号処理回路部６６との境界部分では、アノードである分離領域７０が接地されて低い電位とされるため、空乏層が拡がり易く、リーク電流が発生し易い。しかし、Ｐウェル８４がＮウェル８６の側部にも配置される構造とすることで、この受光部６２と信号処理回路部６６との境界部分におけるような横方向への空乏層も抑制され、リーク電流の低減が図られる。
【００３３】
なお、上述の受光部６２では複数のＰＤ６４が間に分離領域７０を置いて隣接配置される。ここで、素子分離の１つの従来技術として、ＬＯＣＯＳ法が知られている。その技術によれば、例えば、分離領域７０に形成したようなｐ＋領域に選択的に、信号処理回路部６６に形成したＬＯＣＯＳ１１２，１１４のような基板に食い込む厚い酸化膜を成長させる。受光部６２においても、当該技術を適用することができる一方で、本実施形態では当該技術を採用していない。このように分離領域７０の上にＬＯＣＯＳ酸化膜を形成しないことにより、分離領域７０の上方からの入射光が、ＬＯＣＯＳ酸化膜で減衰されることがなくなる。ここで、分離領域７０の下はｉ層であり空乏化され得る。そのため、減衰を抑制されて分離領域７０の上方から入射した光は、分離領域７０下のｉ層にまで到達して信号電荷を発生し得ることとなり、受光部６２へ入射する光に対する検出効率が向上する。
【００３４】
また、分離領域７０は入射光検出に対して不感領域となり得る。ここで、ＬＯＣＯＳ酸化膜を形成しないことにより、その形成工程での分離領域７０の横方向の拡散が回避される。その結果、受光部に占める分離領域７０の割合が抑制されるので、この点でも受光部へ入射する光に対する検出効率の向上が図られる。
【００３５】
光検出器６０の受光部６２の構造は上述のものに限られない。図５は、受光部６２の他の構造を示す模式的な断面図であり、図１、図２に示す直線Ａ−Ａ’を通り半導体基板に垂直な断面を示している。なお、この受光部６２の平面図は、図２に示すものと共通である。図５に示す受光部６２の特徴は、分離領域７０に対向する位置に、Ｐ-sub層８０から突出したｐ＋領域である下部分離領域１５０を有する点にある。この下部分離領域１５０は、Ｐ-sub層８０に印加される電圧を受けて、Ｐ-sub層８０と共に基板側のアノードとして機能する。下部分離領域１５０により、分離領域７０が構成するアノードと基板側のアノードとの距離が、ＰＤ６４の境界にて狭まる。その結果、ＰＤ６４の境界におけるエピタキシャル層８２に、電子に対する電位障壁がより好適に形成され、ＰＤ６４間の素子分離性能が向上する。
【００３６】
例えば、下部分離領域１５０は、Ｐ-sub層８０にエピタキシャル層８２を一部の厚さだけ積層した段階にて、当該エピタキシャル層８２のＰＤ６４の境界に対応する位置にイオン注入等によりｐ型不純物を導入して形成される。このように下部分離領域１５０を形成した後、エピタキシャル層８２の残りの厚さを成長させる。しかる後、図３に断面構造を示した受光部６２と同様にして分離領域７０、カソード領域７２等の基板表面の構造を形成する。
【００３７】
図３に示す受光部６２の構造に代えて、図５に示す受光部６２の構造とした場合にも、信号処理回路部６６にＰウェル８４を設けることで、Ｎウェル８６の境界からエピタキシャル層８２へ広がる空乏層を抑制することができる。その結果、エピタキシャル層８２とＮウェル８６との間の接合リーク電流が抑制された光検出器６０が実現される。
【００３８】
［実施形態２］
以下説明する第２の実施形態である光検出器６０は、受光部６２の構造が上記第１の実施形態と相違する点を除けば、基本的に上記第１の実施形態と同様の構成であり、本実施形態において、第１の実施形態と同じ符号は、同一の機能・性質を有する構成要素を示す。本実施形態の光検出器６０の概略の平面図は、図１と同じであり、これを援用する。
【００３９】
図６は、本光検出器６０の受光部６２の模式的な平面図である。本光検出器６０は第１の実施形態の光検出器と同様、シリコンからなる半導体基板に形成され、半導体基板表面上に積層される保護膜に設けられた開口部分（図示せず）に受光部６２が配置される。受光部６２は、基板表面へ入射する光を２×２の４区画に分割して受光する。
【００４０】
受光部６２の外周の半導体基板表面には、各ＰＤ６４それぞれに対応してカソード領域２００が配置される。また、各ＰＤ６４相互間の半導体基板表面には、アノード領域２０２が配置され、これが各ＰＤ６４間の素子分離を行う。
【００４１】
カソード領域２００は、受光部の外周に沿った、例えばＬ字型の平面形状を有するトレンチ２０４の表面から高濃度のｎ型不純物を拡散し、ｎ＋領域として形成される。一方、アノード領域２０２は、ＰＤ６４相互間に、例えば十字型の平面形状を有するトレンチ２０６の表面から高濃度のｐ型不純物を拡散しｐ＋領域として形成される。各カソード領域２００は、それぞれコンタクトを介して例えばＡｌ層等で形成された配線（図示せず）に接続され、ＰＩＮフォトダイオードである各ＰＤ６４のカソードとして機能する。一方、アノード領域２０２は、コンタクトを介して配線（図示せず）に接続され、各ＰＩＮフォトダイオードに共通のアノードとして機能する。
【００４２】
図７は、図１及び図６にそれぞれ示す直線Ａ−Ａ’を通り半導体基板に垂直な断面での受光部６２及び信号処理回路部６６の構造を示す模式的な断面図である。この断面には受光部６２の２つのＰＤ６４と信号処理回路部６６のＣＭＯＳ６８とが現れている。ｐ型シリコン基板であるＰ-sub層８０の一方主面に積層された高比抵抗のエピタキシャル層８２は、ＰＩＮフォトダイオードのｉ層を構成する。エピタキシャル層８２の表面には、上述のトレンチ２０４，２０６、カソード領域２００及びアノード領域２０２が形成される。トレンチ２０４，２０６は、半導体基板の表面をエッチングして形成される。トレンチ２０４，２０６の形成後、半導体基板表面にレジストを塗布し、当該レジストをパターニングしてトレンチ２０４を囲む開口部を形成する。このレジストをマスクとして、ｎ型不純物のイオン注入を行う。その注入方向を斜めとすることで、トレンチ２０４の壁面にもイオン注入が行われ、トレンチ２０４の表面、すなわちトレンチ２０４の壁面及び底面にカソード領域２００が形成される。同様にして、トレンチ２０６に対応した開口部を有するマスクをレジストを用いて形成し、ｐ型不純物のイオン注入を行って、トレンチ２０６の表面、すなわちトレンチ２０６の壁面及び底面にアノード領域２０２を形成する。
【００４３】
なお、カソード領域２００及びアノード領域２０２の形成工程は、必要に応じて、上述のイオン注入後に行われる熱拡散工程を含み得る。また、カソード領域２００、アノード領域２０２を形成した後、トレンチ２０４，２０６に絶縁膜を埋め込んで、受光部表面を平坦化した構造とすることができる。
【００４４】
トレンチ２０４，２０６を用いて形成したカソード領域２００、アノード領域２０２は、上述のように、ＰＩＮフォトダイオードのカソード及びアノードを構成する一方、各ＰＤ６４を取り囲んで、各ＰＤ６４をその外側から分離する機能も有している。ちなみに、このような構成は、ＳＴＩ（Shallow Trench Isolation）技術として知られている。
【００４５】
各ＰＤ６４のカソード領域２００及びアノード領域２０２で囲まれた内側部分には、エピタキシャル層８２が表面に現れる。後述するように、この部分が、受光部への入射光に対して感度を有する半導体領域（受光半導体領域２０８）となる。
【００４６】
図８は、本光検出器６０の動作時における回路構成及び、受光部６２の断面でのポテンシャル分布を示す模式図である。図８に示す受光部６２の断面は図７と同様、図１，図６に示す直線Ａ−Ａ’に沿ったものである。カソード領域２００は、電圧源１２０によって、接地電位とされたアノード領域２０２及びＰ-sub層８０に対して逆バイアス状態とされる。具体的には、各カソード領域２００からの配線はそれぞれオペアンプ１２２の一方入力端子に接続され、当該オペアンプ１２２の他方入力端子に電圧源１２０からの正電圧Ｖbが入力される。オペアンプ１２２は、抵抗を介して出力端子がカソード領域２００に接続され、電流検出器を構成する。この構成により、カソード領域２００はＶbを印加され、かつカソード電流に応じた電圧がオペアンプ９２の出力端子に取り出される。ちなみに、オペアンプ１２２を含む電流検出器は、信号処理回路部６６に形成することができる。
【００４７】
断面図にはいくつかの等電位線を点線で示している。この断面図は、ＰＩＮフォトダイオードのカソードとアノードとに逆バイアス電圧を印加したことにより、ｉ層を構成するエピタキシャル層８２に空乏層が広がっていることを示している。カソード領域２００及びアノード領域２０２は、共に半導体基板表面に配置され、かつそれらの間にて半導体基板表面近傍に位置する受光半導体領域２０８はｉ層を構成する。この構成により、逆バイアス電圧印加時に、受光半導体領域２０８に対応した半導体基板表面近傍にも空乏層が広がる。
【００４８】
空乏層内のポテンシャル電位は、アノード領域２０２からカソード領域２００に向けて深くなる。つまり、各カソード領域２００に応じた位置に電位井戸が形成される。また、アノード領域２０２の位置に対応したＰＤ６４相互の境界部分は、ポテンシャル電位が浅くなり、電子の移動に対する電位障壁を形成し、ＰＤ６４相互の素子分離を実現する。
【００４９】
各ＰＤ６４に入射した光は、空乏層にて吸収され信号電荷として電子−正孔の対を生じ、それらのうち電子が近傍のカソード領域２００に集められる。各カソード領域２００に集められた電子の量は、カソード電流としてオペアンプ１２２を介して検出される。本光検出器６０のＰＤ６４では、受光半導体領域２０８の表面近傍で吸収される光によっても信号電荷が生成され、当該信号電荷をカソード領域２００から検出することができる。これにより、半導体基板表面近傍で吸収される短波長の光によって発生する信号電荷を受光信号として取り出すことが可能となり、短波長光に対する感度を得ることができる。
【００５０】
ちなみに、トレンチ２０４，２０６を形成するエッチング方法として例えば、ＲＩＥ（Reactive Ion Etching）等の異方性エッチング技術を用いることで、トレンチ２０４，２０６を細く形成することができ、各ＰＤ６４の半導体基板表面での面積に占める受光半導体領域２０８の割合を大きくすることができる。これにより、各ＰＤ６４の感度向上が図られる。
【００５１】
また、カソード領域２００及びアノード領域２０２とエピタキシャル層８２との接合面積を小さくすることができるので、ＰＩＮフォトダイオードのカソードとアノードとの端子間容量が抑制され、良好な応答性を確保することが可能となる。
【００５２】
本光検出器６０の構成では、信号処理回路部６６において回路素子が内部に形成されるＮウェル８６が、極めて不純物濃度が低いエピタキシャル層８２内に形成される。そのため、Ｎウェル８６との境界のエピタキシャル層８２に空乏層が拡がり易く、これに起因してリーク電流が生じ易い。特に、ＰＩＮフォトダイオードは逆バイアス状態で使用され、そのアノードであるＰ-sub層８０が信号処理回路部６６の下にも広がる。Ｎウェル８６とＰ-sub層８０との電位差が小さい（又は逆バイアスである）とエピタキシャル層８２はより空乏化し易いが、本光検出器６０では、Ｎウェル８６とエピタキシャル層８２との境界に、エピタキシャル層８２より不純物濃度の高いＰウェル８４を設け、Ｎウェル８６とのｐｎ接合部分での空乏層の広がりを小さくし、リーク電流の抑制を図っている。
【００５３】
また、Ｐウェル８４がＮウェル８６の側面も覆う構造とすることで、Ｎウェル８６から横方向への空乏層も抑制されリーク電流の低減が図られる。特に、ＰＤ６４はアノード領域２０２がＮウェル８６に隣接するレイアウトとされる場合もあり、その場合にはそれらの間のエピタキシャル層８２に横方向に拡がる空乏層が形成され易い。しかし、本光検出器６０では、上述のようにＰウェル８４がＮウェル８６の側部にも配置される構造とすることで、この場合にも空乏層を好適に抑制しリーク電流を抑制することが可能となる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態である光検出器の概略の平面図である。
【図２】第１の実施形態に係る光検出器の受光部の平面図である。
【図３】第１の実施形態に係る光検出器の断面図である。
【図４】第１の実施形態に係る光検出器の動作時における回路構成及び、受光部の断面でのポテンシャル分布を示す模式図である。
【図５】第１の実施形態に係る光検出器の他の受光部の断面図である。
【図６】第２の実施形態に係る光検出器の受光部の平面図である。
【図７】第２の実施形態に係る光検出器の受光部の断面図である。
【図８】第２の実施形態に係る光検出器の動作時における回路構成及び、受光部の断面でのポテンシャル分布を示す模式図である。
【図９】光検出器の受光部及び、当該受光部上での反射光像を示す模式図である。
【図１０】従来の光検出器を構成する１つの受光素子の模式的な断面図である。
【図１１】ＰＩＮフォトダイオード構造の受光部と増幅器等の回路とを同一の半導体チップ上に形成した光検出器の問題点を説明する素子断面図である。
【符号の説明】
【００５５】
６０ 光検出器、６２ 受光部、６４ ＰＩＮフォトダイオード（ＰＤ）、６６ 信号処理回路部、６８ ＣＭＯＳ、７０ 分離領域、７２，２００ カソード領域、７４，７６ 配線、８０ Ｐ-sub層、８２ エピタキシャル層、８４ Ｐウェル、８６，９２ Ｎウェル、８８，１０２ ｐチャネルＭＯＳＦＥＴ、９０ ｎチャネルＭＯＳＦＥＴ、９４，１０４ ソース領域、９６，１０６ ドレイン領域、９８ ゲート酸化膜、１００，１１０ ゲート電極、１１２ ＬＯＣＯＳ、１１６ 反射防止膜、１２０ 電圧源、１２２ オペアンプ、２０２ アノード領域、２０４，２０６ トレンチ、２０８ 受光半導体領域。
【技術分野】
【０００１】
本発明は、高比抵抗の半導体領域に広がる空乏層を利用した受光部を有し光電変換による信号を生成する半導体装置に関する。
【背景技術】
【０００２】
近年、情報記録媒体として、ＣＤ（Compact Disk）やＤＶＤ（Digital Versatile Disk）といった光ディスクが大きな位置を占めるようになってきた。これら光ディスクの再生装置は、光ピックアップ機構により光ディスクのトラックに沿ってレーザ光を照射し、その反射光を検知する。そして、反射光強度の変化に基づいて記録データが再生される。
【０００３】
光ディスク再生装置は、反射光に基づいてデータを検出しつつ、光ピックアップ機構と光ディスクとの位置関係をサーボ制御する。具体的には、レーザ光をトラックの中心線に沿って照射するためのトラッキングサーボ及び、光ディスクと光ピックアップ機構との距離を一定に保つフォーカスサーボが行われる。例えば、フォーカスサーボ制御は、レーザ反射光を検出する光検出器の出力信号に基づき、アクチュエータで光ピックアップ機構の位置を可変制御し、光ディスクとの距離ｄを一定に保つ。これにより、光ディスクの表面での照射光のフォーカスのずれに応じた反射光量の変動が抑制され、受光信号に重畳されるノイズが抑制される。
【０００４】
このようなサーボ制御のための情報を得るために、光検出器として反射光像を複数区画に分割して受光するものが用いられる。図９は、光検出器の受光部及び、当該受光部上での反射光像を示す模式図である。レーザ反射光はシリンドリカルレンズを通して光検出器に入射される。非点収差法の原理により、円形状断面でシリンドリカルレンズに入射した反射光の当該シリンドリカルレンズ通過後の像は、光ピックアップ機構と光ディスクとの距離ｄに応じて、直交する２方向の寸法比率が変化する。具体的には、距離ｄが目標値である場合に、図９（ｂ）に示すように、反射光像が真円３０となるように設定される。一方、例えば、距離ｄが、オーバーである場合には図９（ａ）に示すように、反射光像は縦長の楕円３２となり、アンダーである場合には図９（ｃ）に示すように、反射光像は横長の楕円３４となる。
【０００５】
光検出器は例えば、２×２の４つの区画３６に分割された受光部を有し、各区画はそれぞれ受光信号を出力する受光素子を構成する。光検出器は、受光素子の２×２の正方配列の対角方向が縦長楕円３２及び横長楕円３４それぞれの軸に一致するように配置される。このように配置することで、図９において垂直方向の対角線上に並ぶ２受光素子の出力信号の和と水平方向の対角線上に並ぶ２受光素子の出力信号の和との差に基づき、各反射光像の形状を判別し、距離ｄの制御に用いることができる。一方、データに応じた反射光強度は、４つの受光素子の出力信号の総和により求められる。
【０００６】
光ディスクから読み出されるデータレートは非常に高いため、光検出器は、応答速度の速いＰＩＮフォトダイオードを用いた半導体素子で構成されている。図１０は、従来の光検出器を構成する１つの受光素子の模式的な断面図である。この図は、受光素子であるＰＩＮフォトダイオードの垂直断面構造を表している。この半導体素子において、ｐ型半導体基板４０がフォトダイオードのアノード領域４２となり、その上に不純物濃度が低く高比抵抗であるｉ層４４がエピタキシャル成長により形成される。ｉ層４４の不純物濃度は極めて低く、その比抵抗は１００Ω・ｃｍのオーダーであり、この比抵抗は他の一般的な半導体素子に用いられる半導体基板に比べて桁違いに高い。ｉ層４４の表面にはカソード領域４８となるｎ＋領域が形成される。低濃度のｉ層４４をアノード領域４２とカソード領域４８との間に配することで、アノードとカソードとの間に印加する逆バイアス電圧を低くしてもｉ層４４に空乏層を形成することができ、光検出器の低電圧駆動化が図られる。
【０００７】
これらアノード領域４２、ｉ層４４、及びカソード領域４８が光検出器の受光素子となるＰＩＮフォトダイオードを構成する。このＰＩＮフォトダイオードは、アノード領域４２とカソード領域４８とがそれぞれ電圧端子に接続され、それらの間に逆バイアス電圧が印加される。逆バイアス状態にてアノード領域４２とカソード領域４８との間のｉ層４４には空乏層が形成され、空乏層内にて入射光の吸収により発生する電子が、空乏層内の電界でカソード領域４８へ移動し、受光信号として出力される。
【０００８】
ｉ層４４の厚さは、検出する光の半導体内での吸収長程度以上に設定される。例えば、ＣＤやＤＶＤに用いられている７８０ｎｍ帯や６５０ｎｍ帯の光に対するシリコンの吸収長は１０〜２０μｍ程度である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
受光部にて発生した微弱な光電変換信号は増幅器にて増幅され、後段の信号処理回路へ出力される。ここで、光電変換信号の減衰やノイズの重畳を抑制する観点から、受光部と増幅器との間の配線長をできるだけ短くするように構成される。この観点と、光検出器の製造コスト低減の観点とから、ＰＩＮフォトダイオード構造の受光部と増幅器等の回路とは同一の半導体チップ上に形成することが好適である。この場合、図１１の模式的な断面図に示すように、低濃度のｐ型領域に形成されたｉ層４４の表面にｎ型不純物領域であるＮウェル５０を形成し、このＮウェル５０内に例えば、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）５２及びｎチャネルＭＯＳＦＥＴ５４を形成しＣＭＯＳ（Complementary Metal Oxide Semiconductor）を構成することができる。しかし、この構成には、ｉ層４４の不純物濃度が極めて低いことに起因して、ｉ層４４とＮウェル５０とのｐｎ接合でのリーク電流が大きくなるという問題があった。
【００１０】
本発明は上記問題点を解決するためになされたものであり、低電圧で高速駆動可能であると共にコスト削減が図られる光検出用半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、共通の半導体基板に形成された受光部及び回路部を有するものであって、前記半導体基板の主面に設けられ、低不純物濃度により高比抵抗に形成される高比抵抗領域を有し、前記受光部が、前記高比抵抗領域に接して配置され、前記高比抵抗領域よりも高不純物濃度の第１導電型半導体領域であって第１電圧を印加される第１電極領域と、前記高比抵抗領域に接して配置され、前記高比抵抗領域よりも高不純物濃度の第２導電型半導体領域であって第２電圧を印加される第２電極領域と、を有し、前記第１電極領域及び前記第２電極領域相互間が、前記第１電圧及び前記第２電圧により逆バイアス状態とされて、前記高比抵抗領域に空乏層を形成し、前記回路部が、前記主面に設けられ、内部に回路素子が形成される第１導電型半導体領域である回路素子領域と、前記高比抵抗領域及び前記回路素子領域の間の境界を構成し、前記高比抵抗領域よりも高不純物濃度の第２導電型半導体領域である接合境界領域と、を有するものである。
【発明の効果】
【００１２】
本発明によれば、高比抵抗領域と回路素子領域との境界に回路素子領域とは反対の導電型で高比抵抗領域より高濃度の接合境界領域が設けられる。この接合境界領域と回路素子領域とが形成するｐｎ接合部分においては、熱励起等に起因して電荷を発生し得る空乏層の拡がりが抑制され、リーク電流が抑制される。その結果、ＣＭＯＳ等の回路素子を含む回路部を受光部に併設して同一基板に形成することができ、コストを抑制しつつ低電圧かつ高速駆動の光検出用半導体素子を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１４】
［実施形態１］
図１は、実施形態の半導体素子である光検出器の概略の平面図である。本光検出器６０はシリコンからなる半導体基板に形成され、半導体基板表面上に積層される保護膜に設けられた開口部分（図示せず）に受光部６２が配置される。受光部６２は、例えば、２×２に配列された４つのＰＩＮフォトダイオード（ＰＤ）６４を含み、光学系から基板表面へ入射する光を２×２の４区画に分割して受光する。半導体基板上には受光部６２だけでなく、信号処理回路部６６が形成される。例えば、信号処理回路部６６は受光部６２の周囲に配置される。信号処理回路部６６は例えば、ＣＭＯＳ６８等の回路素子を含み、これら回路素子を用いて受光部６２からの出力信号に対する増幅回路やその他の信号処理回路を受光部６２と同一の半導体チップに形成することができる。
【００１５】
図２は、受光部６２のより詳しい平面図である。各ＰＤ６４はそれらの周囲の半導体基板表面に形成される分離領域７０により区切られる。分離領域７０は、例えば、高濃度のｐ型不純物を拡散されたｐ＋領域として形成される。シリコン基板の受光部に対応した部分では、光の吸収により電子及び正孔が生成される。各ＰＤ６４には、そのカソードとして、生成した電荷のうち電子を集めるカソード領域７２が配置される。カソード領域７２は、例えば、高濃度のｎ型不純物を拡散されたｎ＋領域として形成される。
【００１６】
分離領域７０及び各カソード領域７２はそれぞれコンタクトを介して、例えばアルミ（Ａｌ）層等で形成された配線に接続される。分離領域７０は、配線７４により例えば、接地電位を印加される。また、各カソード領域７２に集められた信号電荷は、配線７６を介して読み出される。
【００１７】
図３は、図１及び図２にそれぞれ示す直線Ａ−Ａ’を通り半導体基板に垂直な断面での受光部６２及び信号処理回路部６６の構造を示す模式的な断面図である。この断面には受光部６２の２つのＰＤ６４と信号処理回路部６６のＣＭＯＳ６８とが現れている。
【００１８】
本光検出器６０は、ｐ型不純物が導入されたｐ型シリコン基板であるＰ-sub層８０の一方主面に、Ｐ-sub層８０より不純物濃度が低く高比抵抗を有する半導体層が積層された半導体基板を用いて形成される。Ｐ-sub層８０は各ＰＤ６４に共通のアノードを構成し、例えば、基板裏面から接地電位を印加される。Ｐ-sub層８０の上に積層される高比抵抗の半導体層は、例えばエピタキシャル成長により形成される。このエピタキシャル層８２（高比抵抗領域）は、受光部６２にてＰＤ６４のｉ層を構成する。エピタキシャル層８２に導入される低濃度不純物は、例えばｐ型不純物である。また、エピタキシャル層８２の比抵抗ρは、少なくとも２００Ω・ｃｍ以上であり、ここでは、ρは５００Ω・ｃｍ程度であるとする。また、ｉ層を構成するエピタキシャル層８２の厚さは、検出する光の半導体内での吸収長程度以上に設定される。例えば、ＣＤやＤＶＤに用いられている７８０ｎｍ帯や６５０ｎｍ帯の光に対するシリコンの吸収長は１０〜２０μｍ程度である。よって、ここではエピタキシャル層８２の厚さは、１０〜２０μｍに設定される。
【００１９】
受光部６２において、エピタキシャル層８２の表面には、上述の分離領域７０及びカソード領域７２が形成される。分離領域７０及びカソード領域７２への不純物の導入はそれぞれ、このエピタキシャル層８２を形成されたシリコン基板の表面にフォトリソグラフィ技術で形成されたマスクを形成し、このマスクを用いてイオン注入を対象領域へ選択的に行うことにより実現される。
【００２０】
ちなみに、分離領域７０、カソード領域７２を形成する位置にそれぞれイオン注入により導入された不純物は、さらに必要に応じて熱拡散工程を行って、基板深さ方向に押し込まれる。その押し込み量は、分離領域７０、カソード領域７２それぞれについて別個に制御され得る。例えば、分離領域７０は、後述するように、各カソード領域７２に集められる信号電荷のＰＤ６４間でのクロストークを抑制する機能を担っている。そこで分離領域７０の深さは、例えば、カソード領域７２に比べて深く設定され得る。一方、カソード領域７２の深さを浅くすることで、その下のｉ層に形成される空乏層が基板表面近くから広がることとなり、ＰＤ６４での光電変換効率の向上が期待できる。このようにカソード領域７２を分離領域７０より浅く形成する場合には、カソード領域７２へのイオン注入に先立って、分離領域７０への不純物のイオン注入及び熱拡散を行うのが好適である。
【００２１】
なお、本光検出器６０の構成では、分離領域７０はＰ-sub層８０までは到達せず、分離領域７０とＰ-sub層８０との間には、高比抵抗のエピタキシャル層８２がｉ層として存在する。また、分離領域７０は、上述したように基板表面側に設けられた配線７４により接地電位を印加され、Ｐ-sub層８０と共にアノードを構成する。
【００２２】
一方、信号処理回路部６６においてはＣＭＯＳ６８の形成領域に対応して、エピタキシャル層８２の表層部にＰウェル８４及びＮウェル８６が形成される。ここで、Ｎウェル８６は、後述するように内部に回路素子が形成される回路素子領域であり、Ｐウェル８４はＮウェル８６とエピタキシャル層８２との境界を形成する接合境界領域である。例えば、Ｐウェル８４及びＮウェル８６はそれぞれイオン注入により形成される。具体的には、先にＰウェル８４を形成するイオン注入を行い、その後、Ｎウェル８６をイオン注入によりＰウェル８４より浅く形成し、Ｐウェル８４の内側にＮウェル８６を形成する。Ｐウェル８４とＮウェル８６との深さは、それぞれのイオン注入のエネルギーの調整やイオン種の選択によって、互いに異ならせることができる。Ｎウェル８６の濃度はその領域内に形成されるＣＭＯＳ６８との関係に応じて定めることができる。Ｐウェル８４は、エピタキシャル層８２よりも高濃度に設定され、エピタキシャル層８２とＮウェル８６との間の接合リーク電流を抑制する。
【００２３】
Ｎウェル８６内には、ＣＭＯＳ６８を構成するｐチャネルＭＯＳＦＥＴ８８及びｎチャネルＭＯＳＦＥＴ９０が形成される。ｐチャネルＭＯＳＦＥＴ８８は、例えば、Ｎウェル８６内にさらにＮウェル９２を形成し、その表面にｐ＋領域であるソース領域９４、ドレイン領域９６が形成される。ソース領域９４とドレイン領域９６との間のチャネル領域の上にはゲート酸化膜９８を介してゲート電極１００が配置される。ｎチャネルＭＯＳＦＥＴ９０は、Ｎウェル８６内にさらにＰウェル１０２を形成し、その表面にｎ＋領域であるソース領域１０４、ドレイン領域１０６が形成される。ソース領域１０４とドレイン領域１０６との間のチャネル領域の上にはゲート酸化膜９８を介してゲート電極１１０が配置される。ゲート電極１００，１１０は例えば、ポリシリコンやタングステン（Ｗ）等を用いて形成される。
【００２４】
なお、エピタキシャル層８２の表面において、ＣＭＯＳ６８の形成領域とエピタキシャル層８２との境界には、領域間の分離のためにＬＯＣＯＳ（局所酸化膜）１１２が形成される。また、ｐチャネルＭＯＳＦＥＴ８８とｎチャネルＭＯＳＦＥＴ９０との境界にも素子分離のためにＬＯＣＯＳ１１４が形成される。
【００２５】
以上のように受光部６２及び信号処理回路部６６が形成された基板表面に反射防止膜１１６が積層される。反射防止膜１１６は例えばシリコン窒化膜で構成される。さらにこの上に平坦化膜や配線層、遮光層が形成されるが、簡略化のため図３においては図示を省略している。
【００２６】
図４は、本光検出器６０の動作時における回路構成及び、受光部６２の断面でのポテンシャル分布を示す模式図である。図４に示す受光部６２の断面は図３と同様、図１，図２に示す直線Ａ−Ａ’に沿ったものである。電圧源１２０によって、カソード領域７２と分離領域７０及びＰ-sub層８０との間には逆バイアス電圧が印加される。具体的には、各カソード領域７２からの配線（図２の配線７６）はそれぞれオペアンプ１２２の一方入力端子に接続され、当該オペアンプ１２２の他方入力端子に電圧源１２０からの正電圧Ｖbが入力される。オペアンプ１２２は、抵抗を介して出力端子がカソード領域７２に接続され、電流検出器を構成する。この構成により、カソード領域７２は分離領域７０及びＰ-sub層８０の電位を基準として正の電圧Ｖbを印加され、かつカソード電流に応じた電圧がオペアンプ１２２の出力端子に取り出される。ちなみに、オペアンプ１２２を含む電流検出器は、信号処理回路部６６に形成することができる。
【００２７】
断面図にはいくつかの等電位線を点線で示している。この断面図は、ＰＩＮフォトダイオードのアノードとカソードとに逆バイアス電圧を印加したことにより、ｉ層を構成するエピタキシャル層８２に空乏層が広がっていることを示している。ポテンシャル電位はカソード領域７２に近いほど深く、すなわち高くなり、各カソード領域７２を中心として電子に対する電位井戸が形成されることとなる。
【００２８】
分離領域７０及びＰ-sub層８０をアノードとしてカソード領域６６に対し逆バイアスとなる接地電位を印加したことにより、エピタキシャル層８２の分離領域７０とＰ-sub層８０との間の境界領域１２４のポテンシャル電位は浅くなる。つまり、Ｐ-sub層８０に加えて分離領域７０をアノードとして接地電位としたことにより、分離領域７０下の境界領域１２４のポテンシャル電位が浅くなる方向に引っ張られる。これにより、分離領域７０を挟んで隣り合う各ＰＤ６４に対応する電位井戸の間に、電子の移動に対する電位障壁が形成される。
【００２９】
例えば、図４において左側のＰＤ６４への入射光によって、その左側のカソード領域７２-1下のｉ層で発生した電子は、当該左側の電位井戸の電界に沿ってカソード領域７２-1へは容易に移動可能であるが、右側のカソード領域７２-2へは領域１２４に電位障壁が間に存在するため移動しにくい。そのため、左側のＰＤ６４への入射光に対応する信号電荷は、専らカソード領域７２-1に集められることとなる。同様に、右側のＰＤ６４への入射光に対応する信号電荷は、電位障壁の存在によりカソード領域７２-1へは移動しにくく、専らカソード領域７２-2に集められる。各カソード領域７２に集められた電子の量は、カソード電流としてオペアンプ１２２を介して検出される。
【００３０】
このようにＰ-sub層８０に加えて分離領域７０をアノードとしたことにより、分離領域７０の下で隣接ＰＤ６４のｉ層がつながっているにも関わらず、ＰＤ６４相互の素子分離が実現され、クロストークが抑制された受光信号が得られる。
【００３１】
また、本光検出器の構成では、Ｐ-sub層８０がアノードとされ、このＰ-sub層８０は信号処理回路部６６の下にも広がる。ここで、エピタキシャル層８２の不純物濃度が極めて薄い。そのため、エピタキシャル層８２がＮウェル８６に接する構成では、Ｐ-sub層８０の電位が低いほど、Ｎウェル８６との接合部分のエピタキシャル層８２に空乏層が広がりやすい。空乏層では熱励起等による電荷が発生しやすく、これに起因してリーク電流が生じ得る。すなわち、受光部６２及び信号処理回路部６６の下に共通のＰ-sub層８０が配され、このＰ-sub層８０が受光部６２のアノードとして接地電位を印加される光検出器の構成において、信号処理回路部６６のＮウェル８６を直接、エピタキシャル層８２に接するとリーク電流が生じやすくなり得る。そこで、本光検出器６０では、Ｎウェル８６とエピタキシャル層８２との境界に、エピタキシャル層８２より不純物濃度の高いＰウェル８４を設け、ｐｎ接合部分での空乏層の広がりを小さくし、リーク電流の抑制を図っている。
【００３２】
また、Ｎウェル８６との境界のエピタキシャル層８２の空乏層は、Ｎウェル８６の下面側だけでなく、側面にも拡がり得る。特に、受光部６２と信号処理回路部６６との境界部分では、アノードである分離領域７０が接地されて低い電位とされるため、空乏層が拡がり易く、リーク電流が発生し易い。しかし、Ｐウェル８４がＮウェル８６の側部にも配置される構造とすることで、この受光部６２と信号処理回路部６６との境界部分におけるような横方向への空乏層も抑制され、リーク電流の低減が図られる。
【００３３】
なお、上述の受光部６２では複数のＰＤ６４が間に分離領域７０を置いて隣接配置される。ここで、素子分離の１つの従来技術として、ＬＯＣＯＳ法が知られている。その技術によれば、例えば、分離領域７０に形成したようなｐ＋領域に選択的に、信号処理回路部６６に形成したＬＯＣＯＳ１１２，１１４のような基板に食い込む厚い酸化膜を成長させる。受光部６２においても、当該技術を適用することができる一方で、本実施形態では当該技術を採用していない。このように分離領域７０の上にＬＯＣＯＳ酸化膜を形成しないことにより、分離領域７０の上方からの入射光が、ＬＯＣＯＳ酸化膜で減衰されることがなくなる。ここで、分離領域７０の下はｉ層であり空乏化され得る。そのため、減衰を抑制されて分離領域７０の上方から入射した光は、分離領域７０下のｉ層にまで到達して信号電荷を発生し得ることとなり、受光部６２へ入射する光に対する検出効率が向上する。
【００３４】
また、分離領域７０は入射光検出に対して不感領域となり得る。ここで、ＬＯＣＯＳ酸化膜を形成しないことにより、その形成工程での分離領域７０の横方向の拡散が回避される。その結果、受光部に占める分離領域７０の割合が抑制されるので、この点でも受光部へ入射する光に対する検出効率の向上が図られる。
【００３５】
光検出器６０の受光部６２の構造は上述のものに限られない。図５は、受光部６２の他の構造を示す模式的な断面図であり、図１、図２に示す直線Ａ−Ａ’を通り半導体基板に垂直な断面を示している。なお、この受光部６２の平面図は、図２に示すものと共通である。図５に示す受光部６２の特徴は、分離領域７０に対向する位置に、Ｐ-sub層８０から突出したｐ＋領域である下部分離領域１５０を有する点にある。この下部分離領域１５０は、Ｐ-sub層８０に印加される電圧を受けて、Ｐ-sub層８０と共に基板側のアノードとして機能する。下部分離領域１５０により、分離領域７０が構成するアノードと基板側のアノードとの距離が、ＰＤ６４の境界にて狭まる。その結果、ＰＤ６４の境界におけるエピタキシャル層８２に、電子に対する電位障壁がより好適に形成され、ＰＤ６４間の素子分離性能が向上する。
【００３６】
例えば、下部分離領域１５０は、Ｐ-sub層８０にエピタキシャル層８２を一部の厚さだけ積層した段階にて、当該エピタキシャル層８２のＰＤ６４の境界に対応する位置にイオン注入等によりｐ型不純物を導入して形成される。このように下部分離領域１５０を形成した後、エピタキシャル層８２の残りの厚さを成長させる。しかる後、図３に断面構造を示した受光部６２と同様にして分離領域７０、カソード領域７２等の基板表面の構造を形成する。
【００３７】
図３に示す受光部６２の構造に代えて、図５に示す受光部６２の構造とした場合にも、信号処理回路部６６にＰウェル８４を設けることで、Ｎウェル８６の境界からエピタキシャル層８２へ広がる空乏層を抑制することができる。その結果、エピタキシャル層８２とＮウェル８６との間の接合リーク電流が抑制された光検出器６０が実現される。
【００３８】
［実施形態２］
以下説明する第２の実施形態である光検出器６０は、受光部６２の構造が上記第１の実施形態と相違する点を除けば、基本的に上記第１の実施形態と同様の構成であり、本実施形態において、第１の実施形態と同じ符号は、同一の機能・性質を有する構成要素を示す。本実施形態の光検出器６０の概略の平面図は、図１と同じであり、これを援用する。
【００３９】
図６は、本光検出器６０の受光部６２の模式的な平面図である。本光検出器６０は第１の実施形態の光検出器と同様、シリコンからなる半導体基板に形成され、半導体基板表面上に積層される保護膜に設けられた開口部分（図示せず）に受光部６２が配置される。受光部６２は、基板表面へ入射する光を２×２の４区画に分割して受光する。
【００４０】
受光部６２の外周の半導体基板表面には、各ＰＤ６４それぞれに対応してカソード領域２００が配置される。また、各ＰＤ６４相互間の半導体基板表面には、アノード領域２０２が配置され、これが各ＰＤ６４間の素子分離を行う。
【００４１】
カソード領域２００は、受光部の外周に沿った、例えばＬ字型の平面形状を有するトレンチ２０４の表面から高濃度のｎ型不純物を拡散し、ｎ＋領域として形成される。一方、アノード領域２０２は、ＰＤ６４相互間に、例えば十字型の平面形状を有するトレンチ２０６の表面から高濃度のｐ型不純物を拡散しｐ＋領域として形成される。各カソード領域２００は、それぞれコンタクトを介して例えばＡｌ層等で形成された配線（図示せず）に接続され、ＰＩＮフォトダイオードである各ＰＤ６４のカソードとして機能する。一方、アノード領域２０２は、コンタクトを介して配線（図示せず）に接続され、各ＰＩＮフォトダイオードに共通のアノードとして機能する。
【００４２】
図７は、図１及び図６にそれぞれ示す直線Ａ−Ａ’を通り半導体基板に垂直な断面での受光部６２及び信号処理回路部６６の構造を示す模式的な断面図である。この断面には受光部６２の２つのＰＤ６４と信号処理回路部６６のＣＭＯＳ６８とが現れている。ｐ型シリコン基板であるＰ-sub層８０の一方主面に積層された高比抵抗のエピタキシャル層８２は、ＰＩＮフォトダイオードのｉ層を構成する。エピタキシャル層８２の表面には、上述のトレンチ２０４，２０６、カソード領域２００及びアノード領域２０２が形成される。トレンチ２０４，２０６は、半導体基板の表面をエッチングして形成される。トレンチ２０４，２０６の形成後、半導体基板表面にレジストを塗布し、当該レジストをパターニングしてトレンチ２０４を囲む開口部を形成する。このレジストをマスクとして、ｎ型不純物のイオン注入を行う。その注入方向を斜めとすることで、トレンチ２０４の壁面にもイオン注入が行われ、トレンチ２０４の表面、すなわちトレンチ２０４の壁面及び底面にカソード領域２００が形成される。同様にして、トレンチ２０６に対応した開口部を有するマスクをレジストを用いて形成し、ｐ型不純物のイオン注入を行って、トレンチ２０６の表面、すなわちトレンチ２０６の壁面及び底面にアノード領域２０２を形成する。
【００４３】
なお、カソード領域２００及びアノード領域２０２の形成工程は、必要に応じて、上述のイオン注入後に行われる熱拡散工程を含み得る。また、カソード領域２００、アノード領域２０２を形成した後、トレンチ２０４，２０６に絶縁膜を埋め込んで、受光部表面を平坦化した構造とすることができる。
【００４４】
トレンチ２０４，２０６を用いて形成したカソード領域２００、アノード領域２０２は、上述のように、ＰＩＮフォトダイオードのカソード及びアノードを構成する一方、各ＰＤ６４を取り囲んで、各ＰＤ６４をその外側から分離する機能も有している。ちなみに、このような構成は、ＳＴＩ（Shallow Trench Isolation）技術として知られている。
【００４５】
各ＰＤ６４のカソード領域２００及びアノード領域２０２で囲まれた内側部分には、エピタキシャル層８２が表面に現れる。後述するように、この部分が、受光部への入射光に対して感度を有する半導体領域（受光半導体領域２０８）となる。
【００４６】
図８は、本光検出器６０の動作時における回路構成及び、受光部６２の断面でのポテンシャル分布を示す模式図である。図８に示す受光部６２の断面は図７と同様、図１，図６に示す直線Ａ−Ａ’に沿ったものである。カソード領域２００は、電圧源１２０によって、接地電位とされたアノード領域２０２及びＰ-sub層８０に対して逆バイアス状態とされる。具体的には、各カソード領域２００からの配線はそれぞれオペアンプ１２２の一方入力端子に接続され、当該オペアンプ１２２の他方入力端子に電圧源１２０からの正電圧Ｖbが入力される。オペアンプ１２２は、抵抗を介して出力端子がカソード領域２００に接続され、電流検出器を構成する。この構成により、カソード領域２００はＶbを印加され、かつカソード電流に応じた電圧がオペアンプ９２の出力端子に取り出される。ちなみに、オペアンプ１２２を含む電流検出器は、信号処理回路部６６に形成することができる。
【００４７】
断面図にはいくつかの等電位線を点線で示している。この断面図は、ＰＩＮフォトダイオードのカソードとアノードとに逆バイアス電圧を印加したことにより、ｉ層を構成するエピタキシャル層８２に空乏層が広がっていることを示している。カソード領域２００及びアノード領域２０２は、共に半導体基板表面に配置され、かつそれらの間にて半導体基板表面近傍に位置する受光半導体領域２０８はｉ層を構成する。この構成により、逆バイアス電圧印加時に、受光半導体領域２０８に対応した半導体基板表面近傍にも空乏層が広がる。
【００４８】
空乏層内のポテンシャル電位は、アノード領域２０２からカソード領域２００に向けて深くなる。つまり、各カソード領域２００に応じた位置に電位井戸が形成される。また、アノード領域２０２の位置に対応したＰＤ６４相互の境界部分は、ポテンシャル電位が浅くなり、電子の移動に対する電位障壁を形成し、ＰＤ６４相互の素子分離を実現する。
【００４９】
各ＰＤ６４に入射した光は、空乏層にて吸収され信号電荷として電子−正孔の対を生じ、それらのうち電子が近傍のカソード領域２００に集められる。各カソード領域２００に集められた電子の量は、カソード電流としてオペアンプ１２２を介して検出される。本光検出器６０のＰＤ６４では、受光半導体領域２０８の表面近傍で吸収される光によっても信号電荷が生成され、当該信号電荷をカソード領域２００から検出することができる。これにより、半導体基板表面近傍で吸収される短波長の光によって発生する信号電荷を受光信号として取り出すことが可能となり、短波長光に対する感度を得ることができる。
【００５０】
ちなみに、トレンチ２０４，２０６を形成するエッチング方法として例えば、ＲＩＥ（Reactive Ion Etching）等の異方性エッチング技術を用いることで、トレンチ２０４，２０６を細く形成することができ、各ＰＤ６４の半導体基板表面での面積に占める受光半導体領域２０８の割合を大きくすることができる。これにより、各ＰＤ６４の感度向上が図られる。
【００５１】
また、カソード領域２００及びアノード領域２０２とエピタキシャル層８２との接合面積を小さくすることができるので、ＰＩＮフォトダイオードのカソードとアノードとの端子間容量が抑制され、良好な応答性を確保することが可能となる。
【００５２】
本光検出器６０の構成では、信号処理回路部６６において回路素子が内部に形成されるＮウェル８６が、極めて不純物濃度が低いエピタキシャル層８２内に形成される。そのため、Ｎウェル８６との境界のエピタキシャル層８２に空乏層が拡がり易く、これに起因してリーク電流が生じ易い。特に、ＰＩＮフォトダイオードは逆バイアス状態で使用され、そのアノードであるＰ-sub層８０が信号処理回路部６６の下にも広がる。Ｎウェル８６とＰ-sub層８０との電位差が小さい（又は逆バイアスである）とエピタキシャル層８２はより空乏化し易いが、本光検出器６０では、Ｎウェル８６とエピタキシャル層８２との境界に、エピタキシャル層８２より不純物濃度の高いＰウェル８４を設け、Ｎウェル８６とのｐｎ接合部分での空乏層の広がりを小さくし、リーク電流の抑制を図っている。
【００５３】
また、Ｐウェル８４がＮウェル８６の側面も覆う構造とすることで、Ｎウェル８６から横方向への空乏層も抑制されリーク電流の低減が図られる。特に、ＰＤ６４はアノード領域２０２がＮウェル８６に隣接するレイアウトとされる場合もあり、その場合にはそれらの間のエピタキシャル層８２に横方向に拡がる空乏層が形成され易い。しかし、本光検出器６０では、上述のようにＰウェル８４がＮウェル８６の側部にも配置される構造とすることで、この場合にも空乏層を好適に抑制しリーク電流を抑制することが可能となる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態である光検出器の概略の平面図である。
【図２】第１の実施形態に係る光検出器の受光部の平面図である。
【図３】第１の実施形態に係る光検出器の断面図である。
【図４】第１の実施形態に係る光検出器の動作時における回路構成及び、受光部の断面でのポテンシャル分布を示す模式図である。
【図５】第１の実施形態に係る光検出器の他の受光部の断面図である。
【図６】第２の実施形態に係る光検出器の受光部の平面図である。
【図７】第２の実施形態に係る光検出器の受光部の断面図である。
【図８】第２の実施形態に係る光検出器の動作時における回路構成及び、受光部の断面でのポテンシャル分布を示す模式図である。
【図９】光検出器の受光部及び、当該受光部上での反射光像を示す模式図である。
【図１０】従来の光検出器を構成する１つの受光素子の模式的な断面図である。
【図１１】ＰＩＮフォトダイオード構造の受光部と増幅器等の回路とを同一の半導体チップ上に形成した光検出器の問題点を説明する素子断面図である。
【符号の説明】
【００５５】
６０ 光検出器、６２ 受光部、６４ ＰＩＮフォトダイオード（ＰＤ）、６６ 信号処理回路部、６８ ＣＭＯＳ、７０ 分離領域、７２，２００ カソード領域、７４，７６ 配線、８０ Ｐ-sub層、８２ エピタキシャル層、８４ Ｐウェル、８６，９２ Ｎウェル、８８，１０２ ｐチャネルＭＯＳＦＥＴ、９０ ｎチャネルＭＯＳＦＥＴ、９４，１０４ ソース領域、９６，１０６ ドレイン領域、９８ ゲート酸化膜、１００，１１０ ゲート電極、１１２ ＬＯＣＯＳ、１１６ 反射防止膜、１２０ 電圧源、１２２ オペアンプ、２０２ アノード領域、２０４，２０６ トレンチ、２０８ 受光半導体領域。
【特許請求の範囲】
【請求項１】
共通の半導体基板に形成された受光部及び回路部を有する半導体装置であって、
前記半導体基板の主面に設けられ、低不純物濃度により高比抵抗に形成される高比抵抗領域を有し、
前記受光部は、
前記高比抵抗領域に接して配置され、前記高比抵抗領域よりも高不純物濃度の第１導電型半導体領域であって第１電圧を印加される第１電極領域と、
前記高比抵抗領域に接して配置され、前記高比抵抗領域よりも高不純物濃度の第２導電型半導体領域であって第２電圧を印加される第２電極領域と、
を有し、
前記第１電極領域及び前記第２電極領域相互間は、前記第１電圧及び前記第２電圧により逆バイアス状態とされて、前記高比抵抗領域に空乏層を形成し、
前記回路部は、
前記主面に設けられ、内部に回路素子が形成される第１導電型半導体領域である回路素子領域と、
前記高比抵抗領域及び前記回路素子領域の間の境界を構成し、前記高比抵抗領域よりも高不純物濃度の第２導電型半導体領域である接合境界領域と、
を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高比抵抗領域は、第２導電型半導体領域であること、を特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置において、
前記高比抵抗領域は、２００Ω・ｃｍ以上の比抵抗を有すること、を特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれか１つに記載の半導体装置において、
前記高比抵抗領域は、エピタキシャル成長層であること、を特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか１つに記載の半導体装置において、
前記第２電極領域は、前記高比抵抗領域の下地層であり、
前記第１電極領域及び前記回路素子領域はそれぞれ、前記高比抵抗領域の表層部に形成されること、
を特徴とする半導体装置。
【請求項６】
請求項１から請求項４のいずれか１つに記載の半導体装置において、
前記第１電極領域、前記第２電極領域及び前記回路素子領域はそれぞれ、前記高比抵抗領域の表層部に形成されること、
を特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
他の前記第２電極領域は、当該高比抵抗領域の下地層であること、を特徴とする半導体装置。
【請求項１】
共通の半導体基板に形成された受光部及び回路部を有する半導体装置であって、
前記半導体基板の主面に設けられ、低不純物濃度により高比抵抗に形成される高比抵抗領域を有し、
前記受光部は、
前記高比抵抗領域に接して配置され、前記高比抵抗領域よりも高不純物濃度の第１導電型半導体領域であって第１電圧を印加される第１電極領域と、
前記高比抵抗領域に接して配置され、前記高比抵抗領域よりも高不純物濃度の第２導電型半導体領域であって第２電圧を印加される第２電極領域と、
を有し、
前記第１電極領域及び前記第２電極領域相互間は、前記第１電圧及び前記第２電圧により逆バイアス状態とされて、前記高比抵抗領域に空乏層を形成し、
前記回路部は、
前記主面に設けられ、内部に回路素子が形成される第１導電型半導体領域である回路素子領域と、
前記高比抵抗領域及び前記回路素子領域の間の境界を構成し、前記高比抵抗領域よりも高不純物濃度の第２導電型半導体領域である接合境界領域と、
を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高比抵抗領域は、第２導電型半導体領域であること、を特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置において、
前記高比抵抗領域は、２００Ω・ｃｍ以上の比抵抗を有すること、を特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれか１つに記載の半導体装置において、
前記高比抵抗領域は、エピタキシャル成長層であること、を特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか１つに記載の半導体装置において、
前記第２電極領域は、前記高比抵抗領域の下地層であり、
前記第１電極領域及び前記回路素子領域はそれぞれ、前記高比抵抗領域の表層部に形成されること、
を特徴とする半導体装置。
【請求項６】
請求項１から請求項４のいずれか１つに記載の半導体装置において、
前記第１電極領域、前記第２電極領域及び前記回路素子領域はそれぞれ、前記高比抵抗領域の表層部に形成されること、
を特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
他の前記第２電極領域は、当該高比抵抗領域の下地層であること、を特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−１２９０２４（Ｐ２００７−１２９０２４Ａ）
【公開日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願番号】特願２００５−３１９５１３（Ｐ２００５−３１９５１３）
【出願日】平成１７年１１月２日（２００５．１１．２）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願日】平成１７年１１月２日（２００５．１１．２）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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