半導体記憶装置、その製造方法及びコンタクト構造の形成方法
【課題】コンタクト層と配線の低抵抗なコンタクト構造を実現する。
【解決手段】下部回路層に下部電極層１１２を形成し、下部電極層の上に絶縁層を介して第１配線１１を形成する。セルアレイ内の第１配線の上にメモリセル層１２を形成し、メモリセル層の上に第２配線１３を形成する。第１配線及び第２配線の少なくとも一方の形成に際しては、これら配線にメモリセルアレイ外において下部電極層の一部を覆う接続部を形成する。接続部の上方にエッチング抑制部を形成する。エッチング抑制部を含む範囲でエッチングを行ってエッチング抑制部の下方に位置する部分は接続部まで到達し、その他の部分は下部電極層まで到達するコンタクトホールＨ１を形成する。コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成する。
【解決手段】下部回路層に下部電極層１１２を形成し、下部電極層の上に絶縁層を介して第１配線１１を形成する。セルアレイ内の第１配線の上にメモリセル層１２を形成し、メモリセル層の上に第２配線１３を形成する。第１配線及び第２配線の少なくとも一方の形成に際しては、これら配線にメモリセルアレイ外において下部電極層の一部を覆う接続部を形成する。接続部の上方にエッチング抑制部を形成する。エッチング抑制部を含む範囲でエッチングを行ってエッチング抑制部の下方に位置する部分は接続部まで到達し、その他の部分は下部電極層まで到達するコンタクトホールＨ１を形成する。コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、配線層が積層された積層型の半導体記憶装置、その製造方法及びコンタクト構造の形成方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の記憶容量の増大を図るため、三次元積層構造化された半導体記憶装置が種々開発されている。例えば、この種の半導体記憶装置の一つである積層化されたクロスポイント構造の不揮発性半導体記憶装置として、電気的に書き換え可能なＲｅＲＡＭ、ＰＲＡＭ等の抵抗変化型メモリが注目されている。これら抵抗変化型メモリは、互いに直交する方向に延びる２つの配線の交差部の両配線間に抵抗変化メモリセルを接続したものである。一般に、抵抗変化型メモリと、それに接続された配線の下層には、そのメモリを制御する制御回路などが配置される。そして、制御回路と配線とを接続するための積層方向に延びるコンタクト層が設けられる。このコンタクト層にはセンスすべき電流が流れるので、コンタクト層と配線との間は、低抵抗なコンタクト構造が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４０９７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この発明は、コンタクト層と配線の低抵抗なコンタクト構造を実現した半導体記憶装置、その製造方法及びコンタクト構造の形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
以下に説明する実施形態の半導体記憶装置の製造方法は、基板及びこの基板に接続される下部電極層を有する下部回路層と、この下部回路層の上に形成されて所定方向に延びる第１配線、この第１配線と直交する第２配線、並びに前記第１及び第２配線間に設けられたメモリセル層を有する上部回路層と、前記メモリセル層が形成されたセルアレイの外側で前記下部電極層と前記第１配線及び前記第２配線の少なくとも一方とを接続するコンタクト層とを有する半導体記憶装置の製造方法であり、以下の工程を含む。前記下部回路層に前記下部電極層を形成し、前記下部電極層の上に絶縁層を介して前記第１配線を形成する。前記セルアレイ内の前記第１配線の上に前記メモリセル層を形成し、前記メモリセル層の上に前記第２配線を形成する。前記第１配線及び第２配線の少なくとも一方の形成に際しては、これら配線に前記メモリセルアレイ外において前記下部電極層の一部を覆う接続部を形成する。前記接続部の上方にエッチング抑制部を形成する。前記エッチング抑制部を含む範囲でエッチングを行って前記エッチング抑制部の下方に位置する部分は前記接続部まで到達し、その他の部分は前記下部電極層まで到達するコンタクトホールを形成する。そして、前記コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係るメモリセルアレイ１０を示す斜視図である。
【図３】第１の実施の形態に係る半導体記憶装置の平面図である。
【図４】図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図５】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図６】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図７】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図８】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図９】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図１０】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図１１】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図１２】比較例に係る半導体記憶装置の断面図である。
【図１３】第２の実施の形態に係るメモリセルアレイ１０を示す斜視図である。
【図１４】第２の実施の形態に係る半導体記憶装置の平面図である。
【図１５】図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図１６】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図１７】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図１８】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図１９】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２０】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２１】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２２】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２３】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２４】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２５】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２６】第３の実施の形態に係る半導体記憶装置の平面図である。
【図２７】図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図２８】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図２９】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図３０】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図３１】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図３２】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図３３】第４の実施の形態に係る半導体記憶装置の断面図である。
【図３４】第４の実施の形態の製造工程における断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、半導体記憶装置の実施形態について説明する。
【０００８】
［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る半導体記憶装置の回路構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置の回路図である。
【０００９】
第１の実施の形態に係る半導体記憶装置は、抵抗変化型メモリであり、図１に示すように、可変抵抗素子ＶＲを有するメモリセルアレイ１０と、このメモリセルアレイ１０を動作させるためのワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
【００１０】
メモリセルアレイ１０は、図１に示すように、互いに交差する第１配線としてのワード線ＷＬ（ＷＬ１、ＷＬ２）及び第２配線としてのビット線ＢＬ（ＢＬ１、ＢＬ２）、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）を有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。
【００１１】
メモリセルＭＣは、データのセット、リセット時の電流の向きが同じユニポーラ型の場合には、図１に示すように、直列接続されたダイオードＤＩ、及び可変抵抗素子Ｒを備えて構成される。ダイオードＤＩは、読み出し／書き込み時における回り込み電流（sneak current）を防止するために配置されている。可変抵抗素子Ｒは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。ダイオードＤＩのアノードは、ワード線ＷＬに接続され、そのカソードは、可変抵抗素子Ｒの一端に接続されている。可変抵抗素子Ｒの他端は、ビット線ＢＬに接続されている。
【００１２】
これらのメモリセルＭＣは、複数の選択トランジスタＴｒａ（Ｔｒａ１、Ｔｒａ２）からなるワード線選択回路２０ａ及びワード線駆動回路２０ｂ、並びに複数の選択トランジスタＴｒｂ（Ｔｒｂ１、Ｔｒｂ２）からなるビット線選択回路３０ａ及びビット線駆動回路３０ｂによって選択される。そして、選択されたメモリセルＭＣへのデータ書き込み、又は選択されたメモリセルＭＣからのデータ読み出しが実行される。
【００１３】
メモリセルアレイ１０は、例えば図２に示すように、いわゆるクロスポイント型に構成されている。メモリセルアレイ１０は、基板Ｂａを含む下部回路層の上に上部回路層として形成される。基板Ｂａには、上述したワード線選択回路２０ａ，ワード線駆動回路２０ｂ、ビット線選択回路３０ａ及びビット線駆動回路３０ｂ等が形成されている。上部回路層は、第１配線１１（ワード線ＷＬ）、メモリセル層１２、第２配線１３（ビット線ＢＬ）をクロスポイント型に積層したものである。第１配線１１及び第２配線１３は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、チタンナイトライド（ＴｉＮ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等により構成されている。メモリセル層１２は、例えば二酸化チタン（ＴｉＯ２）、酸化ニッケル（ＮｉＯ）、金属酸化膜（ＭｅＯｘ）、酸化ハフニウム（ＨｆＯｘ）、カーボン等により形成されている。
【００１４】
次に、図３及び図４を参照して、メモリセルアレイ１０を含む第１の実施の形態に係る半導体記憶装置の積層構造について説明する。図３は、第１の実施の形態に係る半導体記憶装置の平面図、図４（ａ），（ｂ）は、図３のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【００１５】
第１の実施の形態に係る半導体記憶装置は、図３に示すように、メモリ領域ＡＲ１、及びその周辺に設けられた周辺領域ＡＲ２を有する。メモリ領域ＡＲ１は、メモリセルアレイ１０を形成する領域である。周辺領域ＡＲ２は、メモリセルアレイ１０から延びる第１配線１１及び第２配線１３と、その下部回路層に設けられた制御回路（図示略）とを電気的に接続するために設けられた領域である。なお、制御回路は、メモリセルアレイ１０を制御する回路であり、例えば、上述したワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂなどである。
【００１６】
図３に示すように、第１配線（ＷＬ）１１、及び第２配線（ＢＬ）１３は、メモリ領域ＡＲ１から周辺領域ＡＲ２に亘って形成されている。周辺領域ＡＲ２では、図４（ｂ）に示すように、基板Ｂａの上に形成された絶縁層２１１内に基板Ｂａ内の制御回路につながるコンタクト部である下部電極層１１２が形成されている。この下部電極層１１２と、その上に形成された第１配線１１とが、コンタクト層１１３を介して接続されたコンタクト構造を有している。
【００１７】
第１配線１１は、図３に示すように、周辺領域ＡＲ２において、各下部電極１１２と対応する部分のみが下部電極１１２の一部を覆い、上下に重なるように一部湾曲した接続部１１１を有する。接続部１１１は、第１配線１１の下方に位置する下部電極層１１２とコンタクト層１１３を介して電気的に接続されている。なお、接続部１１１の幅は、第１配線１１のその他の部分の幅とほぼ同じである。
【００１８】
コンタクト層１１３は、図４（ｂ）に示すように、後述するエッチング抑制部１１４の下方に位置する第１配線１１（接続部１１１）の側面及び上面、及び下部電極層１１２の上面に接し且つ下部電極層１１２に向けて垂直方向に延びる。すなわち、コンタクト層１１３は、第１配線１１（接続部１１１）の側面及び上面、及び下部電極層１１２を露出させるコンタクトホールＨ１を埋める所定厚のバリアメタル層１１３ａ及び金属層１１３ｂにより構成されている。
【００１９】
接続部１１１の上（第２配線１３と同層）には、図３及び図４に示すように、エッチング抑制部１１４が設けられている。エッチング抑制部１１４が形成される領域Ｒ１は、コンタクト層１１３が形成される領域Ｒ２と一部においてのみ重複する。エッチング抑制部１１４は、図３に示すように、第１配線１１の接続部１１１の上方に設けられたスリットＳを介してその両側に形成されたエッチング抑制層１１４ａを有する。このエッチング抑制部１１４は、後で詳細に説明するように、スリットＳの部分のエッチング進行を他の部分に比べて抑制する機能を有する。これにより、エッチング抑制部１１４は、層間絶縁層２１２〜２１６をエッチングしてコンタクトホールＨ１を形成する際に、第１配線１１（接続部１１１）が過度に除去される事を防ぐ。エッチング抑制部１１４は、第２配線１３と同時に形成される場合、例えば第２配線１３と同様の材質にて形成される。また、エッチング抑制部１１４は、第２配線１３と同時に形成される場合でも、第２配線１３と電気的に接続していないことが望ましい。
【００２０】
第２配線１３についても、図３に示すように、第１配線１１と同様、周辺領域ＡＲ２にて、湾曲した接続部１３１を有する。接続部１３１は、第１配線１１の下方（下部電極層１１１と同層）に位置する下部電極層１３２とコンタクト層１３３を介して電気的に接続されている。接続部１３１の幅は、第２配線１３のその他の部分の幅よりも広く形成されている。
【００２１】
［製造方法］
次に、図５〜図１１を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。図５〜図１１は、各々、製造工程における図３のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【００２２】
先ず、図５に示すように、周辺領域ＡＲ２にて、基板Ｂａの上に絶縁層２１１が形成され、この絶縁層２１１の表面に下部電極層１１２が形成される。次に、図６に示すように、絶縁層２１１上に層間絶縁層２１２を介して第１配線層１１Ａが形成される。続いて、第１配線層１１Ａを異方性反応性イオンエッチング等により加工して、図７に示すように、第１配線（ワード線ＷＬ）１１を形成し、その隙間を層間絶縁層２１３で埋める。そして、ＣＭＰ（Chemical Mechanical Polishing）により第１配線１１及び層間絶縁層２１３の表面を平坦化する。第１配線１１の加工には、例えば、側壁転写プロセスが用いられる。これにより、第１配線１１のピッチをレジストパターンの１／２またはそれ以下まで微細化することができる。
【００２３】
次に、図８に示すように、メモリ領域ＡＲ１にて、第１配線１１の上面にメモリセル層１２が柱状に形成される。その後、メモリセル層１２及び第１配線１１を埋めるように層間絶縁層２１４が形成され、ＣＭＰが実行される。
【００２４】
続いて、図９に示すように、メモリ領域ＡＲ１にて、メモリ層１２の上面に第２配線１３が形成・加工され、周辺領域ＡＲ２にて、その第２配線１３と同層にエッチング抑制部１１４（エッチング抑制層１１４ａ）が形成される。さらに、第２配線１３及びエッチング抑制部１１４を埋めるように層間絶縁層２１５を形成した後、ＣＭＰが実行される。ここで、第２配線１３の加工には、例えば、第１配線１１と同様に、側壁転写プロセスが用いられ、これにより、第２導電層１３の形状を微細化することができる。
【００２５】
次に、図１０に示すように、層間絶縁層２１６が形成され、周辺領域ＡＲ２にて、エッチング抑制部１１４を介して層間絶縁層２１６〜２１２をエッチングすることによってコンタクトホールＨ１’が形成される。ここで、エッチング抑制部１１４が形成される領域Ｒ１は、コンタクトホールＨ１’が形成される領域Ｒ２と一部において重複し、エッチングの進行を抑制する。したがって、エッチング抑制層１１４ａ間のスリットＳの範囲の層間絶縁層２１４，２１５では、エッチングの速度が、その他の領域よりも遅くなる。これにより、更にエッチングを進めると、図１１に示すように、第１配線１１の上面及び側面が露出し且つ下部電極層１１２の上面に達するコンタクトホールＨ１が形成される。この後、コンタクトホールＨ１にバリアメタル層１１３ａ及び金属層１１３ｂを埋めることによりコンタクト層１１１が形成される。
【００２６】
［比較］
次に、本実施形態の効果を説明するため、図１２を参照して、比較例と第１の実施の形態とを比較する。図１２は、比較例に係る半導体記憶装置の断面図である。比較例では、図１２に示すように、エッチング抑制部１１４を有していない。このため、第１の実施の形態と同様にコンタクトホールＨ１を形成すると、コンタクトホールＨ１全体に亘って一定の速度で層間絶縁層２１２〜２１６がエッチングされる。よって、コンタクトホールＨ１は、第１配線１１を貫通し、第１配線１１の側面のみを露出させるように形成される。このため、コンタクト層１１３は、第１配線１１の側面のみに接するように形成される。
【００２７】
これに対し、第１の実施の形態はエッチング抑制部１１４を有し、これにより第１配線１１（接続部１１１）が過度に除去されることを防ぐので、第１配線１１の上面及び側面を露出させるようにコンタクトホールＨ１を形成することができる。よって、コンタクト層１１３は、第１配線１１の側面及び上面に接するように形成される。この結果、第１の実施の形態は、比較例よりも第１配線１１とコンタクト層１１３との間の接触抵抗を低く抑えることができる。
【００２８】
［第２の実施の形態］
［構成］
次に、図１３を参照して、第２の実施の形態に係るメモリセルアレイ１０の積層構造を詳細に説明する。図１３は、第２の実施の形態に係るメモリセルアレイ１０を示す斜視図である。
【００２９】
本実施形態は、メモリセル層が３層の積層構造となっている。すなわち、メモリセルアレイ１０は、図１３に示すように、第１の実施の形態の構成に加えて、第２配線１３の上方に下層から上層へと、メモリセル層１４、第３配線１５、メモリセル層１６、及び第４配線１７を有する。第３配線１５はワード線ＷＬとして機能し、第４導電層１６はビット線ＢＬとして機能する。
【００３０】
次に、図１４及び図１５を参照して、第２の実施の形態に係る半導体記憶装置の積層構造について説明する。図１４は、第２の実施の形態に係る半導体記憶装置の平面図、図１５（ａ），（ｂ），（ｃ）は、図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図及びＣ−Ｃ’断面図である。
【００３１】
第２の実施の形態に係る半導体記憶装置では、周辺領域ＡＲ２に、第１配線１１と下部電極層１１２とを接続するコンタクト層１１３に加えて、第３配線１５と下部電極層１５２とを接続するコンタクト層１５３を有している。下部電極層１５２は、基板Ｂａの上に形成された絶縁層２１１内に形成され、制御回路につながるコンタクト部である。
【００３２】
第３配線１５は、図１４に示すように、周辺領域ＡＲ２において、各下部電極層１５２と対応する部分のみが下部電極１５２の一部を覆い、上下に重なるように一部湾曲した接続部１５１を有する。接続部１５１は、下部電極層１１２と同層に位置する下部電極層１５２とコンタクト層１５３を介して電気的に接続されている。接続部１５１の幅は、第１配線１１のその他の部分の幅と同じである。接続部１５１は、接続部１１１と上面からみて異なる領域に形成されている。
【００３３】
コンタクト層１５３は、図１５（ｃ）に示すように、第３配線１５（接続部１５１）の側面及び上面、及び下部電極層１５２の上面に接し且つ下部電極層１５２に向けて垂直方向に延びる。すなわち、コンタクト層１５３は、第３配線１５（接続部１５１）の側面及び上面、及び下部電極層１５２を露出させるコンタクトホールＨ２を埋める所定厚のバリアメタル層１５３ａ及び金属層１５３ｂにより構成されている。
【００３４】
接続部１５１の上（第４配線１７と同層）には、図１４及び図１５に示すように、エッチング抑制部１５４が設けられている。エッチング抑制部１５４は、エッチング抑制部１１４と同様に、第３配線１５の接続部１５１の上方に設けられたスリットＳａを介してその両側に形成されたエッチング抑制層１５４ａを有する。
【００３５】
［製造方法］
次に、図１６〜図２５を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。図１６〜図２５は、各々、製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【００３６】
先ず、図１６〜図２０に示すように、第１の実施の形態の図５〜図９と略同様の製造工程が実行される。次に、図２１に示すように、メモリ領域ＡＲ１にて、第２配線１３の上面にメモリセル層１４が形成される。また、メモリセル層１４を埋めるように層間絶縁層２１６が形成された後、ＣＭＰが実行される。
【００３７】
続いて、図２２に示すように、メモリ領域ＡＲ１にて、メモリセル層１４の上方に第３配線１５、メモリセル層１６、及び第４配線１７が形成され、周辺領域ＡＲ２にて、第４配線１７と同層にエッチング抑制部１５４（エッチング抑制層１５４ａ）が形成される。さらに、メモリ領域ＡＲ１及び周辺領域ＡＲ２にて、それらを埋めるように層間絶縁層２１７，２１８，２１９が形成される。ここで、第３配線１５及び第４配線１７は、例えば、第１配線１１及び第２配線１３と同様に側壁転写プロセスを用いて加工される。また、エッチング抑制層１５４ａは、第４配線１７と同様の材料にて形成される。
【００３８】
次に、図２３に示すように、層間絶縁層２２０が形成されたのち、コンタクトホールＨ１’、Ｈ２’が形成される。コンタクトホールＨ２’は、周辺領域ＡＲ２にて、エッチング抑制部１５４を介して層間絶縁層２１をエッチングすることによって形成される。このため、先の実施形態と同様に、エッチング抑制部１５４によってエッチングを規制された領域Ｒ１’は、その他の領域Ｒ２’よりもエッチング速度が遅くなる。これにより、更にエッチングを進めると、図２４及び図２５に示すように、コンタクトホールＨ２’は、第３配線１５の上面及び側面を露出させ且つ下部電極層１５２の上面に達するコンタクトホールＨ２となる。この後、コンタクトホールＨ２をバリアメタル層１５３ａ及び金属層１１３ｂで埋めることによりコンタクト層１５３が形成される。
【００３９】
以上の構成及び製造方法により、第２の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００４０】
［第３の実施の形態］
［構成］
次に、図２６及び図２７を参照して、第３の実施の形態に係る半導体記憶装置の積層構造について説明する。図２６は、第３の実施の形態に係る半導体記憶装置の平面図、図２７は、図２６のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。なお、第３の実施の形態において、メモリセルアレイ１０の構造は、第１の実施の形態と同様であるため、その説明を省略する。
【００４１】
第３の実施の形態に係る半導体記憶装置は、コンタクト層１１３Ａが、図２７（ｂ）に示すようにＸ方向（ワード線ＷＬが延びる方向）の両側面にて第１配線１１（接続部１１１）の側面及び上面に接し、この点で第１及び第２の実施の形態と異なる。
【００４２】
このため、第３の実施の形態では、エッチング抑制部１１４に加えて、エッチング抑制部１１４Ａを同じ層に有する。第１配線１１は、下部電極層１１２の上部をＸ方向に横切るように形成される。エッチング抑制部１１４，１１４Ａは、コンタクトホールＨ３の形成領域Ｒａ２に対して、Ｘ方向の両側からＲ１，Ｒａ１だけ張り出すように形成され、且つ第１配線１１の上部がスリットＳとなるように形成される。エッチング抑制部１１４，１１４Ａは、共にエッチングの進行を規制する。なお、エッチング抑制部１１４Ａは、スリットＳを介してその両端に形成されたエッチング抑制層１１４Ａａを有する。
【００４３】
［製造方法］
次に、図２８〜図３２を参照して、第３の実施の形態に係る半導体記憶装置の製造方法について説明する。図２８〜図３２は、各々、製造工程における図２７のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【００４４】
先ず、図２８及び図２９に示すように、第１の実施の形態の図５〜図８と略同様の処理が実行される。続いて、図３０に示すように、メモリ領域ＡＲ１にて第２配線１３が形成され、周辺領域ＡＲ２にてエッチング抑制部１１４、１１４Ａが形成される。更に、第２配線１３、及びエッチング抑制部１１４、１１４Ａを埋めるように層間絶縁層２１４，２１５が形成された後、ＣＭＰが実行される。
【００４５】
次に、図３１に示すように、周辺領域ＡＲ２にて、エッチング抑制部１１４、１１４Ａを介して層間絶縁層２１６，２１５，２１４をエッチングしてコンタクトホールＨ３’が形成される。ここで、エッチング抑制部１１４、１１４Ａは、エッチングの進行を抑制するので、抑制された領域における層間絶縁層２１に対するエッチングの速度は、その他の領域よりも遅くなる。これにより、更にエッチングを進めると、図３２に示すように、コンタクトホールＨ３’は、第１配線１１を貫通し、Ｘ方向の両側面にて第１配線１１の上面及び側面を露出させ且つ下部電極層１１２の上面に達するコンタクトホールＨ３となる。この後、コンタクトホールＨ３を埋めるようにコンタクト層１１３Ａが形成される。
【００４６】
上記構成及び製造工程により、第３の実施の形態は、第１の実施の形態よりも更に第１配線１１とコンタクト層１１３との接続面積を増加させることができ、接続抵抗を低減させることができる。
【００４７】
［第４の実施の形態］
［構成］
次に、図３３を参照して、第４の実施の形態に係る半導体記憶装置の積層構造について説明する。図３３は、第４の実施の形態に係る半導体記憶装置の断面図である。なお、第４実施形態において、メモリセルアレイ１０の構造は、第２の実施の形態と同様であるため、その説明を省略する。
【００４８】
第４の実施の形態に係る半導体記憶装置は、図３３に示すように、１つのコンタクト層１６３が、異なる配線、すなわち第１配線１１及び第３配線１５と下部電極層１５２とを接続している点が先の第１〜第３の実施形態とは異なる。
【００４９】
この場合、第１配線１１の絶縁層２１４を介した上にエッチング抑制部１１４が形成され、第３配線１５の絶縁層２１８を介した上にエッチング抑制部１５４Ａが形成されている。
【００５０】
［製造方法］
次に、図３４を参照して、第４の実施の形態に係る半導体記憶装置の製造方法について説明する。図３４は、第４の実施の形態の製造工程における断面図である。第４の実施の形態においては、先ず、第２の実施の形態の図１６〜図２２と略同様の製造工程が実行される。ただし、第４の実施の形態においては、第２の実施の形態のエッチング抑制部１５４に代えて、エッチング抑制部１５４Ａが形成され、第１配線１１と第３配線１５とが共通のコンタクト層１６３に接続される。
【００５１】
そして、図３４に示すように、周辺領域ＡＲ２にて、エッチング抑制部１１４、１５４Ａを介して層間絶縁層２１２〜２２０をエッチングしてコンタクトホールＨ４が形成される。エッチング抑制部１１４，１５４Ａの高さに応じてエッチング終了時のコンタクトホールＨ４のＸ方向両側の段部の高さがコントロールされるので、第１配線１１及び第３配線１５の高さに適合するようにコンタクトホールＨ４を形成することができる。
【００５２】
［その他の実施の形態］
以上、実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５３】
例えば、上記第１の実施の形態において、コンタクト層１１３は、下部電極層１１２と第１配線１１とを接続されている。しかしながら、コンタクト層１１３は、下部電極層１１２と第２配線１２（ビット線ＢＬ）とを接続するものであってもよい。
【００５４】
また、例えば、上記第２の実施の形態に示すメモリセルアレイ１０において、第２配線１３（ビット線ＢＬ）が、その上下に位置するメモリセル層１２、１４により共有されている。しかしながら、メモリセルアレイ１０は、層間絶縁層を介して図２に示す構造を積層させたものであってもよい。
【符号の説明】
【００５５】
１０…メモリセルアレイ、 ２０ａ…ワード線選択回路、 ２０ｂ…ワード線駆動回路、 ３０ａ…ビット線選択回路、 ３０ｂ…ビット線駆動回路。
【技術分野】
【０００１】
本明細書に記載の実施形態は、配線層が積層された積層型の半導体記憶装置、その製造方法及びコンタクト構造の形成方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の記憶容量の増大を図るため、三次元積層構造化された半導体記憶装置が種々開発されている。例えば、この種の半導体記憶装置の一つである積層化されたクロスポイント構造の不揮発性半導体記憶装置として、電気的に書き換え可能なＲｅＲＡＭ、ＰＲＡＭ等の抵抗変化型メモリが注目されている。これら抵抗変化型メモリは、互いに直交する方向に延びる２つの配線の交差部の両配線間に抵抗変化メモリセルを接続したものである。一般に、抵抗変化型メモリと、それに接続された配線の下層には、そのメモリを制御する制御回路などが配置される。そして、制御回路と配線とを接続するための積層方向に延びるコンタクト層が設けられる。このコンタクト層にはセンスすべき電流が流れるので、コンタクト層と配線との間は、低抵抗なコンタクト構造が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４０９７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この発明は、コンタクト層と配線の低抵抗なコンタクト構造を実現した半導体記憶装置、その製造方法及びコンタクト構造の形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
以下に説明する実施形態の半導体記憶装置の製造方法は、基板及びこの基板に接続される下部電極層を有する下部回路層と、この下部回路層の上に形成されて所定方向に延びる第１配線、この第１配線と直交する第２配線、並びに前記第１及び第２配線間に設けられたメモリセル層を有する上部回路層と、前記メモリセル層が形成されたセルアレイの外側で前記下部電極層と前記第１配線及び前記第２配線の少なくとも一方とを接続するコンタクト層とを有する半導体記憶装置の製造方法であり、以下の工程を含む。前記下部回路層に前記下部電極層を形成し、前記下部電極層の上に絶縁層を介して前記第１配線を形成する。前記セルアレイ内の前記第１配線の上に前記メモリセル層を形成し、前記メモリセル層の上に前記第２配線を形成する。前記第１配線及び第２配線の少なくとも一方の形成に際しては、これら配線に前記メモリセルアレイ外において前記下部電極層の一部を覆う接続部を形成する。前記接続部の上方にエッチング抑制部を形成する。前記エッチング抑制部を含む範囲でエッチングを行って前記エッチング抑制部の下方に位置する部分は前記接続部まで到達し、その他の部分は前記下部電極層まで到達するコンタクトホールを形成する。そして、前記コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係るメモリセルアレイ１０を示す斜視図である。
【図３】第１の実施の形態に係る半導体記憶装置の平面図である。
【図４】図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図５】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図６】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図７】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図８】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図９】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図１０】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図１１】第１の実施の形態の製造工程における図３のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図１２】比較例に係る半導体記憶装置の断面図である。
【図１３】第２の実施の形態に係るメモリセルアレイ１０を示す斜視図である。
【図１４】第２の実施の形態に係る半導体記憶装置の平面図である。
【図１５】図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図１６】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図１７】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図１８】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図１９】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２０】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２１】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２２】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２３】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２４】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２５】第２の実施の形態の製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【図２６】第３の実施の形態に係る半導体記憶装置の平面図である。
【図２７】図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図２８】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図２９】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図３０】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図３１】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図３２】第３の実施の形態の製造工程における図２６のＡ−Ａ’断面図、及びＢ−Ｂ’断面図である。
【図３３】第４の実施の形態に係る半導体記憶装置の断面図である。
【図３４】第４の実施の形態の製造工程における断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、半導体記憶装置の実施形態について説明する。
【０００８】
［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る半導体記憶装置の回路構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置の回路図である。
【０００９】
第１の実施の形態に係る半導体記憶装置は、抵抗変化型メモリであり、図１に示すように、可変抵抗素子ＶＲを有するメモリセルアレイ１０と、このメモリセルアレイ１０を動作させるためのワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
【００１０】
メモリセルアレイ１０は、図１に示すように、互いに交差する第１配線としてのワード線ＷＬ（ＷＬ１、ＷＬ２）及び第２配線としてのビット線ＢＬ（ＢＬ１、ＢＬ２）、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）を有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。
【００１１】
メモリセルＭＣは、データのセット、リセット時の電流の向きが同じユニポーラ型の場合には、図１に示すように、直列接続されたダイオードＤＩ、及び可変抵抗素子Ｒを備えて構成される。ダイオードＤＩは、読み出し／書き込み時における回り込み電流（sneak current）を防止するために配置されている。可変抵抗素子Ｒは、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。ダイオードＤＩのアノードは、ワード線ＷＬに接続され、そのカソードは、可変抵抗素子Ｒの一端に接続されている。可変抵抗素子Ｒの他端は、ビット線ＢＬに接続されている。
【００１２】
これらのメモリセルＭＣは、複数の選択トランジスタＴｒａ（Ｔｒａ１、Ｔｒａ２）からなるワード線選択回路２０ａ及びワード線駆動回路２０ｂ、並びに複数の選択トランジスタＴｒｂ（Ｔｒｂ１、Ｔｒｂ２）からなるビット線選択回路３０ａ及びビット線駆動回路３０ｂによって選択される。そして、選択されたメモリセルＭＣへのデータ書き込み、又は選択されたメモリセルＭＣからのデータ読み出しが実行される。
【００１３】
メモリセルアレイ１０は、例えば図２に示すように、いわゆるクロスポイント型に構成されている。メモリセルアレイ１０は、基板Ｂａを含む下部回路層の上に上部回路層として形成される。基板Ｂａには、上述したワード線選択回路２０ａ，ワード線駆動回路２０ｂ、ビット線選択回路３０ａ及びビット線駆動回路３０ｂ等が形成されている。上部回路層は、第１配線１１（ワード線ＷＬ）、メモリセル層１２、第２配線１３（ビット線ＢＬ）をクロスポイント型に積層したものである。第１配線１１及び第２配線１３は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、チタンナイトライド（ＴｉＮ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等により構成されている。メモリセル層１２は、例えば二酸化チタン（ＴｉＯ２）、酸化ニッケル（ＮｉＯ）、金属酸化膜（ＭｅＯｘ）、酸化ハフニウム（ＨｆＯｘ）、カーボン等により形成されている。
【００１４】
次に、図３及び図４を参照して、メモリセルアレイ１０を含む第１の実施の形態に係る半導体記憶装置の積層構造について説明する。図３は、第１の実施の形態に係る半導体記憶装置の平面図、図４（ａ），（ｂ）は、図３のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【００１５】
第１の実施の形態に係る半導体記憶装置は、図３に示すように、メモリ領域ＡＲ１、及びその周辺に設けられた周辺領域ＡＲ２を有する。メモリ領域ＡＲ１は、メモリセルアレイ１０を形成する領域である。周辺領域ＡＲ２は、メモリセルアレイ１０から延びる第１配線１１及び第２配線１３と、その下部回路層に設けられた制御回路（図示略）とを電気的に接続するために設けられた領域である。なお、制御回路は、メモリセルアレイ１０を制御する回路であり、例えば、上述したワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂなどである。
【００１６】
図３に示すように、第１配線（ＷＬ）１１、及び第２配線（ＢＬ）１３は、メモリ領域ＡＲ１から周辺領域ＡＲ２に亘って形成されている。周辺領域ＡＲ２では、図４（ｂ）に示すように、基板Ｂａの上に形成された絶縁層２１１内に基板Ｂａ内の制御回路につながるコンタクト部である下部電極層１１２が形成されている。この下部電極層１１２と、その上に形成された第１配線１１とが、コンタクト層１１３を介して接続されたコンタクト構造を有している。
【００１７】
第１配線１１は、図３に示すように、周辺領域ＡＲ２において、各下部電極１１２と対応する部分のみが下部電極１１２の一部を覆い、上下に重なるように一部湾曲した接続部１１１を有する。接続部１１１は、第１配線１１の下方に位置する下部電極層１１２とコンタクト層１１３を介して電気的に接続されている。なお、接続部１１１の幅は、第１配線１１のその他の部分の幅とほぼ同じである。
【００１８】
コンタクト層１１３は、図４（ｂ）に示すように、後述するエッチング抑制部１１４の下方に位置する第１配線１１（接続部１１１）の側面及び上面、及び下部電極層１１２の上面に接し且つ下部電極層１１２に向けて垂直方向に延びる。すなわち、コンタクト層１１３は、第１配線１１（接続部１１１）の側面及び上面、及び下部電極層１１２を露出させるコンタクトホールＨ１を埋める所定厚のバリアメタル層１１３ａ及び金属層１１３ｂにより構成されている。
【００１９】
接続部１１１の上（第２配線１３と同層）には、図３及び図４に示すように、エッチング抑制部１１４が設けられている。エッチング抑制部１１４が形成される領域Ｒ１は、コンタクト層１１３が形成される領域Ｒ２と一部においてのみ重複する。エッチング抑制部１１４は、図３に示すように、第１配線１１の接続部１１１の上方に設けられたスリットＳを介してその両側に形成されたエッチング抑制層１１４ａを有する。このエッチング抑制部１１４は、後で詳細に説明するように、スリットＳの部分のエッチング進行を他の部分に比べて抑制する機能を有する。これにより、エッチング抑制部１１４は、層間絶縁層２１２〜２１６をエッチングしてコンタクトホールＨ１を形成する際に、第１配線１１（接続部１１１）が過度に除去される事を防ぐ。エッチング抑制部１１４は、第２配線１３と同時に形成される場合、例えば第２配線１３と同様の材質にて形成される。また、エッチング抑制部１１４は、第２配線１３と同時に形成される場合でも、第２配線１３と電気的に接続していないことが望ましい。
【００２０】
第２配線１３についても、図３に示すように、第１配線１１と同様、周辺領域ＡＲ２にて、湾曲した接続部１３１を有する。接続部１３１は、第１配線１１の下方（下部電極層１１１と同層）に位置する下部電極層１３２とコンタクト層１３３を介して電気的に接続されている。接続部１３１の幅は、第２配線１３のその他の部分の幅よりも広く形成されている。
【００２１】
［製造方法］
次に、図５〜図１１を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。図５〜図１１は、各々、製造工程における図３のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【００２２】
先ず、図５に示すように、周辺領域ＡＲ２にて、基板Ｂａの上に絶縁層２１１が形成され、この絶縁層２１１の表面に下部電極層１１２が形成される。次に、図６に示すように、絶縁層２１１上に層間絶縁層２１２を介して第１配線層１１Ａが形成される。続いて、第１配線層１１Ａを異方性反応性イオンエッチング等により加工して、図７に示すように、第１配線（ワード線ＷＬ）１１を形成し、その隙間を層間絶縁層２１３で埋める。そして、ＣＭＰ（Chemical Mechanical Polishing）により第１配線１１及び層間絶縁層２１３の表面を平坦化する。第１配線１１の加工には、例えば、側壁転写プロセスが用いられる。これにより、第１配線１１のピッチをレジストパターンの１／２またはそれ以下まで微細化することができる。
【００２３】
次に、図８に示すように、メモリ領域ＡＲ１にて、第１配線１１の上面にメモリセル層１２が柱状に形成される。その後、メモリセル層１２及び第１配線１１を埋めるように層間絶縁層２１４が形成され、ＣＭＰが実行される。
【００２４】
続いて、図９に示すように、メモリ領域ＡＲ１にて、メモリ層１２の上面に第２配線１３が形成・加工され、周辺領域ＡＲ２にて、その第２配線１３と同層にエッチング抑制部１１４（エッチング抑制層１１４ａ）が形成される。さらに、第２配線１３及びエッチング抑制部１１４を埋めるように層間絶縁層２１５を形成した後、ＣＭＰが実行される。ここで、第２配線１３の加工には、例えば、第１配線１１と同様に、側壁転写プロセスが用いられ、これにより、第２導電層１３の形状を微細化することができる。
【００２５】
次に、図１０に示すように、層間絶縁層２１６が形成され、周辺領域ＡＲ２にて、エッチング抑制部１１４を介して層間絶縁層２１６〜２１２をエッチングすることによってコンタクトホールＨ１’が形成される。ここで、エッチング抑制部１１４が形成される領域Ｒ１は、コンタクトホールＨ１’が形成される領域Ｒ２と一部において重複し、エッチングの進行を抑制する。したがって、エッチング抑制層１１４ａ間のスリットＳの範囲の層間絶縁層２１４，２１５では、エッチングの速度が、その他の領域よりも遅くなる。これにより、更にエッチングを進めると、図１１に示すように、第１配線１１の上面及び側面が露出し且つ下部電極層１１２の上面に達するコンタクトホールＨ１が形成される。この後、コンタクトホールＨ１にバリアメタル層１１３ａ及び金属層１１３ｂを埋めることによりコンタクト層１１１が形成される。
【００２６】
［比較］
次に、本実施形態の効果を説明するため、図１２を参照して、比較例と第１の実施の形態とを比較する。図１２は、比較例に係る半導体記憶装置の断面図である。比較例では、図１２に示すように、エッチング抑制部１１４を有していない。このため、第１の実施の形態と同様にコンタクトホールＨ１を形成すると、コンタクトホールＨ１全体に亘って一定の速度で層間絶縁層２１２〜２１６がエッチングされる。よって、コンタクトホールＨ１は、第１配線１１を貫通し、第１配線１１の側面のみを露出させるように形成される。このため、コンタクト層１１３は、第１配線１１の側面のみに接するように形成される。
【００２７】
これに対し、第１の実施の形態はエッチング抑制部１１４を有し、これにより第１配線１１（接続部１１１）が過度に除去されることを防ぐので、第１配線１１の上面及び側面を露出させるようにコンタクトホールＨ１を形成することができる。よって、コンタクト層１１３は、第１配線１１の側面及び上面に接するように形成される。この結果、第１の実施の形態は、比較例よりも第１配線１１とコンタクト層１１３との間の接触抵抗を低く抑えることができる。
【００２８】
［第２の実施の形態］
［構成］
次に、図１３を参照して、第２の実施の形態に係るメモリセルアレイ１０の積層構造を詳細に説明する。図１３は、第２の実施の形態に係るメモリセルアレイ１０を示す斜視図である。
【００２９】
本実施形態は、メモリセル層が３層の積層構造となっている。すなわち、メモリセルアレイ１０は、図１３に示すように、第１の実施の形態の構成に加えて、第２配線１３の上方に下層から上層へと、メモリセル層１４、第３配線１５、メモリセル層１６、及び第４配線１７を有する。第３配線１５はワード線ＷＬとして機能し、第４導電層１６はビット線ＢＬとして機能する。
【００３０】
次に、図１４及び図１５を参照して、第２の実施の形態に係る半導体記憶装置の積層構造について説明する。図１４は、第２の実施の形態に係る半導体記憶装置の平面図、図１５（ａ），（ｂ），（ｃ）は、図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図及びＣ−Ｃ’断面図である。
【００３１】
第２の実施の形態に係る半導体記憶装置では、周辺領域ＡＲ２に、第１配線１１と下部電極層１１２とを接続するコンタクト層１１３に加えて、第３配線１５と下部電極層１５２とを接続するコンタクト層１５３を有している。下部電極層１５２は、基板Ｂａの上に形成された絶縁層２１１内に形成され、制御回路につながるコンタクト部である。
【００３２】
第３配線１５は、図１４に示すように、周辺領域ＡＲ２において、各下部電極層１５２と対応する部分のみが下部電極１５２の一部を覆い、上下に重なるように一部湾曲した接続部１５１を有する。接続部１５１は、下部電極層１１２と同層に位置する下部電極層１５２とコンタクト層１５３を介して電気的に接続されている。接続部１５１の幅は、第１配線１１のその他の部分の幅と同じである。接続部１５１は、接続部１１１と上面からみて異なる領域に形成されている。
【００３３】
コンタクト層１５３は、図１５（ｃ）に示すように、第３配線１５（接続部１５１）の側面及び上面、及び下部電極層１５２の上面に接し且つ下部電極層１５２に向けて垂直方向に延びる。すなわち、コンタクト層１５３は、第３配線１５（接続部１５１）の側面及び上面、及び下部電極層１５２を露出させるコンタクトホールＨ２を埋める所定厚のバリアメタル層１５３ａ及び金属層１５３ｂにより構成されている。
【００３４】
接続部１５１の上（第４配線１７と同層）には、図１４及び図１５に示すように、エッチング抑制部１５４が設けられている。エッチング抑制部１５４は、エッチング抑制部１１４と同様に、第３配線１５の接続部１５１の上方に設けられたスリットＳａを介してその両側に形成されたエッチング抑制層１５４ａを有する。
【００３５】
［製造方法］
次に、図１６〜図２５を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。図１６〜図２５は、各々、製造工程における図１４のＡ−Ａ’断面図、Ｂ−Ｂ’断面図、及びＣ−Ｃ’断面図である。
【００３６】
先ず、図１６〜図２０に示すように、第１の実施の形態の図５〜図９と略同様の製造工程が実行される。次に、図２１に示すように、メモリ領域ＡＲ１にて、第２配線１３の上面にメモリセル層１４が形成される。また、メモリセル層１４を埋めるように層間絶縁層２１６が形成された後、ＣＭＰが実行される。
【００３７】
続いて、図２２に示すように、メモリ領域ＡＲ１にて、メモリセル層１４の上方に第３配線１５、メモリセル層１６、及び第４配線１７が形成され、周辺領域ＡＲ２にて、第４配線１７と同層にエッチング抑制部１５４（エッチング抑制層１５４ａ）が形成される。さらに、メモリ領域ＡＲ１及び周辺領域ＡＲ２にて、それらを埋めるように層間絶縁層２１７，２１８，２１９が形成される。ここで、第３配線１５及び第４配線１７は、例えば、第１配線１１及び第２配線１３と同様に側壁転写プロセスを用いて加工される。また、エッチング抑制層１５４ａは、第４配線１７と同様の材料にて形成される。
【００３８】
次に、図２３に示すように、層間絶縁層２２０が形成されたのち、コンタクトホールＨ１’、Ｈ２’が形成される。コンタクトホールＨ２’は、周辺領域ＡＲ２にて、エッチング抑制部１５４を介して層間絶縁層２１をエッチングすることによって形成される。このため、先の実施形態と同様に、エッチング抑制部１５４によってエッチングを規制された領域Ｒ１’は、その他の領域Ｒ２’よりもエッチング速度が遅くなる。これにより、更にエッチングを進めると、図２４及び図２５に示すように、コンタクトホールＨ２’は、第３配線１５の上面及び側面を露出させ且つ下部電極層１５２の上面に達するコンタクトホールＨ２となる。この後、コンタクトホールＨ２をバリアメタル層１５３ａ及び金属層１１３ｂで埋めることによりコンタクト層１５３が形成される。
【００３９】
以上の構成及び製造方法により、第２の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００４０】
［第３の実施の形態］
［構成］
次に、図２６及び図２７を参照して、第３の実施の形態に係る半導体記憶装置の積層構造について説明する。図２６は、第３の実施の形態に係る半導体記憶装置の平面図、図２７は、図２６のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。なお、第３の実施の形態において、メモリセルアレイ１０の構造は、第１の実施の形態と同様であるため、その説明を省略する。
【００４１】
第３の実施の形態に係る半導体記憶装置は、コンタクト層１１３Ａが、図２７（ｂ）に示すようにＸ方向（ワード線ＷＬが延びる方向）の両側面にて第１配線１１（接続部１１１）の側面及び上面に接し、この点で第１及び第２の実施の形態と異なる。
【００４２】
このため、第３の実施の形態では、エッチング抑制部１１４に加えて、エッチング抑制部１１４Ａを同じ層に有する。第１配線１１は、下部電極層１１２の上部をＸ方向に横切るように形成される。エッチング抑制部１１４，１１４Ａは、コンタクトホールＨ３の形成領域Ｒａ２に対して、Ｘ方向の両側からＲ１，Ｒａ１だけ張り出すように形成され、且つ第１配線１１の上部がスリットＳとなるように形成される。エッチング抑制部１１４，１１４Ａは、共にエッチングの進行を規制する。なお、エッチング抑制部１１４Ａは、スリットＳを介してその両端に形成されたエッチング抑制層１１４Ａａを有する。
【００４３】
［製造方法］
次に、図２８〜図３２を参照して、第３の実施の形態に係る半導体記憶装置の製造方法について説明する。図２８〜図３２は、各々、製造工程における図２７のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
【００４４】
先ず、図２８及び図２９に示すように、第１の実施の形態の図５〜図８と略同様の処理が実行される。続いて、図３０に示すように、メモリ領域ＡＲ１にて第２配線１３が形成され、周辺領域ＡＲ２にてエッチング抑制部１１４、１１４Ａが形成される。更に、第２配線１３、及びエッチング抑制部１１４、１１４Ａを埋めるように層間絶縁層２１４，２１５が形成された後、ＣＭＰが実行される。
【００４５】
次に、図３１に示すように、周辺領域ＡＲ２にて、エッチング抑制部１１４、１１４Ａを介して層間絶縁層２１６，２１５，２１４をエッチングしてコンタクトホールＨ３’が形成される。ここで、エッチング抑制部１１４、１１４Ａは、エッチングの進行を抑制するので、抑制された領域における層間絶縁層２１に対するエッチングの速度は、その他の領域よりも遅くなる。これにより、更にエッチングを進めると、図３２に示すように、コンタクトホールＨ３’は、第１配線１１を貫通し、Ｘ方向の両側面にて第１配線１１の上面及び側面を露出させ且つ下部電極層１１２の上面に達するコンタクトホールＨ３となる。この後、コンタクトホールＨ３を埋めるようにコンタクト層１１３Ａが形成される。
【００４６】
上記構成及び製造工程により、第３の実施の形態は、第１の実施の形態よりも更に第１配線１１とコンタクト層１１３との接続面積を増加させることができ、接続抵抗を低減させることができる。
【００４７】
［第４の実施の形態］
［構成］
次に、図３３を参照して、第４の実施の形態に係る半導体記憶装置の積層構造について説明する。図３３は、第４の実施の形態に係る半導体記憶装置の断面図である。なお、第４実施形態において、メモリセルアレイ１０の構造は、第２の実施の形態と同様であるため、その説明を省略する。
【００４８】
第４の実施の形態に係る半導体記憶装置は、図３３に示すように、１つのコンタクト層１６３が、異なる配線、すなわち第１配線１１及び第３配線１５と下部電極層１５２とを接続している点が先の第１〜第３の実施形態とは異なる。
【００４９】
この場合、第１配線１１の絶縁層２１４を介した上にエッチング抑制部１１４が形成され、第３配線１５の絶縁層２１８を介した上にエッチング抑制部１５４Ａが形成されている。
【００５０】
［製造方法］
次に、図３４を参照して、第４の実施の形態に係る半導体記憶装置の製造方法について説明する。図３４は、第４の実施の形態の製造工程における断面図である。第４の実施の形態においては、先ず、第２の実施の形態の図１６〜図２２と略同様の製造工程が実行される。ただし、第４の実施の形態においては、第２の実施の形態のエッチング抑制部１５４に代えて、エッチング抑制部１５４Ａが形成され、第１配線１１と第３配線１５とが共通のコンタクト層１６３に接続される。
【００５１】
そして、図３４に示すように、周辺領域ＡＲ２にて、エッチング抑制部１１４、１５４Ａを介して層間絶縁層２１２〜２２０をエッチングしてコンタクトホールＨ４が形成される。エッチング抑制部１１４，１５４Ａの高さに応じてエッチング終了時のコンタクトホールＨ４のＸ方向両側の段部の高さがコントロールされるので、第１配線１１及び第３配線１５の高さに適合するようにコンタクトホールＨ４を形成することができる。
【００５２】
［その他の実施の形態］
以上、実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５３】
例えば、上記第１の実施の形態において、コンタクト層１１３は、下部電極層１１２と第１配線１１とを接続されている。しかしながら、コンタクト層１１３は、下部電極層１１２と第２配線１２（ビット線ＢＬ）とを接続するものであってもよい。
【００５４】
また、例えば、上記第２の実施の形態に示すメモリセルアレイ１０において、第２配線１３（ビット線ＢＬ）が、その上下に位置するメモリセル層１２、１４により共有されている。しかしながら、メモリセルアレイ１０は、層間絶縁層を介して図２に示す構造を積層させたものであってもよい。
【符号の説明】
【００５５】
１０…メモリセルアレイ、 ２０ａ…ワード線選択回路、 ２０ｂ…ワード線駆動回路、 ３０ａ…ビット線選択回路、 ３０ｂ…ビット線駆動回路。
【特許請求の範囲】
【請求項１】
基板及びこの基板に接続される下部電極層を有する下部回路層と、この下部回路層の上に形成されて所定方向に延びる第１配線、この第１配線と直交する第２配線、並びに前記第１及び第２配線間に設けられたメモリセル層を有する上部回路層と、前記メモリセル層が形成されたセルアレイの外側で前記下部電極層と前記第１配線及び前記第２配線の少なくとも一方とを接続するコンタクト層とを有する半導体記憶装置の製造方法であって、
前記下部回路層に前記下部電極層を形成し、
前記下部電極層の上に絶縁層を介して前記第１配線を形成し、
前記セルアレイ内の前記第１配線の上に前記メモリセル層を形成し、
前記メモリセル層の上に前記第２配線を形成し、
前記第１配線及び第２配線の少なくとも一方の形成に際してこれら配線に前記メモリセルアレイ外において前記下部電極層の一部を覆う接続部を形成し、
前記接続部の上方にエッチング抑制部を形成し、
前記エッチング抑制部を含む範囲でエッチングを行って前記エッチング抑制部の下方に位置する部分は前記接続部まで到達し、その他の部分は前記下部電極層まで到達するコンタクトホールを形成し、
前記コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１配線の形成に際して前記第１配線と接続させて前記接続部を形成し、
前記エッチング抑制部は、前記第２配線と同層で同時に形成される
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記エッチング抑制部は、前記接続部に対応する部分がスリットとなるように前記接続部の両側の部分の上方に形成されたエッチング抑制層を有する
ことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項４】
コンタクト部を有する下部回路層と、この下部回路層の上に形成されて第１配線を有する上部回路層とをコンタクト層を介して接続するコンタクト構造の形成方法であって、
前記下部回路層に前記コンタクト部を形成し、
前記コンタクト部の上に絶縁層を介して前記コンタクト部の一部を覆う接続部を有する前記第１配線を形成し、
前記第１配線の前記接続部の上方にエッチング抑制部を形成し、
前記エッチング抑制部を含む範囲でエッチングを行って前記エッチング抑制部の下方に位置する部分は前記接続部まで到達し、その他の部分は前記下部電極層まで到達するコンタクトホールを形成し、
前記コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成する
ことを特徴とするコンタクト構造の形成方法。
【請求項５】
基板及びこの基板に接続される下部電極層を有する下部回路層と、
この下部回路層の上に形成されて所定方向に延びる第１配線、この第１配線と直交する第２配線及びこれら両配線間に設けられたメモリセル層を有する上部回路層と、
前記メモリセル層が形成されたセルアレイの外側で前記下部電極層と前記第１配線及び前記第２配線の少なくとも一方とを接続するコンタクト層と
を有する半導体記憶装置において、
前記第１配線及び第２配線の少なくとも一方にはこれら配線に前記メモリセルアレイ外において前記下部電極層の一部を覆う接続部が形成され、
前記接続部の上方にエッチング抑制部が形成され、
前記コンタクト層は、前記接続部の上面及び側面並びに前記下部電極層の上面に接続されている
ことを特徴とする半導体記憶装置。
【請求項１】
基板及びこの基板に接続される下部電極層を有する下部回路層と、この下部回路層の上に形成されて所定方向に延びる第１配線、この第１配線と直交する第２配線、並びに前記第１及び第２配線間に設けられたメモリセル層を有する上部回路層と、前記メモリセル層が形成されたセルアレイの外側で前記下部電極層と前記第１配線及び前記第２配線の少なくとも一方とを接続するコンタクト層とを有する半導体記憶装置の製造方法であって、
前記下部回路層に前記下部電極層を形成し、
前記下部電極層の上に絶縁層を介して前記第１配線を形成し、
前記セルアレイ内の前記第１配線の上に前記メモリセル層を形成し、
前記メモリセル層の上に前記第２配線を形成し、
前記第１配線及び第２配線の少なくとも一方の形成に際してこれら配線に前記メモリセルアレイ外において前記下部電極層の一部を覆う接続部を形成し、
前記接続部の上方にエッチング抑制部を形成し、
前記エッチング抑制部を含む範囲でエッチングを行って前記エッチング抑制部の下方に位置する部分は前記接続部まで到達し、その他の部分は前記下部電極層まで到達するコンタクトホールを形成し、
前記コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第１配線の形成に際して前記第１配線と接続させて前記接続部を形成し、
前記エッチング抑制部は、前記第２配線と同層で同時に形成される
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記エッチング抑制部は、前記接続部に対応する部分がスリットとなるように前記接続部の両側の部分の上方に形成されたエッチング抑制層を有する
ことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項４】
コンタクト部を有する下部回路層と、この下部回路層の上に形成されて第１配線を有する上部回路層とをコンタクト層を介して接続するコンタクト構造の形成方法であって、
前記下部回路層に前記コンタクト部を形成し、
前記コンタクト部の上に絶縁層を介して前記コンタクト部の一部を覆う接続部を有する前記第１配線を形成し、
前記第１配線の前記接続部の上方にエッチング抑制部を形成し、
前記エッチング抑制部を含む範囲でエッチングを行って前記エッチング抑制部の下方に位置する部分は前記接続部まで到達し、その他の部分は前記下部電極層まで到達するコンタクトホールを形成し、
前記コンタクトホールに導電材料を埋め込んで前記コンタクト層を形成する
ことを特徴とするコンタクト構造の形成方法。
【請求項５】
基板及びこの基板に接続される下部電極層を有する下部回路層と、
この下部回路層の上に形成されて所定方向に延びる第１配線、この第１配線と直交する第２配線及びこれら両配線間に設けられたメモリセル層を有する上部回路層と、
前記メモリセル層が形成されたセルアレイの外側で前記下部電極層と前記第１配線及び前記第２配線の少なくとも一方とを接続するコンタクト層と
を有する半導体記憶装置において、
前記第１配線及び第２配線の少なくとも一方にはこれら配線に前記メモリセルアレイ外において前記下部電極層の一部を覆う接続部が形成され、
前記接続部の上方にエッチング抑制部が形成され、
前記コンタクト層は、前記接続部の上面及び側面並びに前記下部電極層の上面に接続されている
ことを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１２−２４８６７８（Ｐ２０１２−２４８６７８Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１１９２２６（Ｐ２０１１−１１９２２６）
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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