半導体集積回路
【課題】半導体集積回路の製造プロセスがばらつきを持っても所望の周波数特性を有するＰＬＬを提供する。
【解決手段】ＰＬＬと制御ユニット９を具備し、ＰＬＬは位相周波数比較器１、ループフィルタ３、電圧制御発振器(ＶＣＯ)８、分周器６を含み、ＶＣＯ(８)は電圧電流変換器(ＶＩＣ)とリング発振器を含む。制御電圧Ｖcに応答してＶＩＣは、リング発振器の動作電流を設定する制御電流を生成する。制御ユニット９は、ＰＬＬをオープンループのキャリブレーション動作期間とクローズドループの通常動作期間に切り換える。通常動作期間でＶＣＯに所定の制御電圧Ｖcが供給され、ＶＣＯの周波数は所定の周波数とされる。キャリブレーション動作期間で制御電圧Ｖcと略等しいレベルの基準電圧ＶREFが供給された状態のＶＣＯの周波数計測の間にＶＣＯの周波数が所定の周波数と略等しくなるように、制御ユニット９はＶＩＣ８１の動作パラメータＴの値を設定する。
【解決手段】ＰＬＬと制御ユニット９を具備し、ＰＬＬは位相周波数比較器１、ループフィルタ３、電圧制御発振器(ＶＣＯ)８、分周器６を含み、ＶＣＯ(８)は電圧電流変換器(ＶＩＣ)とリング発振器を含む。制御電圧Ｖcに応答してＶＩＣは、リング発振器の動作電流を設定する制御電流を生成する。制御ユニット９は、ＰＬＬをオープンループのキャリブレーション動作期間とクローズドループの通常動作期間に切り換える。通常動作期間でＶＣＯに所定の制御電圧Ｖcが供給され、ＶＣＯの周波数は所定の周波数とされる。キャリブレーション動作期間で制御電圧Ｖcと略等しいレベルの基準電圧ＶREFが供給された状態のＶＣＯの周波数計測の間にＶＣＯの周波数が所定の周波数と略等しくなるように、制御ユニット９はＶＩＣ８１の動作パラメータＴの値を設定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬを内蔵する半導体集積回路に関するもので、特に半導体集積回路の製造プロセスが多少のばらつきを持ったとしても、所望の周波数特性を有することが可能なＰＬＬを提供するのに有益な技術に関する。
【背景技術】
【０００２】
フェーズ・ロックッド・ループ(ＰＬＬ：Phase Locked Loop)は、良く知られているように、電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)と位相比較器とループフィルタと分周器とを含むものである。位相比較器の出力がループフィルタを介して電圧制御発振器(ＶＣＯ)の発振制御入力端子に供給され、位相比較器の一方の入力端子に安定な基準信号が供給される一方、位相比較器の他方の入力端子には分周器を介して電圧制御発振器(ＶＣＯ)の出力信号が負帰還される。従って、温度変化や経時変化や電源変動等に対して、電圧制御発振器(ＶＣＯ)の出力周波数を安定化することが可能となり、ＶＣＯの出力信号は半導体集積回路の安定なクロック信号等として使用されることができる。
【０００３】
例えば、ハードディスク(HDD)やコンパクトディスク(CD)やデジタルビデオディスク(DVD)やブルーレイディスク(BD：Blue-ray Disk)等の記録媒体をアクセスするディスク記録再生装置に搭載される半導体集積回路に内蔵されるＰＬＬは、記録媒体のアクセス速度を決定するクロック信号を生成する一方、パーソナルコンピュータ等のホスト機器と半導体集積回路とのインターフェースでのデータ転送レートを決定するクロック信号を生成するものである。
【０００４】
従って、半導体集積回路に内蔵されるＰＬＬが所望の特性を満足するように、半導体集積回路の出荷時または通常動作の直前のキャリブレーション動作期間等にＰＬＬの特性を調整するキャリブレーション機能が必要となる。
【０００５】
特に、アナログ・デジタル混載信号処理ＬＳＩ(以後、アナデジ混載ＬＳＩと称する)等の半導体集積回路においては、アナログ回路である電圧制御発振器(ＶＣＯ)は高周波数の出力信号を生成するとともに周波数ジッタを低減するために周波数制御感度を比較的低く抑制することが求められる。
【０００６】
さらに、汎用アナデジ混載ＬＳＩは、量産製造工程で生産されるために、製造プロセスのばらつきを抑制する必要がある。例えば、アナデジ混載ＬＳＩには、論理回路の動作クロックを生成する目的や、送信信号クロックを生成する目的で、ＰＬＬが搭載される。このＰＬＬに含まれる電圧制御発振器(ＶＣＯ)等のアナログ回路は、製造プロセスのばらつきでその特性が大きく変化する。特に微細化プロセス等の製造プロセスのばらつきが大きい場合や、自動車搭載部品として使用される場合等の温度変化が大きい動作環境を想定する場合には、ＰＬＬに含まれる電圧制御発振器(ＶＣＯ)等が所望の特性を満足することができない場合がある。従って、従来からＰＬＬの電圧制御発振器(ＶＣＯ)を所望の特性とするための種々の提案が、行われている。
【０００７】
まず、下記特許文献１には、電圧制御発振器(ＶＣＯ)の発振周波数を制御する制御電圧をリング発振器の動作電流に変換する動作電流制御部の電圧電流変換器の変換ＭＯＳトランジスタのゲートに供給して、変換ＭＯＳトランジスタのドレイン電流をカレントミラーの入力端子に供給して、カレントミラーの出力端子の電流によってリング発振器の動作電流を決定することが記載されている。変換ＭＯＳトランジスタのソースと接地電位との間の変換抵抗が、低抵抗と高抵抗とに選択可能とされている。変換抵抗として低抵抗を選択した場合には、所定の制御電圧に応答してリング発振器の動作電流が大きな値となり、高周波数の発振信号を生成することができる。それに対して変換抵抗として高抵抗を選択した場合には、所定の制御電圧に応答してリング発振器の動作電流が小さな値となって、低周波数の発振信号を生成することができる。更に下記特許文献１には、制御電圧がゼロボルトであってもリング発振器の動作電流が微小値となって、極めて低い周波数で発振するような他の抵抗を、電圧電流変換器のカレントミラーの入力端子と接地電位との間に接続することも記載されている。
【０００８】
また、下記特許文献２でも、電圧電流変換器の変換ＭＯＳトランジスタのゲートに制御電圧を供給してこのトランジスタのドレイン電流をカレントミラーの入力端子に供給して、カレントミラーの出力端子からの電流によって電圧制御発振器(ＶＣＯ)のリング発振器の動作電流を決定している。更に、下記特許文献２には、微細製造プロセスによるＭＯＳトランジスタの低耐圧化によってリング発振器の動作電流を生成する電圧電流変換器の変換ＭＯＳトランジスタでの発振周波数対制御電圧の周波数制御感度が高くなってジッタ特性が劣化すると言う問題を解決することが記載されている。この問題を解決するために、下記特許文献２でも、制御電圧がゼロボルトであってもリング発振器の動作電流が微小値となって極めて低い周波数で発振するような他の電流ミラー回路を電圧電流変換器のカレントミラーの入力端子と接地電位との間に接続することも記載されている。
【０００９】
更に、下記特許文献３にも、下記特許文献２と同様に、電圧制御発振器(ＶＣＯ)で制御電圧がゼロボルトであってもリング発振器の動作電流が微小値となって極めて低い周波数で発振するようなオフセット電流付加回路を電圧電流変換器のカレントミラーの入力端子と接地電位との間に接続することも記載されている。ただし、下記特許文献３に記載の電圧電流変換器は差動型電圧電流変換器となっており、下記特許文献２に記載の電圧電流変換器より大きな素子数となっている。
【００１０】
【特許文献１】特開２００３−１５２５０７号 公報
【特許文献２】特開２００７−１２９５０１号 公報
【特許文献３】特開２００３−２２９７６４号 公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明者等は本発明に先立って、ディスク記録再生装置に搭載される半導体集積回路に内蔵されるＰＬＬの研究・開発に従事した。
【００１２】
図２６は、本発明に先立って本発明者等により検討されたＰＬＬに含まれる電圧制御発振器(ＶＣＯ)を示す図である。
【００１３】
図２６に示す電圧制御発振器(ＶＣＯ)５は、電圧電流変換器(ＶＩＣ)５１と電流制御発振器(ＣＣＯ：Current Controlled Oscillator)５２とを含んでいる。リング発振器として構成された電流制御発振器(ＣＣＯ)５２は、奇数段の遅延回路５２１、５２２、５２３を含んでいる。
【００１４】
最終段の遅延回路５２３の反転出力信号Ｆvcobと非反転出力信号Ｆvcoは、初段の遅延回路５２１の非反転入力端子と反転入力端子にそれぞれ供給される。初段の遅延回路５２１の反転出力信号と非反転出力信号は、次段の遅延回路５２２の非反転入力端子と反転入力端子にそれぞれ供給される。次段の遅延回路５２２の反転出力信号と非反転出力信号は、最終段の遅延回路５２３の非反転入力端子と反転入力端子にそれぞれ供給される。
【００１５】
電圧制御発振器(ＶＣＯ)５の発振周波数を制御するための制御電圧(Ｖc)が電圧電流変換器(ＶＩＣ)５１の入力端子に供給されると変換器(ＶＩＣ)５１は電圧電流変換を実行して、変換器(ＶＩＣ)５１内部で変換電流が生成され、この変換電流は出力電圧(Ｖp)に変換される。電圧電流変換器(ＶＩＣ)５１の出力端子から生成される出力電圧(Ｖp)は電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)５の発振周波数が決定される。
【００１６】
図２０は、図２６に示す電圧制御発振器(ＶＣＯ)５の電流制御発振器(ＣＣＯ)５２の各遅延回路５２１、５２２、５２３の構成を示す図である。
【００１７】
図２０に示す遅延回路５２１(５２２、５２３)は非反転入力端子と反転入力端子としてそれぞれ機能する第１入力端子ｉ１と第２入力端子ｉ２とを含む一方、反転出力端子と非反転端子としてそれぞれ機能する第１出力端子ｏ１と第２出力端子ｏ２とを含んでいる。
【００１８】
第１入力端子ｉ１にはＰチャンネルＭＯＳトランジスタ５２１２のゲートとＮチャンネルＭＯＳトランジスタ５２１６のゲートが接続され、第１出力端子ｏ１にはＰチャンネルＭＯＳトランジスタ５２１２のドレインとＮチャンネルＭＯＳトランジスタ５２１６のドレインとＰチャンネルＭＯＳトランジスタ５２１３のドレインとＰチャンネルＭＯＳトランジスタ５２１４のゲートが接続されている。
【００１９】
第２入力端子ｉ２にはＰチャンネルＭＯＳトランジスタ５２１５のゲートとＮチャンネルＭＯＳトランジスタ５２１７のゲートが接続され、第２出力端子ｏ２にはＰチャンネルＭＯＳトランジスタ５２１５のドレインとＮチャンネルＭＯＳトランジスタ５２１７のドレインとＰチャンネルＭＯＳトランジスタ５２１４のドレインとＰチャンネルＭＯＳトランジスタ５２１３のゲートが接続されている。
【００２０】
２個のＮチャンネルＭＯＳトランジスタ５２１６、５２１７のソースは接地電位ＧＮＤに接続され、４個のＰチャンネルＭＯＳトランジスタ５２１２、５２１３、５２１４、５２１５のソースはバイアス用ＰチャンネルＭＯＳトランジスタ５２１１のドレイン・ソース経路を介して電源電圧ＶDDに接続されている。また、バイアス用ＰチャンネルＭＯＳトランジスタ５２１１のゲートには、図２６に示した電圧制御発振器(ＶＣＯ)５の電圧電流変換器(ＶＩＣ)５１の出力端子から生成される出力電圧(Ｖp)が供給される。従って、図２６に示す電圧制御発振器(ＶＣＯ)５の電流制御発振器(ＣＣＯ)５２を構成する遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)５の発振周波数が決定される。
【００２１】
図２７は、図２６に示す電圧制御発振器(ＶＣＯ)５の電圧電流変換器(ＶＩＣ)５１の構成を示す図である。
【００２２】
図２７に示す電圧電流変換器(ＶＩＣ)５１は、電圧電流変換素子として機能するＮチャンネルＭＯＳトランジスタ５１１と電流電圧変換素子として機能するＰチャンネルＭＯＳトランジスタ５１２とを含んでいる。ソースが接地電圧ＧＮＤに接続されたＮチャンネルＭＯＳトランジスタ５１１のゲートに供給される制御電圧(Ｖc)に応答して、ドレインから変換電流(Ｉp)が生成されてＰチャンネルＭＯＳトランジスタ５１２に供給される。ソースが電源電圧ＶDDに接続されたＰチャンネルＭＯＳトランジスタ５１２のゲートとドレインとが接続されているので、ＰチャンネルＭＯＳトランジスタ５１２はダイオードとして動作する。従って、ＮチャンネルＭＯＳトランジスタ５１１のドレインからの変換電流(Ｉp)は、ダイオードとしてのＰチャンネルＭＯＳトランジスタ５１２によって出力電圧(Ｖp)に変換されるものである。
【００２３】
図２７に示す電圧電流変換器(ＶＩＣ)５１のＰチャンネルＭＯＳトランジスタ５１２の両端に生成される出力電圧(Ｖp)が図２０に示す遅延回路５２１(５２２、５２３)内部のバイアス用ＰチャンネルＭＯＳトランジスタ５２１１のソース・ゲート間に供給される。従って、図２６に示す電圧制御発振器(ＶＣＯ)５の電流制御発振器(ＣＣＯ)５２を構成する遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)５の発振周波数が決定される。
【００２４】
図２８は、本発明に先立って本発明者等により検討された図２６に示す電圧制御発振器(ＶＣＯ)５の発振周波数対制御電圧の周波数制御感度の特性を示す図である。図２８の縦軸は発振出力信号ＦＶＣＯの周波数を示し、図２８の横軸は電圧電流変換器(ＶＩＣ)５１に供給される制御電圧Ｖcのレベルを示している。
【００２５】
また、図２８には、図２６に示す電圧制御発振器(ＶＣＯ)５を最小線幅が０．１８μｍの非微細化ＣＭＯＳ製造プロセスで製造した場合の特性と、図２６に示す電圧制御発振器(ＶＣＯ)５を最小線幅が４５ｎｍの微細化ＣＭＯＳ製造プロセスで製造した場合の特性とが示されている。
【００２６】
例えば０．１８μｍ非微細化ＣＭＯＳ製造プロセスでは、電源電圧ＶDDが１．８ボルトであり、図２７に示す電圧電流変換器(ＶＩＣ)５１の電圧電流変換素子であるＮチャンネルＭＯＳトランジスタ５１１のしきい値電圧が比較的大きな値Ｖth180とする。すると、ＰＬＬの出力周波数(Fo)とＰＬＬのロック状態での制御電圧Ｖcの電圧が設定されると、発振周波数対制御電圧の周波数制御感度Ｋv180が決定される。図２８に示す例では、ロック状態での制御電圧Ｖcが例えば１．３ボルトとすると、周波数制御感度(Kv180)はKv＝Fo/(1.3V−Vth180)と比較的小さな値なる。
【００２７】
一方、最小線幅が４５ｎｍの微細化ＣＭＯＳ製造プロセスでは、電源電圧ＶDDが例えば１．０ボルトで、図２７に示す電圧電流変換器(ＶＩＣ)５１の電圧電流変換素子であるＮチャンネルＭＯＳトランジスタ５１１のしきい値電圧が比較的小さな値Ｖth45とする。ＰＬＬのロック状態での制御電圧Ｖcの電圧が、例えば０．７ボルトとすると、周波数制御感度(Kv45)はKv＝Fo/(0.7−Vth45)と比較的大きな値なる。
【００２８】
このように、微細化ＣＭＯＳ製造プロセスによる低しきい値電圧と低電源電圧とによって周波数制御感度Kvが大きくなる傾向がある。しかし周波数制御感度Kvの値が高すぎる場合には、制御電圧Ｖcに含まれるノイズによって電圧制御発振器(ＶＣＯ)の発振出力周波数が大きく変動するので良好なジッタ特性が得られないと言う問題を生じるものである。
【００２９】
また、微細化ＣＭＯＳ製造プロセスによって周波数制御感度Kvが大きくなると、それによってＰＬＬの周波数帯域も広帯域化される。しかし、電子機器の種々の規格等で規定される雑音スペクトラムやその他の特性を満足するためにはＰＬＬの周波数帯域をある程度の範囲で制限される必要性があるが、微細化ＣＭＯＳ製造プロセスによるＰＬＬの広帯域化よって種々の規格を遵守することが困難となる傾向となっている。
【００３０】
更に、半導体集積回路の微細化ＭＯＳトランジスタのしきい値電圧が小さくなることによりしきい値電圧の相対的なばらつきが大きくなることによって、周波数制御感度Kv等のＰＬＬの周波数特性のばらつきも大きくなると言う問題も明らかとされた。
【００３１】
一方、ＰＬＬでは、位相周波数比較器の出力はチャージポンプの入力に供給され、電圧制御発振器(ＶＣＯ)の発振周波数を制御する制御電圧Ｖcを生成するループフィルタがチャージポンプの出力の充放電によって駆動される。しかし、このチャージポンプの特性も、微細化ＣＭＯＳ製造プロセスの影響を受けることも、本発明者等の検討によって明らかとされた。
【００３２】
図２９は、本発明に先立って本発明者等によって検討されたチャージポンプの構成を示す図である。
【００３３】
図２９に示すチャージポンプ２は、充電電流を生成する電流源２５と位相周波数比較器のアップ出力ＵＰにより駆動されるＰチャンネルＭＯＳトランジスタ２６と、位相周波数比較器のダウン出力ＤＮにより駆動されるＮチャンネルＭＯＳトランジスタ２７と放電電流を生成する電流源２８とを含んでいる。
【００３４】
充電電流源２５と放電電流源２８の定電流をＩcpとして、充電電流源２５のＰチャンネルＭＯＳトランジスタのオン抵抗としきい値電圧とをそれぞれＲonpとＶthpとして、放電電流源２８のＮチャンネルＭＯＳトランジスタのオン抵抗としきい値電圧とをそれぞれＲonnとＶthnとする。
【００３５】
チャージポンプ２のＰチャンネルＭＯＳトランジスタ２６のドレインとＮチャンネルＭＯＳトランジスタ２７のドレインとが接続された出力端子から、電圧制御発振器(ＶＣＯ)の発振周波数を制御するループフィルタの制御電圧Ｖcが生成されるものである。しかし、このチャージポンプ２の充電電流源２５と放電電流源２８とが所定の定電流Ｉcpを流すことが可能な動作範囲は、下記のように限定されるものである。
【００３６】
図３０は、図２９に示すチャージポンプ２において充電電流源２５、放電電流源２８に流れる電流Ｉcpとチャージポンプ２の出力端子の制御電圧Ｖcとの関係を示す図である。
【００３７】
図３０の略中央部分では制御電圧Ｖcの値は電源電圧ＶDDの略半分であり、充電電流源２５のＰチャンネルＭＯＳトランジスタと放電電流源２８のＮチャンネルＭＯＳトランジスタはそれぞれ飽和領域で動作する。従って、図３０の略中央部分では、充電電流源２５のＰチャンネルＭＯＳトランジスタと放電電流源２８のＮチャンネルＭＯＳトランジスタは、それぞれ所定の定電流Ｉcpを流すことができる。
【００３８】
しかし、チャージポンプ２の出力端子の制御電圧Ｖcが低下して、制御電圧ＶcがＶthn＋Ｉcp＊Ｒonnのレベルよりも低くなると、放電電流源２８のＮチャンネルＭＯＳトランジスタは線形領域にて動作するようになる。従って、放電電流源２８のＮチャンネルＭＯＳトランジスタのドレイン電流は低いドレイン・ソース電圧に比例して低下するので、放電電流源２８のＮチャンネルＭＯＳトランジスタの充電電流は所定の定電流Ｉcpよりも小さな値となる。
【００３９】
一方、チャージポンプ２の出力端子の制御電圧Ｖcが上昇して、制御電圧ＶcがＶDD−Ｖthp−Ｉcp＊Ｒonpのレベルよりも高くなると、充電電流源２５のＰチャンネルＭＯＳトランジスタは線形領域にて動作するようになる。従って、充電電流源２５のＰチャンネルＭＯＳトランジスタのドレイン電流は低いソース・ドレイン電圧に比例して低下するので、充電電流源２５のＰチャンネルＭＯＳトランジスタの放電電流は所定の定電流Ｉcpよりも小さな値となる。
【００４０】
従って、図３０の左右の部分でチャージポンプ２の出力端子の制御電圧Ｖcが変化する場合の電圧制御発振器(ＶＣＯ)の周波数制御感度と比較すると、図３０の略中央部分で制御電圧Ｖcが変化する場合の電圧制御発振器(ＶＣＯ)の周波数制御感度の値は高くなるものである。
【００４１】
従って、図２８に示した微細化ＣＭＯＳ製造プロセスによる周波数制御感度Kvの増大と図３０の略中央部分に示したチャージポンプ２の出力の制御電圧Ｖcが比較的高い領域での周波数制御感度Kvの増大とを考慮して、ＰＬＬの電圧制御発振器(ＶＣＯ)のジッタ特性を考慮する必要があることが本発明者等の検討によって検討により明らかとされた。
【００４２】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００４３】
従って、本発明の目的とするところは、半導体集積回路の製造プロセスが多少のばらつきを持ったとしても所望の周波数特性を有することが可能なＰＬＬを提供することにある。
【００４４】
更に、本発明の他の目的とするところは、ＰＬＬの電圧制御発振器の周波数制御感度を所望の特性に設定することにある。
【００４５】
また本発明の更に他の目的とするところは、ＰＬＬの電圧制御発振器のジッタ特性を改善することにある。
【００４６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４７】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４８】
すなわち、本発明の代表的な半導体集積回路は、フェーズ・ロックッド・ループ(ＰＬＬ)と制御ユニット(９)とを具備する。
【００４９】
前記フェーズ・ロックッド・ループは、位相周波数比較器(１)とループフィルタ(３)と電圧制御発振器(８)と分周器(６)とを含む。
【００５０】
前記電圧制御発振器(８)は、電圧電流変換器(８１)とリング発振器(５２)とを含む(図２参照)。
【００５１】
前記リング発振器(５２)は、奇数段の遅延回路(５２１、５２２、５２３)を有する(図２参照)。
【００５２】
前記電圧電流変換器(８１)は前記制御電圧(Ｖc)に応答して制御電流(Ｉp)を生成して(図３参照)、前記制御電流(Ｉp)によって前記リング発振器(５２)の前記奇数段の遅延回路の各動作電流が設定される(図２参照)。
【００５３】
前記制御ユニット(９)は、前記フェーズ・ロックッド・ループ(ＰＬＬ)をキャリブレーション動作期間と通常動作期間とに切り換える。
【００５４】
前記通常動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はオープンループに制御される。
【００５５】
前記通常動作期間では、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号(Ｆref)の周波数と前記分周器(６)の分周数とにより決定される所定の周波数(Ｂ)とされるものである。
【００５６】
前記キャリブレーション動作期間では、前記所定のレベルの前記制御電圧(Ｖc)と略等しいレベルの基準電圧(ＶREF)が前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の計測を、前記制御ユニット(９)が実行する(図５、図７参照)。
【００５７】
前記周波数の前記計測の実行の間に前記基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記所定の周波数(Ｂ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の第１動作パラメータ(Ｔ)の値を設定することを特徴とする(図５のステップ５６〜ステップ５９参照)。
【発明の効果】
【００５８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５９】
すなわち、半導体集積回路の製造プロセスが多少のばらつきを持ったとしても、所望の周波数特性を有することが可能なＰＬＬを提供することができる。
【発明を実施するための最良の形態】
【００６０】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００６１】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、フェーズ・ロックッド・ループ(ＰＬＬ)と制御ユニット(９)とを具備する。
【００６２】
前記フェーズ・ロックッド・ループは、位相周波数比較器(１)とループフィルタ(３)と電圧制御発振器(８)と分周器(６)とを含む。
【００６３】
前記位相周波数比較器(１)の一方の入力端子と他方の入力端子には、基準信号(Ｆref)と前記分周器(６)の出力からの帰還信号(Ｆb)がそれぞれ供給可能である。
【００６４】
前記位相周波数比較器(１)の出力は前記ループフィルタ(３)を介して前記電圧制御発振器(８)の制御入力に供給され、前記電圧制御発振器(８)の出力の発振出力信号(Ｆvco)が前記分周器(６)の入力に供給され、前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の周波数は前記制御入力に供給される制御電圧(Ｖc)に応答して制御可能である(図１参照)。
【００６５】
前記電圧制御発振器(８)は、電圧電流変換器(８１)とリング発振器(５２)とを含むものである(図２参照)。
【００６６】
前記リング発振器(５２)は、奇数段の遅延回路(５２１、５２２、５２３)を有するものである(図２参照)。
【００６７】
前記電圧電流変換器(８１)は前記制御電圧(Ｖc)に応答して制御電流(Ｉp)を生成して(図３参照)、前記制御電流(Ｉp)によって前記リング発振器(５２)の前記奇数段の遅延回路の各動作電流が設定されるものである(図２参照)。
【００６８】
前記制御ユニット(９)は、前記フェーズ・ロックッド・ループ(ＰＬＬ)をキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものである。
【００６９】
前記通常動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はオープンループに制御されるものである。
【００７０】
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループ(ＰＬＬ)において前記位相周波数比較器(１)の前記出力が前記ループフィルタ(３)を介して前記電圧制御発振器(８)の前記制御入力に所定のレベルの前記制御電圧(Ｖc)として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号(Ｆref)の周波数と前記分周器(６)の分周数とにより決定される所定の周波数(Ｂ)とされるものである。
【００７１】
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)において前記所定のレベルの前記制御電圧(Ｖc)と略等しいレベルの基準電圧(ＶREF)が前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の計測を、前記制御ユニット(９)が実行するものである(図５、図７参照)。
【００７２】
前記周波数の前記計測の実行の間に前記基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記所定の周波数(Ｂ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の第１動作パラメータ(Ｔ)の値を設定することを特徴とする(図５のステップ５６〜ステップ５９参照)。
【００７３】
前記実施の形態によれば、ＰＬＬの通常動作期間にて電圧制御発振器から所定の周波数の発振出力信号が生成される所定のレベルの制御電圧と略等しいレベルの基準電圧がキャリブレーション動作期間に電圧制御発振器に供給される。このキャリブレーション動作期間の電圧制御発振器の発振出力信号の周波数の計測の間に、基準電圧が供給された電圧制御発振器の発振出力信号の周波数が所定の周波数と略等しくなるように、制御ユニットは電圧制御発振器の電圧電流変換器の第１動作パラメータの値を設定するものである。
【００７４】
従って、前記実施の形態によれば、半導体集積回路の製造プロセスが多少のばらつきを持ったとしても、所望の周波数特性を有することが可能なＰＬＬを提供することができる。
【００７５】
好適な実施の形態による半導体集積回路では、前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記制御ユニット(９)によって制御されるセレクタ(７)を更に含むものである。
【００７６】
前記セレクタ(７)は、前記通常動作期間に前記所定のレベルの前記制御電圧(Ｖc)を選択する一方、前記キャリブレーション動作期間に前記基準電圧(ＶREF)を選択して、選択された電圧を前記電圧制御発振器(８)の前記制御入力に供給することを特徴とする(図１参照)。
【００７７】
他の好適な実施の形態では、前記キャリブレーション動作期間で、前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ)の値が設定されるのに先立って、接地電位(ＧＮＤ)のレベルの前記制御電圧(Ｖc)が前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)の前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の計測を、前記制御ユニット(９)が実行するものである(図５、図７参照)。
【００７８】
前記キャリブレーション動作期間で、前記計測の実行の間に前記接地電位(ＧＮＤ)のレベルの前記制御電圧(Ｖc)が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が所定のオフセット周波数(Ａ)と略等しくなるように、前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ)の値が設定されるのに先立って前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の第２動作パラメータ(Ｏ)の値を設定することを特徴とする(図５のステップ５２〜ステップ５４参照)。
【００７９】
更に他の好適な実施の形態では、前記キャリブレーション動作期間で、前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ)の値が設定されるのに先立って、前記セレクタ(７)は前記接地電位(ＧＮＤ)のレベルの前記制御電圧(Ｖc)が前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)の前記電圧制御発振器(８)の前記制御入力に供給することを特徴とする(図１参照)。
【００８０】
より好適な実施の形態では、前記キャリブレーション動作期間で前記電圧制御発振器(８)の前記電圧電流変換器(８１)の前記第２動作パラメータ(Ｏ)の値が設定された後に、前記接地電位(ＧＮＤ)のレベルより高く前記所定のレベルの前記制御電圧(Ｖc)よりも低いレベルの他の基準電圧(ＶREF1)が前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)の前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の他の計測(図９：ステップ９４〜９５)を、前記制御ユニット(９)が更に実行するものである(図８、図９、図１０、図１１参照)。
【００８１】
前記キャリブレーション動作期間で、前記他の計測の実行の間に前記他の基準電圧(ＶREF1)が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が前記所定の周波数(Ｂ)よりも低い他の所定の周波数(Ｂ−Ｃ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ)の値を設定することを特徴とする(図９のステップ９５〜ステップ９９参照)。
【００８２】
更により好適な実施の形態では、前記キャリブレーション動作期間で前記第２動作パラメータ(Ｏ)の値が設定された後に、前記セレクタ(７)は前記他の基準電圧(ＶREF1)を前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)の前記電圧制御発振器(８)の前記制御入力に供給することを特徴とする(図８参照)。
【００８３】
具体的な一つの実施の形態による半導体集積回路では、前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記位相周波数比較器(１)の前記出力に応答して前記ループフィルタ(３)の充放電を行うチャージポンプ(２)を更に含むことを特徴とする(図１参照)。
【００８４】
より具体的な一つの実施の形態では、前記チャージポンプは第１チャージポンプ(２ａ)と第２チャージポンプ(２ｂ)とから構成されている。
【００８５】
前記第１チャージポンプ(２ａ)と前記第２チャージポンプ(２ｂ)は前記位相周波数比較器(１)の前記出力としてのアップ出力信号(ＵＰ)とダウン出力信号(ＤＮ)とに応答して相互に逆相に駆動され、前記第１チャージポンプ(２ａ)の第１充放電電流(ｉ１)と前記第２チャージポンプ(２ｂ)の第２充放電電流(ｉ２)とは所定の比率(β)に設定されている。
【００８６】
前記ループフィルタ(３)は零点周波数(ｆ１)を決定する抵抗(Ｒ１)と容量(Ｃ１)とを含み、前記抵抗(Ｒ１)の一端は前記ループフィルタ(３)の入力端子に接続され、前記抵抗(Ｒ１)の他端は前記容量(Ｃ１)を介して接地電位(ＧＮＤ)に接続される。
【００８７】
前記ループフィルタ(３)の前記抵抗(Ｒ１)の前記一端と前記他端は、前記第１チャージポンプ(２ａ)の前記第１充放電電流(ｉ１)と前記第２チャージポンプ(２ｂ)の前記第２充放電電流(ｉ２)とによってそれぞれ駆動される。
【００８８】
前記ループフィルタ(３)の前記抵抗(Ｒ１)と前記容量(Ｃ１)とは、半導体チップに内蔵されたことを特徴とする(図３１参照)。
【００８９】
更により具体的な一つの実施の形態による半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものである。
【００９０】
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェース(２４１１、２５１１)を含む。
【００９１】
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニット(２４１２、２５１２)を含む(図２４、図２５参照)。
【００９２】
前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成することを特徴とする。
【００９３】
最も具体的な一つの実施の形態では、前記ホスト・インターフェース(２４１１、２５１１)はＡＴＡインターフェースであることを特徴とする。
【００９４】
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、フェーズ・ロックッド・ループ(ＰＬＬ)と制御ユニット(９)とを具備する。
【００９５】
前記フェーズ・ロックッド・ループは、位相周波数比較器(１)とループフィルタ(３)と電圧制御発振器(８)と分周器(６)とを含む。
【００９６】
前記位相周波数比較器(１)の一方の入力端子と他方の入力端子には、基準信号(Ｆref)と前記分周器(６)の出力からの帰還信号(Ｆb)がそれぞれ供給可能である。
【００９７】
前記位相周波数比較器(１)の出力は前記ループフィルタ(３)を介して前記電圧制御発振器(８)の制御入力に供給され、前記電圧制御発振器(８)の出力の発振出力信号(Ｆvco)が前記分周器(６)の入力に供給され、前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の周波数は前記制御入力に供給される制御電圧(Ｖc)に応答して制御可能である(図１２参照)。
【００９８】
前記電圧制御発振器(８)は、電圧電流変換器(８１)とリング発振器(５２)とを含むものである(図１３参照)。
【００９９】
前記リング発振器(５２)は、奇数段の遅延回路(５２１、５２２、５２３)を有するものである(図１３参照)。
【０１００】
前記電圧電流変換器(８１)は前記制御電圧(Ｖc)に応答して制御電流(Ｉp)を生成して(図１４参照)、前記制御電流(Ｉp)によって前記リング発振器(５２)の前記奇数段の遅延回路の各動作電流が設定されるものである(図１３参照)。
【０１０１】
前記制御ユニット(９)は、前記フェーズ・ロックッド・ループ(ＰＬＬ)をキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものである。
【０１０２】
前記通常動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はオープンループに制御されるものである。
【０１０３】
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループ(ＰＬＬ)において前記位相周波数比較器(１)の前記出力が前記ループフィルタ(３)を介して前記電圧制御発振器(８)の前記制御入力に所定のレベルの前記制御電圧(Ｖc)として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号(Ｆref)の周波数と前記分周器(６)の分周数とにより決定される所定の周波数(Ｂ)とされるものである。
【０１０４】
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)において接地電位(ＧＮＤ)よりも高く比較的低いレベルの第１基準電圧(ＶREF1)が前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の第１の計測を、前記制御ユニット(９)が実行するものである(図１５、図１６参照)。
【０１０５】
前記周波数の前記第１の計測の実行の間に前記第１基準電圧(ＶREF1)が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数(Ａ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の第１動作パラメータ(Ｔ、Ｌ)の値を設定するものである(図１５のステップ１５０〜ステップ１５８参照)。
【０１０６】
前記キャリブレーション動作期間で、前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ、Ｌ)の値の設定の後に、前記第１基準電圧(ＶREF1)よりも高いレベルであり前記所定のレベルの前記制御電圧(Ｖc)と略等しいレベルの第２基準電圧(ＶREF2)が前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の第２の計測を、前記制御ユニット(９)が実行するものである(図１５、図１７参照)。
【０１０７】
前記周波数の前記第２の計測の実行の間に前記第２基準電圧(ＶREF2)が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数(Ａ)よりも高い第２の所定の周波数(Ｂ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の前記第２動作パラメータ(Ｇ)の値を設定することを特徴とする(図１５のステップ１５９〜ステップ１５１３参照)。
【０１０８】
従って、前記実施の形態によれば、半導体集積回路の製造プロセスが多少のばらつきを持ったとしても、所望の周波数特性を有することが可能なＰＬＬを提供することができる。
【０１０９】
好適な実施の形態による半導体集積回路では、前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記制御ユニット(９)によって制御されるセレクタ(７)を更に含むものである。
【０１１０】
前記セレクタ(７)は、前記通常動作期間に前記所定のレベルの前記制御電圧(Ｖc)を選択する一方、前記キャリブレーション動作期間に前記第１基準電圧(ＶREF1)と前記第２基準電圧(ＶREF2)とのいずれかを選択して、選択された電圧を前記電圧制御発振器(８)の前記制御入力に供給することを特徴とする(図１２参照)。
【０１１１】
他の好適な実施の形態による半導体集積回路では、前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記位相周波数比較器(１)の前記出力に応答して前記ループフィルタ(３)の充放電を行うチャージポンプ(２)を更に含むことを特徴とする(図１２参照)。
【０１１２】
更に他の好適な実施の形態では、前記チャージポンプは第１チャージポンプ(２ａ)と第２チャージポンプ(２ｂ)とから構成されている。
【０１１３】
前記第１チャージポンプ(２ａ)と前記第２チャージポンプ(２ｂ)は前記位相周波数比較器(１)の前記出力としてのアップ出力信号(ＵＰ)とダウン出力信号(ＤＮ)とに応答して相互に逆相に駆動され、前記第１チャージポンプ(２ａ)の第１充放電電流(ｉ１)と前記第２チャージポンプ(２ｂ)の第２充放電電流(ｉ２)とは所定の比率(β)に設定されている。
【０１１４】
前記ループフィルタ(３)は零点周波数(ｆ１)を決定する抵抗(Ｒ１)と容量(Ｃ１)とを含み、前記抵抗(Ｒ１)の一端は前記ループフィルタ(３)の入力端子に接続され、前記抵抗(Ｒ１)の他端は前記容量(Ｃ１)を介して接地電位(ＧＮＤ)に接続される。
【０１１５】
前記ループフィルタ(３)の前記抵抗(Ｒ１)の前記一端と前記他端は、前記第１チャージポンプ(２ａ)の前記第１充放電電流(ｉ１)と前記第２チャージポンプ(２ｂ)の前記第２充放電電流(ｉ２)とによってそれぞれ駆動される。
【０１１６】
前記ループフィルタ(３)の前記抵抗(Ｒ１)と前記容量(Ｃ１)とは、半導体チップに内蔵されたことを特徴とする(図３１参照)。
【０１１７】
より好適な実施の形態による半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものである。
【０１１８】
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェース(２４１１、２５１１)を含む。
【０１１９】
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニット(２４１２、２５１２)を含む(図２４、図２５参照)。
【０１２０】
前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成することを特徴とする。
【０１２１】
更により好適な実施の形態では、前記ホスト・インターフェース(２４１１、２５１１)はＡＴＡインターフェースであることを特徴とする。
【０１２２】
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１２３】
［実施の形態１］
《ＰＬＬの全体の構成》
図１は、本発明の実施の形態１による半導体集積回路に内蔵されたＰＬＬの全体の構成を説明するための図である。
【０１２４】
この実施の形態１のＰＬＬは、位相周波数比較器(ＰＦＤ)１、チャージポンプ(ＣＰ)２、ループフィルタ(ＬＰ)３、セレクタ(ＳＥＬ)７、電圧制御発振器(ＶＣＯ)８、分周器(ＤＩＶ)６、キャリブレーション調整ユニット９を具備している。
【０１２５】
位相周波数比較器(ＰＦＤ)１の一方の入力端子と他方の入力端子に基準信号Ｆrefと分周器(ＤＩＶ)６からの帰還信号Ｆbがそれぞれ供給されることによって、その出力から位相比較信号が生成される。チャージポンプ(ＣＰ)２に位相周波数比較器１の位相比較信号が供給されることによって、その出力から充放電制御信号が生成される。ループフィルタ(ＬＰ)３にチャージポンプ２の充放電制御信号が供給されることによって、その出力からフィルタ出力信号が生成される。
【０１２６】
セレクタ(ＳＥＬ)７にループフィルタ(ＬＰ)３からのフィルタ出力信号と接地電位ＧＮＤと参照電圧ＶREFと選択信号Ｓとが供給されることによって、その出力から制御電圧Ｖcが生成される。すなわち、セレクタ(ＳＥＬ)７では、選択信号Ｓによってフィルタ出力信号と接地電位ＧＮＤと参照電圧ＶREFのいずかが選択されて、制御電圧Ｖcが出力から生成される。尚、この実施の形態１ではセレクタ(ＳＥＬ)７はループフィルタ(ＬＰ)３と電圧制御発振器(ＶＣＯ)８との間に接続されているが、セレクタ(ＳＥＬ)７をチャージポンプ２とループフィルタ(ＬＰ)３との間に接続することも可能である。
【０１２７】
電圧制御発振器(ＶＣＯ)８にセレクタ(ＳＥＬ)７から出力された制御電圧Ｖcが供給されることによって、その出力の発振出力信号ＦVCOの周波数が制御される。電圧制御発振器８から出力された発振出力信号ＦVCOが分周器(ＤＩＶ)６に供給されることによって、分周器６の出力から帰還信号Ｆbが生成される。更に、分周器６は電圧制御発振器８からの発振出力信号ＦVCOに応答して、キャリブレーション調整ユニット(LOGIC)９に分周信号を供給する。尚、この分周信号の周波数は、キャリブレーション調整ユニット(LOGIC)９の内部の論理回路が動作可能な周波数に設定されている。
【０１２８】
キャリブレーション調整ユニット(LOGIC)９には基準信号Ｆrefと分周器６からの分周信号が供給される一方、選択信号Ｓと周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏと制御信号Ｒとを生成する。この選択信号Ｓと周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏと制御信号Ｒとは、キャリブレーション動作時の調整用信号として利用されるものである。尚、キャリブレーション調整ユニット(LOGIC)９は、具体的な一例として、半導体集積回路に内蔵された中央処理ユニット(ＣＰＵ)とこのＣＰＵ上で動作して所定の論理演算処理を実行する動作プログラムとによって構成されることができる。この動作プログラムは半導体集積回路の内蔵不揮発性メモリに格納される一方、論理演算処理に必要な情報や演算結果のデータ等はＲＡＭ等の半導体集積回路の内蔵メモリに格納されることができる。
【０１２９】
尚、本実施の形態１では、分周器(ＤＩＶ)６とキャリブレーション調整ユニット(LOGIC)９とは分離して説明されている。ただし、分周器(ＤＩＶ)とキャリブレーション調整ユニット(LOGIC)９とは一体化された論理ハードウェアで実現されることもできる。
【０１３０】
≪電圧制御発振器≫
図２は、図１に示した本発明の実施の形態１によるＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の構成を示す図である。
【０１３１】
図２に示す電圧制御発振器(ＶＣＯ)８も、図２６に示した電圧制御発振器(ＶＣＯ)５と同様に電圧電流変換器(ＶＩＣ)８１と電流制御発振器(ＣＣＯ)５２とを含んでいる。リング発振器として構成された電流制御発振器(ＣＣＯ)５２は奇数段の遅延回路５２１、５２２、５２３を含んでいる。尚、図２では、電流制御発振器８は３段の遅延回路の構成となっているが、３段以外の奇数段の遅延回路の構成でも良いことは言うまでもない。
【０１３２】
最終段の遅延回路５２３の反転出力信号Ｆvcobと非反転出力信号Ｆvcoは、初段の遅延回路５２１の非反転入力端子と反転入力端子にそれぞれ供給される。初段の遅延回路５２１の反転出力信号と非反転出力信号は、次段の遅延回路５２２の非反転入力端子と反転入力端子にそれぞれ供給される。次段の遅延回路５２２の反転出力信号と非反転出力信号は、最終段の遅延回路５２３の非反転入力端子と反転入力端子にそれぞれ供給される。尚、図２０は、図２に示す電圧制御発振器(ＶＣＯ)８の電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３の構成を示す図である。
【０１３３】
図２に示す電圧制御発振器(ＶＣＯ)８の発振周波数を制御するための制御電圧(Ｖc)が電圧電流変換器(ＶＩＣ)８１の入力端子に供給されると、変換器(ＶＩＣ)８１は電圧電流変換を実行して、変換器(ＶＩＣ)８１内部で変換電流が生成されて、この変換電流は出力電圧(Ｖp)に変換される。電圧電流変換器(ＶＩＣ)８１の出力端子から生成される出力電圧(Ｖp)は電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)５の発振周波数が決定される。
【０１３４】
キャリブレーション動作時においては、図８に示す電圧制御発振器(ＶＣＯ)８の電圧電流変換器(ＶＩＣ)８１に基準電圧ＶLIMとセレクタ(ＳＥＬ)７からの制御電圧Ｖcとキャリブレーション調整ユニット(LOGIC)９からの周波数制御感度調整信号Ｔおよびオフセット周波数調整信号Ｏとが供給される。
【０１３５】
≪電圧電流変換器の構成≫
図３は、図２に示した電圧制御発振器(ＶＣＯ)８に含まれた電圧電流変換器(ＶＩＣ)８１の構成を示す図である。
【０１３６】
図３に示した電圧電流変換器(ＶＩＣ)８１は、ＰチャンネルＭＯＳトランジスタ８１１と周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２と基準電流ＮチャンネルＭＯＳトランジスタ８１３とオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４と抵抗Ｒとを含んでいる。
【０１３７】
周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のゲートに制御電圧Ｖcが供給され、周波数制御感度調整信号Ｔによってゲインとドレイン電流Ｉcが調整可能とされている。ゲートとドレインとが接続されることによってダイオード接続された基準電流ＮチャンネルＭＯＳトランジスタ８１３には、基準電圧ＶLIMから抵抗Ｒによって電流値が設定された基準電流Ｉlimが供給される。ダイオード接続された基準電流ＮチャンネルＭＯＳトランジスタ８１３とカレントミラーを構成するオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４のゲートとソースの間には、ダイオード接続の基準電流ＮチャンネルＭＯＳトランジスタ８１３の両端子間の電圧が供給される。またオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４のゲインとドレインオフセット電流Ｉrとは、オフセット周波数調整信号Ｏによって調整可能とされている。従って、ゲートとドレインとが接続されることによってダイオード接続されたＰチャンネルＭＯＳトランジスタ８１１に流れる制御電流Ｉpは、トランジスタ８１２のドレイン電流Ｉcとトランジスタ８１４のドレインオフセット電流Ｉrの合計の電流Ｉc＋Ｉrとなる。この合計電流Ｉc＋Ｉrはダイオード接続のＰチャンネルＭＯＳトランジスタ８１１によって出力電圧Ｖpに変換され、この出力電圧Ｖpは電圧制御発振器(ＶＣＯ)８の電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)８の発振周波数が決定される。
【０１３８】
≪トリミングトランジスタ≫
図４は、図３に示した電圧電流変換器(ＶＩＣ)８１に含まれる周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２の構成を示す図である。
【０１３９】
このトリミングＮチャンネルＭＯＳトランジスタ８１２は、ドレイン・ソース電流経路が並列接続された複数のＮチャンネルＭＯＳトランジスタ８１２１、８１２２、８１２３と複数のセレクタ８１２４、８１２５とから構成されている。１番目のＮチャンネルＭＯＳトランジスタ８１２１のゲートには図１のＰＬＬのセレクタ(ＳＥＬ)７からの制御電圧Ｖcが供給され、２番目のＮチャンネルＭＯＳトランジスタ８１２１のゲートと３番目のＮチャンネルＭＯＳトランジスタ８１２１のゲートには１番目のセレクタ８１２４の出力信号と２番目のセレクタ８１２５の出力信号とがそれぞれ供給される。１番目のセレクタ８１２４の第１入力端子と２番目のセレクタ８１２５の第１入力端子とにセレクタ(ＳＥＬ)７の制御電圧Ｖcが供給され、１番目のセレクタ８１２４の第２入力端子と２番目のセレクタ８１２５の第２入力端子とに接地電位ＧＮＤが供給される。更に１番目のセレクタ８１２４の入力選択端子と２番目のセレクタ８１２５の入力選択端子とに、周波数制御感度調整信号Ｔの第１ビットと第２ビットとが供給される。周波数制御感度調整信号Ｔの第１ビットと第２ビットとに応答して、１番目のセレクタ８１２４と２番目のセレクタ８１２５とはセレクタ(ＳＥＬ)７の制御電圧Ｖcと接地電位ＧＮＤとのいずれかを選択して出力に伝達する。従って、周波数制御感度調整信号Ｔに従って、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のゲインとドレイン電流Ｉcが調整可能とされる。
【０１４０】
一方、図３に示した電圧電流変換器(ＶＩＣ)８１に含まれるオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４も、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２と同様に、図４に示した回路接続によって構成されることができる。図４に示した回路接続をオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４として使用する場合には、周波数制御感度調整信号Ｔの代わりにオフセット周波数調整信号Ｏを供給して、セレクタ(ＳＥＬ)７からの制御電圧Ｖcの代わりに図３の電圧電流変換器(ＶＩＣ)８１のダイオード接続された基準電流ＮチャンネルＭＯＳトランジスタ８１３のゲート・ソース電圧Ｖgsを供給する。すると、オフセット周波数調整信号Ｏに従って、オフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４のゲインとドレイン電流Ｉrとが調整可能とされる。
【０１４１】
≪トリミングトランジスタ内部のセレクタ≫
図１９は、図４に示す周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２に含まれるセレクタ８１２４、８１２５の構成を示す図である。
【０１４２】
図１９に示すセレクタ８１２４(８１２５)は、ＣＭＯＳインバータ８１２４４と、ＮチャンネルＭＯＳトランジスタ８１２４１、８１２４３と、ＰチャンネルＭＯＳトランジスタ８１２４２とから構成されている。
【０１４３】
周波数制御感度調整信号Ｔがハイレベルの時には、ＮチャンネルＭＯＳトランジスタ８１２４１はオンとなり、ＣＭＯＳインバータ８１２４４の出力はローレベルとなり、ＰチャンネルＭＯＳトランジスタ８１２４２はオンとなり、ＮチャンネルＭＯＳトランジスタ８１２４３はオフとなる。従って、この時には制御電圧Ｖcが、ＮチャンネルＭＯＳトランジスタ８１２４１とＰチャンネルＭＯＳトランジスタ８１２４２とを介して出力Ｏｕｔに伝達される。周波数制御感度調整信号Ｔがローレベルの時には、ＮチャンネルＭＯＳトランジスタ８１２４１はオフとなり、ＣＭＯＳインバータ８１２４４の出力はハイレベルとなって、ＰチャンネルＭＯＳトランジスタ８１２４２はオフになり、ＮチャンネルＭＯＳトランジスタ８１２４３はオンとなる。従って、この時には、出力Ｏｕｔはオン状態のＮチャンネルＭＯＳトランジスタ８１２４３によって接地電位ＧＮＤとされる。
【０１４４】
≪電圧電流変換器の動作≫
次に、図３に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する。
【０１４５】
セレクタ(ＳＥＬ)７の制御電圧Ｖcがゼロボルトの時には、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２はオフ状態であるので、ドレイン電流Ｉcはゼロである。
【０１４６】
一方、基準電圧ＶLIMは例えばバンドギャップリファレンス(ＢＧＲ)等の基準電圧生成回路から生成される基準電圧であるので、抵抗Ｒによって設定される基準電流Ｉlimの電流値は制御電圧Ｖcに依存せずに一定の値となる。従って、基準電流ＮチャンネルＭＯＳトランジスタ８１３とオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４とのカレントミラー比を１：Nだとすると、オフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４のドレインオフセット電流Ｉrは、Ｉr＝Ｎ＊Ｉlimとなる。ここで、基準電流ＮチャンネルＭＯＳトランジスタ８１３とオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４とのカレントミラー比Ｎは、オフセット周波数調整信号Ｏに応答して調整可能とされている。従って、オフセット周波数調整信号Ｏの値が増加すると、ドレインオフセット電流Ｉrの値も増加する。更に、Ｉp＝Ｉc＋Ｉrの関係で与えられる制御電流Ｉpの値も増加する。
【０１４７】
図３２は、図３に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する図である。
【０１４８】
図３２に示すように、オフセット周波数調整信号Oの値が０から３までの範囲で増加した時にはドレインオフセット電流Ｉrも増加するので、制御電圧Ｖc＝０の時の制御電流Ｉpの値は増加する。
【０１４９】
制御電圧(Ｖc)が周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のしきい値電圧Ｖthnよりも増加すると、ＭＯＳトランジスタ８１２のドレイン電流Ｉcはゼロから増大する。制御電流ＩpはＩp＝Ｉc＋Ｉrの関係で与えられるので、制御電圧ＶcがＭＯＳトランジスタ８１２のしきい値電圧Ｖthnよりも増加すると、制御電流Ｉpの値も増加する。
【０１５０】
すなわち、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のコンダクタンスをｇmとすると、ＭＯＳトランジスタ８１２のドレイン電流ＩcはＩc＝ｇm＊Ｖcの関係で与えられる。従って、図３２に示すように、制御電圧ＶcがＭＯＳトランジスタ８１２のしきい値電圧Ｖthnよりも高い領域では、制御電圧Ｖcが増加すると、制御電流Ｉpの値も増加する。
【０１５１】
また、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のコンダクタンスｇmは、周波数制御感度調整信号Ｔの値によって調整可能とされている。すなわち、図４に示したようにＭＯＳトランジスタ８１２の内部の複数のＮチャンネルＭＯＳトランジスタ８１２１、８１２２、８１２３の活性化率が、周波数制御感度調整信号Ｔの値によって調整可能とされている。周波数制御感度調整信号Ｔの値が増加すると、活性化率とトランジスタ８１２のコンダクタンスｇmとドレイン電流Ｉcとが増大する。
【０１５２】
図３３は、図３に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する図である。
【０１５３】
図３３に示すように、制御電圧ＶcがＭＯＳトランジスタ８１２のしきい値電圧Ｖthnよりも高い領域では、周波数制御感度調整信号Ｔの値が増加するとトランジスタ８１２のコンダクタンスｇmとドレイン電流Ｉcとが増加するので、Ｉp＝Ｉc＋Ｉrの関係式で与えられる制御電流Ｉpの値も増加する。
【０１５４】
以上説明した図１の実施の形態１のＰＬＬは、キャリブレーション動作期間と通常動作期間とを含むものである。最初のキャリブレーション動作期間では、ＰＬＬはオープンループとされて、キャリブレーション調整ユニット(LOGIC)９によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性に調整される。このキャリブレーション動作の後、通常動作期間では、ＰＬＬはクローズドループとされて、ＰＬＬの電圧制御発振器(ＶＣＯ)８の出力信号に応答する分周器(ＤＩＶ)６の出力信号の位相および周波数は位相比較器(ＰＦＤ)１に供給される基準信号の位相および周波数と一致して、ＰＬＬのロック動作が可能となるものである。
【０１５５】
≪キャリブレーション動作≫
次に、キャリブレーション動作について、詳細に説明する。
【０１５６】
以下に説明するキャリブレーション動作は、例えば、図１に示す本発明の実施の形態１によってＰＬＬを内蔵した半導体集積回路に動作電源電圧の供給が開始された時点で、キャリブレーション調整ユニット(LOGIC)９によって自動的に開始される。このキャリブレーション動作によって、内蔵ＰＬＬを所望の特性に設定する調整値が獲得されて、獲得された調整値はＲＡＭ等の半導体集積回路の内蔵メモリに格納される。このようにしてキャリブレーション動作が完了すると、キャリブレーション調整ユニット(LOGIC)９はＰＬＬ内蔵の半導体集積回路の動作を通常動作に自動的に切り換えるものである。
【０１５７】
キャリブレーション動作の期間では、図１の本発明の実施の形態１によるＰＬＬはオープンループとされて、電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるまで周波数制御感度調整信号Ｔおよびオフセット周波数調整信号Ｏが更新される。オープンループのＰＬＬの電圧制御発振器(ＶＣＯ)８の周波数特性が監視され、周波数特性が所望の特性となると更新は停止されて、キャリブレーション動作が完了する。
【０１５８】
図５は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作を説明する図である。
【０１５９】
図１に示すＰＬＬのキャリブレーション動作が開始されると、ステップ５１にて選択信号ＳがＳ＝“１”となるので、図１のＰＬＬのセレクタ(ＳＥＬ)７は、出力の制御電圧Ｖcとして入力の接地電位ＧＮＤを選択する。この時に、ハイレベルの制御信号Ｒによって位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２とはスタンバイ状態に制御されるので、ＰＬＬはオープンループに制御される。またこの時に、周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏとは、それぞれＴ＝“０”、Ｏ＝“０”に設定される。この初期状態で、キャリブレーション調整ユニット(LOGIC)９はステップ５２にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始する。
【０１６０】
キャリブレーション調整ユニット(LOGIC)９は、ステップ５３にて出力信号(Ｆvco)のカウント結果Ｎ１と目標値Ａとを比較するものである。尚、この目標値Ａは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性の１つであるオフセット周波数に対応するものである。キャリブレーション調整ユニット(LOGIC)９がＮ１＜Aの関係であると判定すると、ステップ５４にてオフセット周波数調整信号ＯをO＝O＋1に更新する。
【０１６１】
セレクタ(ＳＥＬ)７によって選択された接地電位ＧＮＤの制御電圧Ｖcと更新されたオフセット周波数調整信号Ｏとに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、出力信号(Ｆvco)の周波数の増加が不十分でステップ５３でＮ１＜Aの関係の判定が連続する可能性があり、ステップ５４でのオフセット周波数調整信号Ｏの更新が連続する可能性がある。しかし、次第に出力信号(Ｆvco)の周波数の増加が十分となって、ステップ５３でＮ１＞Aの関係が判定されるようになる。
【０１６２】
図６は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作においてオフセット周波数調整信号Ｏの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)のオフセット周波数が増加する様子を示す図である。
【０１６３】
図６の例では、オフセット周波数調整信号Ｏの更新値が“２”の時に目標とするＮ１＞Aの関係が最初に判定されているので、オフセット周波数調整信号Ｏの最終更新値を“２”に設定する。すなわち、ステップ５５にて、キャリブレーション調整ユニット(LOGIC)９はオフセット周波数調整信号Ｏを最終更新値“２”に設定する一方(O＝O＠Ｎ１＞Ａ hold)、選択信号ＳをＳ＝“１”からＳ＝“２”へ変更する。
【０１６４】
このようにして、電圧制御発振器(ＶＣＯ)８のオフセット周波数調整信号Ｏのキャリブレーションが完了すると、キャリブレーション動作は周波数制御感度調整信号Ｔのキャリブレーションに移行する。
【０１６５】
まず、図１のＰＬＬのセレクタ(ＳＥＬ)７は、選択信号ＳのＳ＝“１”からＳ＝“２”へ変更に応答して、出力の制御電圧Ｖcとして入力の接地電位ＧＮＤから基準電圧ＶREFに切り換える。この時に、周波数制御感度調整信号ＴはＴ＝“０”に初期設定される。また、図１のＰＬＬのセレクタ(ＳＥＬ)７から電圧制御発振器(ＶＣＯ)８に供給される制御電圧Ｖcが接地電位ＧＮＤから基準電圧ＶREFに変更されたことに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が若干増加する。
【０１６６】
この初期状態で、キャリブレーション調整ユニット(LOGIC)９はステップ５６にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始する。キャリブレーション調整ユニット(LOGIC)９は、ステップ５７にて出力信号(Ｆvco)のカウント結果Ｎ２と目標値Ｂとを比較するものである。尚、この目標値Ｂは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性の他の１つである周波数制御感度に対応するものである。ステップ５７でキャリブレーション調整ユニット(LOGIC)９がＮ２＜Ｂの関係であると判定すると、ステップ５８にて周波数制御感度調整信号ＴをＴ＝Ｔ＋1に更新する。
【０１６７】
周波数制御感度調整信号Ｔの増加更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、周波数の増加が不十分でステップ５７でのＮ２＜Ｂの関係の判定が連続する可能性があり、ステップ５８での周波数制御感度調整信号Ｔの更新が連続する可能性がある。しかし、次第に周波数の増加が十分となって、ステップ５７でＮ２＞Ｂの関係が判定されるようになる。
【０１６８】
図７は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作において周波数制御感度調整信号Ｔの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する様子を示す図である。
【０１６９】
図７の例では、周波数制御感度調整信号Ｔの更新値が“２”の時に目標とするＮ２＞Ｂの関係が最初に判定されているので、周波数制御感度調整信号Ｔの最終更新値を“２”に設定する。すなわち、ステップ５９にて、キャリブレーション調整ユニット(LOGIC)９は周波数制御感度調整信号Ｔを最終更新値“２”に設定する一方(Ｔ＝Ｔ＠Ｎ２＞Ｂ hold)、選択信号ＳをＳ＝“２”からＳ＝“０”へ復帰する。この時に、キャリブレーション調整ユニット(LOGIC)９は制御信号Ｒをハイレベルからローレベルに復帰するので、ローレベルの制御信号Ｒに応答して位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２はアクティブ状態に制御されるので、ＰＬＬはクローズドループに制御される。選択信号Ｓ＝“０”に応答して、セレクタ(ＳＥＬ)７は出力の制御電圧Ｖcとして入力の基準電圧ＶREFからループフィルタ(ＬＰ)３の出力信号に切り換える。従って、ＰＬＬはクローズドループの通常動作期間となって、ＰＬＬの電圧制御発振器(ＶＣＯ)８の出力信号に応答する分周器(ＤＩＶ)６の出力信号の位相および周波数は基準信号Ｆrefの位相および周波数と一致して、ＰＬＬのロック動作が可能となるものである。
【０１７０】
このようにして、図５に示したキャリブレーション動作によって、ＰＬＬの電圧制御発振器(ＶＣＯ)８のオフセット周波数調整信号Ｏのキャリブレーションと周波数制御感度調整信号Ｔのキャリブレーションとを実行することができる。尚、基準電圧ＶREFの値は、ＰＬＬの通常動作期間期間中にループフィルタ(ＬＰ)３からＰＬＬロック動作のために電圧制御発振器８へ供給される制御電圧Ｖcの値に極めて近く設定されたものである。すなわち、図１に示した本発明の実施の形態１によるＰＬＬの通常動作期間での電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数ｆvcoは、分周器(ＤＩＶ)６の分周数をＮとして、基準信号Ｆrefの周波数をｆrefとすると、ｆvco＝Ｎ＊ｆrefの関係式で与えられる。従って、この関係式で与えられる周波数ｆvcoの発振出力信号(Ｆvco)が得られるような制御電圧Ｖcの値に極めて近く設定された基準電圧ＶREFが、キャリブレーション動作の期間に電圧制御発振器８へ供給されるものである。
【０１７１】
図３４は、図２７の電圧電流変換器(ＶＩＣ)５１を含み図２６に示した本発明者等によって本発明に先立って検討された電圧制御発振器(ＶＣＯ)５の周波数特性Ｌ１と図１乃至図７と図３２および図３３とで説明した本発明の実施の形態１による電圧制御発振器(ＶＣＯ)８の周波数特性Ｌ２とを示す図である。
【０１７２】
両方の電圧制御発振器(ＶＣＯ)５、８の目標の発振周波数Ｆvcoを生成するための制御電圧ＶREFがＶＣＯに供給され、図３と図２７に示した電圧電流変換器(ＶＩＣ)８１、５１で制御電圧Ｖcが供給されるＮチャンネルＭＯＳトランジスタ８１２、５１１のしきい値電圧をＶthnとする。また更に、本発明の実施の形態１によるキャリブレーション動作によって調整された電圧制御発振器(ＶＣＯ)８のオフセット周波数をＦofとする。尚、制御電圧ＶREFの値は、ＰＬＬの通常動作期間期間中にループフィルタ(ＬＰ)３からＰＬＬロック動作のために電圧制御発振器へ供給される制御電圧Ｖcの値に極めて近く設定されたものである。
【０１７３】
図３４の周波数特性Ｌ１に示すように、本発明者等によって本発明に先立って検討された電圧制御発振器(ＶＣＯ)５の周波数制御感度ＫvはＫv＝Ｆvco/(VREF−Ｖthn)の関係式で与えられて、極めて高い周波数制御感度Ｋvであった。その結果、制御電圧Ｖcに含まれるノイズによってＶＣＯの発振出力周波数が大きく変動するので、良好なジッタ特性が得られないと言う問題を有するものであった。
【０１７４】
それに対して図３４の周波数特性Ｌ２に示すように、本発明の実施の形態１による電圧制御発振器(ＶＣＯ)８の周波数制御感度ＫvはＫv＝(Ｆvco−Ｆof)/(VREF−Ｖthn)の関係式で与えられて、比較的低い周波数制御感度Ｋvとなる。従って、制御電圧Ｖcに含まれるノイズによってＶＣＯの発振出力周波数が大きく変動することはないので、良好なジッタ特性を得ることができる。更に、ＰＬＬの不所望な広帯域化を、軽減することもできる。
【０１７５】
このように、本発明の実施の形態１によれば、微細化製造プロセスの採用による低しきい値電圧と低電源電圧とによって周波数制御感度Ｋvが大きくなると言う問題を軽減することができる。また、本発明の実施の形態１によるキャリブレーション動作によって、周波数制御感度Ｋvが過度に低い値に設定されるのではなく、目標値に高精度に設定することが可能となる。
【０１７６】
［実施の形態２］
図８は、本発明の実施の形態２による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０１７７】
尚、図８に示す本発明の実施の形態２は、上述した本発明の実施の形態１の変形実施形態に対応するものである。図８に示すＰＬＬが図１に示したＰＬＬと相違するのは、選択信号Ｓ＝“０”、“１”、“２”とに応答してセレクタ(ＳＥＬ)７が出力の制御電圧Ｖcとしてループフィルタ(ＬＰ)３の出力信号と接地電位ＧＮＤと第１基準電圧ＶREF1とをそれぞれ選択する機能に、選択信号Ｓ＝“３”に応答してセレクタ(ＳＥＬ)７が第２基準電圧ＶREF2を選択する機能が追加されたことである。
【０１７８】
次に、キャリブレーション動作について、詳細に説明する。
【０１７９】
キャリブレーション動作の期間では、図８の本発明の実施の形態２によるＰＬＬは実施の形態１と同様にオープンループとされて、電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるまで周波数制御感度調整信号Ｔおよびオフセット周波数調整信号Ｏが更新される。オープンループのＰＬＬの電圧制御発振器(ＶＣＯ)８の周波数特性が監視され、周波数特性が所望の特性となると更新は停止されて、キャリブレーション動作が完了する。
【０１８０】
図９は、図８に示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作を説明する図である。
【０１８１】
図８に示すＰＬＬのキャリブレーション動作が開始されると、ステップ９０にて選択信号ＳがＳ＝“１”となるので、図８のＰＬＬのセレクタ(ＳＥＬ)７は、出力の制御電圧Ｖcとして入力の接地電位ＧＮＤを選択する。この時に、ハイレベルの制御信号Ｒによって位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２とはスタンバイ状態に制御されるので、ＰＬＬはオープンループに制御される。またこの時に、周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏとは、それぞれＴ＝“０”、Ｏ＝“０”に設定される。この初期状態で、キャリブレーション調整ユニット(LOGIC)９はステップ９１にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始する。
【０１８２】
次に、キャリブレーション調整ユニット(LOGIC)９は、ステップ９２にて出力信号(Ｆvco)のカウント結果Ｎ１と目標値Ａとを比較するものである。尚、この目標値Ａは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性の１つであるオフセット周波数に対応するものである。キャリブレーション調整ユニット(LOGIC)９がＮ１＜Aの関係であると判定すると、ステップ９３にて、オフセット周波数調整信号ＯをO＝O＋1に更新する。
【０１８３】
セレクタ(ＳＥＬ)７によって選択された接地電位ＧＮＤの制御電圧Ｖcと更新されたオフセット周波数調整信号Ｏとに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、出力信号(Ｆvco)の周波数の増加が不十分でステップ９２でＮ１＜Aの関係の判定が連続する可能性があり、ステップ９３でのオフセット周波数調整信号Ｏの更新が連続する可能性がある。しかし、次第に出力信号(Ｆvco)の周波数の増加が十分となって、ステップ９２でＮ１＞Aの関係が判定されるようになる。
【０１８４】
図１０は、図８に示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作においてオフセット周波数調整信号Ｏの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)のオフセット周波数が増加する様子を示す図である。
【０１８５】
図１０の例でもオフセット周波数調整信号Ｏの更新値が“２”の時に目標とするＮ１＞Aの関係が最初に判定されているので、オフセット周波数調整信号Ｏの最終更新値を“２”に設定する。すなわち、ステップ９４にて、キャリブレーション調整ユニット(LOGIC)９はオフセット周波数調整信号Ｏを最終更新値“２”に設定する一方(O＝O＠Ｎ１＞Ａ hold)、選択信号ＳをＳ＝“１”からＳ＝“２”へ変更する。
【０１８６】
このようにして、電圧制御発振器(ＶＣＯ)８のオフセット周波数調整信号Ｏのキャリブレーションが完了すると、キャリブレーション動作は周波数制御感度調整信号Ｔのキャリブレーションに移行する。
【０１８７】
まず、図８のＰＬＬのセレクタ(ＳＥＬ)７は、選択信号ＳのＳ＝“１”からＳ＝“２”へ変更に応答して、出力の制御電圧Ｖcとして入力の接地電位ＧＮＤから第１基準電圧ＶREF1に切り換える。この時には、周波数制御感度調整信号ＴはＴ＝“０”に初期設定される。また、図８のＰＬＬのセレクタ(ＳＥＬ)７から電圧制御発振器(ＶＣＯ)８に供給される制御電圧Ｖcが接地電位ＧＮＤから第１基準電圧ＶREF1に変更されたことに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が若干増加する。この状態で、キャリブレーション調整ユニット(LOGIC)９はステップ９５にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始して、カウント結果Ｎ２を半導体集積回路の内蔵メモリに格納する。
【０１８８】
次に、ステップ９６にてキャリブレーション調整ユニット(LOGIC)９は、選択信号ＳをＳ＝“２”からＳ＝“３”へ変更する。すると、図８のＰＬＬのセレクタ(ＳＥＬ)７は選択信号ＳのＳ＝“２”からＳ＝“３”へ変更に応答して、出力の制御電圧Ｖcとして入力の第１基準電圧ＶREF1から若干高レベルの第２基準電圧ＶREF2に切り換える。電圧制御発振器(ＶＣＯ)８に供給される制御電圧Ｖcが第１基準電圧ＶREF1から若干高レベルの第２基準電圧ＶREF2に変更されたことに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が若干増加する。この状態で、キャリブレーション調整ユニット(LOGIC)９はステップ９６にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６の分周信号のカウントを開始して、カウント結果Ｎ３を半導体集積回路の内蔵メモリに格納する。
【０１８９】
次に、キャリブレーション調整ユニット(LOGIC)９は、ステップ９７にて出力信号(Ｆvco)のカウント結果Ｎ３と目標値Ｂとを比較して更にカウント結果Ｎ３とカウント結果Ｎ２との差分Ｎ３−Ｎ２と目標値Ｃとをする。尚、目標値Ｂと目標値Ｃは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性であるＶＣＯ発振周波数とＡＣ周波数制御感度にそれぞれ対応するものである。ＶＣＯ発振周波数は制御電圧Ｖcが所定の値に設定された場合の電圧制御発振器(ＶＣＯ)８の発振周波数を示すのに対して、ＡＣ周波数制御感度は制御電圧Ｖcが所定の範囲で変化する際に電圧制御発振器(ＶＣＯ)８の発振周波数の変化幅の制御感度を示すものである。ステップ９７において、キャリブレーション調整ユニット(LOGIC)９がＮ３＜Ｂの関係またはＮ３−Ｎ２＜Ｃの関係であると判定すると、ステップ９８にて周波数制御感度調整信号ＴをＴ＝Ｔ＋1に更新する。
【０１９０】
周波数制御感度調整信号Ｔの増加更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、周波数の増加が不十分でステップ９７でのＮ３＜Ｂの関係の判定またはＮ３−Ｎ２＜Ｃの関係が連続する可能性があり、ステップ９８での周波数制御感度調整信号Ｔの更新が連続する可能性がある。しかし、次第に周波数の増加が十分となり、ステップ９７でＮ３＞Ｂの関係とＮ３−Ｎ２＞Ｃの関係が判定されるようになる。
【０１９１】
図１１は、図８と図９とに示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作において周波数制御感度調整信号Ｔの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する様子を示す図である。
【０１９２】
図１１の例では、周波数制御感度調整信号Ｔの更新値が“２”の時に目標とするＮ３＞Ｂの関係とＮ３−Ｎ２＞Ｃの関係とが最初に判定されているので、周波数制御感度調整信号Ｔの最終更新値を“２”に設定する。すなわち、ステップ９９にて、キャリブレーション調整ユニット(LOGIC)９は周波数制御感度調整信号Ｔを最終更新値“２”に設定する一方(Ｔ＝Ｔ＠Ｎ３＞Ｂ and Ｎ３−Ｎ２＞Ｃ hold)、選択信号ＳをＳ＝“２”からＳ＝“０”へ復帰する。この時に、キャリブレーション調整ユニット(LOGIC)９は制御信号Ｒをハイレベルからローレベルに復帰するので、ローレベルの制御信号Ｒに応答して位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２はアクティブ状態に制御されるので、ＰＬＬはクローズドループに制御される。選択信号Ｓ＝“０”に応答して、セレクタ(ＳＥＬ)７は出力の制御電圧Ｖcとして入力の基準電圧ＶREFからループフィルタ(ＬＰ)３の出力信号に切り換える。従って、ＰＬＬはクローズドループの通常動作期間となって、ＰＬＬの電圧制御発振器(ＶＣＯ)８の出力信号に応答する分周器(ＤＩＶ)６の出力信号の位相および周波数は基準信号Ｆrefの位相および周波数と一致して、ＰＬＬのロック動作が可能となるものである。
【０１９３】
このようにして、図9に示したキャリブレーション動作によって、図8に示したＰＬＬの電圧制御発振器(ＶＣＯ)８のオフセット周波数調整信号Ｏのキャリブレーションと周波数制御感度調整信号Ｔのキャリブレーションとを実行することができる。尚、第１基準電圧ＶREF1の値と第２基準電圧ＶREF2の値とは、ＰＬＬの通常動作期間期間中にループフィルタ(ＬＰ)３からＰＬＬロック動作のために電圧制御発振器へ供給される制御電圧Ｖcの値に極めて近く設定されたものである。すなわち、図８に示した本発明の実施の形態２によるＰＬＬの通常動作期間での電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数ｆvcoは、分周器(ＤＩＶ)６の分周数をＮとし、基準信号Ｆrefの周波数をｆrefとすると、ｆvco＝Ｎ＊ｆrefの関係式で与えられる。従って、この関係式で与えられる周波数ｆvcoの発振出力信号(Ｆvco)が得られるような制御電圧Ｖcの値に極めて近く設定された第１基準電圧ＶREF1と第２基準電圧ＶREF2が、キャリブレーション動作の期間に電圧制御発振器８へ供給されるものである。
【０１９４】
図１１から理解されるように、本発明の実施の形態２によるＰＬＬのキャリブレーション動作は、ＰＬＬの通常動作期間期間中に供給される制御電圧Ｖcの値に極めて近く設定された第１基準電圧ＶREF1と第２基準電圧ＶREF2との間で電圧制御発振器(ＶＣＯ)８の周波数制御感度を正確に調整する方法である。
【０１９５】
それに対して、本発明の実施の形態１によるＰＬＬのキャリブレーション動作は比較的簡単ではあるが、図７から理解されるように、図３の電圧電流変換器(ＶＩＣ)８１で制御電圧Ｖcが供給されるＮチャンネルＭＯＳトランジスタ８１２のしきい値電圧ＶthnのばらつきによるＡＣ周波数制御感度のばらつきを補償することができない。
【０１９６】
一方、本発明の実施の形態２によるＰＬＬのキャリブレーション動作では図１１に示すように第１基準電圧ＶREF1と第２基準電圧ＶREF2との間でＮ３−Ｎ２＞Ｃの関係が維持されるので、ＡＣ周波数制御感度のばらつきを補償することができる。すなわち、第１基準電圧ＶREF1と第２基準電圧ＶREF2との間で、ＡＣ周波数制御感度がＫv＝Ｃ／(ＶREF2―ＶREF1)の値を持つこと補償することができる。
【０１９７】
［実施の形態３］
図１２は、本発明の実施の形態３による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０１９８】
図１２に示すＰＬＬが図１に示したＰＬＬと相違するのは、選択信号Ｓ＝“１”、“２”に応答してセレクタ(ＳＥＬ)７が出力の制御電圧Ｖcとして、接地電位ＧＮＤと基準電圧ＶREFとを選択するのではなく、第１基準電圧ＶREF1と第２基準電圧ＶREF2とをそれぞれ選択するようにセレクタ(ＳＥＬ)７の選択機能が変更されたことである。
【０１９９】
更に図１２に示すＰＬＬでは、キャリブレーション調整ユニット(LOGIC)９から電圧制御発振器(ＶＣＯ)８に、図１に示したＰＬＬのように周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏが供給されるのではなく、３つの調整信号Ｔ、Ｌ、Ｇが供給されるものである。また、これに対応して、図１２のＰＬＬの電圧制御発振器(ＶＣＯ)８の構成も変更されている。
【０２００】
図１３は、図１２に示した本発明の実施の形態３によるＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の構成を示す図である。
【０２０１】
図１３に示す電圧制御発振器(ＶＣＯ)８も、図２に示した電圧制御発振器(ＶＣＯ)５と同様に電圧電流変換器(ＶＩＣ)８１と電流制御発振器(ＣＣＯ)５２とを含んでいる。リング発振器として構成された電流制御発振器(ＣＣＯ)５２は、図２の電流制御発振器(ＣＣＯ)５２と同一の構成の奇数段の遅延回路５２１、５２２、５２３を含んでいる。
【０２０２】
図１３に示す電圧制御発振器(ＶＣＯ)８の発振周波数を制御するための制御電圧(Ｖc)が電圧電流変換器(ＶＩＣ)８１の入力端子に供給される変換器(ＶＩＣ)８１には、キャリブレーション調整ユニット(LOGIC)９から調整信号Ｔ、調整信号Ｌ、調整信号Ｇが供給可能とされている。
【０２０３】
図１４は、図１３に示した電圧制御発振器(ＶＣＯ)８に含まれる電圧電流変換器(ＶＩＣ)８１の構成を示す図である。図１４に示した電圧電流変換器(ＶＩＣ)８１の構成は、図３に示した電圧電流変換器(ＶＩＣ)８１の構成から著しく変更されたものとなっている。
【０２０４】
すなわち、図１４に示した電圧電流変換器(ＶＩＣ)８１は、５個のＰチャンネルＭＯＳトランジスタ８１ｐ１〜８１ｐ５と６個のＮチャンネルＭＯＳトランジスタ８１ｎ１〜８１ｎ６とを含んでいる。制御電圧Ｖcは２個のＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のゲートに並列に供給され、２個のＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のゲインとドレイン電流Ｉcとが調整信号Ｔによって調整可能とされている。
【０２０５】
ゲートとドレインとが接続されることによってダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ２には、基準電圧ＶLIMから抵抗Ｒによって電流値が設定された基準電流Ｉlimが供給される。ダイオード接続されたトランジスタ８１ｎ２とカレントミラーを構成するように、ＮチャンネルＭＯＳトランジスタ８１ｎ３のゲートがトランジスタ８１ｎ２のゲートとドレインとに接続されている。このトランジスタ８１ｎ３のゲインとドレイン電流とは調整信号Ｌによって調整可能とされており、このトランジスタ８１ｎ３のドレインには２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２により構成されたカレントミラーを介してＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Ｉcが供給される。
【０２０６】
トランジスタ８１ｎ３のドレインにはゲート・ドレイン接続によってダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ４が接続され、このダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ４にはＰチャンネルＭＯＳトランジスタ８１ｐ２のドレイン電流とトランジスタ８１ｎ３のドレイン電流との差電流が流入する。ダイオード接続されたトランジスタ８１ｎ４とカレントミラーを構成するように、ＮチャンネルＭＯＳトランジスタ８１ｎ５のゲートがトランジスタ８１ｎ４のゲートとドレインとに接続されている。
【０２０７】
ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流は、２個のＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４によって構成されたカレントミラーを介してＮチャンネルＭＯＳトランジスタ８１ｎ６のドレインに供給される。また、このＰチャンネルＭＯＳトランジスタ８１ｐ４のゲインとドレイン電流とは、調整信号Ｇによって調整可能とされている。また、ＮチャンネルＭＯＳトランジスタ８１ｎ６のドレインと電源電圧ＶDDとの間には、ゲート・ドレイン接続によってダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５が接続されている。このダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpは、ＰチャンネルＭＯＳトランジスタ８１ｐ４のドレイン電流とＮチャンネルＭＯＳトランジスタ８１ｎ６のドレイン電流との差電流となる。この差電流はダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５によって出力電圧Ｖpに変換され、この出力電圧Ｖpは電圧制御発振器(ＶＣＯ)８の電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)８の発振周波数が決定される。
【０２０８】
次に、図１４に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する。
【０２０９】
ゲートに制御電圧Ｖcが供給されたＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Icは、２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２により構成されカレントミラー比１：１のカレントミラーを介してＮチャンネルＭＯＳトランジスタ８１ｎ３のドレインに供給される。一方、ＮチャンネルＭＯＳトランジスタ８１ｎ２、８１ｎ３のカレントミラー比は１：ＮＬに設定されているので、ＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流はＮＬ＊Ｉlimとなる。従って、ＰチャンネルＭＯＳトランジスタ８１ｐ２のドレイン電流IcとＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimとの差電流Ic−ＮＬ＊Ｉlimが、ダイオード接続のＮチャンネルＭＯＳトランジスタ８１ｎ４に流入する。
【０２１０】
ＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５のカレントミラー比は１：１に設定されているので、ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流はIc−ＮＬ＊Ｉlimとなる。一方、ＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のカレントミラー比は１：ＮＧに設定されているので、ＰチャンネルＭＯＳトランジスタ８１ｐ４のドレイン電流はＮＧ＊(Ic−ＮＬ＊Ｉlim)となる。また、ゲートに制御電圧Ｖcが供給されたＮチャンネルＭＯＳトランジスタ８１ｎ６には、ドレイン電流Icが流れている。従って、ダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpは、ＰチャンネルＭＯＳトランジスタ８１ｐ４のドレイン電流ＮＧ＊(Ic−ＮＬ＊Ｉlim)とＮチャンネルＭＯＳトランジスタ８１ｎ６のドレイン電流Icとの差電流(ＮＧ−１)＊Ic−ＮＬ＊Ｉlimとなる。
【０２１１】
図３５は、図１４に示す電圧電流変換器(ＶＩＣ)８１における制御電圧Ｖcに対するＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpの依存性を示す図である。
【０２１２】
ゲートに制御電圧Ｖcが供給される２個のＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のしきい値電圧Ｖthnよりも制御電圧Ｖcが低レベルの時には、２個のＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６はオフであるので、そのドレイン電流Icはゼロとなっている。一方、ＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊ＩlimによってカレントミラーのＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５のゲートは接地電位ＧＮＤにプルダウンされているので、ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流もゼロとなる。従って、カレントミラーのＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のドレイン電流もゼロとなっているので、ダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpもゼロとなっている。
【０２１３】
ＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のしきい値電圧Ｖthnと制御電圧Ｖcが等しくなると、ＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６はオンとなり、そのドレイン電流Icは微小な値となる。従って、カレントミラーのＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２のドレイン電流Icも微小な値となっているので、ＰチャンネルＭＯＳトランジスタ８１ｐ２の微小なドレイン電流IcよりもＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimが大きな値となる。その結果、カレントミラーのＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５のゲートは接地電位ＧＮＤにプルダウンされ、ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流もゼロとなる。従って、カレントミラーのＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のドレイン電流もゼロとなっているので、ダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流ＩpはＮチャンネルＭＯＳトランジスタ８１ｎ６の微小なドレイン電流Icによって決定される。この場合の制御電圧Ｖcに対するＮチャンネルＭＯＳトランジスタ８１ｎ６のドレイン電流IcとＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpとの依存性は、調整信号Ｔの値によって調整可能である。この調整信号Ｔの値が大きくなるとＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のコンダクタンスｇmも大きくなるので、ＮチャンネルＭＯＳトランジスタ８１ｎ６のドレイン電流IcとＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpの値も増加する。
【０２１４】
制御電圧ＶcがＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のしきい値電圧Ｖthnの値よりも増加すると、ＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６の導通度が増加して、そのドレイン電流Icも増加するものとなる。従って、カレントミラーのＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２のドレイン電流Icも増加して、ＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊ＩlimよりもＰチャンネルＭＯＳトランジスタ８１ｐ２のドレイン電流Icが増加する。その結果、ＰチャンネルＭＯＳ８１ｐ２のドレイン電流IcとＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimとの差電流Ic−ＮＬ＊Ｉlimが、カレントミラーのＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５に流れる。
【０２１５】
カレントミラー比が１：ＮＧに設定されたＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のＭＯＳトランジスタ８１ｐ４からＮＧ＊(Ic−ＮＬ＊Ｉlim)のドレイン電流とＮチャンネルＭＯＳトランジスタ８１ｎ６のレイン電流Icの差電流(ＮＧ−１)＊Ic−ＮＬ＊Ｉlimによって、ダイオード接続ＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpが設定される。
【０２１６】
図１４に示す電圧電流変換器(ＶＩＣ)８１のＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のカレントミラー比１：ＮＧの値ＮＧは、調整信号Ｇによって設定可能である。調整信号Ｇの値が増加するとＮＧの値も増加して、ダイオード接続のＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpも増加する。調整信号Ｇと値ＮＧとが等しいとすると、値ＮＧの値が１の場合には、制御電圧Ｖcの増加によって制御電流Ｉpが増加することはなく、制御電圧Ｖcの増加に対して制御電流Ｉpの値は一定となる。調整信号Ｇと値ＮＧとの値が２以上の場合には、制御電圧Ｖcの増加によって制御電流Ｉpが増加するものとなる。
【０２１７】
図１４に示す電圧電流変換器(ＶＩＣ)８１のＮチャンネルＭＯＳトランジスタ８１ｎ２、８１ｎ３のカレントミラー比１：ＮＬの値ＮＧは、調整信号Ｌによって設定可能である。調整信号Ｌと値ＮＬとが等しいとすると、調整信号Ｌの値が増加するとＮＬの値も増加してＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimの値も増加する。すると、差電流(ＮＧ−１)＊Ic−ＮＬ＊Ｉlimにより決定されるダイオード接続ＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpの電流レベルも、調整信号Ｌと値ＮＬの値の増加によって低下するものとなる。
【０２１８】
図１５は、図１２乃至図１４に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作を説明する図である。
【０２１９】
図１５に示すＰＬＬのキャリブレーション動作が開始されると、ステップ１５０にて選択信号ＳがＳ＝“１”となるので、図１２のＰＬＬのセレクタ(ＳＥＬ)７は、出力の制御電圧Ｖcとして入力の第１基準電圧ＶREF1を選択する。この時に、ハイレベルの制御信号Ｒによって位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２とはスタンバイ状態に制御されるので、ＰＬＬはオープンループに制御される。この時に、調整信号Ｔと調整信号ＬとはそれぞれＴ＝“０”、Ｌ＝最大値“ＭＡＸ”に設定され、調整信号Ｇと値ＮＧとの値は“１”に設定される。この初期状態で、キャリブレーション調整ユニット(LOGIC)９はステップ１５１で電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始する。
【０２２０】
次に、キャリブレーション調整ユニット(LOGIC)９は、ステップ１５２で出力信号(Ｆvco)のカウント結果Ｎ１と目標値Ａとを比較するものである。尚、この目標値Ａは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性の１つである最低発振周波数に対応する。キャリブレーション調整ユニット(LOGIC)９がＮ１＜Aの関係であると判定すると、ステップ１５３で調整信号Ｔが最大値“ＭＡＸ”であるか否かが判定される。ステップ１５３で調整信号Ｔが最大値“ＭＡＸ”でないと判定されると、ステップ１５４で調整信号ＴをＴ＝Ｔ＋1に更新する。ステップ１５３にて調整信号Ｔが最大値ＭＡＸであると判定されると、ステップ１５５で調整信号Ｌが最小値“ＭＩＮＩ”であるか否かが判定される。ステップ１５５で調整信号Ｌが最小値“ＭＩＮＩ”でないと判定されると、ステップ１５６で調整信号ＬをＬ＝Ｌ−1と更新して調整信号Ｔを初期値“０”に更新する。ステップ１５５で調整信号Ｌが最小値“ＭＩＮＩ”であると判定されると、ステップ１５７でエラーステートを表示して、キャリブレーション動作を終了する。
【０２２１】
セレクタ(ＳＥＬ)７によって選択された第１基準電圧ＶREF1の制御電圧Ｖcと更新された調整信号Ｔと調整信号Ｌとに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、出力信号(Ｆvco)の周波数の増加が不十分でステップ１５２でＮ１＜Aの関係の判定が連続する可能性があり、ステップ１５３での調整信号Ｔが最大値ＭＡＸではないとの判定とステップ１５４での調整信号Ｔの更新とステップ１５６での調整信号Ｌが連続する可能性がある。しかし、次第に出力信号(Ｆvco)の周波数の増加が十分となって、ステップ１５３でＮ１＞Aの関係が判定されるようになる。
【０２２２】
図１６は、図１２乃至図１５に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作にて調整信号Ｔ、調整信号Ｌの更新と調整信号Ｔ、調整信号Ｌの更新とに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の発振周波数が増加する様子を示す図である。
【０２２３】
図１６の例では、調整信号Ｌが“１”で調整信号Ｔが“０”の時に目標とするＮ１＞Aの関係が最初に判定されているので、調整信号Ｌの最終更新値を“１” に設定して、調整信号Ｔの最終更新値を“０”に設定する。すなわち、ステップ１５８において、キャリブレーション調整ユニット(LOGIC)９は調整信号Ｌを最終更新値“１”に設定する一方(Ｌ＝Ｌ＠Ｎ１＞Ａ hold)、調整信号Ｔを最終更新値“０”に設定する(Ｔ＝Ｔ＠Ｎ１＞Ａ hold)。
【０２２４】
この状態で、キャリブレーション調整ユニット(LOGIC)９はステップ１５９にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始して、カウント結果Ｎ２を半導体集積回路の内蔵メモリに格納する。
【０２２５】
次に、ステップ１５１０においてキャリブレーション調整ユニット(LOGIC)９は、選択信号ＳをＳ＝“１”からＳ＝“２”へ変更する。すると、図１２のＰＬＬのセレクタ(ＳＥＬ)７は選択信号ＳのＳ＝“１”からＳ＝“２”へ変更に応答して、出力の制御電圧Ｖcとして入力の第１基準電圧ＶREF1から若干高レベルの第２基準電圧ＶREF2に切り換える。電圧制御発振器(ＶＣＯ)８に供給される制御電圧Ｖcが第１基準電圧ＶREF1から若干高レベルの第２基準電圧ＶREF2に変更されたことに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が若干増加する。この状態で、キャリブレーション調整ユニット(LOGIC)９はステップ１５１０にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６の分周信号のカウントを開始して、カウント結果Ｎ３を半導体集積回路の内蔵メモリに格納する。
【０２２６】
次に、キャリブレーション調整ユニット(LOGIC)９は、ステップ１５１１にて出力信号(Ｆvco)のカウント結果Ｎ３と目標値Ｂとを比較して更にカウント結果Ｎ３とカウント結果Ｎ２との差分Ｎ３−Ｎ２と目標値Ｃとをする。尚、目標値Ｂと目標値Ｃは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性であるＶＣＯ発振周波数とＡＣ周波数制御感度にそれぞれ対応するものである。ＶＣＯ発振周波数は制御電圧Ｖcが所定の値に設定された場合の電圧制御発振器(ＶＣＯ)８の発振周波数を示すのに対して、ＡＣ周波数制御感度は制御電圧Ｖcが所定の範囲で変化する際に電圧制御発振器(ＶＣＯ)８の発振周波数の変化幅の制御感度を示すものである。ステップ１５１１において、キャリブレーション調整ユニット(LOGIC)９がＮ３＜Ｂの関係またはＮ３−Ｎ２＜Ｃの関係であると判定すると、ステップ１５１２にて調整信号ＧをＧ＝Ｇ＋1に更新する。
【０２２７】
調整信号Ｇの増加更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、周波数の増加が不十分でステップ１５１１でのＮ３＜Ｂの関係の判定またはＮ３−Ｎ２＜Ｃの関係が連続する可能性があり、ステップ１５１２での調整信号Ｇの更新が連続する可能性がある。しかし、次第に周波数の増加が十分となり、ステップ１５１１でＮ３＞Ｂの関係とＮ３−Ｎ２＞Ｃの関係が判定されるようになる。
【０２２８】
図１７は、図１２乃至図１６に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作において調整信号Ｇの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する様子を示す図である。
【０２２９】
図１７の例では、調整信号Ｇの更新値が“２”の時に目標とするＮ３＞Ｂの関係とＮ３−Ｎ２＞Ｃの関係とが最初に判定されているので、調整信号Ｇの最終更新値を“２”に設定する。すなわち、ステップ１５１３にて、キャリブレーション調整ユニット(LOGIC)９は調整信号Ｇを最終更新値“２”に設定する一方(Ｇ＝Ｇ＠Ｎ３＞Ｂ and Ｎ３−Ｎ２＞Ｃ hold)、選択信号ＳをＳ＝“２”からＳ＝“０”へ復帰する。この時に、キャリブレーション調整ユニット(LOGIC)９は制御信号Ｒをハイレベルからローレベルに復帰するので、ローレベルの制御信号Ｒに応答して位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２はアクティブ状態に制御されるので、ＰＬＬはクローズドループに制御される。選択信号Ｓ＝“０”に応答して、セレクタ(ＳＥＬ)７は出力の制御電圧Ｖcとして入力の第２基準電圧ＶREF1からループフィルタ(ＬＰ)３の出力信号に切り換える。従って、ＰＬＬはクローズドループの通常動作期間となって、ＰＬＬの電圧制御発振器(ＶＣＯ)８の出力信号に応答する分周器(ＤＩＶ)６の出力信号の位相および周波数は基準信号Ｆrefの位相および周波数と一致して、ＰＬＬのロック動作が可能となるものである。
【０２３０】
このようにして、図１５に示したキャリブレーション動作によって、図１２に示したＰＬＬの電圧制御発振器(ＶＣＯ)８の調整信号Ｔ、調整信号Ｌおよび調整信号Ｇのキャリブレーションを実行することができる。尚、第１基準電圧ＶREF1の値と第２基準電圧ＶREF2の値とは、ＰＬＬの通常動作期間期間中にループフィルタ(ＬＰ)３からＰＬＬロック動作のために電圧制御発振器へ供給される制御電圧Ｖcの値に極めて近く設定されたものである。すなわち、図１２に示した本発明の実施の形態３によるＰＬＬの通常動作期間での電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数ｆvcoは、分周器(ＤＩＶ)６の分周数をＮとしと、基準信号Ｆrefの周波数をｆrefとすると、ｆvco＝Ｎ＊ｆrefの関係式で与えられる。従って、この関係式で与えられる周波数ｆvcoの発振出力信号(Ｆvco)が得られるような制御電圧Ｖcの値に極めて近く設定された第１基準電圧ＶREF1と第２基準電圧ＶREF2が、キャリブレーション動作の期間に電圧制御発振器８へ供給されるものである。
【０２３１】
また、本発明の実施の形態３によるＰＬＬのキャリブレーション動作でも第１基準電圧ＶREF1と第２基準電圧ＶREF2の間でＮ３−Ｎ２＞Ｃの関係が維持され、第１基準電圧ＶREF1と第２基準電圧ＶREF2の間でＡＣ周波数制御感度Ｋv＝Ｃ／(ＶREF2―ＶREF1)の値を補償することができる。
【０２３２】
図１８は、図１３に示した電圧制御発振器(ＶＣＯ)８に含まれる電圧電流変換器(ＶＩＣ)８１の他の構成を示す図である。
【０２３３】
すなわち、図１８に示した電圧電流変換器(ＶＩＣ)８１は、４個のＰチャンネルＭＯＳトランジスタ８１ｐ１〜８１ｐ４と７個のＮチャンネルＭＯＳトランジスタ８１ｎ１〜８１ｎ７とを含んでいる。制御電圧ＶcはＮチャンネルＭＯＳトランジスタ８１ｎ１のゲートに供給され、ＮチャンネルＭＯＳトランジスタ８１ｎ１のゲインとドレイン電流Ｉcとが調整信号Ｔによって調整可能とされている。
【０２３４】
ゲートとドレインとが接続されることによってダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ２には、基準電圧ＶLIMから抵抗Ｒによって電流値が設定された基準電流Ｉlimが供給される。ダイオード接続されたトランジスタ８１ｎ２とカレントミラーを構成するように、ＮチャンネルＭＯＳトランジスタ８１ｎ３のゲートがトランジスタ８１ｎ２のゲートとドレインとに接続されている。このトランジスタ８１ｎ３のゲインとドレイン電流とは調整信号Ｌによって調整可能とされており、このトランジスタ８１ｎ３のドレインにはカレントミラーの２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２を介してＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Ｉcが供給される。更に、このトランジスタ８１ｎ３のドレインには２個のＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５により構成されたカレントミラーが接続されており、このトランジスタ８１ｎ５のゲインとドレイン電流とは調整信号Ｇによって調整可能とされている。
【０２３５】
トランジスタ８１ｎ５のドレインにはカレントミラーの２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ３を介してＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Ｉcが供給され、更にこのトランジスタ８１ｎ５のドレインには２個のＮチャンネルＭＯＳトランジスタ８１ｎ６、８１ｎ７によって構成されたカレントミラーが接続され、ＮチャンネルＭＯＳトランジスタ８１ｎ７のドレインと電源電圧ＶDDとの間にはゲート・ドレイン接続によってダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ４が接続されている。
【０２３６】
ダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ６とダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ４に流れる制御電流Ｉpは、ＰチャンネルＭＯＳトランジスタ８１ｐ３のドレイン電流とＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流との差電流となる。この差電流は、ダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ４によって出力電圧Ｖpに変換される。この出力電圧Ｖpは図１３の電圧制御発振器(ＶＣＯ)８の電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)８の発振周波数が決定される。
【０２３７】
次に、図１８に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する。
【０２３８】
ゲートに制御電圧Ｖcが供給されたＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Icは、２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２により構成されカレントミラー比１：１のカレントミラーを介してＮチャンネルＭＯＳトランジスタ８１ｎ３のドレインに供給される。一方、ＮチャンネルＭＯＳトランジスタ８１ｎ２、８１ｎ３のカレントミラー比は１：ＮＬに設定されているので、ＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流はＮＬ＊Ｉlimとなる。従って、ＰチャンネルＭＯＳトランジスタ８１ｐ２のドレイン電流IcとＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimとの差電流Ic−ＮＬ＊Ｉlimが、ダイオード接続のＮチャンネルＭＯＳトランジスタ８１ｎ４に流入する。
【０２３９】
ＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５のカレントミラー比は１：ＮＧに設定されているので、ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流はＮＧ(Ic−ＮＬ＊Ｉlim)となる。
【０２４０】
一方、ＰチャンネルＭＯＳトランジスタ８１ｐ３にはドレイン電流Icが流れているので、ダイオード接続のＮチャンネルＭＯＳトランジスタ８１ｎ４に流入する差電流の値は(１−ＮＧ)＊Ic＋ＮＬ＊Ｉlimとなり、この差電流の値がダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ４に流れる制御電流Ｉpとなる。
【０２４１】
図１８に示した電圧電流変換器(ＶＩＣ)８１に対応して図１５に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作は、下記のように修正される。
【０２４２】
まず、ステップ１５０では、調整信号Ｔと調整信号ＬとはそれぞれＴ＝“０”、Ｌ＝“０”に設定され、調整信号Ｇと値ＮＧとの値は“０”に設定される。また、ステップ１５５で調整信号Ｌが最小値“ＭＩＮＩ”であるか否かが判定され、ステップ１５６で調整信号ＬはＬ＝Ｌ−1と更新され、ステップ１５１２で調整信号ＧはＧ＝Ｇ−1と更新される。尚、カレントミラーのトランジスタ８１ｎ４、８１ｎ５では、調整信号Ｇの値の増加によってトランジスタ８１ｎ５のゲインとドレイン電流とが減少するため、値ＮＧは負の値となる。また、カレントミラーのトランジスタ８１ｎ２、８１ｎ３では、調整信号Ｌの値の増加によってトランジスタ８１ｎ３のゲインとドレイン電流とが減少するため、値ＮＬも負の値となる。
【０２４３】
［実施の形態４］
図２１は、本発明の実施の形態４による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０２４４】
図２１に示すＰＬＬが図１に示した本発明の実施の形態１によるＰＬＬと相違するのは、図１のＰＬＬに含まれたキャリブレーション調整ユニット９が図２１に示すＰＬＬではレジスタ(Ｒｅｇ)１０に置換されていることである。
【０２４５】
また図２１に示すＰＬＬも、図１乃至図７と図１９と図３２乃至図３３にて説明した本発明の実施の形態１によるＰＬＬと同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整される。
【０２４６】
図２１に示す半導体集積回路には、図示されてはいないが、本発明の実施の形態１と同一のキャリブレーション動作を実行する中央処理ユニット(ＣＰＵ)が含まれている。この中央処理ユニット(ＣＰＵ)は、図２１のＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように、周波数制御感度調整信号Ｔ、オフセット周波数調整信号Ｏ、選択信号Ｓ、制御信号Ｒをレジスタ(Ｒｅｇ)１０からＰＬＬに供給する。従って、レジスタ(Ｒｅｇ)１０は周波数制御感度調整信号Ｔ、オフセット周波数調整信号Ｏ、選択信号Ｓ、制御信号Ｒの各制御データを格納する複数の制御レジスタを含み、中央処理ユニット(ＣＰＵ)は実施の形態１と同一のキャリブレーション動作の制御ステップに従ってレジスタ(Ｒｅｇ)１０の制御データを更新するものである。
【０２４７】
［実施の形態５］
図２２は、本発明の実施の形態５による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０２４８】
図２２に示すＰＬＬが図８に示した本発明の実施の形態２によるＰＬＬと相違するのは、図８のＰＬＬに含まれたキャリブレーション調整ユニット９が図２２に示すＰＬＬではレジスタ(Ｒｅｇ)１０に置換されていることである。
【０２４９】
また図２２に示すＰＬＬも、図８乃至図１１にて説明した本発明の実施の形態２によるＰＬＬと同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整される。
【０２５０】
図２２に示す半導体集積回路には、図示されてはいないが、本発明の実施の形態１と同一のキャリブレーション動作を実行する中央処理ユニット(ＣＰＵ)が含まれている。この中央処理ユニット(ＣＰＵ)は、図２２のＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように、周波数制御感度調整信号Ｔ、オフセット周波数調整信号Ｏ、選択信号Ｓ、制御信号Ｒをレジスタ(Ｒｅｇ)１０からＰＬＬに供給する。従って、レジスタ(Ｒｅｇ)１０は周波数制御感度調整信号Ｔ、オフセット周波数調整信号Ｏ、選択信号Ｓ、制御信号Ｒの各制御データを格納する複数の制御レジスタを含み、中央処理ユニット(ＣＰＵ)は実施の形態１と同一のキャリブレーション動作の制御ステップに従ってレジスタ(Ｒｅｇ)１０の制御データを更新するものである。
【０２５１】
［実施の形態６］
図２３は、本発明の実施の形態６による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０２５２】
図２３に示すＰＬＬが図１２に示した本発明の実施の形態３によるＰＬＬと相違するのは、図１２のＰＬＬに含まれたキャリブレーション調整ユニット９が図２３に示すＰＬＬではレジスタ(Ｒｅｇ)１０に置換されていることである。
【０２５３】
また図２３に示すＰＬＬも、図１２乃至図１８にて説明した本発明の実施の形態３によるＰＬＬと同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整される。
【０２５４】
図２３に示す半導体集積回路には、図示されてはいないが、本発明の実施の形態１と同一のキャリブレーション動作を実行する中央処理ユニット(ＣＰＵ)が含まれている。この中央処理ユニット(ＣＰＵ)は、図２３３のＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように、調整信号Ｔ、調整信号Ｌ、調整信号Ｇ、選択信号Ｓ、制御信号Ｒをレジスタ(Ｒｅｇ)１０からＰＬＬに供給する。従って、レジスタ(Ｒｅｇ)１０は調整信号Ｔ、調整信号Ｌ、調整信号Ｇ、選択信号Ｓ、制御信号Ｒの各制御データを格納する複数の制御レジスタを含み、中央処理ユニット(ＣＰＵ)は実施の形態１と同一のキャリブレーション動作の制御ステップに従ってレジスタ(Ｒｅｇ)１０の制御データを更新するものである。
【０２５５】
［実施の形態７］
図３１は、本発明の実施の形態７による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０２５６】
図３１に示すＰＬＬが図１に示した本発明の実施の形態１によるＰＬＬと相違するのは、図１のＰＬＬに含まれたチャージポンプ(ＣＰ)２が第１チャージポンプ(ＣＰＭ)２ａと第２チャージポンプ(ＣＰＳ)２ｂとに置換されていることである。図３１に示すＰＬＬのループフィルタ(ＬＰ)３は、零点周波数ｆ１を決定する抵抗Ｒ１と容量Ｃ１とを含み、極周波数ｆ２は抵抗Ｒ１と容量Ｃ１と容量Ｃ２とで主として決定される。尚、ループフィルタ(ＬＰ)３は、抵抗Ｒ２と容量Ｃ４とからなるローパスフィルタを含んでいる。
【０２５７】
図３１に示すＰＬＬでは、第１チャージポンプ(ＣＰＭ)２ａの充電制御入力端子と第２チャージポンプ(ＣＰＳ)２ｂの放電制御入力端子とに位相周波数比較器(ＰＦＤ)１のアップ出力信号ＵＰが供給され、第１チャージポンプ(ＣＰＭ)２ａの放電制御入力端子と第２チャージポンプ(ＣＰＳ)２ｂの充電制御入力端子とに位相周波数比較器(ＰＦＤ)１のダウン出力信号ＤＮが供給される。従って、第１チャージポンプ(ＣＰＭ)２ａと第２チャージポンプ(ＣＰＳ)２ｂとは、位相周波数比較器(ＰＦＤ)１のアップ出力信号ＵＰおよびダウン出力信号ＤＮに応答して相互に逆相に駆動されている。
【０２５８】
更に、第１チャージポンプ(ＣＰＭ)２ａの充放電電流ｉ１と第２チャージポンプ(ＣＰＳ)２ｂの充放電電流ｉ２との比率β(ｉ２／ｉ１)は、例えば、０．９等の所定の値に設定されている。ループフィルタ(ＬＰ)３の抵抗Ｒ１と容量Ｃ１とによって零点周波数ｆ１が設定される際に、時定数Ｃ１Ｒ１を比率βで割算する関係式によって零点周波数ｆ１が設定される。
【０２５９】
従って、同一の値の零点周波数ｆ１を設定する際に、小さな容量値の容量Ｃ１を使用できるので、ループフィルタ(ＬＰ)３を容易に半導体集積回路の半導体チップに内蔵することができる。尚、第１と第２のチャージポンプを含みループフィルタの半導体集積回路への内蔵化を容易としたＰＬＬは、特開２００５−１８４７７１号公報に記載されているので、参照されたい。
【０２６０】
また、図３１に示すＰＬＬの第１チャージポンプ(ＣＰＭ)２ａと第２チャージポンプ(ＣＰＳ)２ｂは、冒頭で説明したようにそれぞれ図３０に示すような特性を持つものである。従って、図３１に示すＰＬＬの電圧制御発振器(ＶＣＯ)のジッタ特性は、図２８に示した微細化ＣＭＯＳ製造プロセスによる周波数制御感度Kvの増大と図３０の略中央部分に示したチャージポンプ２の特性での周波数制御感度Kvの増大とから、考慮されなければならない。
【０２６１】
従って、図３１に示すＰＬＬも、図１乃至図７と図１９と図３２乃至図３３にて説明した本発明の実施の形態１によるＰＬＬと同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整されるものである。
【０２６２】
更に、図３１に示すＰＬＬは、分周比Ｎと異なる分周比Ｎ＋１とに定期的に変更されることによって平均分周比が少数以下の値となるΣΔ変調器を分周器６として使用することによりフラクショナルＰＬＬとして動作するものである。このフラクショナルＰＬＬでは、分周器６としてのΣΔ変調器の量子化雑音がＰＬＬの帯域を通過するので、ＰＬＬの雑音スペクトラムが増加する。
【０２６３】
このように、図３１に示すＰＬＬがフラクショナルＰＬＬとして構成される場合にも、上述した本発明の実施の形態１と同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数制御感度Kvが所望の特性となるように調整されるものである。それによって、分周器６としてのΣΔ変調器の量子化雑音によるフラクショナルＰＬＬの雑音スペクトラムの劣化を軽減することが可能となる。
【０２６４】
［実施の形態８］
図２４は、本発明の実施の形態８による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
【０２６５】
図２４に示す実施の形態８による半導体集積回路２４１は、上述した本発明の実施の形態１乃至実施の形態７によるＰＬＬを内蔵して、このＰＬＬは半導体集積回路２４１に内蔵されたシリアルパラレル変換器やパラレルシリアル変換器等の内部回路に供給されるクロック信号を生成するものである。
【０２６６】
光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ(ＰＣ：Personal Computer)等のホスト・コンピュータに接続するためのインターフェースとして、標準規格のＡＴＡ(Advanced Technology Attachment)が一般的である。ＡＴＡ規格を使用することによって、各種の記憶メディアが同一のコマンドと制御ソフトウェアによっホスト・てコンピュータに接続されることが可能となる。この実施の形態８では、記憶メディアとして光ディスク記録再生装置が採用され、この光ディスク記録再生装置がホスト・コンピュータとＡＴＡ(ＡＴＡＰＩ：Advanced Technology Attachment Packet Interface)によって接続される。
【０２６７】
図２４に示す実施の形態８による光ディスク記録再生装置に搭載された半導体集積回路２４１は、ホスト・コンピュータ２４２と接続されたＡＴＡインターフェース(ＡＴＡＰＩ)２４１１を含んでいる。
【０２６８】
光ディスク記録再生装置の記憶メディアとしての光ディスク２４３に光ビームを照射してデータの読み出しとデータの書き込みとを行う光ピックアップ２４４には、半導体集積回路２４１の信号処理ユニット(READWRITE)２４１２が接続されている。この信号処理ユニット２４１２には、基準電圧生成器(ＢＧＲ)２４１３と水晶発振子２４５とが接続されている。
【０２６９】
信号処理ユニット２４１２から光ディスク２４３の読み出しパラレルデータはシリアライザ２４１１４に供給され、シリアライザ２４１１４内部のパラレルシリアル変換器はＰＬＬ２４１１５から生成されるクロックＣＬＫに同期した読み出しシリアルデータＲＸをホスト・コンピュータ２４２に供給する。
【０２７０】
一方、クロックデータリカバリユニット(ＣＤＲ)２４１１２にはホスト・コンピュータ２４２からの書き込みシリアルデータＴＸは供給され、クロックデータリカバリユニット(ＣＤＲ)２４１１２はＰＬＬ２４１１３を利用して書き込みシリアルデータＴＸに含まれたクロックデータＣＬＫとシリアルデータを抽出してデシリアライザ(ＤＥＳ)２４１１１に供給する。デシリアライザ(ＤＥＳ)２４１１１は、供給されたクロックデータＣＬＫに同期した書き込みパラレルデータを信号処理ユニット２４１２に供給する。
【０２７１】
図２４に示す実施の形態８による半導体集積回路２４１に内蔵されたデータ読み出しのためのＰＬＬ２４１１５とデータ書き込みのためのＰＬＬ２４１１３とに上述した本発明の実施の形態１乃至実施の形態７によるＰＬＬを採用するものである。それによって、光ディスク２４３からの安定したデータ読み出し動作と光ディスク２４３への安定したデータ書き込み動作とを可能とする光ディスク装置を構成することが可能となるものである。
【０２７２】
［実施の形態９］
図２５は、本発明の実施の形態９による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
【０２７３】
図２５に示す実施の形態９による半導体集積回路２５１の信号処理ユニット(READWRITE)２５１２は、上述した本発明の実施の形態１乃至実施の形態７によるＰＬＬを内蔵するものである。
【０２７４】
図２５に示す実施の形態９による光ディスク記録再生装置に搭載された半導体集積回路２５１も、ホスト・コンピュータ２５２と接続されたＡＴＡインターフェース(ＡＴＡＰＩ)２５１１を含むものである。このＡＴＡインターフェース(ＡＴＡＰＩ)２５１１は、図２４に示す実施の形態８の半導体集積回路２４１のＡＴＡインターフェース(ＡＴＡＰＩ)２４１１と同一の内部構成を採用することが可能である。
【０２７５】
光ディスク記録再生装置の記憶メディアとしての光ディスク２５３に光ビームを照射してデータの読み出しとデータの書き込みとを行う光ピックアップ２５４には、半導体集積回路２５１の信号処理ユニット(READWRITE)２５１２が接続されている。この信号処理ユニット２５１２には、基準電圧生成器(ＢＧＲ)２５１３と水晶発振子２５５とが接続されている。
【０２７６】
光ピックアップ２５４からの読み出しデータは信号処理ユニット２５１２の読み出し論理回路２５１２３とＰＲＭＬ方式の読み出し信号処理回路２５１２４とに供給され、ＰＲＭＬ方式の読み出し信号処理回路２５１２４の内部のＰＬＬにより光ピックアップ２５４からの読み出しデータに含まれたクロック信号が再生される。尚、ＰＲＭＬはPartial Response Mostly Likelihoodの略である。このＰＲＭＬ方式の読み出し信号処理回路２５１２４によって再生されたクロック信号を使用して読み出し論理回路２５１２３は光ピックアップ２５４からの読み出しデータをデータ処理して、読み出し論理回路２５１２３の処理データはＡＴＡインターフェース(ＡＴＡＰＩ)２５１１に供給される。
【０２７７】
ＡＴＡインターフェース(ＡＴＡＰＩ)２４１１からの書き込みデータは信号処理ユニット２５１２の書き込み論理回路２５１２１に供給される。この書き込み論理回路２５１２１はＰＬＬ２５１２２から供給されるクロック信号に同期して、ＡＴＡインターフェース(ＡＴＡＰＩ)２４１１からの書き込みデータを処理して光ピックアップ２５４に供給する。
【０２７８】
図２５に示す実施の形態９による半導体集積回路２５１の信号処理ユニット２５１２に内蔵されたＰＲＭＬ方式の読み出し信号処理回路２５１２４の内部のＰＬＬとデータ書き込み用のＰＬＬ２５１２２とに上述した本発明の実施の形態１乃至実施の形態７によるＰＬＬを採用するものである。それによって、光ディスク２４３からの安定したデータ読み出し動作と光ディスク２４３への安定したデータ書き込み動作とを可能とする光ディスク装置を構成することが可能となるものである。
【０２７９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２８０】
例えば、図３１の本発明の実施の形態７によるＰＬＬのセレクタ(ＳＥＬ)７を、図８に示す本発明の実施の形態２によるＰＬＬのセレクタ(ＳＥＬ)７の形式に置換することが可能である。この場合には、図８乃至図１１にて説明した本発明の実施の形態２によるＰＬＬと同様なキャリブレーション動作によって、電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整されることが可能である。
【０２８１】
また更に、図３１の本発明の実施の形態７によるＰＬＬのセレクタ(ＳＥＬ)７を、図１２に示す本発明の実施の形態２によるＰＬＬのセレクタ(ＳＥＬ)７の形式に置換することが可能である。この場合には、図１２乃至図１８にて説明した本発明の実施の形態３によるＰＬＬと同様なキャリブレーション動作によって、電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整されることが可能である。
【０２８２】
更に、図３や図１４や図１８に示した電圧電流変換器(ＶＩＣ)８１において調整信号Ｔ、Ｏ、Ｌ、Ｇの値による電流Ｉc、Ｉr、ＮＬＩlim等の制御感度は、図４に示すようにＭＯＳトランジスタ８１２２、８１２３のゲートに接続されたセレクタ８１２４、８１２５の調整信号による設定により調整していた。しかし、それ以外の方法としては、前記特許文献１に記載されたように、電圧電流変換器の変換ＭＯＳトランジスタのソースと接地電位との間の変換抵抗の抵抗値を調整信号の値によって設定することもできる。
【図面の簡単な説明】
【０２８３】
【図１】図１は、本発明の実施の形態１による半導体集積回路に内蔵されたＰＬＬの全体の構成を説明するための図である。
【図２】図２は、図１に示した本発明の実施の形態１によるＰＬＬに含まれた電圧制御発振器の構成を示す図である。
【図３】図３は、図２に示した電圧制御発振器に含まれた電圧電流変換器の構成を示す図である。
【図４】図４は、図３に示した電圧電流変換器に含まれる周波数制御感度トリミングＮチャンネルＭＯＳトランジスタの構成を示す図である。
【図５】図５は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作を説明する図である。
【図６】図６は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作においてオフセット周波数調整信号の更新に応答して、電圧制御発振器の出力信号のオフセット周波数が増加する様子を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作において周波数制御感度調整信号の更新に応答して、電圧制御発振器の出力信号の周波数が増加する様子を示す図である。
【図８】図８は、本発明の実施の形態２による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図９】図９は、図８に示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作を説明する図である。
【図１０】図１０は、図８に示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作においてオフセット周波数調整信号の更新に応答して、電圧制御発振器の出力信号のオフセット周波数が増加する様子を示す図である。
【図１１】図１１は、図８と図９とに示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作において周波数制御感度調整信号の更新に応答して、電圧制御発振器の出力信号の周波数が増加する様子を示す図である。
【図１２】図１２は、本発明の実施の形態３による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図１３】図１３は、図１２に示した本発明の実施の形態３によるＰＬＬに含まれた電圧制御発振器の構成を示す図である。
【図１４】図１４は、図１３に示した電圧制御発振器に含まれる電圧電流変換器の構成を示す図である。
【図１５】図１５は、図１２乃至図１４に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作を説明する図である。
【図１６】図１６は、図１２乃至図１５に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作にて調整信号Ｔ、調整信号Ｌの更新と調整信号Ｔ、調整信号Ｌの更新とに応答して、電圧制御発振器の出力信号の発振周波数が増加する様子を示す図である。
【図１７】図１７は、図１２乃至図１６に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作において調整信号Ｇの更新に応答して、電圧制御発振器の出力信号の周波数が増加する様子を示す図である。
【図１８】図１８は、図１３に示した電圧制御発振器に含まれる電圧電流変換器の他の構成を示す図である。
【図１９】図１９は、図４に示す周波数制御感度トリミングＮチャンネルＭＯＳトランジスタに含まれるセレクタの構成を示す図である。
【図２０】図２０は、図２と図２６とに示す電圧制御発振器の電流制御発振器の各遅延回路の構成を示す図である。
【図２１】図２１は、本発明の実施の形態４による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図２２】図２２は、本発明の実施の形態５による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図２３】図２３は、本発明の実施の形態６による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図２４】図２４は、本発明の実施の形態８による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
【図２５】図２５は、本発明の実施の形態９による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
【図２６】図２６は、本発明に先立って本発明者等により検討されたＰＬＬに含まれる電圧制御発振器を示す図である。
【図２７】図２７は、図２６に示す電圧制御発振器の電圧電流変換器の構成を示す図である。
【図２８】図２８は、本発明に先立って本発明者等により検討された図２６に示す電圧制御発振器の発振周波数対制御電圧の周波数制御感度の特性を示す図である。
【図２９】図２９は、本発明に先立って本発明者等によって検討されたチャージポンプの構成を示す図である。
【図３０】図３０は、図２９に示すチャージポンプにおいて充電電流源、放電電流源に流れる電流とチャージポンプの出力端子の制御電圧との関係を示す図である。
【図３１】図３１は、本発明の実施の形態７による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図３２】図３２は、図３に示した電圧電流変換器の動作を説明する図である。
【図３３】図３３は、図３に示した電圧電流変換器の動作を説明する図である。
【図３４】図３４は、図２７の電圧電流変換器を含み図２６に示した本発明者等によって本発明に先立って検討された電圧制御発振器の周波数特性Ｌ１と図１乃至図７と図３２および図３３とで説明した本発明の実施の形態１による電圧制御発振器の周波数特性Ｌ２とを示す図である。
【図３５】図３５は、図１４に示す電圧電流変換器における制御電圧Ｖcに対するＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpの依存性を示す図である。
【符号の説明】
【０２８４】
１ 位相周波数比較器
２ チャージポンプ
３ ループフィルタ
６ 分周器
７ セレクタ
８ 電圧制御発振器
９ キャリブレーション調整ユニット
１０ レジスタ
Ｆref 基準信号
Ｆb 帰還信号
Ｆvco 発振出力信号
ＧＮＤ 接地電位
ＶREF 参照電圧
ＶREF1 第１基準電圧
ＶREF2 第２基準電圧
Ｓ 選択信号
Ｒ 制御信号
８１ 電圧電流変換器
５２ 電流制御発振器(リング発振器)
５２１、５２２、５２３ 遅延回路
５２１１〜５２１５ ＰチャンネルＭＯＳトランジスタ
５２１６、５２１７ ＮチャンネルＭＯＳトランジスタ
Ｖc 制御電圧
Ｔ 周波数制御感度調整信号
Ｏ オフセット周波数調整信号
Ｔ、Ｌ、Ｇ 調整信号
ＶLIM 基準電圧
ＶDD 電源電圧
Ｉc ドレイン電流
Ｉr ドレインオフセット電流
Ｉp 制御電流
Ｖp 出力電圧
８１１ ＰチャンネルＭＯＳトランジスタ
８１２、８１３、８１４ ＮチャンネルＭＯＳトランジスタ
８１２１、８１２２、８１２３ ＮチャンネルＭＯＳトランジスタ
８１２４、８１２５ セレクタ
８１２４４ ＣＭＯＳインバータ
８１２４１、８１２４３ ＮチャンネルＭＯＳトランジスタ
８１２４２ ＰチャンネルＭＯＳトランジスタ
８１ｐ１〜８１ｐ５ ＰチャンネルＭＯＳトランジスタ
８１ｎ１〜８１ｎ７ ＮチャンネルＭＯＳトランジスタ
２４３、２５３ ディスク
２４４、２５４ ピックアップ
２４５、２５５ 水晶発振子
２４１、２５１ 半導体集積回路
２４２、２５２ ホスト・コンピュータ
２４１１、２５１１ ＡＴＡインターフェース
２４１２、２５１２ 信号処理ユニット
２４１３、２５１３ 基準電圧発生器
【技術分野】
【０００１】
本発明は、ＰＬＬを内蔵する半導体集積回路に関するもので、特に半導体集積回路の製造プロセスが多少のばらつきを持ったとしても、所望の周波数特性を有することが可能なＰＬＬを提供するのに有益な技術に関する。
【背景技術】
【０００２】
フェーズ・ロックッド・ループ(ＰＬＬ：Phase Locked Loop)は、良く知られているように、電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)と位相比較器とループフィルタと分周器とを含むものである。位相比較器の出力がループフィルタを介して電圧制御発振器(ＶＣＯ)の発振制御入力端子に供給され、位相比較器の一方の入力端子に安定な基準信号が供給される一方、位相比較器の他方の入力端子には分周器を介して電圧制御発振器(ＶＣＯ)の出力信号が負帰還される。従って、温度変化や経時変化や電源変動等に対して、電圧制御発振器(ＶＣＯ)の出力周波数を安定化することが可能となり、ＶＣＯの出力信号は半導体集積回路の安定なクロック信号等として使用されることができる。
【０００３】
例えば、ハードディスク(HDD)やコンパクトディスク(CD)やデジタルビデオディスク(DVD)やブルーレイディスク(BD：Blue-ray Disk)等の記録媒体をアクセスするディスク記録再生装置に搭載される半導体集積回路に内蔵されるＰＬＬは、記録媒体のアクセス速度を決定するクロック信号を生成する一方、パーソナルコンピュータ等のホスト機器と半導体集積回路とのインターフェースでのデータ転送レートを決定するクロック信号を生成するものである。
【０００４】
従って、半導体集積回路に内蔵されるＰＬＬが所望の特性を満足するように、半導体集積回路の出荷時または通常動作の直前のキャリブレーション動作期間等にＰＬＬの特性を調整するキャリブレーション機能が必要となる。
【０００５】
特に、アナログ・デジタル混載信号処理ＬＳＩ(以後、アナデジ混載ＬＳＩと称する)等の半導体集積回路においては、アナログ回路である電圧制御発振器(ＶＣＯ)は高周波数の出力信号を生成するとともに周波数ジッタを低減するために周波数制御感度を比較的低く抑制することが求められる。
【０００６】
さらに、汎用アナデジ混載ＬＳＩは、量産製造工程で生産されるために、製造プロセスのばらつきを抑制する必要がある。例えば、アナデジ混載ＬＳＩには、論理回路の動作クロックを生成する目的や、送信信号クロックを生成する目的で、ＰＬＬが搭載される。このＰＬＬに含まれる電圧制御発振器(ＶＣＯ)等のアナログ回路は、製造プロセスのばらつきでその特性が大きく変化する。特に微細化プロセス等の製造プロセスのばらつきが大きい場合や、自動車搭載部品として使用される場合等の温度変化が大きい動作環境を想定する場合には、ＰＬＬに含まれる電圧制御発振器(ＶＣＯ)等が所望の特性を満足することができない場合がある。従って、従来からＰＬＬの電圧制御発振器(ＶＣＯ)を所望の特性とするための種々の提案が、行われている。
【０００７】
まず、下記特許文献１には、電圧制御発振器(ＶＣＯ)の発振周波数を制御する制御電圧をリング発振器の動作電流に変換する動作電流制御部の電圧電流変換器の変換ＭＯＳトランジスタのゲートに供給して、変換ＭＯＳトランジスタのドレイン電流をカレントミラーの入力端子に供給して、カレントミラーの出力端子の電流によってリング発振器の動作電流を決定することが記載されている。変換ＭＯＳトランジスタのソースと接地電位との間の変換抵抗が、低抵抗と高抵抗とに選択可能とされている。変換抵抗として低抵抗を選択した場合には、所定の制御電圧に応答してリング発振器の動作電流が大きな値となり、高周波数の発振信号を生成することができる。それに対して変換抵抗として高抵抗を選択した場合には、所定の制御電圧に応答してリング発振器の動作電流が小さな値となって、低周波数の発振信号を生成することができる。更に下記特許文献１には、制御電圧がゼロボルトであってもリング発振器の動作電流が微小値となって、極めて低い周波数で発振するような他の抵抗を、電圧電流変換器のカレントミラーの入力端子と接地電位との間に接続することも記載されている。
【０００８】
また、下記特許文献２でも、電圧電流変換器の変換ＭＯＳトランジスタのゲートに制御電圧を供給してこのトランジスタのドレイン電流をカレントミラーの入力端子に供給して、カレントミラーの出力端子からの電流によって電圧制御発振器(ＶＣＯ)のリング発振器の動作電流を決定している。更に、下記特許文献２には、微細製造プロセスによるＭＯＳトランジスタの低耐圧化によってリング発振器の動作電流を生成する電圧電流変換器の変換ＭＯＳトランジスタでの発振周波数対制御電圧の周波数制御感度が高くなってジッタ特性が劣化すると言う問題を解決することが記載されている。この問題を解決するために、下記特許文献２でも、制御電圧がゼロボルトであってもリング発振器の動作電流が微小値となって極めて低い周波数で発振するような他の電流ミラー回路を電圧電流変換器のカレントミラーの入力端子と接地電位との間に接続することも記載されている。
【０００９】
更に、下記特許文献３にも、下記特許文献２と同様に、電圧制御発振器(ＶＣＯ)で制御電圧がゼロボルトであってもリング発振器の動作電流が微小値となって極めて低い周波数で発振するようなオフセット電流付加回路を電圧電流変換器のカレントミラーの入力端子と接地電位との間に接続することも記載されている。ただし、下記特許文献３に記載の電圧電流変換器は差動型電圧電流変換器となっており、下記特許文献２に記載の電圧電流変換器より大きな素子数となっている。
【００１０】
【特許文献１】特開２００３−１５２５０７号 公報
【特許文献２】特開２００７−１２９５０１号 公報
【特許文献３】特開２００３−２２９７６４号 公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明者等は本発明に先立って、ディスク記録再生装置に搭載される半導体集積回路に内蔵されるＰＬＬの研究・開発に従事した。
【００１２】
図２６は、本発明に先立って本発明者等により検討されたＰＬＬに含まれる電圧制御発振器(ＶＣＯ)を示す図である。
【００１３】
図２６に示す電圧制御発振器(ＶＣＯ)５は、電圧電流変換器(ＶＩＣ)５１と電流制御発振器(ＣＣＯ：Current Controlled Oscillator)５２とを含んでいる。リング発振器として構成された電流制御発振器(ＣＣＯ)５２は、奇数段の遅延回路５２１、５２２、５２３を含んでいる。
【００１４】
最終段の遅延回路５２３の反転出力信号Ｆvcobと非反転出力信号Ｆvcoは、初段の遅延回路５２１の非反転入力端子と反転入力端子にそれぞれ供給される。初段の遅延回路５２１の反転出力信号と非反転出力信号は、次段の遅延回路５２２の非反転入力端子と反転入力端子にそれぞれ供給される。次段の遅延回路５２２の反転出力信号と非反転出力信号は、最終段の遅延回路５２３の非反転入力端子と反転入力端子にそれぞれ供給される。
【００１５】
電圧制御発振器(ＶＣＯ)５の発振周波数を制御するための制御電圧(Ｖc)が電圧電流変換器(ＶＩＣ)５１の入力端子に供給されると変換器(ＶＩＣ)５１は電圧電流変換を実行して、変換器(ＶＩＣ)５１内部で変換電流が生成され、この変換電流は出力電圧(Ｖp)に変換される。電圧電流変換器(ＶＩＣ)５１の出力端子から生成される出力電圧(Ｖp)は電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)５の発振周波数が決定される。
【００１６】
図２０は、図２６に示す電圧制御発振器(ＶＣＯ)５の電流制御発振器(ＣＣＯ)５２の各遅延回路５２１、５２２、５２３の構成を示す図である。
【００１７】
図２０に示す遅延回路５２１(５２２、５２３)は非反転入力端子と反転入力端子としてそれぞれ機能する第１入力端子ｉ１と第２入力端子ｉ２とを含む一方、反転出力端子と非反転端子としてそれぞれ機能する第１出力端子ｏ１と第２出力端子ｏ２とを含んでいる。
【００１８】
第１入力端子ｉ１にはＰチャンネルＭＯＳトランジスタ５２１２のゲートとＮチャンネルＭＯＳトランジスタ５２１６のゲートが接続され、第１出力端子ｏ１にはＰチャンネルＭＯＳトランジスタ５２１２のドレインとＮチャンネルＭＯＳトランジスタ５２１６のドレインとＰチャンネルＭＯＳトランジスタ５２１３のドレインとＰチャンネルＭＯＳトランジスタ５２１４のゲートが接続されている。
【００１９】
第２入力端子ｉ２にはＰチャンネルＭＯＳトランジスタ５２１５のゲートとＮチャンネルＭＯＳトランジスタ５２１７のゲートが接続され、第２出力端子ｏ２にはＰチャンネルＭＯＳトランジスタ５２１５のドレインとＮチャンネルＭＯＳトランジスタ５２１７のドレインとＰチャンネルＭＯＳトランジスタ５２１４のドレインとＰチャンネルＭＯＳトランジスタ５２１３のゲートが接続されている。
【００２０】
２個のＮチャンネルＭＯＳトランジスタ５２１６、５２１７のソースは接地電位ＧＮＤに接続され、４個のＰチャンネルＭＯＳトランジスタ５２１２、５２１３、５２１４、５２１５のソースはバイアス用ＰチャンネルＭＯＳトランジスタ５２１１のドレイン・ソース経路を介して電源電圧ＶDDに接続されている。また、バイアス用ＰチャンネルＭＯＳトランジスタ５２１１のゲートには、図２６に示した電圧制御発振器(ＶＣＯ)５の電圧電流変換器(ＶＩＣ)５１の出力端子から生成される出力電圧(Ｖp)が供給される。従って、図２６に示す電圧制御発振器(ＶＣＯ)５の電流制御発振器(ＣＣＯ)５２を構成する遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)５の発振周波数が決定される。
【００２１】
図２７は、図２６に示す電圧制御発振器(ＶＣＯ)５の電圧電流変換器(ＶＩＣ)５１の構成を示す図である。
【００２２】
図２７に示す電圧電流変換器(ＶＩＣ)５１は、電圧電流変換素子として機能するＮチャンネルＭＯＳトランジスタ５１１と電流電圧変換素子として機能するＰチャンネルＭＯＳトランジスタ５１２とを含んでいる。ソースが接地電圧ＧＮＤに接続されたＮチャンネルＭＯＳトランジスタ５１１のゲートに供給される制御電圧(Ｖc)に応答して、ドレインから変換電流(Ｉp)が生成されてＰチャンネルＭＯＳトランジスタ５１２に供給される。ソースが電源電圧ＶDDに接続されたＰチャンネルＭＯＳトランジスタ５１２のゲートとドレインとが接続されているので、ＰチャンネルＭＯＳトランジスタ５１２はダイオードとして動作する。従って、ＮチャンネルＭＯＳトランジスタ５１１のドレインからの変換電流(Ｉp)は、ダイオードとしてのＰチャンネルＭＯＳトランジスタ５１２によって出力電圧(Ｖp)に変換されるものである。
【００２３】
図２７に示す電圧電流変換器(ＶＩＣ)５１のＰチャンネルＭＯＳトランジスタ５１２の両端に生成される出力電圧(Ｖp)が図２０に示す遅延回路５２１(５２２、５２３)内部のバイアス用ＰチャンネルＭＯＳトランジスタ５２１１のソース・ゲート間に供給される。従って、図２６に示す電圧制御発振器(ＶＣＯ)５の電流制御発振器(ＣＣＯ)５２を構成する遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)５の発振周波数が決定される。
【００２４】
図２８は、本発明に先立って本発明者等により検討された図２６に示す電圧制御発振器(ＶＣＯ)５の発振周波数対制御電圧の周波数制御感度の特性を示す図である。図２８の縦軸は発振出力信号ＦＶＣＯの周波数を示し、図２８の横軸は電圧電流変換器(ＶＩＣ)５１に供給される制御電圧Ｖcのレベルを示している。
【００２５】
また、図２８には、図２６に示す電圧制御発振器(ＶＣＯ)５を最小線幅が０．１８μｍの非微細化ＣＭＯＳ製造プロセスで製造した場合の特性と、図２６に示す電圧制御発振器(ＶＣＯ)５を最小線幅が４５ｎｍの微細化ＣＭＯＳ製造プロセスで製造した場合の特性とが示されている。
【００２６】
例えば０．１８μｍ非微細化ＣＭＯＳ製造プロセスでは、電源電圧ＶDDが１．８ボルトであり、図２７に示す電圧電流変換器(ＶＩＣ)５１の電圧電流変換素子であるＮチャンネルＭＯＳトランジスタ５１１のしきい値電圧が比較的大きな値Ｖth180とする。すると、ＰＬＬの出力周波数(Fo)とＰＬＬのロック状態での制御電圧Ｖcの電圧が設定されると、発振周波数対制御電圧の周波数制御感度Ｋv180が決定される。図２８に示す例では、ロック状態での制御電圧Ｖcが例えば１．３ボルトとすると、周波数制御感度(Kv180)はKv＝Fo/(1.3V−Vth180)と比較的小さな値なる。
【００２７】
一方、最小線幅が４５ｎｍの微細化ＣＭＯＳ製造プロセスでは、電源電圧ＶDDが例えば１．０ボルトで、図２７に示す電圧電流変換器(ＶＩＣ)５１の電圧電流変換素子であるＮチャンネルＭＯＳトランジスタ５１１のしきい値電圧が比較的小さな値Ｖth45とする。ＰＬＬのロック状態での制御電圧Ｖcの電圧が、例えば０．７ボルトとすると、周波数制御感度(Kv45)はKv＝Fo/(0.7−Vth45)と比較的大きな値なる。
【００２８】
このように、微細化ＣＭＯＳ製造プロセスによる低しきい値電圧と低電源電圧とによって周波数制御感度Kvが大きくなる傾向がある。しかし周波数制御感度Kvの値が高すぎる場合には、制御電圧Ｖcに含まれるノイズによって電圧制御発振器(ＶＣＯ)の発振出力周波数が大きく変動するので良好なジッタ特性が得られないと言う問題を生じるものである。
【００２９】
また、微細化ＣＭＯＳ製造プロセスによって周波数制御感度Kvが大きくなると、それによってＰＬＬの周波数帯域も広帯域化される。しかし、電子機器の種々の規格等で規定される雑音スペクトラムやその他の特性を満足するためにはＰＬＬの周波数帯域をある程度の範囲で制限される必要性があるが、微細化ＣＭＯＳ製造プロセスによるＰＬＬの広帯域化よって種々の規格を遵守することが困難となる傾向となっている。
【００３０】
更に、半導体集積回路の微細化ＭＯＳトランジスタのしきい値電圧が小さくなることによりしきい値電圧の相対的なばらつきが大きくなることによって、周波数制御感度Kv等のＰＬＬの周波数特性のばらつきも大きくなると言う問題も明らかとされた。
【００３１】
一方、ＰＬＬでは、位相周波数比較器の出力はチャージポンプの入力に供給され、電圧制御発振器(ＶＣＯ)の発振周波数を制御する制御電圧Ｖcを生成するループフィルタがチャージポンプの出力の充放電によって駆動される。しかし、このチャージポンプの特性も、微細化ＣＭＯＳ製造プロセスの影響を受けることも、本発明者等の検討によって明らかとされた。
【００３２】
図２９は、本発明に先立って本発明者等によって検討されたチャージポンプの構成を示す図である。
【００３３】
図２９に示すチャージポンプ２は、充電電流を生成する電流源２５と位相周波数比較器のアップ出力ＵＰにより駆動されるＰチャンネルＭＯＳトランジスタ２６と、位相周波数比較器のダウン出力ＤＮにより駆動されるＮチャンネルＭＯＳトランジスタ２７と放電電流を生成する電流源２８とを含んでいる。
【００３４】
充電電流源２５と放電電流源２８の定電流をＩcpとして、充電電流源２５のＰチャンネルＭＯＳトランジスタのオン抵抗としきい値電圧とをそれぞれＲonpとＶthpとして、放電電流源２８のＮチャンネルＭＯＳトランジスタのオン抵抗としきい値電圧とをそれぞれＲonnとＶthnとする。
【００３５】
チャージポンプ２のＰチャンネルＭＯＳトランジスタ２６のドレインとＮチャンネルＭＯＳトランジスタ２７のドレインとが接続された出力端子から、電圧制御発振器(ＶＣＯ)の発振周波数を制御するループフィルタの制御電圧Ｖcが生成されるものである。しかし、このチャージポンプ２の充電電流源２５と放電電流源２８とが所定の定電流Ｉcpを流すことが可能な動作範囲は、下記のように限定されるものである。
【００３６】
図３０は、図２９に示すチャージポンプ２において充電電流源２５、放電電流源２８に流れる電流Ｉcpとチャージポンプ２の出力端子の制御電圧Ｖcとの関係を示す図である。
【００３７】
図３０の略中央部分では制御電圧Ｖcの値は電源電圧ＶDDの略半分であり、充電電流源２５のＰチャンネルＭＯＳトランジスタと放電電流源２８のＮチャンネルＭＯＳトランジスタはそれぞれ飽和領域で動作する。従って、図３０の略中央部分では、充電電流源２５のＰチャンネルＭＯＳトランジスタと放電電流源２８のＮチャンネルＭＯＳトランジスタは、それぞれ所定の定電流Ｉcpを流すことができる。
【００３８】
しかし、チャージポンプ２の出力端子の制御電圧Ｖcが低下して、制御電圧ＶcがＶthn＋Ｉcp＊Ｒonnのレベルよりも低くなると、放電電流源２８のＮチャンネルＭＯＳトランジスタは線形領域にて動作するようになる。従って、放電電流源２８のＮチャンネルＭＯＳトランジスタのドレイン電流は低いドレイン・ソース電圧に比例して低下するので、放電電流源２８のＮチャンネルＭＯＳトランジスタの充電電流は所定の定電流Ｉcpよりも小さな値となる。
【００３９】
一方、チャージポンプ２の出力端子の制御電圧Ｖcが上昇して、制御電圧ＶcがＶDD−Ｖthp−Ｉcp＊Ｒonpのレベルよりも高くなると、充電電流源２５のＰチャンネルＭＯＳトランジスタは線形領域にて動作するようになる。従って、充電電流源２５のＰチャンネルＭＯＳトランジスタのドレイン電流は低いソース・ドレイン電圧に比例して低下するので、充電電流源２５のＰチャンネルＭＯＳトランジスタの放電電流は所定の定電流Ｉcpよりも小さな値となる。
【００４０】
従って、図３０の左右の部分でチャージポンプ２の出力端子の制御電圧Ｖcが変化する場合の電圧制御発振器(ＶＣＯ)の周波数制御感度と比較すると、図３０の略中央部分で制御電圧Ｖcが変化する場合の電圧制御発振器(ＶＣＯ)の周波数制御感度の値は高くなるものである。
【００４１】
従って、図２８に示した微細化ＣＭＯＳ製造プロセスによる周波数制御感度Kvの増大と図３０の略中央部分に示したチャージポンプ２の出力の制御電圧Ｖcが比較的高い領域での周波数制御感度Kvの増大とを考慮して、ＰＬＬの電圧制御発振器(ＶＣＯ)のジッタ特性を考慮する必要があることが本発明者等の検討によって検討により明らかとされた。
【００４２】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００４３】
従って、本発明の目的とするところは、半導体集積回路の製造プロセスが多少のばらつきを持ったとしても所望の周波数特性を有することが可能なＰＬＬを提供することにある。
【００４４】
更に、本発明の他の目的とするところは、ＰＬＬの電圧制御発振器の周波数制御感度を所望の特性に設定することにある。
【００４５】
また本発明の更に他の目的とするところは、ＰＬＬの電圧制御発振器のジッタ特性を改善することにある。
【００４６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４７】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４８】
すなわち、本発明の代表的な半導体集積回路は、フェーズ・ロックッド・ループ(ＰＬＬ)と制御ユニット(９)とを具備する。
【００４９】
前記フェーズ・ロックッド・ループは、位相周波数比較器(１)とループフィルタ(３)と電圧制御発振器(８)と分周器(６)とを含む。
【００５０】
前記電圧制御発振器(８)は、電圧電流変換器(８１)とリング発振器(５２)とを含む(図２参照)。
【００５１】
前記リング発振器(５２)は、奇数段の遅延回路(５２１、５２２、５２３)を有する(図２参照)。
【００５２】
前記電圧電流変換器(８１)は前記制御電圧(Ｖc)に応答して制御電流(Ｉp)を生成して(図３参照)、前記制御電流(Ｉp)によって前記リング発振器(５２)の前記奇数段の遅延回路の各動作電流が設定される(図２参照)。
【００５３】
前記制御ユニット(９)は、前記フェーズ・ロックッド・ループ(ＰＬＬ)をキャリブレーション動作期間と通常動作期間とに切り換える。
【００５４】
前記通常動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はオープンループに制御される。
【００５５】
前記通常動作期間では、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号(Ｆref)の周波数と前記分周器(６)の分周数とにより決定される所定の周波数(Ｂ)とされるものである。
【００５６】
前記キャリブレーション動作期間では、前記所定のレベルの前記制御電圧(Ｖc)と略等しいレベルの基準電圧(ＶREF)が前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の計測を、前記制御ユニット(９)が実行する(図５、図７参照)。
【００５７】
前記周波数の前記計測の実行の間に前記基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記所定の周波数(Ｂ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の第１動作パラメータ(Ｔ)の値を設定することを特徴とする(図５のステップ５６〜ステップ５９参照)。
【発明の効果】
【００５８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５９】
すなわち、半導体集積回路の製造プロセスが多少のばらつきを持ったとしても、所望の周波数特性を有することが可能なＰＬＬを提供することができる。
【発明を実施するための最良の形態】
【００６０】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００６１】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、フェーズ・ロックッド・ループ(ＰＬＬ)と制御ユニット(９)とを具備する。
【００６２】
前記フェーズ・ロックッド・ループは、位相周波数比較器(１)とループフィルタ(３)と電圧制御発振器(８)と分周器(６)とを含む。
【００６３】
前記位相周波数比較器(１)の一方の入力端子と他方の入力端子には、基準信号(Ｆref)と前記分周器(６)の出力からの帰還信号(Ｆb)がそれぞれ供給可能である。
【００６４】
前記位相周波数比較器(１)の出力は前記ループフィルタ(３)を介して前記電圧制御発振器(８)の制御入力に供給され、前記電圧制御発振器(８)の出力の発振出力信号(Ｆvco)が前記分周器(６)の入力に供給され、前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の周波数は前記制御入力に供給される制御電圧(Ｖc)に応答して制御可能である(図１参照)。
【００６５】
前記電圧制御発振器(８)は、電圧電流変換器(８１)とリング発振器(５２)とを含むものである(図２参照)。
【００６６】
前記リング発振器(５２)は、奇数段の遅延回路(５２１、５２２、５２３)を有するものである(図２参照)。
【００６７】
前記電圧電流変換器(８１)は前記制御電圧(Ｖc)に応答して制御電流(Ｉp)を生成して(図３参照)、前記制御電流(Ｉp)によって前記リング発振器(５２)の前記奇数段の遅延回路の各動作電流が設定されるものである(図２参照)。
【００６８】
前記制御ユニット(９)は、前記フェーズ・ロックッド・ループ(ＰＬＬ)をキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものである。
【００６９】
前記通常動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はオープンループに制御されるものである。
【００７０】
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループ(ＰＬＬ)において前記位相周波数比較器(１)の前記出力が前記ループフィルタ(３)を介して前記電圧制御発振器(８)の前記制御入力に所定のレベルの前記制御電圧(Ｖc)として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号(Ｆref)の周波数と前記分周器(６)の分周数とにより決定される所定の周波数(Ｂ)とされるものである。
【００７１】
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)において前記所定のレベルの前記制御電圧(Ｖc)と略等しいレベルの基準電圧(ＶREF)が前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の計測を、前記制御ユニット(９)が実行するものである(図５、図７参照)。
【００７２】
前記周波数の前記計測の実行の間に前記基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記所定の周波数(Ｂ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の第１動作パラメータ(Ｔ)の値を設定することを特徴とする(図５のステップ５６〜ステップ５９参照)。
【００７３】
前記実施の形態によれば、ＰＬＬの通常動作期間にて電圧制御発振器から所定の周波数の発振出力信号が生成される所定のレベルの制御電圧と略等しいレベルの基準電圧がキャリブレーション動作期間に電圧制御発振器に供給される。このキャリブレーション動作期間の電圧制御発振器の発振出力信号の周波数の計測の間に、基準電圧が供給された電圧制御発振器の発振出力信号の周波数が所定の周波数と略等しくなるように、制御ユニットは電圧制御発振器の電圧電流変換器の第１動作パラメータの値を設定するものである。
【００７４】
従って、前記実施の形態によれば、半導体集積回路の製造プロセスが多少のばらつきを持ったとしても、所望の周波数特性を有することが可能なＰＬＬを提供することができる。
【００７５】
好適な実施の形態による半導体集積回路では、前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記制御ユニット(９)によって制御されるセレクタ(７)を更に含むものである。
【００７６】
前記セレクタ(７)は、前記通常動作期間に前記所定のレベルの前記制御電圧(Ｖc)を選択する一方、前記キャリブレーション動作期間に前記基準電圧(ＶREF)を選択して、選択された電圧を前記電圧制御発振器(８)の前記制御入力に供給することを特徴とする(図１参照)。
【００７７】
他の好適な実施の形態では、前記キャリブレーション動作期間で、前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ)の値が設定されるのに先立って、接地電位(ＧＮＤ)のレベルの前記制御電圧(Ｖc)が前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)の前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の計測を、前記制御ユニット(９)が実行するものである(図５、図７参照)。
【００７８】
前記キャリブレーション動作期間で、前記計測の実行の間に前記接地電位(ＧＮＤ)のレベルの前記制御電圧(Ｖc)が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が所定のオフセット周波数(Ａ)と略等しくなるように、前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ)の値が設定されるのに先立って前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の第２動作パラメータ(Ｏ)の値を設定することを特徴とする(図５のステップ５２〜ステップ５４参照)。
【００７９】
更に他の好適な実施の形態では、前記キャリブレーション動作期間で、前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ)の値が設定されるのに先立って、前記セレクタ(７)は前記接地電位(ＧＮＤ)のレベルの前記制御電圧(Ｖc)が前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)の前記電圧制御発振器(８)の前記制御入力に供給することを特徴とする(図１参照)。
【００８０】
より好適な実施の形態では、前記キャリブレーション動作期間で前記電圧制御発振器(８)の前記電圧電流変換器(８１)の前記第２動作パラメータ(Ｏ)の値が設定された後に、前記接地電位(ＧＮＤ)のレベルより高く前記所定のレベルの前記制御電圧(Ｖc)よりも低いレベルの他の基準電圧(ＶREF1)が前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)の前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の他の計測(図９：ステップ９４〜９５)を、前記制御ユニット(９)が更に実行するものである(図８、図９、図１０、図１１参照)。
【００８１】
前記キャリブレーション動作期間で、前記他の計測の実行の間に前記他の基準電圧(ＶREF1)が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が前記所定の周波数(Ｂ)よりも低い他の所定の周波数(Ｂ−Ｃ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ)の値を設定することを特徴とする(図９のステップ９５〜ステップ９９参照)。
【００８２】
更により好適な実施の形態では、前記キャリブレーション動作期間で前記第２動作パラメータ(Ｏ)の値が設定された後に、前記セレクタ(７)は前記他の基準電圧(ＶREF1)を前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)の前記電圧制御発振器(８)の前記制御入力に供給することを特徴とする(図８参照)。
【００８３】
具体的な一つの実施の形態による半導体集積回路では、前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記位相周波数比較器(１)の前記出力に応答して前記ループフィルタ(３)の充放電を行うチャージポンプ(２)を更に含むことを特徴とする(図１参照)。
【００８４】
より具体的な一つの実施の形態では、前記チャージポンプは第１チャージポンプ(２ａ)と第２チャージポンプ(２ｂ)とから構成されている。
【００８５】
前記第１チャージポンプ(２ａ)と前記第２チャージポンプ(２ｂ)は前記位相周波数比較器(１)の前記出力としてのアップ出力信号(ＵＰ)とダウン出力信号(ＤＮ)とに応答して相互に逆相に駆動され、前記第１チャージポンプ(２ａ)の第１充放電電流(ｉ１)と前記第２チャージポンプ(２ｂ)の第２充放電電流(ｉ２)とは所定の比率(β)に設定されている。
【００８６】
前記ループフィルタ(３)は零点周波数(ｆ１)を決定する抵抗(Ｒ１)と容量(Ｃ１)とを含み、前記抵抗(Ｒ１)の一端は前記ループフィルタ(３)の入力端子に接続され、前記抵抗(Ｒ１)の他端は前記容量(Ｃ１)を介して接地電位(ＧＮＤ)に接続される。
【００８７】
前記ループフィルタ(３)の前記抵抗(Ｒ１)の前記一端と前記他端は、前記第１チャージポンプ(２ａ)の前記第１充放電電流(ｉ１)と前記第２チャージポンプ(２ｂ)の前記第２充放電電流(ｉ２)とによってそれぞれ駆動される。
【００８８】
前記ループフィルタ(３)の前記抵抗(Ｒ１)と前記容量(Ｃ１)とは、半導体チップに内蔵されたことを特徴とする(図３１参照)。
【００８９】
更により具体的な一つの実施の形態による半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものである。
【００９０】
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェース(２４１１、２５１１)を含む。
【００９１】
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニット(２４１２、２５１２)を含む(図２４、図２５参照)。
【００９２】
前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成することを特徴とする。
【００９３】
最も具体的な一つの実施の形態では、前記ホスト・インターフェース(２４１１、２５１１)はＡＴＡインターフェースであることを特徴とする。
【００９４】
〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、フェーズ・ロックッド・ループ(ＰＬＬ)と制御ユニット(９)とを具備する。
【００９５】
前記フェーズ・ロックッド・ループは、位相周波数比較器(１)とループフィルタ(３)と電圧制御発振器(８)と分周器(６)とを含む。
【００９６】
前記位相周波数比較器(１)の一方の入力端子と他方の入力端子には、基準信号(Ｆref)と前記分周器(６)の出力からの帰還信号(Ｆb)がそれぞれ供給可能である。
【００９７】
前記位相周波数比較器(１)の出力は前記ループフィルタ(３)を介して前記電圧制御発振器(８)の制御入力に供給され、前記電圧制御発振器(８)の出力の発振出力信号(Ｆvco)が前記分周器(６)の入力に供給され、前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の周波数は前記制御入力に供給される制御電圧(Ｖc)に応答して制御可能である(図１２参照)。
【００９８】
前記電圧制御発振器(８)は、電圧電流変換器(８１)とリング発振器(５２)とを含むものである(図１３参照)。
【００９９】
前記リング発振器(５２)は、奇数段の遅延回路(５２１、５２２、５２３)を有するものである(図１３参照)。
【０１００】
前記電圧電流変換器(８１)は前記制御電圧(Ｖc)に応答して制御電流(Ｉp)を生成して(図１４参照)、前記制御電流(Ｉp)によって前記リング発振器(５２)の前記奇数段の遅延回路の各動作電流が設定されるものである(図１３参照)。
【０１０１】
前記制御ユニット(９)は、前記フェーズ・ロックッド・ループ(ＰＬＬ)をキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものである。
【０１０２】
前記通常動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニット(９)により前記フェーズ・ロックッド・ループ(ＰＬＬ)はオープンループに制御されるものである。
【０１０３】
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループ(ＰＬＬ)において前記位相周波数比較器(１)の前記出力が前記ループフィルタ(３)を介して前記電圧制御発振器(８)の前記制御入力に所定のレベルの前記制御電圧(Ｖc)として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号(Ｆref)の周波数と前記分周器(６)の分周数とにより決定される所定の周波数(Ｂ)とされるものである。
【０１０４】
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループ(ＰＬＬ)において接地電位(ＧＮＤ)よりも高く比較的低いレベルの第１基準電圧(ＶREF1)が前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の第１の計測を、前記制御ユニット(９)が実行するものである(図１５、図１６参照)。
【０１０５】
前記周波数の前記第１の計測の実行の間に前記第１基準電圧(ＶREF1)が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数(Ａ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の第１動作パラメータ(Ｔ、Ｌ)の値を設定するものである(図１５のステップ１５０〜ステップ１５８参照)。
【０１０６】
前記キャリブレーション動作期間で、前記電圧電流変換器(８１)の前記第１動作パラメータ(Ｔ、Ｌ)の値の設定の後に、前記第１基準電圧(ＶREF1)よりも高いレベルであり前記所定のレベルの前記制御電圧(Ｖc)と略等しいレベルの第２基準電圧(ＶREF2)が前記電圧制御発振器(８)の前記制御入力に供給された状態の前記電圧制御発振器(８)の前記発振出力信号(Ｆvco)の前記周波数の第２の計測を、前記制御ユニット(９)が実行するものである(図１５、図１７参照)。
【０１０７】
前記周波数の前記第２の計測の実行の間に前記第２基準電圧(ＶREF2)が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数(Ａ)よりも高い第２の所定の周波数(Ｂ)と略等しくなるように、前記制御ユニット(９)は前記電圧制御発振器(８)の前記電圧電流変換器(８１)の前記第２動作パラメータ(Ｇ)の値を設定することを特徴とする(図１５のステップ１５９〜ステップ１５１３参照)。
【０１０８】
従って、前記実施の形態によれば、半導体集積回路の製造プロセスが多少のばらつきを持ったとしても、所望の周波数特性を有することが可能なＰＬＬを提供することができる。
【０１０９】
好適な実施の形態による半導体集積回路では、前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記制御ユニット(９)によって制御されるセレクタ(７)を更に含むものである。
【０１１０】
前記セレクタ(７)は、前記通常動作期間に前記所定のレベルの前記制御電圧(Ｖc)を選択する一方、前記キャリブレーション動作期間に前記第１基準電圧(ＶREF1)と前記第２基準電圧(ＶREF2)とのいずれかを選択して、選択された電圧を前記電圧制御発振器(８)の前記制御入力に供給することを特徴とする(図１２参照)。
【０１１１】
他の好適な実施の形態による半導体集積回路では、前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記位相周波数比較器(１)の前記出力に応答して前記ループフィルタ(３)の充放電を行うチャージポンプ(２)を更に含むことを特徴とする(図１２参照)。
【０１１２】
更に他の好適な実施の形態では、前記チャージポンプは第１チャージポンプ(２ａ)と第２チャージポンプ(２ｂ)とから構成されている。
【０１１３】
前記第１チャージポンプ(２ａ)と前記第２チャージポンプ(２ｂ)は前記位相周波数比較器(１)の前記出力としてのアップ出力信号(ＵＰ)とダウン出力信号(ＤＮ)とに応答して相互に逆相に駆動され、前記第１チャージポンプ(２ａ)の第１充放電電流(ｉ１)と前記第２チャージポンプ(２ｂ)の第２充放電電流(ｉ２)とは所定の比率(β)に設定されている。
【０１１４】
前記ループフィルタ(３)は零点周波数(ｆ１)を決定する抵抗(Ｒ１)と容量(Ｃ１)とを含み、前記抵抗(Ｒ１)の一端は前記ループフィルタ(３)の入力端子に接続され、前記抵抗(Ｒ１)の他端は前記容量(Ｃ１)を介して接地電位(ＧＮＤ)に接続される。
【０１１５】
前記ループフィルタ(３)の前記抵抗(Ｒ１)の前記一端と前記他端は、前記第１チャージポンプ(２ａ)の前記第１充放電電流(ｉ１)と前記第２チャージポンプ(２ｂ)の前記第２充放電電流(ｉ２)とによってそれぞれ駆動される。
【０１１６】
前記ループフィルタ(３)の前記抵抗(Ｒ１)と前記容量(Ｃ１)とは、半導体チップに内蔵されたことを特徴とする(図３１参照)。
【０１１７】
より好適な実施の形態による半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものである。
【０１１８】
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェース(２４１１、２５１１)を含む。
【０１１９】
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニット(２４１２、２５１２)を含む(図２４、図２５参照)。
【０１２０】
前記フェーズ・ロックッド・ループ(ＰＬＬ)は、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成することを特徴とする。
【０１２１】
更により好適な実施の形態では、前記ホスト・インターフェース(２４１１、２５１１)はＡＴＡインターフェースであることを特徴とする。
【０１２２】
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１２３】
［実施の形態１］
《ＰＬＬの全体の構成》
図１は、本発明の実施の形態１による半導体集積回路に内蔵されたＰＬＬの全体の構成を説明するための図である。
【０１２４】
この実施の形態１のＰＬＬは、位相周波数比較器(ＰＦＤ)１、チャージポンプ(ＣＰ)２、ループフィルタ(ＬＰ)３、セレクタ(ＳＥＬ)７、電圧制御発振器(ＶＣＯ)８、分周器(ＤＩＶ)６、キャリブレーション調整ユニット９を具備している。
【０１２５】
位相周波数比較器(ＰＦＤ)１の一方の入力端子と他方の入力端子に基準信号Ｆrefと分周器(ＤＩＶ)６からの帰還信号Ｆbがそれぞれ供給されることによって、その出力から位相比較信号が生成される。チャージポンプ(ＣＰ)２に位相周波数比較器１の位相比較信号が供給されることによって、その出力から充放電制御信号が生成される。ループフィルタ(ＬＰ)３にチャージポンプ２の充放電制御信号が供給されることによって、その出力からフィルタ出力信号が生成される。
【０１２６】
セレクタ(ＳＥＬ)７にループフィルタ(ＬＰ)３からのフィルタ出力信号と接地電位ＧＮＤと参照電圧ＶREFと選択信号Ｓとが供給されることによって、その出力から制御電圧Ｖcが生成される。すなわち、セレクタ(ＳＥＬ)７では、選択信号Ｓによってフィルタ出力信号と接地電位ＧＮＤと参照電圧ＶREFのいずかが選択されて、制御電圧Ｖcが出力から生成される。尚、この実施の形態１ではセレクタ(ＳＥＬ)７はループフィルタ(ＬＰ)３と電圧制御発振器(ＶＣＯ)８との間に接続されているが、セレクタ(ＳＥＬ)７をチャージポンプ２とループフィルタ(ＬＰ)３との間に接続することも可能である。
【０１２７】
電圧制御発振器(ＶＣＯ)８にセレクタ(ＳＥＬ)７から出力された制御電圧Ｖcが供給されることによって、その出力の発振出力信号ＦVCOの周波数が制御される。電圧制御発振器８から出力された発振出力信号ＦVCOが分周器(ＤＩＶ)６に供給されることによって、分周器６の出力から帰還信号Ｆbが生成される。更に、分周器６は電圧制御発振器８からの発振出力信号ＦVCOに応答して、キャリブレーション調整ユニット(LOGIC)９に分周信号を供給する。尚、この分周信号の周波数は、キャリブレーション調整ユニット(LOGIC)９の内部の論理回路が動作可能な周波数に設定されている。
【０１２８】
キャリブレーション調整ユニット(LOGIC)９には基準信号Ｆrefと分周器６からの分周信号が供給される一方、選択信号Ｓと周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏと制御信号Ｒとを生成する。この選択信号Ｓと周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏと制御信号Ｒとは、キャリブレーション動作時の調整用信号として利用されるものである。尚、キャリブレーション調整ユニット(LOGIC)９は、具体的な一例として、半導体集積回路に内蔵された中央処理ユニット(ＣＰＵ)とこのＣＰＵ上で動作して所定の論理演算処理を実行する動作プログラムとによって構成されることができる。この動作プログラムは半導体集積回路の内蔵不揮発性メモリに格納される一方、論理演算処理に必要な情報や演算結果のデータ等はＲＡＭ等の半導体集積回路の内蔵メモリに格納されることができる。
【０１２９】
尚、本実施の形態１では、分周器(ＤＩＶ)６とキャリブレーション調整ユニット(LOGIC)９とは分離して説明されている。ただし、分周器(ＤＩＶ)とキャリブレーション調整ユニット(LOGIC)９とは一体化された論理ハードウェアで実現されることもできる。
【０１３０】
≪電圧制御発振器≫
図２は、図１に示した本発明の実施の形態１によるＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の構成を示す図である。
【０１３１】
図２に示す電圧制御発振器(ＶＣＯ)８も、図２６に示した電圧制御発振器(ＶＣＯ)５と同様に電圧電流変換器(ＶＩＣ)８１と電流制御発振器(ＣＣＯ)５２とを含んでいる。リング発振器として構成された電流制御発振器(ＣＣＯ)５２は奇数段の遅延回路５２１、５２２、５２３を含んでいる。尚、図２では、電流制御発振器８は３段の遅延回路の構成となっているが、３段以外の奇数段の遅延回路の構成でも良いことは言うまでもない。
【０１３２】
最終段の遅延回路５２３の反転出力信号Ｆvcobと非反転出力信号Ｆvcoは、初段の遅延回路５２１の非反転入力端子と反転入力端子にそれぞれ供給される。初段の遅延回路５２１の反転出力信号と非反転出力信号は、次段の遅延回路５２２の非反転入力端子と反転入力端子にそれぞれ供給される。次段の遅延回路５２２の反転出力信号と非反転出力信号は、最終段の遅延回路５２３の非反転入力端子と反転入力端子にそれぞれ供給される。尚、図２０は、図２に示す電圧制御発振器(ＶＣＯ)８の電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３の構成を示す図である。
【０１３３】
図２に示す電圧制御発振器(ＶＣＯ)８の発振周波数を制御するための制御電圧(Ｖc)が電圧電流変換器(ＶＩＣ)８１の入力端子に供給されると、変換器(ＶＩＣ)８１は電圧電流変換を実行して、変換器(ＶＩＣ)８１内部で変換電流が生成されて、この変換電流は出力電圧(Ｖp)に変換される。電圧電流変換器(ＶＩＣ)８１の出力端子から生成される出力電圧(Ｖp)は電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)５の発振周波数が決定される。
【０１３４】
キャリブレーション動作時においては、図８に示す電圧制御発振器(ＶＣＯ)８の電圧電流変換器(ＶＩＣ)８１に基準電圧ＶLIMとセレクタ(ＳＥＬ)７からの制御電圧Ｖcとキャリブレーション調整ユニット(LOGIC)９からの周波数制御感度調整信号Ｔおよびオフセット周波数調整信号Ｏとが供給される。
【０１３５】
≪電圧電流変換器の構成≫
図３は、図２に示した電圧制御発振器(ＶＣＯ)８に含まれた電圧電流変換器(ＶＩＣ)８１の構成を示す図である。
【０１３６】
図３に示した電圧電流変換器(ＶＩＣ)８１は、ＰチャンネルＭＯＳトランジスタ８１１と周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２と基準電流ＮチャンネルＭＯＳトランジスタ８１３とオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４と抵抗Ｒとを含んでいる。
【０１３７】
周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のゲートに制御電圧Ｖcが供給され、周波数制御感度調整信号Ｔによってゲインとドレイン電流Ｉcが調整可能とされている。ゲートとドレインとが接続されることによってダイオード接続された基準電流ＮチャンネルＭＯＳトランジスタ８１３には、基準電圧ＶLIMから抵抗Ｒによって電流値が設定された基準電流Ｉlimが供給される。ダイオード接続された基準電流ＮチャンネルＭＯＳトランジスタ８１３とカレントミラーを構成するオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４のゲートとソースの間には、ダイオード接続の基準電流ＮチャンネルＭＯＳトランジスタ８１３の両端子間の電圧が供給される。またオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４のゲインとドレインオフセット電流Ｉrとは、オフセット周波数調整信号Ｏによって調整可能とされている。従って、ゲートとドレインとが接続されることによってダイオード接続されたＰチャンネルＭＯＳトランジスタ８１１に流れる制御電流Ｉpは、トランジスタ８１２のドレイン電流Ｉcとトランジスタ８１４のドレインオフセット電流Ｉrの合計の電流Ｉc＋Ｉrとなる。この合計電流Ｉc＋Ｉrはダイオード接続のＰチャンネルＭＯＳトランジスタ８１１によって出力電圧Ｖpに変換され、この出力電圧Ｖpは電圧制御発振器(ＶＣＯ)８の電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)８の発振周波数が決定される。
【０１３８】
≪トリミングトランジスタ≫
図４は、図３に示した電圧電流変換器(ＶＩＣ)８１に含まれる周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２の構成を示す図である。
【０１３９】
このトリミングＮチャンネルＭＯＳトランジスタ８１２は、ドレイン・ソース電流経路が並列接続された複数のＮチャンネルＭＯＳトランジスタ８１２１、８１２２、８１２３と複数のセレクタ８１２４、８１２５とから構成されている。１番目のＮチャンネルＭＯＳトランジスタ８１２１のゲートには図１のＰＬＬのセレクタ(ＳＥＬ)７からの制御電圧Ｖcが供給され、２番目のＮチャンネルＭＯＳトランジスタ８１２１のゲートと３番目のＮチャンネルＭＯＳトランジスタ８１２１のゲートには１番目のセレクタ８１２４の出力信号と２番目のセレクタ８１２５の出力信号とがそれぞれ供給される。１番目のセレクタ８１２４の第１入力端子と２番目のセレクタ８１２５の第１入力端子とにセレクタ(ＳＥＬ)７の制御電圧Ｖcが供給され、１番目のセレクタ８１２４の第２入力端子と２番目のセレクタ８１２５の第２入力端子とに接地電位ＧＮＤが供給される。更に１番目のセレクタ８１２４の入力選択端子と２番目のセレクタ８１２５の入力選択端子とに、周波数制御感度調整信号Ｔの第１ビットと第２ビットとが供給される。周波数制御感度調整信号Ｔの第１ビットと第２ビットとに応答して、１番目のセレクタ８１２４と２番目のセレクタ８１２５とはセレクタ(ＳＥＬ)７の制御電圧Ｖcと接地電位ＧＮＤとのいずれかを選択して出力に伝達する。従って、周波数制御感度調整信号Ｔに従って、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のゲインとドレイン電流Ｉcが調整可能とされる。
【０１４０】
一方、図３に示した電圧電流変換器(ＶＩＣ)８１に含まれるオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４も、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２と同様に、図４に示した回路接続によって構成されることができる。図４に示した回路接続をオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４として使用する場合には、周波数制御感度調整信号Ｔの代わりにオフセット周波数調整信号Ｏを供給して、セレクタ(ＳＥＬ)７からの制御電圧Ｖcの代わりに図３の電圧電流変換器(ＶＩＣ)８１のダイオード接続された基準電流ＮチャンネルＭＯＳトランジスタ８１３のゲート・ソース電圧Ｖgsを供給する。すると、オフセット周波数調整信号Ｏに従って、オフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４のゲインとドレイン電流Ｉrとが調整可能とされる。
【０１４１】
≪トリミングトランジスタ内部のセレクタ≫
図１９は、図４に示す周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２に含まれるセレクタ８１２４、８１２５の構成を示す図である。
【０１４２】
図１９に示すセレクタ８１２４(８１２５)は、ＣＭＯＳインバータ８１２４４と、ＮチャンネルＭＯＳトランジスタ８１２４１、８１２４３と、ＰチャンネルＭＯＳトランジスタ８１２４２とから構成されている。
【０１４３】
周波数制御感度調整信号Ｔがハイレベルの時には、ＮチャンネルＭＯＳトランジスタ８１２４１はオンとなり、ＣＭＯＳインバータ８１２４４の出力はローレベルとなり、ＰチャンネルＭＯＳトランジスタ８１２４２はオンとなり、ＮチャンネルＭＯＳトランジスタ８１２４３はオフとなる。従って、この時には制御電圧Ｖcが、ＮチャンネルＭＯＳトランジスタ８１２４１とＰチャンネルＭＯＳトランジスタ８１２４２とを介して出力Ｏｕｔに伝達される。周波数制御感度調整信号Ｔがローレベルの時には、ＮチャンネルＭＯＳトランジスタ８１２４１はオフとなり、ＣＭＯＳインバータ８１２４４の出力はハイレベルとなって、ＰチャンネルＭＯＳトランジスタ８１２４２はオフになり、ＮチャンネルＭＯＳトランジスタ８１２４３はオンとなる。従って、この時には、出力Ｏｕｔはオン状態のＮチャンネルＭＯＳトランジスタ８１２４３によって接地電位ＧＮＤとされる。
【０１４４】
≪電圧電流変換器の動作≫
次に、図３に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する。
【０１４５】
セレクタ(ＳＥＬ)７の制御電圧Ｖcがゼロボルトの時には、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２はオフ状態であるので、ドレイン電流Ｉcはゼロである。
【０１４６】
一方、基準電圧ＶLIMは例えばバンドギャップリファレンス(ＢＧＲ)等の基準電圧生成回路から生成される基準電圧であるので、抵抗Ｒによって設定される基準電流Ｉlimの電流値は制御電圧Ｖcに依存せずに一定の値となる。従って、基準電流ＮチャンネルＭＯＳトランジスタ８１３とオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４とのカレントミラー比を１：Nだとすると、オフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４のドレインオフセット電流Ｉrは、Ｉr＝Ｎ＊Ｉlimとなる。ここで、基準電流ＮチャンネルＭＯＳトランジスタ８１３とオフセット周波数トリミングＮチャンネルＭＯＳトランジスタ８１４とのカレントミラー比Ｎは、オフセット周波数調整信号Ｏに応答して調整可能とされている。従って、オフセット周波数調整信号Ｏの値が増加すると、ドレインオフセット電流Ｉrの値も増加する。更に、Ｉp＝Ｉc＋Ｉrの関係で与えられる制御電流Ｉpの値も増加する。
【０１４７】
図３２は、図３に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する図である。
【０１４８】
図３２に示すように、オフセット周波数調整信号Oの値が０から３までの範囲で増加した時にはドレインオフセット電流Ｉrも増加するので、制御電圧Ｖc＝０の時の制御電流Ｉpの値は増加する。
【０１４９】
制御電圧(Ｖc)が周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のしきい値電圧Ｖthnよりも増加すると、ＭＯＳトランジスタ８１２のドレイン電流Ｉcはゼロから増大する。制御電流ＩpはＩp＝Ｉc＋Ｉrの関係で与えられるので、制御電圧ＶcがＭＯＳトランジスタ８１２のしきい値電圧Ｖthnよりも増加すると、制御電流Ｉpの値も増加する。
【０１５０】
すなわち、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のコンダクタンスをｇmとすると、ＭＯＳトランジスタ８１２のドレイン電流ＩcはＩc＝ｇm＊Ｖcの関係で与えられる。従って、図３２に示すように、制御電圧ＶcがＭＯＳトランジスタ８１２のしきい値電圧Ｖthnよりも高い領域では、制御電圧Ｖcが増加すると、制御電流Ｉpの値も増加する。
【０１５１】
また、周波数制御感度トリミングＮチャンネルＭＯＳトランジスタ８１２のコンダクタンスｇmは、周波数制御感度調整信号Ｔの値によって調整可能とされている。すなわち、図４に示したようにＭＯＳトランジスタ８１２の内部の複数のＮチャンネルＭＯＳトランジスタ８１２１、８１２２、８１２３の活性化率が、周波数制御感度調整信号Ｔの値によって調整可能とされている。周波数制御感度調整信号Ｔの値が増加すると、活性化率とトランジスタ８１２のコンダクタンスｇmとドレイン電流Ｉcとが増大する。
【０１５２】
図３３は、図３に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する図である。
【０１５３】
図３３に示すように、制御電圧ＶcがＭＯＳトランジスタ８１２のしきい値電圧Ｖthnよりも高い領域では、周波数制御感度調整信号Ｔの値が増加するとトランジスタ８１２のコンダクタンスｇmとドレイン電流Ｉcとが増加するので、Ｉp＝Ｉc＋Ｉrの関係式で与えられる制御電流Ｉpの値も増加する。
【０１５４】
以上説明した図１の実施の形態１のＰＬＬは、キャリブレーション動作期間と通常動作期間とを含むものである。最初のキャリブレーション動作期間では、ＰＬＬはオープンループとされて、キャリブレーション調整ユニット(LOGIC)９によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性に調整される。このキャリブレーション動作の後、通常動作期間では、ＰＬＬはクローズドループとされて、ＰＬＬの電圧制御発振器(ＶＣＯ)８の出力信号に応答する分周器(ＤＩＶ)６の出力信号の位相および周波数は位相比較器(ＰＦＤ)１に供給される基準信号の位相および周波数と一致して、ＰＬＬのロック動作が可能となるものである。
【０１５５】
≪キャリブレーション動作≫
次に、キャリブレーション動作について、詳細に説明する。
【０１５６】
以下に説明するキャリブレーション動作は、例えば、図１に示す本発明の実施の形態１によってＰＬＬを内蔵した半導体集積回路に動作電源電圧の供給が開始された時点で、キャリブレーション調整ユニット(LOGIC)９によって自動的に開始される。このキャリブレーション動作によって、内蔵ＰＬＬを所望の特性に設定する調整値が獲得されて、獲得された調整値はＲＡＭ等の半導体集積回路の内蔵メモリに格納される。このようにしてキャリブレーション動作が完了すると、キャリブレーション調整ユニット(LOGIC)９はＰＬＬ内蔵の半導体集積回路の動作を通常動作に自動的に切り換えるものである。
【０１５７】
キャリブレーション動作の期間では、図１の本発明の実施の形態１によるＰＬＬはオープンループとされて、電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるまで周波数制御感度調整信号Ｔおよびオフセット周波数調整信号Ｏが更新される。オープンループのＰＬＬの電圧制御発振器(ＶＣＯ)８の周波数特性が監視され、周波数特性が所望の特性となると更新は停止されて、キャリブレーション動作が完了する。
【０１５８】
図５は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作を説明する図である。
【０１５９】
図１に示すＰＬＬのキャリブレーション動作が開始されると、ステップ５１にて選択信号ＳがＳ＝“１”となるので、図１のＰＬＬのセレクタ(ＳＥＬ)７は、出力の制御電圧Ｖcとして入力の接地電位ＧＮＤを選択する。この時に、ハイレベルの制御信号Ｒによって位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２とはスタンバイ状態に制御されるので、ＰＬＬはオープンループに制御される。またこの時に、周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏとは、それぞれＴ＝“０”、Ｏ＝“０”に設定される。この初期状態で、キャリブレーション調整ユニット(LOGIC)９はステップ５２にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始する。
【０１６０】
キャリブレーション調整ユニット(LOGIC)９は、ステップ５３にて出力信号(Ｆvco)のカウント結果Ｎ１と目標値Ａとを比較するものである。尚、この目標値Ａは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性の１つであるオフセット周波数に対応するものである。キャリブレーション調整ユニット(LOGIC)９がＮ１＜Aの関係であると判定すると、ステップ５４にてオフセット周波数調整信号ＯをO＝O＋1に更新する。
【０１６１】
セレクタ(ＳＥＬ)７によって選択された接地電位ＧＮＤの制御電圧Ｖcと更新されたオフセット周波数調整信号Ｏとに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、出力信号(Ｆvco)の周波数の増加が不十分でステップ５３でＮ１＜Aの関係の判定が連続する可能性があり、ステップ５４でのオフセット周波数調整信号Ｏの更新が連続する可能性がある。しかし、次第に出力信号(Ｆvco)の周波数の増加が十分となって、ステップ５３でＮ１＞Aの関係が判定されるようになる。
【０１６２】
図６は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作においてオフセット周波数調整信号Ｏの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)のオフセット周波数が増加する様子を示す図である。
【０１６３】
図６の例では、オフセット周波数調整信号Ｏの更新値が“２”の時に目標とするＮ１＞Aの関係が最初に判定されているので、オフセット周波数調整信号Ｏの最終更新値を“２”に設定する。すなわち、ステップ５５にて、キャリブレーション調整ユニット(LOGIC)９はオフセット周波数調整信号Ｏを最終更新値“２”に設定する一方(O＝O＠Ｎ１＞Ａ hold)、選択信号ＳをＳ＝“１”からＳ＝“２”へ変更する。
【０１６４】
このようにして、電圧制御発振器(ＶＣＯ)８のオフセット周波数調整信号Ｏのキャリブレーションが完了すると、キャリブレーション動作は周波数制御感度調整信号Ｔのキャリブレーションに移行する。
【０１６５】
まず、図１のＰＬＬのセレクタ(ＳＥＬ)７は、選択信号ＳのＳ＝“１”からＳ＝“２”へ変更に応答して、出力の制御電圧Ｖcとして入力の接地電位ＧＮＤから基準電圧ＶREFに切り換える。この時に、周波数制御感度調整信号ＴはＴ＝“０”に初期設定される。また、図１のＰＬＬのセレクタ(ＳＥＬ)７から電圧制御発振器(ＶＣＯ)８に供給される制御電圧Ｖcが接地電位ＧＮＤから基準電圧ＶREFに変更されたことに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が若干増加する。
【０１６６】
この初期状態で、キャリブレーション調整ユニット(LOGIC)９はステップ５６にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始する。キャリブレーション調整ユニット(LOGIC)９は、ステップ５７にて出力信号(Ｆvco)のカウント結果Ｎ２と目標値Ｂとを比較するものである。尚、この目標値Ｂは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性の他の１つである周波数制御感度に対応するものである。ステップ５７でキャリブレーション調整ユニット(LOGIC)９がＮ２＜Ｂの関係であると判定すると、ステップ５８にて周波数制御感度調整信号ＴをＴ＝Ｔ＋1に更新する。
【０１６７】
周波数制御感度調整信号Ｔの増加更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、周波数の増加が不十分でステップ５７でのＮ２＜Ｂの関係の判定が連続する可能性があり、ステップ５８での周波数制御感度調整信号Ｔの更新が連続する可能性がある。しかし、次第に周波数の増加が十分となって、ステップ５７でＮ２＞Ｂの関係が判定されるようになる。
【０１６８】
図７は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作において周波数制御感度調整信号Ｔの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する様子を示す図である。
【０１６９】
図７の例では、周波数制御感度調整信号Ｔの更新値が“２”の時に目標とするＮ２＞Ｂの関係が最初に判定されているので、周波数制御感度調整信号Ｔの最終更新値を“２”に設定する。すなわち、ステップ５９にて、キャリブレーション調整ユニット(LOGIC)９は周波数制御感度調整信号Ｔを最終更新値“２”に設定する一方(Ｔ＝Ｔ＠Ｎ２＞Ｂ hold)、選択信号ＳをＳ＝“２”からＳ＝“０”へ復帰する。この時に、キャリブレーション調整ユニット(LOGIC)９は制御信号Ｒをハイレベルからローレベルに復帰するので、ローレベルの制御信号Ｒに応答して位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２はアクティブ状態に制御されるので、ＰＬＬはクローズドループに制御される。選択信号Ｓ＝“０”に応答して、セレクタ(ＳＥＬ)７は出力の制御電圧Ｖcとして入力の基準電圧ＶREFからループフィルタ(ＬＰ)３の出力信号に切り換える。従って、ＰＬＬはクローズドループの通常動作期間となって、ＰＬＬの電圧制御発振器(ＶＣＯ)８の出力信号に応答する分周器(ＤＩＶ)６の出力信号の位相および周波数は基準信号Ｆrefの位相および周波数と一致して、ＰＬＬのロック動作が可能となるものである。
【０１７０】
このようにして、図５に示したキャリブレーション動作によって、ＰＬＬの電圧制御発振器(ＶＣＯ)８のオフセット周波数調整信号Ｏのキャリブレーションと周波数制御感度調整信号Ｔのキャリブレーションとを実行することができる。尚、基準電圧ＶREFの値は、ＰＬＬの通常動作期間期間中にループフィルタ(ＬＰ)３からＰＬＬロック動作のために電圧制御発振器８へ供給される制御電圧Ｖcの値に極めて近く設定されたものである。すなわち、図１に示した本発明の実施の形態１によるＰＬＬの通常動作期間での電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数ｆvcoは、分周器(ＤＩＶ)６の分周数をＮとして、基準信号Ｆrefの周波数をｆrefとすると、ｆvco＝Ｎ＊ｆrefの関係式で与えられる。従って、この関係式で与えられる周波数ｆvcoの発振出力信号(Ｆvco)が得られるような制御電圧Ｖcの値に極めて近く設定された基準電圧ＶREFが、キャリブレーション動作の期間に電圧制御発振器８へ供給されるものである。
【０１７１】
図３４は、図２７の電圧電流変換器(ＶＩＣ)５１を含み図２６に示した本発明者等によって本発明に先立って検討された電圧制御発振器(ＶＣＯ)５の周波数特性Ｌ１と図１乃至図７と図３２および図３３とで説明した本発明の実施の形態１による電圧制御発振器(ＶＣＯ)８の周波数特性Ｌ２とを示す図である。
【０１７２】
両方の電圧制御発振器(ＶＣＯ)５、８の目標の発振周波数Ｆvcoを生成するための制御電圧ＶREFがＶＣＯに供給され、図３と図２７に示した電圧電流変換器(ＶＩＣ)８１、５１で制御電圧Ｖcが供給されるＮチャンネルＭＯＳトランジスタ８１２、５１１のしきい値電圧をＶthnとする。また更に、本発明の実施の形態１によるキャリブレーション動作によって調整された電圧制御発振器(ＶＣＯ)８のオフセット周波数をＦofとする。尚、制御電圧ＶREFの値は、ＰＬＬの通常動作期間期間中にループフィルタ(ＬＰ)３からＰＬＬロック動作のために電圧制御発振器へ供給される制御電圧Ｖcの値に極めて近く設定されたものである。
【０１７３】
図３４の周波数特性Ｌ１に示すように、本発明者等によって本発明に先立って検討された電圧制御発振器(ＶＣＯ)５の周波数制御感度ＫvはＫv＝Ｆvco/(VREF−Ｖthn)の関係式で与えられて、極めて高い周波数制御感度Ｋvであった。その結果、制御電圧Ｖcに含まれるノイズによってＶＣＯの発振出力周波数が大きく変動するので、良好なジッタ特性が得られないと言う問題を有するものであった。
【０１７４】
それに対して図３４の周波数特性Ｌ２に示すように、本発明の実施の形態１による電圧制御発振器(ＶＣＯ)８の周波数制御感度ＫvはＫv＝(Ｆvco−Ｆof)/(VREF−Ｖthn)の関係式で与えられて、比較的低い周波数制御感度Ｋvとなる。従って、制御電圧Ｖcに含まれるノイズによってＶＣＯの発振出力周波数が大きく変動することはないので、良好なジッタ特性を得ることができる。更に、ＰＬＬの不所望な広帯域化を、軽減することもできる。
【０１７５】
このように、本発明の実施の形態１によれば、微細化製造プロセスの採用による低しきい値電圧と低電源電圧とによって周波数制御感度Ｋvが大きくなると言う問題を軽減することができる。また、本発明の実施の形態１によるキャリブレーション動作によって、周波数制御感度Ｋvが過度に低い値に設定されるのではなく、目標値に高精度に設定することが可能となる。
【０１７６】
［実施の形態２］
図８は、本発明の実施の形態２による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０１７７】
尚、図８に示す本発明の実施の形態２は、上述した本発明の実施の形態１の変形実施形態に対応するものである。図８に示すＰＬＬが図１に示したＰＬＬと相違するのは、選択信号Ｓ＝“０”、“１”、“２”とに応答してセレクタ(ＳＥＬ)７が出力の制御電圧Ｖcとしてループフィルタ(ＬＰ)３の出力信号と接地電位ＧＮＤと第１基準電圧ＶREF1とをそれぞれ選択する機能に、選択信号Ｓ＝“３”に応答してセレクタ(ＳＥＬ)７が第２基準電圧ＶREF2を選択する機能が追加されたことである。
【０１７８】
次に、キャリブレーション動作について、詳細に説明する。
【０１７９】
キャリブレーション動作の期間では、図８の本発明の実施の形態２によるＰＬＬは実施の形態１と同様にオープンループとされて、電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるまで周波数制御感度調整信号Ｔおよびオフセット周波数調整信号Ｏが更新される。オープンループのＰＬＬの電圧制御発振器(ＶＣＯ)８の周波数特性が監視され、周波数特性が所望の特性となると更新は停止されて、キャリブレーション動作が完了する。
【０１８０】
図９は、図８に示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作を説明する図である。
【０１８１】
図８に示すＰＬＬのキャリブレーション動作が開始されると、ステップ９０にて選択信号ＳがＳ＝“１”となるので、図８のＰＬＬのセレクタ(ＳＥＬ)７は、出力の制御電圧Ｖcとして入力の接地電位ＧＮＤを選択する。この時に、ハイレベルの制御信号Ｒによって位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２とはスタンバイ状態に制御されるので、ＰＬＬはオープンループに制御される。またこの時に、周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏとは、それぞれＴ＝“０”、Ｏ＝“０”に設定される。この初期状態で、キャリブレーション調整ユニット(LOGIC)９はステップ９１にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始する。
【０１８２】
次に、キャリブレーション調整ユニット(LOGIC)９は、ステップ９２にて出力信号(Ｆvco)のカウント結果Ｎ１と目標値Ａとを比較するものである。尚、この目標値Ａは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性の１つであるオフセット周波数に対応するものである。キャリブレーション調整ユニット(LOGIC)９がＮ１＜Aの関係であると判定すると、ステップ９３にて、オフセット周波数調整信号ＯをO＝O＋1に更新する。
【０１８３】
セレクタ(ＳＥＬ)７によって選択された接地電位ＧＮＤの制御電圧Ｖcと更新されたオフセット周波数調整信号Ｏとに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、出力信号(Ｆvco)の周波数の増加が不十分でステップ９２でＮ１＜Aの関係の判定が連続する可能性があり、ステップ９３でのオフセット周波数調整信号Ｏの更新が連続する可能性がある。しかし、次第に出力信号(Ｆvco)の周波数の増加が十分となって、ステップ９２でＮ１＞Aの関係が判定されるようになる。
【０１８４】
図１０は、図８に示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作においてオフセット周波数調整信号Ｏの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)のオフセット周波数が増加する様子を示す図である。
【０１８５】
図１０の例でもオフセット周波数調整信号Ｏの更新値が“２”の時に目標とするＮ１＞Aの関係が最初に判定されているので、オフセット周波数調整信号Ｏの最終更新値を“２”に設定する。すなわち、ステップ９４にて、キャリブレーション調整ユニット(LOGIC)９はオフセット周波数調整信号Ｏを最終更新値“２”に設定する一方(O＝O＠Ｎ１＞Ａ hold)、選択信号ＳをＳ＝“１”からＳ＝“２”へ変更する。
【０１８６】
このようにして、電圧制御発振器(ＶＣＯ)８のオフセット周波数調整信号Ｏのキャリブレーションが完了すると、キャリブレーション動作は周波数制御感度調整信号Ｔのキャリブレーションに移行する。
【０１８７】
まず、図８のＰＬＬのセレクタ(ＳＥＬ)７は、選択信号ＳのＳ＝“１”からＳ＝“２”へ変更に応答して、出力の制御電圧Ｖcとして入力の接地電位ＧＮＤから第１基準電圧ＶREF1に切り換える。この時には、周波数制御感度調整信号ＴはＴ＝“０”に初期設定される。また、図８のＰＬＬのセレクタ(ＳＥＬ)７から電圧制御発振器(ＶＣＯ)８に供給される制御電圧Ｖcが接地電位ＧＮＤから第１基準電圧ＶREF1に変更されたことに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が若干増加する。この状態で、キャリブレーション調整ユニット(LOGIC)９はステップ９５にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始して、カウント結果Ｎ２を半導体集積回路の内蔵メモリに格納する。
【０１８８】
次に、ステップ９６にてキャリブレーション調整ユニット(LOGIC)９は、選択信号ＳをＳ＝“２”からＳ＝“３”へ変更する。すると、図８のＰＬＬのセレクタ(ＳＥＬ)７は選択信号ＳのＳ＝“２”からＳ＝“３”へ変更に応答して、出力の制御電圧Ｖcとして入力の第１基準電圧ＶREF1から若干高レベルの第２基準電圧ＶREF2に切り換える。電圧制御発振器(ＶＣＯ)８に供給される制御電圧Ｖcが第１基準電圧ＶREF1から若干高レベルの第２基準電圧ＶREF2に変更されたことに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が若干増加する。この状態で、キャリブレーション調整ユニット(LOGIC)９はステップ９６にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６の分周信号のカウントを開始して、カウント結果Ｎ３を半導体集積回路の内蔵メモリに格納する。
【０１８９】
次に、キャリブレーション調整ユニット(LOGIC)９は、ステップ９７にて出力信号(Ｆvco)のカウント結果Ｎ３と目標値Ｂとを比較して更にカウント結果Ｎ３とカウント結果Ｎ２との差分Ｎ３−Ｎ２と目標値Ｃとをする。尚、目標値Ｂと目標値Ｃは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性であるＶＣＯ発振周波数とＡＣ周波数制御感度にそれぞれ対応するものである。ＶＣＯ発振周波数は制御電圧Ｖcが所定の値に設定された場合の電圧制御発振器(ＶＣＯ)８の発振周波数を示すのに対して、ＡＣ周波数制御感度は制御電圧Ｖcが所定の範囲で変化する際に電圧制御発振器(ＶＣＯ)８の発振周波数の変化幅の制御感度を示すものである。ステップ９７において、キャリブレーション調整ユニット(LOGIC)９がＮ３＜Ｂの関係またはＮ３−Ｎ２＜Ｃの関係であると判定すると、ステップ９８にて周波数制御感度調整信号ＴをＴ＝Ｔ＋1に更新する。
【０１９０】
周波数制御感度調整信号Ｔの増加更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、周波数の増加が不十分でステップ９７でのＮ３＜Ｂの関係の判定またはＮ３−Ｎ２＜Ｃの関係が連続する可能性があり、ステップ９８での周波数制御感度調整信号Ｔの更新が連続する可能性がある。しかし、次第に周波数の増加が十分となり、ステップ９７でＮ３＞Ｂの関係とＮ３−Ｎ２＞Ｃの関係が判定されるようになる。
【０１９１】
図１１は、図８と図９とに示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作において周波数制御感度調整信号Ｔの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する様子を示す図である。
【０１９２】
図１１の例では、周波数制御感度調整信号Ｔの更新値が“２”の時に目標とするＮ３＞Ｂの関係とＮ３−Ｎ２＞Ｃの関係とが最初に判定されているので、周波数制御感度調整信号Ｔの最終更新値を“２”に設定する。すなわち、ステップ９９にて、キャリブレーション調整ユニット(LOGIC)９は周波数制御感度調整信号Ｔを最終更新値“２”に設定する一方(Ｔ＝Ｔ＠Ｎ３＞Ｂ and Ｎ３−Ｎ２＞Ｃ hold)、選択信号ＳをＳ＝“２”からＳ＝“０”へ復帰する。この時に、キャリブレーション調整ユニット(LOGIC)９は制御信号Ｒをハイレベルからローレベルに復帰するので、ローレベルの制御信号Ｒに応答して位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２はアクティブ状態に制御されるので、ＰＬＬはクローズドループに制御される。選択信号Ｓ＝“０”に応答して、セレクタ(ＳＥＬ)７は出力の制御電圧Ｖcとして入力の基準電圧ＶREFからループフィルタ(ＬＰ)３の出力信号に切り換える。従って、ＰＬＬはクローズドループの通常動作期間となって、ＰＬＬの電圧制御発振器(ＶＣＯ)８の出力信号に応答する分周器(ＤＩＶ)６の出力信号の位相および周波数は基準信号Ｆrefの位相および周波数と一致して、ＰＬＬのロック動作が可能となるものである。
【０１９３】
このようにして、図9に示したキャリブレーション動作によって、図8に示したＰＬＬの電圧制御発振器(ＶＣＯ)８のオフセット周波数調整信号Ｏのキャリブレーションと周波数制御感度調整信号Ｔのキャリブレーションとを実行することができる。尚、第１基準電圧ＶREF1の値と第２基準電圧ＶREF2の値とは、ＰＬＬの通常動作期間期間中にループフィルタ(ＬＰ)３からＰＬＬロック動作のために電圧制御発振器へ供給される制御電圧Ｖcの値に極めて近く設定されたものである。すなわち、図８に示した本発明の実施の形態２によるＰＬＬの通常動作期間での電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数ｆvcoは、分周器(ＤＩＶ)６の分周数をＮとし、基準信号Ｆrefの周波数をｆrefとすると、ｆvco＝Ｎ＊ｆrefの関係式で与えられる。従って、この関係式で与えられる周波数ｆvcoの発振出力信号(Ｆvco)が得られるような制御電圧Ｖcの値に極めて近く設定された第１基準電圧ＶREF1と第２基準電圧ＶREF2が、キャリブレーション動作の期間に電圧制御発振器８へ供給されるものである。
【０１９４】
図１１から理解されるように、本発明の実施の形態２によるＰＬＬのキャリブレーション動作は、ＰＬＬの通常動作期間期間中に供給される制御電圧Ｖcの値に極めて近く設定された第１基準電圧ＶREF1と第２基準電圧ＶREF2との間で電圧制御発振器(ＶＣＯ)８の周波数制御感度を正確に調整する方法である。
【０１９５】
それに対して、本発明の実施の形態１によるＰＬＬのキャリブレーション動作は比較的簡単ではあるが、図７から理解されるように、図３の電圧電流変換器(ＶＩＣ)８１で制御電圧Ｖcが供給されるＮチャンネルＭＯＳトランジスタ８１２のしきい値電圧ＶthnのばらつきによるＡＣ周波数制御感度のばらつきを補償することができない。
【０１９６】
一方、本発明の実施の形態２によるＰＬＬのキャリブレーション動作では図１１に示すように第１基準電圧ＶREF1と第２基準電圧ＶREF2との間でＮ３−Ｎ２＞Ｃの関係が維持されるので、ＡＣ周波数制御感度のばらつきを補償することができる。すなわち、第１基準電圧ＶREF1と第２基準電圧ＶREF2との間で、ＡＣ周波数制御感度がＫv＝Ｃ／(ＶREF2―ＶREF1)の値を持つこと補償することができる。
【０１９７】
［実施の形態３］
図１２は、本発明の実施の形態３による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０１９８】
図１２に示すＰＬＬが図１に示したＰＬＬと相違するのは、選択信号Ｓ＝“１”、“２”に応答してセレクタ(ＳＥＬ)７が出力の制御電圧Ｖcとして、接地電位ＧＮＤと基準電圧ＶREFとを選択するのではなく、第１基準電圧ＶREF1と第２基準電圧ＶREF2とをそれぞれ選択するようにセレクタ(ＳＥＬ)７の選択機能が変更されたことである。
【０１９９】
更に図１２に示すＰＬＬでは、キャリブレーション調整ユニット(LOGIC)９から電圧制御発振器(ＶＣＯ)８に、図１に示したＰＬＬのように周波数制御感度調整信号Ｔとオフセット周波数調整信号Ｏが供給されるのではなく、３つの調整信号Ｔ、Ｌ、Ｇが供給されるものである。また、これに対応して、図１２のＰＬＬの電圧制御発振器(ＶＣＯ)８の構成も変更されている。
【０２００】
図１３は、図１２に示した本発明の実施の形態３によるＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の構成を示す図である。
【０２０１】
図１３に示す電圧制御発振器(ＶＣＯ)８も、図２に示した電圧制御発振器(ＶＣＯ)５と同様に電圧電流変換器(ＶＩＣ)８１と電流制御発振器(ＣＣＯ)５２とを含んでいる。リング発振器として構成された電流制御発振器(ＣＣＯ)５２は、図２の電流制御発振器(ＣＣＯ)５２と同一の構成の奇数段の遅延回路５２１、５２２、５２３を含んでいる。
【０２０２】
図１３に示す電圧制御発振器(ＶＣＯ)８の発振周波数を制御するための制御電圧(Ｖc)が電圧電流変換器(ＶＩＣ)８１の入力端子に供給される変換器(ＶＩＣ)８１には、キャリブレーション調整ユニット(LOGIC)９から調整信号Ｔ、調整信号Ｌ、調整信号Ｇが供給可能とされている。
【０２０３】
図１４は、図１３に示した電圧制御発振器(ＶＣＯ)８に含まれる電圧電流変換器(ＶＩＣ)８１の構成を示す図である。図１４に示した電圧電流変換器(ＶＩＣ)８１の構成は、図３に示した電圧電流変換器(ＶＩＣ)８１の構成から著しく変更されたものとなっている。
【０２０４】
すなわち、図１４に示した電圧電流変換器(ＶＩＣ)８１は、５個のＰチャンネルＭＯＳトランジスタ８１ｐ１〜８１ｐ５と６個のＮチャンネルＭＯＳトランジスタ８１ｎ１〜８１ｎ６とを含んでいる。制御電圧Ｖcは２個のＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のゲートに並列に供給され、２個のＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のゲインとドレイン電流Ｉcとが調整信号Ｔによって調整可能とされている。
【０２０５】
ゲートとドレインとが接続されることによってダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ２には、基準電圧ＶLIMから抵抗Ｒによって電流値が設定された基準電流Ｉlimが供給される。ダイオード接続されたトランジスタ８１ｎ２とカレントミラーを構成するように、ＮチャンネルＭＯＳトランジスタ８１ｎ３のゲートがトランジスタ８１ｎ２のゲートとドレインとに接続されている。このトランジスタ８１ｎ３のゲインとドレイン電流とは調整信号Ｌによって調整可能とされており、このトランジスタ８１ｎ３のドレインには２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２により構成されたカレントミラーを介してＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Ｉcが供給される。
【０２０６】
トランジスタ８１ｎ３のドレインにはゲート・ドレイン接続によってダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ４が接続され、このダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ４にはＰチャンネルＭＯＳトランジスタ８１ｐ２のドレイン電流とトランジスタ８１ｎ３のドレイン電流との差電流が流入する。ダイオード接続されたトランジスタ８１ｎ４とカレントミラーを構成するように、ＮチャンネルＭＯＳトランジスタ８１ｎ５のゲートがトランジスタ８１ｎ４のゲートとドレインとに接続されている。
【０２０７】
ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流は、２個のＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４によって構成されたカレントミラーを介してＮチャンネルＭＯＳトランジスタ８１ｎ６のドレインに供給される。また、このＰチャンネルＭＯＳトランジスタ８１ｐ４のゲインとドレイン電流とは、調整信号Ｇによって調整可能とされている。また、ＮチャンネルＭＯＳトランジスタ８１ｎ６のドレインと電源電圧ＶDDとの間には、ゲート・ドレイン接続によってダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５が接続されている。このダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpは、ＰチャンネルＭＯＳトランジスタ８１ｐ４のドレイン電流とＮチャンネルＭＯＳトランジスタ８１ｎ６のドレイン電流との差電流となる。この差電流はダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５によって出力電圧Ｖpに変換され、この出力電圧Ｖpは電圧制御発振器(ＶＣＯ)８の電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)８の発振周波数が決定される。
【０２０８】
次に、図１４に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する。
【０２０９】
ゲートに制御電圧Ｖcが供給されたＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Icは、２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２により構成されカレントミラー比１：１のカレントミラーを介してＮチャンネルＭＯＳトランジスタ８１ｎ３のドレインに供給される。一方、ＮチャンネルＭＯＳトランジスタ８１ｎ２、８１ｎ３のカレントミラー比は１：ＮＬに設定されているので、ＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流はＮＬ＊Ｉlimとなる。従って、ＰチャンネルＭＯＳトランジスタ８１ｐ２のドレイン電流IcとＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimとの差電流Ic−ＮＬ＊Ｉlimが、ダイオード接続のＮチャンネルＭＯＳトランジスタ８１ｎ４に流入する。
【０２１０】
ＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５のカレントミラー比は１：１に設定されているので、ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流はIc−ＮＬ＊Ｉlimとなる。一方、ＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のカレントミラー比は１：ＮＧに設定されているので、ＰチャンネルＭＯＳトランジスタ８１ｐ４のドレイン電流はＮＧ＊(Ic−ＮＬ＊Ｉlim)となる。また、ゲートに制御電圧Ｖcが供給されたＮチャンネルＭＯＳトランジスタ８１ｎ６には、ドレイン電流Icが流れている。従って、ダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpは、ＰチャンネルＭＯＳトランジスタ８１ｐ４のドレイン電流ＮＧ＊(Ic−ＮＬ＊Ｉlim)とＮチャンネルＭＯＳトランジスタ８１ｎ６のドレイン電流Icとの差電流(ＮＧ−１)＊Ic−ＮＬ＊Ｉlimとなる。
【０２１１】
図３５は、図１４に示す電圧電流変換器(ＶＩＣ)８１における制御電圧Ｖcに対するＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpの依存性を示す図である。
【０２１２】
ゲートに制御電圧Ｖcが供給される２個のＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のしきい値電圧Ｖthnよりも制御電圧Ｖcが低レベルの時には、２個のＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６はオフであるので、そのドレイン電流Icはゼロとなっている。一方、ＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊ＩlimによってカレントミラーのＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５のゲートは接地電位ＧＮＤにプルダウンされているので、ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流もゼロとなる。従って、カレントミラーのＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のドレイン電流もゼロとなっているので、ダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpもゼロとなっている。
【０２１３】
ＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のしきい値電圧Ｖthnと制御電圧Ｖcが等しくなると、ＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６はオンとなり、そのドレイン電流Icは微小な値となる。従って、カレントミラーのＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２のドレイン電流Icも微小な値となっているので、ＰチャンネルＭＯＳトランジスタ８１ｐ２の微小なドレイン電流IcよりもＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimが大きな値となる。その結果、カレントミラーのＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５のゲートは接地電位ＧＮＤにプルダウンされ、ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流もゼロとなる。従って、カレントミラーのＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のドレイン電流もゼロとなっているので、ダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流ＩpはＮチャンネルＭＯＳトランジスタ８１ｎ６の微小なドレイン電流Icによって決定される。この場合の制御電圧Ｖcに対するＮチャンネルＭＯＳトランジスタ８１ｎ６のドレイン電流IcとＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpとの依存性は、調整信号Ｔの値によって調整可能である。この調整信号Ｔの値が大きくなるとＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のコンダクタンスｇmも大きくなるので、ＮチャンネルＭＯＳトランジスタ８１ｎ６のドレイン電流IcとＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpの値も増加する。
【０２１４】
制御電圧ＶcがＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６のしきい値電圧Ｖthnの値よりも増加すると、ＮチャンネルＭＯＳトランジスタ８１ｎ１、８１ｎ６の導通度が増加して、そのドレイン電流Icも増加するものとなる。従って、カレントミラーのＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２のドレイン電流Icも増加して、ＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊ＩlimよりもＰチャンネルＭＯＳトランジスタ８１ｐ２のドレイン電流Icが増加する。その結果、ＰチャンネルＭＯＳ８１ｐ２のドレイン電流IcとＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimとの差電流Ic−ＮＬ＊Ｉlimが、カレントミラーのＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５に流れる。
【０２１５】
カレントミラー比が１：ＮＧに設定されたＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のＭＯＳトランジスタ８１ｐ４からＮＧ＊(Ic−ＮＬ＊Ｉlim)のドレイン電流とＮチャンネルＭＯＳトランジスタ８１ｎ６のレイン電流Icの差電流(ＮＧ−１)＊Ic−ＮＬ＊Ｉlimによって、ダイオード接続ＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpが設定される。
【０２１６】
図１４に示す電圧電流変換器(ＶＩＣ)８１のＰチャンネルＭＯＳトランジスタ８１ｐ３、８１ｐ４のカレントミラー比１：ＮＧの値ＮＧは、調整信号Ｇによって設定可能である。調整信号Ｇの値が増加するとＮＧの値も増加して、ダイオード接続のＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpも増加する。調整信号Ｇと値ＮＧとが等しいとすると、値ＮＧの値が１の場合には、制御電圧Ｖcの増加によって制御電流Ｉpが増加することはなく、制御電圧Ｖcの増加に対して制御電流Ｉpの値は一定となる。調整信号Ｇと値ＮＧとの値が２以上の場合には、制御電圧Ｖcの増加によって制御電流Ｉpが増加するものとなる。
【０２１７】
図１４に示す電圧電流変換器(ＶＩＣ)８１のＮチャンネルＭＯＳトランジスタ８１ｎ２、８１ｎ３のカレントミラー比１：ＮＬの値ＮＧは、調整信号Ｌによって設定可能である。調整信号Ｌと値ＮＬとが等しいとすると、調整信号Ｌの値が増加するとＮＬの値も増加してＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimの値も増加する。すると、差電流(ＮＧ−１)＊Ic−ＮＬ＊Ｉlimにより決定されるダイオード接続ＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpの電流レベルも、調整信号Ｌと値ＮＬの値の増加によって低下するものとなる。
【０２１８】
図１５は、図１２乃至図１４に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作を説明する図である。
【０２１９】
図１５に示すＰＬＬのキャリブレーション動作が開始されると、ステップ１５０にて選択信号ＳがＳ＝“１”となるので、図１２のＰＬＬのセレクタ(ＳＥＬ)７は、出力の制御電圧Ｖcとして入力の第１基準電圧ＶREF1を選択する。この時に、ハイレベルの制御信号Ｒによって位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２とはスタンバイ状態に制御されるので、ＰＬＬはオープンループに制御される。この時に、調整信号Ｔと調整信号ＬとはそれぞれＴ＝“０”、Ｌ＝最大値“ＭＡＸ”に設定され、調整信号Ｇと値ＮＧとの値は“１”に設定される。この初期状態で、キャリブレーション調整ユニット(LOGIC)９はステップ１５１で電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始する。
【０２２０】
次に、キャリブレーション調整ユニット(LOGIC)９は、ステップ１５２で出力信号(Ｆvco)のカウント結果Ｎ１と目標値Ａとを比較するものである。尚、この目標値Ａは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性の１つである最低発振周波数に対応する。キャリブレーション調整ユニット(LOGIC)９がＮ１＜Aの関係であると判定すると、ステップ１５３で調整信号Ｔが最大値“ＭＡＸ”であるか否かが判定される。ステップ１５３で調整信号Ｔが最大値“ＭＡＸ”でないと判定されると、ステップ１５４で調整信号ＴをＴ＝Ｔ＋1に更新する。ステップ１５３にて調整信号Ｔが最大値ＭＡＸであると判定されると、ステップ１５５で調整信号Ｌが最小値“ＭＩＮＩ”であるか否かが判定される。ステップ１５５で調整信号Ｌが最小値“ＭＩＮＩ”でないと判定されると、ステップ１５６で調整信号ＬをＬ＝Ｌ−1と更新して調整信号Ｔを初期値“０”に更新する。ステップ１５５で調整信号Ｌが最小値“ＭＩＮＩ”であると判定されると、ステップ１５７でエラーステートを表示して、キャリブレーション動作を終了する。
【０２２１】
セレクタ(ＳＥＬ)７によって選択された第１基準電圧ＶREF1の制御電圧Ｖcと更新された調整信号Ｔと調整信号Ｌとに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、出力信号(Ｆvco)の周波数の増加が不十分でステップ１５２でＮ１＜Aの関係の判定が連続する可能性があり、ステップ１５３での調整信号Ｔが最大値ＭＡＸではないとの判定とステップ１５４での調整信号Ｔの更新とステップ１５６での調整信号Ｌが連続する可能性がある。しかし、次第に出力信号(Ｆvco)の周波数の増加が十分となって、ステップ１５３でＮ１＞Aの関係が判定されるようになる。
【０２２２】
図１６は、図１２乃至図１５に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作にて調整信号Ｔ、調整信号Ｌの更新と調整信号Ｔ、調整信号Ｌの更新とに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の発振周波数が増加する様子を示す図である。
【０２２３】
図１６の例では、調整信号Ｌが“１”で調整信号Ｔが“０”の時に目標とするＮ１＞Aの関係が最初に判定されているので、調整信号Ｌの最終更新値を“１” に設定して、調整信号Ｔの最終更新値を“０”に設定する。すなわち、ステップ１５８において、キャリブレーション調整ユニット(LOGIC)９は調整信号Ｌを最終更新値“１”に設定する一方(Ｌ＝Ｌ＠Ｎ１＞Ａ hold)、調整信号Ｔを最終更新値“０”に設定する(Ｔ＝Ｔ＠Ｎ１＞Ａ hold)。
【０２２４】
この状態で、キャリブレーション調整ユニット(LOGIC)９はステップ１５９にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６による分周信号のカウントを開始して、カウント結果Ｎ２を半導体集積回路の内蔵メモリに格納する。
【０２２５】
次に、ステップ１５１０においてキャリブレーション調整ユニット(LOGIC)９は、選択信号ＳをＳ＝“１”からＳ＝“２”へ変更する。すると、図１２のＰＬＬのセレクタ(ＳＥＬ)７は選択信号ＳのＳ＝“１”からＳ＝“２”へ変更に応答して、出力の制御電圧Ｖcとして入力の第１基準電圧ＶREF1から若干高レベルの第２基準電圧ＶREF2に切り換える。電圧制御発振器(ＶＣＯ)８に供給される制御電圧Ｖcが第１基準電圧ＶREF1から若干高レベルの第２基準電圧ＶREF2に変更されたことに応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が若干増加する。この状態で、キャリブレーション調整ユニット(LOGIC)９はステップ１５１０にて電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の分周器(ＤＩＶ)６の分周信号のカウントを開始して、カウント結果Ｎ３を半導体集積回路の内蔵メモリに格納する。
【０２２６】
次に、キャリブレーション調整ユニット(LOGIC)９は、ステップ１５１１にて出力信号(Ｆvco)のカウント結果Ｎ３と目標値Ｂとを比較して更にカウント結果Ｎ３とカウント結果Ｎ２との差分Ｎ３−Ｎ２と目標値Ｃとをする。尚、目標値Ｂと目標値Ｃは、電圧制御発振器(ＶＣＯ)８の目標の周波数特性であるＶＣＯ発振周波数とＡＣ周波数制御感度にそれぞれ対応するものである。ＶＣＯ発振周波数は制御電圧Ｖcが所定の値に設定された場合の電圧制御発振器(ＶＣＯ)８の発振周波数を示すのに対して、ＡＣ周波数制御感度は制御電圧Ｖcが所定の範囲で変化する際に電圧制御発振器(ＶＣＯ)８の発振周波数の変化幅の制御感度を示すものである。ステップ１５１１において、キャリブレーション調整ユニット(LOGIC)９がＮ３＜Ｂの関係またはＮ３−Ｎ２＜Ｃの関係であると判定すると、ステップ１５１２にて調整信号ＧをＧ＝Ｇ＋1に更新する。
【０２２７】
調整信号Ｇの増加更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する。最初は、周波数の増加が不十分でステップ１５１１でのＮ３＜Ｂの関係の判定またはＮ３−Ｎ２＜Ｃの関係が連続する可能性があり、ステップ１５１２での調整信号Ｇの更新が連続する可能性がある。しかし、次第に周波数の増加が十分となり、ステップ１５１１でＮ３＞Ｂの関係とＮ３−Ｎ２＞Ｃの関係が判定されるようになる。
【０２２８】
図１７は、図１２乃至図１６に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作において調整信号Ｇの更新に応答して、電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数が増加する様子を示す図である。
【０２２９】
図１７の例では、調整信号Ｇの更新値が“２”の時に目標とするＮ３＞Ｂの関係とＮ３−Ｎ２＞Ｃの関係とが最初に判定されているので、調整信号Ｇの最終更新値を“２”に設定する。すなわち、ステップ１５１３にて、キャリブレーション調整ユニット(LOGIC)９は調整信号Ｇを最終更新値“２”に設定する一方(Ｇ＝Ｇ＠Ｎ３＞Ｂ and Ｎ３−Ｎ２＞Ｃ hold)、選択信号ＳをＳ＝“２”からＳ＝“０”へ復帰する。この時に、キャリブレーション調整ユニット(LOGIC)９は制御信号Ｒをハイレベルからローレベルに復帰するので、ローレベルの制御信号Ｒに応答して位相周波数比較器(ＰＦＤ)１とチャージポンプ(ＣＰ)２はアクティブ状態に制御されるので、ＰＬＬはクローズドループに制御される。選択信号Ｓ＝“０”に応答して、セレクタ(ＳＥＬ)７は出力の制御電圧Ｖcとして入力の第２基準電圧ＶREF1からループフィルタ(ＬＰ)３の出力信号に切り換える。従って、ＰＬＬはクローズドループの通常動作期間となって、ＰＬＬの電圧制御発振器(ＶＣＯ)８の出力信号に応答する分周器(ＤＩＶ)６の出力信号の位相および周波数は基準信号Ｆrefの位相および周波数と一致して、ＰＬＬのロック動作が可能となるものである。
【０２３０】
このようにして、図１５に示したキャリブレーション動作によって、図１２に示したＰＬＬの電圧制御発振器(ＶＣＯ)８の調整信号Ｔ、調整信号Ｌおよび調整信号Ｇのキャリブレーションを実行することができる。尚、第１基準電圧ＶREF1の値と第２基準電圧ＶREF2の値とは、ＰＬＬの通常動作期間期間中にループフィルタ(ＬＰ)３からＰＬＬロック動作のために電圧制御発振器へ供給される制御電圧Ｖcの値に極めて近く設定されたものである。すなわち、図１２に示した本発明の実施の形態３によるＰＬＬの通常動作期間での電圧制御発振器(ＶＣＯ)８の出力信号(Ｆvco)の周波数ｆvcoは、分周器(ＤＩＶ)６の分周数をＮとしと、基準信号Ｆrefの周波数をｆrefとすると、ｆvco＝Ｎ＊ｆrefの関係式で与えられる。従って、この関係式で与えられる周波数ｆvcoの発振出力信号(Ｆvco)が得られるような制御電圧Ｖcの値に極めて近く設定された第１基準電圧ＶREF1と第２基準電圧ＶREF2が、キャリブレーション動作の期間に電圧制御発振器８へ供給されるものである。
【０２３１】
また、本発明の実施の形態３によるＰＬＬのキャリブレーション動作でも第１基準電圧ＶREF1と第２基準電圧ＶREF2の間でＮ３−Ｎ２＞Ｃの関係が維持され、第１基準電圧ＶREF1と第２基準電圧ＶREF2の間でＡＣ周波数制御感度Ｋv＝Ｃ／(ＶREF2―ＶREF1)の値を補償することができる。
【０２３２】
図１８は、図１３に示した電圧制御発振器(ＶＣＯ)８に含まれる電圧電流変換器(ＶＩＣ)８１の他の構成を示す図である。
【０２３３】
すなわち、図１８に示した電圧電流変換器(ＶＩＣ)８１は、４個のＰチャンネルＭＯＳトランジスタ８１ｐ１〜８１ｐ４と７個のＮチャンネルＭＯＳトランジスタ８１ｎ１〜８１ｎ７とを含んでいる。制御電圧ＶcはＮチャンネルＭＯＳトランジスタ８１ｎ１のゲートに供給され、ＮチャンネルＭＯＳトランジスタ８１ｎ１のゲインとドレイン電流Ｉcとが調整信号Ｔによって調整可能とされている。
【０２３４】
ゲートとドレインとが接続されることによってダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ２には、基準電圧ＶLIMから抵抗Ｒによって電流値が設定された基準電流Ｉlimが供給される。ダイオード接続されたトランジスタ８１ｎ２とカレントミラーを構成するように、ＮチャンネルＭＯＳトランジスタ８１ｎ３のゲートがトランジスタ８１ｎ２のゲートとドレインとに接続されている。このトランジスタ８１ｎ３のゲインとドレイン電流とは調整信号Ｌによって調整可能とされており、このトランジスタ８１ｎ３のドレインにはカレントミラーの２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２を介してＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Ｉcが供給される。更に、このトランジスタ８１ｎ３のドレインには２個のＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５により構成されたカレントミラーが接続されており、このトランジスタ８１ｎ５のゲインとドレイン電流とは調整信号Ｇによって調整可能とされている。
【０２３５】
トランジスタ８１ｎ５のドレインにはカレントミラーの２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ３を介してＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Ｉcが供給され、更にこのトランジスタ８１ｎ５のドレインには２個のＮチャンネルＭＯＳトランジスタ８１ｎ６、８１ｎ７によって構成されたカレントミラーが接続され、ＮチャンネルＭＯＳトランジスタ８１ｎ７のドレインと電源電圧ＶDDとの間にはゲート・ドレイン接続によってダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ４が接続されている。
【０２３６】
ダイオード接続されたＮチャンネルＭＯＳトランジスタ８１ｎ６とダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ４に流れる制御電流Ｉpは、ＰチャンネルＭＯＳトランジスタ８１ｐ３のドレイン電流とＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流との差電流となる。この差電流は、ダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ４によって出力電圧Ｖpに変換される。この出力電圧Ｖpは図１３の電圧制御発振器(ＶＣＯ)８の電流制御発振器(ＣＣＯ)５２の遅延回路５２１、５２２、５２３にバイアス電圧として供給されて、遅延回路５２１、５２２、５２３の各動作電流と各遅延時間とが設定されるので、電圧制御発振器(ＶＣＯ)８の発振周波数が決定される。
【０２３７】
次に、図１８に示した電圧電流変換器(ＶＩＣ)８１の動作を説明する。
【０２３８】
ゲートに制御電圧Ｖcが供給されたＮチャンネルＭＯＳトランジスタ８１ｎ１のドレイン電流Icは、２個のＰチャンネルＭＯＳトランジスタ８１ｐ１、８１ｐ２により構成されカレントミラー比１：１のカレントミラーを介してＮチャンネルＭＯＳトランジスタ８１ｎ３のドレインに供給される。一方、ＮチャンネルＭＯＳトランジスタ８１ｎ２、８１ｎ３のカレントミラー比は１：ＮＬに設定されているので、ＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流はＮＬ＊Ｉlimとなる。従って、ＰチャンネルＭＯＳトランジスタ８１ｐ２のドレイン電流IcとＮチャンネルＭＯＳトランジスタ８１ｎ３のドレイン電流ＮＬ＊Ｉlimとの差電流Ic−ＮＬ＊Ｉlimが、ダイオード接続のＮチャンネルＭＯＳトランジスタ８１ｎ４に流入する。
【０２３９】
ＮチャンネルＭＯＳトランジスタ８１ｎ４、８１ｎ５のカレントミラー比は１：ＮＧに設定されているので、ＮチャンネルＭＯＳトランジスタ８１ｎ５のドレイン電流はＮＧ(Ic−ＮＬ＊Ｉlim)となる。
【０２４０】
一方、ＰチャンネルＭＯＳトランジスタ８１ｐ３にはドレイン電流Icが流れているので、ダイオード接続のＮチャンネルＭＯＳトランジスタ８１ｎ４に流入する差電流の値は(１−ＮＧ)＊Ic＋ＮＬ＊Ｉlimとなり、この差電流の値がダイオード接続されたＰチャンネルＭＯＳトランジスタ８１ｐ４に流れる制御電流Ｉpとなる。
【０２４１】
図１８に示した電圧電流変換器(ＶＩＣ)８１に対応して図１５に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作は、下記のように修正される。
【０２４２】
まず、ステップ１５０では、調整信号Ｔと調整信号ＬとはそれぞれＴ＝“０”、Ｌ＝“０”に設定され、調整信号Ｇと値ＮＧとの値は“０”に設定される。また、ステップ１５５で調整信号Ｌが最小値“ＭＩＮＩ”であるか否かが判定され、ステップ１５６で調整信号ＬはＬ＝Ｌ−1と更新され、ステップ１５１２で調整信号ＧはＧ＝Ｇ−1と更新される。尚、カレントミラーのトランジスタ８１ｎ４、８１ｎ５では、調整信号Ｇの値の増加によってトランジスタ８１ｎ５のゲインとドレイン電流とが減少するため、値ＮＧは負の値となる。また、カレントミラーのトランジスタ８１ｎ２、８１ｎ３では、調整信号Ｌの値の増加によってトランジスタ８１ｎ３のゲインとドレイン電流とが減少するため、値ＮＬも負の値となる。
【０２４３】
［実施の形態４］
図２１は、本発明の実施の形態４による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０２４４】
図２１に示すＰＬＬが図１に示した本発明の実施の形態１によるＰＬＬと相違するのは、図１のＰＬＬに含まれたキャリブレーション調整ユニット９が図２１に示すＰＬＬではレジスタ(Ｒｅｇ)１０に置換されていることである。
【０２４５】
また図２１に示すＰＬＬも、図１乃至図７と図１９と図３２乃至図３３にて説明した本発明の実施の形態１によるＰＬＬと同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整される。
【０２４６】
図２１に示す半導体集積回路には、図示されてはいないが、本発明の実施の形態１と同一のキャリブレーション動作を実行する中央処理ユニット(ＣＰＵ)が含まれている。この中央処理ユニット(ＣＰＵ)は、図２１のＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように、周波数制御感度調整信号Ｔ、オフセット周波数調整信号Ｏ、選択信号Ｓ、制御信号Ｒをレジスタ(Ｒｅｇ)１０からＰＬＬに供給する。従って、レジスタ(Ｒｅｇ)１０は周波数制御感度調整信号Ｔ、オフセット周波数調整信号Ｏ、選択信号Ｓ、制御信号Ｒの各制御データを格納する複数の制御レジスタを含み、中央処理ユニット(ＣＰＵ)は実施の形態１と同一のキャリブレーション動作の制御ステップに従ってレジスタ(Ｒｅｇ)１０の制御データを更新するものである。
【０２４７】
［実施の形態５］
図２２は、本発明の実施の形態５による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０２４８】
図２２に示すＰＬＬが図８に示した本発明の実施の形態２によるＰＬＬと相違するのは、図８のＰＬＬに含まれたキャリブレーション調整ユニット９が図２２に示すＰＬＬではレジスタ(Ｒｅｇ)１０に置換されていることである。
【０２４９】
また図２２に示すＰＬＬも、図８乃至図１１にて説明した本発明の実施の形態２によるＰＬＬと同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整される。
【０２５０】
図２２に示す半導体集積回路には、図示されてはいないが、本発明の実施の形態１と同一のキャリブレーション動作を実行する中央処理ユニット(ＣＰＵ)が含まれている。この中央処理ユニット(ＣＰＵ)は、図２２のＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように、周波数制御感度調整信号Ｔ、オフセット周波数調整信号Ｏ、選択信号Ｓ、制御信号Ｒをレジスタ(Ｒｅｇ)１０からＰＬＬに供給する。従って、レジスタ(Ｒｅｇ)１０は周波数制御感度調整信号Ｔ、オフセット周波数調整信号Ｏ、選択信号Ｓ、制御信号Ｒの各制御データを格納する複数の制御レジスタを含み、中央処理ユニット(ＣＰＵ)は実施の形態１と同一のキャリブレーション動作の制御ステップに従ってレジスタ(Ｒｅｇ)１０の制御データを更新するものである。
【０２５１】
［実施の形態６］
図２３は、本発明の実施の形態６による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０２５２】
図２３に示すＰＬＬが図１２に示した本発明の実施の形態３によるＰＬＬと相違するのは、図１２のＰＬＬに含まれたキャリブレーション調整ユニット９が図２３に示すＰＬＬではレジスタ(Ｒｅｇ)１０に置換されていることである。
【０２５３】
また図２３に示すＰＬＬも、図１２乃至図１８にて説明した本発明の実施の形態３によるＰＬＬと同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整される。
【０２５４】
図２３に示す半導体集積回路には、図示されてはいないが、本発明の実施の形態１と同一のキャリブレーション動作を実行する中央処理ユニット(ＣＰＵ)が含まれている。この中央処理ユニット(ＣＰＵ)は、図２３３のＰＬＬに含まれた電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように、調整信号Ｔ、調整信号Ｌ、調整信号Ｇ、選択信号Ｓ、制御信号Ｒをレジスタ(Ｒｅｇ)１０からＰＬＬに供給する。従って、レジスタ(Ｒｅｇ)１０は調整信号Ｔ、調整信号Ｌ、調整信号Ｇ、選択信号Ｓ、制御信号Ｒの各制御データを格納する複数の制御レジスタを含み、中央処理ユニット(ＣＰＵ)は実施の形態１と同一のキャリブレーション動作の制御ステップに従ってレジスタ(Ｒｅｇ)１０の制御データを更新するものである。
【０２５５】
［実施の形態７］
図３１は、本発明の実施の形態７による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【０２５６】
図３１に示すＰＬＬが図１に示した本発明の実施の形態１によるＰＬＬと相違するのは、図１のＰＬＬに含まれたチャージポンプ(ＣＰ)２が第１チャージポンプ(ＣＰＭ)２ａと第２チャージポンプ(ＣＰＳ)２ｂとに置換されていることである。図３１に示すＰＬＬのループフィルタ(ＬＰ)３は、零点周波数ｆ１を決定する抵抗Ｒ１と容量Ｃ１とを含み、極周波数ｆ２は抵抗Ｒ１と容量Ｃ１と容量Ｃ２とで主として決定される。尚、ループフィルタ(ＬＰ)３は、抵抗Ｒ２と容量Ｃ４とからなるローパスフィルタを含んでいる。
【０２５７】
図３１に示すＰＬＬでは、第１チャージポンプ(ＣＰＭ)２ａの充電制御入力端子と第２チャージポンプ(ＣＰＳ)２ｂの放電制御入力端子とに位相周波数比較器(ＰＦＤ)１のアップ出力信号ＵＰが供給され、第１チャージポンプ(ＣＰＭ)２ａの放電制御入力端子と第２チャージポンプ(ＣＰＳ)２ｂの充電制御入力端子とに位相周波数比較器(ＰＦＤ)１のダウン出力信号ＤＮが供給される。従って、第１チャージポンプ(ＣＰＭ)２ａと第２チャージポンプ(ＣＰＳ)２ｂとは、位相周波数比較器(ＰＦＤ)１のアップ出力信号ＵＰおよびダウン出力信号ＤＮに応答して相互に逆相に駆動されている。
【０２５８】
更に、第１チャージポンプ(ＣＰＭ)２ａの充放電電流ｉ１と第２チャージポンプ(ＣＰＳ)２ｂの充放電電流ｉ２との比率β(ｉ２／ｉ１)は、例えば、０．９等の所定の値に設定されている。ループフィルタ(ＬＰ)３の抵抗Ｒ１と容量Ｃ１とによって零点周波数ｆ１が設定される際に、時定数Ｃ１Ｒ１を比率βで割算する関係式によって零点周波数ｆ１が設定される。
【０２５９】
従って、同一の値の零点周波数ｆ１を設定する際に、小さな容量値の容量Ｃ１を使用できるので、ループフィルタ(ＬＰ)３を容易に半導体集積回路の半導体チップに内蔵することができる。尚、第１と第２のチャージポンプを含みループフィルタの半導体集積回路への内蔵化を容易としたＰＬＬは、特開２００５−１８４７７１号公報に記載されているので、参照されたい。
【０２６０】
また、図３１に示すＰＬＬの第１チャージポンプ(ＣＰＭ)２ａと第２チャージポンプ(ＣＰＳ)２ｂは、冒頭で説明したようにそれぞれ図３０に示すような特性を持つものである。従って、図３１に示すＰＬＬの電圧制御発振器(ＶＣＯ)のジッタ特性は、図２８に示した微細化ＣＭＯＳ製造プロセスによる周波数制御感度Kvの増大と図３０の略中央部分に示したチャージポンプ２の特性での周波数制御感度Kvの増大とから、考慮されなければならない。
【０２６１】
従って、図３１に示すＰＬＬも、図１乃至図７と図１９と図３２乃至図３３にて説明した本発明の実施の形態１によるＰＬＬと同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整されるものである。
【０２６２】
更に、図３１に示すＰＬＬは、分周比Ｎと異なる分周比Ｎ＋１とに定期的に変更されることによって平均分周比が少数以下の値となるΣΔ変調器を分周器６として使用することによりフラクショナルＰＬＬとして動作するものである。このフラクショナルＰＬＬでは、分周器６としてのΣΔ変調器の量子化雑音がＰＬＬの帯域を通過するので、ＰＬＬの雑音スペクトラムが増加する。
【０２６３】
このように、図３１に示すＰＬＬがフラクショナルＰＬＬとして構成される場合にも、上述した本発明の実施の形態１と同様に、キャリブレーション動作によって電圧制御発振器(ＶＣＯ)８の周波数制御感度Kvが所望の特性となるように調整されるものである。それによって、分周器６としてのΣΔ変調器の量子化雑音によるフラクショナルＰＬＬの雑音スペクトラムの劣化を軽減することが可能となる。
【０２６４】
［実施の形態８］
図２４は、本発明の実施の形態８による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
【０２６５】
図２４に示す実施の形態８による半導体集積回路２４１は、上述した本発明の実施の形態１乃至実施の形態７によるＰＬＬを内蔵して、このＰＬＬは半導体集積回路２４１に内蔵されたシリアルパラレル変換器やパラレルシリアル変換器等の内部回路に供給されるクロック信号を生成するものである。
【０２６６】
光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ(ＰＣ：Personal Computer)等のホスト・コンピュータに接続するためのインターフェースとして、標準規格のＡＴＡ(Advanced Technology Attachment)が一般的である。ＡＴＡ規格を使用することによって、各種の記憶メディアが同一のコマンドと制御ソフトウェアによっホスト・てコンピュータに接続されることが可能となる。この実施の形態８では、記憶メディアとして光ディスク記録再生装置が採用され、この光ディスク記録再生装置がホスト・コンピュータとＡＴＡ(ＡＴＡＰＩ：Advanced Technology Attachment Packet Interface)によって接続される。
【０２６７】
図２４に示す実施の形態８による光ディスク記録再生装置に搭載された半導体集積回路２４１は、ホスト・コンピュータ２４２と接続されたＡＴＡインターフェース(ＡＴＡＰＩ)２４１１を含んでいる。
【０２６８】
光ディスク記録再生装置の記憶メディアとしての光ディスク２４３に光ビームを照射してデータの読み出しとデータの書き込みとを行う光ピックアップ２４４には、半導体集積回路２４１の信号処理ユニット(READWRITE)２４１２が接続されている。この信号処理ユニット２４１２には、基準電圧生成器(ＢＧＲ)２４１３と水晶発振子２４５とが接続されている。
【０２６９】
信号処理ユニット２４１２から光ディスク２４３の読み出しパラレルデータはシリアライザ２４１１４に供給され、シリアライザ２４１１４内部のパラレルシリアル変換器はＰＬＬ２４１１５から生成されるクロックＣＬＫに同期した読み出しシリアルデータＲＸをホスト・コンピュータ２４２に供給する。
【０２７０】
一方、クロックデータリカバリユニット(ＣＤＲ)２４１１２にはホスト・コンピュータ２４２からの書き込みシリアルデータＴＸは供給され、クロックデータリカバリユニット(ＣＤＲ)２４１１２はＰＬＬ２４１１３を利用して書き込みシリアルデータＴＸに含まれたクロックデータＣＬＫとシリアルデータを抽出してデシリアライザ(ＤＥＳ)２４１１１に供給する。デシリアライザ(ＤＥＳ)２４１１１は、供給されたクロックデータＣＬＫに同期した書き込みパラレルデータを信号処理ユニット２４１２に供給する。
【０２７１】
図２４に示す実施の形態８による半導体集積回路２４１に内蔵されたデータ読み出しのためのＰＬＬ２４１１５とデータ書き込みのためのＰＬＬ２４１１３とに上述した本発明の実施の形態１乃至実施の形態７によるＰＬＬを採用するものである。それによって、光ディスク２４３からの安定したデータ読み出し動作と光ディスク２４３への安定したデータ書き込み動作とを可能とする光ディスク装置を構成することが可能となるものである。
【０２７２】
［実施の形態９］
図２５は、本発明の実施の形態９による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
【０２７３】
図２５に示す実施の形態９による半導体集積回路２５１の信号処理ユニット(READWRITE)２５１２は、上述した本発明の実施の形態１乃至実施の形態７によるＰＬＬを内蔵するものである。
【０２７４】
図２５に示す実施の形態９による光ディスク記録再生装置に搭載された半導体集積回路２５１も、ホスト・コンピュータ２５２と接続されたＡＴＡインターフェース(ＡＴＡＰＩ)２５１１を含むものである。このＡＴＡインターフェース(ＡＴＡＰＩ)２５１１は、図２４に示す実施の形態８の半導体集積回路２４１のＡＴＡインターフェース(ＡＴＡＰＩ)２４１１と同一の内部構成を採用することが可能である。
【０２７５】
光ディスク記録再生装置の記憶メディアとしての光ディスク２５３に光ビームを照射してデータの読み出しとデータの書き込みとを行う光ピックアップ２５４には、半導体集積回路２５１の信号処理ユニット(READWRITE)２５１２が接続されている。この信号処理ユニット２５１２には、基準電圧生成器(ＢＧＲ)２５１３と水晶発振子２５５とが接続されている。
【０２７６】
光ピックアップ２５４からの読み出しデータは信号処理ユニット２５１２の読み出し論理回路２５１２３とＰＲＭＬ方式の読み出し信号処理回路２５１２４とに供給され、ＰＲＭＬ方式の読み出し信号処理回路２５１２４の内部のＰＬＬにより光ピックアップ２５４からの読み出しデータに含まれたクロック信号が再生される。尚、ＰＲＭＬはPartial Response Mostly Likelihoodの略である。このＰＲＭＬ方式の読み出し信号処理回路２５１２４によって再生されたクロック信号を使用して読み出し論理回路２５１２３は光ピックアップ２５４からの読み出しデータをデータ処理して、読み出し論理回路２５１２３の処理データはＡＴＡインターフェース(ＡＴＡＰＩ)２５１１に供給される。
【０２７７】
ＡＴＡインターフェース(ＡＴＡＰＩ)２４１１からの書き込みデータは信号処理ユニット２５１２の書き込み論理回路２５１２１に供給される。この書き込み論理回路２５１２１はＰＬＬ２５１２２から供給されるクロック信号に同期して、ＡＴＡインターフェース(ＡＴＡＰＩ)２４１１からの書き込みデータを処理して光ピックアップ２５４に供給する。
【０２７８】
図２５に示す実施の形態９による半導体集積回路２５１の信号処理ユニット２５１２に内蔵されたＰＲＭＬ方式の読み出し信号処理回路２５１２４の内部のＰＬＬとデータ書き込み用のＰＬＬ２５１２２とに上述した本発明の実施の形態１乃至実施の形態７によるＰＬＬを採用するものである。それによって、光ディスク２４３からの安定したデータ読み出し動作と光ディスク２４３への安定したデータ書き込み動作とを可能とする光ディスク装置を構成することが可能となるものである。
【０２７９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２８０】
例えば、図３１の本発明の実施の形態７によるＰＬＬのセレクタ(ＳＥＬ)７を、図８に示す本発明の実施の形態２によるＰＬＬのセレクタ(ＳＥＬ)７の形式に置換することが可能である。この場合には、図８乃至図１１にて説明した本発明の実施の形態２によるＰＬＬと同様なキャリブレーション動作によって、電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整されることが可能である。
【０２８１】
また更に、図３１の本発明の実施の形態７によるＰＬＬのセレクタ(ＳＥＬ)７を、図１２に示す本発明の実施の形態２によるＰＬＬのセレクタ(ＳＥＬ)７の形式に置換することが可能である。この場合には、図１２乃至図１８にて説明した本発明の実施の形態３によるＰＬＬと同様なキャリブレーション動作によって、電圧制御発振器(ＶＣＯ)８の周波数特性が所望の特性となるように調整されることが可能である。
【０２８２】
更に、図３や図１４や図１８に示した電圧電流変換器(ＶＩＣ)８１において調整信号Ｔ、Ｏ、Ｌ、Ｇの値による電流Ｉc、Ｉr、ＮＬＩlim等の制御感度は、図４に示すようにＭＯＳトランジスタ８１２２、８１２３のゲートに接続されたセレクタ８１２４、８１２５の調整信号による設定により調整していた。しかし、それ以外の方法としては、前記特許文献１に記載されたように、電圧電流変換器の変換ＭＯＳトランジスタのソースと接地電位との間の変換抵抗の抵抗値を調整信号の値によって設定することもできる。
【図面の簡単な説明】
【０２８３】
【図１】図１は、本発明の実施の形態１による半導体集積回路に内蔵されたＰＬＬの全体の構成を説明するための図である。
【図２】図２は、図１に示した本発明の実施の形態１によるＰＬＬに含まれた電圧制御発振器の構成を示す図である。
【図３】図３は、図２に示した電圧制御発振器に含まれた電圧電流変換器の構成を示す図である。
【図４】図４は、図３に示した電圧電流変換器に含まれる周波数制御感度トリミングＮチャンネルＭＯＳトランジスタの構成を示す図である。
【図５】図５は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作を説明する図である。
【図６】図６は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作においてオフセット周波数調整信号の更新に応答して、電圧制御発振器の出力信号のオフセット周波数が増加する様子を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１によるＰＬＬのキャリブレーション動作において周波数制御感度調整信号の更新に応答して、電圧制御発振器の出力信号の周波数が増加する様子を示す図である。
【図８】図８は、本発明の実施の形態２による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図９】図９は、図８に示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作を説明する図である。
【図１０】図１０は、図８に示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作においてオフセット周波数調整信号の更新に応答して、電圧制御発振器の出力信号のオフセット周波数が増加する様子を示す図である。
【図１１】図１１は、図８と図９とに示した本発明の実施の形態２によるＰＬＬのキャリブレーション動作において周波数制御感度調整信号の更新に応答して、電圧制御発振器の出力信号の周波数が増加する様子を示す図である。
【図１２】図１２は、本発明の実施の形態３による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図１３】図１３は、図１２に示した本発明の実施の形態３によるＰＬＬに含まれた電圧制御発振器の構成を示す図である。
【図１４】図１４は、図１３に示した電圧制御発振器に含まれる電圧電流変換器の構成を示す図である。
【図１５】図１５は、図１２乃至図１４に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作を説明する図である。
【図１６】図１６は、図１２乃至図１５に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作にて調整信号Ｔ、調整信号Ｌの更新と調整信号Ｔ、調整信号Ｌの更新とに応答して、電圧制御発振器の出力信号の発振周波数が増加する様子を示す図である。
【図１７】図１７は、図１２乃至図１６に示した本発明の実施の形態３によるＰＬＬのキャリブレーション動作において調整信号Ｇの更新に応答して、電圧制御発振器の出力信号の周波数が増加する様子を示す図である。
【図１８】図１８は、図１３に示した電圧制御発振器に含まれる電圧電流変換器の他の構成を示す図である。
【図１９】図１９は、図４に示す周波数制御感度トリミングＮチャンネルＭＯＳトランジスタに含まれるセレクタの構成を示す図である。
【図２０】図２０は、図２と図２６とに示す電圧制御発振器の電流制御発振器の各遅延回路の構成を示す図である。
【図２１】図２１は、本発明の実施の形態４による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図２２】図２２は、本発明の実施の形態５による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図２３】図２３は、本発明の実施の形態６による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図２４】図２４は、本発明の実施の形態８による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
【図２５】図２５は、本発明の実施の形態９による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
【図２６】図２６は、本発明に先立って本発明者等により検討されたＰＬＬに含まれる電圧制御発振器を示す図である。
【図２７】図２７は、図２６に示す電圧制御発振器の電圧電流変換器の構成を示す図である。
【図２８】図２８は、本発明に先立って本発明者等により検討された図２６に示す電圧制御発振器の発振周波数対制御電圧の周波数制御感度の特性を示す図である。
【図２９】図２９は、本発明に先立って本発明者等によって検討されたチャージポンプの構成を示す図である。
【図３０】図３０は、図２９に示すチャージポンプにおいて充電電流源、放電電流源に流れる電流とチャージポンプの出力端子の制御電圧との関係を示す図である。
【図３１】図３１は、本発明の実施の形態７による半導体集積回路に内蔵されたＰＬＬ回路の構成を示す図である。
【図３２】図３２は、図３に示した電圧電流変換器の動作を説明する図である。
【図３３】図３３は、図３に示した電圧電流変換器の動作を説明する図である。
【図３４】図３４は、図２７の電圧電流変換器を含み図２６に示した本発明者等によって本発明に先立って検討された電圧制御発振器の周波数特性Ｌ１と図１乃至図７と図３２および図３３とで説明した本発明の実施の形態１による電圧制御発振器の周波数特性Ｌ２とを示す図である。
【図３５】図３５は、図１４に示す電圧電流変換器における制御電圧Ｖcに対するＰチャンネルＭＯＳトランジスタ８１ｐ５に流れる制御電流Ｉpの依存性を示す図である。
【符号の説明】
【０２８４】
１ 位相周波数比較器
２ チャージポンプ
３ ループフィルタ
６ 分周器
７ セレクタ
８ 電圧制御発振器
９ キャリブレーション調整ユニット
１０ レジスタ
Ｆref 基準信号
Ｆb 帰還信号
Ｆvco 発振出力信号
ＧＮＤ 接地電位
ＶREF 参照電圧
ＶREF1 第１基準電圧
ＶREF2 第２基準電圧
Ｓ 選択信号
Ｒ 制御信号
８１ 電圧電流変換器
５２ 電流制御発振器(リング発振器)
５２１、５２２、５２３ 遅延回路
５２１１〜５２１５ ＰチャンネルＭＯＳトランジスタ
５２１６、５２１７ ＮチャンネルＭＯＳトランジスタ
Ｖc 制御電圧
Ｔ 周波数制御感度調整信号
Ｏ オフセット周波数調整信号
Ｔ、Ｌ、Ｇ 調整信号
ＶLIM 基準電圧
ＶDD 電源電圧
Ｉc ドレイン電流
Ｉr ドレインオフセット電流
Ｉp 制御電流
Ｖp 出力電圧
８１１ ＰチャンネルＭＯＳトランジスタ
８１２、８１３、８１４ ＮチャンネルＭＯＳトランジスタ
８１２１、８１２２、８１２３ ＮチャンネルＭＯＳトランジスタ
８１２４、８１２５ セレクタ
８１２４４ ＣＭＯＳインバータ
８１２４１、８１２４３ ＮチャンネルＭＯＳトランジスタ
８１２４２ ＰチャンネルＭＯＳトランジスタ
８１ｐ１〜８１ｐ５ ＰチャンネルＭＯＳトランジスタ
８１ｎ１〜８１ｎ７ ＮチャンネルＭＯＳトランジスタ
２４３、２５３ ディスク
２４４、２５４ ピックアップ
２４５、２５５ 水晶発振子
２４１、２５１ 半導体集積回路
２４２、２５２ ホスト・コンピュータ
２４１１、２５１１ ＡＴＡインターフェース
２４１２、２５１２ 信号処理ユニット
２４１３、２５１３ 基準電圧発生器
【特許請求の範囲】
【請求項１】
フェーズ・ロックッド・ループと制御ユニットとを具備して、
前記フェーズ・ロックッド・ループは、位相周波数比較器とループフィルタと電圧制御発振器と分周器とを含み、
前記位相周波数比較器の一方の入力端子と他方の入力端子には、基準信号と前記分周器の出力からの帰還信号がそれぞれ供給可能であり、
前記位相周波数比較器の出力は前記ループフィルタを介して前記電圧制御発振器の制御入力に供給され、前記電圧制御発振器の出力の発振出力信号が前記分周器の入力に供給され、前記電圧制御発振器の前記発振出力信号の周波数は前記制御入力に供給される制御電圧に応答して制御可能であり、
前記電圧制御発振器は、電圧電流変換器とリング発振器とを含むものであり、
前記リング発振器は、奇数段の遅延回路を有するものであり、
前記電圧電流変換器は前記制御電圧に応答して制御電流を生成して、前記制御電流によって前記リング発振器の前記奇数段の遅延回路の各動作電流が設定されるものであり、
前記制御ユニットは、前記フェーズ・ロックッド・ループをキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものであり、
前記通常動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはオープンループに制御されるものであり、
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループにおいて前記位相周波数比較器の前記出力が前記ループフィルタを介して前記電圧制御発振器の前記制御入力に所定のレベルの前記制御電圧として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号の周波数と前記分周器の分周数とにより決定される所定の周波数とされるものであり、
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループにおいて前記所定のレベルの前記制御電圧と略等しいレベルの基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の計測を、前記制御ユニットが実行するものであり、
前記周波数の前記計測の実行の間に前記基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第１動作パラメータの値を設定する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記フェーズ・ロックッド・ループは、前記制御ユニットによって制御されるセレクタを更に含むものであり、
前記セレクタは、前記通常動作期間に前記所定のレベルの前記制御電圧を選択する一方、前記キャリブレーション動作期間に前記基準電圧を選択して、選択された電圧を前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記キャリブレーション動作期間で、前記電圧電流変換器の前記第１動作パラメータの値が設定されるのに先立って、接地電位のレベルの前記制御電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の計測を、前記制御ユニットが実行するものであり、
前記キャリブレーション動作期間で、前記計測の実行の間に前記接地電位のレベルの前記制御電圧が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が所定のオフセット周波数と略等しくなるように、前記電圧電流変換器の前記第１動作パラメータの値が設定されるのに先立って前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第２動作パラメータの値を設定する
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記キャリブレーション動作期間で、前記電圧電流変換器の前記第１動作パラメータの値が設定されるのに先立って、前記セレクタは前記接地電位のレベルの前記制御電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記キャリブレーション動作期間で前記電圧制御発振器の前記電圧電流変換器の前記第２動作パラメータの値が設定された後に、前記接地電位のレベルより高く前記所定のレベルの前記制御電圧よりも低いレベルの他の基準電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の他の計測を、前記制御ユニットが更に実行するものであり、
前記キャリブレーション動作期間で、前記他の計測の実行の間に前記他の基準電圧が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が前記所定の周波数よりも低い他の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の前記第１動作パラメータの値を設定する
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記キャリブレーション動作期間で前記第２動作パラメータの値が設定された後に、前記セレクタは前記他の基準電圧を前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記フェーズ・ロックッド・ループは、前記位相周波数比較器の前記出力に応答して前記ループフィルタの充放電を行うチャージポンプを更に含む
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記チャージポンプは、第１チャージポンプと第２チャージポンプとから構成されており、
前記第１チャージポンプと前記第２チャージポンプは前記位相周波数比較器の前記出力としてのアップ出力信号とダウン出力信号とに応答して相互に逆相に駆動され、前記第１チャージポンプの第１充放電電流と前記第２チャージポンプの第２充放電電流とは所定の比率に設定されており、
前記ループフィルタは零点周波数を決定する抵抗と容量とを含み、前記抵抗の一端は前記ループフィルタの入力端子に接続され、前記抵抗の他端は前記容量を介して接地電位に接続され、
前記ループフィルタの前記抵抗の前記一端と前記他端は、前記第１チャージポンプの前記第１充放電電流と前記第２チャージポンプの前記第２充放電電流とによってそれぞれ駆動され、
前記ループフィルタの前記抵抗と前記容量とは、半導体チップに内蔵された
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものであり、
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェースを含み、
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニットを含み、
前記フェーズ・ロックッド・ループは、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成する
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記ホスト・インターフェースはＡＴＡインターフェースである
ことを特徴とする半導体集積回路。
【請求項１１】
フェーズ・ロックッド・ループと制御ユニットとを具備して、
前記フェーズ・ロックッド・ループは、位相周波数比較器とループフィルタと電圧制御発振器と分周器とを含み、
前記位相周波数比較器の一方の入力端子と他方の入力端子には、基準信号と前記分周器の出力からの帰還信号がそれぞれ供給可能であり、
前記位相周波数比較器の出力は前記ループフィルタを介して前記電圧制御発振器の制御入力に供給され、前記電圧制御発振器の出力の発振出力信号が前記分周器の入力に供給され、前記電圧制御発振器の前記発振出力信号の周波数は前記制御入力に供給される制御電圧に応答して制御可能であり、
前記電圧制御発振器は、電圧電流変換器とリング発振器とを含むものであり、
前記リング発振器は、奇数段の遅延回路を有するものであり、
前記電圧電流変換器は前記制御電圧に応答して制御電流を生成して、前記制御電流によって前記リング発振器の前記奇数段の遅延回路の各動作電流が設定されるものであり、
前記制御ユニットは、前記フェーズ・ロックッド・ループをキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものであり、
前記通常動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはオープンループに制御されるものであり、
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループにおいて前記位相周波数比較器の前記出力が前記ループフィルタを介して前記電圧制御発振器の前記制御入力に所定のレベルの前記制御電圧として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号の周波数と前記分周器の分周数とにより決定される所定の周波数とされるものであり、
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループにおいて接地電位よりも高く比較的低いレベルの第１基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の第１の計測を、前記制御ユニットが実行するものであり、
前記周波数の前記第１の計測の実行の間に前記第１基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第１動作パラメータの値を設定するものであり、
前記キャリブレーション動作期間で、前記電圧電流変換器の前記第１動作パラメータの値の設定の後に、前記第１基準電圧よりも高いレベルであり前記所定のレベルの前記制御電圧と略等しいレベルの第２基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の第２の計測を、前記制御ユニットが実行するものであり、
前記周波数の前記第２の計測の実行の間に前記第２基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数よりも高い第２の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の前記第２動作パラメータの値を設定する
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１において、
前記フェーズ・ロックッド・ループは、前記制御ユニットによって制御されるセレクタを更に含むものであり、
前記セレクタは、前記通常動作期間に前記所定のレベルの前記制御電圧を選択する一方、前記キャリブレーション動作期間に前記第１基準電圧と前記第２基準電圧とのいずれかを選択して、選択された電圧を前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１２において、
前記フェーズ・ロックッド・ループは、前記位相周波数比較器の前記出力に応答して前記ループフィルタの充放電を行うチャージポンプを更に含む
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１３において、
前記チャージポンプは第１チャージポンプと第２チャージポンプとから構成されており、
前記第１チャージポンプと前記第２チャージポンプは前記位相周波数比較器の前記出力としてのアップ出力信号とダウン出力信号とに応答して相互に逆相に駆動され、前記第１チャージポンプの第１充放電電流と前記第２チャージポンプの第２充放電電流とは所定の比率に設定されており、
前記ループフィルタは零点周波数を決定する抵抗と容量とを含み、前記抵抗の一端は前記ループフィルタの入力端子に接続され、前記抵抗の他端は前記容量を介して接地電位に接続され、
前記ループフィルタの前記抵抗の前記一端と前記他端は、前記第１チャージポンプの前記第１充放電電流と前記第２チャージポンプの前記第２充放電電流とによってそれぞれ駆動され、
前記ループフィルタの前記抵抗と前記容量とは、半導体チップに内蔵される
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１４において、
前記半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものであり、
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェースを含み、
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニットを含み、
前記フェーズ・ロックッド・ループは、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成する
ことを特徴とする半導体集積回路。
【請求項１６】
請求項１５において、
前記ホスト・インターフェースはＡＴＡインターフェースである
ことを特徴とする半導体集積回路。
【請求項１】
フェーズ・ロックッド・ループと制御ユニットとを具備して、
前記フェーズ・ロックッド・ループは、位相周波数比較器とループフィルタと電圧制御発振器と分周器とを含み、
前記位相周波数比較器の一方の入力端子と他方の入力端子には、基準信号と前記分周器の出力からの帰還信号がそれぞれ供給可能であり、
前記位相周波数比較器の出力は前記ループフィルタを介して前記電圧制御発振器の制御入力に供給され、前記電圧制御発振器の出力の発振出力信号が前記分周器の入力に供給され、前記電圧制御発振器の前記発振出力信号の周波数は前記制御入力に供給される制御電圧に応答して制御可能であり、
前記電圧制御発振器は、電圧電流変換器とリング発振器とを含むものであり、
前記リング発振器は、奇数段の遅延回路を有するものであり、
前記電圧電流変換器は前記制御電圧に応答して制御電流を生成して、前記制御電流によって前記リング発振器の前記奇数段の遅延回路の各動作電流が設定されるものであり、
前記制御ユニットは、前記フェーズ・ロックッド・ループをキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものであり、
前記通常動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはオープンループに制御されるものであり、
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループにおいて前記位相周波数比較器の前記出力が前記ループフィルタを介して前記電圧制御発振器の前記制御入力に所定のレベルの前記制御電圧として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号の周波数と前記分周器の分周数とにより決定される所定の周波数とされるものであり、
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループにおいて前記所定のレベルの前記制御電圧と略等しいレベルの基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の計測を、前記制御ユニットが実行するものであり、
前記周波数の前記計測の実行の間に前記基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第１動作パラメータの値を設定する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記フェーズ・ロックッド・ループは、前記制御ユニットによって制御されるセレクタを更に含むものであり、
前記セレクタは、前記通常動作期間に前記所定のレベルの前記制御電圧を選択する一方、前記キャリブレーション動作期間に前記基準電圧を選択して、選択された電圧を前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記キャリブレーション動作期間で、前記電圧電流変換器の前記第１動作パラメータの値が設定されるのに先立って、接地電位のレベルの前記制御電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の計測を、前記制御ユニットが実行するものであり、
前記キャリブレーション動作期間で、前記計測の実行の間に前記接地電位のレベルの前記制御電圧が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が所定のオフセット周波数と略等しくなるように、前記電圧電流変換器の前記第１動作パラメータの値が設定されるのに先立って前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第２動作パラメータの値を設定する
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記キャリブレーション動作期間で、前記電圧電流変換器の前記第１動作パラメータの値が設定されるのに先立って、前記セレクタは前記接地電位のレベルの前記制御電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記キャリブレーション動作期間で前記電圧制御発振器の前記電圧電流変換器の前記第２動作パラメータの値が設定された後に、前記接地電位のレベルより高く前記所定のレベルの前記制御電圧よりも低いレベルの他の基準電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の他の計測を、前記制御ユニットが更に実行するものであり、
前記キャリブレーション動作期間で、前記他の計測の実行の間に前記他の基準電圧が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が前記所定の周波数よりも低い他の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の前記第１動作パラメータの値を設定する
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記キャリブレーション動作期間で前記第２動作パラメータの値が設定された後に、前記セレクタは前記他の基準電圧を前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記フェーズ・ロックッド・ループは、前記位相周波数比較器の前記出力に応答して前記ループフィルタの充放電を行うチャージポンプを更に含む
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記チャージポンプは、第１チャージポンプと第２チャージポンプとから構成されており、
前記第１チャージポンプと前記第２チャージポンプは前記位相周波数比較器の前記出力としてのアップ出力信号とダウン出力信号とに応答して相互に逆相に駆動され、前記第１チャージポンプの第１充放電電流と前記第２チャージポンプの第２充放電電流とは所定の比率に設定されており、
前記ループフィルタは零点周波数を決定する抵抗と容量とを含み、前記抵抗の一端は前記ループフィルタの入力端子に接続され、前記抵抗の他端は前記容量を介して接地電位に接続され、
前記ループフィルタの前記抵抗の前記一端と前記他端は、前記第１チャージポンプの前記第１充放電電流と前記第２チャージポンプの前記第２充放電電流とによってそれぞれ駆動され、
前記ループフィルタの前記抵抗と前記容量とは、半導体チップに内蔵された
ことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものであり、
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェースを含み、
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニットを含み、
前記フェーズ・ロックッド・ループは、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成する
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記ホスト・インターフェースはＡＴＡインターフェースである
ことを特徴とする半導体集積回路。
【請求項１１】
フェーズ・ロックッド・ループと制御ユニットとを具備して、
前記フェーズ・ロックッド・ループは、位相周波数比較器とループフィルタと電圧制御発振器と分周器とを含み、
前記位相周波数比較器の一方の入力端子と他方の入力端子には、基準信号と前記分周器の出力からの帰還信号がそれぞれ供給可能であり、
前記位相周波数比較器の出力は前記ループフィルタを介して前記電圧制御発振器の制御入力に供給され、前記電圧制御発振器の出力の発振出力信号が前記分周器の入力に供給され、前記電圧制御発振器の前記発振出力信号の周波数は前記制御入力に供給される制御電圧に応答して制御可能であり、
前記電圧制御発振器は、電圧電流変換器とリング発振器とを含むものであり、
前記リング発振器は、奇数段の遅延回路を有するものであり、
前記電圧電流変換器は前記制御電圧に応答して制御電流を生成して、前記制御電流によって前記リング発振器の前記奇数段の遅延回路の各動作電流が設定されるものであり、
前記制御ユニットは、前記フェーズ・ロックッド・ループをキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものであり、
前記通常動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはオープンループに制御されるものであり、
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループにおいて前記位相周波数比較器の前記出力が前記ループフィルタを介して前記電圧制御発振器の前記制御入力に所定のレベルの前記制御電圧として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号の周波数と前記分周器の分周数とにより決定される所定の周波数とされるものであり、
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループにおいて接地電位よりも高く比較的低いレベルの第１基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の第１の計測を、前記制御ユニットが実行するものであり、
前記周波数の前記第１の計測の実行の間に前記第１基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第１動作パラメータの値を設定するものであり、
前記キャリブレーション動作期間で、前記電圧電流変換器の前記第１動作パラメータの値の設定の後に、前記第１基準電圧よりも高いレベルであり前記所定のレベルの前記制御電圧と略等しいレベルの第２基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の第２の計測を、前記制御ユニットが実行するものであり、
前記周波数の前記第２の計測の実行の間に前記第２基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第１の所定の周波数よりも高い第２の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の前記第２動作パラメータの値を設定する
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１において、
前記フェーズ・ロックッド・ループは、前記制御ユニットによって制御されるセレクタを更に含むものであり、
前記セレクタは、前記通常動作期間に前記所定のレベルの前記制御電圧を選択する一方、前記キャリブレーション動作期間に前記第１基準電圧と前記第２基準電圧とのいずれかを選択して、選択された電圧を前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１２において、
前記フェーズ・ロックッド・ループは、前記位相周波数比較器の前記出力に応答して前記ループフィルタの充放電を行うチャージポンプを更に含む
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１３において、
前記チャージポンプは第１チャージポンプと第２チャージポンプとから構成されており、
前記第１チャージポンプと前記第２チャージポンプは前記位相周波数比較器の前記出力としてのアップ出力信号とダウン出力信号とに応答して相互に逆相に駆動され、前記第１チャージポンプの第１充放電電流と前記第２チャージポンプの第２充放電電流とは所定の比率に設定されており、
前記ループフィルタは零点周波数を決定する抵抗と容量とを含み、前記抵抗の一端は前記ループフィルタの入力端子に接続され、前記抵抗の他端は前記容量を介して接地電位に接続され、
前記ループフィルタの前記抵抗の前記一端と前記他端は、前記第１チャージポンプの前記第１充放電電流と前記第２チャージポンプの前記第２充放電電流とによってそれぞれ駆動され、
前記ループフィルタの前記抵抗と前記容量とは、半導体チップに内蔵される
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１４において、
前記半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものであり、
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェースを含み、
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニットを含み、
前記フェーズ・ロックッド・ループは、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成する
ことを特徴とする半導体集積回路。
【請求項１６】
請求項１５において、
前記ホスト・インターフェースはＡＴＡインターフェースである
ことを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１０−１３０４１２（Ｐ２０１０−１３０４１２Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３０３６１６（Ｐ２００８−３０３６１６）
【出願日】平成２０年１１月２８日（２００８．１１．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１１月２８日（２００８．１１．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]