単一電圧源ＣＭＯＳのための自動検出入力回路
【課題】入力パッドに印加される比較的高電圧を維持し、回路内の供給電圧範囲の対応する信号レベルを生成する。
【解決手段】入力回路は、フローティングウェルと、対応するバイアスセレクタと、入力バイアストランジスタとを有し、予め定められた値より大きい電圧を維持する外部電圧にゲート酸化膜がさらされないようにする。バイアスセレクタは、利用可能な最高電圧を選択してフローティングウェルに対応するバイアスを逆にし、トランジスタに過度な電気的ストレスがかからないようにする。入力に関連する端子が関連する電圧を切り換えられると、バイアスセレクタは、別の端子を選択し、引き続き利用可能な最高電圧を選択して正しい逆バイアス条件を提供する。抵抗器およびクランプは、回路内の供給電圧範囲に制限された、変換された出力電圧レベルを生成する。ラッチ出力により、プルダウントランジスタは、正確なロウレベル出力信号を提供できる。
【解決手段】入力回路は、フローティングウェルと、対応するバイアスセレクタと、入力バイアストランジスタとを有し、予め定められた値より大きい電圧を維持する外部電圧にゲート酸化膜がさらされないようにする。バイアスセレクタは、利用可能な最高電圧を選択してフローティングウェルに対応するバイアスを逆にし、トランジスタに過度な電気的ストレスがかからないようにする。入力に関連する端子が関連する電圧を切り換えられると、バイアスセレクタは、別の端子を選択し、引き続き利用可能な最高電圧を選択して正しい逆バイアス条件を提供する。抵抗器およびクランプは、回路内の供給電圧範囲に制限された、変換された出力電圧レベルを生成する。ラッチ出力により、プルダウントランジスタは、正確なロウレベル出力信号を提供できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、より詳しくは、比較的高電圧を自動的に検出し、検出された外部電圧レベルに対応する内部電圧レベルで動作する入力回路に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、回路内の最高動作電圧より高い電圧レベルを有する入力信号を受けて検知することがしばしば要求される。回路内の電圧レベルは、一般的に電源電圧レベルでもある。例えば、１．２Ｖの供給電圧用に設計されたＩＣでは、内部回路およびトランジスタの入力は、トランジスタゲートにおける（すなわちゲート酸化膜における）最高電圧が１．２Ｖになるまでは耐えられるが、それを超えると、過剰な電気的ストレスによるダメージを受ける。従来技術では、外部入力信号を検知するための特別なゲート構造または電圧レベルシフト技術に頼ることもしばしば見受けられる。これらの特別な技術は、付随する高電圧が内部のＣＭＯＳトランジスタに届かないようにするために用いられている。これらの技術は、最高ＶＤＤの２倍までの入力信号電圧レベルを許容する（すなわち、１．２Ｖ回路に２．４Ｖの電圧が入力されてよい）。電圧が電源電圧の２倍より高いと、さらなる処理、および、より高価なデュアルゲート、デュアル電源ＣＭＯＳプロセスを必要とする、異なる（すなわち、より厚い）ゲートトランジスタが必要になる。参考までに、従来のデュアルゲートである、現在１．２Ｖで動作するデュアル電源ＣＭＯＳ ＩＣは、３．３Ｖを許容するトランジスタおよび回路を用いて３．３Ｖから５Ｖの入力信号（それでも３．３Ｖのデバイスの基準の２倍よりは低い）を扱う。
【０００３】
付随する高電圧入力信号に対処する能力に加えて、入力回路は、論理状態１または"ハイ"の信号レベルについての適切な電圧レベル、および、所定の外部環境から送られて来る入力信号に対応する論理状態０または"ロウ"の信号レベルについての電圧レベルを検知する必要がある。例えば、１．２Ｖの入力信号に関しては、回路は、０．０から０．６Ｖの入力信号に対し論理状態０を登録し、０．６から１．２Ｖの入力電圧レベルに対し論理状態１を登録しなければならない。３．３Ｖの入力信号に関しては、回路は、０から１．６５Ｖの入力信号レベルに対し論理状態０を登録し、１．６５から３．３Ｖの入力信号レベルに対し論理状態１を登録しなければならない。入力レベルが１．２Ｖから３．３Ｖまでと高い場合、適切な論理レベルを登録するのは、さらに難しくなる。
【０００４】
回路内の供給電圧レベル、または、回路内の供給電圧レベルの２倍を超える外部の信号電圧レベルで動作信号レベルを受けることが可能な入力回路が必要とされる。入力回路は、これらの高い外部信号電圧レベルで動作しながらも、いかなる入力デバイスも過剰な電気的ストレスにさらさず、酸化物を破壊させないことが必要である。
【発明の概要】
【０００５】
本発明は、外部電圧領域と電気通信する自動検出入力回路、および、当該入力回路内の供給電圧レベルより実質的に高い、付随する信号レベルに関する。入力回路は、供給電圧端子と、アース端子との間に配置される。一実施形態では、入力回路は、入力パッドと供給電圧端子との間に直列に結合される３つのトランジスタを有する。３つのトランジスタは、入力パッドと供給電圧端子とを電気的に結合するＰＭＯＳトランジスタであってよい。回路内の供給電圧レベルを上回る外部電圧レベルに耐えるべく、高い電圧レベルにさらされる入力回路トランジスタは、カスケード状に連なったフローティングウェル内に配置され、トランジスタのゲート酸化膜が、例えば、１．２Ｖなどの予め定められた値を上回る電圧にさらされることがないようになっている。
【０００６】
ウェルバイアスセレクタは、フローティングウェルの関連する１つに結合され、当該関連するフローティングウェルに逆のバイアス電圧を印加する。フローティングウェルは、ＰＭＯＳトランジスタを含むので、対応するウェルバイアスセレクタが使用可能な最高電圧を選択することにより、内部のトランジスタに対して正しい逆のバイアスレベルを提供する。本実施形態に示すように、フローティングウェル、および、ウェルバイアスセレクタは、高電圧の印加にも適応できるようにすべく、カスケード式になっていてよい。フローティングウェルをカスケード式にすることによって、入力回路は、回路内の供給電圧レベルの２倍を超える外部電圧に耐えうるようになる。ウェルバイアスセレクタは、入力パッドへの電気信号に従う電圧の範囲内の入力端子に結合される。入力パッドの信号レベルが、グラウンド電位などの低レベルから、高レベルまで遷移する場合、ウェルバイアスセレクタは、ＰＭＯＳトランジスタを含むフローティングウェルを逆バイアスするための使用可能な最高電圧を維持すべく、入力バイアスの選択を切り替える。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態における入力回路の概略図である。
【０００８】
【図２】図１の入力回路の電気的特性を示す波形図である。
【０００９】
【図３】図１の入力回路の電気的特性を示す波形図である。
【発明を実施するための形態】
【００１０】
図１は、自動検出入力回路１００の例示的実施形態を示す概略図である。入力パッドＩＮは、トランジスタ１０４およびトランジスタ１０８を含む検出器１０２と接続する。検出器１０２は、トランジスタ１１２およびトランジスタ１１４を含むバイアスセレクタ１１０を有する。トランジスタ１１２およびトランジスタ１１４は、ウェルバイアス端子１１６に結合され、ウェルバイアス端子１１６は、フローティングウェル１１８に結合される。フローティングウェル１１８は、トランジスタ１０４、トランジスタ１０８、トランジスタ１１２、および、トランジスタ１１４のバルク端子に結合される。
【００１１】
トランジスタ１２０は、供給電圧端子１２２と中間端子１２４との間に結合される。トリガ１２６は、中間端子１２４と結合し、トランジスタ１２８およびトランジスタ１３０を含む。トランジスタ１３０は、コンデンサ１３２に結合され、コンデンサ１３２は、アース端子１３４に結合される。トリガ１２６は、トランジスタ１３８およびトランジスタ１４０を含むバイアスセレクタ１３６を有する。バイアスセレクタ１３６は、ウェルバイアス端子１４２を介してフローティングウェル１４４に結合される。トリガ１２６は、トリガ出力端子１３１を介してラッチ１４６に結合される。ラッチ１４６は、インバータ１４８およびインバータ１５０により形成されるラッチループを含む。インバータ１５２は、ラッチ１４６の出力に結合される。
【００１２】
分圧器１５４は、入力パッドＩＮと出力パッドＯＵＴとの間を結合する。分圧器１５４は、トランジスタ１５６およびトランジスタ１５８を含み、これら両トランジスタは、入力パッドＩＮ、出力パッドＯＵＴ、および、アース端子１３４の間に結合される。抵抗器１６０は、入力パッドＩＮ、出力パッドＯＵＴ、および、アース端子１３４の間に結合される。クランプ１６２は、供給電圧端子１２２と出力パッドＯＵＴとの間に結合される。クランプ１６２は、トランジスタ１６４、トランジスタ１６８、および、トランジスタ１６６を含む。トランジスタ１６４およびトランジスタ１６６は、トランジスタ１６８に結合される。
【００１３】
一実施形態では、自動検出入力回路１００は、外部信号ソースから送られる電気信号を受信する入力回路の一例として配置される。自動検出入力回路１００は、並列に設けられた入力回路のいくつかの例の一つであり、他の集積回路とのバス構造を実現しうる。複数の例では、自動検出入力回路１００は、ボンディングワイヤまたは別の接続手段を介して、パッケージピン、または、同様の端子に電気的に結合されることにより、他の集積回路と電気的に結合される。自動検出入力回路１００と結合する集積回路は、信号送信用の高電圧レベルで動作してよい。これまで、典型的な入力回路は、入力回路に供給される供給電圧ＶＤＤの約２倍である最高入力信号レベルまで最大限持ちこたえることができた。カスケード状に連なったフローティングウェルを組み込むことによって、自動検出入力回路１００は、供給電圧ＶＤＤの２倍を実質的に上回る入力信号レベルに対応する電圧に耐えることができる。
【００１４】
図２を参照すると、入力パッドＩＮで受ける入力信号レベルが約０ボルト（Ｖ）から約１．２Ｖ（すなわち供給電圧端子１２２における供給電圧ＶＤＤに対応する）の間で変化する外部信号インターフェース状況では、出力信号レベルは、出力パッドＯＵＴにおけるレベルとほぼ同じレベルで生成される。例えば、入力電圧ＶＩＮは、入力パルス２０２および入力パルス２０４を含む。入力パルス２０２および入力パルス２０４は、抵抗器１６０（図１）を介して、対応する出力パルス２１０および出力パルス２１２を含む出力電圧ＶＯＵＴとして出力パッドＯＵＴに印加される。入力パルス２０２、入力パルス２０４、出力パルス２１０、および、出力パルス２１２は、すべて、例えば、約０ボルト（Ｖ）から約１．２Ｖの供給電圧ＶＤＤの間で動作する。
【００１５】
自動検出入力回路１００の供給電圧ＶＤＤの電圧範囲内での入力信号が存在する場合、抵抗器１６０は、入力信号に実質的に何も修正を加えず、直接出力パッドＯＵＴへ送る。抵抗器１６０は、例えば、ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）と共に実装されてよく、当該ＭＯＳＦＥＴのオンチャネル抵抗は、入力信号の直接線形変換を出力パッドＯＵＴに提供するのに十分な低さである。抵抗器１６０のゲート入力は、アース端子１３４に結合される。抵抗器１６０の抵抗は、例えば、現実的応用では、１００オーム（Ω）から１０，０００Ωであってよい。
【００１６】
入力パッドＩＮで受ける入力信号レベルが約０Ｖから約３．３Ｖの間で変化する外部信号インターフェース状況では、自動検出入力回路１００は、高い入力信号レベルを自動的に検出し、出力パッドにおいて、約０Ｖから１．２Ｖの範囲の信号レベルへの変換を促す。例えば、自動検出入力回路１００は、高い入力信号レベルを自動的に検出することにより、トランジスタゲート入力などのクリティカルデバイス端子全体の動作電圧レベルを維持する半導体の内部回路に信号レベルを提供する。
【００１７】
さらなる高論理レベル信号が入力パッドＩＮに印加され、入力電圧ＶＩＮの連続部分として自動検出入力回路１００に受け取られる。入力電圧ＶＩＮのこの部分は、外部高電圧ＶＥＮＴの入力パルス２０６および入力パルス２０８を含む。外部電圧ＶＥＸＴの信号受信をトリガとしてカスケード式のフローティングウェル、および、対応する逆バイアスが実現し、フローティングウェル内にあるトランジスタすべてが適切に絶縁されるようになる。フローティングウェルをカスケード接続すると共に逆バイアスがかかり、入力パッドＩＮにおける外部電圧が自動検出入力回路１００に印加される供給電圧ＶＤＤの２倍を超えても、回路内のトランジスタを損傷しないようにできる。
【００１８】
例えば、入力パッドＩＮに印加される外部高電圧ＶＥＸＴは、トランジスタ１０４およびトランジスタ１０８を導通させるゲートソース電圧を生成する。同時に、外部高電圧は、トランジスタ１１２のソース端子、および、トランジスタ１１４のゲート端子に印加される。外部高電圧が印加される前に、中間端子１２４における電圧は、供給電圧ＶＤＤ（以下に述べる）の１つのＰＭＯＳデバイス閾値の範囲内になる。外部電圧ＶＥＸＴが中間端子１２４における電圧を上回る１つのＰＭＯＳデバイス閾値を超えると、トランジスタ１１２は、イネーブルとなり、ウェルバイアス端子１１６、および、フローティングウェル１１８に外部電圧を印加する。フローティングウェル１１８に外部電圧が印加されると、トランジスタ１０４、トランジスタ１０８、トランジスタ１１２、および、トランジスタ１１４には、適切に絶縁させる逆バイアス電圧が印加される。このウェルバイアス動作によって、トランジスタ１１４のゲート端子にすでに存在している外部電圧は、トランジスタ１１４のソース端子に結合されるウェルバイアス端子１１６に印加される。ゲート端子とソース端子とが同じ電圧の場合、トランジスタ１１４は、ディセーブルとなり、前述のウェルバイアス動作を継続させうる。このように、バイアスセレクタ１１０は、入力パッドＩＮまたは中間端子１２４で使用可能な最高電圧を選択し、その電圧をフローティングウェル１１８に印加する。
【００１９】
入力パッドＩＮに外部高電圧を印加する前は、中間端子１２４をフローティング状態にしたまま、当該端子に特定の電圧レベルを印加するアクティブデバイスは存在しない。何らかの理由で中間端子１２４の電圧レベルが上昇した場合、トランジスタ１２０は、デバイスをオンにし、中間端子１２４を供給電圧端子１２２における供給電圧ＶＤＤに結合するイネーブルゲート・ソース電圧を受ける。入力パッドＩＮ、供給電圧端子１２２、そして、中間端子１２４にもそれぞれ結合されるバイアスセレクタ１１０、および、バイアスセレクタ１３６の電圧セレクタ能力を考えると、いずれかのセレクタに印加される最高電圧は、フローティングウェル１１８およびフローティングウェル１４４にそれぞれ印加されることによって、各ウェル内に含まれるすべてのデバイスが同時に適切に逆バイアスされるようになる。フローティングウェル１１８およびフローティングウェル１４４がカスケードされていることにより（すなわち、中間端子１２４を共有）入力パッドＩＮには調整された高電圧が印加される。
【００２０】
入力パッドＩＮに印加される外部電圧が２つのＰＭＯＳデバイス閾値と等しいレベルを上回ると、トランジスタ１０４およびトランジスタ１０８はオンになり、中間端子１２４における電圧も上昇する。中間端子１２４における電圧が供給電圧ＶＤＤを超える１つのＰＭＯＳデバイス閾値まで上昇すると、トランジスタ１２０はアクティブになり、導通状態となる。トランジスタ１２０は、弱いデバイスであり、トランジスタ１０４およびトランジスタ１０８を介してＶＩＮから供給される電流のすべてを吸い込むことはできない。したがって、トランジスタ１２０は、ソース・ドレイン電圧を下げて、端子１２４が供給電圧ＶＤＤを上回るｐチャネル閾値電圧Ｖｔｈｐより高くなるようにする。トランジスタ１２０は、いかなるバイアス条件の下でも、端子１２４を、フローティングウェル１４４に含まれるデバイスを損傷させうる電圧まで上昇させないようにする。
【００２１】
中間端子１２４における電圧が供給電圧ＶＤＤ（供給電圧端子１２２における）を上回る１つのＰＭＯＳデバイス閾値以上のレベルまで上昇すると、トランジスタ１２８はオンになり、導通状態となる。また、中間端子１２４における電圧が供給電圧端子１２２における電圧（すなわち供給電圧ＶＤＤ）を上回る１つのＰＭＯＳデバイス閾値を超えると、トランジスタ１３８はイネーブルにされ、中間端子１２４における電圧をウェルバイアス端子１４２およびフローティングウェル１４４に印加する。フローティングウェル１４４に中間端子１２４における電圧が印加されることにより、トランジスタ１３８、トランジスタ１４０、トランジスタ１２８、および、トランジスタ１２０には、適切に絶縁させる逆バイアス電圧が印加される。このウェルバイアス動作によって、トランジスタ１４０のゲート端子に存在している中間端子１２４の電圧は、トランジスタ１４０のソース端子に結合されたウェルバイアス端子１４２に印加される。したがって、トランジスタ１４０は、ディセーブルとなり、前述のウェルバイアス動作を継続させうる。このように、バイアスセレクタ１３６は、中間端子１２４または供給電圧端子１２２で使用可能な最高電圧を選択し、その電圧をフローティングウェル１４４に印加する。
【００２２】
トランジスタ１２８をアクティブにすることに加え、ゲート端子が供給電圧端子１２２に結合されているトランジスタ１３０もオンにされ、コンデンサ１３２の充電が開始される。コンデンサ１３２が充電されると、トリガ出力端子１３１の電圧が上昇し、インバータ１４８の論理閾値に達すると同時に、インバータ１５０とのクロスカップリングによってラッチ１４６を起動させる。ラッチ１４６が起動されることにより、インバータ１５２を介してトランジスタ１５６のゲート端子にロウレベルの電圧が印加され、トランジスタ１５８のゲート端子にはハイレベルの電圧が印加される。トランジスタ１５６およびトランジスタ１５８は、出力パッドＯＵＴの電圧がアース端子１３４のグラウンドＶＳＳを上回るように促されるときはいつでも起動され、導通状態とされる。
【００２３】
入力パッドＩＮに印加される入力パルス２０６によって、出力パッドＯＵＴの電圧は、出力パルス２１８の第１の部分に示すように上昇し始める。出力パッドＯＵＴの電圧がグラウンドＶＳＳを上回る１つのＮＭＯＳデバイス閾値を超えると、クランプ１６２内で、トランジスタ１６４がアクティブになり、それに伴い、トランジスタ１６６は、トランジスタ１６８のゲート端子にアクティブ電圧を印加する。トランジスタ１６８がアクティブにされることにより、出力パッドＯＵＴにおいて上昇している電圧が供給電圧ＶＤＤを上回る１つのＰＭＯＳデバイス閾値を超えると、トランジスタ１６８が導通状態となり、出力電圧ＶＯＵＴをオフセット電圧２１６にクランプする。トランジスタ１６４およびトランジスタ１６８をアクティブにする過程で、これらのデバイスを起動するプロセスの副作用としてトリガパルス２１４が生じる場合がある。
【００２４】
入力パルス２０６に続いて入力パルス２０８を印加することにより、上記したトリガパルス２１４を取り巻く状況と同様の理由から、トリガパルス２２０（出力パルス２２２内の）が生じる。トリガパルス２２０は、トリガパルス２１４よりかなり小さい。ラッチ１４６が起動され、トランジスタ１５６およびトランジスタ１５８がアクティブになった後に、トリガパルス２２０は生じる。自動検出入力回路１００の外部にあるソース（図示せず）がアクティブなデバイスであるトランジスタ１５６およびトランジスタ１５８に対して出力電圧ＶＯＵＴにしなければならない場合、トリガパルス２２０が生じる。この状態が原因となって、トリガパルス２１４に比べてトリガパルス２２０が低くなる。トリガパルス２１４を形成する間、トランジスタ１５６およびトランジスタ１５８の導電チャネルは、存在しなかった。この場合、ラッチ１４６をセットするために入力パルス２０６を発生させる必要があるからである。
【００２５】
ラッチ１４６を設定した後、出力パルス２２２などの出力パルスは、追加のパルス状トリガパルス２２０を含み、オフセット電圧２１６となる。オフセット電圧２１６は、出力パッドＯＵＴで高レベル電圧が生じるのを防ぐべく、供給電圧ＶＤＤにクランプするよう促された後、トランジスタ１６８全体の電圧降下によって出力パッドＯＵＴで生成された大きさの電圧である。オフセット電圧２１６は、回路内のいかなるトランジスタに対して信頼性の問題を生じさせるほどの大きさではない。むしろ、オフセット電圧２１６は、ＶＩＮの動作電圧範囲が０から１．２Ｖ、または、０から３．３Ｖであるかどうかに関わらず、ＶＩＮとＶＯＵＴとの線形関係ができるかぎり１：１の比率となるように保証する。
【００２６】
図３を参照すると、入力パッドＩＮで受け取られた入力信号レベルが約０ボルト（Ｖ）から約１．２Ｖ（すなわち、供給電圧端子１２２における供給電圧ＶＤＤに対応する）の間で変化する外部信号インターフェース状況を示している。図３の信号送信は、一般に図２の入力信号送信に対応し、図１の回路にも同様に対応する。グラフに示されるように、例えば、シミュレーションされた入力信号は、低速で変化して出力応答ＶＯＵＴの擬似ｄｃ表現を示す。出力信号レベルは、出力パッドＯＵＴにおけるレベルとほぼ同じレベルで生成される。例えば、入力電圧ＶＩＮは、入力パルス３０２および入力パルス３０４を含む。
入力パルス３０２および入力パルス３０４は、抵抗器１６０（図１）を介して、対応する出力パルス３１０および出力パルス３１２を含む出力電圧ＶＯＵＴとして出力パッドＯＵＴに印加される。
【００２７】
「パルス」という用語は、識別する目的で信号入力または出力を記載しており、上述のごとく、図３のパルスは、低い時間変化率で生成されることに注目されたい。入力パルス３０２、入力パルス３０４、出力パルス３１０、および、出力パルス３１２は、すべて、例えば、約０ボルト（Ｖ）から約１．２Ｖの供給電圧ＶＤＤの間で動作する。オフセット電圧３１６は、回路内のいかなるトランジスタに対して信頼性の問題を生じさせるほどの大きさではない。むしろ、オフセット電圧３１６は、ＶＩＮの動作電圧範囲が０から１．２Ｖ、または、０から３．３Ｖであるかどうかに関わらず、ＶＩＮとＶＯＵＴとの線形関係ができるかぎり１：１の比率に近づくよう維持することを保証する。
【００２８】
入力パッドＩＮに印加される入力パルス３０６によって、出力パッドＯＵＴの電圧は、出力パルス３１８の第１の部分に示すように上昇し始める。出力パッドＯＵＴの電圧がグラウンドＶＳＳを上回る１つのＮＭＯＳデバイス閾値を超えると、クランプ１６２内で、トランジスタ１６４がアクティブになり、それに伴い、トランジスタ１６６は、アクティブ電圧をトランジスタ１６８のゲート端子に印加する。トランジスタ１６８がアクティブにされることにより、出力パッドＯＵＴにおいて上昇している電圧が供給電圧ＶＤＤを上回る１つのＰＭＯＳデバイス閾値を超えると、トランジスタ１６８が導通状態となり、出力電圧ＶＯＵＴをオフセット電圧３１６にクランプする。トランジスタ１６４およびトランジスタ１６８をアクティブにする過程で、これらのデバイスを起動するプロセスの副作用としてトリガパルス３１４が生じる場合がある。
【００２９】
入力パルス３０６に続いて入力パルス３０８を印加しても、トリガパルス２２０に相当する動作は生じない。入力パルス３０８の入力状態における変化率は低いので、クランプ１６２は、オフセット電圧３１６の線形出力応答を出力パッドＯＵＴに提供する。ラッチ１４６が起動され、トランジスタ１５６およびトランジスタ１５８がアクティブにされた後にパルス３２２の連続する立ち上がりエッジが生じ、上述と同様になる。オフセット電圧３１６は、回路内のいかなるトランジスタに対して信頼性の問題を生じさせるほどの大きさではない。むしろ、オフセット電圧３１６は、ＶＩＮの動作電圧範囲が０から１．２Ｖ、または、０から３．３Ｖであるかどうかに関わらず、ＶＩＮとＶＯＵＴとの線形関係ができるかぎり１：１の比率に近づくように保証する。
【００３０】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを交互に切り替えるスイッチのさまざまな例示的実施形態を説明してきた。当業者であれば、スイッチのさらなる別の実施形態が存在することが直ちに理解できよう。例えば、半導体基板内のスイッチは、ＪＦＥＴまたはＩＧＦＥＴトランジスタとして製造されうる。上述の例示的実施形態は、実施形態を実装する別の手段にも組み込まれるものとし、本発明の解釈を制限しないものとする。
【技術分野】
【０００１】
本発明は、電子回路に関し、より詳しくは、比較的高電圧を自動的に検出し、検出された外部電圧レベルに対応する内部電圧レベルで動作する入力回路に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、回路内の最高動作電圧より高い電圧レベルを有する入力信号を受けて検知することがしばしば要求される。回路内の電圧レベルは、一般的に電源電圧レベルでもある。例えば、１．２Ｖの供給電圧用に設計されたＩＣでは、内部回路およびトランジスタの入力は、トランジスタゲートにおける（すなわちゲート酸化膜における）最高電圧が１．２Ｖになるまでは耐えられるが、それを超えると、過剰な電気的ストレスによるダメージを受ける。従来技術では、外部入力信号を検知するための特別なゲート構造または電圧レベルシフト技術に頼ることもしばしば見受けられる。これらの特別な技術は、付随する高電圧が内部のＣＭＯＳトランジスタに届かないようにするために用いられている。これらの技術は、最高ＶＤＤの２倍までの入力信号電圧レベルを許容する（すなわち、１．２Ｖ回路に２．４Ｖの電圧が入力されてよい）。電圧が電源電圧の２倍より高いと、さらなる処理、および、より高価なデュアルゲート、デュアル電源ＣＭＯＳプロセスを必要とする、異なる（すなわち、より厚い）ゲートトランジスタが必要になる。参考までに、従来のデュアルゲートである、現在１．２Ｖで動作するデュアル電源ＣＭＯＳ ＩＣは、３．３Ｖを許容するトランジスタおよび回路を用いて３．３Ｖから５Ｖの入力信号（それでも３．３Ｖのデバイスの基準の２倍よりは低い）を扱う。
【０００３】
付随する高電圧入力信号に対処する能力に加えて、入力回路は、論理状態１または"ハイ"の信号レベルについての適切な電圧レベル、および、所定の外部環境から送られて来る入力信号に対応する論理状態０または"ロウ"の信号レベルについての電圧レベルを検知する必要がある。例えば、１．２Ｖの入力信号に関しては、回路は、０．０から０．６Ｖの入力信号に対し論理状態０を登録し、０．６から１．２Ｖの入力電圧レベルに対し論理状態１を登録しなければならない。３．３Ｖの入力信号に関しては、回路は、０から１．６５Ｖの入力信号レベルに対し論理状態０を登録し、１．６５から３．３Ｖの入力信号レベルに対し論理状態１を登録しなければならない。入力レベルが１．２Ｖから３．３Ｖまでと高い場合、適切な論理レベルを登録するのは、さらに難しくなる。
【０００４】
回路内の供給電圧レベル、または、回路内の供給電圧レベルの２倍を超える外部の信号電圧レベルで動作信号レベルを受けることが可能な入力回路が必要とされる。入力回路は、これらの高い外部信号電圧レベルで動作しながらも、いかなる入力デバイスも過剰な電気的ストレスにさらさず、酸化物を破壊させないことが必要である。
【発明の概要】
【０００５】
本発明は、外部電圧領域と電気通信する自動検出入力回路、および、当該入力回路内の供給電圧レベルより実質的に高い、付随する信号レベルに関する。入力回路は、供給電圧端子と、アース端子との間に配置される。一実施形態では、入力回路は、入力パッドと供給電圧端子との間に直列に結合される３つのトランジスタを有する。３つのトランジスタは、入力パッドと供給電圧端子とを電気的に結合するＰＭＯＳトランジスタであってよい。回路内の供給電圧レベルを上回る外部電圧レベルに耐えるべく、高い電圧レベルにさらされる入力回路トランジスタは、カスケード状に連なったフローティングウェル内に配置され、トランジスタのゲート酸化膜が、例えば、１．２Ｖなどの予め定められた値を上回る電圧にさらされることがないようになっている。
【０００６】
ウェルバイアスセレクタは、フローティングウェルの関連する１つに結合され、当該関連するフローティングウェルに逆のバイアス電圧を印加する。フローティングウェルは、ＰＭＯＳトランジスタを含むので、対応するウェルバイアスセレクタが使用可能な最高電圧を選択することにより、内部のトランジスタに対して正しい逆のバイアスレベルを提供する。本実施形態に示すように、フローティングウェル、および、ウェルバイアスセレクタは、高電圧の印加にも適応できるようにすべく、カスケード式になっていてよい。フローティングウェルをカスケード式にすることによって、入力回路は、回路内の供給電圧レベルの２倍を超える外部電圧に耐えうるようになる。ウェルバイアスセレクタは、入力パッドへの電気信号に従う電圧の範囲内の入力端子に結合される。入力パッドの信号レベルが、グラウンド電位などの低レベルから、高レベルまで遷移する場合、ウェルバイアスセレクタは、ＰＭＯＳトランジスタを含むフローティングウェルを逆バイアスするための使用可能な最高電圧を維持すべく、入力バイアスの選択を切り替える。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態における入力回路の概略図である。
【０００８】
【図２】図１の入力回路の電気的特性を示す波形図である。
【０００９】
【図３】図１の入力回路の電気的特性を示す波形図である。
【発明を実施するための形態】
【００１０】
図１は、自動検出入力回路１００の例示的実施形態を示す概略図である。入力パッドＩＮは、トランジスタ１０４およびトランジスタ１０８を含む検出器１０２と接続する。検出器１０２は、トランジスタ１１２およびトランジスタ１１４を含むバイアスセレクタ１１０を有する。トランジスタ１１２およびトランジスタ１１４は、ウェルバイアス端子１１６に結合され、ウェルバイアス端子１１６は、フローティングウェル１１８に結合される。フローティングウェル１１８は、トランジスタ１０４、トランジスタ１０８、トランジスタ１１２、および、トランジスタ１１４のバルク端子に結合される。
【００１１】
トランジスタ１２０は、供給電圧端子１２２と中間端子１２４との間に結合される。トリガ１２６は、中間端子１２４と結合し、トランジスタ１２８およびトランジスタ１３０を含む。トランジスタ１３０は、コンデンサ１３２に結合され、コンデンサ１３２は、アース端子１３４に結合される。トリガ１２６は、トランジスタ１３８およびトランジスタ１４０を含むバイアスセレクタ１３６を有する。バイアスセレクタ１３６は、ウェルバイアス端子１４２を介してフローティングウェル１４４に結合される。トリガ１２６は、トリガ出力端子１３１を介してラッチ１４６に結合される。ラッチ１４６は、インバータ１４８およびインバータ１５０により形成されるラッチループを含む。インバータ１５２は、ラッチ１４６の出力に結合される。
【００１２】
分圧器１５４は、入力パッドＩＮと出力パッドＯＵＴとの間を結合する。分圧器１５４は、トランジスタ１５６およびトランジスタ１５８を含み、これら両トランジスタは、入力パッドＩＮ、出力パッドＯＵＴ、および、アース端子１３４の間に結合される。抵抗器１６０は、入力パッドＩＮ、出力パッドＯＵＴ、および、アース端子１３４の間に結合される。クランプ１６２は、供給電圧端子１２２と出力パッドＯＵＴとの間に結合される。クランプ１６２は、トランジスタ１６４、トランジスタ１６８、および、トランジスタ１６６を含む。トランジスタ１６４およびトランジスタ１６６は、トランジスタ１６８に結合される。
【００１３】
一実施形態では、自動検出入力回路１００は、外部信号ソースから送られる電気信号を受信する入力回路の一例として配置される。自動検出入力回路１００は、並列に設けられた入力回路のいくつかの例の一つであり、他の集積回路とのバス構造を実現しうる。複数の例では、自動検出入力回路１００は、ボンディングワイヤまたは別の接続手段を介して、パッケージピン、または、同様の端子に電気的に結合されることにより、他の集積回路と電気的に結合される。自動検出入力回路１００と結合する集積回路は、信号送信用の高電圧レベルで動作してよい。これまで、典型的な入力回路は、入力回路に供給される供給電圧ＶＤＤの約２倍である最高入力信号レベルまで最大限持ちこたえることができた。カスケード状に連なったフローティングウェルを組み込むことによって、自動検出入力回路１００は、供給電圧ＶＤＤの２倍を実質的に上回る入力信号レベルに対応する電圧に耐えることができる。
【００１４】
図２を参照すると、入力パッドＩＮで受ける入力信号レベルが約０ボルト（Ｖ）から約１．２Ｖ（すなわち供給電圧端子１２２における供給電圧ＶＤＤに対応する）の間で変化する外部信号インターフェース状況では、出力信号レベルは、出力パッドＯＵＴにおけるレベルとほぼ同じレベルで生成される。例えば、入力電圧ＶＩＮは、入力パルス２０２および入力パルス２０４を含む。入力パルス２０２および入力パルス２０４は、抵抗器１６０（図１）を介して、対応する出力パルス２１０および出力パルス２１２を含む出力電圧ＶＯＵＴとして出力パッドＯＵＴに印加される。入力パルス２０２、入力パルス２０４、出力パルス２１０、および、出力パルス２１２は、すべて、例えば、約０ボルト（Ｖ）から約１．２Ｖの供給電圧ＶＤＤの間で動作する。
【００１５】
自動検出入力回路１００の供給電圧ＶＤＤの電圧範囲内での入力信号が存在する場合、抵抗器１６０は、入力信号に実質的に何も修正を加えず、直接出力パッドＯＵＴへ送る。抵抗器１６０は、例えば、ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）と共に実装されてよく、当該ＭＯＳＦＥＴのオンチャネル抵抗は、入力信号の直接線形変換を出力パッドＯＵＴに提供するのに十分な低さである。抵抗器１６０のゲート入力は、アース端子１３４に結合される。抵抗器１６０の抵抗は、例えば、現実的応用では、１００オーム（Ω）から１０，０００Ωであってよい。
【００１６】
入力パッドＩＮで受ける入力信号レベルが約０Ｖから約３．３Ｖの間で変化する外部信号インターフェース状況では、自動検出入力回路１００は、高い入力信号レベルを自動的に検出し、出力パッドにおいて、約０Ｖから１．２Ｖの範囲の信号レベルへの変換を促す。例えば、自動検出入力回路１００は、高い入力信号レベルを自動的に検出することにより、トランジスタゲート入力などのクリティカルデバイス端子全体の動作電圧レベルを維持する半導体の内部回路に信号レベルを提供する。
【００１７】
さらなる高論理レベル信号が入力パッドＩＮに印加され、入力電圧ＶＩＮの連続部分として自動検出入力回路１００に受け取られる。入力電圧ＶＩＮのこの部分は、外部高電圧ＶＥＮＴの入力パルス２０６および入力パルス２０８を含む。外部電圧ＶＥＸＴの信号受信をトリガとしてカスケード式のフローティングウェル、および、対応する逆バイアスが実現し、フローティングウェル内にあるトランジスタすべてが適切に絶縁されるようになる。フローティングウェルをカスケード接続すると共に逆バイアスがかかり、入力パッドＩＮにおける外部電圧が自動検出入力回路１００に印加される供給電圧ＶＤＤの２倍を超えても、回路内のトランジスタを損傷しないようにできる。
【００１８】
例えば、入力パッドＩＮに印加される外部高電圧ＶＥＸＴは、トランジスタ１０４およびトランジスタ１０８を導通させるゲートソース電圧を生成する。同時に、外部高電圧は、トランジスタ１１２のソース端子、および、トランジスタ１１４のゲート端子に印加される。外部高電圧が印加される前に、中間端子１２４における電圧は、供給電圧ＶＤＤ（以下に述べる）の１つのＰＭＯＳデバイス閾値の範囲内になる。外部電圧ＶＥＸＴが中間端子１２４における電圧を上回る１つのＰＭＯＳデバイス閾値を超えると、トランジスタ１１２は、イネーブルとなり、ウェルバイアス端子１１６、および、フローティングウェル１１８に外部電圧を印加する。フローティングウェル１１８に外部電圧が印加されると、トランジスタ１０４、トランジスタ１０８、トランジスタ１１２、および、トランジスタ１１４には、適切に絶縁させる逆バイアス電圧が印加される。このウェルバイアス動作によって、トランジスタ１１４のゲート端子にすでに存在している外部電圧は、トランジスタ１１４のソース端子に結合されるウェルバイアス端子１１６に印加される。ゲート端子とソース端子とが同じ電圧の場合、トランジスタ１１４は、ディセーブルとなり、前述のウェルバイアス動作を継続させうる。このように、バイアスセレクタ１１０は、入力パッドＩＮまたは中間端子１２４で使用可能な最高電圧を選択し、その電圧をフローティングウェル１１８に印加する。
【００１９】
入力パッドＩＮに外部高電圧を印加する前は、中間端子１２４をフローティング状態にしたまま、当該端子に特定の電圧レベルを印加するアクティブデバイスは存在しない。何らかの理由で中間端子１２４の電圧レベルが上昇した場合、トランジスタ１２０は、デバイスをオンにし、中間端子１２４を供給電圧端子１２２における供給電圧ＶＤＤに結合するイネーブルゲート・ソース電圧を受ける。入力パッドＩＮ、供給電圧端子１２２、そして、中間端子１２４にもそれぞれ結合されるバイアスセレクタ１１０、および、バイアスセレクタ１３６の電圧セレクタ能力を考えると、いずれかのセレクタに印加される最高電圧は、フローティングウェル１１８およびフローティングウェル１４４にそれぞれ印加されることによって、各ウェル内に含まれるすべてのデバイスが同時に適切に逆バイアスされるようになる。フローティングウェル１１８およびフローティングウェル１４４がカスケードされていることにより（すなわち、中間端子１２４を共有）入力パッドＩＮには調整された高電圧が印加される。
【００２０】
入力パッドＩＮに印加される外部電圧が２つのＰＭＯＳデバイス閾値と等しいレベルを上回ると、トランジスタ１０４およびトランジスタ１０８はオンになり、中間端子１２４における電圧も上昇する。中間端子１２４における電圧が供給電圧ＶＤＤを超える１つのＰＭＯＳデバイス閾値まで上昇すると、トランジスタ１２０はアクティブになり、導通状態となる。トランジスタ１２０は、弱いデバイスであり、トランジスタ１０４およびトランジスタ１０８を介してＶＩＮから供給される電流のすべてを吸い込むことはできない。したがって、トランジスタ１２０は、ソース・ドレイン電圧を下げて、端子１２４が供給電圧ＶＤＤを上回るｐチャネル閾値電圧Ｖｔｈｐより高くなるようにする。トランジスタ１２０は、いかなるバイアス条件の下でも、端子１２４を、フローティングウェル１４４に含まれるデバイスを損傷させうる電圧まで上昇させないようにする。
【００２１】
中間端子１２４における電圧が供給電圧ＶＤＤ（供給電圧端子１２２における）を上回る１つのＰＭＯＳデバイス閾値以上のレベルまで上昇すると、トランジスタ１２８はオンになり、導通状態となる。また、中間端子１２４における電圧が供給電圧端子１２２における電圧（すなわち供給電圧ＶＤＤ）を上回る１つのＰＭＯＳデバイス閾値を超えると、トランジスタ１３８はイネーブルにされ、中間端子１２４における電圧をウェルバイアス端子１４２およびフローティングウェル１４４に印加する。フローティングウェル１４４に中間端子１２４における電圧が印加されることにより、トランジスタ１３８、トランジスタ１４０、トランジスタ１２８、および、トランジスタ１２０には、適切に絶縁させる逆バイアス電圧が印加される。このウェルバイアス動作によって、トランジスタ１４０のゲート端子に存在している中間端子１２４の電圧は、トランジスタ１４０のソース端子に結合されたウェルバイアス端子１４２に印加される。したがって、トランジスタ１４０は、ディセーブルとなり、前述のウェルバイアス動作を継続させうる。このように、バイアスセレクタ１３６は、中間端子１２４または供給電圧端子１２２で使用可能な最高電圧を選択し、その電圧をフローティングウェル１４４に印加する。
【００２２】
トランジスタ１２８をアクティブにすることに加え、ゲート端子が供給電圧端子１２２に結合されているトランジスタ１３０もオンにされ、コンデンサ１３２の充電が開始される。コンデンサ１３２が充電されると、トリガ出力端子１３１の電圧が上昇し、インバータ１４８の論理閾値に達すると同時に、インバータ１５０とのクロスカップリングによってラッチ１４６を起動させる。ラッチ１４６が起動されることにより、インバータ１５２を介してトランジスタ１５６のゲート端子にロウレベルの電圧が印加され、トランジスタ１５８のゲート端子にはハイレベルの電圧が印加される。トランジスタ１５６およびトランジスタ１５８は、出力パッドＯＵＴの電圧がアース端子１３４のグラウンドＶＳＳを上回るように促されるときはいつでも起動され、導通状態とされる。
【００２３】
入力パッドＩＮに印加される入力パルス２０６によって、出力パッドＯＵＴの電圧は、出力パルス２１８の第１の部分に示すように上昇し始める。出力パッドＯＵＴの電圧がグラウンドＶＳＳを上回る１つのＮＭＯＳデバイス閾値を超えると、クランプ１６２内で、トランジスタ１６４がアクティブになり、それに伴い、トランジスタ１６６は、トランジスタ１６８のゲート端子にアクティブ電圧を印加する。トランジスタ１６８がアクティブにされることにより、出力パッドＯＵＴにおいて上昇している電圧が供給電圧ＶＤＤを上回る１つのＰＭＯＳデバイス閾値を超えると、トランジスタ１６８が導通状態となり、出力電圧ＶＯＵＴをオフセット電圧２１６にクランプする。トランジスタ１６４およびトランジスタ１６８をアクティブにする過程で、これらのデバイスを起動するプロセスの副作用としてトリガパルス２１４が生じる場合がある。
【００２４】
入力パルス２０６に続いて入力パルス２０８を印加することにより、上記したトリガパルス２１４を取り巻く状況と同様の理由から、トリガパルス２２０（出力パルス２２２内の）が生じる。トリガパルス２２０は、トリガパルス２１４よりかなり小さい。ラッチ１４６が起動され、トランジスタ１５６およびトランジスタ１５８がアクティブになった後に、トリガパルス２２０は生じる。自動検出入力回路１００の外部にあるソース（図示せず）がアクティブなデバイスであるトランジスタ１５６およびトランジスタ１５８に対して出力電圧ＶＯＵＴにしなければならない場合、トリガパルス２２０が生じる。この状態が原因となって、トリガパルス２１４に比べてトリガパルス２２０が低くなる。トリガパルス２１４を形成する間、トランジスタ１５６およびトランジスタ１５８の導電チャネルは、存在しなかった。この場合、ラッチ１４６をセットするために入力パルス２０６を発生させる必要があるからである。
【００２５】
ラッチ１４６を設定した後、出力パルス２２２などの出力パルスは、追加のパルス状トリガパルス２２０を含み、オフセット電圧２１６となる。オフセット電圧２１６は、出力パッドＯＵＴで高レベル電圧が生じるのを防ぐべく、供給電圧ＶＤＤにクランプするよう促された後、トランジスタ１６８全体の電圧降下によって出力パッドＯＵＴで生成された大きさの電圧である。オフセット電圧２１６は、回路内のいかなるトランジスタに対して信頼性の問題を生じさせるほどの大きさではない。むしろ、オフセット電圧２１６は、ＶＩＮの動作電圧範囲が０から１．２Ｖ、または、０から３．３Ｖであるかどうかに関わらず、ＶＩＮとＶＯＵＴとの線形関係ができるかぎり１：１の比率となるように保証する。
【００２６】
図３を参照すると、入力パッドＩＮで受け取られた入力信号レベルが約０ボルト（Ｖ）から約１．２Ｖ（すなわち、供給電圧端子１２２における供給電圧ＶＤＤに対応する）の間で変化する外部信号インターフェース状況を示している。図３の信号送信は、一般に図２の入力信号送信に対応し、図１の回路にも同様に対応する。グラフに示されるように、例えば、シミュレーションされた入力信号は、低速で変化して出力応答ＶＯＵＴの擬似ｄｃ表現を示す。出力信号レベルは、出力パッドＯＵＴにおけるレベルとほぼ同じレベルで生成される。例えば、入力電圧ＶＩＮは、入力パルス３０２および入力パルス３０４を含む。
入力パルス３０２および入力パルス３０４は、抵抗器１６０（図１）を介して、対応する出力パルス３１０および出力パルス３１２を含む出力電圧ＶＯＵＴとして出力パッドＯＵＴに印加される。
【００２７】
「パルス」という用語は、識別する目的で信号入力または出力を記載しており、上述のごとく、図３のパルスは、低い時間変化率で生成されることに注目されたい。入力パルス３０２、入力パルス３０４、出力パルス３１０、および、出力パルス３１２は、すべて、例えば、約０ボルト（Ｖ）から約１．２Ｖの供給電圧ＶＤＤの間で動作する。オフセット電圧３１６は、回路内のいかなるトランジスタに対して信頼性の問題を生じさせるほどの大きさではない。むしろ、オフセット電圧３１６は、ＶＩＮの動作電圧範囲が０から１．２Ｖ、または、０から３．３Ｖであるかどうかに関わらず、ＶＩＮとＶＯＵＴとの線形関係ができるかぎり１：１の比率に近づくよう維持することを保証する。
【００２８】
入力パッドＩＮに印加される入力パルス３０６によって、出力パッドＯＵＴの電圧は、出力パルス３１８の第１の部分に示すように上昇し始める。出力パッドＯＵＴの電圧がグラウンドＶＳＳを上回る１つのＮＭＯＳデバイス閾値を超えると、クランプ１６２内で、トランジスタ１６４がアクティブになり、それに伴い、トランジスタ１６６は、アクティブ電圧をトランジスタ１６８のゲート端子に印加する。トランジスタ１６８がアクティブにされることにより、出力パッドＯＵＴにおいて上昇している電圧が供給電圧ＶＤＤを上回る１つのＰＭＯＳデバイス閾値を超えると、トランジスタ１６８が導通状態となり、出力電圧ＶＯＵＴをオフセット電圧３１６にクランプする。トランジスタ１６４およびトランジスタ１６８をアクティブにする過程で、これらのデバイスを起動するプロセスの副作用としてトリガパルス３１４が生じる場合がある。
【００２９】
入力パルス３０６に続いて入力パルス３０８を印加しても、トリガパルス２２０に相当する動作は生じない。入力パルス３０８の入力状態における変化率は低いので、クランプ１６２は、オフセット電圧３１６の線形出力応答を出力パッドＯＵＴに提供する。ラッチ１４６が起動され、トランジスタ１５６およびトランジスタ１５８がアクティブにされた後にパルス３２２の連続する立ち上がりエッジが生じ、上述と同様になる。オフセット電圧３１６は、回路内のいかなるトランジスタに対して信頼性の問題を生じさせるほどの大きさではない。むしろ、オフセット電圧３１６は、ＶＩＮの動作電圧範囲が０から１．２Ｖ、または、０から３．３Ｖであるかどうかに関わらず、ＶＩＮとＶＯＵＴとの線形関係ができるかぎり１：１の比率に近づくように保証する。
【００３０】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを交互に切り替えるスイッチのさまざまな例示的実施形態を説明してきた。当業者であれば、スイッチのさらなる別の実施形態が存在することが直ちに理解できよう。例えば、半導体基板内のスイッチは、ＪＦＥＴまたはＩＧＦＥＴトランジスタとして製造されうる。上述の例示的実施形態は、実施形態を実装する別の手段にも組み込まれるものとし、本発明の解釈を制限しないものとする。
【特許請求の範囲】
【請求項１】
供給電圧端子とアース端子との間に配置される自動検出入力回路であって、
前記供給電圧端子と出力パッドとに結合され、前記出力パッドを前記供給電圧端子に電気的に結合するクランプと、
入力パッドに結合され、検出信号を生成する検出器と、
前記入力パッドと前記出力パッドとの間に結合され、入力電圧レベルを出力電圧レベルに変換する分圧器と、
前記分圧器に結合され、トリガ信号を保持するラッチと、
を備える自動検出入力回路。
【請求項２】
前記検出器は、第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、前記入力パッドに結合されるソース端子、前記第１のトランジスタのドレイン端子に結合されるゲート端子、および、フローティングウェルに結合されるバルク端子を含み、
前記第２のトランジスタは、前記第１のトランジスタの前記ドレイン端子に結合されるソース端子、中間端子と前記第２のトランジスタのドレイン端子との両方に結合されるゲート端子、および、前記フローティングウェルに結合されるバルク端子を含む、
請求項１に記載の自動検出入力回路。
【請求項３】
前記検出器は、バイアスセレクタを有し、前記バイアスセレクタは、第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、前記入力パッドに結合される第１の導電端子、中間端子に結合されるゲート端子、フローティングウェルに結合される第２の導電端子、および、前記フローティングウェルに結合される本体端子を含み、
前記第２のトランジスタは、前記フローティングウェルに結合される第１の導電端子、前記入力パッドに結合されるゲート端子、前記中間端子に結合される第２の導電端子、および、前記フローティングウェルに結合される本体端子を含む、請求項１に記載の自動検出入力回路。
【請求項４】
前記検出器は、前記入力パッドに結合されるバイアスセレクタ、中間端子、および、ウェルバイアス端子を有し、前記バイアスセレクタは、前記入力パッド、または、前記中間端子に存在する最大電圧レベルを選択し、前記選択された電圧レベルを前記ウェルバイアス端子に印加する、請求項１に記載の自動検出入力回路。
【請求項５】
前記分圧器は、抵抗器と、第１のトランジスタと、第２のトランジスタとを有し、
前記抵抗器は、前記入力パッドに結合される第１の導電ノード、前記出力パッドに結合される第２の導電ノード、および、前記アース端子に結合される第３の端子を含み、
前記第１のトランジスタは、前記出力パッドに結合されるソース端子、前記ラッチの出力端子に結合されるゲート端子、前記アース端子に結合されるドレイン端子、および、前記供給電圧端子に結合されるバルク端子を含み、
前記第２のトランジスタは、前記アース端子に結合されるソース端子、前記アース端子に結合されるバルク端子、前記ラッチの出力端子に結合されるゲート端子、および、前記出力パッドに結合されるドレイン端子を含み、
前記分圧器は、前記トリガ信号により起動される、請求項１に記載の自動検出入力回路。
【請求項６】
前記クランプは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、
前記第１のトランジスタは、前記供給電圧端子に結合されるソース端子、前記供給電圧端子に結合されるバルク端子、および、前記第１のトランジスタのドレイン端子に結合されるゲート端子を含み、
前記第２のトランジスタは、前記第１のトランジスタの前記ドレイン端子に結合されるドレイン端子、前記出力パッドに結合されるゲート端子、前記アース端子に結合されるソース端子、および、前記アース端子に結合されるバルク端子を含み、
前記第３のトランジスタは、前記アース端子に結合される第１の導電端子、前記第１のトランジスタの前記ドレイン端子に結合されるゲート端子、前記出力パッドに結合される第２の導電端子、および、前記供給電圧端子に結合されるバルク端子を含み、
前記クランプは、前記出力パッドで高くなった論理ハイレベルにより起動され、前記出力パッドをオフセット電圧レベルにクランプする、請求項１に記載の自動検出入力回路。
【請求項７】
トリガ回路をさらに備え、前記トリガ回路は、第１のトランジスタと、第２のトランジスタと、コンデンサとを有し、
前記第１のトランジスタは、中間端子に結合されるソース端子、前記供給電圧端子に結合されるゲート端子、およびフローティングウェルに結合されるバルク端子を含み、
前記第２のトランジスタは、前記第１のトランジスタのドレイン端子に結合されるドレイン端子、前記供給電圧端子に結合されるゲート端子、トリガ出力端子に結合されるソース端子、および、前記フローティングウェルに結合されるバルク端子を含み、
前記コンデンサは、前記トリガ出力端子およびアース端子に結合され、
前記トリガ回路は、前記検出信号に対応する前記トリガ信号を生成する、請求項１に記載の自動検出入力回路。
【請求項８】
トリガ回路をさらに備え、前記トリガ回路は、バイアスセレクタを有し、前記バイアスセレクタは、第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、中間端子に結合される第１の導電端子、前記供給電圧端子に結合されるゲート端子、フローティングウェルに結合される第２の導電端子、および、前記フローティングウェルに結合される本体端子を含み、
前記第２のトランジスタは、前記フローティングウェルに結合される第１の導電端子、前記中間端子に結合されるゲート端子、前記供給電圧端子に結合される第２の導電端子、および、前記フローティングウェルに結合される本体端子を含む、
請求項１に記載の自動検出入力回路。
【請求項９】
トリガ回路をさらに備え、前記トリガ回路は、バイアスセレクタを有し、
前記バイアスセレクタは、前記供給電圧端子と、中間端子と、フローティングウェルとに結合され、
前記バイアスセレクタは、前記供給電圧端子または前記中間端子に存在する最大電圧レベルを選択し、前記選択された電圧レベルを前記フローティングウェルに印加する、請求項１に記載の自動検出入力回路。
【請求項１０】
前記ラッチは、第１のインバータと第２のインバータとを有し、
前記第１のインバータは、前記検出器に結合される入力端子、前記供給電圧端子に結合される第１の電力端子、前記アース端子に結合される第２の電力端子、および、出力端子を含み、
前記第２のインバータは、前記第１のインバータの前記出力端子に結合される入力端子、前記供給電圧端子に結合される第１の電力端子、前記アース端子に結合される第２の電力端子、および、前記第１のインバータの前記入力端子に結合される出力端子を含み、
前記第１のインバータと前記第２のインバータとは、クロスカップリングされ、ラッチループとなる、請求項１に記載の自動検出入力回路。
【請求項１１】
トランジスタをさらに備え、
前記トランジスタは、中間端子に結合されるソース端子、前記供給電圧端子に結合されるゲート端子、前記供給電圧端子に結合されるドレイン端子、および、フローティングウェルに結合されるバルク端子を含み、
前記トランジスタは、前記入力パッドが高入力電圧を受けた場合、前記中間端子においてバイアスレベルを生成する、請求項１に記載の自動検出入力回路。
【請求項１】
供給電圧端子とアース端子との間に配置される自動検出入力回路であって、
前記供給電圧端子と出力パッドとに結合され、前記出力パッドを前記供給電圧端子に電気的に結合するクランプと、
入力パッドに結合され、検出信号を生成する検出器と、
前記入力パッドと前記出力パッドとの間に結合され、入力電圧レベルを出力電圧レベルに変換する分圧器と、
前記分圧器に結合され、トリガ信号を保持するラッチと、
を備える自動検出入力回路。
【請求項２】
前記検出器は、第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、前記入力パッドに結合されるソース端子、前記第１のトランジスタのドレイン端子に結合されるゲート端子、および、フローティングウェルに結合されるバルク端子を含み、
前記第２のトランジスタは、前記第１のトランジスタの前記ドレイン端子に結合されるソース端子、中間端子と前記第２のトランジスタのドレイン端子との両方に結合されるゲート端子、および、前記フローティングウェルに結合されるバルク端子を含む、
請求項１に記載の自動検出入力回路。
【請求項３】
前記検出器は、バイアスセレクタを有し、前記バイアスセレクタは、第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、前記入力パッドに結合される第１の導電端子、中間端子に結合されるゲート端子、フローティングウェルに結合される第２の導電端子、および、前記フローティングウェルに結合される本体端子を含み、
前記第２のトランジスタは、前記フローティングウェルに結合される第１の導電端子、前記入力パッドに結合されるゲート端子、前記中間端子に結合される第２の導電端子、および、前記フローティングウェルに結合される本体端子を含む、請求項１に記載の自動検出入力回路。
【請求項４】
前記検出器は、前記入力パッドに結合されるバイアスセレクタ、中間端子、および、ウェルバイアス端子を有し、前記バイアスセレクタは、前記入力パッド、または、前記中間端子に存在する最大電圧レベルを選択し、前記選択された電圧レベルを前記ウェルバイアス端子に印加する、請求項１に記載の自動検出入力回路。
【請求項５】
前記分圧器は、抵抗器と、第１のトランジスタと、第２のトランジスタとを有し、
前記抵抗器は、前記入力パッドに結合される第１の導電ノード、前記出力パッドに結合される第２の導電ノード、および、前記アース端子に結合される第３の端子を含み、
前記第１のトランジスタは、前記出力パッドに結合されるソース端子、前記ラッチの出力端子に結合されるゲート端子、前記アース端子に結合されるドレイン端子、および、前記供給電圧端子に結合されるバルク端子を含み、
前記第２のトランジスタは、前記アース端子に結合されるソース端子、前記アース端子に結合されるバルク端子、前記ラッチの出力端子に結合されるゲート端子、および、前記出力パッドに結合されるドレイン端子を含み、
前記分圧器は、前記トリガ信号により起動される、請求項１に記載の自動検出入力回路。
【請求項６】
前記クランプは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、
前記第１のトランジスタは、前記供給電圧端子に結合されるソース端子、前記供給電圧端子に結合されるバルク端子、および、前記第１のトランジスタのドレイン端子に結合されるゲート端子を含み、
前記第２のトランジスタは、前記第１のトランジスタの前記ドレイン端子に結合されるドレイン端子、前記出力パッドに結合されるゲート端子、前記アース端子に結合されるソース端子、および、前記アース端子に結合されるバルク端子を含み、
前記第３のトランジスタは、前記アース端子に結合される第１の導電端子、前記第１のトランジスタの前記ドレイン端子に結合されるゲート端子、前記出力パッドに結合される第２の導電端子、および、前記供給電圧端子に結合されるバルク端子を含み、
前記クランプは、前記出力パッドで高くなった論理ハイレベルにより起動され、前記出力パッドをオフセット電圧レベルにクランプする、請求項１に記載の自動検出入力回路。
【請求項７】
トリガ回路をさらに備え、前記トリガ回路は、第１のトランジスタと、第２のトランジスタと、コンデンサとを有し、
前記第１のトランジスタは、中間端子に結合されるソース端子、前記供給電圧端子に結合されるゲート端子、およびフローティングウェルに結合されるバルク端子を含み、
前記第２のトランジスタは、前記第１のトランジスタのドレイン端子に結合されるドレイン端子、前記供給電圧端子に結合されるゲート端子、トリガ出力端子に結合されるソース端子、および、前記フローティングウェルに結合されるバルク端子を含み、
前記コンデンサは、前記トリガ出力端子およびアース端子に結合され、
前記トリガ回路は、前記検出信号に対応する前記トリガ信号を生成する、請求項１に記載の自動検出入力回路。
【請求項８】
トリガ回路をさらに備え、前記トリガ回路は、バイアスセレクタを有し、前記バイアスセレクタは、第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、中間端子に結合される第１の導電端子、前記供給電圧端子に結合されるゲート端子、フローティングウェルに結合される第２の導電端子、および、前記フローティングウェルに結合される本体端子を含み、
前記第２のトランジスタは、前記フローティングウェルに結合される第１の導電端子、前記中間端子に結合されるゲート端子、前記供給電圧端子に結合される第２の導電端子、および、前記フローティングウェルに結合される本体端子を含む、
請求項１に記載の自動検出入力回路。
【請求項９】
トリガ回路をさらに備え、前記トリガ回路は、バイアスセレクタを有し、
前記バイアスセレクタは、前記供給電圧端子と、中間端子と、フローティングウェルとに結合され、
前記バイアスセレクタは、前記供給電圧端子または前記中間端子に存在する最大電圧レベルを選択し、前記選択された電圧レベルを前記フローティングウェルに印加する、請求項１に記載の自動検出入力回路。
【請求項１０】
前記ラッチは、第１のインバータと第２のインバータとを有し、
前記第１のインバータは、前記検出器に結合される入力端子、前記供給電圧端子に結合される第１の電力端子、前記アース端子に結合される第２の電力端子、および、出力端子を含み、
前記第２のインバータは、前記第１のインバータの前記出力端子に結合される入力端子、前記供給電圧端子に結合される第１の電力端子、前記アース端子に結合される第２の電力端子、および、前記第１のインバータの前記入力端子に結合される出力端子を含み、
前記第１のインバータと前記第２のインバータとは、クロスカップリングされ、ラッチループとなる、請求項１に記載の自動検出入力回路。
【請求項１１】
トランジスタをさらに備え、
前記トランジスタは、中間端子に結合されるソース端子、前記供給電圧端子に結合されるゲート端子、前記供給電圧端子に結合されるドレイン端子、および、フローティングウェルに結合されるバルク端子を含み、
前記トランジスタは、前記入力パッドが高入力電圧を受けた場合、前記中間端子においてバイアスレベルを生成する、請求項１に記載の自動検出入力回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００９−２８４４６３（Ｐ２００９−２８４４６３Ａ）
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−４７７９（Ｐ２００９−４７７９）
【出願日】平成２１年１月１３日（２００９．１．１３）
【出願人】（５９８０３３９１８）エクサー コーポレーション (3)
【氏名又は名称原語表記】ＥＸＡＲ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願番号】特願２００９−４７７９（Ｐ２００９−４７７９）
【出願日】平成２１年１月１３日（２００９．１．１３）
【出願人】（５９８０３３９１８）エクサー コーポレーション (3)
【氏名又は名称原語表記】ＥＸＡＲ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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