受信信号処理装置
【課題】回路規模が小さく消費電力が少ない受信信号処理装置を提供する。
【解決手段】受信信号処理装置は、高周波の受信信号に局部発振信号を合成して周波数変換するミキサ部と、多段に構成された複数の利得可変増幅器を含む増幅部と、増幅部により増幅されたアナログ信号をデジタル信号に変換する変換部と、各利得可変増幅器の後段に設けられたスイッチと、利得可変増幅器の出力が後段の利得可変増幅器を迂回して変換部に入力される経路の開閉を設定する迂回スイッチ部と、各利得可変増幅器の出力が後段の利得可変増幅器を介さずに変換部に入力するために、スイッチ及び迂回スイッチ部を制御するスイッチ制御部と、受信信号が補正対象の利得可変増幅器に入力されず、補正対象の利得可変増幅器の出力が後段の利得可変増幅器を介さずに変換部に入力される場合に、補正対象の利得可変増幅器に設定される利得に応じてＤＣオフセットの補正値を設定するＤＣオフセット制御部とを含む。
【解決手段】受信信号処理装置は、高周波の受信信号に局部発振信号を合成して周波数変換するミキサ部と、多段に構成された複数の利得可変増幅器を含む増幅部と、増幅部により増幅されたアナログ信号をデジタル信号に変換する変換部と、各利得可変増幅器の後段に設けられたスイッチと、利得可変増幅器の出力が後段の利得可変増幅器を迂回して変換部に入力される経路の開閉を設定する迂回スイッチ部と、各利得可変増幅器の出力が後段の利得可変増幅器を介さずに変換部に入力するために、スイッチ及び迂回スイッチ部を制御するスイッチ制御部と、受信信号が補正対象の利得可変増幅器に入力されず、補正対象の利得可変増幅器の出力が後段の利得可変増幅器を介さずに変換部に入力される場合に、補正対象の利得可変増幅器に設定される利得に応じてＤＣオフセットの補正値を設定するＤＣオフセット制御部とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置に関する。
【背景技術】
【０００２】
デジタル機器の高機能化に伴い、ユーザが扱うコンテンツ容量が拡大したため、高速・大容量通信が要望されている。また、ＣＭＯＳプロセスの微細化に伴い、ミリ波を用いたギガビットクラスの伝送が実現可能となる目処が立った。但し、ミリ波の無線通信に対応した高周波ＩＣは、低コストかつ低消費電力であることが望ましい。
【０００３】
高周波ＩＣを用いたダウンコンバートの方式には、スーパーヘテロダイン方式とダイレクトコンバージョン方式がある。スーパーヘテロダイン方式では、高周波信号を一度中間周波数にダウンコンバートし、ダウンコンバート後、ベースバンド信号に変換する。一方、ダイレクトコンバージョン方式では、高周波信号を中間周波数にダウンコンバートすることなく直接ベースバンド信号に変換する。このため、ダイレクトコンバージョン方式の高周波ＩＣは、スーパーヘテロダイン方式に比べて回路規模を小さくでき、低コスト化及び低消費電力化に適している。
【０００４】
図１１は、ダイレクトコンバージョン方式を採用したＱＰＳＫを含む直交変調の受信回路の構成を示す図である。受信回路では、ミキサ１２，１３の入力信号と局部発振信号（ＲＦ Ｌｏｃａｌ）の周波数が等しいため、局部発振信号がミキサ１２，１３の前段に回り込むローカルリークが発生する。
【０００５】
その結果、ミキサ１２，１３においてセルフミキシングが発生してＤＣオフセットが生じる。ＤＣオフセットを含む信号は、利得可変増幅器（ＶＧＡ）１４，１５において増幅され、セルフミキシングによるＤＣオフセット成分は変動する。このため、ＶＧＡ１４，１５において正しい信号の増幅が困難であり、通信品質の劣化に繋がる。
【０００６】
したがって、ダイレクトコンバージョン方式の受信回路は、ＶＧＡ１４，１５においてＤＣオフセットを補正するＤＣオフセット補正回路の併用が必要となる。
【０００７】
特許文献１には、可変利得アンプ（ＰＧＡ）毎にオフセット補正回路（ＯＦＣ）が設けられ、初段ＰＧＡから後段ＰＧＡに向かって順にＤＣオフセット補正をする技術が開示されている。
【０００８】
図１２は、特許文献１に記載されたダイレクトコンバージョン方式の受信系回路を示すブロック図である。図１２の回路では、無入力状態においてＤＣオフセット補正を実施するため、ＬＮＡ２１０の電源をオフにする。次に、ＰＧＡ１までのＤＣオフセットを補正するため、オフセット補正回路１（ＯＦＣ１）内のＡＤＣ１にてＤＣオフセットを検出する。
【０００９】
制御回路２４０は、ＤＣオフセット補正量を決定し、オフセット補正回路１（ＯＦＣ１）内のＤＡＣ１を介して、ＰＧＡ１内の補正回路に制御電圧を印加して、ＤＣオフセットを補正する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１１００８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、図１２に示した受信系回路には、各ＰＧＡに対応してＤＣオフセット検出用のＡＤＣが配置されている。したがって、ＰＧＡの数の増大は、ＡＤＣの増加による回路規模の増大及び消費電力の増加に繋がる。特に高速通信に対応した受信回路であれば高速ＡＤＣが必要であるため、回路規模及び消費電力に関する問題がより顕著となる。
【００１２】
本発明の目的は、回路規模が小さく消費電力が少ない受信信号処理装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置であって、
前記受信信号に所定周波数の局部発振信号を合成して周波数変換するミキサ部と、
多段に構成された複数の利得可変増幅器を含む増幅部と、
前記増幅部により増幅されたアナログ信号をデジタル信号に変換する変換部と、
前記増幅部が含む各利得可変増幅器の後段に設けられたアイソレーションスイッチと、
前記利得可変増幅器の出力が後段の利得可変増幅器を迂回して前記変換部に入力される経路の開閉を設定する迂回スイッチ部と、
各利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力するために、前記アイソレーションスイッチ及び前記迂回スイッチ部を制御するスイッチ制御部と、
前記受信信号が補正対象の利得可変増幅器に入力されず、かつ、前記補正対象の利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力される場合に、前記補正対象の利得可変増幅器に設定される利得に応じて、ＤＣオフセットの補正値を設定するＤＣオフセット制御部と、を備えた受信信号処理装置を提供する。
【発明の効果】
【００１４】
本発明によれば、回路規模が小さく消費電力が少ない受信信号処理装置を提供できる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態の受信信号処理装置の一部構成を示すブロック図
【図２】メモリ１１７が記憶する利得毎のＤＣオフセットの補正値のテーブルの一例を示す図
【図３】ＤＣオフセット制御部１１５の内部構成を示すブロック図
【図４】第１の実施形態の受信信号処理装置がＤＣオフセットを補正するための動作を示すフローチャート
【図５】第２の実施形態の受信信号処理装置の一部構成を示すブロック図
【図６】他の実施形態の受信信号処理装置の一部構成を示すブロック図
【図７】ＶＧＡの構成の一例を示す回路図
【図８】ＶＧＡの構成の他の例を示す回路図
【図９】ＶＧＡの構成の他の例を示す回路図
【図１０】ＶＧＡの構成の他の例を示す回路図
【図１１】ダイレクトコンバージョン方式を採用したＱＰＳＫを含む直交変調の受信回路の構成を示す図
【図１２】特許文献１に記載されたダイレクトコンバージョン方式の受信系回路を示すブロック図
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について、図面を参照して説明する。
【００１７】
（第１の実施形態）
図１は、第１の実施形態の受信信号処理装置の一部構成を示すブロック図である。本実施形態の受信信号処理装置は、携帯電話を含む通信機器の受信回路に適用可能である。図１に示す受信信号処理装置は、ダイレクトコンバージョン方式を採用したＱＰＳＫを含む直交変調の受信回路である。ただし、図１のＬＮＡ１０３以降の配線は、同相成分及び直交成分を含む。
【００１８】
図１に示す受信信号処理装置は、アンテナ１０１と、高周波用の差動増幅回路であるＬＮＡ（Low Noise Amplifier）１０３と、ミキサ回路１０５と、高利得増幅回路であるＶＧＡ（Variable Gain Amplifier）１０７ｆ，１０７ｒと、ＡＤ変換回路（ＡＤＣ）１０９と、アイソレーションスイッチＳＷｆ，ＳＷｒと、迂回スイッチ部１１１と、スイッチ制御部１１３と、ＤＣオフセット制御部１１５と、メモリ１１７とを含む構成である。
【００１９】
アンテナ１０１は、無線信号を受信する。ＬＮＡ１０３は、アンテナ１０１が受信した信号を増幅する。なお、ＬＮＡ１０３の電源のオンオフはＤＣオフセット制御部１１５によって制御される。また、ＬＮＡ１０３とミキサ回路１０５との間に、アイソレーションスイッチを追加した構成でもよい。ミキサ回路１０５は、ＬＮＡ１０３によって増幅された受信信号に所定周波数の局部発振信号を合成して周波数変換する。ＶＧＡ１０７ｆ，１０７ｒは、ミキサ回路１０５とＡＤＣ１０９の間において、多段に構成されている。ＡＤＣ１０９は、アナログ信号をデジタル信号に変換する。
【００２０】
アイソレーションスイッチＳＷｆ，ＳＷｒは、各ＶＧＡの出力側に設けられている。アイソレーションスイッチＳＷｆ，ＳＷｒがオフされることによって、オフされたアイソレーションスイッチの前段に設けられたＶＧＡは後段の構成要素から電気的に切り離される。迂回スイッチ部１１１は、初段のＶＧＡ１０７ｆの出力が後段のＶＧＡ１０７ｒを迂回してＡＤＣ１０９に入力される経路の開閉を設定するためのスイッチＳＷｂ１，ＳＷｂを有する。
【００２１】
スイッチ制御部１１３は、各ＶＧＡの出力が後段のＶＧＡを介さずにＡＤＣ１０９に入力されるよう、ＤＣオフセット制御部１１１５からの制御信号に応じて、アイソレーションスイッチＳＷｆ，ＳＷｒ及び迂回スイッチ部１１１のスイッチＳＷｂ１，ＳＷｂの各オンオフ状態を制御する。ＤＣオフセット制御部１１５は、ＶＧＡ毎に各ＶＧＡの利得に応じたＤＣオフセット成分を制御する。なお、ＤＣオフセット制御部１１５は、ＡＤＣ１０９のフルスケールに振幅を合わせるために、ＶＧＡ１０７ｆ，１０７ｒの各利得も制御する。また、ＤＣオフセット制御部１１５は、各ＶＧＡの利得毎に、各ＶＧＡの直流成分が所望値以下となるＤＣオフセットの補正値を設定する。また、ＶＧＡ１０７ｆ，１０７ｒの各利得も制御のタイミングにあわせて、ＬＮＡ１０３、アイソレーションスイッチＳＷｆ，ＳＷｒ及び迂回スイッチ部１１１のスイッチＳＷｂ１，ＳＷｂの制御タイミング信号をスイッチ制御部１１３に出力する。
【００２２】
メモリ１１７は、ＤＣオフセット制御部１１５が設定した利得毎のＤＣオフセットの補正値のテーブルをＶＧＡ毎に記憶する。図２は、メモリ１１７が記憶する利得毎のＤＣオフセットの補正値のテーブルの一例を示す図である。
【００２３】
図３は、ＤＣオフセット制御部１１５の内部構成を示すブロック図である。図３に示すように、ＤＣオフセット制御部１１５は、電源制御部２０１と、電力検出部２０３と、変換部２０５とを含む構成である。電源制御部２０１は、ＬＮＡ１０３の電源を制御する。電力検出部２０３は、ＡＤＣ１０９から出力される受信信号の電力レベルを検出する。変換部２０５は、メモリ１１７が記憶するテーブル中のＤＣオフセット補正ビットをアナログ信号に変換し、ＶＧＡ１０７ｆ，１０７ｒに出力する。
【００２４】
図４は、第１の実施形態の受信信号処理装置がＤＣオフセットを補正する動作を示すフローチャートである。まず、受信信号及び干渉波の混入を防ぐため、ＤＣオフセット制御部１１５の電源制御部２０１は、ＬＮＡ１０３の電源をオフする（ステップＳ５０１）。
【００２５】
また、ＬＮＡ１０３とミキサ回路１０５との間に、アイソレーションスイッチを追加した構成では、アイソレーションスイッチをオフする。なお、受信信号及び干渉波の混入がみられない環境においては、ＬＮＡ１０３の電源はオンのまま、またはアイソレーションスイッチはオンのままでよい。
【００２６】
次に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ，ＳＷｒ及び迂回スイッチ部１１１を制御して、ＶＧＡ１０７ｆの出力がＶＧＡ１０７ｒを迂回してＡＤＣ１０９に入力される経路を設定する（ステップＳ５０２）。スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ，ＳＷｒをオフ状態に、迂回スイッチ部１１１のスイッチＳＷｂ１，ＳＷｂをオン状態に設定する。
【００２７】
次に、ＤＣオフセット制御部１１５は、ＶＧＡ１０７ｆの利得を下限から上限まで変更して、各利得におけるＡＤＣ１０９の出力値の直流成分が所望値以下となるよう、ＶＧＡ１０７ｆに対するＤＣオフセットの補正値を、変換部２０５によって、変換された値を用いて、利得毎に設定する（ステップＳ５０３）。ステップＳ５０３においてＤＣオフセット制御部１１５が設定した利得毎のＤＣオフセットの補正値は、ＶＧＡ１０７ｆのテーブルとしてメモリ１１７に記録される（ステップＳ５０４）。
【００２８】
次に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ，ＳＷｒ及び迂回スイッチ部１１１を制御して、ＶＧＡ１０７ｒの出力がＡＤＣ１０９に入力される経路を設定する（ステップＳ５０５）。スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ，ＳＷｒをオン状態に、迂回スイッチ部１１１のスイッチＳＷｂ１，ＳＷｂをオフ状態に設定する。
【００２９】
ＤＣオフセット制御部１１５は、ステップＳ５０３と同様に、ＶＧＡ１０７ｒの利得を設定値の下限から上限まで変更して、各利得におけるＡＤＣ１０９の出力値の直流成分が所望値以下となるよう、ＶＧＡ１０７ｒに対するＤＣオフセットの補正値を利得毎に設定する（ステップＳ５０６）。ステップＳ５０６においてＤＣオフセット制御部１１５が設定した利得毎のＤＣオフセットの補正値は、ＶＧＡ１０７ｒのテーブルとしてメモリ１１７に記録される（ステップＳ５０７）。
【００３０】
なお、ステップＳ５０６では、ＤＣオフセット制御部１１５は、ＶＧＡ１０７ｆに対し、ステップＳ５０４において記録されたテーブルに基づいてＤＣオフセットを補正する。すなわち、ＤＣオフセット制御部１１５は、第２段以降のＶＧＡに対するＤＣオフセットの補正値の設定には、利得設定対象のＶＧＡの前段のＶＧＡにおいて既に設定されたテーブルに基づいて、利得設定対象のＶＧＡに対するＤＣオフセットを利得毎に補正する。
【００３１】
全てのＶＧＡに対して、ＤＣオフセットの補正値を利得毎に設定し、補正値を全てのＶＧＡのテーブルがメモリ１１７に記録した後に、ＤＣオフセット制御部１１５はＬＮＡ１０３の電源をオンする（ステップＳ５０８）。
【００３２】
なお、図４は、図１に示すように、ＶＧＡが２段である場合のフローチャートであるが、３段以上の構成においても、Ｓ５０５からＳ５０７の動作を段数に応じて追加すればよい。
【００３３】
アンテナ１０１が無線信号を受信すると、ＤＣオフセット制御部１１５は、メモリ１１７に格納されたテーブルを参照して、各ＶＧＡの利得を制御し、各ＶＧＡに対して、設定された利得に適した補正値を用いて、ＤＣオフセットを補正する（ステップＳ５０９）。
【００３４】
以上説明したように、本実施形態の受信信号処理装置では、最後段のＶＧＡ１０７ｒの後段に設けられているＡＤＣ１０９の出力に基づいて、各ＶＧＡのＤＣオフセットの補正値が利得毎に設定される。本実施形態ではＡＤＣ１０９が共用されており、ＶＧＡ毎にＡＤＣを設ける必要がない。その結果、受信信号処理装置の回路規模を小さくでき、かつ、受信信号処理装置の消費電力を抑えることができる。また、ＶＧＡの数が増えても、回路規模及び消費電力の増加を抑制できる。
【００３５】
（第２の実施形態）
図５は、第２の実施形態の受信信号処理装置の一部構成を示すブロック図である。第２の実施形態の受信信号処理装置が第１の実施形態の受信信号処理装置と異なる点はＶＧＡの数である。第１の実施形態では受信信号処理装置がＶＧＡを２つ備えるが、第２の実施形態の受信信号処理装置は３つのＶＧＡを含む構成である。なお、アイソレーションスイッチの数及び迂回スイッチ部が有するスイッチの数も、ＶＧＡの数と同様に３つである。この点以外は第１の実施形態と同様であり、図５において、図１と同一又は同等の構成要素には同一符号又は相当符号を付して説明を簡略化又は省略する。
【００３６】
図５に示す受信信号処理装置は、３つのＶＧＡ１０７ｆ１，１０７ｆ２，１０７ｒを備え、第１の実施形態と同様に、各ＶＧＡの後段にアイソレーションスイッチが設けられている。また、本実施形態の迂回スイッチ部２１１は、初段のＶＧＡ１０７ｆ１の出力又は第２段目のＶＧＡ１０７ｆ２の出力が後段のＶＧＡ１０７ｆ２とＶＧＡ１０７ｒ又はＶＧＡ１０７ｒを迂回してＡＤＣ１０９に入力するためのスイッチＳＷｂ１，ＳＷｂ２，ＳＷｂを有する。
【００３７】
本実施形態の受信信号処理装置において、ＤＣオフセット制御部１１５がＶＧＡ１０７ｆ１のＤＣオフセットの補正値を利得毎に設定する場合に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ１，ＳＷｆ２，ＳＷｒをオフ状態に、迂回スイッチ部２１１のスイッチＳＷｂ１，ＳＷｂをオン状態に、迂回スイッチ部２１１のスイッチＳＷｂ２をオフ状態に設定する。なお、アイソレーションスイッチＳＷｆ２はオン状態であっても良い。
【００３８】
また、ＤＣオフセット制御部１１５がＶＧＡ１０７ｆ２のＤＣオフセットの補正値を利得毎に設定する場合に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ１をオン状態に、アイソレーションスイッチＳＷｆ２，ＳＷｒをオフ状態に、迂回スイッチ部２１１のスイッチＳＷｂ２，ＳＷｂをオン状態に、迂回スイッチ部２１１のスイッチＳＷｂ１をオフ状態に設定する。
【００３９】
また、ＤＣオフセット制御部１１５がＶＧＡ１０７ｒのＤＣオフセットの補正値を利得毎に設定する場合に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ１，ＳＷｆ２，ＳＷｒをオン状態に、迂回スイッチ部２１１のスイッチＳＷｂ１，ＳＷｂ２，ＳＷｂをオフ状態に設定する。
【００４０】
なお、受信信号処理装置が３つのＶＧＡ１０７ｆ１，１０７ｆ２，１０７ｒを含む構成では、図６に示すように、図５に示した迂回スイッチ部２１１が有するスイッチＳＷｂの代わりに、２つのスイッチＳＷｂａ，ＳＷｂｂを設けても良い。
【００４１】
上記説明した第１及び第２の実施形態において説明したＶＧＡ（１０７ｆ，１０７ｆ１，１０７ｆ２，１０７ｒ）の構成の一例を図７に示す。図７に示すＶＧＡは、負荷抵抗８０１，８０２，８１０，８１１と、入力トランジスタ８０３，８０４，８１２，８１３と、定電流源８０５，８１４と、負荷調整用トランジスタ８０６，８０７と、利得調整用トランジスタ８０８，８０９とを含む２段のソース接地増幅器である。
【００４２】
利得制御に関しては、利得調整用トランジスタ８０８，８０９のゲート電圧を共通に制御することによって、トランジスタの抵抗値が変化し、フィードバック量が変化するため利得制御が可能となる。利得調整用トランジスタ８０８，８０９のゲートは、ＤＣオフセット制御部１１５と接続し、利得を調整する。なお、利得調整用トランジスタ８０８，８０９の代わりに低電流源８０５，８１４のゲート電圧を変化させ、電流量を調整して利得を調整してもよい。
【００４３】
ＤＣオフセット補正に関しては、負荷調整用トランジスタ８０６，８０７のゲート電圧を個別に制御することによって、ＤＣオフセット補正が可能となる。
【００４４】
なぜなら、負荷調整用トランジスタ８０６，８０７のドレイン電圧の差動間、つまり、ＶｏｕｔｐとＶｏｕｔｎの電圧差の誤差がＤＣオフセットである。このため、負荷調整用トランジスタ８０６，８０７の抵抗値が差動間において異なるように、ゲート電圧を与えることによって、ＤＣオフセットの補正が可能となる。
【００４５】
なお、図８に示すように、負荷調整用トランジスタ８０６，８０７は負荷抵抗８０１，８０２の代わりに負荷抵抗８１０，８１１と並列に配置してもよく、負荷調整用トランジスタ８０６，８０７のゲート電圧を個別に制御することによって、ＤＣオフセット補正が可能となる。
【００４６】
上記説明した第１及び第２の実施形態において説明したＶＧＡ（１０７ｆ，１０７ｆ１，１０７ｆ２，１０７ｒ）の構成の他の例を図９に示す。図９に示すＶＧＡが図７に示したＶＧＡと異なる点は、負荷調整用トランジスタ８０６，８０７を削除し、電流調整用トランジスタ８１５，８１６と低電流源８１７を追加している部分である。なお、負荷調整用トランジスタ８０６，８０７を削除しなくてもよく、また、利得調整用トランジスタ８０８，８０９の代わりに低電流源８０５，８１４のゲート電圧を変化させ、電流量を調整して利得を調整してもよい。
【００４７】
利得制御に関しては、図７に示したＶＧＡと同様であるため、割愛する。ＤＣオフセット補正に関しては、電流調整用トランジスタ８１５，８１６のゲート電圧を個別に制御することによって、ＤＣオフセット補正が可能となる。
【００４８】
なぜなら、負荷抵抗８０１，８０２の電圧降下の差動間の誤差がＤＣオフセットであるため、電流調整用トランジスタ８１５，８１６の電流値を差動間において異なるようにゲート電圧を与えることによって、ＤＣオフセットの補正が可能となる。
【００４９】
なお、図１０に示すように、電流調整用トランジスタ８１５，８１６を入力トランジスタ８０３，８０４の代わりに入力トランジスタ８１２，８１３と並列に配置してもよく、電流調整用トランジスタ８１５，８１６を個別に制御することによって、ＤＣオフセットが補正できる。
【産業上の利用可能性】
【００５０】
本発明に係る受信信号処理装置は、ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置等として有用である。
【符号の説明】
【００５１】
１０１ アンテナ
１０３ ＬＮＡ
１０５ ミキサ回路
１０７ｆ，１０７ｆ１，１０７ｆ２，１０７ｒ ＶＧＡ
１０９ ＡＤ変換回路（ＡＤＣ）
ＳＷｆ，ＳＷｆ１，ＳＷｆ２，ＳＷｒ アイソレーションスイッチ
１１１，２１１ 迂回スイッチ部
１１３ スイッチ制御部
１１５ ＤＣオフセット制御部
１１７ メモリ
２０１ 電源制御部
２０３ 電力検出部
２０５ 変換部
ＳＷｂ１，ＳＷｂ２，ＳＷｂ，ＳＷｂａ，ＳＷｂｂ スイッチ
【技術分野】
【０００１】
本発明は、ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置に関する。
【背景技術】
【０００２】
デジタル機器の高機能化に伴い、ユーザが扱うコンテンツ容量が拡大したため、高速・大容量通信が要望されている。また、ＣＭＯＳプロセスの微細化に伴い、ミリ波を用いたギガビットクラスの伝送が実現可能となる目処が立った。但し、ミリ波の無線通信に対応した高周波ＩＣは、低コストかつ低消費電力であることが望ましい。
【０００３】
高周波ＩＣを用いたダウンコンバートの方式には、スーパーヘテロダイン方式とダイレクトコンバージョン方式がある。スーパーヘテロダイン方式では、高周波信号を一度中間周波数にダウンコンバートし、ダウンコンバート後、ベースバンド信号に変換する。一方、ダイレクトコンバージョン方式では、高周波信号を中間周波数にダウンコンバートすることなく直接ベースバンド信号に変換する。このため、ダイレクトコンバージョン方式の高周波ＩＣは、スーパーヘテロダイン方式に比べて回路規模を小さくでき、低コスト化及び低消費電力化に適している。
【０００４】
図１１は、ダイレクトコンバージョン方式を採用したＱＰＳＫを含む直交変調の受信回路の構成を示す図である。受信回路では、ミキサ１２，１３の入力信号と局部発振信号（ＲＦ Ｌｏｃａｌ）の周波数が等しいため、局部発振信号がミキサ１２，１３の前段に回り込むローカルリークが発生する。
【０００５】
その結果、ミキサ１２，１３においてセルフミキシングが発生してＤＣオフセットが生じる。ＤＣオフセットを含む信号は、利得可変増幅器（ＶＧＡ）１４，１５において増幅され、セルフミキシングによるＤＣオフセット成分は変動する。このため、ＶＧＡ１４，１５において正しい信号の増幅が困難であり、通信品質の劣化に繋がる。
【０００６】
したがって、ダイレクトコンバージョン方式の受信回路は、ＶＧＡ１４，１５においてＤＣオフセットを補正するＤＣオフセット補正回路の併用が必要となる。
【０００７】
特許文献１には、可変利得アンプ（ＰＧＡ）毎にオフセット補正回路（ＯＦＣ）が設けられ、初段ＰＧＡから後段ＰＧＡに向かって順にＤＣオフセット補正をする技術が開示されている。
【０００８】
図１２は、特許文献１に記載されたダイレクトコンバージョン方式の受信系回路を示すブロック図である。図１２の回路では、無入力状態においてＤＣオフセット補正を実施するため、ＬＮＡ２１０の電源をオフにする。次に、ＰＧＡ１までのＤＣオフセットを補正するため、オフセット補正回路１（ＯＦＣ１）内のＡＤＣ１にてＤＣオフセットを検出する。
【０００９】
制御回路２４０は、ＤＣオフセット補正量を決定し、オフセット補正回路１（ＯＦＣ１）内のＤＡＣ１を介して、ＰＧＡ１内の補正回路に制御電圧を印加して、ＤＣオフセットを補正する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１１００８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、図１２に示した受信系回路には、各ＰＧＡに対応してＤＣオフセット検出用のＡＤＣが配置されている。したがって、ＰＧＡの数の増大は、ＡＤＣの増加による回路規模の増大及び消費電力の増加に繋がる。特に高速通信に対応した受信回路であれば高速ＡＤＣが必要であるため、回路規模及び消費電力に関する問題がより顕著となる。
【００１２】
本発明の目的は、回路規模が小さく消費電力が少ない受信信号処理装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置であって、
前記受信信号に所定周波数の局部発振信号を合成して周波数変換するミキサ部と、
多段に構成された複数の利得可変増幅器を含む増幅部と、
前記増幅部により増幅されたアナログ信号をデジタル信号に変換する変換部と、
前記増幅部が含む各利得可変増幅器の後段に設けられたアイソレーションスイッチと、
前記利得可変増幅器の出力が後段の利得可変増幅器を迂回して前記変換部に入力される経路の開閉を設定する迂回スイッチ部と、
各利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力するために、前記アイソレーションスイッチ及び前記迂回スイッチ部を制御するスイッチ制御部と、
前記受信信号が補正対象の利得可変増幅器に入力されず、かつ、前記補正対象の利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力される場合に、前記補正対象の利得可変増幅器に設定される利得に応じて、ＤＣオフセットの補正値を設定するＤＣオフセット制御部と、を備えた受信信号処理装置を提供する。
【発明の効果】
【００１４】
本発明によれば、回路規模が小さく消費電力が少ない受信信号処理装置を提供できる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態の受信信号処理装置の一部構成を示すブロック図
【図２】メモリ１１７が記憶する利得毎のＤＣオフセットの補正値のテーブルの一例を示す図
【図３】ＤＣオフセット制御部１１５の内部構成を示すブロック図
【図４】第１の実施形態の受信信号処理装置がＤＣオフセットを補正するための動作を示すフローチャート
【図５】第２の実施形態の受信信号処理装置の一部構成を示すブロック図
【図６】他の実施形態の受信信号処理装置の一部構成を示すブロック図
【図７】ＶＧＡの構成の一例を示す回路図
【図８】ＶＧＡの構成の他の例を示す回路図
【図９】ＶＧＡの構成の他の例を示す回路図
【図１０】ＶＧＡの構成の他の例を示す回路図
【図１１】ダイレクトコンバージョン方式を採用したＱＰＳＫを含む直交変調の受信回路の構成を示す図
【図１２】特許文献１に記載されたダイレクトコンバージョン方式の受信系回路を示すブロック図
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について、図面を参照して説明する。
【００１７】
（第１の実施形態）
図１は、第１の実施形態の受信信号処理装置の一部構成を示すブロック図である。本実施形態の受信信号処理装置は、携帯電話を含む通信機器の受信回路に適用可能である。図１に示す受信信号処理装置は、ダイレクトコンバージョン方式を採用したＱＰＳＫを含む直交変調の受信回路である。ただし、図１のＬＮＡ１０３以降の配線は、同相成分及び直交成分を含む。
【００１８】
図１に示す受信信号処理装置は、アンテナ１０１と、高周波用の差動増幅回路であるＬＮＡ（Low Noise Amplifier）１０３と、ミキサ回路１０５と、高利得増幅回路であるＶＧＡ（Variable Gain Amplifier）１０７ｆ，１０７ｒと、ＡＤ変換回路（ＡＤＣ）１０９と、アイソレーションスイッチＳＷｆ，ＳＷｒと、迂回スイッチ部１１１と、スイッチ制御部１１３と、ＤＣオフセット制御部１１５と、メモリ１１７とを含む構成である。
【００１９】
アンテナ１０１は、無線信号を受信する。ＬＮＡ１０３は、アンテナ１０１が受信した信号を増幅する。なお、ＬＮＡ１０３の電源のオンオフはＤＣオフセット制御部１１５によって制御される。また、ＬＮＡ１０３とミキサ回路１０５との間に、アイソレーションスイッチを追加した構成でもよい。ミキサ回路１０５は、ＬＮＡ１０３によって増幅された受信信号に所定周波数の局部発振信号を合成して周波数変換する。ＶＧＡ１０７ｆ，１０７ｒは、ミキサ回路１０５とＡＤＣ１０９の間において、多段に構成されている。ＡＤＣ１０９は、アナログ信号をデジタル信号に変換する。
【００２０】
アイソレーションスイッチＳＷｆ，ＳＷｒは、各ＶＧＡの出力側に設けられている。アイソレーションスイッチＳＷｆ，ＳＷｒがオフされることによって、オフされたアイソレーションスイッチの前段に設けられたＶＧＡは後段の構成要素から電気的に切り離される。迂回スイッチ部１１１は、初段のＶＧＡ１０７ｆの出力が後段のＶＧＡ１０７ｒを迂回してＡＤＣ１０９に入力される経路の開閉を設定するためのスイッチＳＷｂ１，ＳＷｂを有する。
【００２１】
スイッチ制御部１１３は、各ＶＧＡの出力が後段のＶＧＡを介さずにＡＤＣ１０９に入力されるよう、ＤＣオフセット制御部１１１５からの制御信号に応じて、アイソレーションスイッチＳＷｆ，ＳＷｒ及び迂回スイッチ部１１１のスイッチＳＷｂ１，ＳＷｂの各オンオフ状態を制御する。ＤＣオフセット制御部１１５は、ＶＧＡ毎に各ＶＧＡの利得に応じたＤＣオフセット成分を制御する。なお、ＤＣオフセット制御部１１５は、ＡＤＣ１０９のフルスケールに振幅を合わせるために、ＶＧＡ１０７ｆ，１０７ｒの各利得も制御する。また、ＤＣオフセット制御部１１５は、各ＶＧＡの利得毎に、各ＶＧＡの直流成分が所望値以下となるＤＣオフセットの補正値を設定する。また、ＶＧＡ１０７ｆ，１０７ｒの各利得も制御のタイミングにあわせて、ＬＮＡ１０３、アイソレーションスイッチＳＷｆ，ＳＷｒ及び迂回スイッチ部１１１のスイッチＳＷｂ１，ＳＷｂの制御タイミング信号をスイッチ制御部１１３に出力する。
【００２２】
メモリ１１７は、ＤＣオフセット制御部１１５が設定した利得毎のＤＣオフセットの補正値のテーブルをＶＧＡ毎に記憶する。図２は、メモリ１１７が記憶する利得毎のＤＣオフセットの補正値のテーブルの一例を示す図である。
【００２３】
図３は、ＤＣオフセット制御部１１５の内部構成を示すブロック図である。図３に示すように、ＤＣオフセット制御部１１５は、電源制御部２０１と、電力検出部２０３と、変換部２０５とを含む構成である。電源制御部２０１は、ＬＮＡ１０３の電源を制御する。電力検出部２０３は、ＡＤＣ１０９から出力される受信信号の電力レベルを検出する。変換部２０５は、メモリ１１７が記憶するテーブル中のＤＣオフセット補正ビットをアナログ信号に変換し、ＶＧＡ１０７ｆ，１０７ｒに出力する。
【００２４】
図４は、第１の実施形態の受信信号処理装置がＤＣオフセットを補正する動作を示すフローチャートである。まず、受信信号及び干渉波の混入を防ぐため、ＤＣオフセット制御部１１５の電源制御部２０１は、ＬＮＡ１０３の電源をオフする（ステップＳ５０１）。
【００２５】
また、ＬＮＡ１０３とミキサ回路１０５との間に、アイソレーションスイッチを追加した構成では、アイソレーションスイッチをオフする。なお、受信信号及び干渉波の混入がみられない環境においては、ＬＮＡ１０３の電源はオンのまま、またはアイソレーションスイッチはオンのままでよい。
【００２６】
次に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ，ＳＷｒ及び迂回スイッチ部１１１を制御して、ＶＧＡ１０７ｆの出力がＶＧＡ１０７ｒを迂回してＡＤＣ１０９に入力される経路を設定する（ステップＳ５０２）。スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ，ＳＷｒをオフ状態に、迂回スイッチ部１１１のスイッチＳＷｂ１，ＳＷｂをオン状態に設定する。
【００２７】
次に、ＤＣオフセット制御部１１５は、ＶＧＡ１０７ｆの利得を下限から上限まで変更して、各利得におけるＡＤＣ１０９の出力値の直流成分が所望値以下となるよう、ＶＧＡ１０７ｆに対するＤＣオフセットの補正値を、変換部２０５によって、変換された値を用いて、利得毎に設定する（ステップＳ５０３）。ステップＳ５０３においてＤＣオフセット制御部１１５が設定した利得毎のＤＣオフセットの補正値は、ＶＧＡ１０７ｆのテーブルとしてメモリ１１７に記録される（ステップＳ５０４）。
【００２８】
次に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ，ＳＷｒ及び迂回スイッチ部１１１を制御して、ＶＧＡ１０７ｒの出力がＡＤＣ１０９に入力される経路を設定する（ステップＳ５０５）。スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ，ＳＷｒをオン状態に、迂回スイッチ部１１１のスイッチＳＷｂ１，ＳＷｂをオフ状態に設定する。
【００２９】
ＤＣオフセット制御部１１５は、ステップＳ５０３と同様に、ＶＧＡ１０７ｒの利得を設定値の下限から上限まで変更して、各利得におけるＡＤＣ１０９の出力値の直流成分が所望値以下となるよう、ＶＧＡ１０７ｒに対するＤＣオフセットの補正値を利得毎に設定する（ステップＳ５０６）。ステップＳ５０６においてＤＣオフセット制御部１１５が設定した利得毎のＤＣオフセットの補正値は、ＶＧＡ１０７ｒのテーブルとしてメモリ１１７に記録される（ステップＳ５０７）。
【００３０】
なお、ステップＳ５０６では、ＤＣオフセット制御部１１５は、ＶＧＡ１０７ｆに対し、ステップＳ５０４において記録されたテーブルに基づいてＤＣオフセットを補正する。すなわち、ＤＣオフセット制御部１１５は、第２段以降のＶＧＡに対するＤＣオフセットの補正値の設定には、利得設定対象のＶＧＡの前段のＶＧＡにおいて既に設定されたテーブルに基づいて、利得設定対象のＶＧＡに対するＤＣオフセットを利得毎に補正する。
【００３１】
全てのＶＧＡに対して、ＤＣオフセットの補正値を利得毎に設定し、補正値を全てのＶＧＡのテーブルがメモリ１１７に記録した後に、ＤＣオフセット制御部１１５はＬＮＡ１０３の電源をオンする（ステップＳ５０８）。
【００３２】
なお、図４は、図１に示すように、ＶＧＡが２段である場合のフローチャートであるが、３段以上の構成においても、Ｓ５０５からＳ５０７の動作を段数に応じて追加すればよい。
【００３３】
アンテナ１０１が無線信号を受信すると、ＤＣオフセット制御部１１５は、メモリ１１７に格納されたテーブルを参照して、各ＶＧＡの利得を制御し、各ＶＧＡに対して、設定された利得に適した補正値を用いて、ＤＣオフセットを補正する（ステップＳ５０９）。
【００３４】
以上説明したように、本実施形態の受信信号処理装置では、最後段のＶＧＡ１０７ｒの後段に設けられているＡＤＣ１０９の出力に基づいて、各ＶＧＡのＤＣオフセットの補正値が利得毎に設定される。本実施形態ではＡＤＣ１０９が共用されており、ＶＧＡ毎にＡＤＣを設ける必要がない。その結果、受信信号処理装置の回路規模を小さくでき、かつ、受信信号処理装置の消費電力を抑えることができる。また、ＶＧＡの数が増えても、回路規模及び消費電力の増加を抑制できる。
【００３５】
（第２の実施形態）
図５は、第２の実施形態の受信信号処理装置の一部構成を示すブロック図である。第２の実施形態の受信信号処理装置が第１の実施形態の受信信号処理装置と異なる点はＶＧＡの数である。第１の実施形態では受信信号処理装置がＶＧＡを２つ備えるが、第２の実施形態の受信信号処理装置は３つのＶＧＡを含む構成である。なお、アイソレーションスイッチの数及び迂回スイッチ部が有するスイッチの数も、ＶＧＡの数と同様に３つである。この点以外は第１の実施形態と同様であり、図５において、図１と同一又は同等の構成要素には同一符号又は相当符号を付して説明を簡略化又は省略する。
【００３６】
図５に示す受信信号処理装置は、３つのＶＧＡ１０７ｆ１，１０７ｆ２，１０７ｒを備え、第１の実施形態と同様に、各ＶＧＡの後段にアイソレーションスイッチが設けられている。また、本実施形態の迂回スイッチ部２１１は、初段のＶＧＡ１０７ｆ１の出力又は第２段目のＶＧＡ１０７ｆ２の出力が後段のＶＧＡ１０７ｆ２とＶＧＡ１０７ｒ又はＶＧＡ１０７ｒを迂回してＡＤＣ１０９に入力するためのスイッチＳＷｂ１，ＳＷｂ２，ＳＷｂを有する。
【００３７】
本実施形態の受信信号処理装置において、ＤＣオフセット制御部１１５がＶＧＡ１０７ｆ１のＤＣオフセットの補正値を利得毎に設定する場合に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ１，ＳＷｆ２，ＳＷｒをオフ状態に、迂回スイッチ部２１１のスイッチＳＷｂ１，ＳＷｂをオン状態に、迂回スイッチ部２１１のスイッチＳＷｂ２をオフ状態に設定する。なお、アイソレーションスイッチＳＷｆ２はオン状態であっても良い。
【００３８】
また、ＤＣオフセット制御部１１５がＶＧＡ１０７ｆ２のＤＣオフセットの補正値を利得毎に設定する場合に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ１をオン状態に、アイソレーションスイッチＳＷｆ２，ＳＷｒをオフ状態に、迂回スイッチ部２１１のスイッチＳＷｂ２，ＳＷｂをオン状態に、迂回スイッチ部２１１のスイッチＳＷｂ１をオフ状態に設定する。
【００３９】
また、ＤＣオフセット制御部１１５がＶＧＡ１０７ｒのＤＣオフセットの補正値を利得毎に設定する場合に、スイッチ制御部１１３は、アイソレーションスイッチＳＷｆ１，ＳＷｆ２，ＳＷｒをオン状態に、迂回スイッチ部２１１のスイッチＳＷｂ１，ＳＷｂ２，ＳＷｂをオフ状態に設定する。
【００４０】
なお、受信信号処理装置が３つのＶＧＡ１０７ｆ１，１０７ｆ２，１０７ｒを含む構成では、図６に示すように、図５に示した迂回スイッチ部２１１が有するスイッチＳＷｂの代わりに、２つのスイッチＳＷｂａ，ＳＷｂｂを設けても良い。
【００４１】
上記説明した第１及び第２の実施形態において説明したＶＧＡ（１０７ｆ，１０７ｆ１，１０７ｆ２，１０７ｒ）の構成の一例を図７に示す。図７に示すＶＧＡは、負荷抵抗８０１，８０２，８１０，８１１と、入力トランジスタ８０３，８０４，８１２，８１３と、定電流源８０５，８１４と、負荷調整用トランジスタ８０６，８０７と、利得調整用トランジスタ８０８，８０９とを含む２段のソース接地増幅器である。
【００４２】
利得制御に関しては、利得調整用トランジスタ８０８，８０９のゲート電圧を共通に制御することによって、トランジスタの抵抗値が変化し、フィードバック量が変化するため利得制御が可能となる。利得調整用トランジスタ８０８，８０９のゲートは、ＤＣオフセット制御部１１５と接続し、利得を調整する。なお、利得調整用トランジスタ８０８，８０９の代わりに低電流源８０５，８１４のゲート電圧を変化させ、電流量を調整して利得を調整してもよい。
【００４３】
ＤＣオフセット補正に関しては、負荷調整用トランジスタ８０６，８０７のゲート電圧を個別に制御することによって、ＤＣオフセット補正が可能となる。
【００４４】
なぜなら、負荷調整用トランジスタ８０６，８０７のドレイン電圧の差動間、つまり、ＶｏｕｔｐとＶｏｕｔｎの電圧差の誤差がＤＣオフセットである。このため、負荷調整用トランジスタ８０６，８０７の抵抗値が差動間において異なるように、ゲート電圧を与えることによって、ＤＣオフセットの補正が可能となる。
【００４５】
なお、図８に示すように、負荷調整用トランジスタ８０６，８０７は負荷抵抗８０１，８０２の代わりに負荷抵抗８１０，８１１と並列に配置してもよく、負荷調整用トランジスタ８０６，８０７のゲート電圧を個別に制御することによって、ＤＣオフセット補正が可能となる。
【００４６】
上記説明した第１及び第２の実施形態において説明したＶＧＡ（１０７ｆ，１０７ｆ１，１０７ｆ２，１０７ｒ）の構成の他の例を図９に示す。図９に示すＶＧＡが図７に示したＶＧＡと異なる点は、負荷調整用トランジスタ８０６，８０７を削除し、電流調整用トランジスタ８１５，８１６と低電流源８１７を追加している部分である。なお、負荷調整用トランジスタ８０６，８０７を削除しなくてもよく、また、利得調整用トランジスタ８０８，８０９の代わりに低電流源８０５，８１４のゲート電圧を変化させ、電流量を調整して利得を調整してもよい。
【００４７】
利得制御に関しては、図７に示したＶＧＡと同様であるため、割愛する。ＤＣオフセット補正に関しては、電流調整用トランジスタ８１５，８１６のゲート電圧を個別に制御することによって、ＤＣオフセット補正が可能となる。
【００４８】
なぜなら、負荷抵抗８０１，８０２の電圧降下の差動間の誤差がＤＣオフセットであるため、電流調整用トランジスタ８１５，８１６の電流値を差動間において異なるようにゲート電圧を与えることによって、ＤＣオフセットの補正が可能となる。
【００４９】
なお、図１０に示すように、電流調整用トランジスタ８１５，８１６を入力トランジスタ８０３，８０４の代わりに入力トランジスタ８１２，８１３と並列に配置してもよく、電流調整用トランジスタ８１５，８１６を個別に制御することによって、ＤＣオフセットが補正できる。
【産業上の利用可能性】
【００５０】
本発明に係る受信信号処理装置は、ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置等として有用である。
【符号の説明】
【００５１】
１０１ アンテナ
１０３ ＬＮＡ
１０５ ミキサ回路
１０７ｆ，１０７ｆ１，１０７ｆ２，１０７ｒ ＶＧＡ
１０９ ＡＤ変換回路（ＡＤＣ）
ＳＷｆ，ＳＷｆ１，ＳＷｆ２，ＳＷｒ アイソレーションスイッチ
１１１，２１１ 迂回スイッチ部
１１３ スイッチ制御部
１１５ ＤＣオフセット制御部
１１７ メモリ
２０１ 電源制御部
２０３ 電力検出部
２０５ 変換部
ＳＷｂ１，ＳＷｂ２，ＳＷｂ，ＳＷｂａ，ＳＷｂｂ スイッチ
【特許請求の範囲】
【請求項１】
ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置であって、
前記受信信号に所定周波数の局部発振信号を合成して周波数変換するミキサ部と、
多段に構成された複数の利得可変増幅器を含む増幅部と、
前記増幅部により増幅されたアナログ信号をデジタル信号に変換する変換部と、
前記増幅部が含む各利得可変増幅器の後段に設けられたアイソレーションスイッチと、
前記利得可変増幅器の出力が後段の利得可変増幅器を迂回して前記変換部に入力される経路の開閉を設定する迂回スイッチ部と、
各利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力するために、前記アイソレーションスイッチ及び前記迂回スイッチ部を制御するスイッチ制御部と、
前記受信信号が補正対象の利得可変増幅器に入力されず、かつ、前記補正対象の利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力される場合に、前記補正対象の利得可変増幅器に設定される利得に応じて、ＤＣオフセットの補正値を設定するＤＣオフセット制御部と、
を備えたことを特徴とする受信信号処理装置。
【請求項２】
請求項１に記載の受信信号処理装置であって、
前記ＤＣオフセット制御部は、
前記補正対象の利得可変増幅器に対して利得を下限から上限まで設定し、各利得における出力の直流成分が所定値以下となる前記ＤＣオフセットの補正値を設定することを特徴とする受信信号処理装置。
【請求項３】
請求項１又は２に記載の受信信号処理装置であって、
前記ＤＣオフセット制御部は、
前記増幅部の初段の利得可変増幅器から最後段の利得可変増幅器に対して、初段から順に前記ＤＣオフセットの補正値を設定する受信信号処理装置。
【請求項４】
請求項１〜３のいずれか一項に記載の受信信号処理装置であって、
前記スイッチ制御部が、前記アイソレーションスイッチ及び前記迂回スイッチ部を制御し、前記受信信号が前記補正対象の利得可変増幅器に入力される場合に、
前記ＤＣオフセット制御部は、各利得可変増幅器の利得を制御し、制御された利得に応じた前記ＤＣオフセットの補正値に基づいて、前記受信信号のＤＣオフセットを補正する受信信号処理装置。
【請求項１】
ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置であって、
前記受信信号に所定周波数の局部発振信号を合成して周波数変換するミキサ部と、
多段に構成された複数の利得可変増幅器を含む増幅部と、
前記増幅部により増幅されたアナログ信号をデジタル信号に変換する変換部と、
前記増幅部が含む各利得可変増幅器の後段に設けられたアイソレーションスイッチと、
前記利得可変増幅器の出力が後段の利得可変増幅器を迂回して前記変換部に入力される経路の開閉を設定する迂回スイッチ部と、
各利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力するために、前記アイソレーションスイッチ及び前記迂回スイッチ部を制御するスイッチ制御部と、
前記受信信号が補正対象の利得可変増幅器に入力されず、かつ、前記補正対象の利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力される場合に、前記補正対象の利得可変増幅器に設定される利得に応じて、ＤＣオフセットの補正値を設定するＤＣオフセット制御部と、
を備えたことを特徴とする受信信号処理装置。
【請求項２】
請求項１に記載の受信信号処理装置であって、
前記ＤＣオフセット制御部は、
前記補正対象の利得可変増幅器に対して利得を下限から上限まで設定し、各利得における出力の直流成分が所定値以下となる前記ＤＣオフセットの補正値を設定することを特徴とする受信信号処理装置。
【請求項３】
請求項１又は２に記載の受信信号処理装置であって、
前記ＤＣオフセット制御部は、
前記増幅部の初段の利得可変増幅器から最後段の利得可変増幅器に対して、初段から順に前記ＤＣオフセットの補正値を設定する受信信号処理装置。
【請求項４】
請求項１〜３のいずれか一項に記載の受信信号処理装置であって、
前記スイッチ制御部が、前記アイソレーションスイッチ及び前記迂回スイッチ部を制御し、前記受信信号が前記補正対象の利得可変増幅器に入力される場合に、
前記ＤＣオフセット制御部は、各利得可変増幅器の利得を制御し、制御された利得に応じた前記ＤＣオフセットの補正値に基づいて、前記受信信号のＤＣオフセットを補正する受信信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１９１４３６（Ｐ２０１２−１９１４３６Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５３２０２（Ｐ２０１１−５３２０２）
【出願日】平成２３年３月１０日（２０１１．３．１０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、総務省、超高速近距離無線伝送技術などの研究開発の委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１０日（２０１１．３．１０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、総務省、超高速近距離無線伝送技術などの研究開発の委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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