固体撮像装置
【課題】オーバーレンジのアナログデジタル変換において、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる固体撮像装置を提供する。
【解決手段】カウンタ７８２は、第２の変換ステージにおいて、クロックに応じてインクリメントされる。ランプ電圧発生部６１８は、カウンタ７８２の値に応じた大きさのランプ電圧を出力する。第２の変換ステージにおいて、カウンタ７８２の初期値がＳであり、カウンタの取りうる値はサブレンジに対応してＭ個で、隣接するそれぞれのオーバーラップ領域に対応してＬ個である。シーケンサは、第１の電圧と第２の電圧の差が、カウンタ７８２の値が（Ｓ＋Ｌ）のときのランプ電圧の値である第１ランプ電圧とカウンタ７８２の値が（Ｓ＋Ｌ＋Ｍ−１）のときのランプ電圧の値である第２ランプ電圧との差に等しくなるように調整部６１３に調整させる。
【解決手段】カウンタ７８２は、第２の変換ステージにおいて、クロックに応じてインクリメントされる。ランプ電圧発生部６１８は、カウンタ７８２の値に応じた大きさのランプ電圧を出力する。第２の変換ステージにおいて、カウンタ７８２の初期値がＳであり、カウンタの取りうる値はサブレンジに対応してＭ個で、隣接するそれぞれのオーバーラップ領域に対応してＬ個である。シーケンサは、第１の電圧と第２の電圧の差が、カウンタ７８２の値が（Ｓ＋Ｌ）のときのランプ電圧の値である第１ランプ電圧とカウンタ７８２の値が（Ｓ＋Ｌ＋Ｍ−１）のときのランプ電圧の値である第２ランプ電圧との差に等しくなるように調整部６１３に調整させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ／デジタル変換器（以下、ＡＤＣ（Analog/Digital Converter）と呼ぶ。）を内蔵した固体撮像装置に関し、特に、限られたスペースに配置することが可能なＡＤＣを内蔵した固体撮像装置に関する。
【背景技術】
【０００２】
従来、カメラといえばフィルム型のものが主流であったが、最近になってデジタル型のカメラがそれに取って代わりだしている。さらに、デジタルカメラにおける画質の向上は著しく、最新型のデジタルカメラは、フィルムカメラの性能をもしのぐような状況になってきている。また、デジタルカメラには、ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサといった方式があるが、カメラの高性能化の観点から、ＣＭＯＳデバイスを搭載しやすいＣＭＯＳイメージセンサ（固体撮像装置）に対する注目が高まっている。
【０００３】
ＣＭＯＳイメージセンサには、アナログイメージセンサとデジタルイメージセンサとの２種類がある。どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が大きい。具体的には、デジタルイメージセンサを用いると動画の撮影が可能となるだけではなく、後段の画像処理と組合わせて様々な応用が考えられる。
【０００４】
たとえば、テニスラケットにボールが当たる瞬間や、運動会で運動場を回りながらゴールする子供の顔写真のアップを、その方向にカメラを向けておくだけで、カメラが自動的にシャッターチャンスを判定し、自動的にシャッターを押してくれるようなことも可能となる。こうした処理を実現するためには、撮影した画像を瞬時に画像処理ＩＰ（Intellectual Property）に転送する必要があり、アナログ情報である撮影情報をデジタル情報である画像処理用情報に変換することが必要となる。
【０００５】
このような背景から、デジタルカメラ向けのＡＤＣの研究開発が盛んに行なわれてきている。ＣＭＯＳイメージセンサにおける最も大きな問題は、画素の情報をすべてデジタル値に変換するため、データ処理量が非常に多いことである。単純に１つのＡＤＣで処理するとし、たとえば画素数が１０００万画素であり、一般的な動画処理レートである３０ｆｐｓ（frame per second）で処理を行なうとすると、３ｎｓの間に１画素の情報をＡ／Ｄ変換、データ転送する必要があり、非現実的なものとなる。このため、行列状に配置された画素の信号を、列ごとに配線された垂直読出線を介してＡＤＣに取り込み、選択された行の画素の信号を順次Ａ／Ｄ変換する構成がとられている。
【０００６】
ところで、特許文献１には、複数段階に分けてアナログ信号をデジタル信号に変換する方式のＡＤＣおよびその出力値の補正方法が開示されている。
【０００７】
特許文献１に記載のＡＤＣは、複数段のアナログデジタル変換回路段と、各変換回路段に設けられた減算回路の出力をそれぞれ次段のアナログデジタル変換段に与える。基準電圧補正回路部は、減算回路の出力から期待される次段のアナログデジタル変換回路段の変換出力と、実際にアナログデジタル変換回路段から出力される変換出力との差分値に基づいて、減算回路の基準電圧および減算回路の次段に位置するアナログデジタル変換回路段の基準電圧を補正する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−２２１６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載のＡＤＣは、オーバーレンジのデジタルアナログ変換器ではない。つまり、特許文献１に記載のＡＤＣでは、第２段のＡ／Ｄ変換において、第１のＡ／Ｄ変換で特定されたサブレンジ内だけでなく隣接するサブレンジも含めて、デジタル値がいずれに属するかを決定していない。
【００１０】
このようなオーバーレンジのアナログデジタル変換器において、隣接する２つのサブレンジの境界付近における入出力特性が不連続になる場合があり、性能が劣化する。
【００１１】
それゆえに、本発明の目的は、オーバーレンジのアナログデジタル変換において、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる固体撮像装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施形態は、固体撮像装置であって、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、垂直読出線を介して出力された各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する複数の変換部とを備える。複数の変換部のそれぞれは、画素の信号に応じた電圧を保持する第１の容量素子と、スイッチと、比較器とを含み、比較器の第１の入力端子は、第１のノードに接続し、比較器の第２の入力端子は、スイッチを介して比較器の出力端子と接続するとともに、第１の容量素子と接続する。複数の変換部のそれぞれは、第２の容量素子と、複数の第３の容量素子とを含む。
【００１３】
第１の変換ステージにおいて、第２の容量素子および複数の第３の容量素子は、第１のノードと容量結合され、第２の容量素子および複数の第３の容量素子の対極の電圧を順次第１の電圧から第２の電圧へ切替えられることによって、第１のノードの電位を階段状に変化し、比較器による比較動作によって、画素の信号のデジタル値が複数個のサブレンジのうちのいずれに属するかが特定される。第２の変換ステージにおいて、第２の容量素子は、第１のノードと容量結合され、第２の容量素子の対極に、第１の電圧よりも所定値だけ高い電圧と第２の電圧よりも所定値だけ低い電圧の間で階段状に変化するランプ電圧が与えられて、比較器による比較動作によって、画素の信号のデジタル値が特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかが特定される。固体撮像装置は、さらに、第１の電圧、第２の電圧、およびランプ電圧を供給する電圧供給部を含み、電圧供給部は、第２の変換ステージにおいて、クロックに応じてインクリメントされるカウンタと、カウンタの値に応じた大きさのランプ電圧を出力するランプ電圧発生部と、ランプ電圧発生部で発生するランプ電圧の大きさを調整する調整部とを含む。第２の変換ステージにおいて、カウンタの初期値がＳであり、カウンタの取りうる値はサブレンジに対応してＭ個で、隣接するそれぞれのオーバーラップ領域に対応してＬ個であり、固体撮像装置は、さらに、キャリブレーションステージにおいて、第１の電圧と第２の電圧の差が、カウンタの値が（Ｓ＋Ｌ）のときのランプ電圧の値である第１ランプ電圧とカウンタの値が（Ｓ＋Ｌ＋Ｍ−１）のときのランプ電圧の値である第２ランプ電圧との差に等しくなるように調整部に調整させるシーケンサを備える。
【発明の効果】
【００１４】
この実施例によれば、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。
【図面の簡単な説明】
【００１５】
【図１】ＣＭＯＳイメージセンサの概略的な構成例を示す図である。
【図２】ＣＭＯＳイメージセンサの主要部の配置例を示す図である。
【図３】図２に示すＣＭＯＳイメージセンサの画素アレイおよびコラム回路の部分を拡大した図である。
【図４】図３に示す画素ＰＸの電気的等価回路を示す図である。
【図５】図４に示す画素ＰＸの信号読出時の動作を説明するためのタイミングチャートである。
【図６】図３の画素アレイの要部の構成を示す図である。
【図７】図３に示す画素アレイのデータ読出時の動作を示すタイミングチャートである。
【図８】本発明の実施形態のカメラシステムの構成を表わす図である。
【図９】第１の実施形態のＣＭＯＳイメージセンサの構成例を示す図である。
【図１０】制御回路内の２つのカウンタを表わす図である。
【図１１】本発明の第１の実施の形態におけるＡＤＣおよびＰＧＡの構成例を示す図である。
【図１２】本発明の第１の実施形態のカメラシステムの処理手順を表わすフローチャートである。
【図１３】図１２のステップＳ４０８〜Ｓ４１１の動作を説明するためのタイミングチャートである。
【図１４】図１３のタイミングチャートに示す動作をさらに詳細に説明するためのタイミングチャートである。
【図１５】ＤＡＣの構成を表わす図である。
【図１６】図１５のＤＡＣ９６に含まれるランプ電圧生成回路の構成を表わす図である。
【図１７】第１の実施形態のキャリブレーションの全体の工程を表わす図である。
【図１８】第１の実施形態の正パターンでのキャリブレーションの動作手順を表わすフローチャートである。
【図１９】第１の実施形態の反パターンでのキャリブレーションの動作手順を表わすフローチャートである。
【図２０】図１８のステップＳ１０４における正パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【図２１】図１９のステップＳ２０４における反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【図２２】第１の実施形態のキャリブレーションの動作例を表わす図である。
【図２３】第１の実施形態の正パターンでの比較動作のタイミングチャートである。
【図２４】第１の実施形態の反パターンでの比較動作のタイミングチャートである。
【図２５】第２の実施形態のキャリブレーションの全体の工程を表わす図である。
【図２６】第１段階の正パターンでキャリブレーションにおける比較器の比較動作を説明するための図である。
【図２７】第１段階の反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【図２８】第１段階の正パターンでの比較動作のタイミングチャートである。
【図２９】第１段階の反パターンでの比較動作のタイミングチャートである。
【発明を実施するための形態】
【００１６】
本発明の実施の形態における固体撮像装置の詳細を説明する前に、その背景となる技術について説明する。
【００１７】
（ＣＭＯＳイメージセンサ）
図１は、ＣＭＯＳイメージセンサの概略的な構成例を示す図である。
【００１８】
このＣＭＯＳイメージセンサ２００は、デジタルイメージセンサであって、画素アレイ２１０と、垂直方向に画素の走査を行なうＶ−Ｓｃａｎｎｅｒ２２０と、列（コラム）ごとに配置されるコラムアンプ（コラムAmp.）２３０と、コラムアンプ２３０から出力されるアナログ信号をデジタル信号に変換するコラムＡＤＣ２４０とを含む。
【００１９】
コラムアンプ２３０は、Ｖ−Ｓｃａｎｎｅｒ２２０による走査によって順次送られてくる画素の信号を増幅してコラムＡＤＣ２４０に出力する。
【００２０】
コラムＡＤＣ２４０は、コラムアンプ２３０から出力されたアナログ信号をデジタル信号に変換してチップ外部に出力する。
【００２１】
このようなデジタルイメージセンサは、デジタル転送のため高速化が可能であるとともに、既存のＬＶＤＳ（Low Voltage Differential Signaling）などのデータ出力Ｉ／Ｆ（Interface）を流用可能であるといった利点がある。また、コラムＡＤＣ２４０がコラムアンプ２３０に直結されるため低ノイズ、かつ高精度設計が可能であるといった利点もある。たとえば、アナログイメージセンサであれば１２ビット精度（２５０μＶ）のところをこのデジタルイメージセンサによれば、１４ビット精度（６０μＶ）にすることができる。一方、コラムＡＤＣごとの特性ばらつきが発生するといった欠点がある。
【００２２】
（ＣＭＯＳイメージセンサの配置例）
図２は、ＣＭＯＳイメージセンサの主要部の配置例を示す図である。
【００２３】
このＣＭＯＳイメージセンサ１０は、画素アレイ１１と、画素の列ごとに配置されたコラムＡＤＣ１２およびＰＧＡ（ProgrammableGain Amplifier）１６と、ＣＭＯＳイメージセンサ１０の全体的な制御および画素アレイ１１の行方向の選択処理を行なう制御回路／ロウデコーダ（Ｖ−Ｓｃａｎｎｅｒ）１３と、コラムＡＤＣ１２から出力されるデジタル信号を水平方向に転送するＨ−Ｓｃａｎｎｅｒ１４と、Ｈ−Ｓｃａｎｎｅｒ１４によって転送されたデジタル信号をチップ外部に出力するＩＯ（Input Output）部１５とを含む。
【００２４】
この固体撮像装置１０の幅は４０ｍｍ程度であり、そのうち３６ｍｍの幅に水平方向の６０００画素分のセンサが配置されている。また固定撮像装置１０の高さは３０ｍｍ程度であり、そのうち２３．９ｍｍの高さに垂直方向の４０００画素分のセンサが配置されている。
【００２５】
コラムＡＤＣ１２は、画素アレイ１１の上下に配置されており、２列の画素の幅に１つのコラムＡＤＣ１２が配置される構成となっている。したがって、コラムＡＤＣ１２は、画素アレイ１１を挟んで上下に各３０００個が配置される。
【００２６】
このコラムＡＤＣ１２およびＰＧＡ１６の横幅は画素ピッチの２倍であるため、１０〜２０μｍ程度の幅となる。また、コラムＡＤＣ１２とＰＧＡ１６との高さの和は２ｍｍ程度であるため、非常に細長い形状となってしまう。この制約のもとでコラムＡＤＣ１２を設計しなければならないため、小面積で簡単な回路構成であり、省電力化が可能であることが必須となる。
【００２７】
（ＣＭＯＳイメージセンサの画素のデータの読出し）
図３は、図２に示すＣＭＯＳイメージセンサ１０の画素アレイ１１およびコラム回路の部分を拡大した図である。
【００２８】
図３に示すように、画素アレイ１１の画素ＰＸの２列に対して１個のコラム回路が設けられている。それぞれのコラム回路は、ＡＤＣ１２と、ＰＧＡ（Programmable Gain Amplifier）１６と、データラッチ／転送回路１７とを含む。
【００２９】
ＰＧＡ１６は、列方向の画素ＰＸから順次送られてくる画素出力を増幅してＡＤＣ１２に出力する。
【００３０】
ＡＤＣ１２は、ＰＧＡ１６から受けたアナログ信号をデジタル信号に変換してデータラッチ／転送回路１７に出力する。
【００３１】
データラッチ／転送回路１７は、行方向の画素出力のデジタル値を順次シフトし、３０００画素分のデジタル信号を外部に出力する。なお、画素アレイ１１の上部にも同様の回路が配置される。
【００３２】
（ＣＭＯＳイメージセンサの画素）
図４は、図３に示す画素ＰＸの電気的等価回路を示す図である。
【００３３】
画素ＰＸは、光信号を電気信号に変換するフォトダイオード３と、転送制御線上の転送制御信号ＴＸに従ってフォトダイオード３によって生成された電気信号を伝達する転送トランジスタ２と、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョン７を所定の電圧レベルにリセットするリセットトランジスタ１とを含む。
【００３４】
さらに、画素ＰＸは、フローティングディフュージョン７上の信号電位に従って電源ノード上の電源電圧ＶＤＤをソースフォロアモードで伝達するソースフォロアトランジスタ４と、行選択制御線上の行選択信号ＳＬに従ってソースフォロアトランジスタ４により伝達された信号を垂直読出線９上に伝達する行選択トランジスタ５とを含む。トランジスタ１，２，４および５は、一例として、ＮチャネルＭＯＳトランジスタで構成される。したがって、この画素ＰＸはＣＭＯＳイメージセンサの画素である。
【００３５】
（画素の読出し動作）
図５は、図４に示す画素ＰＸの信号読出時の動作を説明するためのタイミングチャートである。以下、図５を参照して、図４に示す画素ＰＸの信号読出動作について説明する。
【００３６】
期間ＰＴ１において、リセット制御信号ＲＸがハイレベル（以下、Ｈレベルと略す。）の状態で、転送制御信号ＴＸがＨレベルに設定される。リセットトランジスタ１および転送トランジスタ２がともにオン状態となり、フォトダイオード３により変換された電気信号が初期化される。すなわち、フォトダイオード３において、先のサイクルにおいて光電変換により蓄積された電荷が放出される。
【００３７】
次に、転送制御信号ＴＸがロウレベル（以下、Ｌレベルと略す。）となり、転送トランジスタ２がオフ状態となると、フォトダイオード３における光電変換動作が再び行なわれ、信号電荷が蓄積される。この状態において、リセット制御信号ＲＸはＨレベルを維持し、リセットトランジスタ１はオン状態を維持する。リセット制御信号ＲＸが電源電圧ＶＤＤレベルのとき、フローティングディフュージョン７は、電源電圧ＶＤＤから、このリセットトランジスタ１のしきい値電圧分低い電圧レベルに維持される。
【００３８】
次に、まず行選択信号ＳＬがＨレベルとなり、行選択トランジスタ５が導通し、ソースフォロアトランジスタ４によるソースフォロア動作により、このフローティングディフュージョン７上の電位に応じた電位の信号が垂直読出線９上に伝達される。この後、画素読出期間ＰＴ５が開始される。
【００３９】
画素読出期間ＰＴ５においては、まず、期間ＰＴ２において、リセット制御信号ＲＸがＬレベルとなり、リセットトランジスタ１がオフ状態となる。フローティングディフュージョン７上の信号電位に応じた信号が、垂直読出線９上に伝達され、図示しない読出回路に含まれる参照用の容量素子が充電される。この期間ＰＴ２において、画素ＰＸの信号の参照電位の設定が行なわれる。これは、後述する画素の暗状態の情報のサンプリングに相当する。
【００４０】
次に、期間ＰＴ３において、転送制御信号ＴＸがＨレベルとなり、転送トランジスタ２が導通し、フォトダイオード３により光電変換されて蓄積された電荷が、フローティングディフュージョン７へ伝達される。これに応じて、垂直読出線９の電位が画素からの電荷に応じた電位に変化する。転送制御信号ＴＸがＬレベルとなると、垂直読出線９上の電位に従って、図示しない読出回路に含まれる信号電荷蓄積容量素子が期間ＰＴ４において充電される。これは、後述する画素の明状態の情報のサンプリングに相当する。
【００４１】
次に、期間ＰＴ２およびＰＴ４においてそれぞれ読出された参照電位および信号電位が差動増幅されて、画素ＰＸの信号（画素信号）が読出される。
【００４２】
１つの画素に対して２回サンプリングを行ない、初期電位および信号電位を比較することにより、いわゆる相関二重サンプリング動作を行なって、画素ＰＸにおけるノイズの影響を相殺し、フォトダイオード３により生成された電気信号を読出す。
【００４３】
画素ＰＸの信号の読出が完了すると、次に行選択信号ＳＬがＬレベルとなり、行選択トランジスタ５がオフ状態となる。
【００４４】
画素ＰＸは行列状に配列されており、１行の画素について、並列に、画素信号の読出が行なわれる。画素ＰＸにおいては、リセット期間ＰＴ１の完了後、この読出期間ＰＴ５が完了するまでの期間ＰＴ６の間、フォトダイオード３においては、光信号を電気信号に変換して、信号電荷を生成する。
【００４５】
図４に示すように、画素ＰＸは、フォトダイオード３と、ＮチャネルＭＯＳトランジスタで構成されており、垂直読出線９上には、行選択トランジスタ５を介して画素信号が読出される。したがって、ＣＣＤイメージセンサと異なり、この行選択トランジスタ５および垂直読出線９の選択順序はランダムに設定することができる。
【００４６】
（画素アレイの構成）
図６は、図３の画素アレイの要部の構成を示す図である。図６においては、第Ｎ行から第（Ｎ＋３）行および第Ｍ列から第（Ｍ＋３）列の４行４列に配列される画素ＰＸを代表的に示す。画素ＰＸは、図４に示す画素ＰＸと同一の構成を有する。
【００４７】
画素ＰＸが行列状に配列されており、各行それぞれごとに、リセット制御信号ＲＸ［ｉ］、転送制御信号ＴＸ［ｉ］および行選択制御信号ＳＬ［ｉ］の組が与えられる。ここで、ｉはＮからＮ＋３のいずれかである。画素列それぞれに対応して、垂直読出線９が配置される。
【００４８】
（画素アレイのデータ読出し動作）
図７は、図３に示す画素アレイ１１のデータ読出時の動作を示すタイミングチャートである。以下、図７を参照して、図３に示す画素アレイ１１の画素信号読出動作について説明する。
【００４９】
時刻Ｔ１において、第Ｎ行および第（Ｎ＋１）行に対する転送制御信号ＴＸ［Ｎ］およびＴＸ［Ｎ＋１］がＨレベルへ駆動される。リセット制御信号ＲＸ［Ｎ］およびＲＸ［Ｎ+１］はＨレベルであり、リセットトランジスタ１はオン状態にある。時刻Ｔ１から始まる期間Ａ１およびＡ４において、第Ｎ行および第（Ｎ＋１）行において、フォトダイオード３の蓄積電荷の放出が行なわれ、これに応じて、これらの第Ｎ行および第（Ｎ+１）行において、図４に示すフローティングディフュージョン７が、所定の初期電圧レベルにリセットされる。
【００５０】
所定時間が経過すると、時刻Ｔ２において、第Ｎ行に対する行選択信号ＳＬ［Ｎ］がＨレベルに立上がる。これにより、第Ｎ行において、画素ＰＸ内の行選択トランジスタ５がオン状態となり、対応の垂直読出線９にソースフォロアトランジスタ４が結合される。
【００５１】
次に、リセット制御信号ＲＸ［Ｎ］がＬレベルに立下がり、第Ｎ行において各画素内においてリセットトランジスタ１がオフ状態となり、フローティングディフュージョン７がリセット電位レベルに維持される。
【００５２】
時刻Ｔ４において、転送制御信号ＴＸ［Ｎ］がＨレベルとなり、第Ｎ行の画素において転送トランジスタ２がオン状態となり、フォトダイオード３により生成された信号電荷が、フローティングディフュージョン７に伝達される。このとき、行選択信号ＳＬ［Ｎ］がＨレベルであり、各垂直読出線９に、このフローティングディフュージョン７の電位に従って画素信号が読出される。
【００５３】
この第Ｎ行の画素の読出動作完了後、リセット制御信号ＲＸ［Ｎ］がＨレベルとなり、再びフローティングディフュージョン７が、初期電圧レベルにリセットトランジスタ１を介して充電される。
【００５４】
時刻Ｔ６において、行選択信号ＳＬ［Ｎ］がＬレベルとなり、行選択トランジスタ５がオフ状態となり、その第Ｎ行の画素の信号電荷の読出が完了する。
【００５５】
次に、第（Ｎ＋１）行の画素の信号の読出が行なわれる。すなわち、時刻Ｔ７において、行選択信号ＳＬ［Ｎ＋１］がＨレベルに立上がり、この第（Ｎ＋１）行の画素ＰＸのソースフォロアトランジスタが、対応の垂直読出線９に結合される。
【００５６】
次に時刻Ｔ８において、リセット制御信号ＲＸ［Ｎ＋１］がＬレベルとなり、フローティングディフュージョン７に対する追加動作が完了する。
【００５７】
時刻Ｔ９において、転送制御信号ＴＸ［Ｎ＋１］がＨレベルとなり、フォトダイオード３の生成した信号電荷に従ってフローティングディフュージョン７の電位が変化し、この電位に従って画素信号が垂直読出線９上に読出される。
【００５８】
時刻Ｔ１１において、行選択信号ＳＬ［Ｎ＋１］がＬレベルに立下がり、第Ｎ行および第（Ｎ＋１）行の画素に対する読出が完了する。以上の動作を繰り返すことにより、列方向の画素の情報が順次ＰＧＡ１６に出力される。
【００５９】
（カメラシステムの構成）
図８は、本発明の実施形態のカメラシステムの構成を表わす図である。
【００６０】
図８を参照して、このカメラシステム１０００は、電源チップ６１と、ラインバッファ６２と、ＣＰＵ（Central Processing Unit）７６３と、フラッシュメモリ７６４と、ＴＧ７６５と、ＣＭＯＳイメージセンサ２００と、ＤＦＥ（Digital Front End）７６７と、画像処理エンジン６９と、ＬＣＤ（Liquid Crystal Display）７２と、フレームバッファ７３と、メモリカードＩ／Ｆ７４と、レジスタ７６６とを備える。
【００６１】
電源チップ６１は、電源を制御する。
ラインバッファ６２は、１行の画像データを一時的に記憶する。
【００６２】
ＣＰＵ７６３は、カメラシステム１０００の全体を制御する。
フラッシュメモリ７６４は、欠陥位置を表わすデータなどを記憶する。
【００６３】
ＴＧ７６５は、イメージセンサを制御するための制御信号を生成し、イメージセンサに供給する。
【００６４】
ＣＭＯＳイメージセンサ２００は、以下の実施形態において詳説する。
レジスタ７６６は、各種の設定データを記憶する。
【００６５】
ＤＦＥ７６７は、つなぎ補正などを実行する。
画像処理エンジン６９は、補正部７０と、符号化部７１とを含む。補正部７０は、欠陥補正およびホワイトバランスを実行して、符号化前のデータ（ＲＡＷデータ）を出力する。符号化部７１は、ベイヤ補間、ガンマ補正、およびＪＰＥＧ（Joint Photographic Experts Group）エンコードを実行して、ＪＰＥＧデータを出力する。
【００６６】
ＬＣＤ７２は、画像データなどを表示する。
フレームバッファ７３は、ＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）によって構成される。フレームバッファ７３は、ＡＤ変換して生成されたデジタル画像データを一時的に記憶する。
【００６７】
メモリカードＩ／Ｆ７４は、メモリカードとの間でデータの授受を行なう。
［第１の実施形態］
（ＣＭＯＳイメージセンサの構成）
図９は、第１の実施形態のＣＭＯＳイメージセンサの構成例を示す図である。
【００６８】
図９を参照して、このＣＭＯＳイメージセンサ２００は、入力バッファ９１と、制御回路９４と、ロウデコーダ９５と、画素アレイ１１と、ＤＡＣ（Digital Analog Converter）９６と、ＰＧＡ１６と、コラムＡＤＣ１２と、Ｈ−Ｓｃａｎｎｅｒ１４と、パラレル／シリアル変換器９３と、シーケンサ９７と、出力バッファ９２とを備える。
【００６９】
ＰＧＡ１６およびコラムＡＤＣ１２は、画素アレイ１１の列ごとに設けられる。
画素アレイ１１の偶数列（０，２，４，・・・）に対応するＰＧＡ１６およびコラムＡＤＣ１２は、画素アレイの上側に配置され、画素アレイ１１の奇数列（１，３，５，・・・）に対応するＰＧＡ１６およびコラムＡＤＣ１２は、画素アレイの下側に配置される。
【００７０】
Ｈ−Ｓｃａｎｎｅｒ１４およびＤＡＣ９６は、画素アレイの奇数列と偶数列に対して、それぞれ１個設けられている。
【００７１】
入力バッファ９１は、外部からのコマンド（Ｃｏｍｍａｎｄ）および入力データ（Ｉｎｐｕｔ）を受付ける。
【００７２】
制御回路９４は、ＣＭＯＳイメージセンサ全体の動作を制御する。
ロウデコーダ９５は、画素アレイ１１内の行を選択する。
【００７３】
画素アレイ１１は、図３で説明したように撮像部として機能する。画素アレイ１１は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置される。画素アレイ１１は、ロウデコーダ９５によって各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。
【００７４】
ＰＧＡ１６は、垂直読出線を介して出力された各画素の信号をサンプリングする。
コラムＡＤＣ１２は、ＰＧＡ１６でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。コラムＡＤＣは、２段階でＡＤ変換を実行する。コラムＡＤＣは、Ｃｏａｒｓｅ変換ステージにおいて、保持される画素の信号に応じて、デジタル値が複数個のサブレンジのうちのいずれに属するかを特定し、特定したサブレンジを表わす上位ビット（最下位から第ｍビット目以上のビット）を生成する。コラムＡＤＣは、Ｆｉｎｅ変換ステージにおいて、保持される画素の信号に応じて、デジタル値が特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかを特定し、特定した位置を表わす下位ビット（最下位から第ｎビット目以下のビット（ｎ≧ｍ））を生成する。コラムＡＤＣは、Ｃｏａｒｓｅ変換ステージによって生成された上位ビットとＦｉｎｅ変換ステージによって生成された下位ビットとに基づいて、デジタル値を出力する。
【００７５】
Ｈ−Ｓｃａｎｎｅｒ１４は、画素アレイ１１の各列に対応するコラムＡＤＣ１２から出力されるデジタル信号を水平方向にパラレルに転送する。
【００７６】
パラレル／シリアル変換器９３は、Ｈ−Ｓｃａｎｎｅｒ１４によって転送されるパラレルデータをシリアルデータに変換して、出力バッファへ出力する。
【００７７】
出力バッファ９２は、外部へ出力データ（Ｏｕｔｐｕｔ）を出力する。
ＤＡＣ９６は、Ｃｏａｒｓｅ変換ステージにおいて、高電圧Ｖｒｔおよび低電圧Ｖｂｔを発生する。ＤＡＣ９６は、Ｆｉｎｅ変換ステージにおいて、ＣＬＫ２に同期して階段状に変化するランプ電圧Ｖｒａｍｐを発生する。
【００７８】
シーケンサ９７は、キャリブレーション時に、ＤＡＣ９６から出力されるランプ電圧の時間変化パターンを制御する。
【００７９】
（制御回路内のカウンタ）
図１０は、制御回路９４内の２つのカウンタを表わす図である。
【００８０】
図１０を参照して、制御回路９４は、上位カウンタ１８１と、下位カウンタ１８２を有する。
【００８１】
上位カウンタ１８１は、３ビットのカウンタ値ｃｎｔｍ［１３：１１］を出力する。上位カウンタ１８１は、クロックＣＬＫ１に同期してカウンタ値を更新する。
【００８２】
下位カウンタ１８２は、１２ビットのカウンタ値ｃｎｔｌ［１１：０］を出力する。下位カウンタ１８２は、クロックＣＬＫ２に同期してカウンタ値を更新する。
【００８３】
（ＡＤＣおよびＰＧＡの構成）
図１１は、本発明の第１の実施の形態におけるＡＤＣおよびＰＧＡの構成例を示す図である。
【００８４】
このＡＤＣは、サブレンジの大きさを２０４８とし、デジタル値が０〜２０４７をサブレンジ０、２０４８〜４０９５をサブレンジ１、４０９６〜６１４３をサブレンジ２、６１４４〜８１９１をサブレンジ３、８１９２〜１０２３９をサブレンジ４、１０２４０〜１２２８７をサブレンジ５、１２２８８〜１４３３５をサブレンジ６、１４３３６〜１６３８３をサブレンジ７とする。また、オーバーレンジを考慮して、−２５６〜―１をサブレンジ（−１）、１６３８４〜１６６４０をサブレンジ８とする。
【００８５】
図１１を参照して、ＰＧＡ（Pin Grid Array）１６は、スイッチＳＷ１と、差動増幅器（ａｍｐ）２１と、スイッチ２２と、コンデンサＣ１と、可変コンデンサＣ２とを含む。
【００８６】
スイッチＳＷ１は、垂直読出線を介して出力された画素入力信号が入力されたときには、この画素入力信号を出力する。
【００８７】
差動増幅器２１の正入力にはリファレンス電圧ｐｇａｒｅｆが接続され、負入力にはコンデンサＣ１を介して画素入力信号Ｖｉｎが接続される。差動増幅器２１の出力は、負帰還用の可変コンデンサＣ２およびスイッチ２２に接続されるとともに、ＡＤＣ１２内のスイッチ３１に接続される。また、可変コンデンサＣ２によってＰＧＡ１６のゲインを変更可能である。
【００８８】
ＡＤＣ１２は、スイッチ３１〜３４および５１〜５３と、比較器（ｃｏｍｐａｒａｔｏｒ）３５と、ＰチャネルＭＯＳトランジスタ３６および３７と、ＮチャネルＭＯＳトランジスタ３８および５４〜６２と、保持回路３９および６９と、ＮＡＮＤ回路６３および６６と、フリップフロップ（ＦＦ）６４および６７と、加算器６５と、グレイ−バイナリ変換器６８と、コンデンサＣ３〜Ｃ４およびＣ４０〜Ｃ４６とを含む。
【００８９】
比較器３５の正入力には、ＰＧＡ１６から出力される増幅された画素入力がスイッチ３１および３２を介して接続される。また、比較器３５の負入力には、比較器３５の出力がスイッチ３４を介して接続されるとともに、画素の暗状態の情報を保持するコンデンサＣ３が接続される。
【００９０】
ＦＦ６４は、制御回路９４内の上位カウンタ１８１の３ビットのカウント値を保持するものである。比較器３５の正入力と負入力とが一致し、ｃｏａｒｓｅラッチ信号ｃｒｓ＿ｌａｔがＨレベルに変化するときに上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］を保持して加算器６５に出力する。上位カウンタ１８１の３ビットのカウンタ値は、ＡＤ変換後のデジタル値の上位３ビットに相当し、バイナリコードである。
【００９１】
ＦＦ６７は、制御回路９４内の下位カウンタ１８２の１２ビットのカウンタ値を保持するものである。比較器３５の正入力と負入力とが一致し、ｒａｍｐ＿ｏｎ信号がＨレベルのときに下位カウンタ１８２の１２ビットのカウンタ値ｃｎｔｌ［１１：０］を保持して出力する。下位カウンタ１８２の１２ビットのカウンタ値は、１ビットのオーバーレンジを含んでおり、ＡＤ変換後のデジタル値の下位１１ビットに相当し、グレイコードである。
【００９２】
グレイ−バイナリ変換器６８は、ＦＦ６７から出力される１２ビットのグレイコードをバイナリコードＱｌ［１１：０］に変換して、加算器６５に出力する。
【００９３】
加算器６５は、ＦＦ６４から出力される３ビットのＱｍ［１３：１１］と、ＦＦ６７から出力される１２ビットのＱｌ［１１：０］とを加算し、Ｈ−ｓｃａｎｎｅｒ１４に出力する。
【００９４】
コンデンサＣ４およびＣ４０〜Ｃ４６は等しい電気容量を有しており、ノードｃｍと容量結合されている。制御回路９４およびＤＡＣ９６は、後述のＣｏａｒｓｅ変換ステージにおいて、これらのコンデンサに接続されるスイッチ５１〜５３を順次切替えることにより、コンデンサＣ４およびＣ４０〜Ｃ４６の対極の電圧をＶｒｔ（＝ｖｒｅｆｐ（＝２．０Ｖ））からＶｒｂ（＝ｖｒｅｆｎ（＝１．０Ｖ））に順次切替えて、ノードｃｍの電位Ｖｃｍが８つのサブレンジのどこに属するかを判定する。また、トランジスタ５４〜６２は、スイッチ５１および５２の切替えを制御するものであるが、動作の詳細については後述する。トランジスタ５４〜６２は、スイッチ５１〜５３は、Ｃｏａｒｓｅ変換ステージにおいて、コンデンサＣ４，Ｃ４０〜Ｃ４６の対極の電圧を順次切替える切替部を構成する。
【００９５】
なお、図１１に示すφｓｐｌ、φｔｓｗ、φａｄｃ＿ａｚ、ｃｍｐｅ、ｃｍｐｅ＿ｎ、ｃｍｐ＿ｒｓｔ、φｓｗｒｐ、φｓｗｒｎ、φｓｗｄａ、ｓｒｃｎｔ０〜ｓｒｃｎｔ６、Ｖｒｔ、Ｖｒｂ、Ｖｒａｍｐ、ｃｒｓ＿ｒｓｔ、ｃｒｓ＿ｌａｔ、ｒａｍｐ＿ｏｎ、ｒｓｔ＿ｎなどの信号、カウンタ値ｃｎｔｍ［１３：１１］、ｃｎｔｍ［１１：０］は、図９に示す制御回路９４によって生成される信号である。また、電圧Ｖｒｔ、Ｖｔｂ、Ｖｒａｍｐは、図９に示すＤＡＣ９６によって生成される電圧である。これらの信号および電圧は、上下各３０００個のコラムＡＤＣ１２に共通に与えられる。
【００９６】
（カメラシステムの処理手順）
図１２は、本発明の第１の実施形態のカメラシステムの処理手順を表わすフローチャートである。
【００９７】
図１２を参照して、まず、電源がオンにされる（ステップＳ４０１）。
次に、レジスタ７６６に初期値が設定される（ステップＳ４０２）。
【００９８】
次に、ユーザがカメラのシャッターを押し下げる。シャッターの半押し状態で、カメラ使用環境に依存する以下のステップＳ４０４〜Ｓ４０６が実行される（ステップＳ４０３）。
【００９９】
次に、レジスタ７６６に撮像時の値が設定される（ステップＳ４０４）。
次に、キャリブレーションが実行される（ステップＳ４０５）。
【０１００】
次に、画素がリセットされる（ステップＳ４０６）。
次に、画素アレイ（撮像部）１１が露光される（ステップＳ４０７）。
【０１０１】
次に、サンプル＆ホールドが実行される（ステップＳ４０８）。
次に、Ｃｏａｒｓｅ変換が実行される（ステップＳ４０９）。
【０１０２】
次に、Ｆｉｎｅ変換が実行される（ステップＳ４１０）。
次に、上位ビットと下位ビットが加算され、オーバーレンジ量２５６が減算される（ステップＳ４１１）。
【０１０３】
以後、カメラシステムの電源がオンの間、ユーザがカメラのシャッターを押下げるごとに処理が繰り返される（ステップＳ４０３〜Ｓ４１１）。
【０１０４】
キャリブレーションをシャッター半押し状態中に行うこととしたのは、電源オンの直後でもよいが、使用環境(気温、湿度、バッテリー状態など)に応じて最適なキャリブレーションを実施するには、極力撮像直前に補正するのが望ましいからである。キャリブレーションに要する時間はおおよそ数ｍｓ程度と短時間であるため、シャッター半押し状態期間に挿入することができる。
【０１０５】
（ＡＤＣによる画素信号の読出し動作）
図１３は、図１２のステップＳ４０８〜Ｓ４１１の動作を説明するためのタイミングチャートである。
【０１０６】
図１３を参照して、この読み出し動作は、サンプル＆ホールド、ＡＤ変換およびデータ出力（Ｄａｔａ Ｏｕｔｐｕｔ）の３ステージによって構成され、ｉ行の画素情報の読み出し動作を示している。また、ＡＤ変換ステージは、Ｃｏａｒｓｅ変換ステージおよびＦｉｎｅ変換ステージの２段階に分けられる。
【０１０７】
まず、時刻Ｔ１においてサンプル＆ホールドステージが開始され、ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報を電位として保持させる。
【０１０８】
次に、時刻Ｔ２において、再度ｓｐｌ信号がＨレベルになると、ＰＧＡ１６から出力される画素の明状態の情報がノードｃｍに電位Ｖｃｍとしてサンプリングされて保持される。このとき、ｖｆ＿ｅｎ信号およびｃｍｐｅ信号がＬレベルとなる。ｖｆ＿ｅｎ信号は、比較器３５をオペアンプとして動作させるか、コンパレータとして動作させるかを選択するための信号であり、ｖｆ＿ｅｎ信号がＨレベルのときにオペアンプとして動作させ、Ｌレベルのときにコンパレータとして動作させる。また、ｃｍｐｅ信号は、Ｈレベルのときに比較器３５の出力をイネーブルとする信号である。
【０１０９】
次に、時刻Ｔ３において、φｔｓｗ信号がＬレベルからＨレベルに変化し、スイッチ３３をオン状態にすることによりＰＧＡ１６の出力を初期化する。そして、時刻Ｔ４において、ｒｓｔ＿ｎ信号がＬレベルになると、ＦＦ６４および６７がクリアされる。
【０１１０】
次に、時刻Ｔ５において、Ｃｏａｒｓｅ変換ステージが開始され、φｓｗｒｐ信号がＨレベルからＬレベルに変化すると共に、φｓｗｒｎ信号がＬレベルからＨレベルに変化することにより、コンデンサＣ４に接続されるスイッチ５１がオン状態からオフ状態に変化するとともにスイッチ５２がオフ状態からオン状態に変化する。その結果、ノードｃｍと容量結合されたコンデンサＣ４の対極ＰがＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化する。このとき、ノードｃｍの電位Ｖｃｍが（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【０１１１】
また、ｃｒｓ＿ｒｓｔ信号がＨレベルからＬレベルに変化するが、保持回路６９のそれぞれの右側端子がＬレベルを保持し、左側端子がＨレベルを保持しており、コンデンサＣ４０〜４６のそれぞれに接続されるトランジスタ５１がオン状態を維持し、トランジスタ５２がオフ状態を維持する。
【０１１２】
次に、時刻Ｔ５以降、上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］の変化に同期して（つまり、クロックＣＬＫ１に同期して）、ｃｒｓ＿ｌａｔ信号、ｃｍｐｅ信号およびｃｍｐｅ＿ｎ信号のそれぞれに８パルスが出力される。
【０１１３】
次に、時刻Ｔ６において、ｓｒｃｎｔ０信号がＬレベルからＨレベルに変化すると、トランジスタ５４がオン状態となる。このとき、トランジスタ６２はオン状態となっているため、コンデンサＣ４０に接続されるスイッチ５１がオフ状態となり、スイッチ５２がオン状態となる。その結果、ノードｃｍと容量結合されたコンデンサＣ４０の対極の電位がＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化し、ノードｃｍの電位Ｖｃｍがさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【０１１４】
次に、時刻Ｔ７において、さらにｓｒｃｎｔ１信号がＬレベルからＨレベルに変化すると、トランジスタ５５がオン状態となる。このとき、トランジスタ６２はオン状態となっているため、コンデンサＣ４１に接続されるスイッチ５１がオフ状態となり、スイッチ５２がオン状態となる。その結果、ノードｃｍと容量結合されたコンデンサＣ４１の対極の電位がＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化し、ノードｃｍの電位Ｖｃｍがさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【０１１５】
時刻Ｔ８〜Ｔ１２において同様の動作が行なわれ、ノードｃｍの電位Ｖｃｍを（Ｖｒｔ−Ｖｒｂ）／８ずつ下降させる。そして、ノードｃｍの電位Ｖｃｍがｖｄｒｋの電位よりも低くなると、比較器３５はＬレベルを出力する。このとき、トランジスタ３６がオン状態となり、保持回路３９はｃｍｐ信号をＨレベルからＬレベルに変化させる。ＦＦ６４は、ＮＡＮＤ回路６３から出力される信号の立ち上がりで上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］の値を保持する。
【０１１６】
次に、時刻Ｔ１３において、φｓｗｒｐ信号がＬレベルからＨレベルに変化すると共に、φｓｗｒｎ信号がＨレベルからＬレベルに変化することにより、コンデンサＣ４に接続されるスイッチ５１がオフ状態からオン状態に変化すると共にスイッチ５２がオン状態からオフ状態に変化する。その結果、ノードｃｍと容量結合されたコンデンサＣ４の対極Ｐの電位ＶｐがＶｒｂ（１．０Ｖ）からＶｒｔ（２．０Ｖ）に変化する。
【０１１７】
次に、時刻Ｔ１４において、Ｆｉｎｅ変換ステージが開始されると、ｃｍｐ＿ｒｓｔ信号がＨレベルになり、保持回路３９がｃｍｐ信号をＨレベルにする。
【０１１８】
次に、時刻Ｔ１５において、ｃｍｐ＿ｒｓｔ信号をＬレベルにし、ｃｍｐｅ信号をＨレベルにする。そして、時刻Ｔ１６において、ｃｍｐｅ＿ｎ信号をＬレベルにし、ｒａｍｐ＿ｏｎ信号をＨレベルにする。
【０１１９】
（ＡＤＣによる画素信号の読出し動作の詳細）
図１４は、図１３のタイミングチャートに示す動作をさらに詳細に説明するためのタイミングチャートである。
【０１２０】
図１４を参照して、まず、時刻Ｔ１において、ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報を電位として保持させる。
【０１２１】
次に、時刻Ｔ２において、再度ｓｐｌ信号がＨレベルになると、ＰＧＡ１６から出力される画素の明状態の情報がノードｃｍに電位Ｖｃｍとしてサンプリングされて保持される。図１４においては、画素の暗状態の電位をＶａ、画素の明状態の電位をＶｂとしている。
【０１２２】
次に、時刻Ｔ３において、ノードｃｍと容量結合されたコンデンサＣ４の対極Ｐの電位ＶｐがＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化する。このとき、ノードｃｍの電位Ｖｃｍが（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。また、上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］は、“０”となっている。
【０１２３】
次に、時刻Ｔ４において、ノードｃｍと容量結合されたコンデンサＣ４０の対極ＰがＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化する。このとき、ノードｃｍの電位Ｖｃｍがさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。また、３ビットのカウンタ値ｃｎｔｍ［１３：１１］は、“１”となっている。
【０１２４】
次に、時刻Ｔ５〜Ｔ９において同様の動作が行なわれ、時刻Ｔ１０においてノードｃｍの電位Ｖｃｍがさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降したときに、ノードｃｍの電位Ｖｃｍがｖｄｒｋの電位Ｖａよりも低くなり、保持回路３９がノードｃｍｐにＬレベルの（Ｖｃｍｐ信号を出力する。このとき、上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］の値“１１１”が、ＡＤ変換後のデジタル値の上位３ビットとして決定される。このことは、この画素情報のデジタル値がサブレンジ７、サブレンジ７に隣接するサブレンジ６内のオーバーレンジ領域、サブレンジ７に隣接するサブレンジ８内のオーバーレンジ領域に属すること、すなわち、１４０８０（＝２０４８×７―２５６）≦画素情報≦１６６３９（＝２０４８×８−１＋２５６）であることを示している。以降の説明では、Ｃｏａｒｓｅ変換終了時点の上位カウンタ１８１のカウンタ値ｃｎｔｍ［１３：１１］をＣｏａｒｓｅ変換のコードと呼ぶこともある。
【０１２５】
次に、時刻Ｔ１０以降において、Ｆｉｎｅ変換ステージが実施され、画素情報が上記範囲のいずれにあるかが判定される。時刻Ｔ１１において、φｓｗｄａをＨレベルにしてスイッチ５３をオン状態にすると共に、コンデンサＣ４の対極Ｐの電位Ｖｐをランプ電圧Ｖｒａｍｐに変化させる。
【０１２６】
まず、ランプ電圧Ｖｒａｍｐの電位をＶｒｔ＋（Ｖｒｔ−Ｖｘ）×（２５６／２０４８）に引き上げる。これにより、ノードｃｍの電位Ｖｃｍが、Ｃｏａｒｓｅ変換ステージ終了時点よりも｛（Ｖｒｔ−Ｖｒｂ）＋（Ｖｒｔ−Ｖｘ）（２５６／２０４８）｝×（１／８）だけ引き上げられた状態となる。このとき、制御回路９４内に設けられた下位カウンタ１８２が１０進数換算で“０”からカウントアップを開始する。
【０１２７】
それ以降、ランプ電圧Ｖｒａｍｐの電位をＶｒｂ−（Ｖｒｔ−Ｖｘ）×（２５５／２０４８）までスロープ状に引き下げる。これにより、ノードｃｍの電位Ｖｃｍの電位がスロープ状に下降し、Ｃｏａｒｓｅ変換ステージ終了時点よりも｛−（Ｖｒｔ−Ｖｒｂ）＋（Ｖｒｔ−Ｖｘ）×２３３３／２０４８｝×（１／８）だけ引き下げられた状態に達する。コンデンサＣ４の対極電位Ｖｐの下降終了時点で、下位カウンタ１８２の１２ビットのカウンタ値ｃｎｔｌ［１１：０］が１０進数換算で“２５５９”となる。以降の説明では、Ｆｉｎｅ変換終了時点の下位カウンタ１８２のカウンタ値ｃｎｔｌ［１１：０］から２５６を減算した値をＦｉｎｅ変換のコードと呼ぶこともある。
【０１２８】
ノードｃｍの電位ｖｃｍがｖｄｒｋの電位よりも低くなると、比較器３５はＬレベルを出力する。このとき、トランジスタ３６がオン状態となり、保持回路３９はｃｍｐ信号をＨレベルからＬレベルに変化させる。
【０１２９】
ＦＦ６７は、ＮＡＮＤ回路６６から出力される信号の立ち上がりで下位カウンタ１８２の１２ビットのカウンタ値ｃｎｔｌ［１１：０］の値を保持する。図１４においては、ＦＦ６７によって１０進数換算で“１２０２”が保持される。グレイ−バイナリ変換器６８は、ＦＦ６７から出力されるグレイコードを受け、バイナリコードＱｌ［１１：０］に変換して加算器６５に出力する。
【０１３０】
Ｃｏａｒｓｅ変換ステージにおいてデジタル値の上位３ビットが確定し、Ｆｉｎｅ変換ステージにおいて１ビットのオーバーレンジを含むデジタル値の下位１２ビットが確定する。図１４においては、１０進数換算でそれぞれ“１４３３６”および“１２０２”であるので、加算器６５は、Ｄ［１３：０］＝Ｑｍ［１３：１１］＋Ｑｌ［１１：０］−２５６を演算することにより、１０進数換算で“１５２８２”を出力する。
【０１３１】
（ＤＡＣ）
図１５は、ＤＡＣの構成を表わす図である。
【０１３２】
図１５を参照して、このＤＡＣ９６は、上側バッファ１９２と、下側バッファ１９４と、ランプ電圧生成回路１９３とを備える。
【０１３３】
上側バッファ１９２は、外部から入力される高電圧Ｖｈｉｇｈを受け、Ｖｈｉｇｈとほぼ等しい高電圧Ｖｒｔを出力する。
【０１３４】
下側バッファ１９４は、外部から入力される低電圧Ｖｌｏｗを受け、Ｖｌｏｗとほぼ等しい低電圧Ｖｒｂを出力する。
【０１３５】
ランプ電圧生成回路１９３は、外部から入力される高電圧ＶｈｉｇｈとＶｌｏｗとから、ランプ電圧Ｖｒａｍｐを生成して出力する。ランプ電圧生成回路１９３で生成されるランプ電圧は、後述するようにキャリブレーションが可能である。
【０１３６】
（ランプ電圧生成回路）
図１６は、図１５のＤＡＣ９６に含まれるランプ電圧生成回路の構成を表わす図である。
【０１３７】
図１６を参照して、ランプ電圧生成回路１９３は、可変部６１３と、ランプ部６１４とを含む。
【０１３８】
可変部６１３は、種電流生成部６１５と、拡張部６１６と、第１ロジック回路１７１とを備える。
【０１３９】
種電流生成部６１５は、高電圧Ｖｈｉgｈを受けるアンプ回路１６２と、ゲートがアンプ回路１６２の出力に接続されるＭＯＳトランジスタ６１９と、ノードＮ３′とノードＮ２′との間に接続される抵抗値がＲ０／８である抵抗１６３と、ノードＮ２′とノードＮ１′との間に接続される抵抗値がＲ０である抵抗１６４とを備える。
【０１４０】
さらに、種電流生成部６１５は、低電圧ＶｌｏｗとノードＮ１′の電圧を受けるアンプ回路１６７と、ゲートがアンプ回路１６７の出力に接続されるＭＯＳトランジスタ１６８と、ノードＮ１′とＭＯＳトランジスタ１６８との間に接続されるＭＯＳトランジスタ１６６とを備える。
【０１４１】
種電流生成部６１５は、ノードＮ２′とノードＮ１′間を流れる種電流Ｉ０′（＝（Ｖｒｔ-Ｖｒｂ)／Ｒ０）を発生する。ここで、ＶｒｔはＶｈｉｇｈとほぼと等しい電圧であり、ＶｒｂはＶｌｏｗとほぼ等しい電圧である。
【０１４２】
拡張部６１６は、電流セル群１６９と、ノードＮ４′とノードＮ５′との間に接続された抵抗値Ｒ０／８の抵抗、ノードＮ３′とノードＮ４′に接続されるアンプ回路１６５と、ノードＮ５′とＭＯＳトランジスタ１６６のゲートとＭＯＳトランジスタ１６８のゲートに接続される電流セル群１６９を含む。
【０１４３】
電流セル群１６９は、１０２４個の電流セルを含む。それぞれの電流セルは、飽和領域動作のトランジスタのサイズ比によって種電流ｉ０′からミラー電流Ｉ′（＝Ｉ０′/２５６）を生成する。第１ロジック回路１７１の出力値がＬ１のときに、電流セル群内のＬ１個の電流セルに電流Ｉ′が流れる。
【０１４４】
第１ロジック回路１７１の出力値Ｌ１は、１０ビットであり、０≦Ｌ１≦１０２３の値をとる。第１ロジック回路１７１は、図１２のステップＳ４０５のキャリブレーション時にシーケンサ９７から指定された値を出力する。第１ロジック回路１７１は、キャリブレーション終了時の出力値Ｌ１を記憶し、図１２のステップＳ４１０のＦｉｎｅ変換において、記憶しているＬ１の値を出力する。
【０１４５】
第１ロジック回路１７１の出力値がＬ１の場合に、生成電流Ｉｃ′はＩ′×Ｌ１となる。このときノードＮ５′での可変電圧Ｖｘは、次の式で表わされる。
【０１４６】
Ｖｘ＝Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）／８−Ｒ×Ｉｃ′ ・・・（１）
Ｖｘ＝Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）／８−（Ｒ０／８）×Ｉ′×Ｌ１ ・・・（２）
Ｖｘ＝Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）／８−（Ｒ０／８）×｛（Ｖｒｔ−Ｖｒｂ）／Ｒ０｝／２５６｝×Ｌ１
＝Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）×（２５６−Ｌ１）／２０４８ ・・・（３）
第１ロジック回路１７１の出力値Ｌ１が１だけ変化すると、Ｖｘは以下のΔＶｘだけ変化する。
【０１４７】
ΔＶｘ＝（Ｖｒｔ−Ｖｒｂ）／２０４８ ・・・（４）
ランプ部６１４は、種電流生成部６１７と、拡張部６１８と、ランプカウンタ７８２とを備える。
【０１４８】
種電流生成部６１７は、高電圧Ｖｈｉgｈを受けるアンプ回路１７５と、ゲートがアンプ回路１７１の出力に接続されるＭＯＳトランジスタ１７６と、ノードＮ３とノードＮ２との間に接続される抵抗値がＲ０／８である抵抗１７７と、ノードＮ２とノードＮ１との間に接続される抵抗値がＲ０である抵抗１７８を備える。
【０１４９】
さらに、種電流生成部６１７は、可変電圧ＶｘとノードＮ１の電圧を受けるアンプ回路１７２と、ゲートがアンプ回路１７２の出力に接続されるＭＯＳトランジスタ１７４と、ノードＮ１とＭＯＳトランジスタ１７４との間に接続されるＭＯＳトランジスタ１７３とを備える。
【０１５０】
種電流生成部６１７は、ノードＮ２とノードＮ１間を流れる種電流Ｉ０（＝（Ｖｒｔ-Ｖｘ)／Ｒ０）を発生する。ここで、ＶｒｔはＶｈｉｇｈとほぼと等しい電圧である。
【０１５１】
拡張部６１８は、ノードＮ４とノードＮ５との間に接続された抵抗値Ｒ０／８の抵抗、ノードＮ３とノードＮ４に接続されるアンプ回路１７９と、ノードＮ５とＭＯＳトランジスタ１７４のゲートとＭＯＳトランジスタ１７３のゲートに接続される電流セル群１８１を含む。
【０１５２】
電流セル群１８１は、２５６０個の電流セルを含む。それぞれの電流セルは、飽和領域動作のトランジスタのサイズ比によって種電流ｉ０からミラー電流Ｉ（＝Ｉ０/２５６）を生成する。ランプカウンタ７８２のカウンタ値がＫのときに、電流セル群１８１内のＫ個の電流セルに電流Ｉが流れる。
【０１５３】
ランプカウンタ７８２のカウンタ値Ｋは、１２ビットであり、０≦Ｋ≦２５５９の値をとる。２５６≦Ｋ≦２３０３は１つのサブレンジに対応するものである。０≦Ｋ≦２５５は隣接する一方のオーバーラップ領域に対応するものであり、２３０４≦Ｋ＜２５５９は隣接する他方のオーバーラップ領域に対応するものである。初期状態ではＫ＝０である。制御回路９４からのクロックＣＬＫ２が入力されるごとに、ランプカウンタ７８２のカウンタ値Ｋの値が順次増加する。
【０１５４】
ランプカウンタ７８２の出力がＫの場合に、生成電流ＩｃはＩ×Ｋとなる。このときノードＮ５でのランプ電圧Ｖｒａｍｐは、次の式で表わされる。
【０１５５】
Ｖｒａｍｐ＝Ｖｒｔ＋（Ｖｒｔ−Ｖｘ）／８−Ｒ×Ｉｃ
＝Ｖｒｔ＋（Ｖｒｔ−Ｖｘ）／８−（Ｒ０／８）×Ｉ×Ｋ
＝Ｖｒｔ＋（Ｖｒｔ−Ｖｘ）／８−（Ｒ０／８）×｛（Ｖｒｔ−Ｖｘ）／Ｒ０｝／２５６｝×Ｋ
＝Ｖｒｔ＋（Ｖｒｔ−Ｖｘ）×（２５６−Ｋ）／２０４８ ・・・（５）
ランプカウンタ７８２のカウンタ値Ｋが１だけ変化すると、ランプ電圧Ｖｒａｍｐは以下のΔＶｒだけ変化する。
【０１５６】
ΔＶｒ＝（Ｖｒｔ−Ｖｘ）／２０４８ ・・・（６）
式（５）に式（３）を代入すると、ランプ電圧Ｖｒａｍｐは、以下の式で表わされる。
【０１５７】
Ｖｒａｍｐ＝Ｖｒｔ−（Ｖｒｔ−Ｖｒｂ）×（２５６−Ｋ）×（２５６−Ｌ１）・・・（７）
式（６）に式（３）を代入すると、ΔＶｒは、以下の式で表わされる。
【０１５８】
ΔＶｒ＝−（Ｖｒｔ−Ｖｒｂ）×（２５６−Ｌ１） ・・・（８）
図１２のステップＳ４０５においては、シーケンサ９７が、ランプ電圧生成回路１９３内の第１ロジック回路１７１の出力値Ｌ１を調整することによって、Ｖｘの値を調整することによって、ランプ電圧Ｖｒａｍｐの時間変化パターン（初期値、変化幅ΔＶｒなど）を調整している。
【０１５９】
なお、従来から使用されていると想定されるランプ電圧生成回路は、図１６のランプ部６１のみからなる。したがって、従来のランプ電圧生成回路は、種電流Ｉ０が固定であり、ランプ電圧Ｖｒａｍｐの時間変化パターンを調整できない。これに対して、図１６のランプ電圧生成回路１９３は、種電流Ｉ０は可変量であり、可変電圧Ｖｘは、Ｖｒｂ−（Ｖｒｔ−Ｖｒｂ）／８〜Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）／８の範囲（約０．２Ｖの範囲）において、２10段階で調整可能である。
【０１６０】
また、図１６のランプ電圧生成回路１９３のランプ部６１４は、従来のランプ電圧生成回路と同一の構成であり、可変部６１３は従来のランプ電圧生成回路とほぼ同一の構成である。したがって、従来の既存回路を流用でき、実質的に新たな設計業務の負担がない。
【０１６１】
（キャリブレーション）
次に、図１２のステップＳ４０５のキャリブレーションの具体的な方法について説明する。第１の実施形態では、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂとなるようにキャリブレーションを行なう。
【０１６２】
図１７は、第１の実施形態のキャリブレーションの全体の工程を表わす図である。
第１ロジック回路１７１の出力値Ｌ１の１０ビットの各ビットに対して、正パターンでのキャリブレーションと反パターンでのキャリブレーションが行なわれる。
【０１６３】
まず、キャリブレーション開始から１Ｈまでの期間において、コラムＡＤＣによって、出力値Ｌ１のＭＳＢである１０ビット目に対して、正パターンでのサンプルおよび比較が実行される。
【０１６４】
次に、キャリブレーション開始から１Ｈ〜２Ｈの期間において、コラムＡＤＣによって、出力値Ｌ１のＭＳＢである１０ビット目に対して、反パターンでのサンプルおよび比較が実行される。また、同時に出力値Ｌ１のＭＳＢである１０ビット目に対する正パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。
【０１６５】
次に、キャリブレーション開始から２Ｈ〜３Ｈの期間において、コラムＡＤＣによって、出力値Ｌ１の９ビット目に対して、正パターンでのサンプルおよび比較が実行される。また、同時に出力値Ｌ１の１０ビット目に対する反パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。
【０１６６】
以下、キャリブレーション開始から２０Ｈまで処理が繰返される。
キャリブレーション開始から２０Ｈ〜２１の期間において、出力値Ｌ１のＬＳＢである１ビット目に対する反パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。また、この期間において、シーケンサ９７によって、正パターンの１０ビットの比較結果と反パターンの１０ビットの比較結果との平均値が計算される。
【０１６７】
（正パターンでのキャリブレーション動作）
図１８は、第１の実施形態の正パターンでのキャリブレーションの動作手順を表わすフローチャートである。
【０１６８】
図１８を参照して、シーケンサ９７は、変数ｉを１に設定する（ステップＳ１０１）。
次に、シーケンサ９７は、第１ロジック回路１７１の出力値Ｌ１の初期値を５１２に設定する（ステップＳ１０２）。
【０１６９】
次に、シーケンサ９７は、変数ｉを１だけ増加させる（ステップＳ１０３）。
次に、比較器３５による比較動作が実行される。これの詳細については後述する（ステップＳ１０４）。
【０１７０】
次に、シーケンサ９７は、Ｈ−Ｓｃａｎｎｅｒ１４内のラッチ回路９９の出力値が「０」の場合（つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ−ΔＶの場合）には（ステップＳ１０５でＹＥＳ）、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）が大きくなるように、第１ロジック回路１７１の出力値Ｌ１を２10-iだけ増加させる。ΔＶは、固定値であり、詳細は後述する（ステップＳ１０６）。
【０１７１】
一方、シーケンサ９７は、Ｈ−Ｓｃａｎｎｅｒ１４内のラッチ回路９９の出力値が「１」の場合（つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍ（２３０３）＞Ｖｒｔ−Ｖｒｂ−ΔＶの場合）には（ステップＳ１０６でＮＯ）、、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）が小さくなるように、第１ロジック回路１７１の出力値Ｌ１を２10-iだけ減少させる（ステップＳ１０７）。
【０１７２】
シーケンサ９７は、変数ｉが１０の場合には（ステップＳ１０８でＹＥＳ）、正パターンでのキャリブレーションを終了し、変数ｉが１０でない場合には（ステップＳ１０８でＮＯ）、ステップＳ１０３からの処理を繰返す。
【０１７３】
（反パターンでのキャリブレーション動作）
図１９は、第１の実施形態の反パターンでのキャリブレーションの動作手順を表わすフローチャートである。
【０１７４】
図１９を参照して、シーケンサ９７は、変数ｉを１に設定する（ステップＳ２０１）。
次に、シーケンサ９７は、第１ロジック回路１７１の出力値Ｌ１の初期値を５１２に設定する（ステップＳ２０２）。
【０１７５】
次に、シーケンサ９７は、変数ｉを１だけ増加させる（ステップＳ２０３）。
次に、比較器３５による比較動作が実行される。これの詳細については後述する（ステップＳ２０４）。
【０１７６】
次に、シーケンサ９７は、Ｈ−Ｓｃａｎｎｅｒ１４内のラッチ回路９９の出力値が「０」の場合（つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）−ΔＶ＞Ｖｒｔ−Ｖｒｂの場合）には（ステップＳ２０５でＮＯ）、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）が小さくなるように、第１ロジック回路１７１の出力値Ｌ１を２10-iだけ減少させる（ステップＳ２０７）。
【０１７７】
一方、シーケンサ９７は、Ｈ−Ｓｃａｎｎｅｒ１４内のラッチ回路９９の出力値が「１」の場合（つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）−ΔＶ＜Ｖｒｔ−Ｖｒｂの場合）には（ステップＳ２０５でＹＥＳ）、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）が大きくなるように、第１ロジック回路１７１の出力値Ｌ１を２10-iだけ増加させる（ステップＳ２０７）。
【０１７８】
シーケンサ９７は、変数ｉが１０の場合には（ステップＳ２０８でＹＥＳ）、正パターンでのキャリブレーションを終了し、変数ｉが１０でない場合には（ステップＳ２０８でＮＯ）、ステップＳ２０３からの処理を繰返す。
【０１７９】
（正パターンでの比較動作）
図２０は、図１８のステップＳ１０４における正パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【０１８０】
まず、（１）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２３０３）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｔに設定され、スイッチ３４がオンにされる。
【０１８１】
次に、（２）に示すように、制御回路９４によって、スイッチ３４をオフにされる。これによって、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報として、７Ｖｒｔ＋Ｖｒａｍｐ（２３０３）−ΔＶの電圧を保持させる。ここで、ΔＶは、スイッチ３４によって生じる誤差電圧であり、１〜２ｍｖである。
【０１８２】
次に、（３）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に切替えられ、コンデンサＣ４０の対極の電圧がＶｒｂに切替えられる。
【０１８３】
次に、（４）に示すように、比較器３４によって、正の入力端子の電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）と、負の入力端子の電圧（７Ｖｒｔ＋Ｖｒａｍｐ（２３０３）−ΔＶ）とが比較される。比較器３４は、正の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｔ−Ｖｒｂ−ΔＶのときには、「Ｈ」レベルを出力し、ラッチ回路９９には、「１」が保持される。比較器３４は、負の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ−ΔＶのときには、「Ｌ」レベルを出力し、ラッチ回路９９には、「０」が保持される。
【０１８４】
（反パターンでの比較動作）
図２１は、図１９のステップＳ２０４における反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【０１８５】
まず、（１）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定され、スイッチ３４がオンにされる。
【０１８６】
次に、（２）に示すように、制御回路９４によって、スイッチ３４をオフにされる。これによって、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報として、６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶの電圧を保持させる。ここで、ΔＶは、スイッチ３４によって生じる誤差電圧である。
【０１８７】
次に、（３）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２３０３）に切替えられ、コンデンサＣ４０の対極の電圧がＶｒｔに切替えられる。
【０１８８】
次に、（４）に示すように、比較器３４によって、正の入力端子の電圧（７Ｖｒｔ＋Ｖｒａｍｐ（２３０３）と、負の入力端子の電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶ）とが比較される。比較器３４は、負の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｔ−Ｖｒｂ+ΔＶのときには、「Ｌ」レベルを出力し、ラッチ回路９９には、「０」が保持される。比較器３４は、正の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ＋ΔＶのときには、「Ｈ」レベルを出力し、ラッチ回路９９には、「１」が保持される。
【０１８９】
（動作例）
図２２は、第１の実施形態のキャリブレーションの動作例を表わす図である。
【０１９０】
（正パターンでのキャリブレーション例）
まず、正パターンでのキャリブレーションの例を説明する。
【０１９１】
ｉ＝１のときには、（１）に示すように、Ｌ１＝５１２（０ｂ１０００００００００）に設定される。
【０１９２】
ｉ＝２のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「０」となり、Ｌ１に２５６が加算されて、Ｌ１＝７６８（０ｂ１１００００００００）に設定される。
【０１９３】
ｉ＝３のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「１」となり、Ｌ１から１２８が減算されて、Ｌ１＝６４０（０ｂ１０１０００００００）に設定される。
【０１９４】
ｉ＝４のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「０」となり、Ｌ１に６４が加算されて、Ｌ１＝７０４（０ｂ１０１１００００００）に設定される。
【０１９５】
ｉ＝５のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「１」となり、Ｌ１に３２が減算されて、Ｌ１＝６７２（０ｂ１０１０１０００００）に設定される。
【０１９６】
ｉ＝６のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「１」となり、Ｌ１に１６が減算されて、Ｌ１＝６５６（０ｂ１０１００１００００）に設定される。
【０１９７】
以下、ｉ＝１０になるまで処理が繰返される。
（反パターンでのキャリブレーション例）
次に、反パターンでのキャリブレーションの例を説明する。
【０１９８】
ｉ＝１のときには、Ｌ１＝５１２（０ｂ１０００００００００）に設定される。
ｉ＝２のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「１」となり、Ｌ１に２５６が加算されて、Ｌ１＝７６８（０ｂ１１００００００００）に設定される。
【０１９９】
ｉ＝３のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「１」となり、Ｌ１に１２８が加算されて、Ｌ１＝８９６（０ｂ１１１０００００００）に設定される
ｉ＝４のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「０」となり、Ｌ１から６４が減算されて、Ｌ１＝８３２（０ｂ１１０１００００００）に設定される。
【０２００】
ｉ＝５のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「０」となり、Ｌ１から３２が減算されて、Ｌ１＝８００（０ｂ１１００１０００００）に設定される。
【０２０１】
ｉ＝６のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「１」となり、Ｌ１に１６が加算されて、Ｌ１＝８１６（０ｂ１１００１１００００）に設定される。
【０２０２】
以下、ｉ＝１０になるまで処理が繰返される。
正パターンでのキャリブレーション結果（０ｂ１０１００１・・・・）と反パターンでのキャリブレーション結果（０ｂ１１００１１・・・・）の平均値がキャリブレション値として設定される。
【０２０３】
（正パターンでの比較動作でのタイミングチャート）
図２３は、第１の実施形態の正パターンでの比較動作のタイミングチャートである。
【０２０４】
図２３を参照して、第１サンプリングと、第２サンプリングと、比較の３ステージによって構成される。
【０２０５】
まず、時刻Ｔ１において第１サンプリングステージが開始される。
信号ｃｒｓ＿ｒｓｔがＨレベルになり、信号ｓｃｒｎｔ０〜６がＬレベルになる。信号φｓｗｒｐがＬレベルになり、信号φｓｗｒｎがＬレベルになり、信号φｓｗｄａがＨレベルになる。信号φｓｗｒｐ、信号φｓｗｒｎ、信号φｓｗｄａのレベルは以降切替えられない。ＤＡＣ９６からは、Ｖｒａｍｐ（２３０３）が出力される。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２３０３）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｔに設定される。
【０２０６】
ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報で電圧（７Ｖｒｔ＋Ｖｒａｍｐ（２３０３）−ΔＶ）を保持させる。
【０２０７】
次に、時刻Ｔ２において第２サンプリングステージが開始される。
信号ｓｃｒｎｔ０がＨレベルに切り替わり、ＤＡＣ９６からは、Ｖｒａｍｐ（２５６）が出力される。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に切替えられ、コンデンサＣ４０の対極の電圧がＶｒｂに切替えられる。
【０２０８】
第２サンプリングステージの終りごろから比較ステージにかけてｃｍｐ＿ｒｓｔがＬレベルになる。これによって、ＮＭＯＳトランジスタ３８がオフになる。
【０２０９】
また、第２サンプリングステージの終りごろに、信号ｒｓｔ＿ｎがＬレベルとなり（図２３には図示せず）、ＦＦ６４およびＦＦ６７がリセットされて、加算器６５の出力Ｄ［１３：０］は「０」となる。
【０２１０】
次に、時刻Ｔ３において、比較ステージが開始される。
信号ｃｐｍｅがＨレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号ｃｍｐｅ＿ｎがＬレベルになり、ＰＭＯＳトランジスタ３７がオンとなる。このとき、比較器の出力がＬレベルの場合には、保持回路３９の入力がＨレベルとなり、ｃｍｐ信号がＬレベルとなる。一方、比較器の出力がＨレベルの場合には、保持回路３９の入力がＬレベルとなり、ｃｍｐ信号がＨレベルとなる。
【０２１１】
また、比較ステージにおいては、信号ｃｒｓ＿ｌａｔがＨレベルとなり、ｃｒｔｍ［１３」がＨレベルになる。ＮＡＮＤ回路６３およびＦＦ６４によって、比較器の出力がＨレベルの場合には、加算器６５から出力されるＤ［１３］は「１」となり、比較器の出力がＬレベルの場合には、加算器６５の出力は「０」が維持される。
【０２１２】
（反パターンでの比較動作でのタイミングチャート）
図２４は、第１の実施形態の反パターンでの比較動作のタイミングチャートである。
【０２１３】
図２４を参照して、第１サンプリングと、第２サンプリングと、比較の３ステージによって構成される。
【０２１４】
まず、時刻Ｔ１において第１サンプリングステージが開始される。
信号ｃｒｓ＿ｒｓｔがＨレベルになり、信号ｓｃｒｎｔ０がＨレベルとなり、信号ｓｃｒｎｔ１〜６がＬレベルになる。信号φｓｗｒｐがＬレベルになり、信号φｓｗｒｎがＬレベルになり、信号φｓｗｄａがＨレベルになる。信号φｓｗｒｐ、信号φｓｗｒｎ、信号φｓｗｄａのレベルは以降切替えられない。ＤＡＣ９６からは、Ｖｒａｍｐ（２５６）が出力される。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定される。
【０２１５】
ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報で電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶの電圧）を保持させる。
【０２１６】
次に、時刻Ｔ２において第２サンプリングステージが開始される。
信号ｓｃｒｎｔ０がＬレベルに切り替わり、ＤＡＣ９６からは、Ｖｒａｍｐ（２３０３）が出力される。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２３０３）に切替えられ、コンデンサＣ４０の対極の電圧がＶｒｔに切替えられる。
【０２１７】
第２サンプリングステージの終りごろから比較ステージにかけてｃｍｐ＿ｒｓｔがＬレベルになる。これによって、ＮＭＯＳトランジスタ３８がオフになる。
【０２１８】
また、第２サンプリングステージの終りごろに、信号ｒｓｔ＿ｎがＬレベルとなり（図２４には図示せず）、ＦＦ６４およびＦＦ６７がリセットされて、加算器６５の出力Ｄ［１３：０］は「０」となる。
【０２１９】
次に、時刻Ｔ３において、比較ステージが開始される。
信号ｃｐｍｅがＨレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号ｃｍｐｅ＿ｎがＬレベルになり、ＰＭＯＳトランジスタ３７がオンとなる。このとき、比較器の出力がＬレベルの場合には、保持回路３９の入力がＨレベルとなり、ｃｍｐ信号がＬレベルとなる。一方、比較器の出力がＨレベルの場合には、保持回路３９の入力がＬレベルとなり、ｃｍｐ信号がＨレベルとなる。
【０２２０】
また、比較ステージにおいては、信号ｃｒｓ＿ｌａｔがＨレベルとなり、ｃｒｔｍ［１３」がＨレベルになる。ＮＡＮＤ回路６３およびＦＦ６４によって、比較器の出力がＨレベルの場合には、加算器６５から出力されるＤ［１３］は「１」となり、比較器の出力がＬレベルの場合には、加算器６５の出力は「０」が維持される。
【０２２１】
以上のように、本実施の形態では、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂとなるようにキャリブレーションを行なうことによって、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。
【０２２２】
［第２の実施形態］
図２５は、第２の実施形態のキャリブレーションの全体の工程を表わす図である。
【０２２３】
第２の実施形態において、第１段階のキャリブレーションでは、Ｖｒａｍｐ（２５６）＝Ｖｒｔとなるようにキャリブレーションが行なわれ、第２段階のキャリブレーションでは、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂとなるようにキャリブレーションが行なわれる。
【０２２４】
第１段階のキャリブレーションでは、以下の処理が行なわれる。
第１ロジック回路１７１の出力値Ｌ１の１０ビットの各ビットに対して、正パターンでのキャリブレーションと反パターンでのキャリブレーションが行なわれる。
【０２２５】
まず、キャリブレーション開始から１Ｈまでの期間において、コラムＡＤＣによって、出力値Ｌ１のＭＳＢである１０ビット目に対して、正パターンでのサンプルおよび比較が実行される。
【０２２６】
次に、キャリブレーション開始から１Ｈ〜２Ｈの期間において、コラムＡＤＣによって、出力値Ｌ１のＭＳＢである１０ビット目に対して、反パターンでのサンプルおよび比較が実行される。また、同時に出力値Ｌ１のＭＳＢである１０ビット目に対する正パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。
【０２２７】
次に、キャリブレーション開始から２Ｈ〜３Ｈの期間において、コラムＡＤＣによって、出力値Ｌ１の９ビット目に対して、正パターンでのサンプルおよび比較が実行される。また、同時に出力値Ｌ１の１０ビット目に対する反パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。
【０２２８】
以下、キャリブレーション開始から２０Ｈまで処理が繰返される。
キャリブレーション開始から２０Ｈ〜２１の期間において、出力値Ｌ１のＬＳＢである１ビット目に対する反パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。また、この期間において、シーケンサ９７によって、正パターンの１０ビットの比較結果と反パターンの１０ビットの比較結果との平均値が計算される。
【０２２９】
このようにして算出された平均値が第１ロジック回路１７１の出力値Ｌ１の初期値に設定されて、第２段階のキャリブレーションが行なわれる。
【０２３０】
第２段階のキャリブレーションでは、第１の実施形態で説明したような手順でキャリブレーションが行なわれる。
【０２３１】
（正パターンでの第２段階のキャリブレーション動作）
第２の実施形態の第２段階の正パターンでのキャリブレーションの動作手順は、図２０の第１の実施形態における動作手順と同様である。
【０２３２】
（反パターンでの第２段階のキャリブレーション動作）
第２の実施形態の第２段階の反パターンでのキャリブレーションの動作手順は、図２１の第１の実施形態における動作手順と同様である。
【０２３３】
（正パターンでの比較動作）
図２６は、第１段階の正パターンでキャリブレーションにおける比較器の比較動作を説明するための図である。
【０２３４】
まず、（１）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒｔに設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定され、スイッチ３４がオンにされる。
【０２３５】
次に、（２）に示すように、制御回路９４によって、スイッチ３４をオフにされる。これによって、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報として、７Ｖｒｔ＋Ｖｒｂ−ΔＶの電圧を保持させる。ここで、ΔＶは、スイッチ３４によって生じる誤差電圧であり、１〜２ｍｖである。
【０２３６】
次に、（３）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に切替えられる。
【０２３７】
次に、（４）に示すように、比較器３４によって、正の入力端子の電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）と、負の入力端子の電圧（７Ｖｒｔ＋Ｖｒｂ−ΔＶ）とが比較される。比較器３４は、正の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）＞Ｖｒｔ−ΔＶのときには、「Ｈ」レベルを出力し、ラッチ回路９９には、「１」が保持される。比較器３４は、負の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）＜Ｖｒｔ−ΔＶのときには、「Ｌ」レベルを出力し、ラッチ回路９９には、「０」が保持される。
【０２３８】
（反パターンでの比較動作）
図２７は、第１段階の反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【０２３９】
まず、（１）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定され、スイッチ３４がオンにされる。
【０２４０】
次に、（２）に示すように、制御回路９４によって、スイッチ３４をオフにされる。これによって、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報として、６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶの電圧を保持させる。ここで、ΔＶは、スイッチ３４によって生じる誤差電圧である。
【０２４１】
次に、（３）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒｔに切替えられる。
【０２４２】
次に、（４）に示すように、比較器３４によって、正の入力端子の電圧（７Ｖｒｔ＋Ｖｒｂ）と、負の入力端子の電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶ）とが比較される。比較器３４は、負の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）＞Ｖｒｔ+ΔＶのときには、「Ｌ」レベルを出力し、ラッチ回路９９には、「０」が保持される。比較器３４は、正の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）＜Ｖｒｔ＋ΔＶのときには、「Ｈ」レベルを出力し、ラッチ回路９９には、「１」が保持される。
【０２４３】
（正パターンでの比較動作でのタイミングチャート）
図２８は、第１段階の正パターンでの比較動作のタイミングチャートである。
【０２４４】
図２８を参照して、第１サンプリングと、第２サンプリングと、比較の３ステージによって構成される。
【０２４５】
まず、時刻Ｔ１において第１サンプリングステージが開始される。
ＤＡＣ９６からは、Ｖｒａｍｐ（２５６）が出力される。ＤＡＣ９６からの出力は以降切り替わらない。信号ｃｒｓ＿ｒｓｔがＨレベルになり、信号ｓｃｒｎｔ０〜６がＬレベルになり、信号φｓｗｒｐがＬレベルになり、信号φｓｗｒｎがＨレベルになり、信号φｓｗｄａがＬレベルになり、信号ｓｃｒｎｔ０がＨレベルになる。これによって、コンデンサＣ４の対極の電圧がＶｒｔに設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定される。
【０２４６】
ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報で電圧（７Ｖｒｔ＋Ｖｒｂ−ΔＶ）を保持させる。
【０２４７】
次に、時刻Ｔ２において第２サンプリングステージが開始される。
信号φｓｗｒｎがＬレベルになり、信号φｓｗｄａがＨレベルになる。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に切替えられる。
【０２４８】
第２サンプリングステージの終りごろから比較ステージにかけてｃｍｐ＿ｒｓｔがＬレベルになる。これによって、ＮＭＯＳトランジスタ３８がオフになる。
【０２４９】
また、第２サンプリングステージの終りごろに、信号ｒｓｔ＿ｎがＬレベルとなり（図２８には図示せず）、ＦＦ６４およびＦＦ６７がリセットされて、加算器６５の出力Ｄ［１３：０］は「０」となる。
【０２５０】
次に、時刻Ｔ３において、比較ステージが開始される。
信号ｃｐｍｅがＨレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号ｃｍｐｅ＿ｎがＬレベルになり、ＰＭＯＳトランジスタ３７がオンとなる。このとき、比較器の出力がＬレベルの場合には、保持回路３９の入力がＨレベルとなり、ｃｍｐ信号がＬレベルとなる。一方、比較器の出力がＨレベルの場合には、保持回路３９の入力がＬレベルとなり、ｃｍｐ信号がＨレベルとなる。
【０２５１】
また、比較ステージにおいては、信号ｃｒｓ＿ｌａｔがＨレベルとなり、ｃｒｔｍ［１３」がＨレベルになる。ＮＡＮＤ回路６３およびＦＦ６４によって、比較器の出力がＨレベルの場合には、加算器６５から出力されるＤ［１３］は「１」となり、比較器の出力がＬレベルの場合には、加算器６５の出力は「０」が維持される。
【０２５２】
（反パターンでの比較動作でのタイミングチャート）
図２９は、第１段階の反パターンでの比較動作のタイミングチャートである。
【０２５３】
図２９を参照して、第１サンプリングと、第２サンプリングと、比較の３ステージによって構成される。
【０２５４】
まず、時刻Ｔ１において第１サンプリングステージが開始される。
ＤＡＣ９６からは、Ｖｒａｍｐ（２５６）が出力される。ＤＡＣ９６からの出力は以降切り替わらない。信号ｃｒｓ＿ｒｓｔがＨレベルになり、信号ｓｃｒｎｔ０〜６がＬレベルになり、信号φｓｗｒｐがＬレベルになり、信号φｓｗｒｎがＬレベルになり、信号φｓｗｄａがＨレベルになり、信号ｓｃｒｎｔ０がＨレベルになる。これによって、コンデンサＣ４の対極の電圧がＶｒａｍｐ（２５６）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定される。
【０２５５】
ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報で電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶの電圧）を保持させる。
【０２５６】
次に、時刻Ｔ２において第２サンプリングステージが開始される。
信号φｓｗｒｎがＨレベルになり、信号φｓｗｄａがＬレベルになる。これによって、コンデンサＣ４の対極の電圧をＶｒｔに切替えられる。
【０２５７】
第２サンプリングステージの終りごろから比較ステージにかけてｃｍｐ＿ｒｓｔがＬレベルになる。これによって、ＮＭＯＳトランジスタ３８がオフになる。
【０２５８】
また、第２サンプリングステージの終りごろに、信号ｒｓｔ＿ｎがＬレベルとなり（図２９には図示せず）、ＦＦ６４およびＦＦ６７がリセットされて、加算器６５の出力Ｄ［１３：０］は「０」となる。
【０２５９】
次に、時刻Ｔ３において、比較ステージが開始される。
信号ｃｐｍｅがＨレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号ｃｍｐｅ＿ｎがＬレベルになり、ＰＭＯＳトランジスタ３７がオンとなる。このとき、比較器の出力がＬレベルの場合には、保持回路３９の入力がＨレベルとなり、ｃｍｐ信号がＬレベルとなる。一方、比較器の出力がＨレベルの場合には、保持回路３９の入力がＬレベルとなり、ｃｍｐ信号がＨレベルとなる。
【０２６０】
また、比較ステージにおいては、信号ｃｒｓ＿ｌａｔがＨレベルとなり、ｃｒｔｍ［１３」がＨレベルになる。ＮＡＮＤ回路６３およびＦＦ６４によって、比較器の出力がＨレベルの場合には、加算器６５から出力されるＤ［１３］は「１」となり、比較器の出力がＬレベルの場合には、加算器６５の出力は「０」が維持される。
【０２６１】
以上のように、本実施の形態では、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂ、かつＶｒａｍｐ（２５６）＝Ｖｒｔとなるようにキャリブレーションを行なうことによって、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。
【０２６２】
［第３の実施形態］
第２の実施形態において、第１段階のキャリブレーションでは、Ｖｒａｍｐ（２５６）＝Ｖｒｔとなるようにキャリブレーションが行なわれたが、これに代えて、Ｖｒａｍｐ（２３０３）＝Ｖｒｂとなるようにキャリブレーション（第３のキャリブレーション）を行なうものとしてもよい。
【０２６３】
第２の実施形態の第１段階の正パターンのキャリブレーションでは、コンデンサＣ４に対極にＶｒｔを与えた後、Ｖｒａｍｐ（２５６）を与えたが、正パターンの第３のキャリブレーションでは、コンデンサＣ４の対極にＶｒｂを与えた後、Ｖｒａｍｐ（２３０３）を与えるようにすればよい。
【０２６４】
第２の実施形態の第１段階の反パターンのキャリブレーションでは、コンデンサＣ４に対極にＶｒａｍｐ（２５６）を与えた後、Ｖｒｔを与えたが、反パターンの第３のキャリブレーションでは、コンデンサＣ４の対極にＶｒａｍｐ（２３０３）を与えた後、Ｖｒｂを与えるようにすればよい。
【０２６５】
以上のように、本実施の形態では、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂ、かつＶｒａｍｐ（２３０３）＝Ｖｒｂとなるようにキャリブレーションかつとなるようにキャリブレーションを行なうことによって、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。
【０２６６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０２６７】
１，２，４，５，３６〜３８，５４〜６２，１５２，１５６，１５８，１６６，１６８，１７３，１７４，１７６，６１９ ＭＯＳトランジスタ、３ フォトダイオード、９ 垂直読出線、１０，２００，４１２ ＣＭＯＳイメージセンサ、１１，２１０ 画素アレイ、１２，２４０ コラムＡＤＣ、１３ 制御回路／ロウデコーダ、１４ Ｈ−Ｓｃａｎｎｅｒ、１５ ＩＯ部、１７ データ／ラッチ転送回路、２１ 差動増幅器、２２，３１〜３４，５１〜５３，ＳＷ スイッチ、３９，６９ 保持回路、６１ 電源チップ、６２ ラインバッファ、６３，６６ ＮＡＮＤ回路、６４，６７ ＦＦ、６５，４１０ 加算器、６８ グレイ−バイナリ変換器、６９ 画像処理エンジン、７０ 補正部、７１ 符号化部、７２ ＬＣＤ、７３ フレームバッファ、７４ メモリカードＩ／Ｆ、８１ クロック制御回路、８２ カウント別クロック制御回路、９１ 入力バッファ、９２ 出力バッファ、９３ パラレル／シリアル変換器、９４ 制御回路、９５ ロウデコーダ、９６ ＤＡＣ、９７ シーケンサ、１５１，１５３，１５７，１６２，１６５，１６７，１７２，１７５，１７９ アンプ回路、１５４，１５５，１６１，１６３，１６４，１７０，１７７，１７８，１８０ 抵抗、１５９ 第２ロジック回路、１６０，１６９，１８１ 電流セル群、１７１ 第１ロジック回路、１８１ 上位カウンタ、１８２，５８２ 下位カウンタ、１９２ 上側バッファ、１９３ ランプ電圧生成回路、１９４ 下側バッファ、２２０ Ｖ−Ｓｃａｎｎｅｒ、２３０ コラムアンプ、４１４，７６６ レジスタ、６１１，６１５，６１７ 種電流生成部、６１２，６１６，６１８ 拡張部、６１３ 可変部、６１４ ランプ部、７６３ ＣＰＵ、７６４ フラッシュメモリ、７６５ ＴＧ、７６７ ＤＦＥ、７８２ ランプカウンタ、１０００ カメラシステム、Ｃ１〜Ｃ４，Ｃ４０〜Ｃ４６ コンデンサ、ＰＸ 画素。
【技術分野】
【０００１】
本発明は、アナログ／デジタル変換器（以下、ＡＤＣ（Analog/Digital Converter）と呼ぶ。）を内蔵した固体撮像装置に関し、特に、限られたスペースに配置することが可能なＡＤＣを内蔵した固体撮像装置に関する。
【背景技術】
【０００２】
従来、カメラといえばフィルム型のものが主流であったが、最近になってデジタル型のカメラがそれに取って代わりだしている。さらに、デジタルカメラにおける画質の向上は著しく、最新型のデジタルカメラは、フィルムカメラの性能をもしのぐような状況になってきている。また、デジタルカメラには、ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサといった方式があるが、カメラの高性能化の観点から、ＣＭＯＳデバイスを搭載しやすいＣＭＯＳイメージセンサ（固体撮像装置）に対する注目が高まっている。
【０００３】
ＣＭＯＳイメージセンサには、アナログイメージセンサとデジタルイメージセンサとの２種類がある。どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が大きい。具体的には、デジタルイメージセンサを用いると動画の撮影が可能となるだけではなく、後段の画像処理と組合わせて様々な応用が考えられる。
【０００４】
たとえば、テニスラケットにボールが当たる瞬間や、運動会で運動場を回りながらゴールする子供の顔写真のアップを、その方向にカメラを向けておくだけで、カメラが自動的にシャッターチャンスを判定し、自動的にシャッターを押してくれるようなことも可能となる。こうした処理を実現するためには、撮影した画像を瞬時に画像処理ＩＰ（Intellectual Property）に転送する必要があり、アナログ情報である撮影情報をデジタル情報である画像処理用情報に変換することが必要となる。
【０００５】
このような背景から、デジタルカメラ向けのＡＤＣの研究開発が盛んに行なわれてきている。ＣＭＯＳイメージセンサにおける最も大きな問題は、画素の情報をすべてデジタル値に変換するため、データ処理量が非常に多いことである。単純に１つのＡＤＣで処理するとし、たとえば画素数が１０００万画素であり、一般的な動画処理レートである３０ｆｐｓ（frame per second）で処理を行なうとすると、３ｎｓの間に１画素の情報をＡ／Ｄ変換、データ転送する必要があり、非現実的なものとなる。このため、行列状に配置された画素の信号を、列ごとに配線された垂直読出線を介してＡＤＣに取り込み、選択された行の画素の信号を順次Ａ／Ｄ変換する構成がとられている。
【０００６】
ところで、特許文献１には、複数段階に分けてアナログ信号をデジタル信号に変換する方式のＡＤＣおよびその出力値の補正方法が開示されている。
【０００７】
特許文献１に記載のＡＤＣは、複数段のアナログデジタル変換回路段と、各変換回路段に設けられた減算回路の出力をそれぞれ次段のアナログデジタル変換段に与える。基準電圧補正回路部は、減算回路の出力から期待される次段のアナログデジタル変換回路段の変換出力と、実際にアナログデジタル変換回路段から出力される変換出力との差分値に基づいて、減算回路の基準電圧および減算回路の次段に位置するアナログデジタル変換回路段の基準電圧を補正する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−２２１６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載のＡＤＣは、オーバーレンジのデジタルアナログ変換器ではない。つまり、特許文献１に記載のＡＤＣでは、第２段のＡ／Ｄ変換において、第１のＡ／Ｄ変換で特定されたサブレンジ内だけでなく隣接するサブレンジも含めて、デジタル値がいずれに属するかを決定していない。
【００１０】
このようなオーバーレンジのアナログデジタル変換器において、隣接する２つのサブレンジの境界付近における入出力特性が不連続になる場合があり、性能が劣化する。
【００１１】
それゆえに、本発明の目的は、オーバーレンジのアナログデジタル変換において、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる固体撮像装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施形態は、固体撮像装置であって、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、垂直読出線を介して出力された各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する複数の変換部とを備える。複数の変換部のそれぞれは、画素の信号に応じた電圧を保持する第１の容量素子と、スイッチと、比較器とを含み、比較器の第１の入力端子は、第１のノードに接続し、比較器の第２の入力端子は、スイッチを介して比較器の出力端子と接続するとともに、第１の容量素子と接続する。複数の変換部のそれぞれは、第２の容量素子と、複数の第３の容量素子とを含む。
【００１３】
第１の変換ステージにおいて、第２の容量素子および複数の第３の容量素子は、第１のノードと容量結合され、第２の容量素子および複数の第３の容量素子の対極の電圧を順次第１の電圧から第２の電圧へ切替えられることによって、第１のノードの電位を階段状に変化し、比較器による比較動作によって、画素の信号のデジタル値が複数個のサブレンジのうちのいずれに属するかが特定される。第２の変換ステージにおいて、第２の容量素子は、第１のノードと容量結合され、第２の容量素子の対極に、第１の電圧よりも所定値だけ高い電圧と第２の電圧よりも所定値だけ低い電圧の間で階段状に変化するランプ電圧が与えられて、比較器による比較動作によって、画素の信号のデジタル値が特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかが特定される。固体撮像装置は、さらに、第１の電圧、第２の電圧、およびランプ電圧を供給する電圧供給部を含み、電圧供給部は、第２の変換ステージにおいて、クロックに応じてインクリメントされるカウンタと、カウンタの値に応じた大きさのランプ電圧を出力するランプ電圧発生部と、ランプ電圧発生部で発生するランプ電圧の大きさを調整する調整部とを含む。第２の変換ステージにおいて、カウンタの初期値がＳであり、カウンタの取りうる値はサブレンジに対応してＭ個で、隣接するそれぞれのオーバーラップ領域に対応してＬ個であり、固体撮像装置は、さらに、キャリブレーションステージにおいて、第１の電圧と第２の電圧の差が、カウンタの値が（Ｓ＋Ｌ）のときのランプ電圧の値である第１ランプ電圧とカウンタの値が（Ｓ＋Ｌ＋Ｍ−１）のときのランプ電圧の値である第２ランプ電圧との差に等しくなるように調整部に調整させるシーケンサを備える。
【発明の効果】
【００１４】
この実施例によれば、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。
【図面の簡単な説明】
【００１５】
【図１】ＣＭＯＳイメージセンサの概略的な構成例を示す図である。
【図２】ＣＭＯＳイメージセンサの主要部の配置例を示す図である。
【図３】図２に示すＣＭＯＳイメージセンサの画素アレイおよびコラム回路の部分を拡大した図である。
【図４】図３に示す画素ＰＸの電気的等価回路を示す図である。
【図５】図４に示す画素ＰＸの信号読出時の動作を説明するためのタイミングチャートである。
【図６】図３の画素アレイの要部の構成を示す図である。
【図７】図３に示す画素アレイのデータ読出時の動作を示すタイミングチャートである。
【図８】本発明の実施形態のカメラシステムの構成を表わす図である。
【図９】第１の実施形態のＣＭＯＳイメージセンサの構成例を示す図である。
【図１０】制御回路内の２つのカウンタを表わす図である。
【図１１】本発明の第１の実施の形態におけるＡＤＣおよびＰＧＡの構成例を示す図である。
【図１２】本発明の第１の実施形態のカメラシステムの処理手順を表わすフローチャートである。
【図１３】図１２のステップＳ４０８〜Ｓ４１１の動作を説明するためのタイミングチャートである。
【図１４】図１３のタイミングチャートに示す動作をさらに詳細に説明するためのタイミングチャートである。
【図１５】ＤＡＣの構成を表わす図である。
【図１６】図１５のＤＡＣ９６に含まれるランプ電圧生成回路の構成を表わす図である。
【図１７】第１の実施形態のキャリブレーションの全体の工程を表わす図である。
【図１８】第１の実施形態の正パターンでのキャリブレーションの動作手順を表わすフローチャートである。
【図１９】第１の実施形態の反パターンでのキャリブレーションの動作手順を表わすフローチャートである。
【図２０】図１８のステップＳ１０４における正パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【図２１】図１９のステップＳ２０４における反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【図２２】第１の実施形態のキャリブレーションの動作例を表わす図である。
【図２３】第１の実施形態の正パターンでの比較動作のタイミングチャートである。
【図２４】第１の実施形態の反パターンでの比較動作のタイミングチャートである。
【図２５】第２の実施形態のキャリブレーションの全体の工程を表わす図である。
【図２６】第１段階の正パターンでキャリブレーションにおける比較器の比較動作を説明するための図である。
【図２７】第１段階の反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【図２８】第１段階の正パターンでの比較動作のタイミングチャートである。
【図２９】第１段階の反パターンでの比較動作のタイミングチャートである。
【発明を実施するための形態】
【００１６】
本発明の実施の形態における固体撮像装置の詳細を説明する前に、その背景となる技術について説明する。
【００１７】
（ＣＭＯＳイメージセンサ）
図１は、ＣＭＯＳイメージセンサの概略的な構成例を示す図である。
【００１８】
このＣＭＯＳイメージセンサ２００は、デジタルイメージセンサであって、画素アレイ２１０と、垂直方向に画素の走査を行なうＶ−Ｓｃａｎｎｅｒ２２０と、列（コラム）ごとに配置されるコラムアンプ（コラムAmp.）２３０と、コラムアンプ２３０から出力されるアナログ信号をデジタル信号に変換するコラムＡＤＣ２４０とを含む。
【００１９】
コラムアンプ２３０は、Ｖ−Ｓｃａｎｎｅｒ２２０による走査によって順次送られてくる画素の信号を増幅してコラムＡＤＣ２４０に出力する。
【００２０】
コラムＡＤＣ２４０は、コラムアンプ２３０から出力されたアナログ信号をデジタル信号に変換してチップ外部に出力する。
【００２１】
このようなデジタルイメージセンサは、デジタル転送のため高速化が可能であるとともに、既存のＬＶＤＳ（Low Voltage Differential Signaling）などのデータ出力Ｉ／Ｆ（Interface）を流用可能であるといった利点がある。また、コラムＡＤＣ２４０がコラムアンプ２３０に直結されるため低ノイズ、かつ高精度設計が可能であるといった利点もある。たとえば、アナログイメージセンサであれば１２ビット精度（２５０μＶ）のところをこのデジタルイメージセンサによれば、１４ビット精度（６０μＶ）にすることができる。一方、コラムＡＤＣごとの特性ばらつきが発生するといった欠点がある。
【００２２】
（ＣＭＯＳイメージセンサの配置例）
図２は、ＣＭＯＳイメージセンサの主要部の配置例を示す図である。
【００２３】
このＣＭＯＳイメージセンサ１０は、画素アレイ１１と、画素の列ごとに配置されたコラムＡＤＣ１２およびＰＧＡ（ProgrammableGain Amplifier）１６と、ＣＭＯＳイメージセンサ１０の全体的な制御および画素アレイ１１の行方向の選択処理を行なう制御回路／ロウデコーダ（Ｖ−Ｓｃａｎｎｅｒ）１３と、コラムＡＤＣ１２から出力されるデジタル信号を水平方向に転送するＨ−Ｓｃａｎｎｅｒ１４と、Ｈ−Ｓｃａｎｎｅｒ１４によって転送されたデジタル信号をチップ外部に出力するＩＯ（Input Output）部１５とを含む。
【００２４】
この固体撮像装置１０の幅は４０ｍｍ程度であり、そのうち３６ｍｍの幅に水平方向の６０００画素分のセンサが配置されている。また固定撮像装置１０の高さは３０ｍｍ程度であり、そのうち２３．９ｍｍの高さに垂直方向の４０００画素分のセンサが配置されている。
【００２５】
コラムＡＤＣ１２は、画素アレイ１１の上下に配置されており、２列の画素の幅に１つのコラムＡＤＣ１２が配置される構成となっている。したがって、コラムＡＤＣ１２は、画素アレイ１１を挟んで上下に各３０００個が配置される。
【００２６】
このコラムＡＤＣ１２およびＰＧＡ１６の横幅は画素ピッチの２倍であるため、１０〜２０μｍ程度の幅となる。また、コラムＡＤＣ１２とＰＧＡ１６との高さの和は２ｍｍ程度であるため、非常に細長い形状となってしまう。この制約のもとでコラムＡＤＣ１２を設計しなければならないため、小面積で簡単な回路構成であり、省電力化が可能であることが必須となる。
【００２７】
（ＣＭＯＳイメージセンサの画素のデータの読出し）
図３は、図２に示すＣＭＯＳイメージセンサ１０の画素アレイ１１およびコラム回路の部分を拡大した図である。
【００２８】
図３に示すように、画素アレイ１１の画素ＰＸの２列に対して１個のコラム回路が設けられている。それぞれのコラム回路は、ＡＤＣ１２と、ＰＧＡ（Programmable Gain Amplifier）１６と、データラッチ／転送回路１７とを含む。
【００２９】
ＰＧＡ１６は、列方向の画素ＰＸから順次送られてくる画素出力を増幅してＡＤＣ１２に出力する。
【００３０】
ＡＤＣ１２は、ＰＧＡ１６から受けたアナログ信号をデジタル信号に変換してデータラッチ／転送回路１７に出力する。
【００３１】
データラッチ／転送回路１７は、行方向の画素出力のデジタル値を順次シフトし、３０００画素分のデジタル信号を外部に出力する。なお、画素アレイ１１の上部にも同様の回路が配置される。
【００３２】
（ＣＭＯＳイメージセンサの画素）
図４は、図３に示す画素ＰＸの電気的等価回路を示す図である。
【００３３】
画素ＰＸは、光信号を電気信号に変換するフォトダイオード３と、転送制御線上の転送制御信号ＴＸに従ってフォトダイオード３によって生成された電気信号を伝達する転送トランジスタ２と、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョン７を所定の電圧レベルにリセットするリセットトランジスタ１とを含む。
【００３４】
さらに、画素ＰＸは、フローティングディフュージョン７上の信号電位に従って電源ノード上の電源電圧ＶＤＤをソースフォロアモードで伝達するソースフォロアトランジスタ４と、行選択制御線上の行選択信号ＳＬに従ってソースフォロアトランジスタ４により伝達された信号を垂直読出線９上に伝達する行選択トランジスタ５とを含む。トランジスタ１，２，４および５は、一例として、ＮチャネルＭＯＳトランジスタで構成される。したがって、この画素ＰＸはＣＭＯＳイメージセンサの画素である。
【００３５】
（画素の読出し動作）
図５は、図４に示す画素ＰＸの信号読出時の動作を説明するためのタイミングチャートである。以下、図５を参照して、図４に示す画素ＰＸの信号読出動作について説明する。
【００３６】
期間ＰＴ１において、リセット制御信号ＲＸがハイレベル（以下、Ｈレベルと略す。）の状態で、転送制御信号ＴＸがＨレベルに設定される。リセットトランジスタ１および転送トランジスタ２がともにオン状態となり、フォトダイオード３により変換された電気信号が初期化される。すなわち、フォトダイオード３において、先のサイクルにおいて光電変換により蓄積された電荷が放出される。
【００３７】
次に、転送制御信号ＴＸがロウレベル（以下、Ｌレベルと略す。）となり、転送トランジスタ２がオフ状態となると、フォトダイオード３における光電変換動作が再び行なわれ、信号電荷が蓄積される。この状態において、リセット制御信号ＲＸはＨレベルを維持し、リセットトランジスタ１はオン状態を維持する。リセット制御信号ＲＸが電源電圧ＶＤＤレベルのとき、フローティングディフュージョン７は、電源電圧ＶＤＤから、このリセットトランジスタ１のしきい値電圧分低い電圧レベルに維持される。
【００３８】
次に、まず行選択信号ＳＬがＨレベルとなり、行選択トランジスタ５が導通し、ソースフォロアトランジスタ４によるソースフォロア動作により、このフローティングディフュージョン７上の電位に応じた電位の信号が垂直読出線９上に伝達される。この後、画素読出期間ＰＴ５が開始される。
【００３９】
画素読出期間ＰＴ５においては、まず、期間ＰＴ２において、リセット制御信号ＲＸがＬレベルとなり、リセットトランジスタ１がオフ状態となる。フローティングディフュージョン７上の信号電位に応じた信号が、垂直読出線９上に伝達され、図示しない読出回路に含まれる参照用の容量素子が充電される。この期間ＰＴ２において、画素ＰＸの信号の参照電位の設定が行なわれる。これは、後述する画素の暗状態の情報のサンプリングに相当する。
【００４０】
次に、期間ＰＴ３において、転送制御信号ＴＸがＨレベルとなり、転送トランジスタ２が導通し、フォトダイオード３により光電変換されて蓄積された電荷が、フローティングディフュージョン７へ伝達される。これに応じて、垂直読出線９の電位が画素からの電荷に応じた電位に変化する。転送制御信号ＴＸがＬレベルとなると、垂直読出線９上の電位に従って、図示しない読出回路に含まれる信号電荷蓄積容量素子が期間ＰＴ４において充電される。これは、後述する画素の明状態の情報のサンプリングに相当する。
【００４１】
次に、期間ＰＴ２およびＰＴ４においてそれぞれ読出された参照電位および信号電位が差動増幅されて、画素ＰＸの信号（画素信号）が読出される。
【００４２】
１つの画素に対して２回サンプリングを行ない、初期電位および信号電位を比較することにより、いわゆる相関二重サンプリング動作を行なって、画素ＰＸにおけるノイズの影響を相殺し、フォトダイオード３により生成された電気信号を読出す。
【００４３】
画素ＰＸの信号の読出が完了すると、次に行選択信号ＳＬがＬレベルとなり、行選択トランジスタ５がオフ状態となる。
【００４４】
画素ＰＸは行列状に配列されており、１行の画素について、並列に、画素信号の読出が行なわれる。画素ＰＸにおいては、リセット期間ＰＴ１の完了後、この読出期間ＰＴ５が完了するまでの期間ＰＴ６の間、フォトダイオード３においては、光信号を電気信号に変換して、信号電荷を生成する。
【００４５】
図４に示すように、画素ＰＸは、フォトダイオード３と、ＮチャネルＭＯＳトランジスタで構成されており、垂直読出線９上には、行選択トランジスタ５を介して画素信号が読出される。したがって、ＣＣＤイメージセンサと異なり、この行選択トランジスタ５および垂直読出線９の選択順序はランダムに設定することができる。
【００４６】
（画素アレイの構成）
図６は、図３の画素アレイの要部の構成を示す図である。図６においては、第Ｎ行から第（Ｎ＋３）行および第Ｍ列から第（Ｍ＋３）列の４行４列に配列される画素ＰＸを代表的に示す。画素ＰＸは、図４に示す画素ＰＸと同一の構成を有する。
【００４７】
画素ＰＸが行列状に配列されており、各行それぞれごとに、リセット制御信号ＲＸ［ｉ］、転送制御信号ＴＸ［ｉ］および行選択制御信号ＳＬ［ｉ］の組が与えられる。ここで、ｉはＮからＮ＋３のいずれかである。画素列それぞれに対応して、垂直読出線９が配置される。
【００４８】
（画素アレイのデータ読出し動作）
図７は、図３に示す画素アレイ１１のデータ読出時の動作を示すタイミングチャートである。以下、図７を参照して、図３に示す画素アレイ１１の画素信号読出動作について説明する。
【００４９】
時刻Ｔ１において、第Ｎ行および第（Ｎ＋１）行に対する転送制御信号ＴＸ［Ｎ］およびＴＸ［Ｎ＋１］がＨレベルへ駆動される。リセット制御信号ＲＸ［Ｎ］およびＲＸ［Ｎ+１］はＨレベルであり、リセットトランジスタ１はオン状態にある。時刻Ｔ１から始まる期間Ａ１およびＡ４において、第Ｎ行および第（Ｎ＋１）行において、フォトダイオード３の蓄積電荷の放出が行なわれ、これに応じて、これらの第Ｎ行および第（Ｎ+１）行において、図４に示すフローティングディフュージョン７が、所定の初期電圧レベルにリセットされる。
【００５０】
所定時間が経過すると、時刻Ｔ２において、第Ｎ行に対する行選択信号ＳＬ［Ｎ］がＨレベルに立上がる。これにより、第Ｎ行において、画素ＰＸ内の行選択トランジスタ５がオン状態となり、対応の垂直読出線９にソースフォロアトランジスタ４が結合される。
【００５１】
次に、リセット制御信号ＲＸ［Ｎ］がＬレベルに立下がり、第Ｎ行において各画素内においてリセットトランジスタ１がオフ状態となり、フローティングディフュージョン７がリセット電位レベルに維持される。
【００５２】
時刻Ｔ４において、転送制御信号ＴＸ［Ｎ］がＨレベルとなり、第Ｎ行の画素において転送トランジスタ２がオン状態となり、フォトダイオード３により生成された信号電荷が、フローティングディフュージョン７に伝達される。このとき、行選択信号ＳＬ［Ｎ］がＨレベルであり、各垂直読出線９に、このフローティングディフュージョン７の電位に従って画素信号が読出される。
【００５３】
この第Ｎ行の画素の読出動作完了後、リセット制御信号ＲＸ［Ｎ］がＨレベルとなり、再びフローティングディフュージョン７が、初期電圧レベルにリセットトランジスタ１を介して充電される。
【００５４】
時刻Ｔ６において、行選択信号ＳＬ［Ｎ］がＬレベルとなり、行選択トランジスタ５がオフ状態となり、その第Ｎ行の画素の信号電荷の読出が完了する。
【００５５】
次に、第（Ｎ＋１）行の画素の信号の読出が行なわれる。すなわち、時刻Ｔ７において、行選択信号ＳＬ［Ｎ＋１］がＨレベルに立上がり、この第（Ｎ＋１）行の画素ＰＸのソースフォロアトランジスタが、対応の垂直読出線９に結合される。
【００５６】
次に時刻Ｔ８において、リセット制御信号ＲＸ［Ｎ＋１］がＬレベルとなり、フローティングディフュージョン７に対する追加動作が完了する。
【００５７】
時刻Ｔ９において、転送制御信号ＴＸ［Ｎ＋１］がＨレベルとなり、フォトダイオード３の生成した信号電荷に従ってフローティングディフュージョン７の電位が変化し、この電位に従って画素信号が垂直読出線９上に読出される。
【００５８】
時刻Ｔ１１において、行選択信号ＳＬ［Ｎ＋１］がＬレベルに立下がり、第Ｎ行および第（Ｎ＋１）行の画素に対する読出が完了する。以上の動作を繰り返すことにより、列方向の画素の情報が順次ＰＧＡ１６に出力される。
【００５９】
（カメラシステムの構成）
図８は、本発明の実施形態のカメラシステムの構成を表わす図である。
【００６０】
図８を参照して、このカメラシステム１０００は、電源チップ６１と、ラインバッファ６２と、ＣＰＵ（Central Processing Unit）７６３と、フラッシュメモリ７６４と、ＴＧ７６５と、ＣＭＯＳイメージセンサ２００と、ＤＦＥ（Digital Front End）７６７と、画像処理エンジン６９と、ＬＣＤ（Liquid Crystal Display）７２と、フレームバッファ７３と、メモリカードＩ／Ｆ７４と、レジスタ７６６とを備える。
【００６１】
電源チップ６１は、電源を制御する。
ラインバッファ６２は、１行の画像データを一時的に記憶する。
【００６２】
ＣＰＵ７６３は、カメラシステム１０００の全体を制御する。
フラッシュメモリ７６４は、欠陥位置を表わすデータなどを記憶する。
【００６３】
ＴＧ７６５は、イメージセンサを制御するための制御信号を生成し、イメージセンサに供給する。
【００６４】
ＣＭＯＳイメージセンサ２００は、以下の実施形態において詳説する。
レジスタ７６６は、各種の設定データを記憶する。
【００６５】
ＤＦＥ７６７は、つなぎ補正などを実行する。
画像処理エンジン６９は、補正部７０と、符号化部７１とを含む。補正部７０は、欠陥補正およびホワイトバランスを実行して、符号化前のデータ（ＲＡＷデータ）を出力する。符号化部７１は、ベイヤ補間、ガンマ補正、およびＪＰＥＧ（Joint Photographic Experts Group）エンコードを実行して、ＪＰＥＧデータを出力する。
【００６６】
ＬＣＤ７２は、画像データなどを表示する。
フレームバッファ７３は、ＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）によって構成される。フレームバッファ７３は、ＡＤ変換して生成されたデジタル画像データを一時的に記憶する。
【００６７】
メモリカードＩ／Ｆ７４は、メモリカードとの間でデータの授受を行なう。
［第１の実施形態］
（ＣＭＯＳイメージセンサの構成）
図９は、第１の実施形態のＣＭＯＳイメージセンサの構成例を示す図である。
【００６８】
図９を参照して、このＣＭＯＳイメージセンサ２００は、入力バッファ９１と、制御回路９４と、ロウデコーダ９５と、画素アレイ１１と、ＤＡＣ（Digital Analog Converter）９６と、ＰＧＡ１６と、コラムＡＤＣ１２と、Ｈ−Ｓｃａｎｎｅｒ１４と、パラレル／シリアル変換器９３と、シーケンサ９７と、出力バッファ９２とを備える。
【００６９】
ＰＧＡ１６およびコラムＡＤＣ１２は、画素アレイ１１の列ごとに設けられる。
画素アレイ１１の偶数列（０，２，４，・・・）に対応するＰＧＡ１６およびコラムＡＤＣ１２は、画素アレイの上側に配置され、画素アレイ１１の奇数列（１，３，５，・・・）に対応するＰＧＡ１６およびコラムＡＤＣ１２は、画素アレイの下側に配置される。
【００７０】
Ｈ−Ｓｃａｎｎｅｒ１４およびＤＡＣ９６は、画素アレイの奇数列と偶数列に対して、それぞれ１個設けられている。
【００７１】
入力バッファ９１は、外部からのコマンド（Ｃｏｍｍａｎｄ）および入力データ（Ｉｎｐｕｔ）を受付ける。
【００７２】
制御回路９４は、ＣＭＯＳイメージセンサ全体の動作を制御する。
ロウデコーダ９５は、画素アレイ１１内の行を選択する。
【００７３】
画素アレイ１１は、図３で説明したように撮像部として機能する。画素アレイ１１は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置される。画素アレイ１１は、ロウデコーダ９５によって各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。
【００７４】
ＰＧＡ１６は、垂直読出線を介して出力された各画素の信号をサンプリングする。
コラムＡＤＣ１２は、ＰＧＡ１６でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。コラムＡＤＣは、２段階でＡＤ変換を実行する。コラムＡＤＣは、Ｃｏａｒｓｅ変換ステージにおいて、保持される画素の信号に応じて、デジタル値が複数個のサブレンジのうちのいずれに属するかを特定し、特定したサブレンジを表わす上位ビット（最下位から第ｍビット目以上のビット）を生成する。コラムＡＤＣは、Ｆｉｎｅ変換ステージにおいて、保持される画素の信号に応じて、デジタル値が特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかを特定し、特定した位置を表わす下位ビット（最下位から第ｎビット目以下のビット（ｎ≧ｍ））を生成する。コラムＡＤＣは、Ｃｏａｒｓｅ変換ステージによって生成された上位ビットとＦｉｎｅ変換ステージによって生成された下位ビットとに基づいて、デジタル値を出力する。
【００７５】
Ｈ−Ｓｃａｎｎｅｒ１４は、画素アレイ１１の各列に対応するコラムＡＤＣ１２から出力されるデジタル信号を水平方向にパラレルに転送する。
【００７６】
パラレル／シリアル変換器９３は、Ｈ−Ｓｃａｎｎｅｒ１４によって転送されるパラレルデータをシリアルデータに変換して、出力バッファへ出力する。
【００７７】
出力バッファ９２は、外部へ出力データ（Ｏｕｔｐｕｔ）を出力する。
ＤＡＣ９６は、Ｃｏａｒｓｅ変換ステージにおいて、高電圧Ｖｒｔおよび低電圧Ｖｂｔを発生する。ＤＡＣ９６は、Ｆｉｎｅ変換ステージにおいて、ＣＬＫ２に同期して階段状に変化するランプ電圧Ｖｒａｍｐを発生する。
【００７８】
シーケンサ９７は、キャリブレーション時に、ＤＡＣ９６から出力されるランプ電圧の時間変化パターンを制御する。
【００７９】
（制御回路内のカウンタ）
図１０は、制御回路９４内の２つのカウンタを表わす図である。
【００８０】
図１０を参照して、制御回路９４は、上位カウンタ１８１と、下位カウンタ１８２を有する。
【００８１】
上位カウンタ１８１は、３ビットのカウンタ値ｃｎｔｍ［１３：１１］を出力する。上位カウンタ１８１は、クロックＣＬＫ１に同期してカウンタ値を更新する。
【００８２】
下位カウンタ１８２は、１２ビットのカウンタ値ｃｎｔｌ［１１：０］を出力する。下位カウンタ１８２は、クロックＣＬＫ２に同期してカウンタ値を更新する。
【００８３】
（ＡＤＣおよびＰＧＡの構成）
図１１は、本発明の第１の実施の形態におけるＡＤＣおよびＰＧＡの構成例を示す図である。
【００８４】
このＡＤＣは、サブレンジの大きさを２０４８とし、デジタル値が０〜２０４７をサブレンジ０、２０４８〜４０９５をサブレンジ１、４０９６〜６１４３をサブレンジ２、６１４４〜８１９１をサブレンジ３、８１９２〜１０２３９をサブレンジ４、１０２４０〜１２２８７をサブレンジ５、１２２８８〜１４３３５をサブレンジ６、１４３３６〜１６３８３をサブレンジ７とする。また、オーバーレンジを考慮して、−２５６〜―１をサブレンジ（−１）、１６３８４〜１６６４０をサブレンジ８とする。
【００８５】
図１１を参照して、ＰＧＡ（Pin Grid Array）１６は、スイッチＳＷ１と、差動増幅器（ａｍｐ）２１と、スイッチ２２と、コンデンサＣ１と、可変コンデンサＣ２とを含む。
【００８６】
スイッチＳＷ１は、垂直読出線を介して出力された画素入力信号が入力されたときには、この画素入力信号を出力する。
【００８７】
差動増幅器２１の正入力にはリファレンス電圧ｐｇａｒｅｆが接続され、負入力にはコンデンサＣ１を介して画素入力信号Ｖｉｎが接続される。差動増幅器２１の出力は、負帰還用の可変コンデンサＣ２およびスイッチ２２に接続されるとともに、ＡＤＣ１２内のスイッチ３１に接続される。また、可変コンデンサＣ２によってＰＧＡ１６のゲインを変更可能である。
【００８８】
ＡＤＣ１２は、スイッチ３１〜３４および５１〜５３と、比較器（ｃｏｍｐａｒａｔｏｒ）３５と、ＰチャネルＭＯＳトランジスタ３６および３７と、ＮチャネルＭＯＳトランジスタ３８および５４〜６２と、保持回路３９および６９と、ＮＡＮＤ回路６３および６６と、フリップフロップ（ＦＦ）６４および６７と、加算器６５と、グレイ−バイナリ変換器６８と、コンデンサＣ３〜Ｃ４およびＣ４０〜Ｃ４６とを含む。
【００８９】
比較器３５の正入力には、ＰＧＡ１６から出力される増幅された画素入力がスイッチ３１および３２を介して接続される。また、比較器３５の負入力には、比較器３５の出力がスイッチ３４を介して接続されるとともに、画素の暗状態の情報を保持するコンデンサＣ３が接続される。
【００９０】
ＦＦ６４は、制御回路９４内の上位カウンタ１８１の３ビットのカウント値を保持するものである。比較器３５の正入力と負入力とが一致し、ｃｏａｒｓｅラッチ信号ｃｒｓ＿ｌａｔがＨレベルに変化するときに上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］を保持して加算器６５に出力する。上位カウンタ１８１の３ビットのカウンタ値は、ＡＤ変換後のデジタル値の上位３ビットに相当し、バイナリコードである。
【００９１】
ＦＦ６７は、制御回路９４内の下位カウンタ１８２の１２ビットのカウンタ値を保持するものである。比較器３５の正入力と負入力とが一致し、ｒａｍｐ＿ｏｎ信号がＨレベルのときに下位カウンタ１８２の１２ビットのカウンタ値ｃｎｔｌ［１１：０］を保持して出力する。下位カウンタ１８２の１２ビットのカウンタ値は、１ビットのオーバーレンジを含んでおり、ＡＤ変換後のデジタル値の下位１１ビットに相当し、グレイコードである。
【００９２】
グレイ−バイナリ変換器６８は、ＦＦ６７から出力される１２ビットのグレイコードをバイナリコードＱｌ［１１：０］に変換して、加算器６５に出力する。
【００９３】
加算器６５は、ＦＦ６４から出力される３ビットのＱｍ［１３：１１］と、ＦＦ６７から出力される１２ビットのＱｌ［１１：０］とを加算し、Ｈ−ｓｃａｎｎｅｒ１４に出力する。
【００９４】
コンデンサＣ４およびＣ４０〜Ｃ４６は等しい電気容量を有しており、ノードｃｍと容量結合されている。制御回路９４およびＤＡＣ９６は、後述のＣｏａｒｓｅ変換ステージにおいて、これらのコンデンサに接続されるスイッチ５１〜５３を順次切替えることにより、コンデンサＣ４およびＣ４０〜Ｃ４６の対極の電圧をＶｒｔ（＝ｖｒｅｆｐ（＝２．０Ｖ））からＶｒｂ（＝ｖｒｅｆｎ（＝１．０Ｖ））に順次切替えて、ノードｃｍの電位Ｖｃｍが８つのサブレンジのどこに属するかを判定する。また、トランジスタ５４〜６２は、スイッチ５１および５２の切替えを制御するものであるが、動作の詳細については後述する。トランジスタ５４〜６２は、スイッチ５１〜５３は、Ｃｏａｒｓｅ変換ステージにおいて、コンデンサＣ４，Ｃ４０〜Ｃ４６の対極の電圧を順次切替える切替部を構成する。
【００９５】
なお、図１１に示すφｓｐｌ、φｔｓｗ、φａｄｃ＿ａｚ、ｃｍｐｅ、ｃｍｐｅ＿ｎ、ｃｍｐ＿ｒｓｔ、φｓｗｒｐ、φｓｗｒｎ、φｓｗｄａ、ｓｒｃｎｔ０〜ｓｒｃｎｔ６、Ｖｒｔ、Ｖｒｂ、Ｖｒａｍｐ、ｃｒｓ＿ｒｓｔ、ｃｒｓ＿ｌａｔ、ｒａｍｐ＿ｏｎ、ｒｓｔ＿ｎなどの信号、カウンタ値ｃｎｔｍ［１３：１１］、ｃｎｔｍ［１１：０］は、図９に示す制御回路９４によって生成される信号である。また、電圧Ｖｒｔ、Ｖｔｂ、Ｖｒａｍｐは、図９に示すＤＡＣ９６によって生成される電圧である。これらの信号および電圧は、上下各３０００個のコラムＡＤＣ１２に共通に与えられる。
【００９６】
（カメラシステムの処理手順）
図１２は、本発明の第１の実施形態のカメラシステムの処理手順を表わすフローチャートである。
【００９７】
図１２を参照して、まず、電源がオンにされる（ステップＳ４０１）。
次に、レジスタ７６６に初期値が設定される（ステップＳ４０２）。
【００９８】
次に、ユーザがカメラのシャッターを押し下げる。シャッターの半押し状態で、カメラ使用環境に依存する以下のステップＳ４０４〜Ｓ４０６が実行される（ステップＳ４０３）。
【００９９】
次に、レジスタ７６６に撮像時の値が設定される（ステップＳ４０４）。
次に、キャリブレーションが実行される（ステップＳ４０５）。
【０１００】
次に、画素がリセットされる（ステップＳ４０６）。
次に、画素アレイ（撮像部）１１が露光される（ステップＳ４０７）。
【０１０１】
次に、サンプル＆ホールドが実行される（ステップＳ４０８）。
次に、Ｃｏａｒｓｅ変換が実行される（ステップＳ４０９）。
【０１０２】
次に、Ｆｉｎｅ変換が実行される（ステップＳ４１０）。
次に、上位ビットと下位ビットが加算され、オーバーレンジ量２５６が減算される（ステップＳ４１１）。
【０１０３】
以後、カメラシステムの電源がオンの間、ユーザがカメラのシャッターを押下げるごとに処理が繰り返される（ステップＳ４０３〜Ｓ４１１）。
【０１０４】
キャリブレーションをシャッター半押し状態中に行うこととしたのは、電源オンの直後でもよいが、使用環境(気温、湿度、バッテリー状態など)に応じて最適なキャリブレーションを実施するには、極力撮像直前に補正するのが望ましいからである。キャリブレーションに要する時間はおおよそ数ｍｓ程度と短時間であるため、シャッター半押し状態期間に挿入することができる。
【０１０５】
（ＡＤＣによる画素信号の読出し動作）
図１３は、図１２のステップＳ４０８〜Ｓ４１１の動作を説明するためのタイミングチャートである。
【０１０６】
図１３を参照して、この読み出し動作は、サンプル＆ホールド、ＡＤ変換およびデータ出力（Ｄａｔａ Ｏｕｔｐｕｔ）の３ステージによって構成され、ｉ行の画素情報の読み出し動作を示している。また、ＡＤ変換ステージは、Ｃｏａｒｓｅ変換ステージおよびＦｉｎｅ変換ステージの２段階に分けられる。
【０１０７】
まず、時刻Ｔ１においてサンプル＆ホールドステージが開始され、ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報を電位として保持させる。
【０１０８】
次に、時刻Ｔ２において、再度ｓｐｌ信号がＨレベルになると、ＰＧＡ１６から出力される画素の明状態の情報がノードｃｍに電位Ｖｃｍとしてサンプリングされて保持される。このとき、ｖｆ＿ｅｎ信号およびｃｍｐｅ信号がＬレベルとなる。ｖｆ＿ｅｎ信号は、比較器３５をオペアンプとして動作させるか、コンパレータとして動作させるかを選択するための信号であり、ｖｆ＿ｅｎ信号がＨレベルのときにオペアンプとして動作させ、Ｌレベルのときにコンパレータとして動作させる。また、ｃｍｐｅ信号は、Ｈレベルのときに比較器３５の出力をイネーブルとする信号である。
【０１０９】
次に、時刻Ｔ３において、φｔｓｗ信号がＬレベルからＨレベルに変化し、スイッチ３３をオン状態にすることによりＰＧＡ１６の出力を初期化する。そして、時刻Ｔ４において、ｒｓｔ＿ｎ信号がＬレベルになると、ＦＦ６４および６７がクリアされる。
【０１１０】
次に、時刻Ｔ５において、Ｃｏａｒｓｅ変換ステージが開始され、φｓｗｒｐ信号がＨレベルからＬレベルに変化すると共に、φｓｗｒｎ信号がＬレベルからＨレベルに変化することにより、コンデンサＣ４に接続されるスイッチ５１がオン状態からオフ状態に変化するとともにスイッチ５２がオフ状態からオン状態に変化する。その結果、ノードｃｍと容量結合されたコンデンサＣ４の対極ＰがＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化する。このとき、ノードｃｍの電位Ｖｃｍが（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【０１１１】
また、ｃｒｓ＿ｒｓｔ信号がＨレベルからＬレベルに変化するが、保持回路６９のそれぞれの右側端子がＬレベルを保持し、左側端子がＨレベルを保持しており、コンデンサＣ４０〜４６のそれぞれに接続されるトランジスタ５１がオン状態を維持し、トランジスタ５２がオフ状態を維持する。
【０１１２】
次に、時刻Ｔ５以降、上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］の変化に同期して（つまり、クロックＣＬＫ１に同期して）、ｃｒｓ＿ｌａｔ信号、ｃｍｐｅ信号およびｃｍｐｅ＿ｎ信号のそれぞれに８パルスが出力される。
【０１１３】
次に、時刻Ｔ６において、ｓｒｃｎｔ０信号がＬレベルからＨレベルに変化すると、トランジスタ５４がオン状態となる。このとき、トランジスタ６２はオン状態となっているため、コンデンサＣ４０に接続されるスイッチ５１がオフ状態となり、スイッチ５２がオン状態となる。その結果、ノードｃｍと容量結合されたコンデンサＣ４０の対極の電位がＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化し、ノードｃｍの電位Ｖｃｍがさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【０１１４】
次に、時刻Ｔ７において、さらにｓｒｃｎｔ１信号がＬレベルからＨレベルに変化すると、トランジスタ５５がオン状態となる。このとき、トランジスタ６２はオン状態となっているため、コンデンサＣ４１に接続されるスイッチ５１がオフ状態となり、スイッチ５２がオン状態となる。その結果、ノードｃｍと容量結合されたコンデンサＣ４１の対極の電位がＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化し、ノードｃｍの電位Ｖｃｍがさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【０１１５】
時刻Ｔ８〜Ｔ１２において同様の動作が行なわれ、ノードｃｍの電位Ｖｃｍを（Ｖｒｔ−Ｖｒｂ）／８ずつ下降させる。そして、ノードｃｍの電位Ｖｃｍがｖｄｒｋの電位よりも低くなると、比較器３５はＬレベルを出力する。このとき、トランジスタ３６がオン状態となり、保持回路３９はｃｍｐ信号をＨレベルからＬレベルに変化させる。ＦＦ６４は、ＮＡＮＤ回路６３から出力される信号の立ち上がりで上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］の値を保持する。
【０１１６】
次に、時刻Ｔ１３において、φｓｗｒｐ信号がＬレベルからＨレベルに変化すると共に、φｓｗｒｎ信号がＨレベルからＬレベルに変化することにより、コンデンサＣ４に接続されるスイッチ５１がオフ状態からオン状態に変化すると共にスイッチ５２がオン状態からオフ状態に変化する。その結果、ノードｃｍと容量結合されたコンデンサＣ４の対極Ｐの電位ＶｐがＶｒｂ（１．０Ｖ）からＶｒｔ（２．０Ｖ）に変化する。
【０１１７】
次に、時刻Ｔ１４において、Ｆｉｎｅ変換ステージが開始されると、ｃｍｐ＿ｒｓｔ信号がＨレベルになり、保持回路３９がｃｍｐ信号をＨレベルにする。
【０１１８】
次に、時刻Ｔ１５において、ｃｍｐ＿ｒｓｔ信号をＬレベルにし、ｃｍｐｅ信号をＨレベルにする。そして、時刻Ｔ１６において、ｃｍｐｅ＿ｎ信号をＬレベルにし、ｒａｍｐ＿ｏｎ信号をＨレベルにする。
【０１１９】
（ＡＤＣによる画素信号の読出し動作の詳細）
図１４は、図１３のタイミングチャートに示す動作をさらに詳細に説明するためのタイミングチャートである。
【０１２０】
図１４を参照して、まず、時刻Ｔ１において、ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報を電位として保持させる。
【０１２１】
次に、時刻Ｔ２において、再度ｓｐｌ信号がＨレベルになると、ＰＧＡ１６から出力される画素の明状態の情報がノードｃｍに電位Ｖｃｍとしてサンプリングされて保持される。図１４においては、画素の暗状態の電位をＶａ、画素の明状態の電位をＶｂとしている。
【０１２２】
次に、時刻Ｔ３において、ノードｃｍと容量結合されたコンデンサＣ４の対極Ｐの電位ＶｐがＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化する。このとき、ノードｃｍの電位Ｖｃｍが（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。また、上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］は、“０”となっている。
【０１２３】
次に、時刻Ｔ４において、ノードｃｍと容量結合されたコンデンサＣ４０の対極ＰがＶｒｔ（２．０Ｖ）からＶｒｂ（１．０Ｖ）に変化する。このとき、ノードｃｍの電位Ｖｃｍがさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。また、３ビットのカウンタ値ｃｎｔｍ［１３：１１］は、“１”となっている。
【０１２４】
次に、時刻Ｔ５〜Ｔ９において同様の動作が行なわれ、時刻Ｔ１０においてノードｃｍの電位Ｖｃｍがさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降したときに、ノードｃｍの電位Ｖｃｍがｖｄｒｋの電位Ｖａよりも低くなり、保持回路３９がノードｃｍｐにＬレベルの（Ｖｃｍｐ信号を出力する。このとき、上位カウンタ１８１の３ビットのカウンタ値ｃｎｔｍ［１３：１１］の値“１１１”が、ＡＤ変換後のデジタル値の上位３ビットとして決定される。このことは、この画素情報のデジタル値がサブレンジ７、サブレンジ７に隣接するサブレンジ６内のオーバーレンジ領域、サブレンジ７に隣接するサブレンジ８内のオーバーレンジ領域に属すること、すなわち、１４０８０（＝２０４８×７―２５６）≦画素情報≦１６６３９（＝２０４８×８−１＋２５６）であることを示している。以降の説明では、Ｃｏａｒｓｅ変換終了時点の上位カウンタ１８１のカウンタ値ｃｎｔｍ［１３：１１］をＣｏａｒｓｅ変換のコードと呼ぶこともある。
【０１２５】
次に、時刻Ｔ１０以降において、Ｆｉｎｅ変換ステージが実施され、画素情報が上記範囲のいずれにあるかが判定される。時刻Ｔ１１において、φｓｗｄａをＨレベルにしてスイッチ５３をオン状態にすると共に、コンデンサＣ４の対極Ｐの電位Ｖｐをランプ電圧Ｖｒａｍｐに変化させる。
【０１２６】
まず、ランプ電圧Ｖｒａｍｐの電位をＶｒｔ＋（Ｖｒｔ−Ｖｘ）×（２５６／２０４８）に引き上げる。これにより、ノードｃｍの電位Ｖｃｍが、Ｃｏａｒｓｅ変換ステージ終了時点よりも｛（Ｖｒｔ−Ｖｒｂ）＋（Ｖｒｔ−Ｖｘ）（２５６／２０４８）｝×（１／８）だけ引き上げられた状態となる。このとき、制御回路９４内に設けられた下位カウンタ１８２が１０進数換算で“０”からカウントアップを開始する。
【０１２７】
それ以降、ランプ電圧Ｖｒａｍｐの電位をＶｒｂ−（Ｖｒｔ−Ｖｘ）×（２５５／２０４８）までスロープ状に引き下げる。これにより、ノードｃｍの電位Ｖｃｍの電位がスロープ状に下降し、Ｃｏａｒｓｅ変換ステージ終了時点よりも｛−（Ｖｒｔ−Ｖｒｂ）＋（Ｖｒｔ−Ｖｘ）×２３３３／２０４８｝×（１／８）だけ引き下げられた状態に達する。コンデンサＣ４の対極電位Ｖｐの下降終了時点で、下位カウンタ１８２の１２ビットのカウンタ値ｃｎｔｌ［１１：０］が１０進数換算で“２５５９”となる。以降の説明では、Ｆｉｎｅ変換終了時点の下位カウンタ１８２のカウンタ値ｃｎｔｌ［１１：０］から２５６を減算した値をＦｉｎｅ変換のコードと呼ぶこともある。
【０１２８】
ノードｃｍの電位ｖｃｍがｖｄｒｋの電位よりも低くなると、比較器３５はＬレベルを出力する。このとき、トランジスタ３６がオン状態となり、保持回路３９はｃｍｐ信号をＨレベルからＬレベルに変化させる。
【０１２９】
ＦＦ６７は、ＮＡＮＤ回路６６から出力される信号の立ち上がりで下位カウンタ１８２の１２ビットのカウンタ値ｃｎｔｌ［１１：０］の値を保持する。図１４においては、ＦＦ６７によって１０進数換算で“１２０２”が保持される。グレイ−バイナリ変換器６８は、ＦＦ６７から出力されるグレイコードを受け、バイナリコードＱｌ［１１：０］に変換して加算器６５に出力する。
【０１３０】
Ｃｏａｒｓｅ変換ステージにおいてデジタル値の上位３ビットが確定し、Ｆｉｎｅ変換ステージにおいて１ビットのオーバーレンジを含むデジタル値の下位１２ビットが確定する。図１４においては、１０進数換算でそれぞれ“１４３３６”および“１２０２”であるので、加算器６５は、Ｄ［１３：０］＝Ｑｍ［１３：１１］＋Ｑｌ［１１：０］−２５６を演算することにより、１０進数換算で“１５２８２”を出力する。
【０１３１】
（ＤＡＣ）
図１５は、ＤＡＣの構成を表わす図である。
【０１３２】
図１５を参照して、このＤＡＣ９６は、上側バッファ１９２と、下側バッファ１９４と、ランプ電圧生成回路１９３とを備える。
【０１３３】
上側バッファ１９２は、外部から入力される高電圧Ｖｈｉｇｈを受け、Ｖｈｉｇｈとほぼ等しい高電圧Ｖｒｔを出力する。
【０１３４】
下側バッファ１９４は、外部から入力される低電圧Ｖｌｏｗを受け、Ｖｌｏｗとほぼ等しい低電圧Ｖｒｂを出力する。
【０１３５】
ランプ電圧生成回路１９３は、外部から入力される高電圧ＶｈｉｇｈとＶｌｏｗとから、ランプ電圧Ｖｒａｍｐを生成して出力する。ランプ電圧生成回路１９３で生成されるランプ電圧は、後述するようにキャリブレーションが可能である。
【０１３６】
（ランプ電圧生成回路）
図１６は、図１５のＤＡＣ９６に含まれるランプ電圧生成回路の構成を表わす図である。
【０１３７】
図１６を参照して、ランプ電圧生成回路１９３は、可変部６１３と、ランプ部６１４とを含む。
【０１３８】
可変部６１３は、種電流生成部６１５と、拡張部６１６と、第１ロジック回路１７１とを備える。
【０１３９】
種電流生成部６１５は、高電圧Ｖｈｉgｈを受けるアンプ回路１６２と、ゲートがアンプ回路１６２の出力に接続されるＭＯＳトランジスタ６１９と、ノードＮ３′とノードＮ２′との間に接続される抵抗値がＲ０／８である抵抗１６３と、ノードＮ２′とノードＮ１′との間に接続される抵抗値がＲ０である抵抗１６４とを備える。
【０１４０】
さらに、種電流生成部６１５は、低電圧ＶｌｏｗとノードＮ１′の電圧を受けるアンプ回路１６７と、ゲートがアンプ回路１６７の出力に接続されるＭＯＳトランジスタ１６８と、ノードＮ１′とＭＯＳトランジスタ１６８との間に接続されるＭＯＳトランジスタ１６６とを備える。
【０１４１】
種電流生成部６１５は、ノードＮ２′とノードＮ１′間を流れる種電流Ｉ０′（＝（Ｖｒｔ-Ｖｒｂ)／Ｒ０）を発生する。ここで、ＶｒｔはＶｈｉｇｈとほぼと等しい電圧であり、ＶｒｂはＶｌｏｗとほぼ等しい電圧である。
【０１４２】
拡張部６１６は、電流セル群１６９と、ノードＮ４′とノードＮ５′との間に接続された抵抗値Ｒ０／８の抵抗、ノードＮ３′とノードＮ４′に接続されるアンプ回路１６５と、ノードＮ５′とＭＯＳトランジスタ１６６のゲートとＭＯＳトランジスタ１６８のゲートに接続される電流セル群１６９を含む。
【０１４３】
電流セル群１６９は、１０２４個の電流セルを含む。それぞれの電流セルは、飽和領域動作のトランジスタのサイズ比によって種電流ｉ０′からミラー電流Ｉ′（＝Ｉ０′/２５６）を生成する。第１ロジック回路１７１の出力値がＬ１のときに、電流セル群内のＬ１個の電流セルに電流Ｉ′が流れる。
【０１４４】
第１ロジック回路１７１の出力値Ｌ１は、１０ビットであり、０≦Ｌ１≦１０２３の値をとる。第１ロジック回路１７１は、図１２のステップＳ４０５のキャリブレーション時にシーケンサ９７から指定された値を出力する。第１ロジック回路１７１は、キャリブレーション終了時の出力値Ｌ１を記憶し、図１２のステップＳ４１０のＦｉｎｅ変換において、記憶しているＬ１の値を出力する。
【０１４５】
第１ロジック回路１７１の出力値がＬ１の場合に、生成電流Ｉｃ′はＩ′×Ｌ１となる。このときノードＮ５′での可変電圧Ｖｘは、次の式で表わされる。
【０１４６】
Ｖｘ＝Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）／８−Ｒ×Ｉｃ′ ・・・（１）
Ｖｘ＝Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）／８−（Ｒ０／８）×Ｉ′×Ｌ１ ・・・（２）
Ｖｘ＝Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）／８−（Ｒ０／８）×｛（Ｖｒｔ−Ｖｒｂ）／Ｒ０｝／２５６｝×Ｌ１
＝Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）×（２５６−Ｌ１）／２０４８ ・・・（３）
第１ロジック回路１７１の出力値Ｌ１が１だけ変化すると、Ｖｘは以下のΔＶｘだけ変化する。
【０１４７】
ΔＶｘ＝（Ｖｒｔ−Ｖｒｂ）／２０４８ ・・・（４）
ランプ部６１４は、種電流生成部６１７と、拡張部６１８と、ランプカウンタ７８２とを備える。
【０１４８】
種電流生成部６１７は、高電圧Ｖｈｉgｈを受けるアンプ回路１７５と、ゲートがアンプ回路１７１の出力に接続されるＭＯＳトランジスタ１７６と、ノードＮ３とノードＮ２との間に接続される抵抗値がＲ０／８である抵抗１７７と、ノードＮ２とノードＮ１との間に接続される抵抗値がＲ０である抵抗１７８を備える。
【０１４９】
さらに、種電流生成部６１７は、可変電圧ＶｘとノードＮ１の電圧を受けるアンプ回路１７２と、ゲートがアンプ回路１７２の出力に接続されるＭＯＳトランジスタ１７４と、ノードＮ１とＭＯＳトランジスタ１７４との間に接続されるＭＯＳトランジスタ１７３とを備える。
【０１５０】
種電流生成部６１７は、ノードＮ２とノードＮ１間を流れる種電流Ｉ０（＝（Ｖｒｔ-Ｖｘ)／Ｒ０）を発生する。ここで、ＶｒｔはＶｈｉｇｈとほぼと等しい電圧である。
【０１５１】
拡張部６１８は、ノードＮ４とノードＮ５との間に接続された抵抗値Ｒ０／８の抵抗、ノードＮ３とノードＮ４に接続されるアンプ回路１７９と、ノードＮ５とＭＯＳトランジスタ１７４のゲートとＭＯＳトランジスタ１７３のゲートに接続される電流セル群１８１を含む。
【０１５２】
電流セル群１８１は、２５６０個の電流セルを含む。それぞれの電流セルは、飽和領域動作のトランジスタのサイズ比によって種電流ｉ０からミラー電流Ｉ（＝Ｉ０/２５６）を生成する。ランプカウンタ７８２のカウンタ値がＫのときに、電流セル群１８１内のＫ個の電流セルに電流Ｉが流れる。
【０１５３】
ランプカウンタ７８２のカウンタ値Ｋは、１２ビットであり、０≦Ｋ≦２５５９の値をとる。２５６≦Ｋ≦２３０３は１つのサブレンジに対応するものである。０≦Ｋ≦２５５は隣接する一方のオーバーラップ領域に対応するものであり、２３０４≦Ｋ＜２５５９は隣接する他方のオーバーラップ領域に対応するものである。初期状態ではＫ＝０である。制御回路９４からのクロックＣＬＫ２が入力されるごとに、ランプカウンタ７８２のカウンタ値Ｋの値が順次増加する。
【０１５４】
ランプカウンタ７８２の出力がＫの場合に、生成電流ＩｃはＩ×Ｋとなる。このときノードＮ５でのランプ電圧Ｖｒａｍｐは、次の式で表わされる。
【０１５５】
Ｖｒａｍｐ＝Ｖｒｔ＋（Ｖｒｔ−Ｖｘ）／８−Ｒ×Ｉｃ
＝Ｖｒｔ＋（Ｖｒｔ−Ｖｘ）／８−（Ｒ０／８）×Ｉ×Ｋ
＝Ｖｒｔ＋（Ｖｒｔ−Ｖｘ）／８−（Ｒ０／８）×｛（Ｖｒｔ−Ｖｘ）／Ｒ０｝／２５６｝×Ｋ
＝Ｖｒｔ＋（Ｖｒｔ−Ｖｘ）×（２５６−Ｋ）／２０４８ ・・・（５）
ランプカウンタ７８２のカウンタ値Ｋが１だけ変化すると、ランプ電圧Ｖｒａｍｐは以下のΔＶｒだけ変化する。
【０１５６】
ΔＶｒ＝（Ｖｒｔ−Ｖｘ）／２０４８ ・・・（６）
式（５）に式（３）を代入すると、ランプ電圧Ｖｒａｍｐは、以下の式で表わされる。
【０１５７】
Ｖｒａｍｐ＝Ｖｒｔ−（Ｖｒｔ−Ｖｒｂ）×（２５６−Ｋ）×（２５６−Ｌ１）・・・（７）
式（６）に式（３）を代入すると、ΔＶｒは、以下の式で表わされる。
【０１５８】
ΔＶｒ＝−（Ｖｒｔ−Ｖｒｂ）×（２５６−Ｌ１） ・・・（８）
図１２のステップＳ４０５においては、シーケンサ９７が、ランプ電圧生成回路１９３内の第１ロジック回路１７１の出力値Ｌ１を調整することによって、Ｖｘの値を調整することによって、ランプ電圧Ｖｒａｍｐの時間変化パターン（初期値、変化幅ΔＶｒなど）を調整している。
【０１５９】
なお、従来から使用されていると想定されるランプ電圧生成回路は、図１６のランプ部６１のみからなる。したがって、従来のランプ電圧生成回路は、種電流Ｉ０が固定であり、ランプ電圧Ｖｒａｍｐの時間変化パターンを調整できない。これに対して、図１６のランプ電圧生成回路１９３は、種電流Ｉ０は可変量であり、可変電圧Ｖｘは、Ｖｒｂ−（Ｖｒｔ−Ｖｒｂ）／８〜Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）／８の範囲（約０．２Ｖの範囲）において、２10段階で調整可能である。
【０１６０】
また、図１６のランプ電圧生成回路１９３のランプ部６１４は、従来のランプ電圧生成回路と同一の構成であり、可変部６１３は従来のランプ電圧生成回路とほぼ同一の構成である。したがって、従来の既存回路を流用でき、実質的に新たな設計業務の負担がない。
【０１６１】
（キャリブレーション）
次に、図１２のステップＳ４０５のキャリブレーションの具体的な方法について説明する。第１の実施形態では、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂとなるようにキャリブレーションを行なう。
【０１６２】
図１７は、第１の実施形態のキャリブレーションの全体の工程を表わす図である。
第１ロジック回路１７１の出力値Ｌ１の１０ビットの各ビットに対して、正パターンでのキャリブレーションと反パターンでのキャリブレーションが行なわれる。
【０１６３】
まず、キャリブレーション開始から１Ｈまでの期間において、コラムＡＤＣによって、出力値Ｌ１のＭＳＢである１０ビット目に対して、正パターンでのサンプルおよび比較が実行される。
【０１６４】
次に、キャリブレーション開始から１Ｈ〜２Ｈの期間において、コラムＡＤＣによって、出力値Ｌ１のＭＳＢである１０ビット目に対して、反パターンでのサンプルおよび比較が実行される。また、同時に出力値Ｌ１のＭＳＢである１０ビット目に対する正パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。
【０１６５】
次に、キャリブレーション開始から２Ｈ〜３Ｈの期間において、コラムＡＤＣによって、出力値Ｌ１の９ビット目に対して、正パターンでのサンプルおよび比較が実行される。また、同時に出力値Ｌ１の１０ビット目に対する反パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。
【０１６６】
以下、キャリブレーション開始から２０Ｈまで処理が繰返される。
キャリブレーション開始から２０Ｈ〜２１の期間において、出力値Ｌ１のＬＳＢである１ビット目に対する反パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。また、この期間において、シーケンサ９７によって、正パターンの１０ビットの比較結果と反パターンの１０ビットの比較結果との平均値が計算される。
【０１６７】
（正パターンでのキャリブレーション動作）
図１８は、第１の実施形態の正パターンでのキャリブレーションの動作手順を表わすフローチャートである。
【０１６８】
図１８を参照して、シーケンサ９７は、変数ｉを１に設定する（ステップＳ１０１）。
次に、シーケンサ９７は、第１ロジック回路１７１の出力値Ｌ１の初期値を５１２に設定する（ステップＳ１０２）。
【０１６９】
次に、シーケンサ９７は、変数ｉを１だけ増加させる（ステップＳ１０３）。
次に、比較器３５による比較動作が実行される。これの詳細については後述する（ステップＳ１０４）。
【０１７０】
次に、シーケンサ９７は、Ｈ−Ｓｃａｎｎｅｒ１４内のラッチ回路９９の出力値が「０」の場合（つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ−ΔＶの場合）には（ステップＳ１０５でＹＥＳ）、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）が大きくなるように、第１ロジック回路１７１の出力値Ｌ１を２10-iだけ増加させる。ΔＶは、固定値であり、詳細は後述する（ステップＳ１０６）。
【０１７１】
一方、シーケンサ９７は、Ｈ−Ｓｃａｎｎｅｒ１４内のラッチ回路９９の出力値が「１」の場合（つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍ（２３０３）＞Ｖｒｔ−Ｖｒｂ−ΔＶの場合）には（ステップＳ１０６でＮＯ）、、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）が小さくなるように、第１ロジック回路１７１の出力値Ｌ１を２10-iだけ減少させる（ステップＳ１０７）。
【０１７２】
シーケンサ９７は、変数ｉが１０の場合には（ステップＳ１０８でＹＥＳ）、正パターンでのキャリブレーションを終了し、変数ｉが１０でない場合には（ステップＳ１０８でＮＯ）、ステップＳ１０３からの処理を繰返す。
【０１７３】
（反パターンでのキャリブレーション動作）
図１９は、第１の実施形態の反パターンでのキャリブレーションの動作手順を表わすフローチャートである。
【０１７４】
図１９を参照して、シーケンサ９７は、変数ｉを１に設定する（ステップＳ２０１）。
次に、シーケンサ９７は、第１ロジック回路１７１の出力値Ｌ１の初期値を５１２に設定する（ステップＳ２０２）。
【０１７５】
次に、シーケンサ９７は、変数ｉを１だけ増加させる（ステップＳ２０３）。
次に、比較器３５による比較動作が実行される。これの詳細については後述する（ステップＳ２０４）。
【０１７６】
次に、シーケンサ９７は、Ｈ−Ｓｃａｎｎｅｒ１４内のラッチ回路９９の出力値が「０」の場合（つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）−ΔＶ＞Ｖｒｔ−Ｖｒｂの場合）には（ステップＳ２０５でＮＯ）、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）が小さくなるように、第１ロジック回路１７１の出力値Ｌ１を２10-iだけ減少させる（ステップＳ２０７）。
【０１７７】
一方、シーケンサ９７は、Ｈ−Ｓｃａｎｎｅｒ１４内のラッチ回路９９の出力値が「１」の場合（つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）−ΔＶ＜Ｖｒｔ−Ｖｒｂの場合）には（ステップＳ２０５でＹＥＳ）、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）が大きくなるように、第１ロジック回路１７１の出力値Ｌ１を２10-iだけ増加させる（ステップＳ２０７）。
【０１７８】
シーケンサ９７は、変数ｉが１０の場合には（ステップＳ２０８でＹＥＳ）、正パターンでのキャリブレーションを終了し、変数ｉが１０でない場合には（ステップＳ２０８でＮＯ）、ステップＳ２０３からの処理を繰返す。
【０１７９】
（正パターンでの比較動作）
図２０は、図１８のステップＳ１０４における正パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【０１８０】
まず、（１）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２３０３）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｔに設定され、スイッチ３４がオンにされる。
【０１８１】
次に、（２）に示すように、制御回路９４によって、スイッチ３４をオフにされる。これによって、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報として、７Ｖｒｔ＋Ｖｒａｍｐ（２３０３）−ΔＶの電圧を保持させる。ここで、ΔＶは、スイッチ３４によって生じる誤差電圧であり、１〜２ｍｖである。
【０１８２】
次に、（３）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に切替えられ、コンデンサＣ４０の対極の電圧がＶｒｂに切替えられる。
【０１８３】
次に、（４）に示すように、比較器３４によって、正の入力端子の電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）と、負の入力端子の電圧（７Ｖｒｔ＋Ｖｒａｍｐ（２３０３）−ΔＶ）とが比較される。比較器３４は、正の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｔ−Ｖｒｂ−ΔＶのときには、「Ｈ」レベルを出力し、ラッチ回路９９には、「１」が保持される。比較器３４は、負の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ−ΔＶのときには、「Ｌ」レベルを出力し、ラッチ回路９９には、「０」が保持される。
【０１８４】
（反パターンでの比較動作）
図２１は、図１９のステップＳ２０４における反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【０１８５】
まず、（１）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定され、スイッチ３４がオンにされる。
【０１８６】
次に、（２）に示すように、制御回路９４によって、スイッチ３４をオフにされる。これによって、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報として、６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶの電圧を保持させる。ここで、ΔＶは、スイッチ３４によって生じる誤差電圧である。
【０１８７】
次に、（３）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２３０３）に切替えられ、コンデンサＣ４０の対極の電圧がＶｒｔに切替えられる。
【０１８８】
次に、（４）に示すように、比較器３４によって、正の入力端子の電圧（７Ｖｒｔ＋Ｖｒａｍｐ（２３０３）と、負の入力端子の電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶ）とが比較される。比較器３４は、負の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｔ−Ｖｒｂ+ΔＶのときには、「Ｌ」レベルを出力し、ラッチ回路９９には、「０」が保持される。比較器３４は、正の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ＋ΔＶのときには、「Ｈ」レベルを出力し、ラッチ回路９９には、「１」が保持される。
【０１８９】
（動作例）
図２２は、第１の実施形態のキャリブレーションの動作例を表わす図である。
【０１９０】
（正パターンでのキャリブレーション例）
まず、正パターンでのキャリブレーションの例を説明する。
【０１９１】
ｉ＝１のときには、（１）に示すように、Ｌ１＝５１２（０ｂ１０００００００００）に設定される。
【０１９２】
ｉ＝２のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「０」となり、Ｌ１に２５６が加算されて、Ｌ１＝７６８（０ｂ１１００００００００）に設定される。
【０１９３】
ｉ＝３のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「１」となり、Ｌ１から１２８が減算されて、Ｌ１＝６４０（０ｂ１０１０００００００）に設定される。
【０１９４】
ｉ＝４のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「０」となり、Ｌ１に６４が加算されて、Ｌ１＝７０４（０ｂ１０１１００００００）に設定される。
【０１９５】
ｉ＝５のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「１」となり、Ｌ１に３２が減算されて、Ｌ１＝６７２（０ｂ１０１０１０００００）に設定される。
【０１９６】
ｉ＝６のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｒ−Ｖｔｂ−ΔＶであるから、出力が「１」となり、Ｌ１に１６が減算されて、Ｌ１＝６５６（０ｂ１０１００１００００）に設定される。
【０１９７】
以下、ｉ＝１０になるまで処理が繰返される。
（反パターンでのキャリブレーション例）
次に、反パターンでのキャリブレーションの例を説明する。
【０１９８】
ｉ＝１のときには、Ｌ１＝５１２（０ｂ１０００００００００）に設定される。
ｉ＝２のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「１」となり、Ｌ１に２５６が加算されて、Ｌ１＝７６８（０ｂ１１００００００００）に設定される。
【０１９９】
ｉ＝３のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「１」となり、Ｌ１に１２８が加算されて、Ｌ１＝８９６（０ｂ１１１０００００００）に設定される
ｉ＝４のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「０」となり、Ｌ１から６４が減算されて、Ｌ１＝８３２（０ｂ１１０１００００００）に設定される。
【０２００】
ｉ＝５のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＞Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「０」となり、Ｌ１から３２が減算されて、Ｌ１＝８００（０ｂ１１００１０００００）に設定される。
【０２０１】
ｉ＝６のときには、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＜Ｖｒｔ−Ｖｒｂ＋ΔＶであるから、出力が「１」となり、Ｌ１に１６が加算されて、Ｌ１＝８１６（０ｂ１１００１１００００）に設定される。
【０２０２】
以下、ｉ＝１０になるまで処理が繰返される。
正パターンでのキャリブレーション結果（０ｂ１０１００１・・・・）と反パターンでのキャリブレーション結果（０ｂ１１００１１・・・・）の平均値がキャリブレション値として設定される。
【０２０３】
（正パターンでの比較動作でのタイミングチャート）
図２３は、第１の実施形態の正パターンでの比較動作のタイミングチャートである。
【０２０４】
図２３を参照して、第１サンプリングと、第２サンプリングと、比較の３ステージによって構成される。
【０２０５】
まず、時刻Ｔ１において第１サンプリングステージが開始される。
信号ｃｒｓ＿ｒｓｔがＨレベルになり、信号ｓｃｒｎｔ０〜６がＬレベルになる。信号φｓｗｒｐがＬレベルになり、信号φｓｗｒｎがＬレベルになり、信号φｓｗｄａがＨレベルになる。信号φｓｗｒｐ、信号φｓｗｒｎ、信号φｓｗｄａのレベルは以降切替えられない。ＤＡＣ９６からは、Ｖｒａｍｐ（２３０３）が出力される。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２３０３）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｔに設定される。
【０２０６】
ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報で電圧（７Ｖｒｔ＋Ｖｒａｍｐ（２３０３）−ΔＶ）を保持させる。
【０２０７】
次に、時刻Ｔ２において第２サンプリングステージが開始される。
信号ｓｃｒｎｔ０がＨレベルに切り替わり、ＤＡＣ９６からは、Ｖｒａｍｐ（２５６）が出力される。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に切替えられ、コンデンサＣ４０の対極の電圧がＶｒｂに切替えられる。
【０２０８】
第２サンプリングステージの終りごろから比較ステージにかけてｃｍｐ＿ｒｓｔがＬレベルになる。これによって、ＮＭＯＳトランジスタ３８がオフになる。
【０２０９】
また、第２サンプリングステージの終りごろに、信号ｒｓｔ＿ｎがＬレベルとなり（図２３には図示せず）、ＦＦ６４およびＦＦ６７がリセットされて、加算器６５の出力Ｄ［１３：０］は「０」となる。
【０２１０】
次に、時刻Ｔ３において、比較ステージが開始される。
信号ｃｐｍｅがＨレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号ｃｍｐｅ＿ｎがＬレベルになり、ＰＭＯＳトランジスタ３７がオンとなる。このとき、比較器の出力がＬレベルの場合には、保持回路３９の入力がＨレベルとなり、ｃｍｐ信号がＬレベルとなる。一方、比較器の出力がＨレベルの場合には、保持回路３９の入力がＬレベルとなり、ｃｍｐ信号がＨレベルとなる。
【０２１１】
また、比較ステージにおいては、信号ｃｒｓ＿ｌａｔがＨレベルとなり、ｃｒｔｍ［１３」がＨレベルになる。ＮＡＮＤ回路６３およびＦＦ６４によって、比較器の出力がＨレベルの場合には、加算器６５から出力されるＤ［１３］は「１」となり、比較器の出力がＬレベルの場合には、加算器６５の出力は「０」が維持される。
【０２１２】
（反パターンでの比較動作でのタイミングチャート）
図２４は、第１の実施形態の反パターンでの比較動作のタイミングチャートである。
【０２１３】
図２４を参照して、第１サンプリングと、第２サンプリングと、比較の３ステージによって構成される。
【０２１４】
まず、時刻Ｔ１において第１サンプリングステージが開始される。
信号ｃｒｓ＿ｒｓｔがＨレベルになり、信号ｓｃｒｎｔ０がＨレベルとなり、信号ｓｃｒｎｔ１〜６がＬレベルになる。信号φｓｗｒｐがＬレベルになり、信号φｓｗｒｎがＬレベルになり、信号φｓｗｄａがＨレベルになる。信号φｓｗｒｐ、信号φｓｗｒｎ、信号φｓｗｄａのレベルは以降切替えられない。ＤＡＣ９６からは、Ｖｒａｍｐ（２５６）が出力される。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定される。
【０２１５】
ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報で電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶの電圧）を保持させる。
【０２１６】
次に、時刻Ｔ２において第２サンプリングステージが開始される。
信号ｓｃｒｎｔ０がＬレベルに切り替わり、ＤＡＣ９６からは、Ｖｒａｍｐ（２３０３）が出力される。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２３０３）に切替えられ、コンデンサＣ４０の対極の電圧がＶｒｔに切替えられる。
【０２１７】
第２サンプリングステージの終りごろから比較ステージにかけてｃｍｐ＿ｒｓｔがＬレベルになる。これによって、ＮＭＯＳトランジスタ３８がオフになる。
【０２１８】
また、第２サンプリングステージの終りごろに、信号ｒｓｔ＿ｎがＬレベルとなり（図２４には図示せず）、ＦＦ６４およびＦＦ６７がリセットされて、加算器６５の出力Ｄ［１３：０］は「０」となる。
【０２１９】
次に、時刻Ｔ３において、比較ステージが開始される。
信号ｃｐｍｅがＨレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号ｃｍｐｅ＿ｎがＬレベルになり、ＰＭＯＳトランジスタ３７がオンとなる。このとき、比較器の出力がＬレベルの場合には、保持回路３９の入力がＨレベルとなり、ｃｍｐ信号がＬレベルとなる。一方、比較器の出力がＨレベルの場合には、保持回路３９の入力がＬレベルとなり、ｃｍｐ信号がＨレベルとなる。
【０２２０】
また、比較ステージにおいては、信号ｃｒｓ＿ｌａｔがＨレベルとなり、ｃｒｔｍ［１３」がＨレベルになる。ＮＡＮＤ回路６３およびＦＦ６４によって、比較器の出力がＨレベルの場合には、加算器６５から出力されるＤ［１３］は「１」となり、比較器の出力がＬレベルの場合には、加算器６５の出力は「０」が維持される。
【０２２１】
以上のように、本実施の形態では、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂとなるようにキャリブレーションを行なうことによって、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。
【０２２２】
［第２の実施形態］
図２５は、第２の実施形態のキャリブレーションの全体の工程を表わす図である。
【０２２３】
第２の実施形態において、第１段階のキャリブレーションでは、Ｖｒａｍｐ（２５６）＝Ｖｒｔとなるようにキャリブレーションが行なわれ、第２段階のキャリブレーションでは、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂとなるようにキャリブレーションが行なわれる。
【０２２４】
第１段階のキャリブレーションでは、以下の処理が行なわれる。
第１ロジック回路１７１の出力値Ｌ１の１０ビットの各ビットに対して、正パターンでのキャリブレーションと反パターンでのキャリブレーションが行なわれる。
【０２２５】
まず、キャリブレーション開始から１Ｈまでの期間において、コラムＡＤＣによって、出力値Ｌ１のＭＳＢである１０ビット目に対して、正パターンでのサンプルおよび比較が実行される。
【０２２６】
次に、キャリブレーション開始から１Ｈ〜２Ｈの期間において、コラムＡＤＣによって、出力値Ｌ１のＭＳＢである１０ビット目に対して、反パターンでのサンプルおよび比較が実行される。また、同時に出力値Ｌ１のＭＳＢである１０ビット目に対する正パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。
【０２２７】
次に、キャリブレーション開始から２Ｈ〜３Ｈの期間において、コラムＡＤＣによって、出力値Ｌ１の９ビット目に対して、正パターンでのサンプルおよび比較が実行される。また、同時に出力値Ｌ１の１０ビット目に対する反パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。
【０２２８】
以下、キャリブレーション開始から２０Ｈまで処理が繰返される。
キャリブレーション開始から２０Ｈ〜２１の期間において、出力値Ｌ１のＬＳＢである１ビット目に対する反パターンでのサンプルおよび比較の結果のＨ−ｓｃａｎｅｒ１４およびシーケンサ９７への転送が行なわれる。また、この期間において、シーケンサ９７によって、正パターンの１０ビットの比較結果と反パターンの１０ビットの比較結果との平均値が計算される。
【０２２９】
このようにして算出された平均値が第１ロジック回路１７１の出力値Ｌ１の初期値に設定されて、第２段階のキャリブレーションが行なわれる。
【０２３０】
第２段階のキャリブレーションでは、第１の実施形態で説明したような手順でキャリブレーションが行なわれる。
【０２３１】
（正パターンでの第２段階のキャリブレーション動作）
第２の実施形態の第２段階の正パターンでのキャリブレーションの動作手順は、図２０の第１の実施形態における動作手順と同様である。
【０２３２】
（反パターンでの第２段階のキャリブレーション動作）
第２の実施形態の第２段階の反パターンでのキャリブレーションの動作手順は、図２１の第１の実施形態における動作手順と同様である。
【０２３３】
（正パターンでの比較動作）
図２６は、第１段階の正パターンでキャリブレーションにおける比較器の比較動作を説明するための図である。
【０２３４】
まず、（１）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒｔに設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定され、スイッチ３４がオンにされる。
【０２３５】
次に、（２）に示すように、制御回路９４によって、スイッチ３４をオフにされる。これによって、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報として、７Ｖｒｔ＋Ｖｒｂ−ΔＶの電圧を保持させる。ここで、ΔＶは、スイッチ３４によって生じる誤差電圧であり、１〜２ｍｖである。
【０２３６】
次に、（３）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に切替えられる。
【０２３７】
次に、（４）に示すように、比較器３４によって、正の入力端子の電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）と、負の入力端子の電圧（７Ｖｒｔ＋Ｖｒｂ−ΔＶ）とが比較される。比較器３４は、正の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）＞Ｖｒｔ−ΔＶのときには、「Ｈ」レベルを出力し、ラッチ回路９９には、「１」が保持される。比較器３４は、負の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）＜Ｖｒｔ−ΔＶのときには、「Ｌ」レベルを出力し、ラッチ回路９９には、「０」が保持される。
【０２３８】
（反パターンでの比較動作）
図２７は、第１段階の反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。
【０２３９】
まず、（１）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定され、スイッチ３４がオンにされる。
【０２４０】
次に、（２）に示すように、制御回路９４によって、スイッチ３４をオフにされる。これによって、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報として、６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶの電圧を保持させる。ここで、ΔＶは、スイッチ３４によって生じる誤差電圧である。
【０２４１】
次に、（３）に示すように、制御回路９４によって、コンデンサＣ４の対極の電圧をＶｒｔに切替えられる。
【０２４２】
次に、（４）に示すように、比較器３４によって、正の入力端子の電圧（７Ｖｒｔ＋Ｖｒｂ）と、負の入力端子の電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶ）とが比較される。比較器３４は、負の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）＞Ｖｒｔ+ΔＶのときには、「Ｌ」レベルを出力し、ラッチ回路９９には、「０」が保持される。比較器３４は、正の入力端子の電圧の方が大きいとき、つまり、Ｖｒａｍｐ（２５６）＜Ｖｒｔ＋ΔＶのときには、「Ｈ」レベルを出力し、ラッチ回路９９には、「１」が保持される。
【０２４３】
（正パターンでの比較動作でのタイミングチャート）
図２８は、第１段階の正パターンでの比較動作のタイミングチャートである。
【０２４４】
図２８を参照して、第１サンプリングと、第２サンプリングと、比較の３ステージによって構成される。
【０２４５】
まず、時刻Ｔ１において第１サンプリングステージが開始される。
ＤＡＣ９６からは、Ｖｒａｍｐ（２５６）が出力される。ＤＡＣ９６からの出力は以降切り替わらない。信号ｃｒｓ＿ｒｓｔがＨレベルになり、信号ｓｃｒｎｔ０〜６がＬレベルになり、信号φｓｗｒｐがＬレベルになり、信号φｓｗｒｎがＨレベルになり、信号φｓｗｄａがＬレベルになり、信号ｓｃｒｎｔ０がＨレベルになる。これによって、コンデンサＣ４の対極の電圧がＶｒｔに設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定される。
【０２４６】
ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報で電圧（７Ｖｒｔ＋Ｖｒｂ−ΔＶ）を保持させる。
【０２４７】
次に、時刻Ｔ２において第２サンプリングステージが開始される。
信号φｓｗｒｎがＬレベルになり、信号φｓｗｄａがＨレベルになる。これによって、コンデンサＣ４の対極の電圧をＶｒａｍｐ（２５６）に切替えられる。
【０２４８】
第２サンプリングステージの終りごろから比較ステージにかけてｃｍｐ＿ｒｓｔがＬレベルになる。これによって、ＮＭＯＳトランジスタ３８がオフになる。
【０２４９】
また、第２サンプリングステージの終りごろに、信号ｒｓｔ＿ｎがＬレベルとなり（図２８には図示せず）、ＦＦ６４およびＦＦ６７がリセットされて、加算器６５の出力Ｄ［１３：０］は「０」となる。
【０２５０】
次に、時刻Ｔ３において、比較ステージが開始される。
信号ｃｐｍｅがＨレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号ｃｍｐｅ＿ｎがＬレベルになり、ＰＭＯＳトランジスタ３７がオンとなる。このとき、比較器の出力がＬレベルの場合には、保持回路３９の入力がＨレベルとなり、ｃｍｐ信号がＬレベルとなる。一方、比較器の出力がＨレベルの場合には、保持回路３９の入力がＬレベルとなり、ｃｍｐ信号がＨレベルとなる。
【０２５１】
また、比較ステージにおいては、信号ｃｒｓ＿ｌａｔがＨレベルとなり、ｃｒｔｍ［１３」がＨレベルになる。ＮＡＮＤ回路６３およびＦＦ６４によって、比較器の出力がＨレベルの場合には、加算器６５から出力されるＤ［１３］は「１」となり、比較器の出力がＬレベルの場合には、加算器６５の出力は「０」が維持される。
【０２５２】
（反パターンでの比較動作でのタイミングチャート）
図２９は、第１段階の反パターンでの比較動作のタイミングチャートである。
【０２５３】
図２９を参照して、第１サンプリングと、第２サンプリングと、比較の３ステージによって構成される。
【０２５４】
まず、時刻Ｔ１において第１サンプリングステージが開始される。
ＤＡＣ９６からは、Ｖｒａｍｐ（２５６）が出力される。ＤＡＣ９６からの出力は以降切り替わらない。信号ｃｒｓ＿ｒｓｔがＨレベルになり、信号ｓｃｒｎｔ０〜６がＬレベルになり、信号φｓｗｒｐがＬレベルになり、信号φｓｗｒｎがＬレベルになり、信号φｓｗｄａがＨレベルになり、信号ｓｃｒｎｔ０がＨレベルになる。これによって、コンデンサＣ４の対極の電圧がＶｒａｍｐ（２５６）に設定され、コンデンサＣ４１〜Ｃ４６の対極の電圧をＶｒｔに設定され、コンデンサＣ４０の対極の電圧をＶｒｂに設定される。
【０２５５】
ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ２２，３１，３２および３４がオン状態になる。このとき、ノードｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報で電圧（６Ｖｒｔ＋Ｖｒｂ＋Ｖｒａｍｐ（２５６）−ΔＶの電圧）を保持させる。
【０２５６】
次に、時刻Ｔ２において第２サンプリングステージが開始される。
信号φｓｗｒｎがＨレベルになり、信号φｓｗｄａがＬレベルになる。これによって、コンデンサＣ４の対極の電圧をＶｒｔに切替えられる。
【０２５７】
第２サンプリングステージの終りごろから比較ステージにかけてｃｍｐ＿ｒｓｔがＬレベルになる。これによって、ＮＭＯＳトランジスタ３８がオフになる。
【０２５８】
また、第２サンプリングステージの終りごろに、信号ｒｓｔ＿ｎがＬレベルとなり（図２９には図示せず）、ＦＦ６４およびＦＦ６７がリセットされて、加算器６５の出力Ｄ［１３：０］は「０」となる。
【０２５９】
次に、時刻Ｔ３において、比較ステージが開始される。
信号ｃｐｍｅがＨレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号ｃｍｐｅ＿ｎがＬレベルになり、ＰＭＯＳトランジスタ３７がオンとなる。このとき、比較器の出力がＬレベルの場合には、保持回路３９の入力がＨレベルとなり、ｃｍｐ信号がＬレベルとなる。一方、比較器の出力がＨレベルの場合には、保持回路３９の入力がＬレベルとなり、ｃｍｐ信号がＨレベルとなる。
【０２６０】
また、比較ステージにおいては、信号ｃｒｓ＿ｌａｔがＨレベルとなり、ｃｒｔｍ［１３」がＨレベルになる。ＮＡＮＤ回路６３およびＦＦ６４によって、比較器の出力がＨレベルの場合には、加算器６５から出力されるＤ［１３］は「１」となり、比較器の出力がＬレベルの場合には、加算器６５の出力は「０」が維持される。
【０２６１】
以上のように、本実施の形態では、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂ、かつＶｒａｍｐ（２５６）＝Ｖｒｔとなるようにキャリブレーションを行なうことによって、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。
【０２６２】
［第３の実施形態］
第２の実施形態において、第１段階のキャリブレーションでは、Ｖｒａｍｐ（２５６）＝Ｖｒｔとなるようにキャリブレーションが行なわれたが、これに代えて、Ｖｒａｍｐ（２３０３）＝Ｖｒｂとなるようにキャリブレーション（第３のキャリブレーション）を行なうものとしてもよい。
【０２６３】
第２の実施形態の第１段階の正パターンのキャリブレーションでは、コンデンサＣ４に対極にＶｒｔを与えた後、Ｖｒａｍｐ（２５６）を与えたが、正パターンの第３のキャリブレーションでは、コンデンサＣ４の対極にＶｒｂを与えた後、Ｖｒａｍｐ（２３０３）を与えるようにすればよい。
【０２６４】
第２の実施形態の第１段階の反パターンのキャリブレーションでは、コンデンサＣ４に対極にＶｒａｍｐ（２５６）を与えた後、Ｖｒｔを与えたが、反パターンの第３のキャリブレーションでは、コンデンサＣ４の対極にＶｒａｍｐ（２３０３）を与えた後、Ｖｒｂを与えるようにすればよい。
【０２６５】
以上のように、本実施の形態では、Ｖｒａｍｐ（２５６）−Ｖｒａｍｐ（２３０３）＝Ｖｒｔ−Ｖｒｂ、かつＶｒａｍｐ（２３０３）＝Ｖｒｂとなるようにキャリブレーションかつとなるようにキャリブレーションを行なうことによって、隣接する２つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。
【０２６６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０２６７】
１，２，４，５，３６〜３８，５４〜６２，１５２，１５６，１５８，１６６，１６８，１７３，１７４，１７６，６１９ ＭＯＳトランジスタ、３ フォトダイオード、９ 垂直読出線、１０，２００，４１２ ＣＭＯＳイメージセンサ、１１，２１０ 画素アレイ、１２，２４０ コラムＡＤＣ、１３ 制御回路／ロウデコーダ、１４ Ｈ−Ｓｃａｎｎｅｒ、１５ ＩＯ部、１７ データ／ラッチ転送回路、２１ 差動増幅器、２２，３１〜３４，５１〜５３，ＳＷ スイッチ、３９，６９ 保持回路、６１ 電源チップ、６２ ラインバッファ、６３，６６ ＮＡＮＤ回路、６４，６７ ＦＦ、６５，４１０ 加算器、６８ グレイ−バイナリ変換器、６９ 画像処理エンジン、７０ 補正部、７１ 符号化部、７２ ＬＣＤ、７３ フレームバッファ、７４ メモリカードＩ／Ｆ、８１ クロック制御回路、８２ カウント別クロック制御回路、９１ 入力バッファ、９２ 出力バッファ、９３ パラレル／シリアル変換器、９４ 制御回路、９５ ロウデコーダ、９６ ＤＡＣ、９７ シーケンサ、１５１，１５３，１５７，１６２，１６５，１６７，１７２，１７５，１７９ アンプ回路、１５４，１５５，１６１，１６３，１６４，１７０，１７７，１７８，１８０ 抵抗、１５９ 第２ロジック回路、１６０，１６９，１８１ 電流セル群、１７１ 第１ロジック回路、１８１ 上位カウンタ、１８２，５８２ 下位カウンタ、１９２ 上側バッファ、１９３ ランプ電圧生成回路、１９４ 下側バッファ、２２０ Ｖ−Ｓｃａｎｎｅｒ、２３０ コラムアンプ、４１４，７６６ レジスタ、６１１，６１５，６１７ 種電流生成部、６１２，６１６，６１８ 拡張部、６１３ 可変部、６１４ ランプ部、７６３ ＣＰＵ、７６４ フラッシュメモリ、７６５ ＴＧ、７６７ ＤＦＥ、７８２ ランプカウンタ、１０００ カメラシステム、Ｃ１〜Ｃ４，Ｃ４０〜Ｃ４６ コンデンサ、ＰＸ 画素。
【特許請求の範囲】
【請求項１】
固体撮像装置であって、
光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、
前記垂直読出線を介して出力された各画素の信号を保持し、前記保持した画素の信号をアナログ信号からデジタル値に変換する複数の変換部とを備え、
前記複数の変換部のそれぞれは、
画素の信号に応じた電圧を保持する第１の容量素子と、スイッチと、比較器とを含み、
前記比較器の第１の入力端子は、第１のノードに接続し、前記比較器の第２の入力端子は、前記スイッチを介して前記比較器の出力端子と接続するとともに、前記第１の容量素子と接続し、
前記複数の変換部のそれぞれは、
第２の容量素子と、
複数の第３の容量素子とを含み、
第１の変換ステージにおいて、
前記第２の容量素子および前記複数の第３の容量素子は、第１のノードと容量結合され、
前記第２の容量素子および前記複数の第３の容量素子の対極の電圧を順次第１の電圧から第２の電圧へ切替えられることによって、前記第１のノードの電位を階段状に変化し、前記比較器による比較動作によって、前記画素の信号のデジタル値が複数個のサブレンジのうちのいずれに属するかが特定され、
第２の変換ステージにおいて、
前記第２の容量素子は、前記第１のノードと容量結合され、
前記第２の容量素子の対極に、前記第１の電圧よりも所定値だけ高い電圧と前記第２の電圧よりも所定値だけ低い電圧の間で階段状に変化するランプ電圧が与えられて、前記比較器による比較動作によって、前記画素の信号のデジタル値が前記特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかが特定され、
前記固体撮像装置は、さらに、
前記第１の電圧、前記第２の電圧、および前記ランプ電圧を供給する電圧供給部を含み、
前記電圧供給部は、
前記第２の変換ステージにおいて、クロックに応じてインクリメントされるカウンタと、
前記カウンタの値に応じた大きさのランプ電圧を出力するランプ電圧発生部と、
前記ランプ電圧発生部で発生するランプ電圧の大きさを調整する調整部とを含み、
第２の変換ステージにおいて、前記カウンタの初期値がＳであり、前記カウンタの取りうる値はサブレンジに対応してＭ個で、隣接するそれぞれのオーバーラップ領域に対応してＬ個であり、
前記固体撮像装置は、さらに、
キャリブレーションステージにおいて、前記第１の電圧と前記第２の電圧の差が、前記カウンタの値が（Ｓ＋Ｌ）のときのランプ電圧の値である第１ランプ電圧と前記カウンタの値が（Ｓ＋Ｌ＋Ｍ−１）のときのランプ電圧の値である第２ランプ電圧との差に等しくなるように前記調整部に調整させるシーケンサを備える、固体撮像装置。
【請求項２】
前記調整部は、
制御値を出力するロジック回路と、
前記制御値の大きさに応じて、前記ランプ電圧発生部に与える電圧を変えることによって、前記ランプ電圧の大きさを調整する可変電圧出力部とを含み、
前記シーケンサは、キャリブレーションにおいて、前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与えたときの前記第１のノードの電圧と、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与えたときの前記第１のノードの電圧との前記比較器による比較結果に応じて、前記ロジック回路が出力する制御値を変化させ、変化させた制御値を前記第２の変換ステージにおいて前記ロジック回路に出力させる、請求項１記載の固体撮像装置。
【請求項３】
前記シーケンサは、キャリブレーションの一単位処理において、
前記スイッチをオンにした状態で、前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与えた後、前記スイッチをオフにし、さらに、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与え、
その後前記比較器に比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧より小さい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させ、
前記比較器による比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧よりも大きい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させる、請求項２記載の固体撮像装置。
【請求項４】
前記シーケンサは、キャリブレーションの一単位処理において、
前記スイッチをオンにした状態で、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与えた後、前記スイッチをオフにし、さらに、記前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与え、
その後前記比較器に比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧より小さい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させ、
前記比較器による比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧よりも大きい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させる、請求項２記載の固体撮像装置。
【請求項５】
前記ロジック回路の制御値がＲビットで表わされるときに、
前記シーケンサは、前記一単位処理をＲ回繰返し、各回の前記ロジック回路の制御値を変化させる幅を、前回変化させた幅の半分とし、前記一単位処理をＲ回繰返した後に設定された前記ロジック回路の制御値を前記第２の変換ステージにおいて前記ロジック回路に出力させる、請求項３または４記載の固体撮像装置。
【請求項６】
前記シーケンサは、キャリブレーションの第１パターンの一単位処理において、
前記スイッチをオンにした状態で、前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与えた後、前記スイッチをオフにし、さらに、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与え、
その後前記比較器に比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧より小さい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させ、
前記比較器による比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧よりも大きい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させ、
前記シーケンサは、キャリブレーションの第２パターンの一単位処理において、
前記スイッチをオンにした状態で、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与えた後、前記スイッチをオフにし、さらに、記前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与え、
その後前記比較器に比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧より小さい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させ、
前記比較器による比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧よりも大きい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させ、
前記ロジック回路の制御値がＲビットで表わされるときに、
前記シーケンサは、前記第１パターンの一単位処理をＲ回繰返し、各回の前記ロジック回路の制御値を変化させる幅を、前回変化させた幅の半分とし、
前記シーケンサは、前記第２パターンの一単位処理をＲ回繰返し、各回の前記ロジック回路の制御値を変化させる幅を、前回変化させた幅の半分とし、
前記シーケンサは、前記第１パターンの一単位処理をＲ回繰返した後に設定された前記ロジック回路の制御値と、前記第２パターンの一単位処理をＲ回繰返した後に設定された前記ロジック回路の制御値との平均値を前記第２の変換ステージにおいて前記ロジック回路に出力させる、請求項２記載の固体撮像装置。
【請求項７】
前記シーケンサは、キャリブレーションステージにおいて、さらに、前記第１の電圧が前記第１ランプ電圧に等しくなるように前記調整部に調整させる、請求項１記載の固体撮像装置。
【請求項８】
前記シーケンサは、キャリブレーションステージにおいて、さらに前記第２の電圧が前記第２ランプ電圧に等しくなるように前記調整部に調整させる、請求項１記載の固体撮像装置。
【請求項１】
固体撮像装置であって、
光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、
前記垂直読出線を介して出力された各画素の信号を保持し、前記保持した画素の信号をアナログ信号からデジタル値に変換する複数の変換部とを備え、
前記複数の変換部のそれぞれは、
画素の信号に応じた電圧を保持する第１の容量素子と、スイッチと、比較器とを含み、
前記比較器の第１の入力端子は、第１のノードに接続し、前記比較器の第２の入力端子は、前記スイッチを介して前記比較器の出力端子と接続するとともに、前記第１の容量素子と接続し、
前記複数の変換部のそれぞれは、
第２の容量素子と、
複数の第３の容量素子とを含み、
第１の変換ステージにおいて、
前記第２の容量素子および前記複数の第３の容量素子は、第１のノードと容量結合され、
前記第２の容量素子および前記複数の第３の容量素子の対極の電圧を順次第１の電圧から第２の電圧へ切替えられることによって、前記第１のノードの電位を階段状に変化し、前記比較器による比較動作によって、前記画素の信号のデジタル値が複数個のサブレンジのうちのいずれに属するかが特定され、
第２の変換ステージにおいて、
前記第２の容量素子は、前記第１のノードと容量結合され、
前記第２の容量素子の対極に、前記第１の電圧よりも所定値だけ高い電圧と前記第２の電圧よりも所定値だけ低い電圧の間で階段状に変化するランプ電圧が与えられて、前記比較器による比較動作によって、前記画素の信号のデジタル値が前記特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかが特定され、
前記固体撮像装置は、さらに、
前記第１の電圧、前記第２の電圧、および前記ランプ電圧を供給する電圧供給部を含み、
前記電圧供給部は、
前記第２の変換ステージにおいて、クロックに応じてインクリメントされるカウンタと、
前記カウンタの値に応じた大きさのランプ電圧を出力するランプ電圧発生部と、
前記ランプ電圧発生部で発生するランプ電圧の大きさを調整する調整部とを含み、
第２の変換ステージにおいて、前記カウンタの初期値がＳであり、前記カウンタの取りうる値はサブレンジに対応してＭ個で、隣接するそれぞれのオーバーラップ領域に対応してＬ個であり、
前記固体撮像装置は、さらに、
キャリブレーションステージにおいて、前記第１の電圧と前記第２の電圧の差が、前記カウンタの値が（Ｓ＋Ｌ）のときのランプ電圧の値である第１ランプ電圧と前記カウンタの値が（Ｓ＋Ｌ＋Ｍ−１）のときのランプ電圧の値である第２ランプ電圧との差に等しくなるように前記調整部に調整させるシーケンサを備える、固体撮像装置。
【請求項２】
前記調整部は、
制御値を出力するロジック回路と、
前記制御値の大きさに応じて、前記ランプ電圧発生部に与える電圧を変えることによって、前記ランプ電圧の大きさを調整する可変電圧出力部とを含み、
前記シーケンサは、キャリブレーションにおいて、前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与えたときの前記第１のノードの電圧と、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与えたときの前記第１のノードの電圧との前記比較器による比較結果に応じて、前記ロジック回路が出力する制御値を変化させ、変化させた制御値を前記第２の変換ステージにおいて前記ロジック回路に出力させる、請求項１記載の固体撮像装置。
【請求項３】
前記シーケンサは、キャリブレーションの一単位処理において、
前記スイッチをオンにした状態で、前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与えた後、前記スイッチをオフにし、さらに、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与え、
その後前記比較器に比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧より小さい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させ、
前記比較器による比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧よりも大きい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させる、請求項２記載の固体撮像装置。
【請求項４】
前記シーケンサは、キャリブレーションの一単位処理において、
前記スイッチをオンにした状態で、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与えた後、前記スイッチをオフにし、さらに、記前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与え、
その後前記比較器に比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧より小さい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させ、
前記比較器による比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧よりも大きい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させる、請求項２記載の固体撮像装置。
【請求項５】
前記ロジック回路の制御値がＲビットで表わされるときに、
前記シーケンサは、前記一単位処理をＲ回繰返し、各回の前記ロジック回路の制御値を変化させる幅を、前回変化させた幅の半分とし、前記一単位処理をＲ回繰返した後に設定された前記ロジック回路の制御値を前記第２の変換ステージにおいて前記ロジック回路に出力させる、請求項３または４記載の固体撮像装置。
【請求項６】
前記シーケンサは、キャリブレーションの第１パターンの一単位処理において、
前記スイッチをオンにした状態で、前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与えた後、前記スイッチをオフにし、さらに、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与え、
その後前記比較器に比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧より小さい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させ、
前記比較器による比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧よりも大きい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させ、
前記シーケンサは、キャリブレーションの第２パターンの一単位処理において、
前記スイッチをオンにした状態で、前記複数の第３の容量素子の１つに前記第２の電圧を与え、かつ前記第２の容量素子に前記第１ランプ電圧を与えた後、前記スイッチをオフにし、さらに、記前記複数の第３の容量素子の１つに前記第１の電圧を与え、かつ前記第２の容量素子に前記第２ランプ電圧を与え、
その後前記比較器に比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧より小さい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させ、
前記比較器による比較結果が、前記第２の入力端子の電圧が前記第１の入力端子の電圧よりも大きい場合には、前記第１ランプ電圧と前記第２ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させ、
前記ロジック回路の制御値がＲビットで表わされるときに、
前記シーケンサは、前記第１パターンの一単位処理をＲ回繰返し、各回の前記ロジック回路の制御値を変化させる幅を、前回変化させた幅の半分とし、
前記シーケンサは、前記第２パターンの一単位処理をＲ回繰返し、各回の前記ロジック回路の制御値を変化させる幅を、前回変化させた幅の半分とし、
前記シーケンサは、前記第１パターンの一単位処理をＲ回繰返した後に設定された前記ロジック回路の制御値と、前記第２パターンの一単位処理をＲ回繰返した後に設定された前記ロジック回路の制御値との平均値を前記第２の変換ステージにおいて前記ロジック回路に出力させる、請求項２記載の固体撮像装置。
【請求項７】
前記シーケンサは、キャリブレーションステージにおいて、さらに、前記第１の電圧が前記第１ランプ電圧に等しくなるように前記調整部に調整させる、請求項１記載の固体撮像装置。
【請求項８】
前記シーケンサは、キャリブレーションステージにおいて、さらに前記第２の電圧が前記第２ランプ電圧に等しくなるように前記調整部に調整させる、請求項１記載の固体撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
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【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−２３５２４０（Ｐ２０１２−２３５２４０Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０１３３２（Ｐ２０１１−１０１３３２）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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