増幅回路及び信号強度検出回路並びにオフセット電圧調整方法
【課題】縦続に直流結合された複数の増幅段においてそれぞれ発生するオフセット電圧を適切に調整できる増幅回路及び信号強度検出回路と、そのオフセット電圧調整方法を提供する。
【解決手段】縦続に直流結合された差動アンプ１０−１〜１０−６のオフセット電圧が終段から初段に向かって順に調整される。第ｉ段目の差動アンプ１０−ｉが調整される場合、その差動アンプ１０−ｉの入力電圧がゼロに設定された状態で、終段の差動アンプ１０−６の出力電圧がゼロ付近にあるか否かをモニターしながら、差動アンプ１０−ｉのオフセット電圧が可変される。そして、差動アンプ１０−６の出力電圧がゼロ付近にあることが検出されると、そのときの差動アンプ１０−ｉのオフセット電圧が保持されるとともに、差動アンプ１０−ｉの入力電圧のゼロ設定が解除される。
【解決手段】縦続に直流結合された差動アンプ１０−１〜１０−６のオフセット電圧が終段から初段に向かって順に調整される。第ｉ段目の差動アンプ１０−ｉが調整される場合、その差動アンプ１０−ｉの入力電圧がゼロに設定された状態で、終段の差動アンプ１０−６の出力電圧がゼロ付近にあるか否かをモニターしながら、差動アンプ１０−ｉのオフセット電圧が可変される。そして、差動アンプ１０−６の出力電圧がゼロ付近にあることが検出されると、そのときの差動アンプ１０−ｉのオフセット電圧が保持されるとともに、差動アンプ１０−ｉの入力電圧のゼロ設定が解除される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦続に結合された複数の増幅段を有する増幅回路及び信号検出回路とそのオフセット電圧調整方法に係り、特に、オフセット電圧を適切に調整できる増幅回路及び信号検出回路に関するものである。
【背景技術】
【０００２】
一般に無線通信を行う通信装置においては、受信アンプのゲインや送信電力を適正な範囲に調整するための指標としてＲＳＳＩ（Received Signal Strength Indicator：受信信号強度表示信号）が用いられる。下記の非特許文献１には、中間周波信号の増幅とＲＳＳＩの検出を行う回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】Ｐｏ−Ｃｈｉｕｎ Ｈｕａｎｇ，他２名、「Ａ ２−Ｖ １０．７−ＭＨｚ ＣＭＯＳ Ｌｉｍｉｔｉｎｇ Ａｍｐｌｉｆｉｅｒ／ＲＳＳＩ」、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、（米国）、２０００年１０月、ＶＯＬ．３５、ＮＯ．１０、ｐ．１４７４−１４８０
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１２は、非特許文献１に記載される中間周波信号の増幅回路及びＲＳＳＩの検出回路の構成を示す図である。
図１２に示す回路は、縦続接続された７段のゲインセル回路１０２−１〜１０２−７によって中間周波数信号ＩＦ＿ｉｎを増幅する振幅制限アンプ１００と、振幅制限アンプ１００の出力信号を増幅する差動アンプ１０４と、中間周波数信号ＩＦ＿ｉｎを整流する整流器１０３−１と、ゲインセル回路１０２−１〜１０２−７の出力信号を整流する整流器１０３−２〜１０３−８と、ローパスフィルタを構成する抵抗Ｒ１０３及びキャパシタＣ１０２の並列回路とを有する。
【０００５】
ゲインセル回路１０２−１〜１０２−６は、それぞれ一定のゲインを有する差動アンプであり、中間周波信号ＩＦ＿ｉｎの振幅が増大すると後段のゲインセル回路から順に出力信号が飽和する。
【０００６】
整流器１０３−１は、中間周波信号ＩＦ＿ｉｎを整流する。整流器１０３−２〜１０３−８は、ゲインセル回路１０２−１〜１０２−７の各出力信号を整流する。整流器１０３−１〜１０３−８は、整流結果を電流として出力する。
【０００７】
整流器１０３−１〜１０３−８の各出力端子は、ノードＮ１０１において共通に接続される。これにより、整流器１０３−１〜１０３−８の出力電流がノードＮ１０１において加算される。抵抗Ｒ１０３及びキャパシタＣ１０２の並列回路（ローパスフィルタ）は、ノードＮ１０１において加算された電流に含まれる高周波成分（中間周波数成分）を除去する。
【０００８】
整流器１０３−１〜１０３−８の各出力電流は、中間周波信号ＩＦ＿ｉｎを整流した信号であることから、ノードＮ１０１に発生する信号ＲＳＳＩ＿ｏｕｔは、中間周波信号ＩＦ＿ｉｎの整流波形に含まれる高周波成分をローパスフィルタ（Ｒ１０３，Ｃ１０２）で除去した信号となる。すなわち、信号ＲＳＳＩ＿ｏｕｔは、中間周波信号ＩＦ＿ｉｎの振幅（信号強度）に応じて増減する信号となる。また、中間周波信号ＩＦ＿ｉｎの信号強度の増大に伴って後段のゲインセル回路から順に出力信号が飽和することから、信号ＲＳＳＩ＿ｏｕｔは、中間周波信号ＩＦ＿ｉｎの信号強度を区分的線形近似による擬似的な対数値で表した信号となる。
このように、図１２に示す回路では、中間周波信号ＩＦ＿ｉｎの信号強度の対数値を示す信号ＲＳＳＩ＿ｏｕｔが得られるため、限られた電圧範囲内において信号強度の広範囲な変化を検出できる。
【０００９】
一方、図１２に示す回路は、直流のオフセット電圧を負帰還制御によって除去するため、抵抗Ｒ１０１，Ｒ１０２及びキャパシタＣ１０１よりなるローパスフィルタと、オフセット減算回路１０１を有する。
ローパスフィルタ（Ｒ１０１，Ｒ１０２，Ｃ１０１）は、終段のゲインセル回路１０２−６から高周波成分を除去した直流のオフセット電圧成分を抽出してオフセット減算回路１０１に入力する。オフセット減算回路１０１は、ローパスフィルタ（Ｒ１０１，Ｒ１０２，Ｃ１０１）により抽出されたオフセット電圧成分を中間周波信号ＩＦ＿ｉｎから減算し、その減算結果を初段のゲインセル回路１０２−１に入力する。
【００１０】
図１３は、非特許文献１に記載されるオフセット減算回路１０１の構成を示す図である。
図１３に示すオフセット減算回路１０１は、ＮＭＯＳ型のトランジスタＭ１０１〜Ｍ１０４，Ｍ１０７〜Ｍ１１０と、ＰＭＯＳ型のトランジスタＭ１０５，Ｍ１０６を有する。トランジスタＭ１０１及びＭ１０２は増幅用の差動対を構成し、トランジスタＭ１０３及びＭ１０４はオフセット減算用の差動対を構成し、トランジスタＭ１０９は増幅用差動対に一定電流を流す定電流源を構成し、トランジスタＭ１１０はオフセット減算用差動対に一定電流を流す定電流源を構成し、トランジスタＭ１０５，Ｍ１０６は差動対の負荷抵抗を構成し、トランジスタＭ１０７，１０８はダイオード接続された負荷抵抗を構成する。
【００１１】
トランジスタＭ１０１及びＭ１０２のソースが共通に接続され、その共通のソースがトランジスタ１０９を介してグランド電位ＧＮＤに接続される。トランジスタＭ１０３及びＭ１０４のソースが共通に接続され、その共通のソースがトランジスタ１１０を介してグランド電位ＧＮＤに接続される。
トランジスタＭ１０１及びＭ１０４のドレインが共通に接続され、その共通のドレインがトランジスタＭ１０５を介して電源電圧ＶＤＤに接続されるとともに、トランジスタＭ１０７を介してグランド電位ＧＮＤに接続される。トランジスタＭ１０２及びＭ１０３のドレインが共通に接続され、その共通のドレインがトランジスタＭ１０６を介して電源電圧ＶＤＤに接続されるとともに、トランジスタＭ１０８を介してグランド電位ＧＮＤに接続される。
トランジスタＭ１０９及びＭ１１０のゲートに一定のバイアス電圧Ｖｂｉａｓ２が入力され、トランジスタＭ１０５及びＭ１０６のゲートに一定のバイアス電圧Ｖｂｉａｓ１が入力される。
【００１２】
中間周波信号ＩＦ＿ｉｎは、差動電圧として正相電圧Ｖｉｎ＋と逆相電圧Ｖｉｎ−を含んでおり、正相電圧Ｖｉｎ＋がトランジスタＭ１０１のゲートに入力され、逆相電圧Ｖｉｎ−がトランジスタＭ１０２のゲートに入力される。
ローパスフィルタ（Ｒ１０１，Ｒ１０２，Ｃ１０１）より出力されるオフセット電圧成分は、差動電圧として正相電圧Ｖｏｓ＋と逆相電圧Ｖｏｓ−を含んでおり、正相電圧Ｖｏｓ＋がトランジスタＭ１０３のゲートに入力され、逆相電圧Ｖｏｓ−がトランジスタＭ１０４のゲートに入力される。
オフセット減算回路１０１から出力される差動電圧は、正相電圧Ｖｏｕｔ＋と逆相電圧Ｖｏｕｔ−を含んでおり、トランジスタＭ１０２及びＭ１０３の共通接続されたドレインから正相電圧Ｖｏｕｔ＋が出力され、トランジスタＭ１０１及びＭ１０４の共通接続されたドレインから逆相電圧Ｖｏｕｔ−が出力される。
【００１３】
オフセット電圧成分の正相電圧Ｖｏｓ＋が逆相電圧Ｖｏｓ−より高くなると、トランジスタＭ１０３の電流がトランジスタＭ１０４の電流に対して相対的に増大し、正相電圧Ｖｏｕｔ＋が逆相電圧Ｖｏｕｔ−に対して相対的に低下する。その結果、初段のゲインセル回路１０２−１に入力される直流電圧成分が負側に変化し、これに応じて、終段のゲインセル回路１０２−７から出力される直流のオフセット電圧成分も負側に変化する。逆に、オフセット電圧成分の正相電圧Ｖｏｓ＋が逆相電圧Ｖｏｓ−に対して相対的に低くなると、初段のゲインセル回路１０２−１に入力される直流電圧成分が正側に変化し、これに応じて、終段のゲインセル回路１０２−７から出力される直流のオフセット電圧成分も正側に変化する。このように、図１２に示す回路では、終段のゲインセル回路１０２−７から出力される直流のオフセット電圧成分が減少するように負帰還制御が働く。
【００１４】
ところで、図１２に示す回路には次のような問題がある。
【００１５】
図１２に示す回路では、最終段のゲインセル回路１０２−７において出力される信号の直流オフセット電圧がゼロに近づくように、初段のゲインセル回路１０２−１に入力される直流電圧が調整される。この方法では、個々のゲインセル回路（１０２−１〜１０２−７）において生じる直流オフセット電圧が調整されていないため、途中の段で発生した直流オフセット電圧がそのまま増幅されてしまう。その結果、最終段のゲインセル回路１０２−７のオフセット電圧がゼロに調整されていても、途中の段において入力される直流オフセット電圧が許容範囲を超えてしまう場合がある。
ゲインセル回路に許容範囲を超える直流オフセット電圧が入力されると、動作点のバランスが崩れてしまい、出力信号の歪みが増大し、結果として所望のゲインが得られなくなるという問題が生じる。
【００１６】
本発明はかかる事情に鑑みてなされたものであり、その目的は、縦続に結合された複数の増幅段においてそれぞれ発生するオフセット電圧を適切に調整できる増幅回路及び信号強度検出回路と、そのオフセット電圧調整方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１の観点は、縦続に結合された複数の増幅段を有する増幅回路に関するものであり、上記増幅回路は、上記複数の増幅段の入力電圧をそれぞれゼロに設定する入力電圧設定回路と、上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整するオフセット調整回路と、終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する検出回路とを備える。上記増幅段は、上記オフセット調整回路の制御に応じてオフセット電圧が変化し、上記オフセット調整回路は、一の増幅段の上記オフセット電圧を調整する場合、当該調整対象の増幅段の入力電圧をゼロに設定するように上記入力電圧設定回路を制御した状態で当該調整対象の増幅段のオフセット電圧を変化させ、当該変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることを上記検出回路が検出すると、当該調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する。
【００１８】
上記第１の観点に係る増幅回路によれば、縦続に結合された複数の増幅段の終段から初段に向かって順にオフセット電圧の調整が行われる。一の増幅段の上記オフセット電圧が調整される場合、当該調整対象の増幅段の入力電圧がゼロに設定された状態で、当該調整対象の増幅段のオフセット電圧が可変される。オフセット電圧の変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることが検出されると、当該調整対象の増幅段のオフセット電圧が保持されるとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定が解除される。
【００１９】
好適に、上記入力電圧設定回路は、上記増幅段に信号電圧を入力する入力端子対を上記オフセット調整回路の制御に従って短絡するスイッチ回路を含み、上記オフセット調整回路は、上記調整対象の増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御した状態で上記オフセット電圧調整を行い、上記オフセット電圧調整が完了すると、当該調整対象の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する。
【００２０】
好適に、上記オフセット調整回路は、上記複数の増幅段のオフセット電圧調整を開始するとき、全ての上記増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御し、一の増幅段の上記オフセット電圧調整が完了すると、当該一の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する。
【００２１】
好適に、上記増幅段は、入力される差動電圧を増幅し、当該増幅結果を差動電圧として出力する差動増幅回路を含む。
【００２２】
好適に、上記差動増幅回路は、共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、上記差動電流の一方の電流経路に設けられた第１負荷抵抗及び上記差動電流の他方の電流経路に設けられた第２負荷抵抗を含み、上記差動電流に応じて上記第１負荷抵抗に生じる電圧と上記第２負荷抵抗に生じる電圧との差に応じた差動電圧を出力する負荷回路とを有し、上記第１負荷抵抗及び上記第２負荷抵抗の少なくとも一方が、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗である。
あるいは、上記差動増幅回路は、共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、上記差動電流に応じた差動電圧を出力する負荷回路と、上記トランジスタ対の２つのトランジスタと上記電流源との間の電流経路の少なくとも一方に設けられた抵抗を含む抵抗回路とを有してよい。また、上記抵抗回路の上記抵抗が、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗であってもよい。
【００２３】
好適に、上記可変抵抗は、並列接続された複数のトランジスタを含むトランジスタ回路と、上記トランジスタ回路に含まれる上記複数のトランジスタのうち、上記オフセット調整回路の制御に応じて選択した一部のトランジスタの電流経路を遮断する遮断回路とを含む。
【００２４】
好適に、上記検出回路は、終段の上記増幅段から出力される差動電圧の一方の電圧が他方の電圧より高い場合に第１信号を出力し、当該一方の電圧が当該他方の電圧より低い場合に第２信号を出力し、上記オフセット調整回路は、上記検出回路の出力信号が上記第１信号から上記第２信号へ若しくは上記第２信号から上記第１信号へ変化したとき、上記調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する。
【００２５】
本発明の第２の観点に係る信号強度検出回路は、縦続に結合された複数の上記増幅段と、上記複数の増幅段からそれぞれ出力される信号に基づいて、初段の上記増幅段に入力される信号の強度を示す信号強度表示信号を生成する信号生成回路と、上記入力電圧設定回路と、上記オフセット調整回路と、上記検出回路とを備える。
【００２６】
好適に、上記信号生成回路は、上記複数の増幅段からそれぞれ出力される信号の振幅に応じた振幅信号を生成する複数の振幅検出回路と、上記複数の振幅検出回路において生成される複数の上記振幅信号を合成し、当該合成結果に応じた上記信号強度表示信号を出力する信号合成回路とを有する。
【００２７】
本発明の第３の観点は、縦続に結合された複数の増幅段を有する増幅回路のオフセット電圧調整方法に関するものであり、上記オフセット電圧調整方法は、上記複数の増幅段の入力電圧をそれぞれゼロに設定するゼロ電圧入力工程と、上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整する複数の調整工程とを有し、上記調整工程は、調整対象の増幅段のオフセット電圧を変化させる第１の工程と、上記第１の工程において、終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する第２の工程と、上記第２の工程において終段の上記増幅段の出力電圧がゼロ付近にあることが検出されると、上記調整対象の増幅段のオフセット電圧を保持し、当該調整対象の増幅段に対する上記入力電圧のゼロ設定を解除する第３の工程とを含む。
【発明の効果】
【００２８】
本発明によれば、縦続に結合された複数の増幅段においてそれぞれ発生するオフセット電圧を適切に調整できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係る信号強度検出回路の構成の一例を示す図である。
【図２】第１の実施形態に係る差動アンプの構成の一例を示す図である。
【図３】図２に示す差動アンプにおけるオフセット調整用可変抵抗の第１の構成例を示す図である。
【図４】図２に示す差動アンプにおけるオフセット調整用可変抵抗の第２の構成例を示す図である。
【図５】オフセット電圧調整の全体の流れを例示するフローチャートである。
【図６】図５に示すフローチャートにおける各差動アンプのオフセット電圧調整工程のフローを例示する図である。
【図７】図２に示す差動アンプにおいて可変抵抗の抵抗値を変化させたときの正相電圧及び逆相電圧の変化、並びに、検出回路の検出信号の変化を説明するための図である。
【図８】第２の実施形態に係る信号強度検出回路における差動アンプの構成の一例を示す図である。
【図９】図８に示す差動アンプにおいて可変抵抗の抵抗値を変化させたときの正相電圧及び逆相電圧の変化、並びに、検出回路の検出信号の変化を説明するための図である。
【図１０】本発明の他の実施形態に係る信号強度検出回路におけるオフセット電圧調整の全体の流れを例示するフローチャートである。
【図１１】図１０に示すフローチャートにおける各差動アンプのオフセット電圧調整工程のフローを例示する図である。
【図１２】中間周波信号の増幅回路及びＲＳＳＩの検出回路の従来例を示す図である。
【図１３】図１２に示す回路におけるオフセット減算回路の構成を示す図である。
【発明を実施するための形態】
【００３０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る信号強度検出回路の構成の一例を示す図である。
図１に示す信号強度検出回路は、縦続に結合された６段の差動アンプ１０−１〜１０−６と、スイッチ回路２０−１〜２０−６と、オフセット調整回路３０と、検出回路４０と、信号生成回路５０とを有する。信号生成回路５０は、振幅検出回路５１−１〜５１−６と、ローパスフィルタ５２とを有する。
差動アンプ１０−１〜１０−６は、本発明における増幅段の一例である。
スイッチ回路２０−１〜２０−６は、本発明におけるスイッチ回路の一例である。
オフセット調整回路３０は、本発明におけるオフセット調整回路の一例である。
検出回路４０は、本発明における検出回路の一例である。
信号生成回路５０は、本発明における信号生成回路の一例である。
振幅検出回路５１−１〜５１−６は、本発明における振幅検出回路の一例である。
【００３１】
差動アンプ１０−１〜１０−６は、入力される差動電圧を所定のゲインで増幅し、その増幅結果を差動電圧として出力する。
初段の差動アンプ１０−１は、信号強度の検出対象となる差動信号Ｓｉｎを入力して増幅し、その増幅結果を後段の差動アンプ１０−２に出力する。差動アンプ１０−ｋ（「ｋ」は２から５までの整数を示す。以下同じ。）は、前段の差動アンプ１０−（ｋ−１）から入力した差動信号を増幅し、その増幅結果を後段の差動アンプ１０−（ｋ＋１）に出力する。終段の差動アンプ１０−６は、前段の差動アンプ１０−５から入力した差動信号を増幅し、その増幅結果を差動信号Ｓｏｕｔとして出力する。
【００３２】
差動アンプ１０−１〜１０−６は、オフセット調整回路３０の制御に応じてそれぞれオフセット電圧が変化するように構成されている。すなわち、差動アンプ１０−ｉ（「ｉ」は１から６までの整数を示す。以下同じ。）は、オフセット調整回路３０が生成する調整信号Ａｉに応じてオフセット電圧が変化する。
【００３３】
図２は、差動アンプ１０−ｉ（ｉ＝１〜６）の構成の一例を示す図である。
図２に示す差動アンプ１０−ｉは、定電流源１１と、ＮＭＯＳ型のトランジスタＭ１，Ｍ２を含むトランジスタ対１２と、調整信号Ａｉに応じて抵抗値が変化する可変抵抗１３，１４とを有する。
トランジスタ対１２は、本発明におけるトランジスタ対の一例である。
可変抵抗１３，１４は、本発明における可変抵抗の一例である。
【００３４】
トランジスタＭ１及びＭ２のソースが共通に接続され、その共通のソースが定電流源１１に接続される。定電流源１１は、トランジスタＭ１のソース電流とトランジスタＭ２のソース電流との和を一定に保つ。トランジスタＭ１のドレインが可変抵抗１３を介して電源電圧ＶＤＤに接続され、トランジスタＭ２のドレインが可変抵抗１４を介して電源電圧ＶＤＤに接続される。
【００３５】
差動アンプ１０−ｉに入力される差動電圧は、正相電圧Ｖｉｎ＋と逆相電圧Ｖｉｎ−を含んでおり、正相電圧Ｖｉｎ＋がトランジスタＭ１のゲートに入力され、逆相電圧Ｖｉｎ−がトランジスタＭ２のゲートに入力される。
差動アンプ１０−ｉから出力される差動電圧は、正相電圧Ｖｏｕｔ＋と逆相電圧Ｖｏｕｔ−を含んでおり、トランジスタＭ２のドレインと可変抵抗１４との接続ノードから正相電圧Ｖｏｕｔ＋が出力され、トランジスタＭ１のドレインと可変抵抗１３との接続ノードから逆相電圧Ｖｏｕｔ−が出力される。
【００３６】
可変抵抗１３，１４の詳細な構成について、図３，図４を参照して説明する。
【００３７】
図３は、可変抵抗１３，１４の一構成例を示す図である。
図３の例において、可変抵抗１３はＰＭＯＳ型のトランジスタＭ３及びＭ３−１〜Ｍ３−ｊとスイッチ回路ＳＷ１−１〜ＳＷ１−ｊを有し、可変抵抗１４はＰＭＯＳ型のトランジスタＭ４及びＭ４−１〜Ｍ４−ｊとスイッチ回路ＳＷ２−１〜ＳＷ２−ｊを有する。
スイッチ回路ＳＷ１−１〜ＳＷ１−ｊ並びにＳＷ２−１〜ＳＷ２−ｊは、本発明における遮断回路の一例である。
【００３８】
トランジスタＭ３及びＭ３−１〜Ｍ３−ｊは、トランジスタＭ１のドレインと電源電圧ＶＤＤとの間に並列に接続される。トランジスタＭ３のゲートには、バイアス電圧Ｖｂ１が入力される。トランジスタＭ３−ｎ（「ｎ」は１からｊまでの整数を示す。以下同じ。）のゲートには、スイッチ回路ＳＷ１−ｎを介してバイアス電圧Ｖｂ１が入力される。スイッチ回路ＳＷ１−ｎは、オフセット調整回路３０から供給される調整信号Ａｉに応じて、トランジスタＭ３−ｎのゲートにバイアス電圧Ｖｂ１を入力するか、又は、トランジスタＭ３−ｎのゲートとソースを接続する。
トランジスタＭ４及びＭ４−１〜Ｍ４−ｊは、トランジスタＭ２のドレインと電源電圧ＶＤＤとの間に並列に接続される。トランジスタＭ４のゲートには、バイアス電圧Ｖｂ１が入力される。トランジスタＭ４−ｎのゲートには、スイッチ回路ＳＷ２−ｎを介してバイアス電圧Ｖｂ１が入力される。スイッチ回路ＳＷ２−ｎは、オフセット調整回路３から供給される調整信号Ａｉに応じて、トランジスタＭ４−ｎのゲートにバイアス電圧Ｖｂ１を入力するか、又は、トランジスタＭ４−ｎのゲートとソースを接続する。
【００３９】
トランジスタＭ３−ｎのゲートにバイアス電圧Ｖｂ１が入力されるようにスイッチ回路ＳＷ１−ｎが設定されると、トランジスタＭ３−ｎにはバイアス電圧Ｖｂ１に応じた電流が流れる。他方、トランジスタＭ３−ｎのゲートとソースが接続されるようにスイッチ回路ＳＷ１−ｎが設定されると、トランジスタＭ３−ｎはオフ状態となってその電流経路が遮断される。従って、調整信号Ａｉに応じてスイッチ回路ＳＷ１−１〜ＳＷ１−ｊの接続が切り替えられることにより、トランジスタＭ３−１〜Ｍ３−ｊに流れる電流が変化し、これに応じて可変抵抗１３の抵抗値が変化することになる。
可変抵抗１４についても同様であり、調整信号Ａｉに応じてスイッチ回路ＳＷ２−１〜ＳＷ２−ｊの設定が切り替えられることによりその抵抗値が変化することになる。
【００４０】
図４は、可変抵抗１３，１４の他の構成例を示す図である。
図４の例において、可変抵抗１３はＰＭＯＳ型のトランジスタＭ３及びＭ３−１〜Ｍ３−ｊとスイッチ回路ＳＷ３−１〜ＳＷ３−ｊを有し、可変抵抗１４はＰＭＯＳ型のトランジスタＭ４及びＭ４−１〜Ｍ４−ｊとスイッチ回路ＳＷ４−１〜ＳＷ４−ｊを有する。
スイッチ回路ＳＷ３−１〜ＳＷ１−ｊ並びにＳＷ４−１〜ＳＷ４−ｊは、本発明における遮断回路の一例である。
【００４１】
トランジスタＭ３及びＭ３−１〜Ｍ３−ｊは、トランジスタＭ１のドレインと電源電圧ＶＤＤとの間に並列に接続されており、その各ゲートにはバイアス電圧Ｖｂ１が入力される。スイッチ回路ＳＷ３−ｎは、トランジスタＭ３−ｎのドレインとトランジスタＭ１のドレインとの間の電流経路に設けられており、調整信号Ａｉに応じてオン又はオフする。スイッチ回路ＳＷ４−ｎは、トランジスタＭ４−ｎのドレインとトランジスタＭ２のドレインとの間の電流経路に設けられており、調整信号Ａｉに応じてオン又はオフする。
【００４２】
スイッチ回路ＳＷ３−ｎがオンするように設定されると、トランジスタＭ３−ｎにはバイアス電圧Ｖｂ１に応じた電流が流れる。他方、スイッチ回路ＳＷ３−ｎがオフするように設定されると、トランジスタＭ３−ｎの電流が遮断される。従って、調整信号Ａｉに応じてスイッチ回路ＳＷ３−１〜ＳＷ３−ｊのオンオフが切り替えられることにより、トランジスタＭ３−１〜Ｍ３−ｊに流れる電流が変化し、これに応じて可変抵抗１３の抵抗値が変化することになる。
可変抵抗１４についても同様であり、調整信号Ａｉに応じてスイッチ回路ＳＷ４−１〜ＳＷ４−ｊの設定が切り替えられることによりその抵抗値が変化することになる。
【００４３】
なお、図４の例ではトランジスタＭ３−ｎ（Ｍ４−ｎ）のドレイン側に直列にスイッチ回路ＳＷ３−ｎ（ＳＷ４−ｎ）を設けているが、このスイッチ回路ＳＷ３−ｎ（ＳＷ４−ｎ）はトランジスタＭ３−ｎ（Ｍ４−ｎ）のソース側に直列に設けてもよい。
以上が、可変抵抗１３，１４についての説明である。
【００４４】
図１に戻る。
信号生成回路５０は、差動アンプ１０−１〜１０−６の各段から出力される信号に基づいて、差動信号Ｓｉｎの強度を示す信号強度表示信号ＳＩを生成する。例えば、信号生成回路５０は、差動アンプ１０−１〜１０−６の各段から出力される信号の振幅を加算した結果に応じた信号強度表示信号ＳＩを生成する。
【００４５】
振幅検出回路５１−ｉ（ｉ＝１〜６）は、差動アンプ１０−ｉから出力される差動信号の振幅に応じた振幅信号を生成する。例えば振幅検出回路５１−ｉは、差動アンプ１０−ｉの出力差動信号を全波整流若しくは半波整流し、その整流波形を持った電流を振幅信号として出力する。
【００４６】
振幅検出回路５１−１〜５１−６の振幅信号の出力端子は、ノードＮ１において共通に接続される。これにより、振幅検出回路５１−１〜５１−６から電流として出力される振幅信号がノードＮ１において合成（加算）される。
なお、振幅検出回路５１−１〜５１−６の出力端子が共通接続されたノードＮ１を含む回路は、本発明における信号合成回路の一例である。
【００４７】
ローパスフィルタ５２は、ノードＮ１において合成された振幅検出回路５１−１〜５１−６の振幅信号に含まれる高周波成分（脈動成分）を除去する。図１の例において、ローパスフィルタ５２は、ノードＮ１と電源電圧ＶＤＤとの間に並列接続された抵抗Ｒ１とキャパシタＣ１を含む。
ローパスフィルタ５２によって高周波成分を除去された振幅信号の合成結果が、ノードＮ１において信号強度表示信号ＳＩとして出力される。
【００４８】
スイッチ回路２０−ｉ（ｉ＝１〜６）は、差動アンプ１０−ｉの差動電圧の入力端子対に接続される。スイッチ回路２０−ｉは、オフセット調整回路３０の制御に従って差動アンプ１０−ｉの入力端子対を短絡することにより、差動アンプ１０−ｉの入力電圧をゼロに設定する。
【００４９】
検出回路４０は、終段の差動アンプ１０−６から出力される差動信号Ｓｏｕｔの電圧がゼロ付近にあるか否かを検出する。例えば検出回路４０は、差動信号Ｓｏｕｔにおける正相電圧Ｖａと逆相電圧Ｖｂの大小関係を比較するコンパレータとして動作する。具体的には、検出回路４０は、正相電圧Ｖａが逆相電圧Ｖｂより高い場合に「０」（ローレベル）、正相電圧Ｖａが逆相電圧Ｖｂより低い場合に「１」（ハイレベル）となる検出信号Ｚｄｅｔを出力する。
【００５０】
オフセット調整回路３０は、差動アンプ１０−１〜１０−６のオフセット電圧を終段から初段に向かって順に調整する。すなわち、オフセット調整回路３０は、差動アンプ１０−６，１０−５，…，１０−２，１０−１の順番でオフセット電圧調整を行う。
【００５１】
オフセット調整回路３０は、第ｉ段の差動アンプ１０−ｉ（ｉ＝１〜６）のオフセット電圧を調整する場合、差動アンプ１０−ｉの入力電圧がゼロになるようにスイッチ回路２０−ｉを短絡させた状態で、差動アンプ１０−ｉのオフセット電圧を変化させる。すなわちオフセット調整回路３０は、スイッチ回路２０−ｉをオンに設定した状態で、調整信号Ａｉにより差動アンプ１０−ｉのオフセット電圧を変化させる。また、オフセット調整回路３０は、このオフセット電圧の変化の過程において、検出回路４０の検出結果（検出信号Ｚｄｅｔ）を監視する。そして、差動信号Ｓｏｕｔの電圧がゼロ付近にあることを検出回路４０が検出すると（検出信号Ｚｄｅｔの値が「１」から「０」若しくは「０」から「１」へ変化すると）、オフセット調整回路３０は、差動アンプ１０−ｉのオフセット電圧を保持するとともに、スイッチ回路２０−ｉをオンからオフに切り替えて差動アンプ１０−ｉの入力電圧のゼロ設定を解除する。
【００５２】
オフセット調整回路３０は、例えば、調整信号Ａ１〜Ａ６を記憶するレジスタを有する。オフセット調整回路３０は、差動アンプ１０−ｉのオフセット電圧調整において、差動信号Ｓｏｕｔの電圧がゼロ付近にあることを検出回路４０が検出したとき、調整信号Ａｉを上記のレジスタに記憶する。その後、オフセット調整回路３０は、レジスタに記憶した一定の調整信号Ａｉを差動アンプ１０−ｉに入力する。
【００５３】
ここで、図１に示す信号強度検出回路における入力信号強度の検出動作について説明する。
【００５４】
振幅検出回路５１−１〜５１−６において生成される各振幅信号は、差動アンプ１０−１〜１０−６において増幅された差動信号Ｓｉｎの振幅を検出した信号であるため、これらの振幅信号を合成（加算）して高周波成分（脈動成分）を除去することにより得られる信号強度表示信号ＳＩは、差動信号Ｓｉｎの振幅（信号強度）に応じて増減する信号となる。
【００５５】
また、差動信号Ｓｉｎの振幅が増大するにつれて、縦続接続された差動アンプ１０−１〜１０−６の出力信号が後段側から順に飽和する。すなわち、過大な振幅を持つ差動信号が差動アンプに入力された場合、トランジスタＭ１及びＭ２の一方が導通状態になるとともに他方が遮断状態になるため、正相電圧Ｖｏｕｔ＋と逆相電圧Ｖｏｕｔ−のレベルが定電流源１１の電流値と可変抵抗１３，１４の抵抗値に応じた一定のレベルに制限される（図２）。振幅検出回路５１−１〜５１−６の振幅信号が高ゲイン側から順に飽和していくと、振幅信号の加算結果として得られる信号強度表示信号ＳＩは、差動信号Ｓｉｎの信号強度の擬似的な対数値を表す信号となる。
【００５６】
このように、図１に示す信号強度検出回路では、差動信号Ｓｉｎの信号強度の対数値を示す信号強度表示信号ＳＩが得られるため、限られた電圧範囲内において信号強度の広範囲な変化を検出できる。
【００５７】
次に、図１に示す信号強度検出回路のオフセット電圧調整動作について、図５〜図７を参照して説明する。
【００５８】
図５は、図１に示す信号強度検出回路におけるオフセット電圧調整の全体の流れを例示するフローチャートである。
図６は、図５に示すフローチャートにおける各差動アンプのオフセット電圧調整工程（ＳＴ１０３〜ＳＴ１０８）のフローを例示する図である。
図７は、図２に示す差動アンプ（１０−１〜１０−６）において可変抵抗１３，１４の抵抗値ｒ１３，ｒ１４を変化させたときの正相電圧Ｖａ及び逆相電圧Ｖｂの変化、並びに、検出信号Ｚｄｅｔの変化を説明するための図である。図７（Ａ），（Ｂ）の横軸は可変抵抗１３の抵抗値ｒ１３及び可変抵抗１４の抵抗値ｒ１４の変化を表し、図７（Ａ）の縦軸は正相電圧Ｖａ及び逆相電圧Ｖｂを表し、図７（Ｂ）の縦軸は検出信号Ｚｄｅｔのレベルを表す。
【００５９】
まずステップＳＴ１０１において、オフセット調整回路３０は、差動アンプ１０−１〜１０−６の入力電圧が全てゼロになるように、スイッチ回路２０−１〜２０−６を全てオン状態に設定する。これにより、差動信号Ｓｏｕｔの電圧は、終段の差動アンプ１０−６のオフセット電圧と等しくなる。
【００６０】
またステップＳＴ１０２において、オフセット調整回路３０は、差動アンプ１０−１〜１０−６の可変抵抗１３，１４（図２）を所定の初期値に設定する。例えば、オフセット調整回路３０は、各差動アンプにおける可変抵抗１３の抵抗値ｒ１３が最大値、可変抵抗１４の抵抗値ｒ１４が最小値となるように調整信号Ａ１〜Ａ６を初期設定する。これにより、終段の差動アンプ１０−６において抵抗値ｒ１４が抵抗値ｒ１３より十分小さくなるため、可変抵抗１４の電圧降下が可変抵抗１３の電圧降下に比べて相対的に小さくなり、差動アンプ１０−６から出力される正相電圧Ｖａが逆相電圧Ｖｂより相対的に高くなる（図７（Ａ））。差動アンプ１０−６のオフセット電圧は、正側（Ｖａ＞Ｖｂ）の極性の最大値となる。また、このとき、検出信号Ｚｄｅｔは「０」（ローレベル）になる（図７（Ｂ））。
【００６１】
ステップＳＴ１０１，ＳＴ１０２において初期設定を行った後、オフセット調整回路３０は、まず終段の差動アンプ１０−６についてオフセット電圧調整を行う（ステップＳＴ１０３）
【００６２】
ステップＳＴ２０１において、オフセット調整回路３０は、検出回路４０の検出信号Ｚｄｅｔが「１」か否かを判定する。初期状態において検出信号Ｚｄｅｔは「０」になっているので、オフセット調整回路３０はステップＳＴ２０２に移行し、可変抵抗１３，１４の調整が可能か否かを判定する。初期状態の抵抗値ｒ１３，ｒ１４は調整可能なので、オフセット調整回路３０はステップＳＴ２０３に移行する。ステップＳＴ２０３において、オフセット調整回路３０は、抵抗値ｒ１３が最大値から１段階小さくなり、抵抗値ｒ１４が最小値から１段階大きくなるように差動アンプ１０−６の調整信号Ａ６を変更する。抵抗値ｒ１３が小さくなるとともに抵抗値ｒ１４が大きくなると、図７（Ａ）に示すように、正相電圧Ｖａが低下するとともに逆相電圧Ｖｂが上昇するため、差動アンプ１０−６のオフセット電圧（Ｖａ−Ｖｂ）が低下する。
【００６３】
そしてオフセット調整回路３０は、再びステップＳＴ２０１に戻り、検出回路４０の検出信号Ｚｄｅｔが「１」か否かを判定する。検出信号Ｚｄｅｔが「０」の場合、オフセット調整回路３０は、上記と同様にステップＳＴ２０２，ＳＴ２０３を実行する。ステップＳＴ２０３が実行されることにより、抵抗値ｒ１３が更に１段階小さくなるとともに抵抗値ｒ１４が更に１段階大きくなり、差動アンプ１０−６のオフセット電圧（Ｖａ−Ｖｂ）が更に低下する。オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化するまでステップＳＴ２０１〜ＳＴ２０３を繰り返す。
【００６４】
差動アンプのオフセット電圧には、抵抗値ｒ１３と抵抗値ｒ１４の違いに起因するオフセット成分のほか、トランジスタＭ１，Ｍ２の特性（スレッショルド電圧、直流ゲイン等）のばらつきに起因するオフセット成分が含まれている。検出回路４０の検出信号Ｚｄｅｔが「０」から「１」に変化するとき、このような種々の要因により生じるオフセット電圧がほぼゼロになっている。
【００６５】
オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化すると、ステップＳＴ２０１からステップＳＴ２０５へ移行し、そのときの抵抗値ｒ１３及びｒ１４を保持する。具体的には、オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化したときの調整信号Ａ６を不図示のレジスタに記憶する。以降、オフセット調整回路３０は、レジスタに記憶した調整信号Ａ６を差動アンプ１０−６に入力する。すなわち、オフセット調整回路３０は、オフセット電圧がゼロ付近になるように調整された差動アンプ１０−６の抵抗値ｒ１３及びｒ１４を維持する。
このようにして差動アンプ１０−６のオフセット電圧調整が完了すると、オフセット調整回路３０は、スイッチ回路２０−６をオン状態からオフ状態に切り替え、差動アンプ１０−６の入力電圧のゼロ設定を解除する（ステップＳＴ２０６）。
【００６６】
なお、抵抗値ｒ１３を最大値から最小値へ変化させるとともに抵抗値ｒ１４を最少値から最大値へ変化させたにも関わらず検出信号Ｚｄｅｔが「１」へ変化しない場合、オフセット調整回路３０はステップＳＴ２０２からステップＳＴ２０４へ移行する。ステップＳＴ２０４において、オフセット調整回路３０は、オフセット電圧の調整に不具合が生じたことを示すエラー信号を図示しない上位装置等に出力する。
【００６７】
差動アンプ１０−６のオフセット電圧調整が完了すると、次にオフセット調整回路３０は、その前段の差動アンプ１０−５についてオフセット電圧調整を行う（ステップＳＴ１０４）。
【００６８】
差動アンプ１０−６のオフセット電圧調整が完了したとき、スイッチ回路２０−６がオフ状態に設定されるため、差動アンプ１０−５の出力電圧が差動アンプ１０−６を介して差動信号Ｓｏｕｔとして出力される。このとき、差動アンプ１０−６のオフセット電圧がほぼゼロに調整されているため、差動信号Ｓｏｕｔは差動アンプ１０−６のオフセット電圧成分をほとんど含んでおらず、前段の差動アンプ１０−５の出力電圧にほぼ比例する。また、このとき、差動アンプ１０−５の入力電圧がスイッチ回路２０−５によりゼロに設定されているため、差動アンプ１０−５の出力電圧はそのオフセット電圧と等しくなっている。従って、差動信号Ｓｏｕｔの電圧は、差動アンプ１０−５のオフセット電圧にほぼ比例した電圧となっている。
【００６９】
上記のように、差動信号Ｓｏｕｔの電圧が差動アンプ１０−５のオフセット電圧にほぼ比例しているため、そのオフセット電圧の調整は、終段の差動アンプ１０−６と同様に、差動信号Ｓｏｕｔの電圧をゼロへ近づけるように行われる。
すなわち、オフセット調整回路３０は、検出回路４０の検出信号Ｚｄｅｔに基づいて、差動信号Ｓｏｕｔの電圧がほぼゼロになるように差動アンプ１０−５の調整信号Ａ５を調整する。差動アンプ１０−５のオフセット電圧調整は、例えば既に説明した図６に示すフローに沿って行われる。ステップＳＴ１０２の初期設定によって抵抗値ｒ１４が抵抗値ｒ１３より十分小さくなっているため、フローの初期において検出信号Ｚｄｅｔは「０」になっている。オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化するまで、抵抗値ｒ１４を増大させるとともに抵抗値ｒ１３を減少させる（ステップＳＴ２０１〜ＳＴ２０３）。検出信号Ｚｄｅｔが「０」から「１」に変化すると、オフセット調整回路３０は、そのときの調整信号Ａ５をレジスタに記憶し（ステップＳＴ２０５）、スイッチ回路２０−５をオン状態からオフ状態へ切り替える（ステップＳＴ２０６）。
【００７０】
オフセット調整回路３０は、上記と同様なオフセット電圧調整を、更に前段の差動アンプについても行う（ステップＳＴ１０５〜ＳＴ１０８）。
各ステップにおいてオフセット電圧が調整されるとき、調整対象の差動アンプから出力されるオフセット電圧は、後段の差動アンプを介して検出回路４０に入力される。このとき、後段の差動アンプは既にオフセット電圧調整が完了しているため、検出回路４０に入力される電圧は、後段の差動アンプのオフセット電圧による誤差をほとんど含んでいない。従って、オフセット調整回路３０は、検出回路４０の検出信号Ｚｄｅｔに基づいて、調整対象の差動アンプのオフセット電圧を調整できる。
【００７１】
以上説明したように、本実施形態によれば、縦続に直流結合された差動アンプ１０−１〜１０−６のオフセット電圧が終段から初段に向かって順に調整される。第ｉ段目の差動アンプ１０−ｉが調整される場合、その差動アンプ１０−ｉの入力電圧がゼロに設定された状態で、終段の差動アンプ１０−６の出力電圧がゼロ付近にあるか否かをモニターしながら、差動アンプ１０−ｉのオフセット電圧が可変される。そして、差動アンプ１０−６の出力電圧がゼロ付近にあることが検出されると、そのときの差動アンプ１０−ｉのオフセット電圧が保持されるとともに、差動アンプ１０−ｉの入力電圧のゼロ設定が解除される。
従って、本実施形態によれば、縦続接続された複数段の差動アンプのオフセット電圧をそれぞれゼロ付近に調整することができる。各段のオフセット電圧を調整することにより、前段のオフセット電圧が増幅されて後段に伝搬されることによる過大なオフセット電圧の発生を防止できる。従って、許容範囲を超えるオフセット電圧が差動アンプに入力されることによる信号の歪みの増大を効果的に抑制して、所望のゲインを得ることができる。
【００７２】
また、図１２に示す従来の回路では、過大なオフセット電圧に起因する信号の歪みによって所望のゲインが得られないため、微小信号を十分に増幅できず、最小受信感度が劣化するという問題がある。本実施形態によれば、各段のオフセット電圧をゼロ付近に調整することによって所望のゲインが得られるため、最少受信感度の劣化を有効に防止できる。
【００７３】
更に、図１２に示す従来の回路では、オフセット電圧を除去するためにオフセット減算回路を設けているが、このオフセット減算回路は信号系に挿入されたアンプであり、図１３に示すように定常的な電流が流れる回路構成になっているため、消費電力が大きいという問題がある。本実施形態によれば、図２に示すように可変抵抗の抵抗値を可変させることによってオフセット電圧の調整を行うため、信号系にアンプを設ける従来の回路に比べて消費電力を低減できる。
【００７４】
また、図１２に示す従来の回路では、オフセット電圧を除去するためにローパスフィルタ（Ｃ１０１，Ｒ１０１，Ｒ１０２）を帰還回路として設けているが、帰還系を安定させるためにはローパスフィルタのカットオフ周波数を十分低くする必要があり、そのため、キャパシタＣ１０１の容量値や抵抗Ｒ１０１，Ｒ１０２の抵抗値がかなり大きくなる。ＩＣの内部にローパスフィルタを形成する場合、ポリシリコン抵抗や拡散抵抗などの抵抗素子、ポリシリコンや金属等の電極を形成したキャパシタ、ＭＯＳ構造のキャパシタなどが一般に用いられる。抵抗値や容量値が大きくなると、これらの抵抗素子やキャパシタを形成するために広いチップ面積が必要になるという問題が生じる。本実施形態によれば、そのようなローパスフィルタの帰還回路を用いることなくオフセット電圧を調整できるため、従来の回路に比べてチップ面積を小さくすることができ、コストを削減できる。
【００７５】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００７６】
第２の実施形態に係る信号強度検出回路は、差動アンプ１０−１〜１０−６の回路構成に関して第１の実施形態に係る信号強度検出回路と異なっており、他の構成要素については第１の実施形態に係る信号強度検出回路と同様である。
【００７７】
図８は、第２の実施形態に係る信号強度検出回路における差動アンプ１０−ｉ（ｉ＝１〜６）の構成の一例を示す図である。
図８に示す差動アンプ１０−ｉは、定電流源１１と、ＮＰＮ型のバイポーラトランジスタＭ１Ａ，Ｍ２Ａを含むトランジスタ対１２Ａと、抵抗１３Ａ，１４Ａと、調整信号Ａｉに応じて抵抗値が変化する可変抵抗１５，１６とを有する。
トランジスタ対１２Ａは、本発明におけるトランジスタ対の一例である。
抵抗１３Ａ及び１４Ａを含む回路は、本発明における負荷回路の一例である。
可変抵抗１５，１６は、本発明における可変抵抗の一例である。
【００７８】
トランジスタＭ１Ａのエミッタが、可変抵抗１５を介して定電流源１１に接続される。また、トランジスタＭ２Ａのエミッタが、可変抵抗１６を介して定電流源１１に接続される。定電流源１１は、トランジスタＭ１Ａのエミッタ電流とトランジスタＭ２Ａのエミッタ電流との和を一定に保つ。トランジスタＭ１Ａのコレクタが抵抗１３Ａを介して電源電圧ＶＤＤに接続され、トランジスタＭ２Ａのコレクタが抵抗１４Ａを介して電源電圧ＶＤＤに接続される。
【００７９】
差動アンプ１０−ｉに入力される差動電圧のうち、正相電圧Ｖｉｎ＋がトランジスタＭ１Ａのベースに入力され、逆相電圧Ｖｉｎ−がトランジスタＭ２Ａのベースに入力される。
差動アンプ１０−ｉから出力される差動電圧のうち、正相電圧Ｖｏｕｔ＋がトランジスタＭ２Ａのコレクタと抵抗１４Ａとの接続ノードから出力され、逆相電圧Ｖｏｕｔ−がトランジスタＭ１Ａのドレインと抵抗１３Ａとの接続ノードから出力される。
【００８０】
可変抵抗１５，１６は、例えば図３，図４に示すように複数の並列接続されたトランジスタ（バイポーラトランジスタ，ＭＯＳＦＥＴ等）を含んでおり、調整信号Ａｉに応じて各トランジスタの電流を制御する。
【００８１】
本実施形態に係る信号強度検出回路におけるオフセット電圧の調整動作は、基本的に第１の実施形態に係る信号強度検出回路と同様であり、例えば図５，図６のフローチャートに沿って行われる。
【００８２】
図９は、図８に示す差動アンプにおいて可変抵抗１５，１６の抵抗値ｒ１５，ｒ１６を変化させたときの正相電圧Ｖａ及び逆相電圧Ｖｂの変化、並びに、検出信号Ｚｄｅｔの変化を説明するための図である。図９（Ａ），（Ｂ）の横軸は可変抵抗１５の抵抗値ｒ１５及び可変抵抗１６の抵抗値ｒ１６の変化を表し、図９（Ａ）の縦軸は正相電圧Ｖａ及び逆相電圧Ｖｂを表し、図９（Ｂ）の縦軸は検出信号Ｚｄｅｔのレベルを表す。
【００８３】
本実施形態では、各差動アンプの可変抵抗１５，１６の抵抗値を初期設定するステップＳＴ１０２（図５）において、抵抗値ｒ１５を最小値に設定するとともに抵抗値ｒ１６を最大値に設定する。すなわち、抵抗値ｒ１６を抵抗値ｒ１５に比べて十分に大きくする。これにより、各差動アンプのオフセット電圧調整の初期状態において、可変抵抗１６に流れる電流が可変抵抗１５に流れる電流に比べて小さくなり、正相電圧Ｖｉｎ＋が逆相電圧Ｖｉｎ−に比べて高くなる。調整対象の差動アンプにおいて正相電圧Ｖｉｎ＋が逆相電圧Ｖｉｎ−より高くなると、最終段の差動アンプ１０−６においても正相電圧Ｖａが逆相電圧Ｖｂより高くなる（図９（Ａ））。その結果、オフセット電圧調整の初期状態において、検出信号Ｚｄｅｔは「０」（ローレベル）になる（図９（Ｂ））。
【００８４】
検出信号Ｚｄｅｔが「０」の場合、本実施形態では、可変抵抗１５，１６の抵抗値を変更するステップＳＴ２０３（図６）において、抵抗値ｒ１５が１段階大きくなるとともに抵抗値ｒ１６が１段階小さくなるように調整信号Ａｉが変更される。抵抗値ｒ１５が大きくなるとともに抵抗値ｒ１６が小さくなると、図９（Ａ）に示すように、正相電圧Ｖａが低下するとともに逆相電圧Ｖｂが上昇するため、差動アンプ１０−６のオフセット電圧（Ｖａ−Ｖｂ）が低下する。差動アンプ１０−６のオフセット電圧がゼロに近づいて、検出信号Ｚｄｅｔが「０」から「１」に立ち上がるまで、抵抗値ｒ１５，ｒ１６の変更が繰り返される。
【００８５】
このように、本実施形態においても、第１の実施形態と同様に、各差動アンプにおいて発生するオフセット電圧を調整できるため、第１の実施形態と同様の効果を奏することができる。
【００８６】
以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【００８７】
上述の実施形態では、オフセット電圧調整を開始する際、全差動アンプの入力電圧をゼロに設定するとともに全差動アンプの可変抵抗を所定の初期値に設定しているが（図５，ステップＳＴ１０１，ＳＴ１０２）、本発明はこれに限定されない。本発明の他の実施形態では、例えば図１０，図１１に示すように、各差動アンプの調整を行う際に入力電圧のゼロ設定と可変抵抗の初期設定を行うようにしてもよい。
【００８８】
図１０は、本発明の他の実施形態に係る信号強度検出回路におけるオフセット電圧調整の全体の流れを例示するフローチャートであり、終段（１０−６）から初段（１０−１）に向かって順にオフセット電圧調整（ＳＴ１２１〜ＳＴ１２６）を行うことを示している。
図１１は、図１０に示すフローチャートにおける各差動アンプのオフセット電圧調整工程（ＳＴ２２１、ＳＴ２２２、ＳＴ２０１〜ＳＴ２０６）のフローを例示する図である。各差動アンプのオフセット電圧調整を開始するとき、その差動アンプの入力電圧がゼロに設定され（ステップＳＴ２２１）、可変抵抗が所定の初期値に設定される（ステップＳＴ２２２）。後に続くフローは図６に示すフローチャートと同じである。
【００８９】
更に本発明の他の実施形態では、差動アンプの入力電圧のゼロ設定及び可変抵抗の初期設定のうち、一方の設定をオフセット電圧調整前の全ての差動アンプについて一律に行い、他方の設定を各差動アンプのオフセット電圧調整開始時に行うようにしてもよい。
【００９０】
また、上述した実施形態では、差動アンプの入力電圧をゼロに設定するため、差動アンプの入力端子対を短絡するスイッチ回路（２０−１〜２０−６）を設けているが、本発明はこれに限定されない。本発明の他の実施形態では、例えば、差動アンプの入力端子対に共通のバイアス電圧を入力してもよい。この場合、前段の差動アンプと後段の差動アンプとの接続ラインを遮断するようにスイッチ回路を設けてもよい。
【００９１】
また、図２に例示する差動アンプでは、トランジスタ対の２つのトランジスタ（Ｍ１，Ｍ２）に接続される負荷抵抗が何れも可変抵抗（１３，１４）になっているが、本発明はこれに限定されない。本発明の他の実施形態では、トランジスタ対の２つのトランジスタに接続される負荷抵抗の一方を可変抵抗、他方を固定値の抵抗にしてもよい。
【００９２】
また、図８に例示する差動アンプでは、トランジスタ対の２つのトランジスタ（Ｍ１Ａ，Ｍ２Ａ）と電流源（１１）との間の２つの電流経路にそれぞれ可変抵抗（１５，１６）が設けられているが、本発明はこれに限定されない。本発明の他の実施形態では、トランジスタ対の２つのトランジスタと電流源との間の２つの電流経路のうち、一方の電流経路にのみ可変抵抗を設け、他方の電流経路には固定値の抵抗を設けるようにしてもよい。
【００９３】
また、図２に示す差動アンプにおいて可変抵抗（１３，１４）を構成するトランジスタ（ＳＷ１−１〜ＳＷ１−ｊ，ＳＷ２−１〜ＳＷ２−ｊ）は、全て同一のサイズに形成されていてもよいし、一部若しくは全部のトランジスタが異なるサイズに形成されていてもよい。後者の場合、例えば、一連のトランジスタのサイズ（ＭＯＳトランジスタの場合、例えばチャネル幅Ｗとチャネル長Ｌの比「Ｗ／Ｌ」）に規則的な重み付けを与えてもよい。また、この場合、抵抗値の粗調整を行う場合は比較的サイズの大きい（電流値の大きい）トランジスタを制御し、抵抗値の微調整を行う場合は比較的サイズの小さい（電流値の小さい）トランジスタを制御するようにしてもよい。
【００９４】
また、上記の実施形態では、オフセット電圧調整の初期において差動アンプのオフセット電圧を正相側の最大値に設定しているが、本発明はこれに限定されない。本発明の他の実施形態では、オフセット電圧調整の初期における差動アンプのオフセット電圧を逆相側の最大値に設定してもよいし、正相電圧と逆相電圧の中間付近に設定してもよい。
【００９５】
また、上述の実施形態では、各差動アンプのオフセット電圧を正相側の最大値から逆相側の最小値へ一方向に変化させているが、本発明はこれに限定されない。本発明の他の実施形態では、調整の初期段階においてオフセット電圧を一方向へ粗く変化させ、最終段のオフセット電圧の極性が反転する度に、オフセット電圧の変化方向を反転させるとともにオフセット電圧の変化量を段階的に細かくするようにしてもよい。これにより、オフセット電圧がゼロ付近になる最適な調整点を効率的に探索することができる。
【００９６】
また、上述した実施形態では、並列接続した複数のトランジスタによって可変抵抗を構成しているが、本発明はこれに限定されない。本発明の他の実施形態では、ポリシリコン抵抗等の複数の抵抗素子を有した抵抗回路により可変抵抗を構成し、各抵抗素子と直列若しくは並列に設けられたスイッチ回路をオン又はオフさせることにより、抵抗回路の全体の抵抗値を変化させるようにしてもよい。
【００９７】
また、上述した実施形態では差動入力差動出力型のアンプが縦続接続された構成を例を挙げているが、本発明の増幅段はこのような差動アンプに限定されない。例えば、シングル入力シングル出力型のアンプが縦続接続された構成や、差動入力シングル出力型のアンプとシングル入力差動出力型のアンプが交互に縦続接続された構成についても本発明は適用可能である。
【００９８】
また、本発明においてアンプや可変抵抗に用いられるトランジスタの種類は任意であり、ＭＯＳトランジスタでもバイポーラトランジスタでもよい。
【００９９】
また、本発明において縦続接続される増幅段の段数は任意であり、５段以下でも７段以上でもよい。
【符号の説明】
【０１００】
１０−１〜１０−６…差動アンプ、１１…電流源、１２，１２Ａ…トランジスタ対、２０−１〜２０−６…スイッチ回路、３０…オフセット調整回路、４０…検出回路、５０…信号生成回路、５１−１〜５１−６…振幅検出回路、５２…ローパスフィルタ、Ｒ１，１３Ａ，１４Ａ…抵抗、１３，１４，１５，１６…可変抵抗、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ３−１〜Ｍ３−ｊ，Ｍ４−１〜Ｍ４−ｊ…ＭＯＳトランジスタ、Ｍ１Ａ，Ｍ２Ａ…バイポーラトランジスタ
【技術分野】
【０００１】
本発明は、縦続に結合された複数の増幅段を有する増幅回路及び信号検出回路とそのオフセット電圧調整方法に係り、特に、オフセット電圧を適切に調整できる増幅回路及び信号検出回路に関するものである。
【背景技術】
【０００２】
一般に無線通信を行う通信装置においては、受信アンプのゲインや送信電力を適正な範囲に調整するための指標としてＲＳＳＩ（Received Signal Strength Indicator：受信信号強度表示信号）が用いられる。下記の非特許文献１には、中間周波信号の増幅とＲＳＳＩの検出を行う回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】Ｐｏ−Ｃｈｉｕｎ Ｈｕａｎｇ，他２名、「Ａ ２−Ｖ １０．７−ＭＨｚ ＣＭＯＳ Ｌｉｍｉｔｉｎｇ Ａｍｐｌｉｆｉｅｒ／ＲＳＳＩ」、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、（米国）、２０００年１０月、ＶＯＬ．３５、ＮＯ．１０、ｐ．１４７４−１４８０
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１２は、非特許文献１に記載される中間周波信号の増幅回路及びＲＳＳＩの検出回路の構成を示す図である。
図１２に示す回路は、縦続接続された７段のゲインセル回路１０２−１〜１０２−７によって中間周波数信号ＩＦ＿ｉｎを増幅する振幅制限アンプ１００と、振幅制限アンプ１００の出力信号を増幅する差動アンプ１０４と、中間周波数信号ＩＦ＿ｉｎを整流する整流器１０３−１と、ゲインセル回路１０２−１〜１０２−７の出力信号を整流する整流器１０３−２〜１０３−８と、ローパスフィルタを構成する抵抗Ｒ１０３及びキャパシタＣ１０２の並列回路とを有する。
【０００５】
ゲインセル回路１０２−１〜１０２−６は、それぞれ一定のゲインを有する差動アンプであり、中間周波信号ＩＦ＿ｉｎの振幅が増大すると後段のゲインセル回路から順に出力信号が飽和する。
【０００６】
整流器１０３−１は、中間周波信号ＩＦ＿ｉｎを整流する。整流器１０３−２〜１０３−８は、ゲインセル回路１０２−１〜１０２−７の各出力信号を整流する。整流器１０３−１〜１０３−８は、整流結果を電流として出力する。
【０００７】
整流器１０３−１〜１０３−８の各出力端子は、ノードＮ１０１において共通に接続される。これにより、整流器１０３−１〜１０３−８の出力電流がノードＮ１０１において加算される。抵抗Ｒ１０３及びキャパシタＣ１０２の並列回路（ローパスフィルタ）は、ノードＮ１０１において加算された電流に含まれる高周波成分（中間周波数成分）を除去する。
【０００８】
整流器１０３−１〜１０３−８の各出力電流は、中間周波信号ＩＦ＿ｉｎを整流した信号であることから、ノードＮ１０１に発生する信号ＲＳＳＩ＿ｏｕｔは、中間周波信号ＩＦ＿ｉｎの整流波形に含まれる高周波成分をローパスフィルタ（Ｒ１０３，Ｃ１０２）で除去した信号となる。すなわち、信号ＲＳＳＩ＿ｏｕｔは、中間周波信号ＩＦ＿ｉｎの振幅（信号強度）に応じて増減する信号となる。また、中間周波信号ＩＦ＿ｉｎの信号強度の増大に伴って後段のゲインセル回路から順に出力信号が飽和することから、信号ＲＳＳＩ＿ｏｕｔは、中間周波信号ＩＦ＿ｉｎの信号強度を区分的線形近似による擬似的な対数値で表した信号となる。
このように、図１２に示す回路では、中間周波信号ＩＦ＿ｉｎの信号強度の対数値を示す信号ＲＳＳＩ＿ｏｕｔが得られるため、限られた電圧範囲内において信号強度の広範囲な変化を検出できる。
【０００９】
一方、図１２に示す回路は、直流のオフセット電圧を負帰還制御によって除去するため、抵抗Ｒ１０１，Ｒ１０２及びキャパシタＣ１０１よりなるローパスフィルタと、オフセット減算回路１０１を有する。
ローパスフィルタ（Ｒ１０１，Ｒ１０２，Ｃ１０１）は、終段のゲインセル回路１０２−６から高周波成分を除去した直流のオフセット電圧成分を抽出してオフセット減算回路１０１に入力する。オフセット減算回路１０１は、ローパスフィルタ（Ｒ１０１，Ｒ１０２，Ｃ１０１）により抽出されたオフセット電圧成分を中間周波信号ＩＦ＿ｉｎから減算し、その減算結果を初段のゲインセル回路１０２−１に入力する。
【００１０】
図１３は、非特許文献１に記載されるオフセット減算回路１０１の構成を示す図である。
図１３に示すオフセット減算回路１０１は、ＮＭＯＳ型のトランジスタＭ１０１〜Ｍ１０４，Ｍ１０７〜Ｍ１１０と、ＰＭＯＳ型のトランジスタＭ１０５，Ｍ１０６を有する。トランジスタＭ１０１及びＭ１０２は増幅用の差動対を構成し、トランジスタＭ１０３及びＭ１０４はオフセット減算用の差動対を構成し、トランジスタＭ１０９は増幅用差動対に一定電流を流す定電流源を構成し、トランジスタＭ１１０はオフセット減算用差動対に一定電流を流す定電流源を構成し、トランジスタＭ１０５，Ｍ１０６は差動対の負荷抵抗を構成し、トランジスタＭ１０７，１０８はダイオード接続された負荷抵抗を構成する。
【００１１】
トランジスタＭ１０１及びＭ１０２のソースが共通に接続され、その共通のソースがトランジスタ１０９を介してグランド電位ＧＮＤに接続される。トランジスタＭ１０３及びＭ１０４のソースが共通に接続され、その共通のソースがトランジスタ１１０を介してグランド電位ＧＮＤに接続される。
トランジスタＭ１０１及びＭ１０４のドレインが共通に接続され、その共通のドレインがトランジスタＭ１０５を介して電源電圧ＶＤＤに接続されるとともに、トランジスタＭ１０７を介してグランド電位ＧＮＤに接続される。トランジスタＭ１０２及びＭ１０３のドレインが共通に接続され、その共通のドレインがトランジスタＭ１０６を介して電源電圧ＶＤＤに接続されるとともに、トランジスタＭ１０８を介してグランド電位ＧＮＤに接続される。
トランジスタＭ１０９及びＭ１１０のゲートに一定のバイアス電圧Ｖｂｉａｓ２が入力され、トランジスタＭ１０５及びＭ１０６のゲートに一定のバイアス電圧Ｖｂｉａｓ１が入力される。
【００１２】
中間周波信号ＩＦ＿ｉｎは、差動電圧として正相電圧Ｖｉｎ＋と逆相電圧Ｖｉｎ−を含んでおり、正相電圧Ｖｉｎ＋がトランジスタＭ１０１のゲートに入力され、逆相電圧Ｖｉｎ−がトランジスタＭ１０２のゲートに入力される。
ローパスフィルタ（Ｒ１０１，Ｒ１０２，Ｃ１０１）より出力されるオフセット電圧成分は、差動電圧として正相電圧Ｖｏｓ＋と逆相電圧Ｖｏｓ−を含んでおり、正相電圧Ｖｏｓ＋がトランジスタＭ１０３のゲートに入力され、逆相電圧Ｖｏｓ−がトランジスタＭ１０４のゲートに入力される。
オフセット減算回路１０１から出力される差動電圧は、正相電圧Ｖｏｕｔ＋と逆相電圧Ｖｏｕｔ−を含んでおり、トランジスタＭ１０２及びＭ１０３の共通接続されたドレインから正相電圧Ｖｏｕｔ＋が出力され、トランジスタＭ１０１及びＭ１０４の共通接続されたドレインから逆相電圧Ｖｏｕｔ−が出力される。
【００１３】
オフセット電圧成分の正相電圧Ｖｏｓ＋が逆相電圧Ｖｏｓ−より高くなると、トランジスタＭ１０３の電流がトランジスタＭ１０４の電流に対して相対的に増大し、正相電圧Ｖｏｕｔ＋が逆相電圧Ｖｏｕｔ−に対して相対的に低下する。その結果、初段のゲインセル回路１０２−１に入力される直流電圧成分が負側に変化し、これに応じて、終段のゲインセル回路１０２−７から出力される直流のオフセット電圧成分も負側に変化する。逆に、オフセット電圧成分の正相電圧Ｖｏｓ＋が逆相電圧Ｖｏｓ−に対して相対的に低くなると、初段のゲインセル回路１０２−１に入力される直流電圧成分が正側に変化し、これに応じて、終段のゲインセル回路１０２−７から出力される直流のオフセット電圧成分も正側に変化する。このように、図１２に示す回路では、終段のゲインセル回路１０２−７から出力される直流のオフセット電圧成分が減少するように負帰還制御が働く。
【００１４】
ところで、図１２に示す回路には次のような問題がある。
【００１５】
図１２に示す回路では、最終段のゲインセル回路１０２−７において出力される信号の直流オフセット電圧がゼロに近づくように、初段のゲインセル回路１０２−１に入力される直流電圧が調整される。この方法では、個々のゲインセル回路（１０２−１〜１０２−７）において生じる直流オフセット電圧が調整されていないため、途中の段で発生した直流オフセット電圧がそのまま増幅されてしまう。その結果、最終段のゲインセル回路１０２−７のオフセット電圧がゼロに調整されていても、途中の段において入力される直流オフセット電圧が許容範囲を超えてしまう場合がある。
ゲインセル回路に許容範囲を超える直流オフセット電圧が入力されると、動作点のバランスが崩れてしまい、出力信号の歪みが増大し、結果として所望のゲインが得られなくなるという問題が生じる。
【００１６】
本発明はかかる事情に鑑みてなされたものであり、その目的は、縦続に結合された複数の増幅段においてそれぞれ発生するオフセット電圧を適切に調整できる増幅回路及び信号強度検出回路と、そのオフセット電圧調整方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１の観点は、縦続に結合された複数の増幅段を有する増幅回路に関するものであり、上記増幅回路は、上記複数の増幅段の入力電圧をそれぞれゼロに設定する入力電圧設定回路と、上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整するオフセット調整回路と、終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する検出回路とを備える。上記増幅段は、上記オフセット調整回路の制御に応じてオフセット電圧が変化し、上記オフセット調整回路は、一の増幅段の上記オフセット電圧を調整する場合、当該調整対象の増幅段の入力電圧をゼロに設定するように上記入力電圧設定回路を制御した状態で当該調整対象の増幅段のオフセット電圧を変化させ、当該変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることを上記検出回路が検出すると、当該調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する。
【００１８】
上記第１の観点に係る増幅回路によれば、縦続に結合された複数の増幅段の終段から初段に向かって順にオフセット電圧の調整が行われる。一の増幅段の上記オフセット電圧が調整される場合、当該調整対象の増幅段の入力電圧がゼロに設定された状態で、当該調整対象の増幅段のオフセット電圧が可変される。オフセット電圧の変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることが検出されると、当該調整対象の増幅段のオフセット電圧が保持されるとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定が解除される。
【００１９】
好適に、上記入力電圧設定回路は、上記増幅段に信号電圧を入力する入力端子対を上記オフセット調整回路の制御に従って短絡するスイッチ回路を含み、上記オフセット調整回路は、上記調整対象の増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御した状態で上記オフセット電圧調整を行い、上記オフセット電圧調整が完了すると、当該調整対象の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する。
【００２０】
好適に、上記オフセット調整回路は、上記複数の増幅段のオフセット電圧調整を開始するとき、全ての上記増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御し、一の増幅段の上記オフセット電圧調整が完了すると、当該一の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する。
【００２１】
好適に、上記増幅段は、入力される差動電圧を増幅し、当該増幅結果を差動電圧として出力する差動増幅回路を含む。
【００２２】
好適に、上記差動増幅回路は、共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、上記差動電流の一方の電流経路に設けられた第１負荷抵抗及び上記差動電流の他方の電流経路に設けられた第２負荷抵抗を含み、上記差動電流に応じて上記第１負荷抵抗に生じる電圧と上記第２負荷抵抗に生じる電圧との差に応じた差動電圧を出力する負荷回路とを有し、上記第１負荷抵抗及び上記第２負荷抵抗の少なくとも一方が、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗である。
あるいは、上記差動増幅回路は、共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、上記差動電流に応じた差動電圧を出力する負荷回路と、上記トランジスタ対の２つのトランジスタと上記電流源との間の電流経路の少なくとも一方に設けられた抵抗を含む抵抗回路とを有してよい。また、上記抵抗回路の上記抵抗が、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗であってもよい。
【００２３】
好適に、上記可変抵抗は、並列接続された複数のトランジスタを含むトランジスタ回路と、上記トランジスタ回路に含まれる上記複数のトランジスタのうち、上記オフセット調整回路の制御に応じて選択した一部のトランジスタの電流経路を遮断する遮断回路とを含む。
【００２４】
好適に、上記検出回路は、終段の上記増幅段から出力される差動電圧の一方の電圧が他方の電圧より高い場合に第１信号を出力し、当該一方の電圧が当該他方の電圧より低い場合に第２信号を出力し、上記オフセット調整回路は、上記検出回路の出力信号が上記第１信号から上記第２信号へ若しくは上記第２信号から上記第１信号へ変化したとき、上記調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する。
【００２５】
本発明の第２の観点に係る信号強度検出回路は、縦続に結合された複数の上記増幅段と、上記複数の増幅段からそれぞれ出力される信号に基づいて、初段の上記増幅段に入力される信号の強度を示す信号強度表示信号を生成する信号生成回路と、上記入力電圧設定回路と、上記オフセット調整回路と、上記検出回路とを備える。
【００２６】
好適に、上記信号生成回路は、上記複数の増幅段からそれぞれ出力される信号の振幅に応じた振幅信号を生成する複数の振幅検出回路と、上記複数の振幅検出回路において生成される複数の上記振幅信号を合成し、当該合成結果に応じた上記信号強度表示信号を出力する信号合成回路とを有する。
【００２７】
本発明の第３の観点は、縦続に結合された複数の増幅段を有する増幅回路のオフセット電圧調整方法に関するものであり、上記オフセット電圧調整方法は、上記複数の増幅段の入力電圧をそれぞれゼロに設定するゼロ電圧入力工程と、上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整する複数の調整工程とを有し、上記調整工程は、調整対象の増幅段のオフセット電圧を変化させる第１の工程と、上記第１の工程において、終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する第２の工程と、上記第２の工程において終段の上記増幅段の出力電圧がゼロ付近にあることが検出されると、上記調整対象の増幅段のオフセット電圧を保持し、当該調整対象の増幅段に対する上記入力電圧のゼロ設定を解除する第３の工程とを含む。
【発明の効果】
【００２８】
本発明によれば、縦続に結合された複数の増幅段においてそれぞれ発生するオフセット電圧を適切に調整できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係る信号強度検出回路の構成の一例を示す図である。
【図２】第１の実施形態に係る差動アンプの構成の一例を示す図である。
【図３】図２に示す差動アンプにおけるオフセット調整用可変抵抗の第１の構成例を示す図である。
【図４】図２に示す差動アンプにおけるオフセット調整用可変抵抗の第２の構成例を示す図である。
【図５】オフセット電圧調整の全体の流れを例示するフローチャートである。
【図６】図５に示すフローチャートにおける各差動アンプのオフセット電圧調整工程のフローを例示する図である。
【図７】図２に示す差動アンプにおいて可変抵抗の抵抗値を変化させたときの正相電圧及び逆相電圧の変化、並びに、検出回路の検出信号の変化を説明するための図である。
【図８】第２の実施形態に係る信号強度検出回路における差動アンプの構成の一例を示す図である。
【図９】図８に示す差動アンプにおいて可変抵抗の抵抗値を変化させたときの正相電圧及び逆相電圧の変化、並びに、検出回路の検出信号の変化を説明するための図である。
【図１０】本発明の他の実施形態に係る信号強度検出回路におけるオフセット電圧調整の全体の流れを例示するフローチャートである。
【図１１】図１０に示すフローチャートにおける各差動アンプのオフセット電圧調整工程のフローを例示する図である。
【図１２】中間周波信号の増幅回路及びＲＳＳＩの検出回路の従来例を示す図である。
【図１３】図１２に示す回路におけるオフセット減算回路の構成を示す図である。
【発明を実施するための形態】
【００３０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る信号強度検出回路の構成の一例を示す図である。
図１に示す信号強度検出回路は、縦続に結合された６段の差動アンプ１０−１〜１０−６と、スイッチ回路２０−１〜２０−６と、オフセット調整回路３０と、検出回路４０と、信号生成回路５０とを有する。信号生成回路５０は、振幅検出回路５１−１〜５１−６と、ローパスフィルタ５２とを有する。
差動アンプ１０−１〜１０−６は、本発明における増幅段の一例である。
スイッチ回路２０−１〜２０−６は、本発明におけるスイッチ回路の一例である。
オフセット調整回路３０は、本発明におけるオフセット調整回路の一例である。
検出回路４０は、本発明における検出回路の一例である。
信号生成回路５０は、本発明における信号生成回路の一例である。
振幅検出回路５１−１〜５１−６は、本発明における振幅検出回路の一例である。
【００３１】
差動アンプ１０−１〜１０−６は、入力される差動電圧を所定のゲインで増幅し、その増幅結果を差動電圧として出力する。
初段の差動アンプ１０−１は、信号強度の検出対象となる差動信号Ｓｉｎを入力して増幅し、その増幅結果を後段の差動アンプ１０−２に出力する。差動アンプ１０−ｋ（「ｋ」は２から５までの整数を示す。以下同じ。）は、前段の差動アンプ１０−（ｋ−１）から入力した差動信号を増幅し、その増幅結果を後段の差動アンプ１０−（ｋ＋１）に出力する。終段の差動アンプ１０−６は、前段の差動アンプ１０−５から入力した差動信号を増幅し、その増幅結果を差動信号Ｓｏｕｔとして出力する。
【００３２】
差動アンプ１０−１〜１０−６は、オフセット調整回路３０の制御に応じてそれぞれオフセット電圧が変化するように構成されている。すなわち、差動アンプ１０−ｉ（「ｉ」は１から６までの整数を示す。以下同じ。）は、オフセット調整回路３０が生成する調整信号Ａｉに応じてオフセット電圧が変化する。
【００３３】
図２は、差動アンプ１０−ｉ（ｉ＝１〜６）の構成の一例を示す図である。
図２に示す差動アンプ１０−ｉは、定電流源１１と、ＮＭＯＳ型のトランジスタＭ１，Ｍ２を含むトランジスタ対１２と、調整信号Ａｉに応じて抵抗値が変化する可変抵抗１３，１４とを有する。
トランジスタ対１２は、本発明におけるトランジスタ対の一例である。
可変抵抗１３，１４は、本発明における可変抵抗の一例である。
【００３４】
トランジスタＭ１及びＭ２のソースが共通に接続され、その共通のソースが定電流源１１に接続される。定電流源１１は、トランジスタＭ１のソース電流とトランジスタＭ２のソース電流との和を一定に保つ。トランジスタＭ１のドレインが可変抵抗１３を介して電源電圧ＶＤＤに接続され、トランジスタＭ２のドレインが可変抵抗１４を介して電源電圧ＶＤＤに接続される。
【００３５】
差動アンプ１０−ｉに入力される差動電圧は、正相電圧Ｖｉｎ＋と逆相電圧Ｖｉｎ−を含んでおり、正相電圧Ｖｉｎ＋がトランジスタＭ１のゲートに入力され、逆相電圧Ｖｉｎ−がトランジスタＭ２のゲートに入力される。
差動アンプ１０−ｉから出力される差動電圧は、正相電圧Ｖｏｕｔ＋と逆相電圧Ｖｏｕｔ−を含んでおり、トランジスタＭ２のドレインと可変抵抗１４との接続ノードから正相電圧Ｖｏｕｔ＋が出力され、トランジスタＭ１のドレインと可変抵抗１３との接続ノードから逆相電圧Ｖｏｕｔ−が出力される。
【００３６】
可変抵抗１３，１４の詳細な構成について、図３，図４を参照して説明する。
【００３７】
図３は、可変抵抗１３，１４の一構成例を示す図である。
図３の例において、可変抵抗１３はＰＭＯＳ型のトランジスタＭ３及びＭ３−１〜Ｍ３−ｊとスイッチ回路ＳＷ１−１〜ＳＷ１−ｊを有し、可変抵抗１４はＰＭＯＳ型のトランジスタＭ４及びＭ４−１〜Ｍ４−ｊとスイッチ回路ＳＷ２−１〜ＳＷ２−ｊを有する。
スイッチ回路ＳＷ１−１〜ＳＷ１−ｊ並びにＳＷ２−１〜ＳＷ２−ｊは、本発明における遮断回路の一例である。
【００３８】
トランジスタＭ３及びＭ３−１〜Ｍ３−ｊは、トランジスタＭ１のドレインと電源電圧ＶＤＤとの間に並列に接続される。トランジスタＭ３のゲートには、バイアス電圧Ｖｂ１が入力される。トランジスタＭ３−ｎ（「ｎ」は１からｊまでの整数を示す。以下同じ。）のゲートには、スイッチ回路ＳＷ１−ｎを介してバイアス電圧Ｖｂ１が入力される。スイッチ回路ＳＷ１−ｎは、オフセット調整回路３０から供給される調整信号Ａｉに応じて、トランジスタＭ３−ｎのゲートにバイアス電圧Ｖｂ１を入力するか、又は、トランジスタＭ３−ｎのゲートとソースを接続する。
トランジスタＭ４及びＭ４−１〜Ｍ４−ｊは、トランジスタＭ２のドレインと電源電圧ＶＤＤとの間に並列に接続される。トランジスタＭ４のゲートには、バイアス電圧Ｖｂ１が入力される。トランジスタＭ４−ｎのゲートには、スイッチ回路ＳＷ２−ｎを介してバイアス電圧Ｖｂ１が入力される。スイッチ回路ＳＷ２−ｎは、オフセット調整回路３から供給される調整信号Ａｉに応じて、トランジスタＭ４−ｎのゲートにバイアス電圧Ｖｂ１を入力するか、又は、トランジスタＭ４−ｎのゲートとソースを接続する。
【００３９】
トランジスタＭ３−ｎのゲートにバイアス電圧Ｖｂ１が入力されるようにスイッチ回路ＳＷ１−ｎが設定されると、トランジスタＭ３−ｎにはバイアス電圧Ｖｂ１に応じた電流が流れる。他方、トランジスタＭ３−ｎのゲートとソースが接続されるようにスイッチ回路ＳＷ１−ｎが設定されると、トランジスタＭ３−ｎはオフ状態となってその電流経路が遮断される。従って、調整信号Ａｉに応じてスイッチ回路ＳＷ１−１〜ＳＷ１−ｊの接続が切り替えられることにより、トランジスタＭ３−１〜Ｍ３−ｊに流れる電流が変化し、これに応じて可変抵抗１３の抵抗値が変化することになる。
可変抵抗１４についても同様であり、調整信号Ａｉに応じてスイッチ回路ＳＷ２−１〜ＳＷ２−ｊの設定が切り替えられることによりその抵抗値が変化することになる。
【００４０】
図４は、可変抵抗１３，１４の他の構成例を示す図である。
図４の例において、可変抵抗１３はＰＭＯＳ型のトランジスタＭ３及びＭ３−１〜Ｍ３−ｊとスイッチ回路ＳＷ３−１〜ＳＷ３−ｊを有し、可変抵抗１４はＰＭＯＳ型のトランジスタＭ４及びＭ４−１〜Ｍ４−ｊとスイッチ回路ＳＷ４−１〜ＳＷ４−ｊを有する。
スイッチ回路ＳＷ３−１〜ＳＷ１−ｊ並びにＳＷ４−１〜ＳＷ４−ｊは、本発明における遮断回路の一例である。
【００４１】
トランジスタＭ３及びＭ３−１〜Ｍ３−ｊは、トランジスタＭ１のドレインと電源電圧ＶＤＤとの間に並列に接続されており、その各ゲートにはバイアス電圧Ｖｂ１が入力される。スイッチ回路ＳＷ３−ｎは、トランジスタＭ３−ｎのドレインとトランジスタＭ１のドレインとの間の電流経路に設けられており、調整信号Ａｉに応じてオン又はオフする。スイッチ回路ＳＷ４−ｎは、トランジスタＭ４−ｎのドレインとトランジスタＭ２のドレインとの間の電流経路に設けられており、調整信号Ａｉに応じてオン又はオフする。
【００４２】
スイッチ回路ＳＷ３−ｎがオンするように設定されると、トランジスタＭ３−ｎにはバイアス電圧Ｖｂ１に応じた電流が流れる。他方、スイッチ回路ＳＷ３−ｎがオフするように設定されると、トランジスタＭ３−ｎの電流が遮断される。従って、調整信号Ａｉに応じてスイッチ回路ＳＷ３−１〜ＳＷ３−ｊのオンオフが切り替えられることにより、トランジスタＭ３−１〜Ｍ３−ｊに流れる電流が変化し、これに応じて可変抵抗１３の抵抗値が変化することになる。
可変抵抗１４についても同様であり、調整信号Ａｉに応じてスイッチ回路ＳＷ４−１〜ＳＷ４−ｊの設定が切り替えられることによりその抵抗値が変化することになる。
【００４３】
なお、図４の例ではトランジスタＭ３−ｎ（Ｍ４−ｎ）のドレイン側に直列にスイッチ回路ＳＷ３−ｎ（ＳＷ４−ｎ）を設けているが、このスイッチ回路ＳＷ３−ｎ（ＳＷ４−ｎ）はトランジスタＭ３−ｎ（Ｍ４−ｎ）のソース側に直列に設けてもよい。
以上が、可変抵抗１３，１４についての説明である。
【００４４】
図１に戻る。
信号生成回路５０は、差動アンプ１０−１〜１０−６の各段から出力される信号に基づいて、差動信号Ｓｉｎの強度を示す信号強度表示信号ＳＩを生成する。例えば、信号生成回路５０は、差動アンプ１０−１〜１０−６の各段から出力される信号の振幅を加算した結果に応じた信号強度表示信号ＳＩを生成する。
【００４５】
振幅検出回路５１−ｉ（ｉ＝１〜６）は、差動アンプ１０−ｉから出力される差動信号の振幅に応じた振幅信号を生成する。例えば振幅検出回路５１−ｉは、差動アンプ１０−ｉの出力差動信号を全波整流若しくは半波整流し、その整流波形を持った電流を振幅信号として出力する。
【００４６】
振幅検出回路５１−１〜５１−６の振幅信号の出力端子は、ノードＮ１において共通に接続される。これにより、振幅検出回路５１−１〜５１−６から電流として出力される振幅信号がノードＮ１において合成（加算）される。
なお、振幅検出回路５１−１〜５１−６の出力端子が共通接続されたノードＮ１を含む回路は、本発明における信号合成回路の一例である。
【００４７】
ローパスフィルタ５２は、ノードＮ１において合成された振幅検出回路５１−１〜５１−６の振幅信号に含まれる高周波成分（脈動成分）を除去する。図１の例において、ローパスフィルタ５２は、ノードＮ１と電源電圧ＶＤＤとの間に並列接続された抵抗Ｒ１とキャパシタＣ１を含む。
ローパスフィルタ５２によって高周波成分を除去された振幅信号の合成結果が、ノードＮ１において信号強度表示信号ＳＩとして出力される。
【００４８】
スイッチ回路２０−ｉ（ｉ＝１〜６）は、差動アンプ１０−ｉの差動電圧の入力端子対に接続される。スイッチ回路２０−ｉは、オフセット調整回路３０の制御に従って差動アンプ１０−ｉの入力端子対を短絡することにより、差動アンプ１０−ｉの入力電圧をゼロに設定する。
【００４９】
検出回路４０は、終段の差動アンプ１０−６から出力される差動信号Ｓｏｕｔの電圧がゼロ付近にあるか否かを検出する。例えば検出回路４０は、差動信号Ｓｏｕｔにおける正相電圧Ｖａと逆相電圧Ｖｂの大小関係を比較するコンパレータとして動作する。具体的には、検出回路４０は、正相電圧Ｖａが逆相電圧Ｖｂより高い場合に「０」（ローレベル）、正相電圧Ｖａが逆相電圧Ｖｂより低い場合に「１」（ハイレベル）となる検出信号Ｚｄｅｔを出力する。
【００５０】
オフセット調整回路３０は、差動アンプ１０−１〜１０−６のオフセット電圧を終段から初段に向かって順に調整する。すなわち、オフセット調整回路３０は、差動アンプ１０−６，１０−５，…，１０−２，１０−１の順番でオフセット電圧調整を行う。
【００５１】
オフセット調整回路３０は、第ｉ段の差動アンプ１０−ｉ（ｉ＝１〜６）のオフセット電圧を調整する場合、差動アンプ１０−ｉの入力電圧がゼロになるようにスイッチ回路２０−ｉを短絡させた状態で、差動アンプ１０−ｉのオフセット電圧を変化させる。すなわちオフセット調整回路３０は、スイッチ回路２０−ｉをオンに設定した状態で、調整信号Ａｉにより差動アンプ１０−ｉのオフセット電圧を変化させる。また、オフセット調整回路３０は、このオフセット電圧の変化の過程において、検出回路４０の検出結果（検出信号Ｚｄｅｔ）を監視する。そして、差動信号Ｓｏｕｔの電圧がゼロ付近にあることを検出回路４０が検出すると（検出信号Ｚｄｅｔの値が「１」から「０」若しくは「０」から「１」へ変化すると）、オフセット調整回路３０は、差動アンプ１０−ｉのオフセット電圧を保持するとともに、スイッチ回路２０−ｉをオンからオフに切り替えて差動アンプ１０−ｉの入力電圧のゼロ設定を解除する。
【００５２】
オフセット調整回路３０は、例えば、調整信号Ａ１〜Ａ６を記憶するレジスタを有する。オフセット調整回路３０は、差動アンプ１０−ｉのオフセット電圧調整において、差動信号Ｓｏｕｔの電圧がゼロ付近にあることを検出回路４０が検出したとき、調整信号Ａｉを上記のレジスタに記憶する。その後、オフセット調整回路３０は、レジスタに記憶した一定の調整信号Ａｉを差動アンプ１０−ｉに入力する。
【００５３】
ここで、図１に示す信号強度検出回路における入力信号強度の検出動作について説明する。
【００５４】
振幅検出回路５１−１〜５１−６において生成される各振幅信号は、差動アンプ１０−１〜１０−６において増幅された差動信号Ｓｉｎの振幅を検出した信号であるため、これらの振幅信号を合成（加算）して高周波成分（脈動成分）を除去することにより得られる信号強度表示信号ＳＩは、差動信号Ｓｉｎの振幅（信号強度）に応じて増減する信号となる。
【００５５】
また、差動信号Ｓｉｎの振幅が増大するにつれて、縦続接続された差動アンプ１０−１〜１０−６の出力信号が後段側から順に飽和する。すなわち、過大な振幅を持つ差動信号が差動アンプに入力された場合、トランジスタＭ１及びＭ２の一方が導通状態になるとともに他方が遮断状態になるため、正相電圧Ｖｏｕｔ＋と逆相電圧Ｖｏｕｔ−のレベルが定電流源１１の電流値と可変抵抗１３，１４の抵抗値に応じた一定のレベルに制限される（図２）。振幅検出回路５１−１〜５１−６の振幅信号が高ゲイン側から順に飽和していくと、振幅信号の加算結果として得られる信号強度表示信号ＳＩは、差動信号Ｓｉｎの信号強度の擬似的な対数値を表す信号となる。
【００５６】
このように、図１に示す信号強度検出回路では、差動信号Ｓｉｎの信号強度の対数値を示す信号強度表示信号ＳＩが得られるため、限られた電圧範囲内において信号強度の広範囲な変化を検出できる。
【００５７】
次に、図１に示す信号強度検出回路のオフセット電圧調整動作について、図５〜図７を参照して説明する。
【００５８】
図５は、図１に示す信号強度検出回路におけるオフセット電圧調整の全体の流れを例示するフローチャートである。
図６は、図５に示すフローチャートにおける各差動アンプのオフセット電圧調整工程（ＳＴ１０３〜ＳＴ１０８）のフローを例示する図である。
図７は、図２に示す差動アンプ（１０−１〜１０−６）において可変抵抗１３，１４の抵抗値ｒ１３，ｒ１４を変化させたときの正相電圧Ｖａ及び逆相電圧Ｖｂの変化、並びに、検出信号Ｚｄｅｔの変化を説明するための図である。図７（Ａ），（Ｂ）の横軸は可変抵抗１３の抵抗値ｒ１３及び可変抵抗１４の抵抗値ｒ１４の変化を表し、図７（Ａ）の縦軸は正相電圧Ｖａ及び逆相電圧Ｖｂを表し、図７（Ｂ）の縦軸は検出信号Ｚｄｅｔのレベルを表す。
【００５９】
まずステップＳＴ１０１において、オフセット調整回路３０は、差動アンプ１０−１〜１０−６の入力電圧が全てゼロになるように、スイッチ回路２０−１〜２０−６を全てオン状態に設定する。これにより、差動信号Ｓｏｕｔの電圧は、終段の差動アンプ１０−６のオフセット電圧と等しくなる。
【００６０】
またステップＳＴ１０２において、オフセット調整回路３０は、差動アンプ１０−１〜１０−６の可変抵抗１３，１４（図２）を所定の初期値に設定する。例えば、オフセット調整回路３０は、各差動アンプにおける可変抵抗１３の抵抗値ｒ１３が最大値、可変抵抗１４の抵抗値ｒ１４が最小値となるように調整信号Ａ１〜Ａ６を初期設定する。これにより、終段の差動アンプ１０−６において抵抗値ｒ１４が抵抗値ｒ１３より十分小さくなるため、可変抵抗１４の電圧降下が可変抵抗１３の電圧降下に比べて相対的に小さくなり、差動アンプ１０−６から出力される正相電圧Ｖａが逆相電圧Ｖｂより相対的に高くなる（図７（Ａ））。差動アンプ１０−６のオフセット電圧は、正側（Ｖａ＞Ｖｂ）の極性の最大値となる。また、このとき、検出信号Ｚｄｅｔは「０」（ローレベル）になる（図７（Ｂ））。
【００６１】
ステップＳＴ１０１，ＳＴ１０２において初期設定を行った後、オフセット調整回路３０は、まず終段の差動アンプ１０−６についてオフセット電圧調整を行う（ステップＳＴ１０３）
【００６２】
ステップＳＴ２０１において、オフセット調整回路３０は、検出回路４０の検出信号Ｚｄｅｔが「１」か否かを判定する。初期状態において検出信号Ｚｄｅｔは「０」になっているので、オフセット調整回路３０はステップＳＴ２０２に移行し、可変抵抗１３，１４の調整が可能か否かを判定する。初期状態の抵抗値ｒ１３，ｒ１４は調整可能なので、オフセット調整回路３０はステップＳＴ２０３に移行する。ステップＳＴ２０３において、オフセット調整回路３０は、抵抗値ｒ１３が最大値から１段階小さくなり、抵抗値ｒ１４が最小値から１段階大きくなるように差動アンプ１０−６の調整信号Ａ６を変更する。抵抗値ｒ１３が小さくなるとともに抵抗値ｒ１４が大きくなると、図７（Ａ）に示すように、正相電圧Ｖａが低下するとともに逆相電圧Ｖｂが上昇するため、差動アンプ１０−６のオフセット電圧（Ｖａ−Ｖｂ）が低下する。
【００６３】
そしてオフセット調整回路３０は、再びステップＳＴ２０１に戻り、検出回路４０の検出信号Ｚｄｅｔが「１」か否かを判定する。検出信号Ｚｄｅｔが「０」の場合、オフセット調整回路３０は、上記と同様にステップＳＴ２０２，ＳＴ２０３を実行する。ステップＳＴ２０３が実行されることにより、抵抗値ｒ１３が更に１段階小さくなるとともに抵抗値ｒ１４が更に１段階大きくなり、差動アンプ１０−６のオフセット電圧（Ｖａ−Ｖｂ）が更に低下する。オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化するまでステップＳＴ２０１〜ＳＴ２０３を繰り返す。
【００６４】
差動アンプのオフセット電圧には、抵抗値ｒ１３と抵抗値ｒ１４の違いに起因するオフセット成分のほか、トランジスタＭ１，Ｍ２の特性（スレッショルド電圧、直流ゲイン等）のばらつきに起因するオフセット成分が含まれている。検出回路４０の検出信号Ｚｄｅｔが「０」から「１」に変化するとき、このような種々の要因により生じるオフセット電圧がほぼゼロになっている。
【００６５】
オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化すると、ステップＳＴ２０１からステップＳＴ２０５へ移行し、そのときの抵抗値ｒ１３及びｒ１４を保持する。具体的には、オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化したときの調整信号Ａ６を不図示のレジスタに記憶する。以降、オフセット調整回路３０は、レジスタに記憶した調整信号Ａ６を差動アンプ１０−６に入力する。すなわち、オフセット調整回路３０は、オフセット電圧がゼロ付近になるように調整された差動アンプ１０−６の抵抗値ｒ１３及びｒ１４を維持する。
このようにして差動アンプ１０−６のオフセット電圧調整が完了すると、オフセット調整回路３０は、スイッチ回路２０−６をオン状態からオフ状態に切り替え、差動アンプ１０−６の入力電圧のゼロ設定を解除する（ステップＳＴ２０６）。
【００６６】
なお、抵抗値ｒ１３を最大値から最小値へ変化させるとともに抵抗値ｒ１４を最少値から最大値へ変化させたにも関わらず検出信号Ｚｄｅｔが「１」へ変化しない場合、オフセット調整回路３０はステップＳＴ２０２からステップＳＴ２０４へ移行する。ステップＳＴ２０４において、オフセット調整回路３０は、オフセット電圧の調整に不具合が生じたことを示すエラー信号を図示しない上位装置等に出力する。
【００６７】
差動アンプ１０−６のオフセット電圧調整が完了すると、次にオフセット調整回路３０は、その前段の差動アンプ１０−５についてオフセット電圧調整を行う（ステップＳＴ１０４）。
【００６８】
差動アンプ１０−６のオフセット電圧調整が完了したとき、スイッチ回路２０−６がオフ状態に設定されるため、差動アンプ１０−５の出力電圧が差動アンプ１０−６を介して差動信号Ｓｏｕｔとして出力される。このとき、差動アンプ１０−６のオフセット電圧がほぼゼロに調整されているため、差動信号Ｓｏｕｔは差動アンプ１０−６のオフセット電圧成分をほとんど含んでおらず、前段の差動アンプ１０−５の出力電圧にほぼ比例する。また、このとき、差動アンプ１０−５の入力電圧がスイッチ回路２０−５によりゼロに設定されているため、差動アンプ１０−５の出力電圧はそのオフセット電圧と等しくなっている。従って、差動信号Ｓｏｕｔの電圧は、差動アンプ１０−５のオフセット電圧にほぼ比例した電圧となっている。
【００６９】
上記のように、差動信号Ｓｏｕｔの電圧が差動アンプ１０−５のオフセット電圧にほぼ比例しているため、そのオフセット電圧の調整は、終段の差動アンプ１０−６と同様に、差動信号Ｓｏｕｔの電圧をゼロへ近づけるように行われる。
すなわち、オフセット調整回路３０は、検出回路４０の検出信号Ｚｄｅｔに基づいて、差動信号Ｓｏｕｔの電圧がほぼゼロになるように差動アンプ１０−５の調整信号Ａ５を調整する。差動アンプ１０−５のオフセット電圧調整は、例えば既に説明した図６に示すフローに沿って行われる。ステップＳＴ１０２の初期設定によって抵抗値ｒ１４が抵抗値ｒ１３より十分小さくなっているため、フローの初期において検出信号Ｚｄｅｔは「０」になっている。オフセット調整回路３０は、検出信号Ｚｄｅｔが「０」から「１」に変化するまで、抵抗値ｒ１４を増大させるとともに抵抗値ｒ１３を減少させる（ステップＳＴ２０１〜ＳＴ２０３）。検出信号Ｚｄｅｔが「０」から「１」に変化すると、オフセット調整回路３０は、そのときの調整信号Ａ５をレジスタに記憶し（ステップＳＴ２０５）、スイッチ回路２０−５をオン状態からオフ状態へ切り替える（ステップＳＴ２０６）。
【００７０】
オフセット調整回路３０は、上記と同様なオフセット電圧調整を、更に前段の差動アンプについても行う（ステップＳＴ１０５〜ＳＴ１０８）。
各ステップにおいてオフセット電圧が調整されるとき、調整対象の差動アンプから出力されるオフセット電圧は、後段の差動アンプを介して検出回路４０に入力される。このとき、後段の差動アンプは既にオフセット電圧調整が完了しているため、検出回路４０に入力される電圧は、後段の差動アンプのオフセット電圧による誤差をほとんど含んでいない。従って、オフセット調整回路３０は、検出回路４０の検出信号Ｚｄｅｔに基づいて、調整対象の差動アンプのオフセット電圧を調整できる。
【００７１】
以上説明したように、本実施形態によれば、縦続に直流結合された差動アンプ１０−１〜１０−６のオフセット電圧が終段から初段に向かって順に調整される。第ｉ段目の差動アンプ１０−ｉが調整される場合、その差動アンプ１０−ｉの入力電圧がゼロに設定された状態で、終段の差動アンプ１０−６の出力電圧がゼロ付近にあるか否かをモニターしながら、差動アンプ１０−ｉのオフセット電圧が可変される。そして、差動アンプ１０−６の出力電圧がゼロ付近にあることが検出されると、そのときの差動アンプ１０−ｉのオフセット電圧が保持されるとともに、差動アンプ１０−ｉの入力電圧のゼロ設定が解除される。
従って、本実施形態によれば、縦続接続された複数段の差動アンプのオフセット電圧をそれぞれゼロ付近に調整することができる。各段のオフセット電圧を調整することにより、前段のオフセット電圧が増幅されて後段に伝搬されることによる過大なオフセット電圧の発生を防止できる。従って、許容範囲を超えるオフセット電圧が差動アンプに入力されることによる信号の歪みの増大を効果的に抑制して、所望のゲインを得ることができる。
【００７２】
また、図１２に示す従来の回路では、過大なオフセット電圧に起因する信号の歪みによって所望のゲインが得られないため、微小信号を十分に増幅できず、最小受信感度が劣化するという問題がある。本実施形態によれば、各段のオフセット電圧をゼロ付近に調整することによって所望のゲインが得られるため、最少受信感度の劣化を有効に防止できる。
【００７３】
更に、図１２に示す従来の回路では、オフセット電圧を除去するためにオフセット減算回路を設けているが、このオフセット減算回路は信号系に挿入されたアンプであり、図１３に示すように定常的な電流が流れる回路構成になっているため、消費電力が大きいという問題がある。本実施形態によれば、図２に示すように可変抵抗の抵抗値を可変させることによってオフセット電圧の調整を行うため、信号系にアンプを設ける従来の回路に比べて消費電力を低減できる。
【００７４】
また、図１２に示す従来の回路では、オフセット電圧を除去するためにローパスフィルタ（Ｃ１０１，Ｒ１０１，Ｒ１０２）を帰還回路として設けているが、帰還系を安定させるためにはローパスフィルタのカットオフ周波数を十分低くする必要があり、そのため、キャパシタＣ１０１の容量値や抵抗Ｒ１０１，Ｒ１０２の抵抗値がかなり大きくなる。ＩＣの内部にローパスフィルタを形成する場合、ポリシリコン抵抗や拡散抵抗などの抵抗素子、ポリシリコンや金属等の電極を形成したキャパシタ、ＭＯＳ構造のキャパシタなどが一般に用いられる。抵抗値や容量値が大きくなると、これらの抵抗素子やキャパシタを形成するために広いチップ面積が必要になるという問題が生じる。本実施形態によれば、そのようなローパスフィルタの帰還回路を用いることなくオフセット電圧を調整できるため、従来の回路に比べてチップ面積を小さくすることができ、コストを削減できる。
【００７５】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００７６】
第２の実施形態に係る信号強度検出回路は、差動アンプ１０−１〜１０−６の回路構成に関して第１の実施形態に係る信号強度検出回路と異なっており、他の構成要素については第１の実施形態に係る信号強度検出回路と同様である。
【００７７】
図８は、第２の実施形態に係る信号強度検出回路における差動アンプ１０−ｉ（ｉ＝１〜６）の構成の一例を示す図である。
図８に示す差動アンプ１０−ｉは、定電流源１１と、ＮＰＮ型のバイポーラトランジスタＭ１Ａ，Ｍ２Ａを含むトランジスタ対１２Ａと、抵抗１３Ａ，１４Ａと、調整信号Ａｉに応じて抵抗値が変化する可変抵抗１５，１６とを有する。
トランジスタ対１２Ａは、本発明におけるトランジスタ対の一例である。
抵抗１３Ａ及び１４Ａを含む回路は、本発明における負荷回路の一例である。
可変抵抗１５，１６は、本発明における可変抵抗の一例である。
【００７８】
トランジスタＭ１Ａのエミッタが、可変抵抗１５を介して定電流源１１に接続される。また、トランジスタＭ２Ａのエミッタが、可変抵抗１６を介して定電流源１１に接続される。定電流源１１は、トランジスタＭ１Ａのエミッタ電流とトランジスタＭ２Ａのエミッタ電流との和を一定に保つ。トランジスタＭ１Ａのコレクタが抵抗１３Ａを介して電源電圧ＶＤＤに接続され、トランジスタＭ２Ａのコレクタが抵抗１４Ａを介して電源電圧ＶＤＤに接続される。
【００７９】
差動アンプ１０−ｉに入力される差動電圧のうち、正相電圧Ｖｉｎ＋がトランジスタＭ１Ａのベースに入力され、逆相電圧Ｖｉｎ−がトランジスタＭ２Ａのベースに入力される。
差動アンプ１０−ｉから出力される差動電圧のうち、正相電圧Ｖｏｕｔ＋がトランジスタＭ２Ａのコレクタと抵抗１４Ａとの接続ノードから出力され、逆相電圧Ｖｏｕｔ−がトランジスタＭ１Ａのドレインと抵抗１３Ａとの接続ノードから出力される。
【００８０】
可変抵抗１５，１６は、例えば図３，図４に示すように複数の並列接続されたトランジスタ（バイポーラトランジスタ，ＭＯＳＦＥＴ等）を含んでおり、調整信号Ａｉに応じて各トランジスタの電流を制御する。
【００８１】
本実施形態に係る信号強度検出回路におけるオフセット電圧の調整動作は、基本的に第１の実施形態に係る信号強度検出回路と同様であり、例えば図５，図６のフローチャートに沿って行われる。
【００８２】
図９は、図８に示す差動アンプにおいて可変抵抗１５，１６の抵抗値ｒ１５，ｒ１６を変化させたときの正相電圧Ｖａ及び逆相電圧Ｖｂの変化、並びに、検出信号Ｚｄｅｔの変化を説明するための図である。図９（Ａ），（Ｂ）の横軸は可変抵抗１５の抵抗値ｒ１５及び可変抵抗１６の抵抗値ｒ１６の変化を表し、図９（Ａ）の縦軸は正相電圧Ｖａ及び逆相電圧Ｖｂを表し、図９（Ｂ）の縦軸は検出信号Ｚｄｅｔのレベルを表す。
【００８３】
本実施形態では、各差動アンプの可変抵抗１５，１６の抵抗値を初期設定するステップＳＴ１０２（図５）において、抵抗値ｒ１５を最小値に設定するとともに抵抗値ｒ１６を最大値に設定する。すなわち、抵抗値ｒ１６を抵抗値ｒ１５に比べて十分に大きくする。これにより、各差動アンプのオフセット電圧調整の初期状態において、可変抵抗１６に流れる電流が可変抵抗１５に流れる電流に比べて小さくなり、正相電圧Ｖｉｎ＋が逆相電圧Ｖｉｎ−に比べて高くなる。調整対象の差動アンプにおいて正相電圧Ｖｉｎ＋が逆相電圧Ｖｉｎ−より高くなると、最終段の差動アンプ１０−６においても正相電圧Ｖａが逆相電圧Ｖｂより高くなる（図９（Ａ））。その結果、オフセット電圧調整の初期状態において、検出信号Ｚｄｅｔは「０」（ローレベル）になる（図９（Ｂ））。
【００８４】
検出信号Ｚｄｅｔが「０」の場合、本実施形態では、可変抵抗１５，１６の抵抗値を変更するステップＳＴ２０３（図６）において、抵抗値ｒ１５が１段階大きくなるとともに抵抗値ｒ１６が１段階小さくなるように調整信号Ａｉが変更される。抵抗値ｒ１５が大きくなるとともに抵抗値ｒ１６が小さくなると、図９（Ａ）に示すように、正相電圧Ｖａが低下するとともに逆相電圧Ｖｂが上昇するため、差動アンプ１０−６のオフセット電圧（Ｖａ−Ｖｂ）が低下する。差動アンプ１０−６のオフセット電圧がゼロに近づいて、検出信号Ｚｄｅｔが「０」から「１」に立ち上がるまで、抵抗値ｒ１５，ｒ１６の変更が繰り返される。
【００８５】
このように、本実施形態においても、第１の実施形態と同様に、各差動アンプにおいて発生するオフセット電圧を調整できるため、第１の実施形態と同様の効果を奏することができる。
【００８６】
以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【００８７】
上述の実施形態では、オフセット電圧調整を開始する際、全差動アンプの入力電圧をゼロに設定するとともに全差動アンプの可変抵抗を所定の初期値に設定しているが（図５，ステップＳＴ１０１，ＳＴ１０２）、本発明はこれに限定されない。本発明の他の実施形態では、例えば図１０，図１１に示すように、各差動アンプの調整を行う際に入力電圧のゼロ設定と可変抵抗の初期設定を行うようにしてもよい。
【００８８】
図１０は、本発明の他の実施形態に係る信号強度検出回路におけるオフセット電圧調整の全体の流れを例示するフローチャートであり、終段（１０−６）から初段（１０−１）に向かって順にオフセット電圧調整（ＳＴ１２１〜ＳＴ１２６）を行うことを示している。
図１１は、図１０に示すフローチャートにおける各差動アンプのオフセット電圧調整工程（ＳＴ２２１、ＳＴ２２２、ＳＴ２０１〜ＳＴ２０６）のフローを例示する図である。各差動アンプのオフセット電圧調整を開始するとき、その差動アンプの入力電圧がゼロに設定され（ステップＳＴ２２１）、可変抵抗が所定の初期値に設定される（ステップＳＴ２２２）。後に続くフローは図６に示すフローチャートと同じである。
【００８９】
更に本発明の他の実施形態では、差動アンプの入力電圧のゼロ設定及び可変抵抗の初期設定のうち、一方の設定をオフセット電圧調整前の全ての差動アンプについて一律に行い、他方の設定を各差動アンプのオフセット電圧調整開始時に行うようにしてもよい。
【００９０】
また、上述した実施形態では、差動アンプの入力電圧をゼロに設定するため、差動アンプの入力端子対を短絡するスイッチ回路（２０−１〜２０−６）を設けているが、本発明はこれに限定されない。本発明の他の実施形態では、例えば、差動アンプの入力端子対に共通のバイアス電圧を入力してもよい。この場合、前段の差動アンプと後段の差動アンプとの接続ラインを遮断するようにスイッチ回路を設けてもよい。
【００９１】
また、図２に例示する差動アンプでは、トランジスタ対の２つのトランジスタ（Ｍ１，Ｍ２）に接続される負荷抵抗が何れも可変抵抗（１３，１４）になっているが、本発明はこれに限定されない。本発明の他の実施形態では、トランジスタ対の２つのトランジスタに接続される負荷抵抗の一方を可変抵抗、他方を固定値の抵抗にしてもよい。
【００９２】
また、図８に例示する差動アンプでは、トランジスタ対の２つのトランジスタ（Ｍ１Ａ，Ｍ２Ａ）と電流源（１１）との間の２つの電流経路にそれぞれ可変抵抗（１５，１６）が設けられているが、本発明はこれに限定されない。本発明の他の実施形態では、トランジスタ対の２つのトランジスタと電流源との間の２つの電流経路のうち、一方の電流経路にのみ可変抵抗を設け、他方の電流経路には固定値の抵抗を設けるようにしてもよい。
【００９３】
また、図２に示す差動アンプにおいて可変抵抗（１３，１４）を構成するトランジスタ（ＳＷ１−１〜ＳＷ１−ｊ，ＳＷ２−１〜ＳＷ２−ｊ）は、全て同一のサイズに形成されていてもよいし、一部若しくは全部のトランジスタが異なるサイズに形成されていてもよい。後者の場合、例えば、一連のトランジスタのサイズ（ＭＯＳトランジスタの場合、例えばチャネル幅Ｗとチャネル長Ｌの比「Ｗ／Ｌ」）に規則的な重み付けを与えてもよい。また、この場合、抵抗値の粗調整を行う場合は比較的サイズの大きい（電流値の大きい）トランジスタを制御し、抵抗値の微調整を行う場合は比較的サイズの小さい（電流値の小さい）トランジスタを制御するようにしてもよい。
【００９４】
また、上記の実施形態では、オフセット電圧調整の初期において差動アンプのオフセット電圧を正相側の最大値に設定しているが、本発明はこれに限定されない。本発明の他の実施形態では、オフセット電圧調整の初期における差動アンプのオフセット電圧を逆相側の最大値に設定してもよいし、正相電圧と逆相電圧の中間付近に設定してもよい。
【００９５】
また、上述の実施形態では、各差動アンプのオフセット電圧を正相側の最大値から逆相側の最小値へ一方向に変化させているが、本発明はこれに限定されない。本発明の他の実施形態では、調整の初期段階においてオフセット電圧を一方向へ粗く変化させ、最終段のオフセット電圧の極性が反転する度に、オフセット電圧の変化方向を反転させるとともにオフセット電圧の変化量を段階的に細かくするようにしてもよい。これにより、オフセット電圧がゼロ付近になる最適な調整点を効率的に探索することができる。
【００９６】
また、上述した実施形態では、並列接続した複数のトランジスタによって可変抵抗を構成しているが、本発明はこれに限定されない。本発明の他の実施形態では、ポリシリコン抵抗等の複数の抵抗素子を有した抵抗回路により可変抵抗を構成し、各抵抗素子と直列若しくは並列に設けられたスイッチ回路をオン又はオフさせることにより、抵抗回路の全体の抵抗値を変化させるようにしてもよい。
【００９７】
また、上述した実施形態では差動入力差動出力型のアンプが縦続接続された構成を例を挙げているが、本発明の増幅段はこのような差動アンプに限定されない。例えば、シングル入力シングル出力型のアンプが縦続接続された構成や、差動入力シングル出力型のアンプとシングル入力差動出力型のアンプが交互に縦続接続された構成についても本発明は適用可能である。
【００９８】
また、本発明においてアンプや可変抵抗に用いられるトランジスタの種類は任意であり、ＭＯＳトランジスタでもバイポーラトランジスタでもよい。
【００９９】
また、本発明において縦続接続される増幅段の段数は任意であり、５段以下でも７段以上でもよい。
【符号の説明】
【０１００】
１０−１〜１０−６…差動アンプ、１１…電流源、１２，１２Ａ…トランジスタ対、２０−１〜２０−６…スイッチ回路、３０…オフセット調整回路、４０…検出回路、５０…信号生成回路、５１−１〜５１−６…振幅検出回路、５２…ローパスフィルタ、Ｒ１，１３Ａ，１４Ａ…抵抗、１３，１４，１５，１６…可変抵抗、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ３−１〜Ｍ３−ｊ，Ｍ４−１〜Ｍ４−ｊ…ＭＯＳトランジスタ、Ｍ１Ａ，Ｍ２Ａ…バイポーラトランジスタ
【特許請求の範囲】
【請求項１】
縦続に結合された複数の増幅段を有する増幅回路であって、
上記複数の増幅段の入力電圧をそれぞれゼロに設定する入力電圧設定回路と、
上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整するオフセット調整回路と、
終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する検出回路と、
を備え、
上記増幅段は、上記オフセット調整回路の制御に応じてオフセット電圧が変化し、
上記オフセット調整回路は、一の増幅段の上記オフセット電圧を調整する場合、当該調整対象の増幅段の入力電圧をゼロに設定するように上記入力電圧設定回路を制御した状態で当該調整対象の増幅段のオフセット電圧を変化させ、当該変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることを上記検出回路が検出すると、当該調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する、
増幅回路。
【請求項２】
上記入力電圧設定回路は、上記増幅段に信号電圧を入力する入力端子対を上記オフセット調整回路の制御に従って短絡するスイッチ回路を含み、
上記オフセット調整回路は、上記調整対象の増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御した状態で上記オフセット電圧調整を行い、上記オフセット電圧調整が完了すると、当該調整対象の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する、
請求項１に記載の増幅回路。
【請求項３】
上記オフセット調整回路は、上記複数の増幅段のオフセット電圧調整を開始するとき、全ての上記増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御し、一の増幅段の上記オフセット電圧調整が完了すると、当該一の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する、
請求項２に記載の増幅回路。
【請求項４】
上記増幅段は、入力される差動電圧を増幅し、当該増幅結果を差動電圧として出力する差動増幅回路を含む、
請求項２又は３に記載の増幅回路。
【請求項５】
上記差動増幅回路は、
共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、
上記差動電流の一方の電流経路に設けられた第１負荷抵抗及び上記差動電流の他方の電流経路に設けられた第２負荷抵抗を含み、上記差動電流に応じて上記第１負荷抵抗に生じる電圧と上記第２負荷抵抗に生じる電圧との差に応じた差動電圧を出力する負荷回路と、
を有し、
上記第１負荷抵抗及び上記第２負荷抵抗の少なくとも一方は、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗である、
請求項４に記載の増幅回路。
【請求項６】
上記差動増幅回路は、
共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、
上記差動電流に応じた差動電圧を出力する負荷回路と、
上記トランジスタ対の２つのトランジスタと上記電流源との間の電流経路の少なくとも一方に設けられた抵抗を含む抵抗回路と、
を有し、
上記抵抗回路の上記抵抗は、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗である、
請求項４に記載の増幅回路。
【請求項７】
上記可変抵抗は、
並列接続された複数のトランジスタを含むトランジスタ回路と、
上記トランジスタ回路に含まれる上記複数のトランジスタのうち、上記オフセット調整回路の制御に応じて選択した一部のトランジスタの電流経路を遮断する遮断回路と、
を含む、
請求項５又は６に記載の増幅回路。
【請求項８】
上記検出回路は、終段の上記増幅段から出力される差動電圧の一方の電圧が他方の電圧より高い場合に第１信号を出力し、当該一方の電圧が当該他方の電圧より低い場合に第２信号を出力し、
上記オフセット調整回路は、上記検出回路の出力信号が上記第１信号から上記第２信号へ若しくは上記第２信号から上記第１信号へ変化したとき、上記調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する、
請求項４乃至７の何れか一項に記載の増幅回路。
【請求項９】
縦続に結合された複数の増幅段と、
上記複数の増幅段からそれぞれ出力される信号に基づいて、初段の上記増幅段に入力される信号の強度を示す信号強度表示信号を生成する信号生成回路と、
上記複数の増幅段の入力電圧をそれぞれゼロに設定する入力電圧設定回路と、
上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整するオフセット調整回路と、
終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する検出回路と、
を備え、
上記増幅段は、上記オフセット調整回路の制御に応じてオフセット電圧が変化し、
上記オフセット調整回路は、一の増幅段の上記オフセット電圧を調整する場合、当該調整対象の増幅段の入力電圧をゼロに設定するように上記入力電圧設定回路を制御した状態で当該調整対象の増幅段のオフセット電圧を変化させ、当該変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることを上記検出回路が検出すると、当該調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する、
信号強度検出回路。
【請求項１０】
上記信号生成回路は、
上記複数の増幅段からそれぞれ出力される信号の振幅に応じた振幅信号を生成する複数の振幅検出回路と、
上記複数の振幅検出回路において生成される複数の上記振幅信号を合成し、当該合成結果に応じた上記信号強度表示信号を出力する信号合成回路と、
を有する、
請求項９に記載の信号強度検出回路。
【請求項１１】
縦続に結合された複数の増幅段を有する増幅回路のオフセット電圧調整方法であって、
上記複数の増幅段の入力電圧をそれぞれゼロに設定するゼロ電圧入力工程と、
上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整する複数の調整工程とを有し、
上記調整工程は、
調整対象の増幅段のオフセット電圧を変化させる第１の工程と、
上記第１の工程において、終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する第２の工程と、
上記第２の工程において終段の上記増幅段の出力電圧がゼロ付近にあることが検出されると、上記調整対象の増幅段のオフセット電圧を保持し、当該調整対象の増幅段に対する上記入力電圧のゼロ設定を解除する第３の工程と、
を含む、
オフセット電圧調整方法。
【請求項１】
縦続に結合された複数の増幅段を有する増幅回路であって、
上記複数の増幅段の入力電圧をそれぞれゼロに設定する入力電圧設定回路と、
上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整するオフセット調整回路と、
終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する検出回路と、
を備え、
上記増幅段は、上記オフセット調整回路の制御に応じてオフセット電圧が変化し、
上記オフセット調整回路は、一の増幅段の上記オフセット電圧を調整する場合、当該調整対象の増幅段の入力電圧をゼロに設定するように上記入力電圧設定回路を制御した状態で当該調整対象の増幅段のオフセット電圧を変化させ、当該変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることを上記検出回路が検出すると、当該調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する、
増幅回路。
【請求項２】
上記入力電圧設定回路は、上記増幅段に信号電圧を入力する入力端子対を上記オフセット調整回路の制御に従って短絡するスイッチ回路を含み、
上記オフセット調整回路は、上記調整対象の増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御した状態で上記オフセット電圧調整を行い、上記オフセット電圧調整が完了すると、当該調整対象の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する、
請求項１に記載の増幅回路。
【請求項３】
上記オフセット調整回路は、上記複数の増幅段のオフセット電圧調整を開始するとき、全ての上記増幅段の上記入力端子対を短絡するように上記スイッチ回路を制御し、一の増幅段の上記オフセット電圧調整が完了すると、当該一の増幅段の入力短絡状態を解除するように上記スイッチ回路を制御する、
請求項２に記載の増幅回路。
【請求項４】
上記増幅段は、入力される差動電圧を増幅し、当該増幅結果を差動電圧として出力する差動増幅回路を含む、
請求項２又は３に記載の増幅回路。
【請求項５】
上記差動増幅回路は、
共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、
上記差動電流の一方の電流経路に設けられた第１負荷抵抗及び上記差動電流の他方の電流経路に設けられた第２負荷抵抗を含み、上記差動電流に応じて上記第１負荷抵抗に生じる電圧と上記第２負荷抵抗に生じる電圧との差に応じた差動電圧を出力する負荷回路と、
を有し、
上記第１負荷抵抗及び上記第２負荷抵抗の少なくとも一方は、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗である、
請求項４に記載の増幅回路。
【請求項６】
上記差動増幅回路は、
共通の電流源に接続され、上記入力差動電圧に応じた差動電流を出力するトランジスタ対と、
上記差動電流に応じた差動電圧を出力する負荷回路と、
上記トランジスタ対の２つのトランジスタと上記電流源との間の電流経路の少なくとも一方に設けられた抵抗を含む抵抗回路と、
を有し、
上記抵抗回路の上記抵抗は、上記オフセット調整回路の制御に応じてその抵抗値が変化する可変抵抗である、
請求項４に記載の増幅回路。
【請求項７】
上記可変抵抗は、
並列接続された複数のトランジスタを含むトランジスタ回路と、
上記トランジスタ回路に含まれる上記複数のトランジスタのうち、上記オフセット調整回路の制御に応じて選択した一部のトランジスタの電流経路を遮断する遮断回路と、
を含む、
請求項５又は６に記載の増幅回路。
【請求項８】
上記検出回路は、終段の上記増幅段から出力される差動電圧の一方の電圧が他方の電圧より高い場合に第１信号を出力し、当該一方の電圧が当該他方の電圧より低い場合に第２信号を出力し、
上記オフセット調整回路は、上記検出回路の出力信号が上記第１信号から上記第２信号へ若しくは上記第２信号から上記第１信号へ変化したとき、上記調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する、
請求項４乃至７の何れか一項に記載の増幅回路。
【請求項９】
縦続に結合された複数の増幅段と、
上記複数の増幅段からそれぞれ出力される信号に基づいて、初段の上記増幅段に入力される信号の強度を示す信号強度表示信号を生成する信号生成回路と、
上記複数の増幅段の入力電圧をそれぞれゼロに設定する入力電圧設定回路と、
上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整するオフセット調整回路と、
終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する検出回路と、
を備え、
上記増幅段は、上記オフセット調整回路の制御に応じてオフセット電圧が変化し、
上記オフセット調整回路は、一の増幅段の上記オフセット電圧を調整する場合、当該調整対象の増幅段の入力電圧をゼロに設定するように上記入力電圧設定回路を制御した状態で当該調整対象の増幅段のオフセット電圧を変化させ、当該変化の過程で終段の上記増幅段の出力電圧がゼロ付近にあることを上記検出回路が検出すると、当該調整対象の増幅段のオフセット電圧を保持するとともに、当該調整対象の増幅段の入力電圧の上記ゼロ設定を解除するように上記入力電圧設定回路を制御する、
信号強度検出回路。
【請求項１０】
上記信号生成回路は、
上記複数の増幅段からそれぞれ出力される信号の振幅に応じた振幅信号を生成する複数の振幅検出回路と、
上記複数の振幅検出回路において生成される複数の上記振幅信号を合成し、当該合成結果に応じた上記信号強度表示信号を出力する信号合成回路と、
を有する、
請求項９に記載の信号強度検出回路。
【請求項１１】
縦続に結合された複数の増幅段を有する増幅回路のオフセット電圧調整方法であって、
上記複数の増幅段の入力電圧をそれぞれゼロに設定するゼロ電圧入力工程と、
上記複数の増幅段のオフセット電圧を終段から初段に向かって順に調整する複数の調整工程とを有し、
上記調整工程は、
調整対象の増幅段のオフセット電圧を変化させる第１の工程と、
上記第１の工程において、終段の上記増幅段の出力電圧がゼロ付近にあるか否かを検出する第２の工程と、
上記第２の工程において終段の上記増幅段の出力電圧がゼロ付近にあることが検出されると、上記調整対象の増幅段のオフセット電圧を保持し、当該調整対象の増幅段に対する上記入力電圧のゼロ設定を解除する第３の工程と、
を含む、
オフセット電圧調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−５５０５５（Ｐ２０１１−５５０５５Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−１９９５３５（Ｐ２００９−１９９５３５）
【出願日】平成２１年８月３１日（２００９．８．３１）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年８月３１日（２００９．８．３１）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【Ｆターム（参考）】
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