多層配線基板およびその製造方法、並びに半導体装置
【課題】薄膜キャパシタの導電層と誘電層との界面での剥離を抑えることが可能な多層配線基板およびその製造方法、並びにこの多層配線基板を備えた半導体装置を提供する。
【解決手段】上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい多層配線基板。チップおよび前記多層配線基板を備えた半導体装置。
【解決手段】上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい多層配線基板。チップおよび前記多層配線基板を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、プリント配線板やインターポーザ基板などの多層配線基板およびその製造方法、並びにこの多層配線基板を備えた半導体装置に関する。
【背景技術】
【０００２】
プリント配線板やインターポーザ基板などの多層配線基板では、電源ラインのグラウンドに対する交流的なインピーダンスを下げる役割や、ノイズ成分が後続の回路へ伝わらないようにフィルタリングする役割を担うべく、表面実装型チップコンデンサがデカップリングキャパシタ（バイパスコンデンサ）として実装されてきた。
【０００３】
しかし、近年、能動回路の電源電圧の低下や消費電流の増加により、電源電圧の変動を抑える要求が厳しくなってきている。そのため、電源ラインからデカップリングキャパシタまでの引き回し配線による寄生抵抗や寄生インダクタンスによる影響が見えやすくなってきており、プリント配線板の表面に実装したデカップリングキャパシタが機能しないという問題が起こっている。
【０００４】
そこで、デカップリングキャパシタをプリント配線板やインターポーザ基板に部品内蔵することで寄生インピーダンスを極力抑える動きが盛んになってきている。しかし、部品内蔵には、部品を内蔵するぶん基板が厚くなることや、部品実装に必要なランドによる寄生インダクタンスは残ること、などの問題がある。
【０００５】
上述した問題を解決するための方法が、例えば特許文献１に提案されている。上部電極と下部電極との間に誘電層を備える薄膜キャパシタをプリント配線板に内蔵するという技術である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３８１６５０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１のように基板に埋め込まれた薄膜キャパシタでは、製造工程におけるはんだリフロー等の加熱衝撃や製品使用途中の発生熱などに起因して、電極と誘電層との界面で剥離が誘発され、製品寿命を短命化させる現任となってしまうという問題があった。
【０００８】
本開示の目的は、薄膜キャパシタの電極と誘電層との界面での剥離を抑えることが可能な多層配線基板およびその製造方法、並びにこの多層配線基板を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本開示による第１の多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、機能領域以外の周辺領域とを有し、周辺領域の少なくとも一部に、誘電層および導電層が積層された係留部が設けられ、導電層の誘電層に接する面のラフネスが、上部電極または下部電極の誘電層に接する面のラフネスよりも大きいものである。
【００１０】
本開示の第１の多層配線基板では、係留部における導電層のラフネスが、機能領域における上部電極または下部電極のラフネスよりも大きくなっている。よって、導電層の誘電層に接する面が荒れて表面積が増大することにより、導電層と誘電層との密着性が向上する。これにより、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離が抑えられる。
【００１１】
本開示の第１の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面の一部のラフネスを悪化させる工程
（Ｂ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｃ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成する工程
【００１２】
本開示の第２の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）レーザ加工により金属箔または導電材料層の誘電層に接する面の一部のラフネスを悪化させる工程
（Ｃ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
【００１３】
本開示の第３の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｃ）レーザ加工により係留部における下部導電層または導電材料層の誘電層に接する面のラフネスを悪化させる工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成する工程
【００１４】
本開示の第４の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｃ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
（Ｄ）レーザ加工により上部導電層または下部導電層の誘電層に接する面のラフネスを悪化させる工程
【００１５】
本開示の第２の多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、機能領域以外の周辺領域とを有し、周辺領域の少なくとも一部に、上部導電層および下部導電層の間に誘電層を有する係留部が設けられ、上部導電層と下部導電層とが、誘電層を貫通して物理的につながっているものである。
【００１６】
本開示の第２の多層配線基板では、係留部における上部導電層と下部導電層とが、誘電層を貫通して物理的につながっているので、上部導電層および下部導電層の密着性が向上する。これにより、機能領域において薄膜キャパシタの上部電極および下部電極と誘電層との界面での剥離が抑えられる。
【００１７】
本開示の第５の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）レーザ加工により金属箔と導電材料層とを、誘電層を貫通して物理的につなげる工程
（Ｃ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、金属箔と導電材料層とを物理的につなげた領域に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
【００１８】
本開示の第６の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｃ）レーザ加工により係留部における下部導電層と導電材料層とを、誘電層を貫通して物理的につなげる工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
【００１９】
本開示の第７の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｃ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
（Ｄ）レーザ加工により係留部における上部導電層と下部導電層とを、前記誘電層を貫通して物理的につなげる工程
【００２０】
本開示の第１の半導体装置、または本開示の第２の半導体装置は、それぞれ、チップおよび上記本開示の第１または第２の多層配線基板を備えたものである。
【００２１】
本開示の第１の半導体装置、または本開示の第２の半導体装置では、それぞれ、上記本開示の第１または第２の多層配線基板を備えているので、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離が抑えられており、製品寿命が長くなる。
【発明の効果】
【００２２】
本開示の第１の多層配線基板によれば、係留部における導電層のラフネスを、機能領域における薄膜キャパシタの上部電極または下部電極のラフネスよりも大きくするようにしている。よって、係留部において導電層と誘電層との密着性を向上させ、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離を抑えることが可能となる。従って、この多層配線基板を用いて半導体装置を構成すれば、製品寿命を長くすることが可能となる。
【００２３】
本開示の第１の多層配線基板の製造方法によれば、金属箔の表面の一部のラフネスを悪化させたのち、誘電層および導電材料層をこの順に積層し、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層を積層した係留部を形成するようにしている。よって、上記本開示の第１の多層配線基板を容易に製造することが可能となる。
【００２４】
本開示の第２の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、レーザ加工により金属箔または導電材料層の一部のラフネスを悪化させる。そののち、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層を積層した係留部を形成するようにしている。よって、上記本開示の第１の多層配線基板を容易に製造することが可能となる。
【００２５】
本開示の第３の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する。そののち、レーザ加工により係留部における下部導電層または導電材料層のラフネスを悪化させるようにしている。よって、上記本開示の第１の多層配線基板を容易に製造することが可能となる。
【００２６】
本開示の第４の多層配線基板の製造方法によれば、薄膜キャパシタを形成したのちに、レーザ加工により係留部の上部導電層または下部導電層の誘電層に接する面のラフネスを悪化させるようにしている。よって、上記本開示の第１の多層配線基板を容易に製造することが可能となる。
【００２７】
本開示の第２の多層配線基板によれば、係留部における上部導電層と下部導電層とを、誘電層を貫通して物理的につなげるようにしている。よって、係留部において上部導電層および下部導電層の密着性を向上させ、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離を抑えることが可能となる。従って、この多層配線基板を用いて半導体装置を構成すれば、製品寿命を長くすることが可能となる。
【００２８】
本開示の第５の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、レーザ加工により金属箔と導電材料層とを、誘電層を貫通して物理的につなげたのち、薄膜キャパシタの下部電極を形成すると共に、金属箔と導電材料層とを物理的につなげた領域に、誘電層および下部導電層を積層した係留部を形成するようにしている。よって、上記本開示の第２の多層配線基板を容易に製造することが可能となる。
【００２９】
本開示の第６の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する。そののち、レーザ加工により係留部における下部導電層と導電材料層とを、誘電層を貫通して物理的につなげるようにしている。よって、上記本開示の第２の多層配線基板を容易に製造することが可能となる。
【００３０】
本開示の第７の多層配線基板の製造方法によれば、薄膜キャパシタを形成したのちに、レーザ加工により係留部の上部導電層と下部導電層とを、誘電層を貫通して物理的につなげるようにしている。よって、上記本開示の第２の多層配線基板を容易に製造することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】本開示の第１の実施の形態に係る多層配線基板の構成を表す断面図である。
【図２】図１に示した多層配線基板の平面図である。
【図３】図１に示した多層配線基板の製造方法の流れを表す図である。
【図４】図３に示した製造方法を工程順に表す断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】図５に続く工程を表す断面図である。
【図７】図６に続く工程を表す断面図である。
【図８】従来の多層配線基板の構成を表す断面図である。
【図９】本開示の第２の実施の形態に係る多層配線基板の構成を表す断面図である。
【図１０】図９に示した多層配線基板の製造方法を工程順に表す断面図である。
【図１１】図１０に続く工程を表す断面図である。
【図１２】図１１に続く工程を表す断面図である。
【図１３】本開示の第３の実施の形態に係る多層配線基板の製造方法の流れを表す図である。
【図１４】図１３に示した製造方法を工程順に表す断面図である。
【図１５】変形例１に係る多層配線基板の構成を表す断面図である。
【図１６】変形例２に係る多層配線基板の構成を表す断面図である。
【図１７】本開示の第４の実施の形態に係る多層配線基板の製造方法の流れを表す図である。
【図１８】図１７に示した製造方法を工程順に表す断面図である。
【図１９】本開示の第５の実施の形態に係る多層配線基板の製造方法の流れを表す図である。
【図２０】図１９に示した製造方法を工程順に表す断面図である。
【図２１】図２０に続く工程を表す断面図である。
【図２２】変形例３に係る多層配線基板の製造方法の流れを表す図である。
【図２３】本開示の第６の実施の形態に係る多層配線基板の構成を表す断面図である。
【図２４】図２３に示した多層配線基板の製造方法の流れを表す図である。
【図２５】図２３に示した多層配線基板の他の製造方法の流れを表す図である。
【図２６】図２３に示した多層配線基板の更に他の製造方法の流れを表す図である。
【図２７】図２３に示した多層配線基板の更に他の製造方法の流れを表す図である。
【図２８】変形例４に係る多層配線基板の構成を表す断面図である。
【図２９】本開示の第７の実施の形態に係る多層配線基板の構成を表す断面図である。
【図３０】図２９に示した多層配線基板の変形例を表す断面図である。
【図３１】本開示の第８の実施の形態に係る多層配線基板の構成を表す断面図である。
【図３２】本開示の第９の実施の形態に係る半導体装置の構成を表す断面図である。
【発明を実施するための形態】
【００３２】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（多層配線基板；ラフネス悪化による係留部を、外形線に沿って設ける例）
２．第２の実施の形態（多層配線基板；ラフネス悪化による係留部を、貫通ビアを囲んで設ける例）
３．第３の実施の形態（多層配線基板の製造方法；金属箔に誘電層および導電材料層を積層したのちに、金属箔または導電材料層のラフネスを悪化させる例）
４．変形例１（多層配線基板；係留部の上部導電層のラフネスを、上部電極または下部電極のラフネスよりも大きくする例）
５．変形例２（多層配線基板；係留部の上部導電層および下部導電層の両方について、それらのラフネスを、上部電極または下部電極のラフネスよりも大きくする例）
６．第４の実施の形態（多層配線基板の製造方法；金属箔を成形して下部導電層を形成したのちに、下部導電層または導電材料層のラフネスを悪化させる例）
７．第５の実施の形態（多層配線基板の製造方法；薄膜キャパシタを内蔵したのちに、上部導電層または下部導電層のラフネスを悪化させる例）
８．変形例３（多層配線基板の製造方法；多層配線基板が出来上がったのちに、上部導電層または下部導電層のラフネスを悪化させる例）
９．第６の実施の形態（多層配線基板；上部導電層と下部導電層とを、誘電層を貫通してつなげる例）
１０．変形例４（多層配線基板；上部導電層または下部導電層のラフネスを悪化させると同時に、上部導電層および下部導電層とを、誘電層を貫通してつなげる例）
１１．第７の実施の形態（多層配線基板；薄膜キャパシタを内蔵するインターポーザ基板の例）
１２．第８の実施の形態（多層配線基板；インターポーザ基板を多段に重ねた例）
１３．第９の実施の形態（半導体装置；多層配線基板をマザーボードとして用いた例）
【００３３】
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板は、プリント配線板またはインターポーザ基板として用いられるものであり、例えば、銅（Ｃｕ）箔よりなる第１配線層Ｌ１，後述する薄膜キャパシタＣｓを含む第２配線層Ｌ２，銅箔よりなる第３配線層Ｌ３，および銅箔よりなる第４配線層Ｌ４を、樹脂層１１，１２，１３を間にして積層した４層プリント基板である。
【００３４】
また、この多層配線基板には、プリント配線板またはインターポーザ基板として用いられる基板領域１０Ａと、ダイシングやルーター加工などの物理的な切削・切断を行うための加工領域１０Ｂとが設けられている。基板領域１０Ａの一部には、薄膜キャパシタが内蔵された機能領域１０Ｃが設けられており、この機能領域１０Ｃ以外の領域は、キャパシタとして寄与しない周辺領域１０Ｄとなっている。周辺領域１０Ｄの一部には係留部１０Ｅが設けられている。
【００３５】
機能領域１０Ｃは、多層配線基板に部品キャパシタを実装する代わりに、基板領域１０Ａに薄膜キャパシタを内蔵した領域である。プリント配線板やインターポーザ基板に薄膜キャパシタを内蔵することで、ＩＣ（Integrated Circuit；集積回路）の直下にデカップリングキャパシタを配置することが可能となる。
【００３６】
このような機能領域１０Ｃは、例えば、上述した第２配線層Ｌ２の銅箔に代えて、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓを備えている。薄膜キャパシタＣｓの上部電極２１および下部電極２２には、貫通ビア２１Ａ，２２Ａがそれぞれ接続されている。
【００３７】
上部電極２１は、例えば、銅（Ｃｕ）などの金属箔により構成されている。また、上部電極２１は、金属箔のほか、めっき，スパッタ，蒸着などによる導電層により構成されていてもよい。
【００３８】
誘電層３１の構成材料は特に限定されないが、例えば、チタン酸ストロンチウム・バリウム（ＢＳＴ）（ＢａＳｒＴｉＯ），チタン酸バリウム（ＢＴＯ）（ＢａＴｉＯ3），チタン酸ストロンチウム（ＳＴＯ）（ＳｒＴｉＯ3）等が挙げられる。
【００３９】
下部電極２２は、例えば、ニッケル（Ｎｉ）箔等の金属箔により構成されている。下部電極２２の誘電層３１に接する面は、ラッピング・ポリッシング等により平滑化されており、その表面ラフネスは例えばＲｚ０．１μｍ以下であることが望ましい。誘電層３１の厚さを薄くしても耐圧劣化やリーク電流を抑えることが可能となり、薄膜キャパシタＣｓの単位面積当たりの容量値を高めることが可能となるからである。
【００４０】
上部電極２１の厚さは数μｍ〜数十μｍ、誘電層３１の厚さは１μｍ前後、下部電極２２の厚さは１０μｍ〜１００μｍである。従って、薄膜キャパシタＣｓの厚さは、部品キャパシタに比べて一桁近く薄くすることが可能である。また、薄膜キャパシタＣｓは、両面銅張積層板と類似の上部電極（導電層）２１／誘電層３１／下部電極（導電層）２２という層構成を有しているので、標準の基板プロセスと相性が良く、部品実装のためのランドを必要としないという利点もある。
【００４１】
係留部１０Ｅは、上部電極２１と同層の上部導電層４１および下部電極２２と同層の下部導電層４２との間に誘電層３１を有しており、その層構成は、機能領域１０Ｃの薄膜キャパシタＣｓと同じである。しかしながら、下部導電層４２の誘電層３１に接する面のラフネスは、例えば少なくともＲｚ４μｍ、好適にはＲｚ８μｍであり、下部電極２２の誘電層３１に接する面のラフネスよりも大きくなっている。換言すれば、下部導電層４２の誘電層３１に接する面は、下部電極２２の誘電層３１に接する面よりもラフネスが大きい粗面部４３とされている。これにより、この多層配線基板では、薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となっている。
【００４２】
すなわち、薄膜キャパシタは部品キャパシタに比べると単位面積当たりの容量値が小さいという問題があった。薄膜キャパシタで実現可能な単位面積当たりの容量値は数μＦ／ｃｍ2である。単位面積当たりの容量値を向上させるためには、誘電層の比誘電率を大きくするか、誘電層の厚さを薄くする必要がある。
【００４３】
誘電層の比誘電率を大きくするためには、誘電層の材料を変えるのが効果的である。しかしながら、薄膜キャパシタでは、既に、部品キャパシタでも用いられている強誘電膜であるチタン酸ストロンチウムやチタン酸バリウム、チタン酸バリウムストロンチウム等を用いているため、大幅な比誘電率の向上は期待できない。
【００４４】
一方、誘電層の厚さについては、理論的には誘電層の厚さに反比例して容量値は増えることになるため、誘電層を薄くすることは非常に有効である。ただし、実際には導電層に凹凸が存在するため、誘電層の膜厚を単純に薄くするだけでは局所的に誘電層の膜厚が薄くなる部分の影響が大きくなってしまい、そのため、大幅な耐圧劣化、及び大幅なリーク電流の増加を招くことになる。
【００４５】
そこで、誘電層を形成する前に、導電層の表面を研磨等によりラフネスを改善させることで、局所的に誘電層の膜厚が薄くなる部分を無くすことが可能となり、誘電膜の膜厚を薄くすることが可能となる。
【００４６】
しかし、その一方で、導電層の表面ラフネスが改善する悪影響として、導電層と誘電層の密着性が低減してしまうことがあげられる。導電層と誘電層の密着性の低減は、その界面での剥離現象を引き起こすリスクを高めることになる。界面の剥離現象は、キャパシタとしての設計電気容量とのズレを大きくしたり、設計品質を満たさないことに繋がる。また、プリント配線板やインターポーザ基板としてのデラミネーション発生の起点となり、はんだリフロー等の加熱衝撃を受けることで層間剥離が生じたり、製品使用途中の発生熱による剥離が誘発され、製品寿命を短命化させる原因となってしまうという問題があった。
【００４７】
そこで、本実施の形態では、係留部１０Ｅにおける下部導電層４２の誘電層３１に接する面のラフネスを、機能領域１０Ｃにおける薄膜キャパシタＣｓの下部電極２２の誘電層３１に接する面のラフネスよりも大きくするようにしている。これにより、係留部１０Ｅに、下部導電層４２と誘電層３１との密着性を向上させるアンカー（係留）機能をもたせて、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となる。
【００４８】
係留部１０Ｅは、図２に示したように、外形線１０Ｆ、つまり基板領域１０Ａと加工領域１０Ｂとの境界線に沿って設けられていることが好ましい。外形線１０Ｆは、プリント配線板やインターポーザ基板のエッジ部分に相当し、ダイシングやルータ加工等の物理的な切削によるダメージにさらされる領域となる。この部分が、薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を引き起こすリスクが最も高い場所の一つである。従って、係留部１０Ｅを外形線１０Ｆに沿って設けることにより、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離を抑える効果を更に大きくすることが可能となる。
【００４９】
上部導電層４１および下部導電層４２は、それぞれ、上部電極２１および下部電極２２と同様の材料により構成されている。上部導電層４１および下部導電層４２は、それぞれ、上部電極２１および下部電極２２と連続して（共通層として）設けられていてもよいし、上部電極２１および下部電極２２とは非連続に（別の層として）設けられていてもよい。
【００５０】
誘電層３１は、機能領域１０Ｃと周辺領域１０Ｄとの共通層として（一つの連続した相として）設けられていることが好ましい。一般的な多層配線板の製造ラインにある装置での加工が難しいからである。
【００５１】
このような多層配線基板は、例えば、次のようにして製造することができる。
【００５２】
図３は、この多層配線基板の製造方法の流れを表し、図４ないし図７は、図３に示した製造方法を工程順に表したものである。まず、図４（Ａ）に示したように、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【００５３】
次いで、同じく図４（Ａ）に示したように、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。金属箔５１の表面ラフネスは、例えばＲｚ０．１μｍ以下になっているのが望ましい。これにより、機能領域１０Ｃの下部電極２２となる領域のラフネスが改善し、薄膜キャパシタＣｓの単位面積当たりの容量値を向上させることが可能となる。
【００５４】
続いて、図４（Ｂ）に示したように、金属箔５１の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ１０３）。そのラフネスは例えば少なくともＲｚ４μｍ、好適にはＲｚ８μｍとすることが望ましい。これにより、係留部１０Ｅの下部導電層４２となる領域のラフネスを、機能領域１０Ｃの下部電極２２となる領域のラフネスよりも大きく（荒く）させて、粗面部４３を形成する。
【００５５】
金属箔５１の一部のラフネスを悪化させる手法としては、例えば、レーザ照射（レーザ加工）を用いることが可能である。また、例えば、金属箔５１をドライフィルムフォトレジストで覆い、パターニングにより一部に開口を設け、薬液を用いた粗化処理により、金属箔５１の一部のラフネスを悪化させる方法でもよい。
【００５６】
続いて、図４（Ｃ）に示したように、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ１０４）。誘電層４１の形成方法としては、例えば、いわゆるゾル−ゲル法、誘電体フィラーとバインダー樹脂とを含む誘電体フィラー含有樹脂溶液を用いて塗工により誘電層を形成する塗工法、誘電体フィラーを含有したフィルムをラミネートする方法、スパッタ、蒸着等、種々の公知の方法を採用することが可能である。
【００５７】
そののち、図４（Ｄ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ１０５）。導電材料層５２の形成方法としては、金属箔を用いて張り合わせる方法、めっき法で導電材料層５２を形成する方法、スパッタ、蒸着等、公知の種々の方法を採用することが可能である。
【００５８】
誘電層３１の上に導電材料層５２を設けたのち、例えばエッチング、より具体的にはウェットエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、図５（Ａ）に示したように、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成され、ラフネスを悪化させた領域には、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ１０６）。
【００５９】
下部電極２２および係留部１０Ｅを形成したのち、図５（Ｂ）ないし図５（Ｅ）に示したように、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【００６０】
金属箔５３の貼り合わせを行ったのち、図６（Ａ）に示したように、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ１０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【００６１】
これと同時に、同じく図６（Ａ）に示したように、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【００６２】
金属箔５１，５３を成形したのち、図６（Ｂ）ないし図６（Ｄ）に示したように、上部電極２１および上部導電層４１の上に、第１配線層Ｌ１を形成するための金属箔５４を、樹脂層１１を間にして貼り合わせる。また、図６（Ｄ）ないし図６（Ｆ）、および図７（Ａ）に示したように、第３配線層Ｌ３の裏面に、第４配線層Ｌ４を形成するための金属箔５５を、樹脂層１３を間にして貼り合わせる。
【００６３】
金属箔５４，５５の貼り合わせを行ったのち、図７（Ｂ）に示したように、例えばエッチングにより、金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【００６４】
最後に、同じく図７（Ｂ）に示したように、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図１に示した多層配線基板が完成する。
【００６５】
この多層配線基板では、係留部１０Ｅにおける下部導電層４２の誘電層３１に接する面のラフネスが、機能領域１０Ｃにおける下部電極２２の誘電層３１に接する面のラフネスよりも大きくなっている。よって、下部導電層４２の誘電層３１に接する面が荒れて表面積が増大することにより、下部導電層４２と誘電層３１との密着性が向上する。これにより、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離が抑えられる。
【００６６】
また、下部電極２２の誘電層３１に接する面は、ラッピング・ポリッシング等により平滑化され、そのラフネスは例えばＲｚ０．１μｍ以下とされているので、誘電層３１の厚さを薄くしても耐圧劣化やリーク電流が抑えられている。よって、薄膜キャパシタＣｓの単位面積当たりの容量値が向上する。
【００６７】
これに対して、例えば図８に示したように、係留部１０Ｅを設けず、薄膜キャパシタの容量を高めるために上部電極１２１および下部電極１２２のラフネスを改善した場合には、ラフネス改善の悪影響として、上部電極１２１または下部電極１２２と誘電層１３１との密着性が低減してしまっていた。上部電極１２１または下部電極１２２と誘電層１３１との密着性の低減は、その界面での剥離現象を引き起こすリスクを高めることになっていた。界面の剥離現象は、キャパシタとしての設計電気容量とのズレを大きくしたり、設計品質を満たさないことに繋がっていた。また、プリント配線板やインターポーザ基板としてのデラミネーション発生の起点となり、はんだリフロー等の加熱衝撃を受けることで層間剥離が生じたり、製品使用途中の発生熱による剥離が誘発され、製品寿命を短命化させる原因となってしまっていた。なお、図８においては、図１に対応する構成要素には１００番台の同一の符号を付している。
【００６８】
このように本実施の形態では、係留部１０Ｅにおける下部導電層４２の誘電層３１に接する面のラフネスを、機能領域１０Ｃにおける薄膜キャパシタＣｓの下部電極２２の誘電層３１に接する面のラフネスよりも大きくするようにしている。よって、係留部１０Ｅにおいて下部導電層４２と誘電層３１との密着性を向上させ、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となる。
【００６９】
また、係留部１０Ｅを、外形線１０Ｆ、つまり基板領域１０Ａと加工領域１０Ｂとの境界線に沿って設けるようにしたので、ダイシングやルータ加工等の物理的な切削によるダメージから基板領域１０Ａを保護し、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離を抑える効果を更に大きくすることが可能となる。
【００７０】
なお、上記実施の形態では、係留部１０Ｅを外形線１０Ｆに沿って配置する場合について説明したが、係留部１０Ｅは必ずしも外形線１０Ｆにある必要は無い。例えば、係留部１０Ｅは、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃの周辺のみに設けられていてもよいし、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃ以外の周辺領域１０Ｄの全てに設けられていてもよい。
【００７１】
また、上記実施の形態の製造方法では、最初に金属箔５１の表面ラフネスを改善させる場合について説明した。しかしながら、本実施の形態の要点は、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃの下部電極２２は、誘電層３１を薄くすることによる高容量化を実現できるようにラフネスを改善しつつ、薄膜キャパシタＣｓとして寄与しない周辺領域１０Ｃの少なくとも一部に、下部導電層４２のラフネスを荒らした係留部１０Ｅを設けることで必要とされる密着性を得ることにある。従って、イニシャルの金属箔５１のラフネスが十分改善されている場合には、金属箔５１の表面ラフネスの改善工程を行わず、金属箔５１の表面の一部のラフネスを悪化させるだけでも、本実施の形態の効果は十分に得られる。
【００７２】
更に、イニシャルの金属箔５１のラフネスが、十分な密着性が得られるほど荒れている場合には、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃの下部電極２２となる領域のみを選択的にラフネスを改善することによって、本実施の形態の効果は十分に得られることになる。下部電極２２となる領域のラフネスを選択的に改善する方法としては、例えば、ドライフィルムパターニングにより、金属箔５１のうち下部電極２２となる領域のみ露出させておき、その部分を電界研磨等によりラフネス改善することによって可能となる。あるいは、選択的な電界研磨以外の他の方法を選択的な研磨を行うことも可能である。
【００７３】
（第２の実施の形態）
図９は、本開示の第２の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板は、係留部１０Ｅが、外形線１０Ｆに加えて、周辺領域１０Ｄの貫通孔１０Ｇを囲んで設けられたものである。このことを除いては、この多層配線基板は第１の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００７４】
貫通孔１０Ｇは、多層配線基板の積層方向の全体を貫通して設けられたドリル貫通孔である。このような貫通孔１０Ｇの周辺は、ドリル加工による物理的な切削にさらされる領域となり、この部分も、薄膜キャパシタの導電層と誘電層の界面での剥離現象を引き起こすリスクが最も高い場所の一つである。従って、係留部１０Ｅを、貫通孔１０Ｇを囲んで配置することにより、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離を抑える効果を更に大きくすることが可能となる。
【００７５】
この多層配線基板は、例えば次のようにして製造することができる。
【００７６】
図１０ないし図１２は、この多層配線基板の製造方法を工程順に表したものである。なお、製造方法の流れは第１の実施の形態と同様であるので、以下の説明においても図３のステップを参照して説明する。また、第１の実施の形態と重複する工程については図４を参照して説明する。
【００７７】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【００７８】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【００７９】
続いて、第１の実施の形態と同様にして、図４（Ｂ）に示した工程により、図１０（Ａ）に示したように、金属箔５１の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ１０３）。これにより、係留部１０Ｅの下部導電層４２となる領域のラフネスを、機能領域１０Ｃの下部電極２２となる領域のラフネスよりも大きく（荒く）させて粗面部４３を形成する。
【００８０】
続いて、第１の実施の形態と同様にして、図４（Ｃ）に示した工程により、同じく図１０（Ａ）に示したように、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ１０４）。
【００８１】
そののち、第１の実施の形態と同様にして、図４（Ｄ）に示した工程により、同じく図１０（Ａ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ１０５）。
【００８２】
誘電層３１の上に導電材料層５２を設けたのち、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂおよび貫通孔１０Ｇの形成予定領域の金属箔５１を選択的に除去する。これにより、図１０（Ｂ）に示したように、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成され、ラフネスを悪化させた領域には、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ１０６）。
【００８３】
下部電極２２および係留部１０Ｅを形成したのち、図１０（Ｃ）ないし図１０（Ｆ）に示したように、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【００８４】
金属箔５３の貼り合わせを行ったのち、図１１（Ａ）に示したように、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ１０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【００８５】
これと同時に、同じく図１１（Ａ）に示したように、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【００８６】
金属箔５１，５３を成形したのち、図１１（Ｂ）ないし図１１（Ｄ）に示したように、上部電極２１および上部導電層４１の上に、第１配線層Ｌ１を形成するための金属箔５４を、樹脂層１１を間にして貼り合わせる。また、図１１（Ｄ）ないし図１１（Ｆ）、および図１２（Ａ）に示したように、第３配線層Ｌ３の裏面に、第４配線層Ｌ４を形成するための金属箔５５を、樹脂層１３を間にして貼り合わせる。
【００８７】
金属箔５４，５５の貼り合わせを行ったのち、図１２（Ｂ）に示したように、例えばエッチングにより、金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【００８８】
最後に、同じく図１２（Ｂ）に示したように、薄膜キャパシタＣｓの上部電極２１に、例えばレーザ加工により、貫通ビア２１Ａを接続する。また、ドリル加工により貫通孔１０Ｇを設ける。以上により、図９に示した多層配線基板が完成する。
【００８９】
この多層配線基板では、係留部１０Ｅが、外形線１０Ｆに加えて、周辺領域１０Ｄの貫通孔１０Ｇを囲んで設けられている。よって、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離が更に確実に抑えられる。
【００９０】
このように本実施の形態では、第１の実施の形態の効果に加えて、係留部１０Ｅを、周辺領域１０Ｄの貫通孔１０Ｇを囲んで設けるようにしたので、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離を抑える効果を更に大きくすることが可能となる。
【００９１】
なお、上記実施の形態では、係留部１０Ｅを外形線１０Ｆに沿って設けると共に、周辺領域１０Ｄの貫通孔１０Ｇを囲んで配置する場合について説明したが、係留部１０Ｅは必ずしも外形線１０Ｆおよび貫通孔１０Ｇの周囲のみにある必要は無い。例えば、係留部１０Ｅは、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃの周辺のみに設けられていてもよいし、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃ以外の周辺領域１０Ｄの全てに設けられていてもよい。
【００９２】
（第３の実施の形態）
図１３は、本開示の第３の実施の形態に係る多層配線基板の製造方法の流れを表し、図１４は、図１３に示した製造方法を工程順に表したものである。この製造方法は、金属箔５１に誘電層３１および導電材料層５２を積層したのちにレーザ加工によるラフネス悪化工程を行うことにおいて第１の実施の形態とは異なるものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照して説明する。また、この製造方法は第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、以下の説明では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【００９３】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、図１４（Ａ）に示したように、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【００９４】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、同じく図１４（Ａ）に示したように、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【００９５】
続いて、図１４（Ｂ）に示したように、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【００９６】
そののち、図１４（Ｃ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【００９７】
誘電層１５の上に導電材料層５２を設けたのち、図１４（Ｄ）に示したように、レーザ加工により、金属箔５１の誘電層３１に接する面の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ２０５）。具体的には、例えば金属箔５１の誘電層３１に接する面のラフネスを悪化させるためには、金属箔５１と誘電層３１との界面に焦点を合わせてレーザ光ＬＢを照射する。これにより、係留部１０Ｅの下部導電層４２となる領域のラフネスを、機能領域１０Ｃの下部電極２２となる領域のラフネスよりも大きく（荒く）させて粗面部４３を形成する。
【００９８】
レーザ加工を行ったのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成され、ラフネスを悪化させた領域には、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ２０６）。
【００９９】
下部電極２２および係留部１０Ｅを形成したのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１００】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ２０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１０１】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【０１０２】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１０３】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図１に示した多層配線基板が完成する。
【０１０４】
本実施の形態の多層配線基板の作用および効果は、第１の実施の形態と同様である。
【０１０５】
（変形例１）
なお、上記実施の形態では、係留部１０Ｅの下部導電層４２の誘電層３１に接する面のラフネスを、上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きくする場合について説明した。しかしながら、図１５に示したように、係留部１０Ｅの上部導電層４１の誘電層３１に接する面のラフネスを、上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きくすることも可能である。換言すれば、上部導電層４１の誘電層３１に接する面を粗面部４３とすることも可能である。その場合には、例えば導電材料層５２と誘電層３１との界面に焦点を合わせてレーザ光ＬＢを照射する。
【０１０６】
（変形例２）
あるいは、図１６に示したように、係留部１０Ｅの上部導電層４１および下部導電層４２の両方について、それらの誘電層３１に接する面のラフネスを、上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きくすることも可能である。換言すれば、上部導電層４１および下部導電層４２の両方の誘電層３１に接する面を粗面部４３とすることも可能である。このようにすれば、係留部１０Ｅの、上部導電層４１および下部導電層４２と誘電層３１との密着性を向上させるアンカー機能を更に強めて、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離をより確実に抑えることが可能となる。
【０１０７】
（第４の実施の形態）
図１７は、本開示の第４の実施の形態に係る多層配線基板の製造方法の流れを表し、図１８は、図１７に示した製造方法を工程順に表したものである。この製造方法は、金属箔５１を成形して下部導電層４２を形成したのちにレーザ加工によるラフネス悪化工程を行うようにしたことにおいて第３の実施の形態とは異なるものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は、第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１０８】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１０９】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１１０】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１１１】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、図１８（Ａ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１１２】
誘電層１５の上に導電材料層５２を設けたのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、図１８（Ｂ）に示したように、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成されると共に、周辺領域１０Ｄの一部に、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ３０５）。
【０１１３】
下部電極２２および係留部１０Ｅを形成したのち、図１８（Ｃ）に示したように、レーザ加工により、下部導電層４２の誘電層３１に接する面の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ３０６）。具体的には、例えば下部導電層４２の誘電層３１に接する面のラフネスを悪化させるためには、下部導電層４２と誘電層３１との界面に焦点を合わせてレーザ光ＬＢを照射する。これにより、係留部１０Ｅの下部導電層４２の誘電層３１に接する面のラフネスを、機能領域１０Ｃの上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きく（荒く）させて粗面部４３を形成する。
【０１１４】
レーザ加工を行ったのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１１５】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ３０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１１６】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【０１１７】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１１８】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図１に示した多層配線基板が完成する。
【０１１９】
この多層配線基板の作用および効果は、第１の実施の形態と同様である。
【０１２０】
なお、上記第３の実施の形態の変形例１（図１５）および変形例２（図１６）は本実施の形態にも適用可能である。
【０１２１】
（第５の実施の形態）
図１９は、本開示の第４の実施の形態に係る多層配線基板の製造方法の流れを表し、図２０および図２１は、図１９に示した製造方法を工程順に表したものである。この製造方法は、薄膜キャパシタＣｓを形成したのちにレーザ加工によるラフネス悪化工程を行うようにしたことにおいて第３の実施の形態とは異なるものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は、第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１２２】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１２３】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１２４】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１２５】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、図２０（Ａ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１２６】
誘電層１５の上に導電材料層５２を設けたのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、図２０（Ｂ）に示したように、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成されると共に、周辺領域１０Ｄの一部に、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ４０５）。
【０１２７】
下部電極２２および係留部１０Ｅを形成したのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、図２０（Ｃ）ないし図２０（Ｆ）に示したように、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１２８】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、図２１（Ａ）に示したように、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ４０６）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１２９】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、同じく図２１（Ａ）に示したように、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ４０７）。
【０１３０】
上部電極２１および上部導電層４１を形成したのち、図２１（Ｂ）に示したように、レーザ加工により、下部導電層４２の誘電層３１に接する面の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ４０８）。具体的には、例えば下部導電層４２の誘電層３１に接する面のラフネスを悪化させるためには、下部導電層４２と誘電層３１との界面に焦点を合わせてレーザ光ＬＢを照射する。これにより、係留部１０Ｅの下部導電層４２の誘電層３１に接する面のラフネスを、機能領域１０Ｃの上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きく（荒く）させて粗面部４３を形成する。
【０１３１】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１３２】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図１に示した多層配線基板が完成する。
【０１３３】
この多層配線基板の作用および効果は、第１の実施の形態と同様である。
【０１３４】
（変形例３）
なお、上記実施の形態では、金属箔５１および導電材料層５２を成形して薄膜キャパシタＣｓおよび係留部１０Ｅを形成したのちにレーザ加工を行うようにした場合について説明した。しかしながら、例えば図２２に示したように、第１配線層Ｌ１および第４配線層Ｌ４を形成し（ステップＳ１０９）、薄膜キャパシタＣｓが多層配線基板に内蔵されたのちにレーザ加工を行う（ステップＳ４０８）ことも可能である。
【０１３５】
また、上記第３の実施の形態の変形例１（図１５）および変形例２（図１６）は、本実施の形態または変形例３にも適用可能である。
【０１３６】
（第６の実施の形態）
図２３は、本開示の第６の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板は、係留部１０Ｅにおいて、上部導電層４１と下部導電層４２とが、連結部４４を介して誘電層３１を貫通して物理的につながっており、電気的にも短絡（ショート）しているものである。これにより、この多層配線基板では、第１の実施の形態と同様に、薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となっている。このことを除いては、本実施の形態は第１の実施の形態と同様の構成、作用および効果を有している。
【０１３７】
この多層配線基板は、例えば、次のようにして製造することができる。
【０１３８】
図２４は、この多層配線基板の製造方法の流れを表したものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、以下の説明では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１３９】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１４０】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１４１】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１４２】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１４３】
誘電層１５の上に導電材料層５２を設けたのち、レーザ加工により金属箔５１と導電材料層５２とを、連結部４４を介して誘電層３１を貫通して物理的につなげる（ステップＳ５０５）。
【０１４４】
レーザ加工を行ったのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成され、金属箔５１と導電材料層５２とを物理的につなげた領域には、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ５０６）。その際、係留部１０Ｅは薄膜キャパシタＣｓとして寄与しない周辺領域１０Ｄの一部なので、誘電層３１がレーザ加工により焼損などのダメージを受け、下部導電層４２（金属箔５１）と導電材料層５２とが連結部４４を介して電気的に短絡（ショート）していても問題は生じない。
【０１４５】
下部電極２２および係留部１０Ｅを形成したのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１４６】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ５０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１４７】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【０１４８】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１４９】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図２３に示した多層配線基板が完成する。
【０１５０】
また、この多層配線基板は、例えば、次のようにして製造することも可能である。
【０１５１】
図２５は、この多層配線基板の他の製造方法の流れを表したものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は、第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１５２】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１５３】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１５４】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１５５】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１５６】
誘電層１５の上に導電材料層５２を設けたのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成されると共に、周辺領域１０Ｄの一部に、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ６０５）。
【０１５７】
下部電極２２および係留部１０Ｅを形成したのち、レーザ加工により、係留部１０Ｅにおける下部導電層４２と導電材料層５２とを、連結部４４を介して誘電層３１を貫通して物理的につなげる（ステップＳ６０６）。
【０１５８】
レーザ加工を行ったのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。なお、金属箔５３の貼り合わせは、レーザ加工の前に行うことも可能である。
【０１５９】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ６０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１６０】
また、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【０１６１】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１６２】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図２３に示した多層配線基板が完成する。
【０１６３】
あるいは、この多層配線基板は、例えば、次のようにして製造することも可能である。
【０１６４】
図２６は、この多層配線基板の更に他の製造方法の流れを表したものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は、第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１６５】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１６６】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１６７】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１６８】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１６９】
誘電層１５の上に導電材料層５２を設けたのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成されると共に、周辺領域１０Ｄの一部に、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ７０５）。
【０１７０】
下部電極２２および係留部１０Ｅを形成したのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１７１】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ７０６）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１７２】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ７０７）。
【０１７３】
上部電極２１，上部導電層４１および第３配線層Ｌ３を形成したのち、レーザ加工により、上部導電層４１と下部導電層４２とを、連結部４４を介して誘電層３１を貫通して物理的につなげる（ステップＳ７０８）。
【０１７４】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１７５】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図２３に示した多層配線基板が完成する。
【０１７６】
なお、図２６に示した製造方法において、変形例３と同様にして、図２７に示したように、第１配線層Ｌ１および第４配線層Ｌ４を形成し（ステップＳ１０９）、薄膜キャパシタＣｓが多層配線基板に内蔵されたのちにレーザ加工を行う（ステップＳ７０８）ことも可能である。
【０１７７】
この多層配線基板では、係留部１０Ｅにおける上部導電層４１と下部導電層４２とが、連結部４４を介して誘電層３１を貫通して物理的につながっているので、上部導電層４１および下部導電層４２の密着性が向上する。これにより、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離が抑えられる。
【０１７８】
このように本実施の形態では、係留部１０Ｅにおける上部導電層４１と下部導電層４２とを、誘電層３１を貫通して物理的につなげるようにしている。よって、係留部１０Ｅにおいて上部導電層４１および下部導電層４２の密着性を向上させ、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となる。
【０１７９】
（変形例４）
なお、上記実施の形態では、係留部１０Ｅにおいて、上部導電層４１と下部導電層４２とが、誘電層３１を貫通して物理的につながっている場合について説明したが、本実施の形態と第１の実施の形態とを組み合わせることも可能である。例えば図２８に示したように、係留部１０Ｅにおいて、上部導電層４１または下部導電層４２の誘電層３１に接する面のラフネスが、上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きく（換言すれば、上部導電層４１または下部導電層４２の誘電層３１に接する面が粗面部４３とされており）、かつ、上部導電層４１と下部導電層４２とが、誘電層３１を貫通して物理的につながっていてもよい。係留部１０Ｅは薄膜キャパシタＣｓとして寄与しない周辺領域１０Ｄの一部であることから、ラフネス悪化工程において誘電層３１がダメージを受けて（例えばレーザ加工により焼損してしまって）、上部導電層４１と下部導電層４２とが物理的につながり、電気的に短絡（ショート）してしまっても問題は生じない。
【０１８０】
（第７の実施の形態）
図２９は、本開示の第７の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板７は、例えばインターポーザ基板として用いられるものであり、第１の実施の形態の薄膜キャパシタＣｓが内蔵された基板本体部７１を有している。基板本体部７１には、例えば外形線１０Ｆに沿って、第１または第６の実施の形態と同様の係留部１０Ｅが設けられている。
【０１８１】
基板本体部７１の上面には、薄膜キャパシタ１の上方に、半導体素子７２が実装されている。半導体素子７１が実装された基板本体部７１の上面は、保護膜７３で被覆されている。
【０１８２】
また、図３０に示したように、半導体素子７２に代えて、ＩＣチップ７４などを実装することも可能である。
【０１８３】
この多層配線基板７は、例えば、第１，第３ないし第５の実施の形態と同様にして製造することができ、その作用および効果も第１または第６の実施の形態と同様である。
【０１８４】
（第８の実施の形態）
図３１は、本開示の第８の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板８は、例えば、ＰｏＰと呼ばれる多段に重ねられた構造のインターポーザ基板であり、第７の実施の形態に係る多層配線基板７を複数層（例えば図３１では二層）重ねた構成を有している。
【０１８５】
本実施の形態では、半導体素子７２と、多層配線基板７の基板本体部７１に埋め込まれた薄膜キャパシタＣｓとの間の配線距離を最短にすることが可能となり、半導体素子７２から見たパッケージ全体のインダクタンスを低減することが可能となる。
【０１８６】
（第９の実施の形態）
図３２は、本開示の第９の実施の形態に係る半導体装置の構成を表したものである。この半導体装置９は、例えばマザーボード８０上に、ＤＣ／ＤＣ電源回路９１と、バルクチップ９２と、インターポーザ基板として第８の実施の形態に係る多層配線基板８とを実装したものである。マザーボード８０は、第１配線層（ＧＮＤ）Ｌ１および第２配線層（電源供給配線）Ｌ２を、樹脂層８１，８２，８３を間にして積層した構成を有するプリント配線基板である。マザーボード８０内部には、第１配線層Ｌ１および第２配線層Ｌ２と、それらの間の樹脂層８２とにより、上記第１または第６の実施の形態に係る薄膜キャパシタＣｓおよび係留部１０Ｅが構成されている。
【０１８７】
この半導体装置では、マザーボード８０が上記実施の形態の多層配線基板により構成されているので、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離が抑えられており、製品寿命が長くなる。
【０１８８】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、周辺領域１０Ｄの一部に係留部１０Ｅを設ける場合について説明したが、係留部１０Ｅは、周辺領域１０Ｄの少なくとも一部に設けられていればよい。例えば、係留部１０Ｅは、周辺領域１０Ｄの全部に設けられていてもよい。
【０１８９】
また、上記実施の形態では、係留部１０Ｅが上部導電層４１および下部導電層４２の間に誘電層３１を積層した構成を有している場合について説明したが、係留部１０Ｅは、誘電層３１と下部導電層４２とを積層した構成を有し、下部導電層４２の誘電層３１に接する面が粗面部４３とされていてもよい。または、係留部１０Ｅは、誘電層３１と上部導電層４１とを積層した構成を有し、上部導電層４１の誘電層３１に接する面が粗面部４３とされていてもよい。
【０１９０】
更に、例えば、上記実施の形態では、多層配線基板または半導体装置の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
【０１９１】
なお、本技術は以下のような構成を取ることも可能である。
（１）
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
多層配線基板。
（２）
前記誘電層は、前記機能領域と前記周辺領域との共通層として設けられている
前記（１）記載の多層配線基板。
（３）
前記係留部が、外形線に沿って設けられている
前記（１）または（２）記載の多層配線基板。
（４）
前記周辺領域に貫通孔が設けられており、
前記係留部は、前記貫通孔を囲んで設けられている
前記（１）ないし（３）のいずれか１項に記載の多層配線基板。
（５）
前記係留部は、上部導電層および下部導電層の間に前記誘電層を有し、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
前記（１）ないし（４）のいずれか１項に記載の多層配線基板。
（６）
金属箔の表面の一部のラフネスを悪化させる工程と、
前記金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
を含む多層配線基板の製造方法。
（７）
前記金属箔の表面の一部のラフネスを悪化させる工程の前に、前記金属箔の表面のうち少なくとも前記下部電極となる領域のラフネスを改善させる工程を含む
前記（６）記載の多層配線基板の製造方法。
（８）
前記ラフネスを悪化させる手法として、レーザ加工を用いる
前記（６）または（７）記載の多層配線基板の製造方法。
（９）
前記ラフネスを悪化させる手法として、薬液による粗化処理を用いる
前記（６）または（７）記載の多層配線基板の製造方法。
（１０）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
レーザ加工により前記金属箔または前記導電材料層の前記誘電層に接する面の一部のラフネスを悪化させる工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
（１１）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
レーザ加工により前記係留部における前記下部導電層または前記導電材料層の前記誘電層に接する面のラフネスを悪化させる工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
を含む多層配線基板の製造方法。
（１２）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
レーザ加工により前記係留部における前記上部導電層または前記下部導電層の前記誘電層に接する面のラフネスを悪化させる工程と
を含む多層配線基板の製造方法。
（１３）
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
多層配線基板。
（１４）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
レーザ加工により前記金属箔と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記金属箔と前記導電材料層とを物理的につなげた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
（１５）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
レーザ加工により前記係留部における前記下部導電層と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
（１６）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
レーザ加工により前記係留部における前記上部導電層と前記下部導電層とを、前記誘電層を貫通して物理的につなげる工程と
を含む多層配線基板の製造方法。
（１７）
チップおよび多層配線基板を備え、
前記多層配線基板は、
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
半導体装置。
（１８）
チップおよび多層配線基板を備え、
前記多層配線基板は、
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
半導体装置。
【符号の説明】
【０１９２】
１０Ａ…基板領域、１０Ｂ…加工領域、１０Ｃ…機能領域、１０Ｄ…周辺領域、１０Ｅ…係留部、１１，１２，１３…樹脂層、２１…上部電極、２２…下部電極、３１…誘電層、４１…上部導電層、４２…下部導電層、５１…金属箔、Ｃｓ…薄膜キャパシタ、Ｌ１…第１配線層、Ｌ２…第２配線層、Ｌ３…第３配線層、Ｌ４…第４配線層
【技術分野】
【０００１】
本開示は、プリント配線板やインターポーザ基板などの多層配線基板およびその製造方法、並びにこの多層配線基板を備えた半導体装置に関する。
【背景技術】
【０００２】
プリント配線板やインターポーザ基板などの多層配線基板では、電源ラインのグラウンドに対する交流的なインピーダンスを下げる役割や、ノイズ成分が後続の回路へ伝わらないようにフィルタリングする役割を担うべく、表面実装型チップコンデンサがデカップリングキャパシタ（バイパスコンデンサ）として実装されてきた。
【０００３】
しかし、近年、能動回路の電源電圧の低下や消費電流の増加により、電源電圧の変動を抑える要求が厳しくなってきている。そのため、電源ラインからデカップリングキャパシタまでの引き回し配線による寄生抵抗や寄生インダクタンスによる影響が見えやすくなってきており、プリント配線板の表面に実装したデカップリングキャパシタが機能しないという問題が起こっている。
【０００４】
そこで、デカップリングキャパシタをプリント配線板やインターポーザ基板に部品内蔵することで寄生インピーダンスを極力抑える動きが盛んになってきている。しかし、部品内蔵には、部品を内蔵するぶん基板が厚くなることや、部品実装に必要なランドによる寄生インダクタンスは残ること、などの問題がある。
【０００５】
上述した問題を解決するための方法が、例えば特許文献１に提案されている。上部電極と下部電極との間に誘電層を備える薄膜キャパシタをプリント配線板に内蔵するという技術である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３８１６５０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１のように基板に埋め込まれた薄膜キャパシタでは、製造工程におけるはんだリフロー等の加熱衝撃や製品使用途中の発生熱などに起因して、電極と誘電層との界面で剥離が誘発され、製品寿命を短命化させる現任となってしまうという問題があった。
【０００８】
本開示の目的は、薄膜キャパシタの電極と誘電層との界面での剥離を抑えることが可能な多層配線基板およびその製造方法、並びにこの多層配線基板を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本開示による第１の多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、機能領域以外の周辺領域とを有し、周辺領域の少なくとも一部に、誘電層および導電層が積層された係留部が設けられ、導電層の誘電層に接する面のラフネスが、上部電極または下部電極の誘電層に接する面のラフネスよりも大きいものである。
【００１０】
本開示の第１の多層配線基板では、係留部における導電層のラフネスが、機能領域における上部電極または下部電極のラフネスよりも大きくなっている。よって、導電層の誘電層に接する面が荒れて表面積が増大することにより、導電層と誘電層との密着性が向上する。これにより、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離が抑えられる。
【００１１】
本開示の第１の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面の一部のラフネスを悪化させる工程
（Ｂ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｃ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成する工程
【００１２】
本開示の第２の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）レーザ加工により金属箔または導電材料層の誘電層に接する面の一部のラフネスを悪化させる工程
（Ｃ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
【００１３】
本開示の第３の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｃ）レーザ加工により係留部における下部導電層または導電材料層の誘電層に接する面のラフネスを悪化させる工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成する工程
【００１４】
本開示の第４の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｃ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
（Ｄ）レーザ加工により上部導電層または下部導電層の誘電層に接する面のラフネスを悪化させる工程
【００１５】
本開示の第２の多層配線基板は、上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、機能領域以外の周辺領域とを有し、周辺領域の少なくとも一部に、上部導電層および下部導電層の間に誘電層を有する係留部が設けられ、上部導電層と下部導電層とが、誘電層を貫通して物理的につながっているものである。
【００１６】
本開示の第２の多層配線基板では、係留部における上部導電層と下部導電層とが、誘電層を貫通して物理的につながっているので、上部導電層および下部導電層の密着性が向上する。これにより、機能領域において薄膜キャパシタの上部電極および下部電極と誘電層との界面での剥離が抑えられる。
【００１７】
本開示の第５の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）レーザ加工により金属箔と導電材料層とを、誘電層を貫通して物理的につなげる工程
（Ｃ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、金属箔と導電材料層とを物理的につなげた領域に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
【００１８】
本開示の第６の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｃ）レーザ加工により係留部における下部導電層と導電材料層とを、誘電層を貫通して物理的につなげる工程
（Ｄ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
【００１９】
本開示の第７の多層配線基板の製造方法は、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）金属箔の表面に誘電層および導電材料層をこの順に積層する工程
（Ｂ）金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する工程
（Ｃ）導電材料層を成形することにより、薄膜キャパシタの上部電極を形成すると共に、係留部に上部導電層を形成する工程
（Ｄ）レーザ加工により係留部における上部導電層と下部導電層とを、前記誘電層を貫通して物理的につなげる工程
【００２０】
本開示の第１の半導体装置、または本開示の第２の半導体装置は、それぞれ、チップおよび上記本開示の第１または第２の多層配線基板を備えたものである。
【００２１】
本開示の第１の半導体装置、または本開示の第２の半導体装置では、それぞれ、上記本開示の第１または第２の多層配線基板を備えているので、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離が抑えられており、製品寿命が長くなる。
【発明の効果】
【００２２】
本開示の第１の多層配線基板によれば、係留部における導電層のラフネスを、機能領域における薄膜キャパシタの上部電極または下部電極のラフネスよりも大きくするようにしている。よって、係留部において導電層と誘電層との密着性を向上させ、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離を抑えることが可能となる。従って、この多層配線基板を用いて半導体装置を構成すれば、製品寿命を長くすることが可能となる。
【００２３】
本開示の第１の多層配線基板の製造方法によれば、金属箔の表面の一部のラフネスを悪化させたのち、誘電層および導電材料層をこの順に積層し、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層を積層した係留部を形成するようにしている。よって、上記本開示の第１の多層配線基板を容易に製造することが可能となる。
【００２４】
本開示の第２の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、レーザ加工により金属箔または導電材料層の一部のラフネスを悪化させる。そののち、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、ラフネスを悪化させた領域に、誘電層および下部導電層を積層した係留部を形成するようにしている。よって、上記本開示の第１の多層配線基板を容易に製造することが可能となる。
【００２５】
本開示の第３の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する。そののち、レーザ加工により係留部における下部導電層または導電材料層のラフネスを悪化させるようにしている。よって、上記本開示の第１の多層配線基板を容易に製造することが可能となる。
【００２６】
本開示の第４の多層配線基板の製造方法によれば、薄膜キャパシタを形成したのちに、レーザ加工により係留部の上部導電層または下部導電層の誘電層に接する面のラフネスを悪化させるようにしている。よって、上記本開示の第１の多層配線基板を容易に製造することが可能となる。
【００２７】
本開示の第２の多層配線基板によれば、係留部における上部導電層と下部導電層とを、誘電層を貫通して物理的につなげるようにしている。よって、係留部において上部導電層および下部導電層の密着性を向上させ、機能領域において薄膜キャパシタの上部電極または下部電極と誘電層との界面での剥離を抑えることが可能となる。従って、この多層配線基板を用いて半導体装置を構成すれば、製品寿命を長くすることが可能となる。
【００２８】
本開示の第５の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、レーザ加工により金属箔と導電材料層とを、誘電層を貫通して物理的につなげたのち、薄膜キャパシタの下部電極を形成すると共に、金属箔と導電材料層とを物理的につなげた領域に、誘電層および下部導電層を積層した係留部を形成するようにしている。よって、上記本開示の第２の多層配線基板を容易に製造することが可能となる。
【００２９】
本開示の第６の多層配線基板の製造方法によれば、金属箔の表面に誘電層および導電材料層をこの順に積層し、金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、誘電層および下部導電層が積層された係留部を形成する。そののち、レーザ加工により係留部における下部導電層と導電材料層とを、誘電層を貫通して物理的につなげるようにしている。よって、上記本開示の第２の多層配線基板を容易に製造することが可能となる。
【００３０】
本開示の第７の多層配線基板の製造方法によれば、薄膜キャパシタを形成したのちに、レーザ加工により係留部の上部導電層と下部導電層とを、誘電層を貫通して物理的につなげるようにしている。よって、上記本開示の第２の多層配線基板を容易に製造することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】本開示の第１の実施の形態に係る多層配線基板の構成を表す断面図である。
【図２】図１に示した多層配線基板の平面図である。
【図３】図１に示した多層配線基板の製造方法の流れを表す図である。
【図４】図３に示した製造方法を工程順に表す断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】図５に続く工程を表す断面図である。
【図７】図６に続く工程を表す断面図である。
【図８】従来の多層配線基板の構成を表す断面図である。
【図９】本開示の第２の実施の形態に係る多層配線基板の構成を表す断面図である。
【図１０】図９に示した多層配線基板の製造方法を工程順に表す断面図である。
【図１１】図１０に続く工程を表す断面図である。
【図１２】図１１に続く工程を表す断面図である。
【図１３】本開示の第３の実施の形態に係る多層配線基板の製造方法の流れを表す図である。
【図１４】図１３に示した製造方法を工程順に表す断面図である。
【図１５】変形例１に係る多層配線基板の構成を表す断面図である。
【図１６】変形例２に係る多層配線基板の構成を表す断面図である。
【図１７】本開示の第４の実施の形態に係る多層配線基板の製造方法の流れを表す図である。
【図１８】図１７に示した製造方法を工程順に表す断面図である。
【図１９】本開示の第５の実施の形態に係る多層配線基板の製造方法の流れを表す図である。
【図２０】図１９に示した製造方法を工程順に表す断面図である。
【図２１】図２０に続く工程を表す断面図である。
【図２２】変形例３に係る多層配線基板の製造方法の流れを表す図である。
【図２３】本開示の第６の実施の形態に係る多層配線基板の構成を表す断面図である。
【図２４】図２３に示した多層配線基板の製造方法の流れを表す図である。
【図２５】図２３に示した多層配線基板の他の製造方法の流れを表す図である。
【図２６】図２３に示した多層配線基板の更に他の製造方法の流れを表す図である。
【図２７】図２３に示した多層配線基板の更に他の製造方法の流れを表す図である。
【図２８】変形例４に係る多層配線基板の構成を表す断面図である。
【図２９】本開示の第７の実施の形態に係る多層配線基板の構成を表す断面図である。
【図３０】図２９に示した多層配線基板の変形例を表す断面図である。
【図３１】本開示の第８の実施の形態に係る多層配線基板の構成を表す断面図である。
【図３２】本開示の第９の実施の形態に係る半導体装置の構成を表す断面図である。
【発明を実施するための形態】
【００３２】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（多層配線基板；ラフネス悪化による係留部を、外形線に沿って設ける例）
２．第２の実施の形態（多層配線基板；ラフネス悪化による係留部を、貫通ビアを囲んで設ける例）
３．第３の実施の形態（多層配線基板の製造方法；金属箔に誘電層および導電材料層を積層したのちに、金属箔または導電材料層のラフネスを悪化させる例）
４．変形例１（多層配線基板；係留部の上部導電層のラフネスを、上部電極または下部電極のラフネスよりも大きくする例）
５．変形例２（多層配線基板；係留部の上部導電層および下部導電層の両方について、それらのラフネスを、上部電極または下部電極のラフネスよりも大きくする例）
６．第４の実施の形態（多層配線基板の製造方法；金属箔を成形して下部導電層を形成したのちに、下部導電層または導電材料層のラフネスを悪化させる例）
７．第５の実施の形態（多層配線基板の製造方法；薄膜キャパシタを内蔵したのちに、上部導電層または下部導電層のラフネスを悪化させる例）
８．変形例３（多層配線基板の製造方法；多層配線基板が出来上がったのちに、上部導電層または下部導電層のラフネスを悪化させる例）
９．第６の実施の形態（多層配線基板；上部導電層と下部導電層とを、誘電層を貫通してつなげる例）
１０．変形例４（多層配線基板；上部導電層または下部導電層のラフネスを悪化させると同時に、上部導電層および下部導電層とを、誘電層を貫通してつなげる例）
１１．第７の実施の形態（多層配線基板；薄膜キャパシタを内蔵するインターポーザ基板の例）
１２．第８の実施の形態（多層配線基板；インターポーザ基板を多段に重ねた例）
１３．第９の実施の形態（半導体装置；多層配線基板をマザーボードとして用いた例）
【００３３】
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板は、プリント配線板またはインターポーザ基板として用いられるものであり、例えば、銅（Ｃｕ）箔よりなる第１配線層Ｌ１，後述する薄膜キャパシタＣｓを含む第２配線層Ｌ２，銅箔よりなる第３配線層Ｌ３，および銅箔よりなる第４配線層Ｌ４を、樹脂層１１，１２，１３を間にして積層した４層プリント基板である。
【００３４】
また、この多層配線基板には、プリント配線板またはインターポーザ基板として用いられる基板領域１０Ａと、ダイシングやルーター加工などの物理的な切削・切断を行うための加工領域１０Ｂとが設けられている。基板領域１０Ａの一部には、薄膜キャパシタが内蔵された機能領域１０Ｃが設けられており、この機能領域１０Ｃ以外の領域は、キャパシタとして寄与しない周辺領域１０Ｄとなっている。周辺領域１０Ｄの一部には係留部１０Ｅが設けられている。
【００３５】
機能領域１０Ｃは、多層配線基板に部品キャパシタを実装する代わりに、基板領域１０Ａに薄膜キャパシタを内蔵した領域である。プリント配線板やインターポーザ基板に薄膜キャパシタを内蔵することで、ＩＣ（Integrated Circuit；集積回路）の直下にデカップリングキャパシタを配置することが可能となる。
【００３６】
このような機能領域１０Ｃは、例えば、上述した第２配線層Ｌ２の銅箔に代えて、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓを備えている。薄膜キャパシタＣｓの上部電極２１および下部電極２２には、貫通ビア２１Ａ，２２Ａがそれぞれ接続されている。
【００３７】
上部電極２１は、例えば、銅（Ｃｕ）などの金属箔により構成されている。また、上部電極２１は、金属箔のほか、めっき，スパッタ，蒸着などによる導電層により構成されていてもよい。
【００３８】
誘電層３１の構成材料は特に限定されないが、例えば、チタン酸ストロンチウム・バリウム（ＢＳＴ）（ＢａＳｒＴｉＯ），チタン酸バリウム（ＢＴＯ）（ＢａＴｉＯ3），チタン酸ストロンチウム（ＳＴＯ）（ＳｒＴｉＯ3）等が挙げられる。
【００３９】
下部電極２２は、例えば、ニッケル（Ｎｉ）箔等の金属箔により構成されている。下部電極２２の誘電層３１に接する面は、ラッピング・ポリッシング等により平滑化されており、その表面ラフネスは例えばＲｚ０．１μｍ以下であることが望ましい。誘電層３１の厚さを薄くしても耐圧劣化やリーク電流を抑えることが可能となり、薄膜キャパシタＣｓの単位面積当たりの容量値を高めることが可能となるからである。
【００４０】
上部電極２１の厚さは数μｍ〜数十μｍ、誘電層３１の厚さは１μｍ前後、下部電極２２の厚さは１０μｍ〜１００μｍである。従って、薄膜キャパシタＣｓの厚さは、部品キャパシタに比べて一桁近く薄くすることが可能である。また、薄膜キャパシタＣｓは、両面銅張積層板と類似の上部電極（導電層）２１／誘電層３１／下部電極（導電層）２２という層構成を有しているので、標準の基板プロセスと相性が良く、部品実装のためのランドを必要としないという利点もある。
【００４１】
係留部１０Ｅは、上部電極２１と同層の上部導電層４１および下部電極２２と同層の下部導電層４２との間に誘電層３１を有しており、その層構成は、機能領域１０Ｃの薄膜キャパシタＣｓと同じである。しかしながら、下部導電層４２の誘電層３１に接する面のラフネスは、例えば少なくともＲｚ４μｍ、好適にはＲｚ８μｍであり、下部電極２２の誘電層３１に接する面のラフネスよりも大きくなっている。換言すれば、下部導電層４２の誘電層３１に接する面は、下部電極２２の誘電層３１に接する面よりもラフネスが大きい粗面部４３とされている。これにより、この多層配線基板では、薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となっている。
【００４２】
すなわち、薄膜キャパシタは部品キャパシタに比べると単位面積当たりの容量値が小さいという問題があった。薄膜キャパシタで実現可能な単位面積当たりの容量値は数μＦ／ｃｍ2である。単位面積当たりの容量値を向上させるためには、誘電層の比誘電率を大きくするか、誘電層の厚さを薄くする必要がある。
【００４３】
誘電層の比誘電率を大きくするためには、誘電層の材料を変えるのが効果的である。しかしながら、薄膜キャパシタでは、既に、部品キャパシタでも用いられている強誘電膜であるチタン酸ストロンチウムやチタン酸バリウム、チタン酸バリウムストロンチウム等を用いているため、大幅な比誘電率の向上は期待できない。
【００４４】
一方、誘電層の厚さについては、理論的には誘電層の厚さに反比例して容量値は増えることになるため、誘電層を薄くすることは非常に有効である。ただし、実際には導電層に凹凸が存在するため、誘電層の膜厚を単純に薄くするだけでは局所的に誘電層の膜厚が薄くなる部分の影響が大きくなってしまい、そのため、大幅な耐圧劣化、及び大幅なリーク電流の増加を招くことになる。
【００４５】
そこで、誘電層を形成する前に、導電層の表面を研磨等によりラフネスを改善させることで、局所的に誘電層の膜厚が薄くなる部分を無くすことが可能となり、誘電膜の膜厚を薄くすることが可能となる。
【００４６】
しかし、その一方で、導電層の表面ラフネスが改善する悪影響として、導電層と誘電層の密着性が低減してしまうことがあげられる。導電層と誘電層の密着性の低減は、その界面での剥離現象を引き起こすリスクを高めることになる。界面の剥離現象は、キャパシタとしての設計電気容量とのズレを大きくしたり、設計品質を満たさないことに繋がる。また、プリント配線板やインターポーザ基板としてのデラミネーション発生の起点となり、はんだリフロー等の加熱衝撃を受けることで層間剥離が生じたり、製品使用途中の発生熱による剥離が誘発され、製品寿命を短命化させる原因となってしまうという問題があった。
【００４７】
そこで、本実施の形態では、係留部１０Ｅにおける下部導電層４２の誘電層３１に接する面のラフネスを、機能領域１０Ｃにおける薄膜キャパシタＣｓの下部電極２２の誘電層３１に接する面のラフネスよりも大きくするようにしている。これにより、係留部１０Ｅに、下部導電層４２と誘電層３１との密着性を向上させるアンカー（係留）機能をもたせて、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となる。
【００４８】
係留部１０Ｅは、図２に示したように、外形線１０Ｆ、つまり基板領域１０Ａと加工領域１０Ｂとの境界線に沿って設けられていることが好ましい。外形線１０Ｆは、プリント配線板やインターポーザ基板のエッジ部分に相当し、ダイシングやルータ加工等の物理的な切削によるダメージにさらされる領域となる。この部分が、薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を引き起こすリスクが最も高い場所の一つである。従って、係留部１０Ｅを外形線１０Ｆに沿って設けることにより、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離を抑える効果を更に大きくすることが可能となる。
【００４９】
上部導電層４１および下部導電層４２は、それぞれ、上部電極２１および下部電極２２と同様の材料により構成されている。上部導電層４１および下部導電層４２は、それぞれ、上部電極２１および下部電極２２と連続して（共通層として）設けられていてもよいし、上部電極２１および下部電極２２とは非連続に（別の層として）設けられていてもよい。
【００５０】
誘電層３１は、機能領域１０Ｃと周辺領域１０Ｄとの共通層として（一つの連続した相として）設けられていることが好ましい。一般的な多層配線板の製造ラインにある装置での加工が難しいからである。
【００５１】
このような多層配線基板は、例えば、次のようにして製造することができる。
【００５２】
図３は、この多層配線基板の製造方法の流れを表し、図４ないし図７は、図３に示した製造方法を工程順に表したものである。まず、図４（Ａ）に示したように、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【００５３】
次いで、同じく図４（Ａ）に示したように、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。金属箔５１の表面ラフネスは、例えばＲｚ０．１μｍ以下になっているのが望ましい。これにより、機能領域１０Ｃの下部電極２２となる領域のラフネスが改善し、薄膜キャパシタＣｓの単位面積当たりの容量値を向上させることが可能となる。
【００５４】
続いて、図４（Ｂ）に示したように、金属箔５１の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ１０３）。そのラフネスは例えば少なくともＲｚ４μｍ、好適にはＲｚ８μｍとすることが望ましい。これにより、係留部１０Ｅの下部導電層４２となる領域のラフネスを、機能領域１０Ｃの下部電極２２となる領域のラフネスよりも大きく（荒く）させて、粗面部４３を形成する。
【００５５】
金属箔５１の一部のラフネスを悪化させる手法としては、例えば、レーザ照射（レーザ加工）を用いることが可能である。また、例えば、金属箔５１をドライフィルムフォトレジストで覆い、パターニングにより一部に開口を設け、薬液を用いた粗化処理により、金属箔５１の一部のラフネスを悪化させる方法でもよい。
【００５６】
続いて、図４（Ｃ）に示したように、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ１０４）。誘電層４１の形成方法としては、例えば、いわゆるゾル−ゲル法、誘電体フィラーとバインダー樹脂とを含む誘電体フィラー含有樹脂溶液を用いて塗工により誘電層を形成する塗工法、誘電体フィラーを含有したフィルムをラミネートする方法、スパッタ、蒸着等、種々の公知の方法を採用することが可能である。
【００５７】
そののち、図４（Ｄ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ１０５）。導電材料層５２の形成方法としては、金属箔を用いて張り合わせる方法、めっき法で導電材料層５２を形成する方法、スパッタ、蒸着等、公知の種々の方法を採用することが可能である。
【００５８】
誘電層３１の上に導電材料層５２を設けたのち、例えばエッチング、より具体的にはウェットエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、図５（Ａ）に示したように、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成され、ラフネスを悪化させた領域には、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ１０６）。
【００５９】
下部電極２２および係留部１０Ｅを形成したのち、図５（Ｂ）ないし図５（Ｅ）に示したように、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【００６０】
金属箔５３の貼り合わせを行ったのち、図６（Ａ）に示したように、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ１０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【００６１】
これと同時に、同じく図６（Ａ）に示したように、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【００６２】
金属箔５１，５３を成形したのち、図６（Ｂ）ないし図６（Ｄ）に示したように、上部電極２１および上部導電層４１の上に、第１配線層Ｌ１を形成するための金属箔５４を、樹脂層１１を間にして貼り合わせる。また、図６（Ｄ）ないし図６（Ｆ）、および図７（Ａ）に示したように、第３配線層Ｌ３の裏面に、第４配線層Ｌ４を形成するための金属箔５５を、樹脂層１３を間にして貼り合わせる。
【００６３】
金属箔５４，５５の貼り合わせを行ったのち、図７（Ｂ）に示したように、例えばエッチングにより、金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【００６４】
最後に、同じく図７（Ｂ）に示したように、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図１に示した多層配線基板が完成する。
【００６５】
この多層配線基板では、係留部１０Ｅにおける下部導電層４２の誘電層３１に接する面のラフネスが、機能領域１０Ｃにおける下部電極２２の誘電層３１に接する面のラフネスよりも大きくなっている。よって、下部導電層４２の誘電層３１に接する面が荒れて表面積が増大することにより、下部導電層４２と誘電層３１との密着性が向上する。これにより、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離が抑えられる。
【００６６】
また、下部電極２２の誘電層３１に接する面は、ラッピング・ポリッシング等により平滑化され、そのラフネスは例えばＲｚ０．１μｍ以下とされているので、誘電層３１の厚さを薄くしても耐圧劣化やリーク電流が抑えられている。よって、薄膜キャパシタＣｓの単位面積当たりの容量値が向上する。
【００６７】
これに対して、例えば図８に示したように、係留部１０Ｅを設けず、薄膜キャパシタの容量を高めるために上部電極１２１および下部電極１２２のラフネスを改善した場合には、ラフネス改善の悪影響として、上部電極１２１または下部電極１２２と誘電層１３１との密着性が低減してしまっていた。上部電極１２１または下部電極１２２と誘電層１３１との密着性の低減は、その界面での剥離現象を引き起こすリスクを高めることになっていた。界面の剥離現象は、キャパシタとしての設計電気容量とのズレを大きくしたり、設計品質を満たさないことに繋がっていた。また、プリント配線板やインターポーザ基板としてのデラミネーション発生の起点となり、はんだリフロー等の加熱衝撃を受けることで層間剥離が生じたり、製品使用途中の発生熱による剥離が誘発され、製品寿命を短命化させる原因となってしまっていた。なお、図８においては、図１に対応する構成要素には１００番台の同一の符号を付している。
【００６８】
このように本実施の形態では、係留部１０Ｅにおける下部導電層４２の誘電層３１に接する面のラフネスを、機能領域１０Ｃにおける薄膜キャパシタＣｓの下部電極２２の誘電層３１に接する面のラフネスよりも大きくするようにしている。よって、係留部１０Ｅにおいて下部導電層４２と誘電層３１との密着性を向上させ、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となる。
【００６９】
また、係留部１０Ｅを、外形線１０Ｆ、つまり基板領域１０Ａと加工領域１０Ｂとの境界線に沿って設けるようにしたので、ダイシングやルータ加工等の物理的な切削によるダメージから基板領域１０Ａを保護し、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離を抑える効果を更に大きくすることが可能となる。
【００７０】
なお、上記実施の形態では、係留部１０Ｅを外形線１０Ｆに沿って配置する場合について説明したが、係留部１０Ｅは必ずしも外形線１０Ｆにある必要は無い。例えば、係留部１０Ｅは、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃの周辺のみに設けられていてもよいし、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃ以外の周辺領域１０Ｄの全てに設けられていてもよい。
【００７１】
また、上記実施の形態の製造方法では、最初に金属箔５１の表面ラフネスを改善させる場合について説明した。しかしながら、本実施の形態の要点は、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃの下部電極２２は、誘電層３１を薄くすることによる高容量化を実現できるようにラフネスを改善しつつ、薄膜キャパシタＣｓとして寄与しない周辺領域１０Ｃの少なくとも一部に、下部導電層４２のラフネスを荒らした係留部１０Ｅを設けることで必要とされる密着性を得ることにある。従って、イニシャルの金属箔５１のラフネスが十分改善されている場合には、金属箔５１の表面ラフネスの改善工程を行わず、金属箔５１の表面の一部のラフネスを悪化させるだけでも、本実施の形態の効果は十分に得られる。
【００７２】
更に、イニシャルの金属箔５１のラフネスが、十分な密着性が得られるほど荒れている場合には、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃの下部電極２２となる領域のみを選択的にラフネスを改善することによって、本実施の形態の効果は十分に得られることになる。下部電極２２となる領域のラフネスを選択的に改善する方法としては、例えば、ドライフィルムパターニングにより、金属箔５１のうち下部電極２２となる領域のみ露出させておき、その部分を電界研磨等によりラフネス改善することによって可能となる。あるいは、選択的な電界研磨以外の他の方法を選択的な研磨を行うことも可能である。
【００７３】
（第２の実施の形態）
図９は、本開示の第２の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板は、係留部１０Ｅが、外形線１０Ｆに加えて、周辺領域１０Ｄの貫通孔１０Ｇを囲んで設けられたものである。このことを除いては、この多層配線基板は第１の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００７４】
貫通孔１０Ｇは、多層配線基板の積層方向の全体を貫通して設けられたドリル貫通孔である。このような貫通孔１０Ｇの周辺は、ドリル加工による物理的な切削にさらされる領域となり、この部分も、薄膜キャパシタの導電層と誘電層の界面での剥離現象を引き起こすリスクが最も高い場所の一つである。従って、係留部１０Ｅを、貫通孔１０Ｇを囲んで配置することにより、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離を抑える効果を更に大きくすることが可能となる。
【００７５】
この多層配線基板は、例えば次のようにして製造することができる。
【００７６】
図１０ないし図１２は、この多層配線基板の製造方法を工程順に表したものである。なお、製造方法の流れは第１の実施の形態と同様であるので、以下の説明においても図３のステップを参照して説明する。また、第１の実施の形態と重複する工程については図４を参照して説明する。
【００７７】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【００７８】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【００７９】
続いて、第１の実施の形態と同様にして、図４（Ｂ）に示した工程により、図１０（Ａ）に示したように、金属箔５１の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ１０３）。これにより、係留部１０Ｅの下部導電層４２となる領域のラフネスを、機能領域１０Ｃの下部電極２２となる領域のラフネスよりも大きく（荒く）させて粗面部４３を形成する。
【００８０】
続いて、第１の実施の形態と同様にして、図４（Ｃ）に示した工程により、同じく図１０（Ａ）に示したように、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ１０４）。
【００８１】
そののち、第１の実施の形態と同様にして、図４（Ｄ）に示した工程により、同じく図１０（Ａ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ１０５）。
【００８２】
誘電層３１の上に導電材料層５２を設けたのち、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂおよび貫通孔１０Ｇの形成予定領域の金属箔５１を選択的に除去する。これにより、図１０（Ｂ）に示したように、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成され、ラフネスを悪化させた領域には、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ１０６）。
【００８３】
下部電極２２および係留部１０Ｅを形成したのち、図１０（Ｃ）ないし図１０（Ｆ）に示したように、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【００８４】
金属箔５３の貼り合わせを行ったのち、図１１（Ａ）に示したように、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ１０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【００８５】
これと同時に、同じく図１１（Ａ）に示したように、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【００８６】
金属箔５１，５３を成形したのち、図１１（Ｂ）ないし図１１（Ｄ）に示したように、上部電極２１および上部導電層４１の上に、第１配線層Ｌ１を形成するための金属箔５４を、樹脂層１１を間にして貼り合わせる。また、図１１（Ｄ）ないし図１１（Ｆ）、および図１２（Ａ）に示したように、第３配線層Ｌ３の裏面に、第４配線層Ｌ４を形成するための金属箔５５を、樹脂層１３を間にして貼り合わせる。
【００８７】
金属箔５４，５５の貼り合わせを行ったのち、図１２（Ｂ）に示したように、例えばエッチングにより、金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【００８８】
最後に、同じく図１２（Ｂ）に示したように、薄膜キャパシタＣｓの上部電極２１に、例えばレーザ加工により、貫通ビア２１Ａを接続する。また、ドリル加工により貫通孔１０Ｇを設ける。以上により、図９に示した多層配線基板が完成する。
【００８９】
この多層配線基板では、係留部１０Ｅが、外形線１０Ｆに加えて、周辺領域１０Ｄの貫通孔１０Ｇを囲んで設けられている。よって、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離が更に確実に抑えられる。
【００９０】
このように本実施の形態では、第１の実施の形態の効果に加えて、係留部１０Ｅを、周辺領域１０Ｄの貫通孔１０Ｇを囲んで設けるようにしたので、薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離を抑える効果を更に大きくすることが可能となる。
【００９１】
なお、上記実施の形態では、係留部１０Ｅを外形線１０Ｆに沿って設けると共に、周辺領域１０Ｄの貫通孔１０Ｇを囲んで配置する場合について説明したが、係留部１０Ｅは必ずしも外形線１０Ｆおよび貫通孔１０Ｇの周囲のみにある必要は無い。例えば、係留部１０Ｅは、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃの周辺のみに設けられていてもよいし、薄膜キャパシタＣｓとして寄与する機能領域１０Ｃ以外の周辺領域１０Ｄの全てに設けられていてもよい。
【００９２】
（第３の実施の形態）
図１３は、本開示の第３の実施の形態に係る多層配線基板の製造方法の流れを表し、図１４は、図１３に示した製造方法を工程順に表したものである。この製造方法は、金属箔５１に誘電層３１および導電材料層５２を積層したのちにレーザ加工によるラフネス悪化工程を行うことにおいて第１の実施の形態とは異なるものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照して説明する。また、この製造方法は第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、以下の説明では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【００９３】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、図１４（Ａ）に示したように、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【００９４】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、同じく図１４（Ａ）に示したように、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【００９５】
続いて、図１４（Ｂ）に示したように、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【００９６】
そののち、図１４（Ｃ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【００９７】
誘電層１５の上に導電材料層５２を設けたのち、図１４（Ｄ）に示したように、レーザ加工により、金属箔５１の誘電層３１に接する面の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ２０５）。具体的には、例えば金属箔５１の誘電層３１に接する面のラフネスを悪化させるためには、金属箔５１と誘電層３１との界面に焦点を合わせてレーザ光ＬＢを照射する。これにより、係留部１０Ｅの下部導電層４２となる領域のラフネスを、機能領域１０Ｃの下部電極２２となる領域のラフネスよりも大きく（荒く）させて粗面部４３を形成する。
【００９８】
レーザ加工を行ったのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成され、ラフネスを悪化させた領域には、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ２０６）。
【００９９】
下部電極２２および係留部１０Ｅを形成したのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１００】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ２０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１０１】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【０１０２】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１０３】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図１に示した多層配線基板が完成する。
【０１０４】
本実施の形態の多層配線基板の作用および効果は、第１の実施の形態と同様である。
【０１０５】
（変形例１）
なお、上記実施の形態では、係留部１０Ｅの下部導電層４２の誘電層３１に接する面のラフネスを、上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きくする場合について説明した。しかしながら、図１５に示したように、係留部１０Ｅの上部導電層４１の誘電層３１に接する面のラフネスを、上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きくすることも可能である。換言すれば、上部導電層４１の誘電層３１に接する面を粗面部４３とすることも可能である。その場合には、例えば導電材料層５２と誘電層３１との界面に焦点を合わせてレーザ光ＬＢを照射する。
【０１０６】
（変形例２）
あるいは、図１６に示したように、係留部１０Ｅの上部導電層４１および下部導電層４２の両方について、それらの誘電層３１に接する面のラフネスを、上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きくすることも可能である。換言すれば、上部導電層４１および下部導電層４２の両方の誘電層３１に接する面を粗面部４３とすることも可能である。このようにすれば、係留部１０Ｅの、上部導電層４１および下部導電層４２と誘電層３１との密着性を向上させるアンカー機能を更に強めて、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離をより確実に抑えることが可能となる。
【０１０７】
（第４の実施の形態）
図１７は、本開示の第４の実施の形態に係る多層配線基板の製造方法の流れを表し、図１８は、図１７に示した製造方法を工程順に表したものである。この製造方法は、金属箔５１を成形して下部導電層４２を形成したのちにレーザ加工によるラフネス悪化工程を行うようにしたことにおいて第３の実施の形態とは異なるものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は、第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１０８】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１０９】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１１０】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１１１】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、図１８（Ａ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１１２】
誘電層１５の上に導電材料層５２を設けたのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、図１８（Ｂ）に示したように、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成されると共に、周辺領域１０Ｄの一部に、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ３０５）。
【０１１３】
下部電極２２および係留部１０Ｅを形成したのち、図１８（Ｃ）に示したように、レーザ加工により、下部導電層４２の誘電層３１に接する面の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ３０６）。具体的には、例えば下部導電層４２の誘電層３１に接する面のラフネスを悪化させるためには、下部導電層４２と誘電層３１との界面に焦点を合わせてレーザ光ＬＢを照射する。これにより、係留部１０Ｅの下部導電層４２の誘電層３１に接する面のラフネスを、機能領域１０Ｃの上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きく（荒く）させて粗面部４３を形成する。
【０１１４】
レーザ加工を行ったのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１１５】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ３０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１１６】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【０１１７】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１１８】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図１に示した多層配線基板が完成する。
【０１１９】
この多層配線基板の作用および効果は、第１の実施の形態と同様である。
【０１２０】
なお、上記第３の実施の形態の変形例１（図１５）および変形例２（図１６）は本実施の形態にも適用可能である。
【０１２１】
（第５の実施の形態）
図１９は、本開示の第４の実施の形態に係る多層配線基板の製造方法の流れを表し、図２０および図２１は、図１９に示した製造方法を工程順に表したものである。この製造方法は、薄膜キャパシタＣｓを形成したのちにレーザ加工によるラフネス悪化工程を行うようにしたことにおいて第３の実施の形態とは異なるものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は、第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１２２】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１２３】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１２４】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１２５】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、図２０（Ａ）に示したように、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１２６】
誘電層１５の上に導電材料層５２を設けたのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、図２０（Ｂ）に示したように、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成されると共に、周辺領域１０Ｄの一部に、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ４０５）。
【０１２７】
下部電極２２および係留部１０Ｅを形成したのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、図２０（Ｃ）ないし図２０（Ｆ）に示したように、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１２８】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、図２１（Ａ）に示したように、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ４０６）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１２９】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、同じく図２１（Ａ）に示したように、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ４０７）。
【０１３０】
上部電極２１および上部導電層４１を形成したのち、図２１（Ｂ）に示したように、レーザ加工により、下部導電層４２の誘電層３１に接する面の一部、具体的には、薄膜キャパシタＣｓとして寄与させない周辺領域１０Ｄの一部のラフネスを悪化させる（ステップＳ４０８）。具体的には、例えば下部導電層４２の誘電層３１に接する面のラフネスを悪化させるためには、下部導電層４２と誘電層３１との界面に焦点を合わせてレーザ光ＬＢを照射する。これにより、係留部１０Ｅの下部導電層４２の誘電層３１に接する面のラフネスを、機能領域１０Ｃの上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きく（荒く）させて粗面部４３を形成する。
【０１３１】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１３２】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図１に示した多層配線基板が完成する。
【０１３３】
この多層配線基板の作用および効果は、第１の実施の形態と同様である。
【０１３４】
（変形例３）
なお、上記実施の形態では、金属箔５１および導電材料層５２を成形して薄膜キャパシタＣｓおよび係留部１０Ｅを形成したのちにレーザ加工を行うようにした場合について説明した。しかしながら、例えば図２２に示したように、第１配線層Ｌ１および第４配線層Ｌ４を形成し（ステップＳ１０９）、薄膜キャパシタＣｓが多層配線基板に内蔵されたのちにレーザ加工を行う（ステップＳ４０８）ことも可能である。
【０１３５】
また、上記第３の実施の形態の変形例１（図１５）および変形例２（図１６）は、本実施の形態または変形例３にも適用可能である。
【０１３６】
（第６の実施の形態）
図２３は、本開示の第６の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板は、係留部１０Ｅにおいて、上部導電層４１と下部導電層４２とが、連結部４４を介して誘電層３１を貫通して物理的につながっており、電気的にも短絡（ショート）しているものである。これにより、この多層配線基板では、第１の実施の形態と同様に、薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となっている。このことを除いては、本実施の形態は第１の実施の形態と同様の構成、作用および効果を有している。
【０１３７】
この多層配線基板は、例えば、次のようにして製造することができる。
【０１３８】
図２４は、この多層配線基板の製造方法の流れを表したものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、以下の説明では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１３９】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１４０】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１４１】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１４２】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１４３】
誘電層１５の上に導電材料層５２を設けたのち、レーザ加工により金属箔５１と導電材料層５２とを、連結部４４を介して誘電層３１を貫通して物理的につなげる（ステップＳ５０５）。
【０１４４】
レーザ加工を行ったのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成され、金属箔５１と導電材料層５２とを物理的につなげた領域には、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ５０６）。その際、係留部１０Ｅは薄膜キャパシタＣｓとして寄与しない周辺領域１０Ｄの一部なので、誘電層３１がレーザ加工により焼損などのダメージを受け、下部導電層４２（金属箔５１）と導電材料層５２とが連結部４４を介して電気的に短絡（ショート）していても問題は生じない。
【０１４５】
下部電極２２および係留部１０Ｅを形成したのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１４６】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ５０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１４７】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【０１４８】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１４９】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図２３に示した多層配線基板が完成する。
【０１５０】
また、この多層配線基板は、例えば、次のようにして製造することも可能である。
【０１５１】
図２５は、この多層配線基板の他の製造方法の流れを表したものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は、第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１５２】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１５３】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１５４】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１５５】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１５６】
誘電層１５の上に導電材料層５２を設けたのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成されると共に、周辺領域１０Ｄの一部に、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ６０５）。
【０１５７】
下部電極２２および係留部１０Ｅを形成したのち、レーザ加工により、係留部１０Ｅにおける下部導電層４２と導電材料層５２とを、連結部４４を介して誘電層３１を貫通して物理的につなげる（ステップＳ６０６）。
【０１５８】
レーザ加工を行ったのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。なお、金属箔５３の貼り合わせは、レーザ加工の前に行うことも可能である。
【０１５９】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ６０７）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１６０】
また、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ１０８）。
【０１６１】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１６２】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図２３に示した多層配線基板が完成する。
【０１６３】
あるいは、この多層配線基板は、例えば、次のようにして製造することも可能である。
【０１６４】
図２６は、この多層配線基板の更に他の製造方法の流れを表したものである。なお、第１の実施の形態と重複する工程については図４ないし図７を参照し、第３の実施の形態と重複する工程については図１４を参照して説明する。また、この製造方法は、第１の実施の形態の多層配線基板を製造する場合に限られるものではないが、本実施の形態では例えば第１の実施の形態のように係留部１０Ｅを外形線１０Ｆに沿って設ける場合を例として説明する。
【０１６５】
まず、第１の実施の形態と同様にして、図４（Ａ）に示した工程により、下部電極２２および下部導電層４２の構成材料として、ニッケル箔等の金属箔５１を用意する（ステップＳ１０１）。
【０１６６】
次いで、第１の実施の形態と同様にして、同じく図４（Ａ）に示した工程により、この金属箔５１の表面に対して、ラッピング・ポリッシング等により平滑化処理を行い、表面ラフネスを改善させる（ステップＳ１０２）。
【０１６７】
続いて、第３の実施の形態と同様にして、図１４（Ｂ）に示した工程により、金属箔５１の表面の全面に誘電層３１を設ける（ステップＳ２０３）。
【０１６８】
そののち、第３の実施の形態と同様にして、図１４（Ｃ）に示した工程により、誘電層３１の上に、上部電極２１および上部導電層４１を形成するための導電材料層５２を設ける（ステップＳ２０４）。
【０１６９】
誘電層１５の上に導電材料層５２を設けたのち、第１の実施の形態と同様にして、図５（Ａ）に示した工程により、例えばエッチングにより、金属箔５１を所定の形状に成形し、加工領域１０Ｂの金属箔５１を選択的に除去し、基板領域１０Ａのみに金属箔５１を残存させる。これにより、機能領域１０Ｃには薄膜キャパシタＣｓの下部電極２２が形成されると共に、周辺領域１０Ｄの一部に、誘電層３１および下部導電層４２が積層された係留部１０Ｅが形成される（ステップＳ７０５）。
【０１７０】
下部電極２２および係留部１０Ｅを形成したのち、第１の実施の形態と同様にして、図５（Ｂ）ないし図５（Ｅ）に示した工程により、下部電極２２および下部導電層４２の裏面に、第３配線層Ｌ３を形成するための金属箔５３を、樹脂層１２を間にして貼り合わせる。
【０１７１】
金属箔５３の貼り合わせを行ったのち、第１の実施の形態と同様にして、図６（Ａ）に示した工程により、例えばエッチングにより、導電材料層５２を所定の形状に成形して、機能領域１０Ｃに薄膜キャパシタＣｓの上部電極２１を形成すると共に、係留部１０Ｅに上部導電層４１を形成する（ステップＳ７０６）。これにより、機能領域１０Ｃには、上部電極２１および下部電極２２の間に誘電層３１を有する薄膜キャパシタＣｓが形成される一方、周辺領域１０Ｄの一部に、上部導電層４１および下部導電層４２の間に誘電層３１を有する係留部１０Ｅが形成される。
【０１７２】
これと同時に、第１の実施の形態と同様にして、同じく図６（Ａ）に示した工程により、金属箔５３を所定の形状に成形して第３配線層Ｌ３を形成する（ステップＳ７０７）。
【０１７３】
上部電極２１，上部導電層４１および第３配線層Ｌ３を形成したのち、レーザ加工により、上部導電層４１と下部導電層４２とを、連結部４４を介して誘電層３１を貫通して物理的につなげる（ステップＳ７０８）。
【０１７４】
金属箔５１，５３を成形したのち、第１の実施の形態と同様にして、図６（Ｂ）ないし図７（Ｂ）に示した工程により、金属箔５４，５５の貼り合わせを行い、この金属箔５４，５５を所定の形状に成形して第１配線層Ｌ１および第４配線層Ｌ４を形成する（ステップＳ１０９）。
【０１７５】
最後に、第１の実施の形態と同様にして、同じく図７（Ｂ）に示した工程により、薄膜キャパシタＣｓの上部電極２１および下部電極２２に、例えばレーザ加工により、貫通ビア２１Ａ，２２Ａをそれぞれ接続する。以上により、図２３に示した多層配線基板が完成する。
【０１７６】
なお、図２６に示した製造方法において、変形例３と同様にして、図２７に示したように、第１配線層Ｌ１および第４配線層Ｌ４を形成し（ステップＳ１０９）、薄膜キャパシタＣｓが多層配線基板に内蔵されたのちにレーザ加工を行う（ステップＳ７０８）ことも可能である。
【０１７７】
この多層配線基板では、係留部１０Ｅにおける上部導電層４１と下部導電層４２とが、連結部４４を介して誘電層３１を貫通して物理的につながっているので、上部導電層４１および下部導電層４２の密着性が向上する。これにより、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１および下部電極２２と誘電層３１との界面での剥離が抑えられる。
【０１７８】
このように本実施の形態では、係留部１０Ｅにおける上部導電層４１と下部導電層４２とを、誘電層３１を貫通して物理的につなげるようにしている。よって、係留部１０Ｅにおいて上部導電層４１および下部導電層４２の密着性を向上させ、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離を抑えることが可能となる。
【０１７９】
（変形例４）
なお、上記実施の形態では、係留部１０Ｅにおいて、上部導電層４１と下部導電層４２とが、誘電層３１を貫通して物理的につながっている場合について説明したが、本実施の形態と第１の実施の形態とを組み合わせることも可能である。例えば図２８に示したように、係留部１０Ｅにおいて、上部導電層４１または下部導電層４２の誘電層３１に接する面のラフネスが、上部電極２１または下部電極２２の誘電層３１に接する面のラフネスよりも大きく（換言すれば、上部導電層４１または下部導電層４２の誘電層３１に接する面が粗面部４３とされており）、かつ、上部導電層４１と下部導電層４２とが、誘電層３１を貫通して物理的につながっていてもよい。係留部１０Ｅは薄膜キャパシタＣｓとして寄与しない周辺領域１０Ｄの一部であることから、ラフネス悪化工程において誘電層３１がダメージを受けて（例えばレーザ加工により焼損してしまって）、上部導電層４１と下部導電層４２とが物理的につながり、電気的に短絡（ショート）してしまっても問題は生じない。
【０１８０】
（第７の実施の形態）
図２９は、本開示の第７の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板７は、例えばインターポーザ基板として用いられるものであり、第１の実施の形態の薄膜キャパシタＣｓが内蔵された基板本体部７１を有している。基板本体部７１には、例えば外形線１０Ｆに沿って、第１または第６の実施の形態と同様の係留部１０Ｅが設けられている。
【０１８１】
基板本体部７１の上面には、薄膜キャパシタ１の上方に、半導体素子７２が実装されている。半導体素子７１が実装された基板本体部７１の上面は、保護膜７３で被覆されている。
【０１８２】
また、図３０に示したように、半導体素子７２に代えて、ＩＣチップ７４などを実装することも可能である。
【０１８３】
この多層配線基板７は、例えば、第１，第３ないし第５の実施の形態と同様にして製造することができ、その作用および効果も第１または第６の実施の形態と同様である。
【０１８４】
（第８の実施の形態）
図３１は、本開示の第８の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板８は、例えば、ＰｏＰと呼ばれる多段に重ねられた構造のインターポーザ基板であり、第７の実施の形態に係る多層配線基板７を複数層（例えば図３１では二層）重ねた構成を有している。
【０１８５】
本実施の形態では、半導体素子７２と、多層配線基板７の基板本体部７１に埋め込まれた薄膜キャパシタＣｓとの間の配線距離を最短にすることが可能となり、半導体素子７２から見たパッケージ全体のインダクタンスを低減することが可能となる。
【０１８６】
（第９の実施の形態）
図３２は、本開示の第９の実施の形態に係る半導体装置の構成を表したものである。この半導体装置９は、例えばマザーボード８０上に、ＤＣ／ＤＣ電源回路９１と、バルクチップ９２と、インターポーザ基板として第８の実施の形態に係る多層配線基板８とを実装したものである。マザーボード８０は、第１配線層（ＧＮＤ）Ｌ１および第２配線層（電源供給配線）Ｌ２を、樹脂層８１，８２，８３を間にして積層した構成を有するプリント配線基板である。マザーボード８０内部には、第１配線層Ｌ１および第２配線層Ｌ２と、それらの間の樹脂層８２とにより、上記第１または第６の実施の形態に係る薄膜キャパシタＣｓおよび係留部１０Ｅが構成されている。
【０１８７】
この半導体装置では、マザーボード８０が上記実施の形態の多層配線基板により構成されているので、機能領域１０Ｃにおいて薄膜キャパシタＣｓの上部電極２１または下部電極２２と誘電層３１との界面での剥離が抑えられており、製品寿命が長くなる。
【０１８８】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、周辺領域１０Ｄの一部に係留部１０Ｅを設ける場合について説明したが、係留部１０Ｅは、周辺領域１０Ｄの少なくとも一部に設けられていればよい。例えば、係留部１０Ｅは、周辺領域１０Ｄの全部に設けられていてもよい。
【０１８９】
また、上記実施の形態では、係留部１０Ｅが上部導電層４１および下部導電層４２の間に誘電層３１を積層した構成を有している場合について説明したが、係留部１０Ｅは、誘電層３１と下部導電層４２とを積層した構成を有し、下部導電層４２の誘電層３１に接する面が粗面部４３とされていてもよい。または、係留部１０Ｅは、誘電層３１と上部導電層４１とを積層した構成を有し、上部導電層４１の誘電層３１に接する面が粗面部４３とされていてもよい。
【０１９０】
更に、例えば、上記実施の形態では、多層配線基板または半導体装置の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
【０１９１】
なお、本技術は以下のような構成を取ることも可能である。
（１）
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
多層配線基板。
（２）
前記誘電層は、前記機能領域と前記周辺領域との共通層として設けられている
前記（１）記載の多層配線基板。
（３）
前記係留部が、外形線に沿って設けられている
前記（１）または（２）記載の多層配線基板。
（４）
前記周辺領域に貫通孔が設けられており、
前記係留部は、前記貫通孔を囲んで設けられている
前記（１）ないし（３）のいずれか１項に記載の多層配線基板。
（５）
前記係留部は、上部導電層および下部導電層の間に前記誘電層を有し、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
前記（１）ないし（４）のいずれか１項に記載の多層配線基板。
（６）
金属箔の表面の一部のラフネスを悪化させる工程と、
前記金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
を含む多層配線基板の製造方法。
（７）
前記金属箔の表面の一部のラフネスを悪化させる工程の前に、前記金属箔の表面のうち少なくとも前記下部電極となる領域のラフネスを改善させる工程を含む
前記（６）記載の多層配線基板の製造方法。
（８）
前記ラフネスを悪化させる手法として、レーザ加工を用いる
前記（６）または（７）記載の多層配線基板の製造方法。
（９）
前記ラフネスを悪化させる手法として、薬液による粗化処理を用いる
前記（６）または（７）記載の多層配線基板の製造方法。
（１０）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
レーザ加工により前記金属箔または前記導電材料層の前記誘電層に接する面の一部のラフネスを悪化させる工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
（１１）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
レーザ加工により前記係留部における前記下部導電層または前記導電材料層の前記誘電層に接する面のラフネスを悪化させる工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
を含む多層配線基板の製造方法。
（１２）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
レーザ加工により前記係留部における前記上部導電層または前記下部導電層の前記誘電層に接する面のラフネスを悪化させる工程と
を含む多層配線基板の製造方法。
（１３）
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
多層配線基板。
（１４）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
レーザ加工により前記金属箔と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記金属箔と前記導電材料層とを物理的につなげた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
（１５）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
レーザ加工により前記係留部における前記下部導電層と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
（１６）
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
レーザ加工により前記係留部における前記上部導電層と前記下部導電層とを、前記誘電層を貫通して物理的につなげる工程と
を含む多層配線基板の製造方法。
（１７）
チップおよび多層配線基板を備え、
前記多層配線基板は、
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
半導体装置。
（１８）
チップおよび多層配線基板を備え、
前記多層配線基板は、
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
半導体装置。
【符号の説明】
【０１９２】
１０Ａ…基板領域、１０Ｂ…加工領域、１０Ｃ…機能領域、１０Ｄ…周辺領域、１０Ｅ…係留部、１１，１２，１３…樹脂層、２１…上部電極、２２…下部電極、３１…誘電層、４１…上部導電層、４２…下部導電層、５１…金属箔、Ｃｓ…薄膜キャパシタ、Ｌ１…第１配線層、Ｌ２…第２配線層、Ｌ３…第３配線層、Ｌ４…第４配線層
【特許請求の範囲】
【請求項１】
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
多層配線基板。
【請求項２】
前記誘電層は、前記機能領域と前記周辺領域との共通層として設けられている
請求項１記載の多層配線基板。
【請求項３】
前記係留部が、外形線に沿って設けられている
請求項１記載の多層配線基板。
【請求項４】
前記周辺領域に貫通孔が設けられており、
前記係留部は、前記貫通孔を囲んで設けられている
請求項１記載の多層配線基板。
【請求項５】
前記係留部は、上部導電層および下部導電層の間に前記誘電層を有し、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
請求項１記載の多層配線基板。
【請求項６】
金属箔の表面の一部のラフネスを悪化させる工程と、
前記金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
を含む多層配線基板の製造方法。
【請求項７】
前記金属箔の表面の一部のラフネスを悪化させる工程の前に、前記金属箔の表面のうち少なくとも前記下部電極となる領域のラフネスを改善させる工程を含む
請求項６記載の多層配線基板の製造方法。
【請求項８】
前記ラフネスを悪化させる手法として、レーザ加工を用いる
請求項６記載の多層配線基板の製造方法。
【請求項９】
前記ラフネスを悪化させる手法として、薬液による粗化処理を用いる
請求項６記載の多層配線基板の製造方法。
【請求項１０】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
レーザ加工により前記金属箔または前記導電材料層の前記誘電層に接する面の一部のラフネスを悪化させる工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
【請求項１１】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
レーザ加工により前記係留部における前記下部導電層または前記導電材料層の前記誘電層に接する面のラフネスを悪化させる工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
を含む多層配線基板の製造方法。
【請求項１２】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
レーザ加工により前記係留部における前記上部導電層または前記下部導電層の前記誘電層に接する面のラフネスを悪化させる工程と
を含む多層配線基板の製造方法。
【請求項１３】
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
多層配線基板。
【請求項１４】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
レーザ加工により前記金属箔と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記金属箔と前記導電材料層とを物理的につなげた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
【請求項１５】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
レーザ加工により前記係留部における前記下部導電層と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
【請求項１６】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
レーザ加工により前記係留部における前記上部導電層と前記下部導電層とを、前記誘電層を貫通して物理的につなげる工程と
を含む多層配線基板の製造方法。
【請求項１７】
チップおよび多層配線基板を備え、
前記多層配線基板は、
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
半導体装置。
【請求項１８】
チップおよび多層配線基板を備え、
前記多層配線基板は、
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
半導体装置。
【請求項１】
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
多層配線基板。
【請求項２】
前記誘電層は、前記機能領域と前記周辺領域との共通層として設けられている
請求項１記載の多層配線基板。
【請求項３】
前記係留部が、外形線に沿って設けられている
請求項１記載の多層配線基板。
【請求項４】
前記周辺領域に貫通孔が設けられており、
前記係留部は、前記貫通孔を囲んで設けられている
請求項１記載の多層配線基板。
【請求項５】
前記係留部は、上部導電層および下部導電層の間に前記誘電層を有し、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
請求項１記載の多層配線基板。
【請求項６】
金属箔の表面の一部のラフネスを悪化させる工程と、
前記金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
を含む多層配線基板の製造方法。
【請求項７】
前記金属箔の表面の一部のラフネスを悪化させる工程の前に、前記金属箔の表面のうち少なくとも前記下部電極となる領域のラフネスを改善させる工程を含む
請求項６記載の多層配線基板の製造方法。
【請求項８】
前記ラフネスを悪化させる手法として、レーザ加工を用いる
請求項６記載の多層配線基板の製造方法。
【請求項９】
前記ラフネスを悪化させる手法として、薬液による粗化処理を用いる
請求項６記載の多層配線基板の製造方法。
【請求項１０】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
レーザ加工により前記金属箔または前記導電材料層の前記誘電層に接する面の一部のラフネスを悪化させる工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
【請求項１１】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
レーザ加工により前記係留部における前記下部導電層または前記導電材料層の前記誘電層に接する面のラフネスを悪化させる工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
を含む多層配線基板の製造方法。
【請求項１２】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
レーザ加工により前記係留部における前記上部導電層または前記下部導電層の前記誘電層に接する面のラフネスを悪化させる工程と
を含む多層配線基板の製造方法。
【請求項１３】
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
多層配線基板。
【請求項１４】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
レーザ加工により前記金属箔と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記金属箔と前記導電材料層とを物理的につなげた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
【請求項１５】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
レーザ加工により前記係留部における前記下部導電層と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
を含む多層配線基板の製造方法。
【請求項１６】
金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
レーザ加工により前記係留部における前記上部導電層と前記下部導電層とを、前記誘電層を貫通して物理的につなげる工程と
を含む多層配線基板の製造方法。
【請求項１７】
チップおよび多層配線基板を備え、
前記多層配線基板は、
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
半導体装置。
【請求項１８】
チップおよび多層配線基板を備え、
前記多層配線基板は、
上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１２−２５３１９５（Ｐ２０１２−２５３１９５Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２４６０４（Ｐ２０１１−１２４６０４）
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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