完全差動型オペアンプ

【課題】完全差動型オペアンプの動作の安定度を向上し、高速動作を可能にする。
【解決手段】差動増幅部は、第１ステージの第１の差動増幅回路と、第２ステージの第２の差動増幅回路２から構成される。位相補償回路５は、第２の差動増幅回路２の差動入力端子と差動出力端子との間に接続されている。第１のＣＭＦＢ回路３は、第１ステージの差動増幅回路１の差動出力電圧ＶＰ，ＶＮの第１の同相電圧ＶＣ１が第１の基準電圧になるように、第１の差動増幅回路１をフィードバック制御する。第２のＣＭＦＢ回路４は、第２の差動増幅回路２の差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの第２の同相電圧ＶＣ２が第２の基準電圧になるように、第２の差動増幅回路２をフィードバック制御する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、完全差動型オペアンプに関し、特に、コモンモード・フィードバック回路を備えた複数ステージの完全差動型オペアンプに関する。
【背景技術】
【０００２】
一般に、完全差動型オペアンプは、一対の差動入力端子と、一対の差動出力端子を備えており、１つの出力端子しか持っていないシングルエンド出力オペアンプに比べ、ノイズ耐性が高く、高性能が必要とされる集積回路に広く用いられている。図１３は、完全差動型オペアンプのブロック図である。この完全差動型オペアンプは、２ステージの差動増幅部を構成する第１の差動増幅回路５０，第２の差動増幅回路５１、コモンモード・フィードバック回路（以下、ＣＭＦＢ回路という）５２、及び位相補償回路５３を含んで構成されている。
【０００３】
ＣＭＦＢ回路５２は、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧（中心電圧）
を所定の基準電圧に制御する回路である。位相補償回路５３は、完全差動型オペアンプの発振を防止するために第１の差動増幅回路５０と第２の差動増幅回路５１の間に接続されている。この位相補償回路５３は、位相補償用コンデンサＣＣＰ，ＣＣＮを含んで構成され、図示のように、位相余裕を十分確保するための零点消去用抵抗ＲＺＰ，ＲＺＮが位相補償用コンデンサＣＣＰ，ＣＣＮに直列される場合もある。
【０００４】
図１４は、図１３の完全差動型オペアンプの具体的な回路図である。Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２，Ｍ５と、Ｎチャネル型ＭＯＳトランジスタＭ３，Ｍ４により、第１ステージの第１の差動増幅回路５０が構成される。第１の差動増幅回路５０の差動出力電圧はＶＰ，ＶＮである。
【０００５】
Ｐチャネル型ＭＯＳトランジスタＭ６，Ｍ７とＮチャネル型ＭＯＳトランジスタＭ８，Ｍ９で第２ステージの第２の差動増幅回路５１が構成される。そして、第１ステージと第２ステージの間には零点消去用抵抗ＲＺＰ，ＲＺＮ、及び位相補償用コンデンサＣＣＰ，ＣＣＮからなる位相補償回路５３が接続される。
【０００６】
バイアス回路５４は、Ｐチャネル型ＭＯＳトランジスタＭ５１，Ｍ５３，Ｍ５５とＮチャネル型ＭＯＳトランジスタＭ５２，Ｍ５４，Ｍ５６からなるカレントミラー回路、及び抵抗ＲＢ１により構成され、パワーダウン信号ＰＷＤＢがＨレベルの時に、Ｎチャネル型ＭＯＳトランジスタＭ５２がオンし、オペアンプ動作に必要なバイアス電圧をＰチャネル型ＭＯＳトランジスタＭ６，Ｍ７、及びＮチャネル型ＭＯＳトランジスタＭ３，Ｍ４に供給する。
【０００７】
一般的に、上述のような２ステージのオペアンプは、発振防止のための位相補償回路５３が必要とされるが、第１ステージで高利得を提供することができ、第２ステージで大振幅を提供することができる。２ステージのオペアンプは、１ステージのオペアンプで得られる利得、あるいは出力振幅に対して、要求される特性が十分満足できないような場合には有効な回路構成であり、集積回路を構成する上で大きなメリットとなる。
【０００８】
上述の完全差動型オペアンプは、第１の差動増幅回路５０の一対の差動入力端子にそれぞれ入力される差動入力電圧ＶＩＮＰ，ＶＩＮＮに応じて、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが変化する構成となっている。ＣＭＦＢ回路５２は、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦとなるように制御電圧ＶＢＣを出力する。制御電圧ＶＢＣは、第１の差動増幅回路５０の定電流源であるＰチャネル型ＭＯＳトランジスタのゲートに印加される。
【０００９】
例えば、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦより高い場合には、制御電圧ＶＢＣが低くなる。制御電圧ＶＢＣが低くなると、Ｐチャネル型ＭＯＳトランジスタＭ５のドレイン電流が増加するため、第１ステージの第１の差動増幅回路５０の差動出力電圧ＶＰ，ＶＮが高くなり、それに伴って第２ステージの第２の差動増幅回路５１のＮチャネル型ＭＯＳトランジスタＭ８，Ｍ９のドレイン電流が増加するので、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが低くなり、同相電圧ＶＣも低くなる。
【００１０】
逆に、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦより低い場合には、制御電圧ＶＢＣは高くなる。制御電圧ＶＢＣが高くなると、Ｐチャネル型ＭＯＳトランジスタＭ５のドレイン電流が減少するため、第１ステージの差動出力電圧ＶＰ，ＶＮが低くなり、それに伴って第２ステージのＮチャネル型ＭＯＳトランジスタＭ８，Ｍ９のドレイン電流が減少するので、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが高くなり、同相電圧ＶＣも高くなる。
【００１１】
このように、完全差動型オペアンプはＰチャネル型ＭＯＳトランジスタＭ５のゲートに印加される電圧ＶＢＣを制御することにより、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧ＶＣが所定の基準電圧ＣＯＭＶＲＥＦになるように制御されている。この種の完全差動型オペアンプは、特許文献１、２に記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００２−２８０８７７号公報
【特許文献２】特開２００４−２９７６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述の完全差動型オペアンプにおいては、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧ＶＣを所定の基準電圧ＣＯＭＶＲＥＦにするためのＣＭＦＢ回路５２は１つだけである。ＣＭＦＢ回路５２のＣＭＦＢループは、第１ステージ、第２ステージ及び位相補償回路５３を経由してフィードバックがなされているため、ＣＭＦＢループの位相余裕度を十分確保することができず、当該オペアンプを安定に動作させることが難しいという問題があった。
【００１４】
また、ＣＭＦＢ制御ループの位相余裕を確保するため、ＣＭＦＢループの周波数特性を低下させると、当該オペアンプ自体の周波数特性を低下させてしまうおそれがある。また、動作安定のためには回路規模が増大したり、消費電流が増加するおそれがある。
【課題を解決するための手段】
【００１５】
本発明の完全差動型オペアンプは、それぞれ一対の差動入力端子と一対の差動出力端子を有する複数の差動増幅回路が第１ステージから最終ステージまでの複数ステージを構成するように相互に接続されてなる差動増幅部と、最終ステージの差動増幅回路（２）の差動入力端子と差動出力端子との間に接続された位相補償回路（５）と、
第１ステージの差動増幅回路（１）の一対の差動出力電圧（ＶＰ，ＶＮ）の第１の同相電圧（ＶＣ１）が第１の基準電圧（ＶＧＳ１）になるように、当該差動増幅回路（１）をフィードバック制御する第１のコモンモード・フィードバック回路（３）と、最終ステージの差動増幅回路（２）の一対の差動出力電圧（ＶＯＵＴＰ，ＶＯＵＴＮ）の第２の同相電圧（ＶＣ２）が第２の基準電圧（ＣＯＭＶＲＥＦ）になるように、当該差動増幅回路（２）をフィードバック制御する第２のコモンモード・フィードバック回路（４）と、を備えることを特徴とするものである。
【発明の効果】
【００１６】
本発明による完全差動型オペアンプは、少なくとも、第１ステージと最終ステージのそれぞれにコモンモード・フィードバック回路を設け、それぞれのステージの差動増幅回路を独立して制御する構成となっている。そのため、コモンモード・フィードバックループ内に位相補償回路を経由しない構成であり、回路全体の動作の安定度が向上し、高速動作を可能にする。
【００１７】
また、コモンモード・フィードバック回路を簡単化でき、消費電流を低減することができる。したがって、複数のステージを有する差動型オペアンプの特徴である高利得、大振幅出力を活かしながら、回路動作の安定性を向上させ、高速動作を可能にし、消費電力を低減させることができる。さらに、セトリング時間も短くなるので、連続時間回路だけでなく、離散時間システムへの応用においては大きなメリットとなる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態における完全差動型オペアンプのブロック図である。
【図２】本発明の第１の実施形態における完全差動型オペアンプの詳細なブロック図である。
【図３】本発明の第１の実施形態における完全差動型オペアンプの回路図である。
【図４】スイッチトキャパシタ型の同相電圧検出回路の回路図である。
【図５】スイッチトキャパシタ型の同相電圧検出回路に用いられるクロックの波形図である。
【図６】スイッチトキャパシタ型の同相電圧検出回路の動作を説明する図である。
【図７】第１の実施形態における制御電圧生成回路の回路図である。
【図８】バイアス回路の回路図である。
【図９】第２の実施形態における完全差動型オペアンプの回路図である。
【図１０】第２の実施形態における制御電圧生成回路の回路図である。
【図１１】本発明の第３の実施形態における完全差動型オペアンプの回路図である。
【図１２】本発明の完全差動型オペアンプを適用したスイッチトキャパシタ積分器の回路図である。
【図１３】従来例の完全差動型オペアンプのブロック図である。
【図１４】従来例の完全差動型オペアンプの回路図である。
【発明を実施するための形態】
【００１９】
＜＜第１の実施形態＞＞
［全体構成］
図１は、本実施形態における完全差動型オペアンプ１００のブロック図である。この完全差動型オペアンプ１００は、２ステージの差動増幅部（図１破線で囲まれた部分）を構成する第１の差動増幅回路１及び第２の差動増幅回路２、第１のコモンモード・フィードバック回路３以下、第１のＣＭＦＢ回路３という、第２のコモンモード・フィードバック回路４（以下、第２のＣＭＦＢ回路４という）、及び位相補償回路５を含んで構成されている。
【００２０】
第１の差動増幅回路１は、第１ステージを構成し、一対の差動入力端子にそれぞれ入力される差動入力電圧ＶＩＮＰ，ＶＩＮＮに応じて、一対の差動出力端子から、それぞれ差動出力電圧ＶＰ，ＶＮを出力する。第２の差動増幅回路２は、第２ステージを構成し、第１の差動増幅回路１の差動出力電圧ＶＰ，ＶＮが一対の差動入力端子にそれぞれ入力され、一対の差動出力端子から、それぞれ差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮを出力する。
【００２１】
第１のＣＭＦＢ回路３は、第１の差動増幅回路１の差動出力電圧ＶＰ，ＶＮの第１の同相電圧ＶＣ１（中間電圧）が第１の基準電圧になるように、第１の差動増幅回路１をフィードバック制御する。第２のＣＭＦＢ回路４は、第２の差動増幅回路２の差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧ＶＣ２（中間電圧）が第２の基準電圧ＣＯＭＶＲＥＦになるように、第２の差動増幅回路２をフィードバック制御する。
【００２２】
位相補償回路５は、完全差動型オペアンプ１００の発振を防止するための回路であり、位相補償用コンデンサＣＣＰ，ＣＣＮを含んで構成され、第１の差動増幅回路１と第２の差動増幅回路２の間に接続されている。すなわち、位相補償用コンデンサＣＣＰ，ＣＣＮは、第２の差動増幅回路２の一対の差動入力端子と一対の差動出力端子の間にそれぞれ接続されている。位相補償回路５は、図１３に示すような位相余裕を十分確保するための零点消去用抵抗ＲＺＰ，ＲＺＮを位相補償用コンデンサＣＣＰ，ＣＣＮに直列に接続してもよい。
【００２３】
本実施形態における完全差動型オペアンプ１００によれば、第１ステージと第２ステージに対応して、第１のＣＭＦＢ回路３、第２のＣＭＦＢ回路４を設け、第１の差動増幅回路１と第２の差動増幅回路２を独立して制御する構成となっている。そのため、コモンモード・フィードバックループ内に位相補償回路５を経由しない構成であり、回路全体の安定度が向上し、高速動作を可能にする。
【００２４】
また、第１のＣＭＦＢ回路３、第２のＣＭＦＢ回路４の構成を簡単化でき、消費電流を低減することができる。したがって、２ステージを有する差動型オペアンプの特徴である高利得、大振幅出力を活かしながら、回路動作の安定性を向上させ、高速動作を可能にし、消費電力を低減させることができる。さらに、セトリング時間も短くなるので、連続時間回路だけでなく、離散時間システムへの応用においては大きなメリットとなる。
【００２５】
図２は、完全差動型オペアンプ１００のより詳細なブロック図である。第２のＣＭＦＢ回路４は、第２の差動増幅回路２の差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧ＶＣ２を検出する同相電圧検出回路４Ａと、この同相電圧ＶＣ２に基づいて制御電圧ＶＢ４，ＶＢ５を生成する制御電圧生成回路４Ｂと、第１の差動増幅回路１及び第２の差動増幅回路２、第１のＣＭＦＢ回路３、第２のＣＭＦＢ回路４を動作させるためのバイアス電圧ＶＢ０，ＶＢ１，ＶＢ３を発生するバイアス回路６から構成されている。
【００２６】
第１のＣＭＦＢ回路３については、同相電圧検出回路と制御電圧生成回路と１つの回路で兼用することができる。これは、一般に集積回路に組み込まれるオペアンプは、フィードバックをかけて使用されるため、第１ステージの差動出力電圧ＶＰ，ＶＮは第２ステージのゲインによって、その変動が比較的小さくなるからである。
【００２７】
［差動増幅部及び同相電圧検出回路４Ａの構成］
図３は、本実施形態の完全差動型オペアンプ１００の差動増幅部及び同相電圧検出回路４Ａの具体的な回路図である。第１ステージの第１の差動増幅回路１は、Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２，Ｍ５と、Ｎチャネル型ＭＯＳトランジスタＭ３，Ｍ４により構成されている。
【００２８】
Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２は差動入力トランジスタであり、定電流源トランジスタであるＰチャネル型ＭＯＳトランジスタＭ５にそれぞれ直列に接続され、それぞれのゲートに差動入力電圧ＶＩＮＰ，ＶＩＮＮが印加される。Ｐチャネル型ＭＯＳトランジスタＭ５のゲートにバイアス電圧ＶＢ３が印加される。Ｎチャネル型ＭＯＳトランジスタＭ３，Ｍ４は、Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２にそれぞれ直列に接続され、それらの相互接続されたゲートには、バイアス電圧ＶＢ０が印加される。Ｐチャネル型ＭＯＳトランジスタＭ５のソースには電源電圧ＶＤＤが印加され、Ｎチャネル型ＭＯＳトランジスタＭ３，Ｍ４のソースには接地電圧ＶＳＳが印加されている。
【００２９】
そして、Ｐチャネル型ＭＯＳトランジスタＭ１とＮチャネル型ＭＯＳトランジスタＭ３の接続ノードから差動出力電圧ＶＰが出力され、Ｐチャネル型ＭＯＳトランジスタＭ２とＮチャネル型ＭＯＳトランジスタＭ４の接続ノードから差動出力電圧ＶＮが出力される。
【００３０】
第２ステージの第２の差動増幅回路２は、Ｐチャネル型ＭＯＳトランジスタＭ９，Ｍ１０，Ｍ１３，Ｍ１４と、差動入力トランジスタであるＮチャネル型ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１５，Ｍ１６により構成されている。
【００３１】
Ｐチャネル型ＭＯＳトランジスタＭ９，Ｍ１３はカレントミラーを形成しており、それらの共通のゲートに第２のＣＭＦＢ回路４の制御電圧生成回路４Ｂからの制御電圧ＶＢ４が印加される。Ｐチャネル型ＭＯＳトランジスタＭ１０，Ｍ１４もカレントミラーを形成しており、それらの共通のゲートに制御電圧生成回路４Ｂからの制御電圧ＶＢ５が印加される。
【００３２】
Ｎチャネル型ＭＯＳトランジスタＭ１２，Ｍ１５のゲートには、差動出力電圧ＶＰが印加され、Ｎチャネル型ＭＯＳトランジスタＭ１１，Ｍ１６のゲートには、差動出力電圧ＶＮが印加される。Ｐチャネル型ＭＯＳトランジスタＭ９，Ｍ１０，Ｍ１３，Ｍ１４のソースには電源電圧ＶＤＤが印加され、チャネル型ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１５，Ｍ１６のソースには接地電圧ＶＳＳが印加されている。
【００３３】
そして、Ｐチャネル型ＭＯＳトランジスタＭ１３とＮチャネル型ＭＯＳトランジスタＭ１５の接続ノードから差動出力電圧ＶＯＵＴＰが出力され、Ｐチャネル型ＭＯＳトランジスタＭ１４とＮチャネル型ＭＯＳトランジスタＭ１６の接続ノードから差動出力電圧ＶＯＵＴＮが出力される。
【００３４】
第１ステージの第１の差動増幅回路１と第２ステージの第２の差動増幅回路２の間には、位相補償回路５の位相補償用コンデンサＣＣＰ，ＣＣＮが接続されている。前述のように、位相補償用コンデンサＣＣＰ，ＣＣＮとそれぞれ直列に零点消去用抵抗ＲＺＰ，ＲＺＮが接続されることもある。
【００３５】
第１のＣＭＦＢ回路３は、Ｐチャネル型ＭＯＳトランジスタＭ５、Ｎチャネル型ＭＯＳトランジスタＭ６，Ｍ７，Ｍ８で構成される。Ｎチャネル型ＭＯＳトランジスタＭ７，Ｍ８は、Ｎチャネル型ＭＯＳトランジスタＭ６を介してＰチャネル型ＭＯＳトランジスタＭ５にそれぞれ直列に接続されている。Ｎチャネル型ＭＯＳトランジスタＭ７のゲートは、Ｐチャネル型ＭＯＳトランジスタＭ１のドレインに接続され、Ｎチャネル型ＭＯＳトランジスタＭ８のゲートは、Ｐチャネル型ＭＯＳトランジスタＭ２のドレインに接続されている。Ｎチャネル型ＭＯＳトランジスタＭ６のゲートにバイアス電圧ＶＢ１が印加される。
【００３６】
この第１のＣＭＦＢ回路３は、前述のように、同相電圧検出回路と制御電圧生成回路を兼用している。また、第１ステージの定電流源を構成するＰチャネル型トランジスタＭ５は、第１のＣＭＦＢ回路３の構成要素として共通に使用されている。
【００３７】
第１ステージは、前述のように、差動入力電圧ＶＩＮＰ，ＶＩＮＮに応じて差動出力電圧ＶＰ，ＶＮが変化する構成となっている。第１のＣＭＦＢ回路３は、第１ステージの差動出力電圧ＶＰ，ＶＮの第１の同相電圧（中間電圧）ＶＣ１が、第１の基準電圧となるようにＮチャネル型ＭＯＳトランジスタＭ６を経由して、Ｎチャネル型ＭＯＳトランジスタＭ７，Ｍ８に流れる制御電流ＩＢＣ１を制御する。
【００３８】
例えば、第１ステージのＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２のサイズ、第１のＣＭＦＢ回路３のＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８のサイズ、Ｎチャネル型ＭＯＳトランジスタＭ３，Ｍ４のサイズが等しく、同じオン抵抗を持っているとする。また、差動入力電圧ＶＩＮＰ，ＶＩＮＮが等しく、所定の動作電圧となっているとすると、第１ステージの差動出力電圧ＶＰ，ＶＮの第１の同相電圧ＶＣ１は、あらかじめ設定されたＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８のゲート−ソース間電圧ＶＧＳに等しくなる。
【００３９】
例えば、その時の第１の基準電圧をＶＧＳ１とし、第１のＣＭＦＢ回路３に流れる電流をＩＢＣ１とする。第１ステージの差動出力電圧ＶＰ，ＶＮの第１の同相電圧ＶＣ１が基準電圧ＶＧＳ１よりも高い場合には、制御電流ＩＢＣ１は増加する。制御電流ＩＢＣ１が増加すると、Ｐチャネル型ＭＯＳトランジスタＭ５のドレイン電流は一定であるため、第１ステージの差動入力トランジスタであるＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２のドレイン電流は減少し、第１ステージの差動出力電圧ＶＰ，ＶＮが低くなり、第１の同相電圧ＶＣ１も低くなる。
【００４０】
また、第１ステージの差動出力電圧ＶＰ，ＶＮの第１の同相電圧ＶＣ１が第１の基準電圧ＶＧＳ１よりも低い場合には、制御電流ＩＢＣ１は減少する。制御電流ＩＢＣ１が減少すると、Ｐチャネル型ＭＯＳトランジスタＭ５のドレイン電流は一定であるため、第１ステージのＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２のドレイン電流は増加し、第１ステージの差動出力ＶＰ，ＶＮが高くなり、第１の同相電圧ＶＣ１も高くなる。
【００４１】
別の見方をすれば、定電流源として動作するＰチャネル型ＭＯＳトランジスタＭ５のドレイン電圧をＶＢＣ１とすると、第１ステージの差動出力電圧ＶＰ，ＶＮの第１の同相電圧ＶＣ１が第１の基準電圧ＶＧＳ１よりも低い場合には、Ｍ５のドレイン電圧ＶＢＣ１は高くなる。ドレイン電圧ＶＢＣ１が高くなることは、Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２のゲート−ソース間電圧が大きくなることと等価なので、Ｍ１，Ｍ２のドレイン電流が増加し、第１ステージの差動出力電圧ＶＰ，ＶＮが高くなり、第１の同相電圧ＶＣ１も高くなる。
【００４２】
また、第１ステージの差動出力電圧ＶＰ，ＶＮの第１の同相電圧ＶＣ１が第１の基準電圧ＶＧＳ１よりも高い場合には、Ｍ５のドレイン電圧ＶＢＣ１は低くなる。ドレイン電圧ＶＢＣ１が低くなることは、Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２のゲート−ソース間電圧が小さくなることと等価なので、Ｍ１，Ｍ２のドレイン電流が減少し、第１ステージの差動出力電圧ＶＰ，ＶＮが低くなり、第１の同相電圧ＶＣ１低くなる。したがって、第１のＣＭＦＢ回路３は同相電圧検出回路と制御電圧生成回路で構成されているともいえる。
【００４３】
また、第１の同相電圧ＶＣ１が極端に高くなったり、あるいは極端に低くなった場合でも、第１のＣＭＦＢ回路３から第１ステージの第１の差動増幅回路１へ電流を供給、あるいは第１ステージの第１の差動増幅回路１から電流を吸収できる構成であるため、異常動作を防止することができる。
【００４４】
いずれにしても、第１のＣＭＦＢ回路３は、第１ステージの差動出力電圧ＶＰ，ＶＮの第１の同相電圧ＶＣ１が所定の基準電圧ＶＧＳ１となるように制御されている。第１ステージの差動出力電圧ＶＰ，ＶＮの出力振幅は第２ステージのゲインによって、その変動が比較的小さくなるので同相電圧検出回路と制御電生成回路を兼用することができ、回路規模も小さくできる。従って、低消費電流化、高速動作が可能になり、また、第１のＣＭＦＢ回路３において発生する極も十分高い周波数となって、完全差動型オペアンプ１００全体の周波数特性、位相特性を低下させることなく安定な動作が実現できる。
【００４５】
なお、第１のＣＭＦＢ回路３のＰチャネル型ＭＯＳトランジスタＭ６は、Ｐチャネル型ＭＯＳトランジスタＭ７，Ｍ８のソースドレイン間電圧を制限するために設けられているものであり、Ｐチャネル型ＭＯＳトランジスタＭ７，Ｍ８のソースドレイン間耐圧が大きければ、省略してもよい。
【００４６】
また、第２の差動増幅回路２の差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの第２の同相電圧ＶＣ２を検出する同相電圧検出回路４Ａは、図３に示すように、第２の差動増幅回路２の一対の差動出力端子間に直列に接続された抵抗ＲＰ，ＲＮを含んで構成される。抵抗ＲＰ，ＲＮの接続ノードから第２の同相電圧ＶＣ２（中間電圧）の検出出力が得られる。この第２の同相電圧ＶＣ２を安定させるために、抵抗ＲＰ，ＲＮとそれぞれ並列に安定化コンデンサＣＰ，ＣＮを接続することが好ましい。
【００４７】
例えば、抵抗ＲＰ，ＲＮの抵抗値が等しく、安定化コンデンサＣＰ，ＣＮの容量値も等しいとすると、抵抗ＲＰ，ＲＮの接続ノードから得られる第２の同相電圧ＶＣ２は、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮのちょうど中間の（ＶＯＵＴＰ＋ＶＯＵＴＮ）／２となる。
【００４８】
同相電圧検出回路４Ａは、抵抗ＲＰ，ＲＮの代わりにスイッチトキャパシタ構成で等価抵抗を生成することも可能であり、第２の同相電圧ＶＣ２が検出できる機能を有していれば、その他の回路構成を使用してもよい。
【００４９】
図４はスイッチトキャパシタ型の同相電圧検出回路４Ａの回路図である。この同相電圧検出回路４Ａは、ＣＭＯＳトランスファゲートで形成されたアナログスイッチＡＳＷ１〜ＡＳＷ８からなるスイッチング回路、第１のスイッチング・キャパシタＣＰ１、第２のスイッチング・キャパシタＣＮ１、第１の固定キャパシタＣＰ２、第２の固定キャパシタＣＮ２を含んで構成されている。
【００５０】
アナログスイッチＡＳＷ１，ＡＳＷ４，ＡＳＷ６，ＡＳＷ７は、この順番に第２の差動増幅器２の差動出力電圧ＶＯＵＴＮ，ＶＯＵＴＰを出力する一対の差動出力端子の間に直列に接続され、クロックＣＫ１，ＣＫ１Ｂでオンオフ制御されており、ＣＫ１がＨレベル（ＶＤＤ）の時にオンし、ＣＫ１がＬレベル（ＶＳＳ）の時にオフするように構成されている。クロックＣＫ１Ｂは、クロックＣＫ１の反転クロックである。
【００５１】
一方、アナログスイッチＡＳＷ２，ＡＳＷ３，ＡＳＷ５，ＡＳＷ８は、この順番に差動出力電圧ＶＯＵＴＮ，ＶＯＵＴＰを出力する一対の差動出力端子の間に直列に接続され、クロックＣＫ２，ＣＫ２Ｂでオンオフ制御されており、ＣＫ２がＨレベル（ＶＤＤ）の時にオンし、ＣＫ２がＬレベル（ＶＳＳ）の時にオフするように構成されている。クロックＣＫ２Ｂは、クロックＣＫ２の反転クロックである。この場合、クロックＣＫ１，ＣＫ２は図５に示すようにＨレベルとＬレベルを繰り返すクロックであって、互いに逆相のクロックである。
【００５２】
第１のスイッチング・キャパシタＣＰ１は、アナログスイッチＡＳＷ１，ＡＳＷ２の接続ノードと、アナログスイッチＡＳＷ７，ＡＳＷ８の接続ノードの間に接続されている。一方、第２のスイッチング・キャパシタＣＮ１は、アナログスイッチＡＳＷ３，ＡＳＷ４の接続ノードと、アナログスイッチＡＳＷ５，ＡＳＷ６の接続ノードの間に接続されている。また、第１の固定キャパシタＣＰ２、第２の固定キャパシタＣＮ２は、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮを出力する一対の差動増幅端子の間に直列に接続されている。
【００５３】
そして、アナログスイッチＡＳＷ２，ＡＳＷ３の接続ノード、アナログスイッチＡＳＷ６，ＡＳＷ７の接続ノード、第１の固定キャパシタＣＰ２と第２の固定キャパシタＣＮ２の接続ノードを共通接続して引き出された出力端子ＯＵＴから、同相電圧ＶＣ２が出力されるようになっている。
【００５４】
図６は、このスイッチトキャパシタ型の同相電圧検出回路４Ａの動作を説明する図である。第１モード（ＣＫ１＝Ｈレベル、ＣＫ２＝Ｌレベル）の時、アナログスイッチＡＳＷ１，ＡＳＷ４，ＡＳＷ６，ＡＳＷ７がオンし、アナログスイッチＡＳＷ２，ＡＳＷ３，ＡＳＷ５，ＡＳＷ８がオフすることにより、第１のスイッチング・キャパシタＣＰ１は、差動出力電圧ＶＯＵＴＮを出力する差動出力端子と出力端子ＯＵＴの間に接続され、第２のスイッチング・キャパシタＣＮ１は、差動出力電圧ＶＯＵＴＰを出力する差動出力端子と出力端子ＯＵＴの間に接続される。
【００５５】
一方、第２モード（ＣＫ１＝Ｌレベル、ＣＫ２＝Ｈレベル）の時は、逆に、アナログスイッチＡＳＷ１，ＡＳＷ４，ＡＳＷ６，ＡＳＷ７がオフし、アナログスイッチＡＳＷ２，ＡＳＷ３，ＡＳＷ５，ＡＳＷ８がオンすることにより、第１のスイッチング・キャパシタＣＰ１は、差動出力電圧ＶＯＵＴＰを出力する差動出力端子と出力端子ＯＵＴの間に接続され、第２のスイッチング・キャパシタＣＮ１は、差動出力電圧ＶＯＵＴＮを出力する差動出力端子と出力端子ＯＵＴの間に接続される。
【００５６】
このようなスイッチング動作により、差動出力電圧ＶＯＵＴＮ，ＶＯＵＴＰを出力する一対の差動出力端子に等価抵抗を生成している。第１及び第２の固定キャパシタＣＰ２，ＣＮ２は安定化コンデンサの役割をする。そして、第１及び第２のスイッチング・キャパシタＣＰ１，ＣＮ１の容量値を等しく設定し、第１及び第２の固定キャパシタＣＰ２，ＣＮ２の容量値を等しく設定することにより、出力端子ＯＵＴから得られる第２の同相電圧ＶＣ２は、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮのちょうど中間の（ＶＯＵＴＰ＋ＶＯＵＴＮ）／２となる。
【００５７】
［制御電圧生成回路４Ｂの構成］
図７は、本実施形態の完全差動型オペアンプ１００の制御電圧生成回路４Ｂの具体的な回路図である。制御電圧生成回路４Ｂは、Ｐチャネル型ＭＯＳトランジスタＭ３１〜Ｍ３７とＮチャネル型ＭＯＳトランジスタＭ３８〜Ｍ４３で構成されている。
【００５８】
Ｐチャネル型ＭＯＳトランジスタＭ３４は、電流源トランジスタであり、そのソースに電源電圧ＶＤＤが印加され、そのゲートにバイアス電圧ＶＢ３が印加されている。Ｐチャネル型ＭＯＳトランジスタＭ３１〜Ｍ３３は、差動入力トランジスタであり、Ｐチャネル型ＭＯＳトランジスタＭ３４にそれぞれ直列に接続されている。Ｍ３１のゲートには、同相電圧検出回路４Ａで検出された第２の同相電圧ＶＣ２が印加され、Ｍ３２，Ｍ３３のゲートには所定の基準電圧ＣＯＭＶＲＥＦが印加されている。
【００５９】
Ｐチャネル型ＭＯＳトランジスタＭ３５，Ｍ３６は、カレントミラーを形成し、Ｐチャネル型ＭＯＳトランジスタＭ３５，Ｍ３７もカレントミラーを形成している。Ｎチャネル型ＭＯＳトランジスタＭ３８，Ｍ４１は、Ｐチャネル型ＭＯＳトランジスタＭ３５と接地の間に直列に接続されている。Ｐチャネル型ＭＯＳトランジスタＭ３１のドレインは、Ｎチャネル型ＭＯＳトランジスタＭ３８，Ｍ４１の接続ノードに接続されている。
【００６０】
Ｎチャネル型ＭＯＳトランジスタＭ３９，Ｍ４２は、Ｐチャネル型ＭＯＳトランジスタＭ３６と接地の間に直列に接続されている。Ｐチャネル型ＭＯＳトランジスタＭ３２のドレインは、Ｎチャネル型ＭＯＳトランジスタＭ３９，Ｍ４２の接続ノードに接続されている。
【００６１】
Ｎチャネル型ＭＯＳトランジスタＭ４０，Ｍ４３は、Ｐチャネル型ＭＯＳトランジスタＭ３７と接地の間に直列に接続されている。Ｐチャネル型ＭＯＳトランジスタＭ３３のドレインは、Ｎチャネル型ＭＯＳトランジスタＭ４０，Ｍ４３の接続ノードに接続されている。Ｎチャネル型ＭＯＳトランジスタＭ３８，Ｍ３９，Ｍ４０の各ゲートにはバイアス電圧ＶＢ１が印加されている。Ｎチャネル型ＭＯＳトランジスタＭ４１，Ｍ４２，Ｍ４３の各ゲートにはバイアス電圧ＶＢ０が印加されている。
【００６２】
制御電圧生成回路４ＢのＰチャネル型ＭＯＳトランジスタＭ３６のドレインから制御電圧ＶＢ４が出力され、Ｐチャネル型ＭＯＳトランジスタＭ３７のドレインから制御電圧ＶＢ５が出力される。制御電圧ＶＢ４は、第２の差動増幅回路２のＰチャネル型ＭＯＳトランジスタＭ９，Ｍ１３の各ゲートに印加され、制御電圧ＶＢ５は、第２の差動増幅回路２のＰチャネル型ＭＯＳトランジスタＭ１０，Ｍ１４の各ゲートに印加される。
【００６３】
次に、制御電圧生成回路４Ｂの動作を説明する。例えば、Ｐチャネル型ＭＯＳトランジスタＭ３１のサイズをＭ３２の２倍とし、Ｍ３２とＭ３３のサイズが等しいとする。また、Ｐチャネル型ＭＯＳトランジスタＭ３５のサイズをＭ３６の２倍とし、Ｍ３６とＭ３７のサイズが等しいとする。同様に、Ｎチャネル型ＭＯＳトランジスタＭ３８，Ｍ３９，Ｍ４０のサイズ比を２：１：１とし、Ｎチャネル型ＭＯＳトランジスタＭ４１，Ｍ４２，Ｍ４３のサイズ比も２：１：１とする。これにより、各トランジスタのオン抵抗はこの比率となる。
【００６４】
Ｐチャネル型ＭＯＳトランジスタＭ３５のドレイン電流をＩＢＣ２０、Ｍ３６のドレイン電流をＩＢＣ２１、Ｍ３７のドレイン電流をＩＢＣ２２とする。また、第２ステージの第２の差動増幅回路２のＰチャネル型ＭＯＳトランジスタＭ９、Ｍ１０のサイズ、Ｍ１３，Ｍ１４のサイズが等しく、Ｎチャネル型ＭＯＳトランジスタＭ１１，Ｍ１２のサイズ、Ｍ１５，Ｍ１６のサイズが等しく、同じオン抵抗を持っているとする。
【００６５】
（ａ）第２ステージの差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの第２の同相電圧ＶＣ２が所定の基準電圧ＣＯＭＶＲＥＦに等しい場合には、ＩＢＣ２０＝ＩＢＣ２１＋ＩＢＣ２２という関係が成り立ち、ＩＢＣ２１＝ＩＢＣ２２という関係が成り立つ。
【００６６】
第２ステージのＰチャネル型ＭＯＳトランジスタＭ９，Ｍ１３のゲート電圧はＶＢ４、Ｐチャネル型ＭＯＳトランジスタＭ１０，Ｍ１４のゲート電圧はＶＢ５であり、ＶＢ４＝ＶＢ５の関係が成り立つ。また、このとき制御電圧生成回路４Ｂと第２の差動増幅回路２との間の電流の授受はない。
【００６７】
（ｂ）第２ステージの差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの第２の同相電圧ＶＣ２が基準電圧ＣＯＭＶＲＥＦよりも高い場合には、制御電圧ＶＢ４，ＶＢ５は第２の同相電圧ＶＣ２が所定の基準電圧ＣＯＭＶＲＥＦに等しい場合に比べて高くなる。制御電圧ＶＢ４,ＶＢ５が高くなると、ＰチャネルＭＯＳトランジスタＭ１３，Ｍ１４の各ドレイン電流は減少し、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが低くなり、第２の同相電圧ＶＣ２も低くなる。
【００６８】
（ｃ）第２ステージの差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの第２の同相電圧ＶＣ２が基準電圧ＣＯＭＶＲＥＦよりも低い場合には、制御電圧ＶＢ４，ＶＢ５は第２の同相電圧ＶＣ２が所定の基準電圧ＣＯＭＶＲＥＦに等しい場合に比べて制御電圧ＶＢ４，ＶＢ５は低くなる。制御電圧ＶＢ４，ＶＢ５が低くなると、Ｐチャネル型ＭＯＳトランジスタＭ１３，Ｍ１４のドレイン電流は増加し、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが高くなり、第２の同相電圧ＶＣ２も高くなる。
【００６９】
このように、第２ステージの第２の差動増幅回路２は、第２ステージの差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの第２の同相電圧ＶＣ２が所定の基準電圧ＣＯＭＶＲＥＦとなるように制御されている。また、第２の同相電圧ＶＣ２が極端に高くなったり、あるいは極端に低くなった場合でも、制御電圧生成回路４Ｂから第２ステージの第２の差動増幅回路２へ電流を供給、あるいは第２ステージの第２の差動増幅回路２から電流を吸収できる構成であるため、異常動作を防止することができる。
【００７０】
更に、制御電圧生成回路４Ｂから出力される制御電圧ＶＢ４，ＶＢ５は、第２ステージの出力電圧範囲の上限を制御するＰチャネル型ＭＯＳトランジスタＭ１３，Ｍ１４のゲート電圧と等しく設定されるので、出力電圧範囲が比較的広く設定できる折り返しカスコード回路を使用することで、完全差動型オペアンプ１００の出力電圧範囲を設定する自由度が広がる。また、その回路規模も小さくなり、高速動作が可能となり、消費電流を低減することができる。
【００７１】
更にまた、制御電圧生成回路４Ｂの差動入力トランジスタであるＰチャネル型ＭＯＳトランジスタＭ３１〜Ｍ３３は、図３の第１の差動増幅回路１の差動入力トランジスタであるＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２と同じ導電チャネル型になっている。Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２をＮチャネル型に変更する場合には、Ｐチャネル型ＭＯＳトランジスタＭ３１〜Ｍ３３もＮチャネル型に変更される。これにより、プロセスパラメータのばらつきによる回路特性に対する影響が同じ傾向になり、完全差動型オペアンプ１００の周波数特性、セトリング特性等が安定するという効果がある。
【００７２】
［バイアス回路６の構成］
図８は、バイアス回路６の具体的な回路図である。バイアス回路６は、各回路が適切に動作するためのバイアス電圧ＶＢ０，ＶＢ１，ＶＢ３を供給する。バイアス回路６は、パワーダウン解除後の起動をスムーズにし、完全差動型オペアンプ１００を安定に動作させるためのスタートアップ回路部６Ａと、バイアス電圧ＶＢ０，ＶＢ１，ＶＢ３を発生するコンスタントＧｍ型バイアス回路部６Ｂから構成されている。Ｇｍはトランスコンダクタンスの略称である。
【００７３】
スタートアップ回路部６Ａは、パワーダウン信号ＰＷＤＢに応じて動作し、インバータＩＶ１，ＩＶ２、Ｐチャネル型ＭＯＳトランジスタＭＳＴＰ１〜ＭＳＴＰ４、Ｎチャネル型ＭＯＳトランジスタＭＳＴＮ１〜ＭＳＴＮ３、コンデンサＣＳＴから構成されている。
【００７４】
コンスタントＧｍ型バイアス回路部６Ｂは、Ｐチャネル型ＭＯＳトランジスタＭ５１，Ｍ５２，Ｍ５５，Ｍ５６，Ｍ５９，Ｍ６０，Ｍ６３，Ｍ６４，Ｍ６７，Ｍ６８，ＭＶＢ２，Ｍ８０，Ｍ８１，Ｍ８２と、Ｎチャネル型ＭＯＳトランジスタＭ５３，Ｍ５４，Ｍ５７，Ｍ５８，Ｍ６１，Ｍ６２，Ｍ６５，Ｍ６６，Ｍ６９，Ｍ７０，ＭＶＢ１，Ｍ８３，Ｍ８４，Ｍ８５から構成されている。
【００７５】
以上のように、２ステージを有する完全差動型オペアンプ１００のそれぞれのステージに、第１のＣＭＦＢ回路３、第２のＣＭＦＢ回路４を設け、第１の差動増幅回路１と第２の差動増幅回路２を独立して制御する構成となっている。そのため、コモンモード・フィードバックループ内には位相補償回路を経由しないため、回路全体の安定度が向上し、高速動作を可能にする。また、コモンモード・フィードバック回路を簡単化でき、消費電流を低減することができる。
【００７６】
本実施形態による完全差動型オペアンプ１００は、複数のステージを有する差動型オペアンプの特徴である高利得、大振幅出力を活かしながら、その特性を低下させることなく回路動作の安定性を向上させ、高速動作を可能にし、消費電力を低減させることができる特徴を持っている。
【００７７】
本実施形態では、第２のＣＭＦＢ回路４の制御電圧生成回路４Ｂの出力は、制御電圧ＶＢ４，ＶＢ５が２つであったが、回路構成によっては１つである場合もある。また、例として挙げたＭＯＳトランジスタのサイズ等はこれに限定されることなく任意に設定できる。また、第１の差動増幅回路１においては、Ｐチャネル型ＭＯＳトランジスタを差動入力トランジスタとしているが、Ｎチャネル型ＭＯＳトランジスタを差動入力トランジスタとしてもよい。
【００７８】
また、本発明は、複数のステージを有する完全差動型オペアンプであって、コモンモード・フィードバックループ内に位相補償回路５を経由せずに構成される場合には全て適用することができる。
【００７９】
また、本発明は、従来例の図１４のタイプの完全差動型オペアンプにも適用することができる。この場合、第１のＣＭＦＢ回路３は、ＣＭＦＢ回路５２の代わりに第１ステージに設けられ、第２のＣＭＦＢ回路４は第２ステージに設けられる。第２ステージのＰチャネル型ＭＯＳトランジスタＭ６、Ｍ７のゲートには、バイアス回路５４からのバイアス電圧の代わりに、第２のＣＭＦＢ回路４の制御電圧生成回路４Ｂの制御電圧ＶＢ４、ＶＢ５がそれぞれ印加される。この構成の場合は、バイアス電圧が共通であるため、制御電圧は1つであってもよい。
【００８０】
＜＜第２の実施形態＞＞
図９は、第２の実施形態における完全差動型オペアンプ１００Ａの回路図である。この完全差動型オペアンプ１００Ａは、第１の実施形態において、第１の差動増幅回路１の差動入力トランジスタであるＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２をカスコード接続回路に変更し、第２の差動増幅回路２のＮチャネル型ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１５，Ｍ１６もカスコード接続回路に変更したものである。これにより、完全差動型オペアンプのゲイン特性、周波数特性を向上することができる。
【００８１】
即ち、Ｐチャネル型ＭＯＳトランジスタＭ１のドレイン側に直列にＰチャネル型ＭＯＳトランジスタＭ９１が接続され、Ｐチャネル型ＭＯＳトランジスタＭ２のドレイン側に直列にＰチャネル型ＭＯＳトランジスタＭ９２が接続されている。Ｍ９１，Ｍ９２のゲートには、Ｐチャネル型ＭＯＳトランジスタＭ９３、Ｐチャネル型ＭＯＳトランジスタＭ９４により生成されたバイアス電圧が共通に印加される。Ｐチャネル型ＭＯＳトランジスタＭ９３、ＰＮチャネル型ＭＯＳトランジスタＭ９４は、電流源トランジスタであるＰチャネル型ＭＯＳトランジスタＭ５のドレインと接地の間に直列に接続されている。Ｍ９４のゲートにはバイアス電圧ＶＢ０が印加される。
【００８２】
また、第２の差動増幅回路２のＮチャネル型ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１５，Ｍ１６のソース側にそれぞれＮチャネル型ＭＯＳトランジスタＭ９５，Ｍ９６，Ｍ９７，Ｍ９８が直列に接続されている。Ｎチャネル型ＭＯＳトランジスタＭ９５，Ｍ９６，Ｍ９７，Ｍ９８のゲートには共通のバイアス電圧ＶＢ１が印加される。
【００８３】
図１０は、本実施形態における制御電圧生成回路４Ｂの回路図である。この回路は、第１の実施形態の制御電圧生成回路４Ｂ（図７）において、ゲイン特性、周波数特性の向上のために、差動入力トランジスタであるＰチャネル型ＭＯＳトランジスタＭ３１〜Ｍ３３をカスコード接続回路に変更したものである。
【００８４】
すなわち、Ｍ３１，Ｍ３２，Ｍ３３のドレイン側に、それぞれＰチャネル型ＭＯＳトランジスタＭ１０１，Ｍ１０２，Ｍ１０３が直列に接続されている。Ｐチャネル型ＭＯＳトランジスタＭ１０１，Ｍ１０２，Ｍ１０３のゲートには、Ｎチャネル型ＭＯＳトランジスタＭ１０４を介して接地電位ＶＳＳが印加される。つまり、Ｍ１０４のゲート信号ＲＰがＨレベルの時、Ｍ１０４はオンする。すると、Ｐチャネル型ＭＯＳトランジスタＭ１０１，Ｍ１０２，Ｍ１０３のゲートに接地電位ＶＳＳが印加され、Ｍ１０１，Ｍ１０２，Ｍ１０３はオンするようになっている。
【００８５】
＜＜第３の実施形態＞＞
図１１は、第３の実施形態における完全差動型オペアンプ１００Ｂのブロック図である。この完全差動型オペアンプ１００Ｂは、第１の差動増幅回路１、第２の差動増幅回路２Ａ及び第３の差動増幅回路７という３ステージの差動増幅部を有している。第１の差動増幅回路１は、第１の実施形態のものと同じであり、Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２，Ｍ５、Ｎチャネル型ＭＯＳトランジスタＭ３，Ｍ４で構成されている。
【００８６】
第２の差動増幅回路２Ａは、Ｐチャネル型ＭＯＳトランジスタＭ１０９，Ｍ１１０と、Ｎチャネル型ＭＯＳトランジスタＭ１１１，Ｍ１１２で構成されている。Ｍ１１１，Ｍ１１２のゲートに、第１の差動増幅回路１の差動出力電圧ＶＰ，ＶＮがそれぞれ印加される。第３ステージの第３の差動増幅回路７は、Ｐチャネル型ＭＯＳトランジスタＭ１１５，Ｍ１１６，Ｍ１１９，Ｍ１２０と、Ｎチャネル型ＭＯＳトランジスタＭ１１３，Ｍ１１４，Ｍ１１７，Ｍ１１８，Ｍ１２１，Ｍ１２２で構成されている。第３ステージの第３の差動増幅回路７から、差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが出力される。
【００８７】
そして、第１ステージに、第１の実施形態の第１のＣＭＦＢ回路３が設けられ、第３ステージに、第１の実施形態の第２のＣＭＦＢ回路４が設けられる。第１のＣＭＦＢ回路３は、Ｎチャネル型ＭＯＳトランジスタＭ６，Ｍ７，Ｍ８で構成されている。第２のＣＭＦＢ回路４は、第１の実施形態と同様に、同相電圧検出回路４Ａ、制御電圧生成回路４Ｂで構成されており、同相電圧検出回路４Ａは、第３ステージの第３の差動増幅回路７の一対の差動出力端子の間に接続されている。また、制御電圧生成回路４Ｂの制御電圧ＶＢ４は、カレントミラーを形成しているＰチャネル型ＭＯＳトランジスタＭ１１５，Ｍ１１９のゲートに印加され、制御電圧生成回路４Ｂの制御電圧ＶＢ５は、カレントミラーを形成しているＰチャネル型ＭＯＳトランジスタＭ１１６，Ｍ１２０のゲートに印加される。
【００８８】
このように、３ステージを有する完全差動型オペアンプ１００Ｂの第１ステージと最終ステージに、それぞれ第１のＣＭＦＢ回路３、第２のＣＭＦＢ回路４を設け、第１の差動増幅回路１と第３の差動増幅回路７を独立して制御する構成となっている。そのため、第１の実施形態と同様に、コモンモード・フィードバックループ内には位相補償回路を経由しないため、回路全体の安定度が向上し、高速動作を可能にするなど、第１の実施形態と同様の効果が得られる。
【００８９】
第１及び第２の実施形態に基づいて一般化を行うと、複数ステージを有する完全差動型オペアンプにおいて、少なくとも第１ステージと最終ステージに、それぞれ第１のＣＭＦＢ回路３、第２のＣＭＦＢ回路４を設け、第１ステージの差動増幅回路と最終ステージの差動増幅回路を独立して制御する構成とすることにより同様の効果が得られる。
【００９０】
＜＜完全差動型オペアンプの応用回路例＞＞
上述の第１、第２及び第３の実施形態の完全差動型オペアンプ１００，１００Ａ，１００Ｂ及び一般化された形態の完全差動型オペアンプは、連続信号を入力し、その出力を連続信号として取り扱うような連続時間回路へ好適に適用することができる。更に、これらの完全差動型オペアンプは、離散時間システム（サンプリングデータシステム）にも好適に応用することができる。
【００９１】
離散システム（サンプリングデータシステム）はフィルタ、コンパレータ、Ａ／Ｄ（アナログ・デジタル）変換器、Ｄ／Ａ（デジタル・アナログ）変換器などが挙げられ、それには、当該オペアンプが広く適用される。例えば、離散時間システムに共通な回路要素であるスイッチトキャパシタ回路へ応用した例を挙げる。
【００９２】
図１２（Ａ）はスイッチトキャパシタ回路の代表例として知られているスイッチトキャパシタ積分器である。図１２（Ａ）に示すように、スイッチトキャパシタ積分器は、完全差動型オペアンプ１００，１００Ａ、１００Ｂと、コンデンサＣＡＰ１〜ＣＡＰ４、スイッチＳＷ１〜ＳＷ８を含んで構成されている。
【００９３】
スイッチＳＷ１，ＳＷ２は、コンデンサＣＡＰ１，ＣＡＰ２に差動入力電圧ＶＩＮＰ，ＶＩＮＮに印加するためのスイッチ、スイッチＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６は、基準電圧ＶＲＥＦを印加するためのスイッチ、スイッチＳＷ７，ＳＷ８はコンデンサＣＡＰ１，ＣＡＰ２に蓄積された電荷をコンデンサＣＡＰ３，ＣＡＰ４に転送するためのスイッチである。コンデンサＣＡＰ３は、完全差動型オペアンプ１００，１００Ａ、１００Ｂの反転入力端子（−）と非反転出力端子（＋）の間に接続されている。コンデンサＣＡＰ４は、完全差動型オペアンプ１００，１００Ａ、１００Ｂの非反転入力端子（＋）と反転出力端子（−）の間に接続されている。
【００９４】
図１２（Ｂ）にスイッチトキャパシタ積分器が動作するタイミングチャートを示す。クロック信号ＣＬＯＣＫがハイレベルの時に、スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６がオンし、スイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ８がオフして、差動入力電圧ＶＩＮＰ，ＶＩＮＮがそれぞれコンデンサＣＡＰ１，ＣＡＰ２にサンプリングされる。（サンプリングモード）
そして、クロック信号ＣＬＯＣＫがロウレベルの時に、逆に、スイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ８がオンし、スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６がオフして、コンデンサＣＡＰ１，ＣＡＰ２にサンプリングされた電荷がそれぞれコンデンサＣＡＰ３，ＣＡＰ４に蓄積されることにより、積分が行われる。（積分モード）
【符号の説明】
【００９５】
１第１の差動増幅回路
２第２の差動増幅回路
３第１のＣＭＦＢ回路
４第２のＣＭＦＢ回路
４Ａ同相電圧検出回路
４Ｂ制御電圧生成回路
５位相補償回路
６バイアス回路
６Ａスタートアップ回路部
６ＢコンスタントＧｍ型バイアス回路部
７第３の差動増幅回路
１００，１００Ａ，１００Ｂ完全差動型オペアンプ

【特許請求の範囲】
【請求項１】
それぞれ一対の差動入力端子と一対の差動出力端子を有する複数の差動増幅回路が第１ステージから最終ステージまでの複数ステージを構成するように相互に接続されてなる差動増幅部と、
最終ステージの差動増幅回路（２）の差動入力端子と差動出力端子との間に接続された位相補償回路（５）と、
第１ステージの差動増幅回路（１）の一対の差動出力電圧（ＶＰ，ＶＮ）の第１の同相電圧（ＶＣ１）が第１の基準電圧（ＶＧＳ１）になるように、当該差動増幅回路（１）をフィードバック制御する第１のコモンモード・フィードバック回路（３）と、
最終ステージの差動増幅回路（２）の一対の差動出力電圧（ＶＯＵＴＰ，ＶＯＵＴＮ）の第２の同相電圧（ＶＣ２）が第２の基準電圧（ＣＯＭＶＲＥＦ）になるように、当該差動増幅回路（２）をフィードバック制御する第２のコモンモード・フィードバック回路（４）と、を備えることを特徴とする完全差動型オペアンプ。
【請求項２】
前記第１ステージの差動増幅回路（１）は、第１の定電流源トランジスタ（Ｍ５）と、前記第１の定電流源トランジスタ（Ｍ５）に直列に接続された第１の差動トランジスタ（Ｍ１）と、前記定電流源トランジスタ（Ｍ５）に直列に接続され、前記第１の差動トランジスタ（Ｍ１）に並列に接続された第２の差動トランジスタ（Ｍ２）と、を備え、
前記第１のコモンモード・フィードバック回路（３）は、前記第１の定電流源トランジスタ（Ｍ５）に直列に接続され、そのゲートが前記第１の差動トランジスタ（Ｍ１）のドレインに接続された第１の制御トランジスタ（Ｍ７）と、前記定電流源トランジスタ（Ｍ５）に直列に接続され、そのゲートが前記第２の差動トランジスタ（Ｍ２）のドレインに接続された第２の制御トランジスタ（Ｍ８）と、を備えることを特徴とする請求項１に記載の完全差動型オペアンプ。
【請求項３】
前記第１ステージの差動増幅回路（１）は、第１の定電流源トランジスタ（Ｍ５）と、前記第１の定電流源トランジスタ（Ｍ５）に直列に接続された第１の差動トランジスタ（Ｍ１）と、前記定電流源トランジスタ（Ｍ５）に直列に接続され、前記第１の差動トランジスタ（Ｍ１）に並列に接続された第２の差動トランジスタ（Ｍ２）と、
前記第１の差動トランジスタ（Ｍ１）に直列に接続され、当該第１の差動トランジスタ（Ｍ１）と共に第１のカスコード接続回路を形成する第１のカスコードトランジスタ（Ｍ９１）と、前記第２の差動トランジスタ（Ｍ２）に直列に接続され、当該第２の差動トランジスタ（Ｍ２）と共に第２のカスコード接続回路を形成する第２のカスコードトランジスタ（Ｍ９２）と、を備え、
前記第１のコモンモード・フィードバック回路（３）は、前記第１の定電流源トランジスタ（Ｍ５）に直列に接続され、そのゲートが前記第１のカスコードトランジスタ（Ｍ９１）のドレインに接続された第１の制御トランジスタ（Ｍ７）と、前記定電流源トランジスタ（Ｍ５）に直列に接続され、そのゲートが前記第２のカスコードトランジスタ（Ｍ９２）のドレインに接続された第２の制御トランジスタ（Ｍ８）と、を備えることを特徴とする請求項１に記載の完全差動型オペアンプ。
【請求項４】
前記第２のコモンモード・フィードバック回路（４）は、前記最終ステージの差動増幅回路（２）の前記第２の同相電圧（ＶＣ２）を検出する同相電圧検出回路（４Ａ）と、
前記同相電圧検出回路（４Ａ）により検出された前記第２の同相電圧（ＶＣ２）に基づいて、前記最終ステージの差動増幅回路（２）を制御するための第１の制御電圧（ＶＢ４）及び第２の制御電圧（ＶＢ５）を生成する制御電圧生成回路（４Ｂ）と、を備えることを特徴とする請求項１乃至請求項３のいずれかに記載の完全差動型オペアンプ。
【請求項５】
前記最終ステージの差動増幅回路（２）は、第２の定電流源トランジスタ（Ｍ１３）と、前記第２の定電流源トランジスタ（Ｍ１３）に直列に接続され、前記第１ステージの差動増幅回路（２）の第１の差動出力電圧（ＶＰ）が印加された第３の差動トランジスタ（Ｍ１５）と、第３の定電流源トランジスタ（Ｍ１４）と、前記第２の定電流源トランジスタ（Ｍ１４）に直列に接続され、前記第１ステージの差動増幅回路（２）の第２の差動出力電圧（ＶＮ）が印加された第４の差動トランジスタ（Ｍ１６）と、を備え、
前記第２の定電流源トランジスタ（Ｍ１３）のゲートに前記第１の制御電圧（ＶＢ４）が印加され、前記第３の定電流源トランジスタ（Ｍ１４）のゲートに前記第２の制御電圧（ＶＢ５）が印加されたことを特徴とする請求項４に記載の完全差動型オペアンプ。
【請求項６】
前記同相電圧検出回路（４Ａ）は、前記最終ステージの差動増幅回路（２）の一対の差動出力端子の間に直列に接続された第１の抵抗（ＲＰ）及び第２の抵抗（ＲＮ）を備え、前記第１の抵抗（ＲＰ）及び前記第２の抵抗（ＲＮ）の接続点から前記第２の同相電圧（ＶＣ２）を得ることを特徴とする請求項４又は５に記載の完全差動型オペアンプ。
【請求項７】
前記第１の抵抗（ＲＰ）及び第２の抵抗（ＲＮ）にそれぞれ並列に第１の安定化コンデンサ（ＣＰ）及び第２の安定化コンデンサ（ＣＮ）が接続されていることを特徴とする請求項６に記載の完全差動型オペアンプ。
【請求項８】
前記同相電圧検出回路（４Ａ）は、第１のスイッチング・キャパシタ（ＣＰ１）と、第２のスイッチング・キャパシタ（ＣＮ１）と、出力端子（ＯＵＴ）と、第１のモードで前記第１のスイッチング・キャパシタ（ＣＰ１）を前記最終ステージの差動増幅回路（２）の第１の差動出力端子と前記出力端子（ＶＯＵＴ）との間に接続し、前記第２のキャパシタ（ＣＮ１）を前記最終ステージの差動増幅回路（２）の第２の差動出力端子と前記出力端子との間に接続し、
第２のモードで前記第１のスイッチング・キャパシタ（ＣＰ１）を前記最終ステージの差動増幅回路（２）の第２の差動出力端子と前記出力端子との間に接続し、前記第２のスイッチング・キャパシタ（ＣＮ１）を前記最終ステージの差動増幅回路（２）の第１の差動出力端子と前記出力端子との間に接続するように切り替えるスイッチング回路と、を備えることを特徴とする請求項４又は５に記載の完全差動型オペアンプ。
【請求項９】
前記第１のキャパシタ（ＣＰ１）の容量値と前記第２のキャパシタ（ＣＮ１）の容量値が等しいことを特徴とする請求項８に記載の完全差動型オペアンプ。
【請求項１０】
前記制御電圧生成回路（４Ｂ）は、前記第２の同相電圧（ＶＣ２）がゲートに印加された第３の差動入力トランジスタ（Ｍ３１）と、前記第２の基準電圧（ＣＯＭＶＲＥＦ）がゲートに印加された第４及び第５の差動入力トランジスタ（Ｍ３２，Ｍ３３）と、を備え、
前記第１ステージの差動増幅回路（１）の前記第１及び第２の差動トランジスタ（Ｍ１，Ｍ２）と、前記第３、第４及び第５の差動入力トランジスタ（Ｍ３１，Ｍ３２，Ｍ３３）は同じ導電チャネル型を有することを特徴とする請求項４に記載の完全差動型オペアンプ。

【図１】