導電性半導体ウェハーの製造方法
【課題】ウェハー加工の工程数を大幅に減らすことができ、製造に要する時間とコストを大幅に低減できると共に、半導体ウェハーに新たな機能を付与することもできる導電性半導体ウェハーの製造方法を提供する。
【解決手段】導電性半導体からなるウェハブランク１を加工して半導体ウェハー２の形状に整形する導電性半導体ウェハーの製造方法において、加工電極１３，１４に、整形する半導体ウェハー２の形状に応じた座繰り部１５，１８を形成し、その加工電極１３，１４をウェハブランク１に近接させて放電加工し、ウェハブランク１を半導体ウェハー２の形状に整形する方法である。
【解決手段】導電性半導体からなるウェハブランク１を加工して半導体ウェハー２の形状に整形する導電性半導体ウェハーの製造方法において、加工電極１３，１４に、整形する半導体ウェハー２の形状に応じた座繰り部１５，１８を形成し、その加工電極１３，１４をウェハブランク１に近接させて放電加工し、ウェハブランク１を半導体ウェハー２の形状に整形する方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電性を有する半導体ウェハーの製造方法に関するものである。
【背景技術】
【０００２】
Ｓｉ、ＧａＡｓ、ＳｉＣ、ＧａＮ等の半導体結晶のウェハーは、集積回路や高周波・高出力の電子デバイス、あるいは発光ダイオードやレーザダイオードのような発光素子用途で量産されている。
【０００３】
ＳｉやＧａＡｓ等の半導体結晶は、大型の単結晶インゴットを原料融液からチョクラルスキー法等を用いて育成し、そのインゴットを薄くスライス・研磨することでウェハーを作製する。また、ＳｉＣの単結晶インゴットは主に昇華法によって育成され、これを薄くスライス・研磨することによってウェハーを作製する。ＧａＮ単結晶は、主にＨＶＰＥ（Hydride Vapor Phase Epitaxy；ハイドライド気相成長）法によって育成されるが、インゴットをスライスしてウェハーを作製する場合もあるし、ウェハー１枚分だけの厚さの単結晶板を育成し、スライスをせずに研磨のみでウェハーを作製する場合もある。
【０００４】
インゴットからウェハーを製造する一般的な工程は、およそ次のようである。
（ｉ）インゴットを円筒研削機にかけ、所定の太さの円筒型に加工する。
（ｉｉ）上記円筒型インゴットを平面研削機にセットし、外周の一部を平面加工し、オリエンテーションフラット（ＯＦ）やインデックスフラット（ＩＦ）を形成する。ノッチとなる溝を加工することもある。
（ｉｉｉ）上記ＯＦやＩＦを形成した円筒型インゴットを内周刃スライサーやマルチワイヤソーにセットし、薄くスライスし、ウェハブランクを切り出す。
（ｉｖ）上記ウェハブランクを平面研削機にセットして両面を研削し、所定の厚さに仕上げる。
（ｖ）上記所定の厚さに仕上げたウェハブランクを面取り加工機にセットし、外周端面を面取り加工する。
（ｖｉ）上記面取りの終わったウェハブランクの表面を鏡面研磨する。裏面は鏡面研磨する場合もあるし、すりガラス状に仕上げることもある。
【０００５】
またＧａＮのように、ウェハー１枚分だけの厚さの単結晶板を育成する方式の場合は、次のような工程である。
（ａ）単結晶板の外周部を研削し、所定の直径の円板状に加工する。
（ｂ）上記単結晶円板を平面研削機にセットして両面を研削し、所定の厚さのウェハブランクに仕上げる。
（ｃ）上記ウェハブランクを別の平面研削機にセットし、外周の一部を平面加工し、オリエンテーションフラット（ＯＦ）やインデックスフラット（ＩＦ）を形成する。ノッチとなる溝を加工することもある。
（ｄ）上記ウェハブランクを面取り加工機にセットし、外周端面を面取り加工する。
（ｅ）上記面取りの終わったウェハブランクの表面を鏡面研磨する。裏面は鏡面研磨する場合もあるし、すりガラス状に仕上げることもある。
【０００６】
上記の工程例で示したように、１枚のウェハーを仕上げるのには非常に多数の工程が必要であり、工程ごとに異なる装置を用いなければならない。ウェハーを異なる装置で加工するには、それぞれの装置専用のジグへの貼り付けやそれに先立つ洗浄など、段取りにも非常に手間がかかり、コスト増大の要因となっている。
【０００７】
近年では、インゴットをスライスする際にワイヤ放電加工を利用し、スライス後のスライス面に再度ワイヤ電極を走査することで、スライス面を平滑化し、スライス後の研磨やエッチングによる取り代を低減させること、および研磨工程を省略する方法が提案されている（特許文献１参照）。
【０００８】
また、作製後の半導体ウェハー、あるいは半導体ウェハー上にデバイス層をエピタキシャル成長させたものに対し、形彫りの放電加工により、発光素子の光取り出し効率を向上させるような微細な凹凸や、素子分割を容易にするような微細溝を付加的に形成し、微細な凹凸を形成するためのエッチング工程を省略したり、素子分割時の作業性を向上させる方法が提案されている（特許文献２，３参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３０１５５号公報
【特許文献２】特開２００７−１２７４０号公報
【特許文献３】特開２００７−１９０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら特許文献１の方法は、ウェハブランクの表面のみを加工する方法であり、研削、面取り、ＯＦまたはＩＦなど、基板の基幹構造そのものを形成するための工程を複数同時に行うことはできない。特許文献２，３の方法も、基板の基幹構造そのものを形成する方法ではなく、半導体ウェハーの製造コストを十分に低減させるために、基板の複数箇所を同時に加工できる技術が望まれる。
【００１１】
本発明は上記課題を解決するためになされたものであり、その第一の目的は、多工程で高コストなウェハー加工工程を簡略化し、低コスト化を可能にする導電性半導体ウェハーの製造方法を提供することである。また本発明の第二の目的は、低コスト化のみならず、ウェハー表面や裏面を自在な形状に加工することにより、新たな機能性を付与することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために創案された本発明は、導電性半導体からなるウェハブランクを加工して半導体ウェハーの形状に整形する導電性半導体ウェハーの製造方法において、加工電極に、整形する前記半導体ウェハーの形状に応じた座繰り部を形成し、その加工電極を前記ウェハブランクに近接させて放電加工し、前記ウェハブランクを前記半導体ウェハーの形状に整形する方法である。
【００１３】
前記放電加工は、前記ウェハブランクを前記半導体ウェハーの寸法に整形すると良い。
【００１４】
前記放電加工は、前記ウェハブランクに前記半導体ウェハーの結晶方位を示す印を形成すると良い。
【００１５】
前記放電加工は、前記ウェハブランクに面取り部を形成すると良い。
【００１６】
前記放電加工は、前記ウェハブランクを平坦に整形すると良い。
【００１７】
前記放電加工は、前記ウェハブランクを曲面に整形すると良い。
【００１８】
前記曲面は、前記ウェハブランク中の特定の結晶面の反り形状に平行であると良い。
【００１９】
前記放電加工は、前記ウェハブランクを周期的な凹凸形状に形成すると良い。
【００２０】
前記放電加工は、前記ウェハブランクを減厚すると良い。
【００２１】
前記導電性半導体は、その抵抗率が１０Ωｃｍ以下であると良い。
【００２２】
前記導電性半導体は、Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＡｌＮのいずれかを含むと良い。
【発明の効果】
【００２３】
本発明によれば、従来は多工程からなっていたウェハー加工の工程数を大幅に減らすことができ、製造に要する時間とコストを大幅に低減できる。また、ウェハーの表面や裏面を、目的に合わせて曲面や凹凸面に加工することで、製造時間やコストを増大させることなく新たな機能を付与することもできる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第一の実施の形態に係る製造方法を説明する流れ図である。
【図２】本発明の第二の実施の形態に係る製造方法を説明する流れ図である。
【図３】本発明の第三の実施の形態に係る製造方法を説明する流れ図である。
【発明を実施するための形態】
【００２５】
以下に、本発明の第一の実施の形態について図面を用いて説明する。
【００２６】
先ず本発明は、ウェハブランクを半導体ウェハーの形状に整形するに際し、半導体ウェハーの形状に応じた座繰り部を有する加工電極を用いて、ウェハブランクに放電加工を行い、ウェハブランクの表面、裏面、側面、端面のうちの複数箇所を一つの工程で加工し、ウェハブランクを半導体ウェハーの形状に整形する製造方法である。
【００２７】
図１（ａ）〜（ｄ）は、本実施の形態に係る製造方法を説明する図であり、導電性半導体からなるウェハブランクを放電加工機で半導体ウェハーの形状に整形する工程を示している。ここでは、表裏面が平坦に整形され、外周端部に面取り部３を有する半導体ウェハー２を作製する場合について説明する。
【００２８】
本発明では、従来では研削などによって行っていたウェハー加工工程を、形彫りの放電加工によって行う。なお、本発明は加工するウェハブランク１の寸法などを限定するものではなく、一例では、２〜６インチ径、０．６５〜１．２ｍｍ厚のウェハブランク１から半導体ウェハー２を作製することができる。
【００２９】
先ず、図１（ａ）に示すように、インゴットからスライスして得られたアズスライスのウェハブランク１、あるいは基板上にウェハー１枚分だけ半導体層を育成して得られたアズグロウンのウェハブランク１を、放電加工機１０の下部台座１１と上部加工軸１２との間に配置すると共に、導電性の接着剤を用いて下部台座１１上に固定する。
【００３０】
ウェハブランク１は、抵抗率（導電率）が１０Ωｃｍ以下の導電性半導体からなるものを用いることが好ましい。抵抗率が１０Ωｃｍより大きい半導体では、放電加工による整形が困難になるためである。
【００３１】
このような導電性半導体としては、Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＡｌＮのいずれかを含むものを用いることができる。
【００３２】
放電加工機１０は、上部加工軸１２の下部に取り付けた加工電極１３，１４を、下部台座１１上に固定した被加工材に近接させ、加工電極１３，１４と被加工材との間に放電を発生させて被加工材を電極に応じた形状に整形する形彫り放電加工を行うものである。ここでは、被加工材はウェハブランク１である。
【００３３】
ウェハブランク１、下部台座１１、加工電極１３，１４は、図示しない加工液タンク内の加工液（例えば水、灯油など）に浸漬される。この加工液は、放電加工時の電気抵抗を制御すると共に、加工熱を除去するものである。
【００３４】
ウェハブランク１と加工電極１３，１４の近接距離は、上部加工軸１２の上下動により調節される。また、放電加工によるウェハブランク１の加工量（研削量）は、上部加工軸１２の下降距離によって調節される。
【００３５】
なお、放電加工機１０は公知の装置を使用可能であり、加工電極１３，１４以外の装置構成は特に限定されず、ウェハブランク１と加工電極１３，１４との距離を下部台座１１の上下動で調節するような放電加工機を用いることもできる。
【００３６】
ウェハブランク１を下部台座１１上に固定した後、図１（ｂ）に示すように、上部加工軸１２に取り付けた加工電極１３をウェハブランク１の上方から近接させ、ウェハブランク１の表面Ｆを加工電極１３により放電加工する。
【００３７】
この加工電極１３は、半導体ウェハー２の表面形状を転写した座繰り部１５を有する。ここでは、目的とする半導体ウェハー２の表面形状が平坦であり、かつ外周端部に面取り部３を有するので、座繰り部１５の形状は半導体ウェハー２の形状と同一にされ、その底部１６が平坦に形成されると共に、その底部１６の外周には面取り部３の形状に応じたテーパ部１７が形成される。
【００３８】
座繰り部１５の深さは、ウェハブランク１の加工箇所に合わせて適宜変更される。例えば、半導体ウェハー２と同一寸法のウェハブランク１の端面Ｅに面取り部３を形成する場合には、座繰り部１５の深さを、面取り部３を形成するためのテーパ部１７の高さ以上とする。また詳細は後述するが、半導体ウェハー２より寸法が大きいウェハブランク１の側面Ｓを切除して半導体ウェハー２の寸法に整形する場合には、座繰り部１５の深さを、半導体ウェハー２の厚さ以上とする（図２参照）。
【００３９】
加工電極１３，１４の材料としては、従来からよく用いられている銅やグラファイトを用いることができる。また、加工精度を高めるために、粗仕上げ用と仕上げ用の加工電極を別々に設け、これらを順次使用するようにしてもよい。
【００４０】
この加工電極１３を用いた放電加工により、ウェハブランク１の表面Ｆを平坦に整形する加工と、端面Ｅに面取り部３を形成する加工が同時に行われる。
【００４１】
ウェハブランク１の表面Ｆの放電加工が終了した後、図１（ｃ）に示すように、ウェハブランク１を裏返して下部台座１１上に再度固定し、半導体ウェハー２の裏面形状を転写した座繰り部１８を有する加工電極１４を上部加工軸１２に取り付ける。ここでは、半導体ウェハー２の裏面形状が平坦であり、かつ面取り部３を有するので、座繰り部１８の形状は、その底部１９が平坦に形成されると共に、その底部１９の外周には面取り部３の形状に応じたテーパ部２０が形成される。
【００４２】
この加工電極１４を用い、図１（ｄ）に示すように、ウェハブランク１の裏面Ｂ側を放電加工する。これにより、ウェハブランク１の裏面Ｂを平坦に整形する加工と、端面Ｅに面取り部３を形成する加工が同時に行われる。なお、半導体ウェハー２の表面形状と裏面形状が同一である場合には、ウェハブランク１の表面Ｆと裏面Ｂとを同一の加工電極を用いて整形するようにしてもよい。
【００４３】
次に、本発明の第二の実施の形態について図２を用いて説明する。ここでは、半導体ウェハー２の仕上がり寸法より、厚さ・直径共に一回り大きいウェハブランク１ａを円形状に整形すると同時に、面取り部３、結晶方位を示す印（ＯＦおよびＩＦ）を形成する場合について説明する。
【００４４】
本発明では、一回り大きい寸法のウェハブランク１ａを半導体ウェハー２の寸法に整形する場合には、図２（ａ）に示すように、座繰り部１５ａの形状および寸法を半導体ウェハー２と同一とし、その深さを半導体ウェハー２の厚さより深く形成した加工電極１３を、図１で説明した放電加工機１０の上部加工軸１２に取り付けて放電加工を行う。これにより、図２（ｂ）に示すように、ウェハブランク１ａの表面Ｆを研削して半導体ウェハー２の厚さに加工したときに、加工電極１３の下端がウェハブランク１ａの裏面Ｂに到達し、側面Ｓがウェハブランク１ａから切除され、半導体ウェハー２の寸法に整形されることとなる。
【００４５】
また、ウェハブランク１ａに面取り部３，ＯＦおよびＩＦを形成する場合には、底部１６の外周にテーパ部１７を形成すると共に、座繰り部１５ａの外周上にＯＦおよびＩＦに相当する直線部（図示省略）を形成する。
【００４６】
この加工電極１３を用いて放電加工を行うことにより、ウェハブランク１ａの表面Ｆを平坦に整形する加工と、端面Ｅに面取り部３を形成する加工と、側面Ｓを切除して半導体ウェハー２の寸法に整形する加工と、側面ＳにＯＦおよびＩＦを形成する加工が同時に行われる。また、このとき、上部加工軸１２の下降距離（あるいは、下部台座１１の上昇距離）に応じて、ウェハブランク１ａの表面Ｆの研削量を調節し、ウェハブランク１ａの厚さを減厚することができる。
【００４７】
なお、ウェハブランク１ａにＯＦおよびＩＦを形成する際には、予めＸ線回折測定などによりウェハブランク１ａ中の特定の結晶面（結晶方位）を決定することが行われる。その決定された結晶面に基づいて、座繰り部１５ａの外周上に形成した直線部と、ウェハブランク１ａ中のＯＦおよびＩＦに相当する結晶面とが一致するように、ウェハブランク１ａと加工電極１３との位置関係が調節される。
【００４８】
ウェハブランク１ａの表面Ｆの放電加工が終了した後、図２（ｃ）に示すように、ウェハブランク１ａを裏返して下部台座１１上に再度固定し、座繰り部１８ａの形状・寸法を半導体ウェハー２と同一に形成した（つまり、底部１９を平坦に形成し、底部１９の外周にテーパ部２０を形成した）加工電極１４を上部加工軸１２に取り付ける。但し、図２では加工電極１４の座繰り部１８ａの深さを、半導体ウェハー２の厚さ以上としているが、表面Ｆの加工後には側面Ｓは既に半導体ウェハー２の寸法に整形されているので、座繰り部１８ａの深さは半導体ウェハー２の厚さ以下としても良い。この加工電極１４を用いて放電加工を行うことにより、図２（ｄ）に示すように、ウェハブランク１ａの裏面Ｂを平坦に整形する加工と、端面Ｅに面取り部３を形成する加工が同時に行われる。
【００４９】
このように、本発明では工程数を可能な限り低減できるような加工電極を用いることが望ましいが、諸事情に合わせて、任意の工程を独立で実施したり、従来の研削加工や、ワイヤ放電加工等の他の手段によって行うこともできる。従来の研削加工では、高速回転する砥石を押し当てて加工を行うので、特にウェハー外周部の加工では欠けや割れが発生しやすかったが、放電加工ではそのようなリスクが大幅に低減するというメリットもある。
【００５０】
以上要するに、本発明の導電性半導体ウェハーの製造方法では、ウェハブランクを半導体ウェハーの形状に整形する際に、半導体ウェハーの形状に応じた座繰り部を有する加工電極を用いてウェハブランクを放電加工し、ウェハブランクの表面、裏面、側面、端面のうちの複数箇所を同じ工程で加工するようにしている。
【００５１】
これにより、半導体ウェハーの加工の工程数を大幅に減らすことができ、製造に要する時間とコストを大幅に低減することができる。
【００５２】
また、別箇所を加工する毎に必要な加工位置の位置決めを省略できるので、半導体ウェハーの形状の品質が位置決めの精度や加工装置（研削機、放電加工機など）の動作精度などに左右されなくなり、半導体ウェハーの品質を向上できる。
【００５３】
さらに、ウェハブランクの複数箇所の加工を放電加工機の加工電極のみで行うようにしているので、半導体ウェハーの形状の品質を、加工電極の形状で一元管理できると共に、加工装置の保守管理が容易になる。
【００５４】
なお上記実施の形態では、いずれも表面および裏面が平坦な半導体ウェハーを作製する場合について説明したが、本発明では、半導体ウェハーの表面や裏面を、所定形状の加工電極を用いて曲面形状に加工することもできる。
【００５５】
例えば、ＨＶＰＥ法によって育成されたＧａＮ結晶は凹面形状の反りを有するので、これをそのまま平坦加工すると、形状としては平坦なウェハーを作製することができるが、結晶格子としては反りが残ったままである。従って、ウェハーの面内の位置によってオフ角度（ウェハー表面と、ある面方位の結晶格子面とがなす角度）が異なることになる。
【００５６】
このようなオフ角度の分布は、デバイスエピ特性の分布を引き起こすことがあるので、オフ角度分布はなるべく低減する必要がある。そこで図３に示すように、格子面と同一の反り形状（結晶のＸ線回折測定により決定できる）の座繰り部１５ｓ，１８ｓを有する加工電極１３，１４を用いて加工すれば、そのようなオフ角度分布を非常に小さくすることができる。
【００５７】
ここで、より具体的に、ＨＶＰＥ法によって育成されＧａ極性面側でのｃ面が凹面形状を有するＧａＮ結晶（ウェハブランク１ｓ）を整形するに際し、Ｇａ極性面を裏面Ｂ、Ｎ極性面を表面Ｆとして放電加工を行い、ｃ面の反り形状と、表面および裏面形状が平行な半導体ウェハー２を作製する場合について説明する。
【００５８】
まず、ウェハブランク１ｓの表面Ｆ（Ｎ極性面側）を整形する際には、表面Ｆ（Ｎ極性面側）でのｃ面は凸面形状を有するので、図３（ａ）に示すように、底部１６がｃ面の凸面形状に平行な凹面形状に形成された座繰り部１５ｓを有する加工電極１３を上部加工軸１２に取り付ける。この加工電極１３を用いて、図３（ｂ）に示すようにウェハブランク１ｓの表面Ｆ側を放電加工することで、ウェハブランク１ｓの表面Ｆをｃ面の凸面形状に平行に整形することができ、半導体ウェハー２の表面のオフ角度を非常に小さくすることができる。
【００５９】
また、裏面Ｂ（Ｇａ極性面側）を整形する際には、裏面Ｂ（Ｇａ極性面側）でのｃ面は凹面形状を有するので、図３（ｃ）に示すように、底部１９がｃ面の凹面形状に平行な凸面形状に形成された座繰り部１８ｓを有する加工電極１４を上部加工軸１２に取り付ける。この加工電極１４を用いて、図３（ｄ）に示すようにウェハブランク１ｓの裏面Ｂ側を放電加工することで、表面と裏面がｃ面の反り形状に平行な半導体ウェハー２を作製できる。
【００６０】
従来の研削方法では、反り形状を有するウェハブランクを平面に変形させ、これを拘束して研削を行うので、研削後に拘束を解くと、研削前の反り形状が反映されて研削面に再び反り形状が発生し、表面と裏面が平行な半導体ウェハーを作製することが困難であった。一方、本発明ではウェハブランクを変形させることがないので、表面と裏面とが平行な半導体ウェハーを容易に作製できる。
【００６１】
また本発明では、半導体ウェハーの表面や裏面を所定のパターンの加工電極を用いて凹凸形状に加工することもできる。半導体ウェハーの表面や裏面を所定の凹凸形状に仕上げることにより、デバイスエピの高品質化や応力緩和が期待できる。発光素子の光取り出し効率を改善することも可能である。
【００６２】
より具体的には、ストライプ状に配列した複数の凸部を底部に有する加工電極を用い、ストライプ状の凹溝を半導体ウェハーに形成することで、その上にエピタキシャル成長させるデバイス層の応力を緩和し、デバイス層での割れ発生を低減することができる。また、三角格子状に配列した複数の孔を底部に有する加工電極を用い、三角格子状に配列した突起を半導体ウェハーに形成することで、デバイス層の結晶性を改善すると共に、発光デバイスの光取り出しを向上させることができる。
【００６３】
従来、このようなウェハーの特殊加工は、通常の半導体ウェハーに対してリソグラフィやエッチングで追加工をすることで行っていたが、本発明では、単に加工電極をそのような形状にしておくだけで、加工の手間やコストを増大させることなく行うことができる。
【００６４】
また、複数箇所に同時に凹溝を形成するようにしているので、形成した凹溝は、形成後に加工液に曝される時間や条件、洗浄の度合などを全て同一とすることができる。これにより、凹溝を形成した半導体ウェハー上に成長するデバイス層の特性ばらつきを抑えることができる。
【００６５】
本発明は上記実施の形態に限られず、種々の変更が可能であり、例えば加工電極に微細な通流孔を多数設け、放電加工時にウェハブランクから脱離した微細な加工屑を加工液と共に加工領域から排出させることで、放電加工を安定化し、半導体ウェハーの品質を向上させることができる。
【実施例】
【００６６】
以下に、本発明の実施例について説明する。
【００６７】
［実施例１］
Ｓｉのアズスライスウェハ、表裏面平坦加工、面取り同時加工
本発明の実施例１に係る半導体ウェハーを、図１で説明した製造方法で作製した。
【００６８】
はじめに、直径６インチ、厚さ１．２ｍｍのＳｉ単結晶ウェハブランク１を準備した。このウェハブランク１は、チョクラルスキー法によって育成されたＳｉ単結晶インゴットを円筒研削と平坦研削によるＯＦおよびＩＦ加工の後にワイヤソーによって切り出されたものであり、導電率は０．１５Ωｃｍである。
【００６９】
このウェハブランク１を、導電性の接着剤を用いて、形彫り放電加工機１０の下部台座１１に固定し、銅製の加工電極１３を形彫り放電加工機１０の上部加工軸１２に取り付けた（図１（ａ））。この加工電極１３は、直径６インチの略円形の座繰り形状を有しており、底部１６は平坦である。底部１６の外周はＣ０．３のテーパ形状となっている。
【００７０】
ウェハブランク１と加工電極１３とを近接させ、パルス電圧を印加しながら上部加工軸１２を徐々に下降させ、加工電極１３によってウェハブランク１を放電加工し、表面Ｆを０．１ｍｍ除去したところで加工を停止した（図１（ｂ））。
【００７１】
次に、このウェハブランク１を裏返しに貼りかえ、加工電極１３とは左右対称形状の座繰り形状を有する加工電極１４を上部加工軸１２に取り付け（図１（ｃ））、裏面Ｂ側も表面Ｆ側と同様に加工した（図１（ｄ））。これらの加工により、ウェハブランク１の厚さは１ｍｍとなり、同時に表裏面の端面ＥにＣ０．３の面取り加工がなされた。
【００７２】
その後、両面を研磨加工することで、両鏡面仕上げの６インチＳｉ単結晶ウェハー２が完成した。
【００７３】
［実施例２］
ＧａＮのアズグロウンウェハ、表裏面平坦加工、面取り、ＯＦ，ＩＦ同時加工
本発明の実施例２に係る半導体ウェハーを、図２で説明した製造方法で作製した。
【００７４】
はじめに、直径５６ｍｍ、厚さ０．６５ｍｍのｃ面を主面とするＧａＮ単結晶ウェハブランク１ａを準備した。このウェハブランク１ａは、ＨＶＰＥ法によって育成されたものであり、導電率は１．５×１０-2Ωｃｍである。
【００７５】
このウェハブランク１ａのＧａ極性面（裏面Ｂ）側を、導電性の接着剤を用いて、形彫り放電加工機１０の下部台座１１に固定し、銅製の加工電極１３を形彫り放電加工機１０の上部加工軸１２に取り付けた（図２（ａ））。この加工電極１３は、直径２インチの略円形の座繰り形状を有しており、円周上にはＯＦとＩＦに相当する直線部が形成されている。底部１６は平坦である。底部１６の外周はＣ０．２のテーパ形状となっている。
【００７６】
ウェハブランク１ａと加工電極１３とを近接させ、パルス電圧を印加しながら上部加工軸１２を徐々に下降させ、加工電極１３によってウェハブランク１のＮ極性面（表面Ｆ）側を放電加工し、表面Ｆを０．１ｍｍ除去したところで加工を停止した（図２（ｂ））。これにより、ウェハブランク１ａの直径は２インチとなり、同時にＯＦとＩＦの加工が完了した。
【００７７】
次に、このウェハブランク１ａを裏返しに貼りかえ、加工電極１３とは左右対称形状の座繰り形状を有する加工電極１４を上部加工軸１２に取り付け（図２（ｃ））、Ｇａ極性面側もＮ極性面側と同様に加工した。
【００７８】
これらの加工により、ウェハブランク１ａは直径２インチ、厚さ０．４５ｍｍとなり、同時にＯＦとＩＦの形成、および両面の面取り加工も完了した（図２（ｄ））。
【００７９】
その後、両面を研磨加工することで、両鏡面仕上げの２インチＧａＮ単結晶ウェハー２が完成した。
【００８０】
［実施例３］
ＧａＮのアズスライスウェハ、表裏面曲面加工、面取り同時加工
本発明の実施例３に係る半導体ウェハーを、図３で説明した製造方法で作製した。
【００８１】
はじめに、直径２インチ、厚さ０．６５ｍｍのｃ面を主面とするＧａＮ単結晶ウェハブランク１ｓを準備した。このウェハブランク１ｓは、ＨＶＰＥ法によって育成されたＧａＮインゴットからワイヤソーによって切り出されたものであり、導電率は１．５×１０-2Ωｃｍである。このウェハブランク１ｓは、形状はほぼ反りのない円板状だが、Ｘ線回折測定の結果、Ｇａ極性面（裏面Ｂ）側を上にしたとき、ｃ面が凹面の球面状の反りを有しており、その曲率半径は１０ｍであることが分かっている。
【００８２】
このウェハブランク１ｓのＧａ極性面側を、導電性の接着剤を用いて、形彫り放電加工機１０の下部台座１１に固定した。次に、銅製の加工電極１３を形彫り放電加工機１０の上部加工軸１２に取り付けた（図３（ａ））。この加工電極１３は、直径２インチの略円形の座繰り形状を有しており、円周上にはＯＦとＩＦに相当する直線部が形成されている。底部１６の形状は、球面状の凹型形状となっており、その曲率半径は１０ｍとしてある。底部１６の外周はＣ０．２のテーパ形状となっている。
【００８３】
ウェハブランク１ｓと加工電極１３とを近接させ、パルス電圧を印加しながら上部加工軸１２を徐々に下降させ、加工電極１３によってウェハブランク１ｓのＮ極性面（表面Ｆ）側を放電加工し、表面中心部の加工量が０．１ｍｍとなったところで加工を停止した（図３（ｂ））。
【００８４】
次に、このウェハブランク１ｓを裏返しに貼りかえ、再び下部台座１１に固定した。上部加工軸１２には別の加工電極１４を取り付けた（図３（ｃ））。加工電極１４は加工電極１３と同一素材でできており、形状もほぼ同一だが、形状が左右対称であることと、底面１９の形状が凸面になっているところが異なる。
【００８５】
加工電極１４を用いてＧａ極性面側の放電加工を行い、中心部の厚さが０．４５ｍｍとなったところで加工を停止した（図３（ｄ））。
【００８６】
これらの加工により、ウェハブランク１ｓは直径２インチ、厚さ０．４５ｍｍとなり、同時にＯＦとＩＦの形成、および両面の面取り加工も完了した。また、表裏面はｃ面と平行な曲面状となっていた。
【００８７】
その後、両面を研磨加工することで、オフ角度分布の無い、両鏡面仕上げの２インチＧａＮ単結晶ウェハー２が完成した。
【００８８】
［実施例４］
ＧａＮのアズグロウンウェハ、表面ストライプ加工（ヘテロエピ歪緩和）
本発明の実施例４に係る半導体ウェハーを、図２で説明した製造方法で作製した。
【００８９】
実施例２と同様の直径５６ｍｍ、厚さ０．６５ｍｍのｃ面を主面とするＧａＮ単結晶ウェハブランク１ａを準備し（図２（ａ））、実施例２と同様にしてウェハブランク１ａのＮ極性面側（表面Ｆ）を放電加工し、表面を０．１ｍｍ除去したところで加工を停止した（図２（ｂ））。
【００９０】
次に、このウェハブランク１ａを裏返しに貼りかえ、再び下部台座１１に固定した。上部加工軸１２には別の加工電極１４を取り付けた（図２（ｃ））。ここで用いた加工電極１４は加工電極１３と同一素材でできており、やはり直径２インチの座繰り形状だが、底面１９にストライプ状の凸面加工がなされているところが異なる。ストライプ（凸部）の幅と高さはそれぞれ２０μｍであり間隔は４００μｍである。
【００９１】
この加工電極１４を用いてＧａ極性面側（裏面Ｂ）の放電加工を行い、中心部の厚さが０．４５ｍｍになったところで加工を停止した（図２（ｄ））。
【００９２】
これらの加工により、ウェハブランク１ａは直径２インチ、厚さ０．４５ｍｍとなり、同時にＯＦとＩＦの形成、および両面の面取り加工も完了した。また、Ｇａ極性面側には、深さと幅がそれぞれ２０μｍのストライプ状の溝が４００μｍ周期で形成された。
【００９３】
その後、両面を研磨加工することで、溝付きの２インチＧａＮ単結晶ウェハー２が完成した。
【００９４】
［実施例５］
溝付きＧａＮ基板の効果
実施例４で作製した溝付きのＧａＮ単結晶ウェハー２（溝付きＧａＮ基板）をＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy；有機金属気相成長）炉にセットし、ストライプ上の溝を形成したＧａ極性面側（裏面Ｂ）に厚さ１μｍのＡｌ0.1Ｇａ0.9Ｎ薄膜のエピタキシャル成長を行った。比較のために、溝のない通常のＧａＮ基板でも同じ成長を行った。
【００９５】
成長後、通常のＧａＮ基板上のエピ膜では、ＧａＮ基板との格子定数差に起因する応力によると考えられる無数のクラックが生じていたが、溝付きＧａＮ基板を用いた場合にはクラックが発生していなかった。このエピ表面をＳＥＭで観察したところ、エピ膜は溝の部分でそれぞれ分断されており、全体として連続膜になっていないことが明らかになった。すなわち、この膜の不連続部分で応力が緩和されたためにクラックが生じなかったものと考えられる。
【００９６】
［実施例６］
ＳｉＣのアズスライスウェハ、表裏面凹凸加工（低転位化、取り出し向上）
本発明の実施例６に係る半導体ウェハーを、図２で説明した製造方法で作製した。
【００９７】
はじめに、直径５６ｍｍ、厚さ０．６５ｍｍの（０００１）面を主面とする６Ｈ−ＳｉＣ単結晶ウェハブランク１ａを準備した。このウェハブランク１ａは、昇華法によって育成されたインゴットから切出されたものである。
【００９８】
このウェハブランク１ａのＳｉ面側（裏面Ｂ）を、導電性の接着剤を用いて、形彫り放電加工機１０の下部台座１１に固定し、銅製の加工電極１３を形彫り放電加工機１０の上部加工軸１２に取り付けた（図２（ａ））。この加工電極１３は、直径２インチの略円形の座繰り形状を有しており、円周上にはＯＦとＩＦに相当する直線部が形成されている。底部１６は、平坦面に深さ４μｍ、直径４μｍの円柱状の孔が、１０μｍの周期で三角格子状に配列した形状である。底部１６の外周はＣ０．２のテーパ形状となっている。
【００９９】
ウェハブランク１ａと加工電極１３とを近接させ、パルス電圧を印加しながら上部加工軸１２を徐々に下降させ、加工電極１３によってウェハブランク１ａのＣ面側（表面Ｆ）を放電加工し、表面Ｆを０．１ｍｍ除去したところで加工を停止した（図２（ｂ））。
【０１００】
次に、このウェハブランク１ａを裏返しに貼りかえ、再び下部台座１１に固定し、加工電極１３とは左右対称形状の座繰り形状を有する加工電極１４を上部加工軸１２に取り付け（図２（ｃ））、Ｓｉ面側（裏面Ｂ）もＣ面側（表面Ｆ）と同様の加工を行った（図２（ｄ））。
【０１０１】
これらの加工により、ウェハブランク１ａは直径２インチ、厚さ０．４５ｍｍとなり、同時にＯＦとＩＦの形成、および両面の面取り加工も完了した。また、Ｓｉ面とＣ面は、高さ４μｍ、直径４μｍの突起が周期１０μｍの三角格子状に配列した形状となった。
【０１０２】
この両面を研磨加工することで、両面凹凸加工付きの２インチＳｉＣ単結晶ウェハー２が完成した。
【０１０３】
［実施例７］
凹凸ＳｉＣの効果
実施例６で作製したＳｉＣ単結晶ウェハー２（凹凸ＳｉＣ基板）をＭＯＶＰＥ装置にセットし、ＧａＮ低温バッファ層、ｎ型ＧａＮ層４μｍと、Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ−３−ＭＱＷ活性層（ｗｅｌｌ層３ｎｍ、ｂａｒｒｉｅｒ層１０ｎｍ）と、ｐ型Ａｌ0.1Ｇａ0.9Ｎ層４０ｎｍ、ｐ型ＧａＮ層５００ｎｍをＭＯＶＰＥ法を用いて順次積層し、ＬＥＤ構造を作製した。比較のために、凹凸の無い通常のＳｉＣ基板でも同様のＬＥＤ構造を作製した。
【０１０４】
両方の基板から同様のプロセスによってＬＥＤチップを作製し、それらの出力を比較したところ、凹凸ＳｉＣ基板を用いて作製したＬＥＤの光出力は、通常基板を用いたものの１．５倍と高いことが分かった。
【０１０５】
それぞれのＳｉＣ基板上に成長したＧａＮ層の断面ＴＥＭ観察の結果、通常基板では転位密度は１×１０9ｃｍ-2程度であったが、凹凸ＳｉＣ基板では、成長初期の３次元成長によって転位密度が８×１０7ｃｍ-2と大きく改善していることが分かった。この転位密度の低減による内部量子効率の改善と、基板表面および裏面の凹凸による外部量子効率（光の取り出し効率）の改善により、光出力が向上したものと考えられる。
【０１０６】
上記実施例においては、ＧａＮとＳｉおよびＳｉＣのみについてのみ記したが、本発明は、Ｇｅ、ＩｎＰ、ＡｌＮなどの他の導電性半導体ウェハーの作製にも適用することができる。また、結晶方位を示す印としてはＯＦとＩＦの例のみ示したが、ノッチを形成しても良いし、裏面側の加工の際に何らかの目印を形成するようにしてもよい。
【符号の説明】
【０１０７】
１ ウェハブランク
２ 半導体ウェハー
３ 面取り部
１０ 放電加工機
１１ 下部台座
１２ 上部加工軸
１３，１４ 加工電極
１５，１８ 座繰り部
１６，１９ 底部
１７，２０ テーパ部
Ｆ （ウェハブランクの）表面
Ｂ （ウェハブランクの）裏面
Ｓ （ウェハブランクの）側面
Ｅ （ウェハブランクの）端面
【技術分野】
【０００１】
本発明は、導電性を有する半導体ウェハーの製造方法に関するものである。
【背景技術】
【０００２】
Ｓｉ、ＧａＡｓ、ＳｉＣ、ＧａＮ等の半導体結晶のウェハーは、集積回路や高周波・高出力の電子デバイス、あるいは発光ダイオードやレーザダイオードのような発光素子用途で量産されている。
【０００３】
ＳｉやＧａＡｓ等の半導体結晶は、大型の単結晶インゴットを原料融液からチョクラルスキー法等を用いて育成し、そのインゴットを薄くスライス・研磨することでウェハーを作製する。また、ＳｉＣの単結晶インゴットは主に昇華法によって育成され、これを薄くスライス・研磨することによってウェハーを作製する。ＧａＮ単結晶は、主にＨＶＰＥ（Hydride Vapor Phase Epitaxy；ハイドライド気相成長）法によって育成されるが、インゴットをスライスしてウェハーを作製する場合もあるし、ウェハー１枚分だけの厚さの単結晶板を育成し、スライスをせずに研磨のみでウェハーを作製する場合もある。
【０００４】
インゴットからウェハーを製造する一般的な工程は、およそ次のようである。
（ｉ）インゴットを円筒研削機にかけ、所定の太さの円筒型に加工する。
（ｉｉ）上記円筒型インゴットを平面研削機にセットし、外周の一部を平面加工し、オリエンテーションフラット（ＯＦ）やインデックスフラット（ＩＦ）を形成する。ノッチとなる溝を加工することもある。
（ｉｉｉ）上記ＯＦやＩＦを形成した円筒型インゴットを内周刃スライサーやマルチワイヤソーにセットし、薄くスライスし、ウェハブランクを切り出す。
（ｉｖ）上記ウェハブランクを平面研削機にセットして両面を研削し、所定の厚さに仕上げる。
（ｖ）上記所定の厚さに仕上げたウェハブランクを面取り加工機にセットし、外周端面を面取り加工する。
（ｖｉ）上記面取りの終わったウェハブランクの表面を鏡面研磨する。裏面は鏡面研磨する場合もあるし、すりガラス状に仕上げることもある。
【０００５】
またＧａＮのように、ウェハー１枚分だけの厚さの単結晶板を育成する方式の場合は、次のような工程である。
（ａ）単結晶板の外周部を研削し、所定の直径の円板状に加工する。
（ｂ）上記単結晶円板を平面研削機にセットして両面を研削し、所定の厚さのウェハブランクに仕上げる。
（ｃ）上記ウェハブランクを別の平面研削機にセットし、外周の一部を平面加工し、オリエンテーションフラット（ＯＦ）やインデックスフラット（ＩＦ）を形成する。ノッチとなる溝を加工することもある。
（ｄ）上記ウェハブランクを面取り加工機にセットし、外周端面を面取り加工する。
（ｅ）上記面取りの終わったウェハブランクの表面を鏡面研磨する。裏面は鏡面研磨する場合もあるし、すりガラス状に仕上げることもある。
【０００６】
上記の工程例で示したように、１枚のウェハーを仕上げるのには非常に多数の工程が必要であり、工程ごとに異なる装置を用いなければならない。ウェハーを異なる装置で加工するには、それぞれの装置専用のジグへの貼り付けやそれに先立つ洗浄など、段取りにも非常に手間がかかり、コスト増大の要因となっている。
【０００７】
近年では、インゴットをスライスする際にワイヤ放電加工を利用し、スライス後のスライス面に再度ワイヤ電極を走査することで、スライス面を平滑化し、スライス後の研磨やエッチングによる取り代を低減させること、および研磨工程を省略する方法が提案されている（特許文献１参照）。
【０００８】
また、作製後の半導体ウェハー、あるいは半導体ウェハー上にデバイス層をエピタキシャル成長させたものに対し、形彫りの放電加工により、発光素子の光取り出し効率を向上させるような微細な凹凸や、素子分割を容易にするような微細溝を付加的に形成し、微細な凹凸を形成するためのエッチング工程を省略したり、素子分割時の作業性を向上させる方法が提案されている（特許文献２，３参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３０１５５号公報
【特許文献２】特開２００７−１２７４０号公報
【特許文献３】特開２００７−１９０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら特許文献１の方法は、ウェハブランクの表面のみを加工する方法であり、研削、面取り、ＯＦまたはＩＦなど、基板の基幹構造そのものを形成するための工程を複数同時に行うことはできない。特許文献２，３の方法も、基板の基幹構造そのものを形成する方法ではなく、半導体ウェハーの製造コストを十分に低減させるために、基板の複数箇所を同時に加工できる技術が望まれる。
【００１１】
本発明は上記課題を解決するためになされたものであり、その第一の目的は、多工程で高コストなウェハー加工工程を簡略化し、低コスト化を可能にする導電性半導体ウェハーの製造方法を提供することである。また本発明の第二の目的は、低コスト化のみならず、ウェハー表面や裏面を自在な形状に加工することにより、新たな機能性を付与することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために創案された本発明は、導電性半導体からなるウェハブランクを加工して半導体ウェハーの形状に整形する導電性半導体ウェハーの製造方法において、加工電極に、整形する前記半導体ウェハーの形状に応じた座繰り部を形成し、その加工電極を前記ウェハブランクに近接させて放電加工し、前記ウェハブランクを前記半導体ウェハーの形状に整形する方法である。
【００１３】
前記放電加工は、前記ウェハブランクを前記半導体ウェハーの寸法に整形すると良い。
【００１４】
前記放電加工は、前記ウェハブランクに前記半導体ウェハーの結晶方位を示す印を形成すると良い。
【００１５】
前記放電加工は、前記ウェハブランクに面取り部を形成すると良い。
【００１６】
前記放電加工は、前記ウェハブランクを平坦に整形すると良い。
【００１７】
前記放電加工は、前記ウェハブランクを曲面に整形すると良い。
【００１８】
前記曲面は、前記ウェハブランク中の特定の結晶面の反り形状に平行であると良い。
【００１９】
前記放電加工は、前記ウェハブランクを周期的な凹凸形状に形成すると良い。
【００２０】
前記放電加工は、前記ウェハブランクを減厚すると良い。
【００２１】
前記導電性半導体は、その抵抗率が１０Ωｃｍ以下であると良い。
【００２２】
前記導電性半導体は、Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＡｌＮのいずれかを含むと良い。
【発明の効果】
【００２３】
本発明によれば、従来は多工程からなっていたウェハー加工の工程数を大幅に減らすことができ、製造に要する時間とコストを大幅に低減できる。また、ウェハーの表面や裏面を、目的に合わせて曲面や凹凸面に加工することで、製造時間やコストを増大させることなく新たな機能を付与することもできる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第一の実施の形態に係る製造方法を説明する流れ図である。
【図２】本発明の第二の実施の形態に係る製造方法を説明する流れ図である。
【図３】本発明の第三の実施の形態に係る製造方法を説明する流れ図である。
【発明を実施するための形態】
【００２５】
以下に、本発明の第一の実施の形態について図面を用いて説明する。
【００２６】
先ず本発明は、ウェハブランクを半導体ウェハーの形状に整形するに際し、半導体ウェハーの形状に応じた座繰り部を有する加工電極を用いて、ウェハブランクに放電加工を行い、ウェハブランクの表面、裏面、側面、端面のうちの複数箇所を一つの工程で加工し、ウェハブランクを半導体ウェハーの形状に整形する製造方法である。
【００２７】
図１（ａ）〜（ｄ）は、本実施の形態に係る製造方法を説明する図であり、導電性半導体からなるウェハブランクを放電加工機で半導体ウェハーの形状に整形する工程を示している。ここでは、表裏面が平坦に整形され、外周端部に面取り部３を有する半導体ウェハー２を作製する場合について説明する。
【００２８】
本発明では、従来では研削などによって行っていたウェハー加工工程を、形彫りの放電加工によって行う。なお、本発明は加工するウェハブランク１の寸法などを限定するものではなく、一例では、２〜６インチ径、０．６５〜１．２ｍｍ厚のウェハブランク１から半導体ウェハー２を作製することができる。
【００２９】
先ず、図１（ａ）に示すように、インゴットからスライスして得られたアズスライスのウェハブランク１、あるいは基板上にウェハー１枚分だけ半導体層を育成して得られたアズグロウンのウェハブランク１を、放電加工機１０の下部台座１１と上部加工軸１２との間に配置すると共に、導電性の接着剤を用いて下部台座１１上に固定する。
【００３０】
ウェハブランク１は、抵抗率（導電率）が１０Ωｃｍ以下の導電性半導体からなるものを用いることが好ましい。抵抗率が１０Ωｃｍより大きい半導体では、放電加工による整形が困難になるためである。
【００３１】
このような導電性半導体としては、Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＡｌＮのいずれかを含むものを用いることができる。
【００３２】
放電加工機１０は、上部加工軸１２の下部に取り付けた加工電極１３，１４を、下部台座１１上に固定した被加工材に近接させ、加工電極１３，１４と被加工材との間に放電を発生させて被加工材を電極に応じた形状に整形する形彫り放電加工を行うものである。ここでは、被加工材はウェハブランク１である。
【００３３】
ウェハブランク１、下部台座１１、加工電極１３，１４は、図示しない加工液タンク内の加工液（例えば水、灯油など）に浸漬される。この加工液は、放電加工時の電気抵抗を制御すると共に、加工熱を除去するものである。
【００３４】
ウェハブランク１と加工電極１３，１４の近接距離は、上部加工軸１２の上下動により調節される。また、放電加工によるウェハブランク１の加工量（研削量）は、上部加工軸１２の下降距離によって調節される。
【００３５】
なお、放電加工機１０は公知の装置を使用可能であり、加工電極１３，１４以外の装置構成は特に限定されず、ウェハブランク１と加工電極１３，１４との距離を下部台座１１の上下動で調節するような放電加工機を用いることもできる。
【００３６】
ウェハブランク１を下部台座１１上に固定した後、図１（ｂ）に示すように、上部加工軸１２に取り付けた加工電極１３をウェハブランク１の上方から近接させ、ウェハブランク１の表面Ｆを加工電極１３により放電加工する。
【００３７】
この加工電極１３は、半導体ウェハー２の表面形状を転写した座繰り部１５を有する。ここでは、目的とする半導体ウェハー２の表面形状が平坦であり、かつ外周端部に面取り部３を有するので、座繰り部１５の形状は半導体ウェハー２の形状と同一にされ、その底部１６が平坦に形成されると共に、その底部１６の外周には面取り部３の形状に応じたテーパ部１７が形成される。
【００３８】
座繰り部１５の深さは、ウェハブランク１の加工箇所に合わせて適宜変更される。例えば、半導体ウェハー２と同一寸法のウェハブランク１の端面Ｅに面取り部３を形成する場合には、座繰り部１５の深さを、面取り部３を形成するためのテーパ部１７の高さ以上とする。また詳細は後述するが、半導体ウェハー２より寸法が大きいウェハブランク１の側面Ｓを切除して半導体ウェハー２の寸法に整形する場合には、座繰り部１５の深さを、半導体ウェハー２の厚さ以上とする（図２参照）。
【００３９】
加工電極１３，１４の材料としては、従来からよく用いられている銅やグラファイトを用いることができる。また、加工精度を高めるために、粗仕上げ用と仕上げ用の加工電極を別々に設け、これらを順次使用するようにしてもよい。
【００４０】
この加工電極１３を用いた放電加工により、ウェハブランク１の表面Ｆを平坦に整形する加工と、端面Ｅに面取り部３を形成する加工が同時に行われる。
【００４１】
ウェハブランク１の表面Ｆの放電加工が終了した後、図１（ｃ）に示すように、ウェハブランク１を裏返して下部台座１１上に再度固定し、半導体ウェハー２の裏面形状を転写した座繰り部１８を有する加工電極１４を上部加工軸１２に取り付ける。ここでは、半導体ウェハー２の裏面形状が平坦であり、かつ面取り部３を有するので、座繰り部１８の形状は、その底部１９が平坦に形成されると共に、その底部１９の外周には面取り部３の形状に応じたテーパ部２０が形成される。
【００４２】
この加工電極１４を用い、図１（ｄ）に示すように、ウェハブランク１の裏面Ｂ側を放電加工する。これにより、ウェハブランク１の裏面Ｂを平坦に整形する加工と、端面Ｅに面取り部３を形成する加工が同時に行われる。なお、半導体ウェハー２の表面形状と裏面形状が同一である場合には、ウェハブランク１の表面Ｆと裏面Ｂとを同一の加工電極を用いて整形するようにしてもよい。
【００４３】
次に、本発明の第二の実施の形態について図２を用いて説明する。ここでは、半導体ウェハー２の仕上がり寸法より、厚さ・直径共に一回り大きいウェハブランク１ａを円形状に整形すると同時に、面取り部３、結晶方位を示す印（ＯＦおよびＩＦ）を形成する場合について説明する。
【００４４】
本発明では、一回り大きい寸法のウェハブランク１ａを半導体ウェハー２の寸法に整形する場合には、図２（ａ）に示すように、座繰り部１５ａの形状および寸法を半導体ウェハー２と同一とし、その深さを半導体ウェハー２の厚さより深く形成した加工電極１３を、図１で説明した放電加工機１０の上部加工軸１２に取り付けて放電加工を行う。これにより、図２（ｂ）に示すように、ウェハブランク１ａの表面Ｆを研削して半導体ウェハー２の厚さに加工したときに、加工電極１３の下端がウェハブランク１ａの裏面Ｂに到達し、側面Ｓがウェハブランク１ａから切除され、半導体ウェハー２の寸法に整形されることとなる。
【００４５】
また、ウェハブランク１ａに面取り部３，ＯＦおよびＩＦを形成する場合には、底部１６の外周にテーパ部１７を形成すると共に、座繰り部１５ａの外周上にＯＦおよびＩＦに相当する直線部（図示省略）を形成する。
【００４６】
この加工電極１３を用いて放電加工を行うことにより、ウェハブランク１ａの表面Ｆを平坦に整形する加工と、端面Ｅに面取り部３を形成する加工と、側面Ｓを切除して半導体ウェハー２の寸法に整形する加工と、側面ＳにＯＦおよびＩＦを形成する加工が同時に行われる。また、このとき、上部加工軸１２の下降距離（あるいは、下部台座１１の上昇距離）に応じて、ウェハブランク１ａの表面Ｆの研削量を調節し、ウェハブランク１ａの厚さを減厚することができる。
【００４７】
なお、ウェハブランク１ａにＯＦおよびＩＦを形成する際には、予めＸ線回折測定などによりウェハブランク１ａ中の特定の結晶面（結晶方位）を決定することが行われる。その決定された結晶面に基づいて、座繰り部１５ａの外周上に形成した直線部と、ウェハブランク１ａ中のＯＦおよびＩＦに相当する結晶面とが一致するように、ウェハブランク１ａと加工電極１３との位置関係が調節される。
【００４８】
ウェハブランク１ａの表面Ｆの放電加工が終了した後、図２（ｃ）に示すように、ウェハブランク１ａを裏返して下部台座１１上に再度固定し、座繰り部１８ａの形状・寸法を半導体ウェハー２と同一に形成した（つまり、底部１９を平坦に形成し、底部１９の外周にテーパ部２０を形成した）加工電極１４を上部加工軸１２に取り付ける。但し、図２では加工電極１４の座繰り部１８ａの深さを、半導体ウェハー２の厚さ以上としているが、表面Ｆの加工後には側面Ｓは既に半導体ウェハー２の寸法に整形されているので、座繰り部１８ａの深さは半導体ウェハー２の厚さ以下としても良い。この加工電極１４を用いて放電加工を行うことにより、図２（ｄ）に示すように、ウェハブランク１ａの裏面Ｂを平坦に整形する加工と、端面Ｅに面取り部３を形成する加工が同時に行われる。
【００４９】
このように、本発明では工程数を可能な限り低減できるような加工電極を用いることが望ましいが、諸事情に合わせて、任意の工程を独立で実施したり、従来の研削加工や、ワイヤ放電加工等の他の手段によって行うこともできる。従来の研削加工では、高速回転する砥石を押し当てて加工を行うので、特にウェハー外周部の加工では欠けや割れが発生しやすかったが、放電加工ではそのようなリスクが大幅に低減するというメリットもある。
【００５０】
以上要するに、本発明の導電性半導体ウェハーの製造方法では、ウェハブランクを半導体ウェハーの形状に整形する際に、半導体ウェハーの形状に応じた座繰り部を有する加工電極を用いてウェハブランクを放電加工し、ウェハブランクの表面、裏面、側面、端面のうちの複数箇所を同じ工程で加工するようにしている。
【００５１】
これにより、半導体ウェハーの加工の工程数を大幅に減らすことができ、製造に要する時間とコストを大幅に低減することができる。
【００５２】
また、別箇所を加工する毎に必要な加工位置の位置決めを省略できるので、半導体ウェハーの形状の品質が位置決めの精度や加工装置（研削機、放電加工機など）の動作精度などに左右されなくなり、半導体ウェハーの品質を向上できる。
【００５３】
さらに、ウェハブランクの複数箇所の加工を放電加工機の加工電極のみで行うようにしているので、半導体ウェハーの形状の品質を、加工電極の形状で一元管理できると共に、加工装置の保守管理が容易になる。
【００５４】
なお上記実施の形態では、いずれも表面および裏面が平坦な半導体ウェハーを作製する場合について説明したが、本発明では、半導体ウェハーの表面や裏面を、所定形状の加工電極を用いて曲面形状に加工することもできる。
【００５５】
例えば、ＨＶＰＥ法によって育成されたＧａＮ結晶は凹面形状の反りを有するので、これをそのまま平坦加工すると、形状としては平坦なウェハーを作製することができるが、結晶格子としては反りが残ったままである。従って、ウェハーの面内の位置によってオフ角度（ウェハー表面と、ある面方位の結晶格子面とがなす角度）が異なることになる。
【００５６】
このようなオフ角度の分布は、デバイスエピ特性の分布を引き起こすことがあるので、オフ角度分布はなるべく低減する必要がある。そこで図３に示すように、格子面と同一の反り形状（結晶のＸ線回折測定により決定できる）の座繰り部１５ｓ，１８ｓを有する加工電極１３，１４を用いて加工すれば、そのようなオフ角度分布を非常に小さくすることができる。
【００５７】
ここで、より具体的に、ＨＶＰＥ法によって育成されＧａ極性面側でのｃ面が凹面形状を有するＧａＮ結晶（ウェハブランク１ｓ）を整形するに際し、Ｇａ極性面を裏面Ｂ、Ｎ極性面を表面Ｆとして放電加工を行い、ｃ面の反り形状と、表面および裏面形状が平行な半導体ウェハー２を作製する場合について説明する。
【００５８】
まず、ウェハブランク１ｓの表面Ｆ（Ｎ極性面側）を整形する際には、表面Ｆ（Ｎ極性面側）でのｃ面は凸面形状を有するので、図３（ａ）に示すように、底部１６がｃ面の凸面形状に平行な凹面形状に形成された座繰り部１５ｓを有する加工電極１３を上部加工軸１２に取り付ける。この加工電極１３を用いて、図３（ｂ）に示すようにウェハブランク１ｓの表面Ｆ側を放電加工することで、ウェハブランク１ｓの表面Ｆをｃ面の凸面形状に平行に整形することができ、半導体ウェハー２の表面のオフ角度を非常に小さくすることができる。
【００５９】
また、裏面Ｂ（Ｇａ極性面側）を整形する際には、裏面Ｂ（Ｇａ極性面側）でのｃ面は凹面形状を有するので、図３（ｃ）に示すように、底部１９がｃ面の凹面形状に平行な凸面形状に形成された座繰り部１８ｓを有する加工電極１４を上部加工軸１２に取り付ける。この加工電極１４を用いて、図３（ｄ）に示すようにウェハブランク１ｓの裏面Ｂ側を放電加工することで、表面と裏面がｃ面の反り形状に平行な半導体ウェハー２を作製できる。
【００６０】
従来の研削方法では、反り形状を有するウェハブランクを平面に変形させ、これを拘束して研削を行うので、研削後に拘束を解くと、研削前の反り形状が反映されて研削面に再び反り形状が発生し、表面と裏面が平行な半導体ウェハーを作製することが困難であった。一方、本発明ではウェハブランクを変形させることがないので、表面と裏面とが平行な半導体ウェハーを容易に作製できる。
【００６１】
また本発明では、半導体ウェハーの表面や裏面を所定のパターンの加工電極を用いて凹凸形状に加工することもできる。半導体ウェハーの表面や裏面を所定の凹凸形状に仕上げることにより、デバイスエピの高品質化や応力緩和が期待できる。発光素子の光取り出し効率を改善することも可能である。
【００６２】
より具体的には、ストライプ状に配列した複数の凸部を底部に有する加工電極を用い、ストライプ状の凹溝を半導体ウェハーに形成することで、その上にエピタキシャル成長させるデバイス層の応力を緩和し、デバイス層での割れ発生を低減することができる。また、三角格子状に配列した複数の孔を底部に有する加工電極を用い、三角格子状に配列した突起を半導体ウェハーに形成することで、デバイス層の結晶性を改善すると共に、発光デバイスの光取り出しを向上させることができる。
【００６３】
従来、このようなウェハーの特殊加工は、通常の半導体ウェハーに対してリソグラフィやエッチングで追加工をすることで行っていたが、本発明では、単に加工電極をそのような形状にしておくだけで、加工の手間やコストを増大させることなく行うことができる。
【００６４】
また、複数箇所に同時に凹溝を形成するようにしているので、形成した凹溝は、形成後に加工液に曝される時間や条件、洗浄の度合などを全て同一とすることができる。これにより、凹溝を形成した半導体ウェハー上に成長するデバイス層の特性ばらつきを抑えることができる。
【００６５】
本発明は上記実施の形態に限られず、種々の変更が可能であり、例えば加工電極に微細な通流孔を多数設け、放電加工時にウェハブランクから脱離した微細な加工屑を加工液と共に加工領域から排出させることで、放電加工を安定化し、半導体ウェハーの品質を向上させることができる。
【実施例】
【００６６】
以下に、本発明の実施例について説明する。
【００６７】
［実施例１］
Ｓｉのアズスライスウェハ、表裏面平坦加工、面取り同時加工
本発明の実施例１に係る半導体ウェハーを、図１で説明した製造方法で作製した。
【００６８】
はじめに、直径６インチ、厚さ１．２ｍｍのＳｉ単結晶ウェハブランク１を準備した。このウェハブランク１は、チョクラルスキー法によって育成されたＳｉ単結晶インゴットを円筒研削と平坦研削によるＯＦおよびＩＦ加工の後にワイヤソーによって切り出されたものであり、導電率は０．１５Ωｃｍである。
【００６９】
このウェハブランク１を、導電性の接着剤を用いて、形彫り放電加工機１０の下部台座１１に固定し、銅製の加工電極１３を形彫り放電加工機１０の上部加工軸１２に取り付けた（図１（ａ））。この加工電極１３は、直径６インチの略円形の座繰り形状を有しており、底部１６は平坦である。底部１６の外周はＣ０．３のテーパ形状となっている。
【００７０】
ウェハブランク１と加工電極１３とを近接させ、パルス電圧を印加しながら上部加工軸１２を徐々に下降させ、加工電極１３によってウェハブランク１を放電加工し、表面Ｆを０．１ｍｍ除去したところで加工を停止した（図１（ｂ））。
【００７１】
次に、このウェハブランク１を裏返しに貼りかえ、加工電極１３とは左右対称形状の座繰り形状を有する加工電極１４を上部加工軸１２に取り付け（図１（ｃ））、裏面Ｂ側も表面Ｆ側と同様に加工した（図１（ｄ））。これらの加工により、ウェハブランク１の厚さは１ｍｍとなり、同時に表裏面の端面ＥにＣ０．３の面取り加工がなされた。
【００７２】
その後、両面を研磨加工することで、両鏡面仕上げの６インチＳｉ単結晶ウェハー２が完成した。
【００７３】
［実施例２］
ＧａＮのアズグロウンウェハ、表裏面平坦加工、面取り、ＯＦ，ＩＦ同時加工
本発明の実施例２に係る半導体ウェハーを、図２で説明した製造方法で作製した。
【００７４】
はじめに、直径５６ｍｍ、厚さ０．６５ｍｍのｃ面を主面とするＧａＮ単結晶ウェハブランク１ａを準備した。このウェハブランク１ａは、ＨＶＰＥ法によって育成されたものであり、導電率は１．５×１０-2Ωｃｍである。
【００７５】
このウェハブランク１ａのＧａ極性面（裏面Ｂ）側を、導電性の接着剤を用いて、形彫り放電加工機１０の下部台座１１に固定し、銅製の加工電極１３を形彫り放電加工機１０の上部加工軸１２に取り付けた（図２（ａ））。この加工電極１３は、直径２インチの略円形の座繰り形状を有しており、円周上にはＯＦとＩＦに相当する直線部が形成されている。底部１６は平坦である。底部１６の外周はＣ０．２のテーパ形状となっている。
【００７６】
ウェハブランク１ａと加工電極１３とを近接させ、パルス電圧を印加しながら上部加工軸１２を徐々に下降させ、加工電極１３によってウェハブランク１のＮ極性面（表面Ｆ）側を放電加工し、表面Ｆを０．１ｍｍ除去したところで加工を停止した（図２（ｂ））。これにより、ウェハブランク１ａの直径は２インチとなり、同時にＯＦとＩＦの加工が完了した。
【００７７】
次に、このウェハブランク１ａを裏返しに貼りかえ、加工電極１３とは左右対称形状の座繰り形状を有する加工電極１４を上部加工軸１２に取り付け（図２（ｃ））、Ｇａ極性面側もＮ極性面側と同様に加工した。
【００７８】
これらの加工により、ウェハブランク１ａは直径２インチ、厚さ０．４５ｍｍとなり、同時にＯＦとＩＦの形成、および両面の面取り加工も完了した（図２（ｄ））。
【００７９】
その後、両面を研磨加工することで、両鏡面仕上げの２インチＧａＮ単結晶ウェハー２が完成した。
【００８０】
［実施例３］
ＧａＮのアズスライスウェハ、表裏面曲面加工、面取り同時加工
本発明の実施例３に係る半導体ウェハーを、図３で説明した製造方法で作製した。
【００８１】
はじめに、直径２インチ、厚さ０．６５ｍｍのｃ面を主面とするＧａＮ単結晶ウェハブランク１ｓを準備した。このウェハブランク１ｓは、ＨＶＰＥ法によって育成されたＧａＮインゴットからワイヤソーによって切り出されたものであり、導電率は１．５×１０-2Ωｃｍである。このウェハブランク１ｓは、形状はほぼ反りのない円板状だが、Ｘ線回折測定の結果、Ｇａ極性面（裏面Ｂ）側を上にしたとき、ｃ面が凹面の球面状の反りを有しており、その曲率半径は１０ｍであることが分かっている。
【００８２】
このウェハブランク１ｓのＧａ極性面側を、導電性の接着剤を用いて、形彫り放電加工機１０の下部台座１１に固定した。次に、銅製の加工電極１３を形彫り放電加工機１０の上部加工軸１２に取り付けた（図３（ａ））。この加工電極１３は、直径２インチの略円形の座繰り形状を有しており、円周上にはＯＦとＩＦに相当する直線部が形成されている。底部１６の形状は、球面状の凹型形状となっており、その曲率半径は１０ｍとしてある。底部１６の外周はＣ０．２のテーパ形状となっている。
【００８３】
ウェハブランク１ｓと加工電極１３とを近接させ、パルス電圧を印加しながら上部加工軸１２を徐々に下降させ、加工電極１３によってウェハブランク１ｓのＮ極性面（表面Ｆ）側を放電加工し、表面中心部の加工量が０．１ｍｍとなったところで加工を停止した（図３（ｂ））。
【００８４】
次に、このウェハブランク１ｓを裏返しに貼りかえ、再び下部台座１１に固定した。上部加工軸１２には別の加工電極１４を取り付けた（図３（ｃ））。加工電極１４は加工電極１３と同一素材でできており、形状もほぼ同一だが、形状が左右対称であることと、底面１９の形状が凸面になっているところが異なる。
【００８５】
加工電極１４を用いてＧａ極性面側の放電加工を行い、中心部の厚さが０．４５ｍｍとなったところで加工を停止した（図３（ｄ））。
【００８６】
これらの加工により、ウェハブランク１ｓは直径２インチ、厚さ０．４５ｍｍとなり、同時にＯＦとＩＦの形成、および両面の面取り加工も完了した。また、表裏面はｃ面と平行な曲面状となっていた。
【００８７】
その後、両面を研磨加工することで、オフ角度分布の無い、両鏡面仕上げの２インチＧａＮ単結晶ウェハー２が完成した。
【００８８】
［実施例４］
ＧａＮのアズグロウンウェハ、表面ストライプ加工（ヘテロエピ歪緩和）
本発明の実施例４に係る半導体ウェハーを、図２で説明した製造方法で作製した。
【００８９】
実施例２と同様の直径５６ｍｍ、厚さ０．６５ｍｍのｃ面を主面とするＧａＮ単結晶ウェハブランク１ａを準備し（図２（ａ））、実施例２と同様にしてウェハブランク１ａのＮ極性面側（表面Ｆ）を放電加工し、表面を０．１ｍｍ除去したところで加工を停止した（図２（ｂ））。
【００９０】
次に、このウェハブランク１ａを裏返しに貼りかえ、再び下部台座１１に固定した。上部加工軸１２には別の加工電極１４を取り付けた（図２（ｃ））。ここで用いた加工電極１４は加工電極１３と同一素材でできており、やはり直径２インチの座繰り形状だが、底面１９にストライプ状の凸面加工がなされているところが異なる。ストライプ（凸部）の幅と高さはそれぞれ２０μｍであり間隔は４００μｍである。
【００９１】
この加工電極１４を用いてＧａ極性面側（裏面Ｂ）の放電加工を行い、中心部の厚さが０．４５ｍｍになったところで加工を停止した（図２（ｄ））。
【００９２】
これらの加工により、ウェハブランク１ａは直径２インチ、厚さ０．４５ｍｍとなり、同時にＯＦとＩＦの形成、および両面の面取り加工も完了した。また、Ｇａ極性面側には、深さと幅がそれぞれ２０μｍのストライプ状の溝が４００μｍ周期で形成された。
【００９３】
その後、両面を研磨加工することで、溝付きの２インチＧａＮ単結晶ウェハー２が完成した。
【００９４】
［実施例５］
溝付きＧａＮ基板の効果
実施例４で作製した溝付きのＧａＮ単結晶ウェハー２（溝付きＧａＮ基板）をＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy；有機金属気相成長）炉にセットし、ストライプ上の溝を形成したＧａ極性面側（裏面Ｂ）に厚さ１μｍのＡｌ0.1Ｇａ0.9Ｎ薄膜のエピタキシャル成長を行った。比較のために、溝のない通常のＧａＮ基板でも同じ成長を行った。
【００９５】
成長後、通常のＧａＮ基板上のエピ膜では、ＧａＮ基板との格子定数差に起因する応力によると考えられる無数のクラックが生じていたが、溝付きＧａＮ基板を用いた場合にはクラックが発生していなかった。このエピ表面をＳＥＭで観察したところ、エピ膜は溝の部分でそれぞれ分断されており、全体として連続膜になっていないことが明らかになった。すなわち、この膜の不連続部分で応力が緩和されたためにクラックが生じなかったものと考えられる。
【００９６】
［実施例６］
ＳｉＣのアズスライスウェハ、表裏面凹凸加工（低転位化、取り出し向上）
本発明の実施例６に係る半導体ウェハーを、図２で説明した製造方法で作製した。
【００９７】
はじめに、直径５６ｍｍ、厚さ０．６５ｍｍの（０００１）面を主面とする６Ｈ−ＳｉＣ単結晶ウェハブランク１ａを準備した。このウェハブランク１ａは、昇華法によって育成されたインゴットから切出されたものである。
【００９８】
このウェハブランク１ａのＳｉ面側（裏面Ｂ）を、導電性の接着剤を用いて、形彫り放電加工機１０の下部台座１１に固定し、銅製の加工電極１３を形彫り放電加工機１０の上部加工軸１２に取り付けた（図２（ａ））。この加工電極１３は、直径２インチの略円形の座繰り形状を有しており、円周上にはＯＦとＩＦに相当する直線部が形成されている。底部１６は、平坦面に深さ４μｍ、直径４μｍの円柱状の孔が、１０μｍの周期で三角格子状に配列した形状である。底部１６の外周はＣ０．２のテーパ形状となっている。
【００９９】
ウェハブランク１ａと加工電極１３とを近接させ、パルス電圧を印加しながら上部加工軸１２を徐々に下降させ、加工電極１３によってウェハブランク１ａのＣ面側（表面Ｆ）を放電加工し、表面Ｆを０．１ｍｍ除去したところで加工を停止した（図２（ｂ））。
【０１００】
次に、このウェハブランク１ａを裏返しに貼りかえ、再び下部台座１１に固定し、加工電極１３とは左右対称形状の座繰り形状を有する加工電極１４を上部加工軸１２に取り付け（図２（ｃ））、Ｓｉ面側（裏面Ｂ）もＣ面側（表面Ｆ）と同様の加工を行った（図２（ｄ））。
【０１０１】
これらの加工により、ウェハブランク１ａは直径２インチ、厚さ０．４５ｍｍとなり、同時にＯＦとＩＦの形成、および両面の面取り加工も完了した。また、Ｓｉ面とＣ面は、高さ４μｍ、直径４μｍの突起が周期１０μｍの三角格子状に配列した形状となった。
【０１０２】
この両面を研磨加工することで、両面凹凸加工付きの２インチＳｉＣ単結晶ウェハー２が完成した。
【０１０３】
［実施例７］
凹凸ＳｉＣの効果
実施例６で作製したＳｉＣ単結晶ウェハー２（凹凸ＳｉＣ基板）をＭＯＶＰＥ装置にセットし、ＧａＮ低温バッファ層、ｎ型ＧａＮ層４μｍと、Ｉｎ0.15Ｇａ0.85Ｎ／ＧａＮ−３−ＭＱＷ活性層（ｗｅｌｌ層３ｎｍ、ｂａｒｒｉｅｒ層１０ｎｍ）と、ｐ型Ａｌ0.1Ｇａ0.9Ｎ層４０ｎｍ、ｐ型ＧａＮ層５００ｎｍをＭＯＶＰＥ法を用いて順次積層し、ＬＥＤ構造を作製した。比較のために、凹凸の無い通常のＳｉＣ基板でも同様のＬＥＤ構造を作製した。
【０１０４】
両方の基板から同様のプロセスによってＬＥＤチップを作製し、それらの出力を比較したところ、凹凸ＳｉＣ基板を用いて作製したＬＥＤの光出力は、通常基板を用いたものの１．５倍と高いことが分かった。
【０１０５】
それぞれのＳｉＣ基板上に成長したＧａＮ層の断面ＴＥＭ観察の結果、通常基板では転位密度は１×１０9ｃｍ-2程度であったが、凹凸ＳｉＣ基板では、成長初期の３次元成長によって転位密度が８×１０7ｃｍ-2と大きく改善していることが分かった。この転位密度の低減による内部量子効率の改善と、基板表面および裏面の凹凸による外部量子効率（光の取り出し効率）の改善により、光出力が向上したものと考えられる。
【０１０６】
上記実施例においては、ＧａＮとＳｉおよびＳｉＣのみについてのみ記したが、本発明は、Ｇｅ、ＩｎＰ、ＡｌＮなどの他の導電性半導体ウェハーの作製にも適用することができる。また、結晶方位を示す印としてはＯＦとＩＦの例のみ示したが、ノッチを形成しても良いし、裏面側の加工の際に何らかの目印を形成するようにしてもよい。
【符号の説明】
【０１０７】
１ ウェハブランク
２ 半導体ウェハー
３ 面取り部
１０ 放電加工機
１１ 下部台座
１２ 上部加工軸
１３，１４ 加工電極
１５，１８ 座繰り部
１６，１９ 底部
１７，２０ テーパ部
Ｆ （ウェハブランクの）表面
Ｂ （ウェハブランクの）裏面
Ｓ （ウェハブランクの）側面
Ｅ （ウェハブランクの）端面
【特許請求の範囲】
【請求項１】
導電性半導体からなるウェハブランクを加工して半導体ウェハーの形状に整形する導電性半導体ウェハーの製造方法において、
加工電極に、整形する前記半導体ウェハーの形状に応じた座繰り部を形成し、
その加工電極を前記ウェハブランクに近接させて放電加工し、前記ウェハブランクを前記半導体ウェハーの形状に整形することを特徴とする導電性半導体ウェハーの製造方法。
【請求項２】
前記放電加工は、前記ウェハブランクを前記半導体ウェハーの寸法に整形する請求項１記載の導電性半導体ウェハーの製造方法。
【請求項３】
前記放電加工は、前記ウェハブランクに前記半導体ウェハーの結晶方位を示す印を形成する請求項１又は２記載の導電性半導体ウェハーの製造方法。
【請求項４】
前記放電加工は、前記ウェハブランクに面取り部を形成する請求項１〜３いずれか記載の導電性半導体ウェハーの製造方法。
【請求項５】
前記放電加工は、前記ウェハブランクを平坦に整形する請求項１〜４いずれか記載の導電性半導体ウェハーの製造方法。
【請求項６】
前記放電加工は、前記ウェハブランクを曲面に整形する請求項１〜４いずれか記載の導電性半導体ウェハーの製造方法。
【請求項７】
前記曲面は、前記ウェハブランク中の特定の結晶面の反り形状に平行である請求項６記載の導電性半導体ウェハーの製造方法。
【請求項８】
前記放電加工は、前記ウェハブランクを周期的な凹凸形状に形成する請求項１〜７いずれか記載の導電性半導体ウェハーの製造方法。
【請求項９】
前記放電加工は、前記ウェハブランクを減厚する請求項１〜８いずれか記載の導電性半導体ウェハーの製造方法。
【請求項１０】
前記導電性半導体は、その抵抗率が１０Ωｃｍ以下である請求項１〜９いずれか記載の導電性半導体ウェハーの製造方法。
【請求項１１】
前記導電性半導体は、Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＡｌＮのいずれかを含む請求項１〜１０記載の導電性半導体ウェハーの製造方法。
【請求項１】
導電性半導体からなるウェハブランクを加工して半導体ウェハーの形状に整形する導電性半導体ウェハーの製造方法において、
加工電極に、整形する前記半導体ウェハーの形状に応じた座繰り部を形成し、
その加工電極を前記ウェハブランクに近接させて放電加工し、前記ウェハブランクを前記半導体ウェハーの形状に整形することを特徴とする導電性半導体ウェハーの製造方法。
【請求項２】
前記放電加工は、前記ウェハブランクを前記半導体ウェハーの寸法に整形する請求項１記載の導電性半導体ウェハーの製造方法。
【請求項３】
前記放電加工は、前記ウェハブランクに前記半導体ウェハーの結晶方位を示す印を形成する請求項１又は２記載の導電性半導体ウェハーの製造方法。
【請求項４】
前記放電加工は、前記ウェハブランクに面取り部を形成する請求項１〜３いずれか記載の導電性半導体ウェハーの製造方法。
【請求項５】
前記放電加工は、前記ウェハブランクを平坦に整形する請求項１〜４いずれか記載の導電性半導体ウェハーの製造方法。
【請求項６】
前記放電加工は、前記ウェハブランクを曲面に整形する請求項１〜４いずれか記載の導電性半導体ウェハーの製造方法。
【請求項７】
前記曲面は、前記ウェハブランク中の特定の結晶面の反り形状に平行である請求項６記載の導電性半導体ウェハーの製造方法。
【請求項８】
前記放電加工は、前記ウェハブランクを周期的な凹凸形状に形成する請求項１〜７いずれか記載の導電性半導体ウェハーの製造方法。
【請求項９】
前記放電加工は、前記ウェハブランクを減厚する請求項１〜８いずれか記載の導電性半導体ウェハーの製造方法。
【請求項１０】
前記導電性半導体は、その抵抗率が１０Ωｃｍ以下である請求項１〜９いずれか記載の導電性半導体ウェハーの製造方法。
【請求項１１】
前記導電性半導体は、Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＡｌＮのいずれかを含む請求項１〜１０記載の導電性半導体ウェハーの製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−２３６２４１（Ｐ２０１２−２３６２４１Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０５１９７（Ｐ２０１１−１０５１９７）
【出願日】平成２３年５月１０日（２０１１．５．１０）
【出願人】（０００００５１２０）日立電線株式会社 (3,358)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月１０日（２０１１．５．１０）
【出願人】（０００００５１２０）日立電線株式会社 (3,358)
【Ｆターム（参考）】
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