液晶表示装置
【課題】 スイッチング用薄膜トランジスタを静電気から保護するための静電気保護機能およびテスト機能を備えた液晶表示装置において、額縁面積を小さくする。
【解決手段】 走査ライン駆動用ドライバ搭載領域9内に、走査ライン用静電気保護兼テスト用薄膜トランジスタ18、第1〜第3の走査ラインテスト用引き回し線19〜21および第1〜第3の走査ライン用テスト端子15〜17を設けると、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。また、データライン駆動用ドライバ搭載領域12内に、データライン用静電気保護兼テスト用薄膜トランジスタ27、第1〜第4のデータラインテスト用引き回し線28〜31およびデータライン用テスト端子23〜26を設けると、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
【解決手段】 走査ライン駆動用ドライバ搭載領域9内に、走査ライン用静電気保護兼テスト用薄膜トランジスタ18、第1〜第3の走査ラインテスト用引き回し線19〜21および第1〜第3の走査ライン用テスト端子15〜17を設けると、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。また、データライン駆動用ドライバ搭載領域12内に、データライン用静電気保護兼テスト用薄膜トランジスタ27、第1〜第4のデータラインテスト用引き回し線28〜31およびデータライン用テスト端子23〜26を設けると、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は液晶表示装置に関する。
【背景技術】
【0002】
従来のアクティブマトリックス型の液晶表示装置には、スイッチング用薄膜トランジスタの静電気に起因する特性シフトや絶縁破壊等の不良を防止するために、マトリクス状に設けられた複数の走査ラインと複数のデータラインとの各交点近傍に画素電極および該画素電極に接続されたスイッチング用薄膜トランジスタが設けられた表示領域の外側に、走査ライン用静電気保護ラインおよび該走査ライン用静電気保護ラインと各走査ラインとの間に設けられた走査ライン用静電気保護用薄膜トランジスタと、データライン用静電気保護ラインおよび該データライン用静電気保護ラインと各データラインとの間に設けられたデータライン用静電気保護用薄膜トランジスタとを設けたものがある(例えば、特許文献1参照)。
【0003】
【特許文献1】特開2005−93459号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記従来の液晶表示装置では、表示領域の外側に走査ライン用静電気保護ラインおよび走査ライン用静電気保護用薄膜トランジスタとデータライン用静電気保護ラインおよびデータライン用静電気保護用薄膜トランジスタとを設けているので、これらの配置領域を確保するため、額縁面積が大きくなってしまうという問題があった。
【0005】
また、従来のこのような液晶表示装置において、線欠陥等の検査を行なう場合には、表示領域の外側で走査ライン用静電気保護用薄膜トランジスタおよびデータライン用静電気保護用薄膜トランジスタの各配置領域の反対側にテスト端子を設けることが考えられる。その場合、走査ラインおよびデータラインを選択的に駆動するには、テスト端子と各走査ラインおよび各データラインとの間に走査ライン用テスト用薄膜トランジスタおよびデータライン用テスト用薄膜トランジスタを配置する必要があり、これらの配置領域を確保するため、額縁面積がより一層大きくなってしまうという問題がある。
【0006】
そこで、この発明は、額縁面積を小さくすることができる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
請求項1に記載の発明は、基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側の走査ライン駆動用ドライバ搭載領域内に、前記走査ラインに接続された走査ライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とするものである。
請求項2に記載の発明は、請求項1に記載の発明において、前記走査ライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各走査ラインに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタと、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第1の走査ラインテスト用引き回し線を介して接続された第1の走査ライン用テスト端子と、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他の走査ラインテスト用引き回し線を介して接続された他の走査ライン用テスト端子とを有することを特徴とするものである。
請求項3に記載の発明は、請求項2に記載の発明において、前記走査ラインおよび前記走査ライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記走査ライン駆動用ドライバ搭載領域内に設けられた走査用出力端子に接続されていることを特徴とするものである。
請求項4に記載の発明は、請求項2に記載の発明において、前記他の走査ラインテスト用引き回し線は第2、第3の走査ラインテスト用引き回し線からなり、前記他の走査ライン用テスト端子は第2、第3の走査ライン用テスト端子からなり、前記走査ラインのうち一方側から数えて奇数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第2の走査ラインテスト用引き回し線を介して前記第2の走査ライン用テスト端子に接続され、前記走査ラインのうち一方側から数えて偶数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第3の走査ラインテスト用引き回し線を介して前記第2の走査ライン用テスト端子に接続されていることを特徴とするものである。
請求項5に記載の発明は、請求項4に記載の発明において、前記第2、第3の走査ラインテスト用引き回し線は同一の層上に互いに交差しないように配置されていることを特徴とするものである。
請求項6に記載の発明は、請求項3に記載の発明において、すべての前記走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は1つの前記走査ラインテスト用引き回し線を介して1つの前記走査ライン用テスト端子に接続されていることを特徴とするものである。
請求項7に記載の発明は、請求項2に記載の発明において、前記基板上の前記走査ライン駆動用ドライバ搭載領域上に走査ライン駆動用ドライバが搭載され、実駆動中に、前記走査ライン駆動用ドライバから前記第1の走査ライン用テスト端子に電圧Vglが供給されるようになっていることを特徴とするものである。
請求項8に記載の発明は、請求項1に記載の発明において、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とするものである。
請求項9に記載の発明は、基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とするものである。
請求項10に記載の発明は、請求項8または9に記載の発明において、前記データライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各データラインに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタと、前記各データライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第1のデータラインテスト用引き回し線を介して接続された第1のデータライン用テスト端子と、前記各データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他のデータラインテスト用引き回し線を介して接続された他のデータライン用テスト端子とを有することを特徴とするものである。
請求項11に記載の発明は、請求項10に記載の発明において、前記データラインおよび前記データライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記データライン駆動用ドライバ搭載領域内に設けられたデータ用出力端子に接続されていることを特徴とするものである。
請求項12に記載の発明は、請求項10に記載の発明において、前記他のデータラインテスト用引き回し線は第2〜第4のデータラインテスト用引き回し線からなり、前記他のデータライン用テスト端子は第2〜第4のデータライン用テスト端子からなり、前記データラインのうち第1の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第2のデータラインテスト用引き回し線を介して前記第2のデータライン用テスト端子に接続され、前記データラインのうち第2の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第3のデータラインテスト用引き回し線を介して前記第3のデータライン用テスト端子に接続され、前記データラインのうち第3の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第4のデータラインテスト用引き回し線を介して前記第4のデータライン用テスト端子に接続されていることを特徴とするものである。
請求項13に記載の発明は、請求項10に記載の発明において、すべての前記データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は1つの前記データラインテスト用引き回し線を介して1つの前記データライン用テスト端子に接続されていることを特徴とするものである。
請求項14に記載の発明は、請求項10に記載の発明において、前記基板上の前記データライン駆動用ドライバ搭載領域上にデータライン駆動用ドライバが搭載され、実駆動中に、前記データライン駆動用ドライバから前記第1のデータライン用テスト端子に電圧Vglが供給されるようになっていることを特徴とするものである。
【発明の効果】
【0008】
請求項1に記載の発明によれば、基板上の表示領域の外側の走査ライン駆動用ドライバ搭載領域内に走査ライン用静電気保護兼テスト用スイッチング回路を設けているので、走査ライン用静電気保護兼テスト用スイッチング回路を配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
請求項9に記載の発明によれば、基板上の表示領域の外側のデータライン駆動用ドライバ搭載領域内にデータライン用静電気保護兼テスト用スイッチング回路を設けているので、データライン用静電気保護兼テスト用スイッチング回路を配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
【発明を実施するための最良の形態】
【0009】
(第1実施形態)
図1はこの発明の第1実施形態としての液晶表示装置の要部の等価回路的平面図を示す。この液晶表示装置は、アクティブ基板1と該アクティブ基板1の上方に位置する対向基板2とがほぼ方形枠状のシール材(図示せず)を介して貼り合わされ、シール材の内側における両基板1、2間に液晶(図示せず)が封入されたものからなっている。この場合、アクティブ基板1の下辺部は対向基板2から突出されている。以下、この突出された部分を突出部1aという。また、図1において一点鎖線で囲まれた方形状の領域は表示領域3となっている。
【0010】
アクティブ基板1上の表示領域3には、マトリックス状に配置された複数の赤、緑、青の各色表示用の画素電極4R、4G、4Bと、各画素電極4R、4G、4Bに接続された一方のソース・ドレイン電極を有するスイッチング用薄膜トランジスタ5と、行方向に延ばされ、各スイッチング用薄膜トランジスタ5のゲート電極に走査信号を供給するための走査ライン6と、各スイッチング用薄膜トランジスタ5の他方のソース・ドレイン電極にデータ信号を供給するためのデータライン7とが設けられている。
【0011】
ここで、図1において、画素電極4R、4G、4Bは僅かに4個×6個だけ図示しているのは図面の明確化のためであり、実際には数百個×数百個もしくはそれ以上の個数が配列されている。この場合、赤色表示用の画素電極4Rは第(1+3n)列(nは0を含む正の整数)に配置され、緑色表示用の画素電極4Gは第(2+3n)列に配置され、青色表示用の画素電極4Bは第(3+3n)列に配置されている。
【0012】
走査ライン6の右端部は、表示領域3の右側および下側に設けられた走査用引き回し線8を介して、アクティブ基板1の突出部1a上の右側の点線で示す走査ライン駆動用ドライバ搭載領域9内の上側に設けられた走査用出力端子10に接続されている。データライン7の下端部は、表示領域3の下側に設けられたデータ用引き回し線11を介して、アクティブ基板1の突出部1a上の左側の点線で示すデータライン駆動用ドライバ搭載領域12内の上側に設けられたデータ用出力端子13に接続されている。
【0013】
走査ライン駆動用ドライバ搭載領域9内には走査ライン用静電気保護兼テスト用スイッチング回路14が設けられている。すなわち、走査ライン駆動用ドライバ搭載領域9内の左側には第1〜第3の走査ライン用テスト端子15〜17が設けられている。走査ライン駆動用ドライバ搭載領域9内において各走査用出力端子10の下側には走査ライン用静電気保護兼テスト用薄膜トランジスタ18が設けられている。走査ライン用静電気保護兼テスト用薄膜トランジスタ18の一方のソース・ドレイン電極はその上側の走査用出力端子10に接続されている。走査ライン用静電気保護兼テスト用薄膜トランジスタ18のゲート電極は第1の走査ラインテスト用引き回し線19を介して第1の走査ライン用テスト端子15に接続されている。
【0014】
図1において左側から数えて奇数番目の走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極は第2の走査ラインテスト用引き回し線20を介して第2の走査ライン用テスト端子16に接続されている。左側から数えて偶数番目の走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極は第3の走査ラインテスト用引き回し線21を介して第3の走査ライン用テスト端子17に接続されている。
【0015】
データライン駆動用ドライバ搭載領域12内にはデータライン用静電気保護兼テスト用スイッチング回路22が設けられている。すなわち、データライン駆動用ドライバ搭載領域12内の左側には第1〜第4のデータライン用テスト端子23〜26が設けられている。データライン駆動用ドライバ搭載領域12内において各データ用出力端子13の下側にはデータライン用静電気保護兼テスト用薄膜トランジスタ27が設けられている。データライン用静電気保護兼テスト用薄膜トランジスタ27の一方のソース・ドレイン電極はその上側のデータ用出力端子13に接続されている。データライン用静電気保護兼テスト用薄膜トランジスタ27のゲート電極は第1のデータラインテスト用引き回し線28を介して第1のデータライン用テスト端子23に接続されている。
【0016】
図1において左側から数えて(1+3n)番目のデータライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極は第2のデータラインテスト用引き回し線29を介して第2のデータライン用テスト端子24に接続されている。左側から数えて(2+3n)番目のデータライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極は第3のデータラインテスト用引き回し線30を介して第3のデータライン用テスト端子25に接続されている。左側から数えて(3+3n)番目のデータライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極は第4のデータラインテスト用引き回し線31を介して第4のデータライン用テスト端子26に接続されている。
【0017】
走査ライン駆動用ドライバ搭載領域9内の下側には走査用入力端子32が設けられている。走査用入力端子32は、その下側に設けられた走査用引き回し線33を介して、その下側に設けられた走査用外部接続端子34に接続されている。データライン駆動用ドライバ搭載領域12内の下側にはデータ用入力端子35が設けられている。データ用入力端子35は、その下側に設けられたデータ用引き回し線36を介して、その下側に設けられたがデータ用外部接続端子37に接続されている。
【0018】
なお、図面の明確化のために、図示は省略しているが、走査ライン駆動用ドライバ搭載領域9上には走査ライン駆動回路部を内蔵する走査ライン駆動用ドライバ(チップ)が搭載され、走査ライン駆動用ドライバの外部電極は走査用出力端子10、第1〜第3の走査ライン用テスト端子15〜17および走査用入力端子32にCOG(Chip On Glass)法によりボンディングされている。ボンディング方法は半田付けによる方法でもよいし、異方性導電接着材による方法でもよい。
【0019】
また、データライン駆動用ドライバ搭載領域12上にはデータライン駆動回路部を内蔵するデータライン駆動用ドライバが搭載され、データライン駆動用ドライバの外部電極はデータ用出力端子13、第1〜第4のデータライン用テスト端子23〜26およびデータ用入力端子35にCOG法によりボンディングされている。この場合も、ボンディング方法は半田付けによる方法でもよいし、異方性導電接着材による方法でもよい。
【0020】
次に、この液晶表示装置の一部の具体的な構造について説明する。まず、図2は図1に示すスイッチング用薄膜トランジスタ5および画素電極4(4R、4G、4B)の部分の断面図を示す。ガラス等からなるアクティブ基板1の上面の所定の箇所にはクロム等からなるゲート電極41、該ゲート電極41に接続された走査ライン6および該走査ライン6に接続された走査用引き回し線8(図1参照)が設けられている。
【0021】
ゲート電極41および走査ライン6等を含むアクティブ基板1の上面には窒化シリコンからなるゲート絶縁膜42が設けられている。ゲート電極41上におけるゲート絶縁膜42の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜43が設けられている。半導体薄膜43の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜44が設けられている。
【0022】
チャネル保護膜44の上面両側およびその両側における半導体薄膜43の上面にはn型アモルファスシリコンからなるオーミックコンタクト層45、46が設けられている。一方のオーミックコンタクト層45の上面およびその近傍のゲート絶縁膜42の上面の所定の箇所にはクロム等からなる一方のソース・ドレイン電極47が設けられている。他方のオーミックコンタクト層46の上面およびゲート絶縁膜42の上面の所定の箇所にはクロム等からなる他方のソース・ドレイン電極48、該他方のソース・ドレイン電極48に接続されたデータライン7および該データライン7に接続されたデータ用引き回し線11(図1参照)が設けられている。
【0023】
ここで、スイッチング用薄膜トランジスタ5は、ゲート電極41、ゲート絶縁膜42、半導体薄膜43、チャネル保護膜44、オーミックコンタクト層45、46およびソース・ドレイン電極47、48により構成されている。
【0024】
スイッチング用薄膜トランジスタ5およびデータライン7等を含むゲート絶縁膜42の上面には窒化シリコンからなるオーバーコート膜49が設けられている。オーバーコート膜49の上面の所定の箇所にはITO等の透明導電材料からなる画素電極4が設けられている。画素電極4は、オーバーコート膜49の所定の箇所に設けられたコンタクトホール50を介して一方のソース・ドレイン電極47に接続されている。
【0025】
次に、図3は図1に示す走査ライン駆動用ドライバ搭載領域9内の左側から数えて奇数番目の走査用出力端子10およびそれに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18等の部分の断面図を示す。走査ライン用静電気保護兼テスト用薄膜トランジスタ18は、図2に示すスイッチング用薄膜トランジスタ5とほぼ同じ構造であり、ゲート電極41、ゲート絶縁膜42、半導体薄膜43、チャネル保護膜44、オーミックコンタクト層45、46およびソース・ドレイン電極47、48からなっている。
【0026】
走査用出力端子10は、アクティブ基板1の上面に設けられたクロム等からなる下層金属層10aと、ゲート絶縁膜42に設けられたコンタクトホール51を介して露出された下層金属層10aの上面およびその周囲におけるゲート絶縁膜42の上面に設けられたクロム等からなる上層金属層10bとの2層構造となっており、オーバーコート膜49に設けられた開口部52を介して露出されている。
【0027】
第1の走査ライン用テスト端子15は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部53、54を介して露出されている。第2の走査ライン用テスト端子16は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部55、56を介して露出されている。
【0028】
第2の走査ラインテスト用引き回し線20は、アクティブ基板1の上面に設けられたクロム等からなる下層引き回し線20a(図1において行方向に延びる線)と、ゲート絶縁膜42の上面に設けられたクロム等からなる上層引き回し線20b(図1において列方向に延びる線)とからなり、上層引き回し線20bの一端部はゲート絶縁膜42に設けられたコンタクトホール57を介して下層引き回し線20aに接続されている。
【0029】
そして、走査用出力端子10の下層金属層10bは、アクティブ基板1の上面に設けられたクロム等からなる走査用引き回し線8に接続されている。走査ライン用静電気保護兼テスト用薄膜トランジスタ18のゲート電極41は、アクティブ基板1の上面に設けられたクロム等からなる第1の走査ラインテスト用引き回し線19を介して第1の走査ライン用テスト端子15に接続され、一方のソース・ドレイン電極47は走査用出力端子10の上層金属層10bに接続され、他方のソース・ドレイン電極48は上層引き回し線20bおよび下層引き回し線20aからなる第2の走査ラインテスト用引き回し線20を介して第2の走査ライン用テスト端子16に接続されている。
【0030】
次に、図4は図1に示す走査ライン駆動用ドライバ搭載領域9内の左側から数えて偶数番目の走査用出力端子10およびそれに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18等の部分の断面図を示す。図4において、図3に示す場合と異なる点についてのみ説明すると、第3の走査ライン用テスト端子17は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなっている。そして、走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極48は、ゲート絶縁膜42の上面に設けられたクロム等からなる第3の走査ラインテスト用引き回し線21を介して第3の走査ライン用テスト端子17に接続されている。
【0031】
この場合、第3の走査ラインテスト用引き回し線21は、図1において行方向に延びる部分21aも列方向に延びる部分21bも、ゲート絶縁膜42の直上に形成されており、この中、列方向に延びる部分21bは第2の走査ラインテスト用引き回し線20のうち図1において行方向に延びる部分(下層引き回し線20a)と交差するが、その間にゲート絶縁膜42が介在されているため、ショートすることはない。
【0032】
次に、図5は図1に示すデータライン駆動用ドライバ搭載領域12内の左側から数えて(1+3n)番目のデータ用出力端子13およびそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27等の部分の断面図を示す。データライン用静電気保護兼テスト用薄膜トランジスタ27は、図2に示すスイッチング用薄膜トランジスタ5とほぼ同じ構造であり、ゲート電極41、ゲート絶縁膜42、半導体薄膜43、チャネル保護膜44、オーミックコンタクト層45、46およびソース・ドレイン電極47、48からなっている。
【0033】
データ用出力端子13は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなり、オーバーコート膜49に設けられた開口部61を介して露出されている。第1のデータライン用テスト端子23は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部62、63を介して露出されている。第2のデータライン用テスト端子24は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部64、65を介して露出されている。
【0034】
第2のデータラインテスト用引き回し線29は、アクティブ基板1の上面に設けられたクロム等からなる下層引き回し線29a(図1において行方向に延びる線)と、ゲート絶縁膜42の上面に設けられたクロム等からなる上層引き回し線29b(図1において列方向に延びる線)とからなり、上層引き回し線29bの一端部はゲート絶縁膜42に設けられたコンタクトホール66を介して下層引き回し線29aに接続されている。
【0035】
そして、データ用出力端子13は、アクティブ基板1の上面に設けられたクロム等からなるデータ用引き回し線11に接続されている。データライン用静電気保護兼テスト用薄膜トランジスタ27のゲート電極41は、アクティブ基板1の上面に設けられたクロム等からなる第1のデータラインテスト用引き回し線28を介して第1のデータライン用テスト端子23に接続され、一方のソース・ドレイン電極47はデータ用出力端子13に接続され、他方のソース・ドレイン電極48は上層引き回し線29bおよび下層引き回し線29aからなる第2のデータラインテスト用引き回し線29を介して第2のデータライン用テスト端子24に接続されている。
【0036】
次に、図6は図1に示すデータライン駆動用ドライバ搭載領域12内の左側から数えて(2+3n)番目のデータ用出力端子13およびそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27等の部分の断面図を示す。図6において、図5に示す場合と異なる点についてのみ説明すると、第3のデータラインライン用テスト端子25は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部67、68を介して露出されている。
【0037】
第3のデータラインテスト用引き回し線30は、アクティブ基板1の上面に設けられたクロム等からなる下層引き回し線30a(図1において行方向に延びる線)と、ゲート絶縁膜42の上面に設けられたクロム等からなる上層引き回し線30b(図1において列方向に延びる線)とからなり、上層引き回し線30bの一端部はゲート絶縁膜42に設けられたコンタクトホール69を介して下層引き回し線30aに接続されている。
【0038】
そして、データライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極48は上層引き回し線30bおよび下層引き回し線30aからなる第3のデータラインテスト用引き回し線30を介して第3のデータライン用テスト端子25に接続されている。この場合、第3のデータラインテスト用引き回し線30のうち図1において列方向に延びる部分(上層引き回し線30b)は、第2のデータラインテスト用引き回し線29のうち図1において行方向に延びる部分(下層引き回し線29a)と交差するが、その間にゲート絶縁膜42が介在されているため、ショートすることはない。。
【0039】
次に、図7は図1に示すデータライン駆動用ドライバ搭載領域12内の左側から数えて(3+3n)番目のデータ用出力端子13およびそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27等の部分の断面図を示す。図7において、図5に示す場合と異なる点についてのみ説明すると、第4のデータラインライン用テスト端子26は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなり、オーバーコート膜49に設けられた開口部70を介して露出されている。第4のデータラインテスト用引き回し線31は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなっている。
【0040】
そして、データライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極48は、第4のデータラインテスト用引き回し線31を介して第4のデータライン用テスト端子26に接続されている。この場合、第4のデータラインテスト用引き回し線31のうち図1において列方向に延びる部分31bは、第2のデータラインテスト用引き回し線29のうち図1において行方向に延びる部分(下層引き回し線29a)および第3のデータラインテスト用引き回し線30のうち図1において行方向に延びる部分(下層引き回し線30a)と交差するが、その間にゲート絶縁膜42が介在されているため、ショートすることはない。。
【0041】
次に、上記構成の液晶表示装置において、アクティブ基板1の製造工程中における静電気保護動作について説明する。この場合、スイッチング用薄膜トランジスタ5の静電気による不良は、正の静電気が侵入した場合のみであるため、静電気が正の場合について説明する。また、アクティブ基板1の製造工程中においては、第1の走査ライン用テスト端子15および第1のデータライン用テスト端子23にはテスト用プローブ(図示せず)が接触されていないため、走査ライン用静電気保護兼テスト用薄膜トランジスタ18およびデータライン用静電気保護兼テスト用薄膜トランジスタ27のゲート電極はフローティングゲートとなっている。
【0042】
さて、図1において下側から数えて奇数番目の走査ライン61+2nのうちある1本の走査ライン61に外部から何らかの理由により正の静電気が侵入したとする。すると、当該走査ライン61に走査用引き回し線8および走査用出力端子10を介して接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18がオン状態となり、当該走査ライン61から電流がそれに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18を介して第2の走査ラインテスト用引き回し線20に流れ、第2の走査ラインテスト用引き回し線20が高電位となる。
【0043】
第2の走査ラインテスト用引き回し線20が高電位になると、図1において下側から数えて奇数番目の走査ライン61+2nのうち他のすべての走査ライン61+2nに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18が導通状態となり、第2の走査ラインテスト用引き回し線20から電流が走査ライン用静電気保護兼テスト用薄膜トランジスタ18を介して他のすべての走査ライン61+2nに流れ、図1において下側から数えて奇数番目の走査ライン61+2nのすべてが同電位となる。これにより、奇数番目の走査ライン61+2nに接続された各スイッチング用薄膜トランジスタ5に印加される電荷が緩和され、各スイッチング用薄膜トランジスタ5および各絶縁膜の特性変動や破壊を防止することができる。
【0044】
図1において下側から数えて偶数番目の走査ライン62+2nのうちある1本の走査ライン62に外部から何らかの理由により正の静電気が侵入した場合には、上記と同様の静電気保護動作により、第3の走査ラインテスト用引き回し線21が高電位になり、図1において下側から数えて偶数番目の走査ライン62+2nのすべてが同電位となる。これにより、奇数番目の走査ライン62+2nに接続された各スイッチング用薄膜トランジスタ5に印加される電荷が緩和されろ。かくして、走査ライン6に外部から何らかの理由により正の静電気が侵入しても、スイッチング用薄膜トランジスタ5および各絶縁膜の静電気に起因する特性変動や破壊等の不良が防止される。
【0045】
一方、図1において左側から数えて(1+3n)番目の赤色表示用のデータライン71+3nのうちある1本のデータライン71に外部から何らかの理由により正の静電気が侵入したとする。すると、当該データライン71に接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27が導通状態となり、当該データライン71から電流がそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27を介して第2のデータラインテスト用引き回し線29に流れ、第2のデータラインテスト用引き回し線29が高電位となる。
【0046】
第2のデータラインテスト用引き回し線29が高電位になると、赤色表示用のデータライン7のうち他のすべてのデータライン771+3nに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27が導通状態となり、第2のデータラインテスト用引き回し線29から電流がデータライン用静電気保護兼テスト用薄膜トランジスタ27を介して当該残りのデータライン771+3nに流れ、赤色表示用のデータライン771+3nのすべてが同電位となる。
【0047】
図1において左側から数えて(2+3n)番目(または(3+3n)番目)の緑色表示用(または青色表示用)のデータライン72+3n(73+3n)のうちある1本のデータライン72(73)に外部から何らかの理由により正の静電気が侵入した場合には、上記と同様の静電気保護動作により、第3のデータラインテスト用引き回し線30(または第4のデータラインテスト用引き回し線31)が高電位になり、緑色表示用(または青色表示用)のデータライン7のすべてが同電位となる。かくして、データライン72+3n(73+3n)に外部から何らかの理由により正の静電気が侵入しても、スイッチング用薄膜トランジスタ5および各絶縁膜の静電気に起因する特性変動や破壊等の不良が防止される。
【0048】
次に、上記構成の液晶表示装置の点灯検査方法について説明する。まず、すべてのテスト端子15〜17、23〜26に検査装置に接続されたテスト用プローブ(図示せず)を接触させる。そして、第1に、例えば、第2の走査ライン用テスト端子16に駆動電圧を供給し、且つ、第2〜第4のデータライン用テスト端子24〜26に駆動電圧を供給した状態において、第1の走査ライン用テスト端子15および第1のデータライン用テスト端子23にゲート電圧を供給すると、図1において、下側から数えて奇数番目の行の画素電極4R、4G、4Bに対応する画素が点灯する。このとき、相隣接する走査ライン6間でショートが発生している場合には、このショートが発生している部分に対応する下側から数えて偶数番目の行の画素電極4R、4G、4Bに対応する画素が点灯し、相隣接する走査ライン6間のショート不良が検出される。また、このとき、下側から数えて偶数番目のある行の画素電極4R、4G、4Bの少なくとも一部が点灯しない場合には、これに対応する走査ライン6が断線していることになり、走査ライン6の断線不良が検出される。同様に、駆動電圧を第2の走査ライン用テスト端子16に供給せずに、第2の走査ライン用テスト端子17に供給することにより、下側から数えて偶数番目の行が相隣接する走査ライン6とショートしているか否か、および下側から数えて偶数番目の行の走査ライン6が断線しているか否かを検出することができる。
【0049】
第2に、例えば、第1、第2の走査ライン用テスト端子16、17に駆動電圧を供給し、且つ、第2のデータライン用テスト端子24に駆動電圧を供給した状態において、第1の走査ライン用テスト端子15および第1のデータライン用テスト端子23にゲート電圧を供給すると、すべての赤色表示用の画素電極4Rに対応する画素が点灯する。このとき、相隣接するデータライン7間でショートが発生している場合には、このショートが発生している部分に対応する緑色表示用の画素電極4Gあるいは青色表示用の4Bに対応する画素が点灯し、相隣接するデータライン7間のショート不良が検出される。また、このとき、ある列の赤色表示用の画素電極4Rの少なくとも一部が点灯しない場合には、これに対応するデータライン71+3nが断線していることになり、データライン71+3nの断線不良が検出される。緑色表示用の画素電極4Gおよび青色表示用の画素電極4Bについても、駆動電圧を第2のデータライン用テスト端子24に供給せずに、第2のデータライン用テスト端子25または26に供給することにより、赤色表示用の画素電極4Rと同様に相隣接のデータライン間7のショートおよび当該表示色の表示用の画素電極4が接続されたデータライン72+3nまたは73+3nの断線不良を検出することができる。
【0050】
ところで、この液晶表示装置では、図1に示すように、アクティブ基板1上の表示領域3の外側の突出部1a上の走査ライン駆動用ドライバ搭載領域9内に、走査ライン用静電気保護兼テスト用スイッチング回路14、すなわち、走査ライン用静電気保護兼テスト用薄膜トランジスタ18、第1〜第3の走査ラインテスト用引き回し線19〜21および第1〜第3の走査ライン用テスト端子15〜17を設けているので、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
【0051】
また、この液晶表示装置では、図1に示すように、アクティブ基板上1の表示領域3の外側の突出部1a上のデータライン駆動用ドライバ搭載領域12内に、データライン用静電気保護兼テスト用スイッチング回路22、すなわち、データライン用静電気保護兼テスト用薄膜トランジスタ27、第1〜第4のデータラインテスト用引き回し線28〜31および第1〜第4のデータライン用テスト端子23〜26を設けているので、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
【0052】
次に、この液晶表示装置において、走査ライン駆動用ドライバ搭載領域9上に走査ライン駆動用ドライバ(図示せず)を搭載し、データライン駆動用ドライバ搭載領域12上にデータライン駆動用ドライバ(図示せず)を、フェースダウン・ボンディング等適宜な方法によりCOG実装し、実駆動を行なう場合の一部について説明する。この場合、走査ライン駆動用ドライバの外部電極は、半田、異方導電性材料、金属共晶等適宜な接続材料により、それぞれ、対応する走査用出力端子10、第1〜第3の走査ライン用テスト端子15〜17および走査用入力端子32に接続され、データライン駆動用ドライバの外部電極は、それぞれ、対応するデータ用出力端子13、第1〜第4のデータライン用テスト端子23〜26およびデータ用入力端子35に接続されている。
【0053】
そして、非選択状態の走査ライン6に走査ライン駆動用ドライバから走査用出力端子10を介して電圧Vgl(例えば、Vgl=−20〜−15V)が供給されている場合には、第1の走査ライン用テスト端子15にも走査ライン駆動用ドライバから電圧Vglが供給され、すべての走査ライン用静電気保護兼テスト用薄膜トランジスタ18はオフ状態に保持されている。また、第2、第3の走査ライン用テスト端子16、17にも走査ライン駆動用ドライバから電圧Vglが供給され、走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極の電位はVglに保持されている。
【0054】
ところで、実駆動中では、スイッチング用薄膜トランジスタ5がオン状態となる時間はほんの一瞬であり、大部分の時間はオフ状態である。したがって、非選択状態の走査ライン6には大部分の時間電圧Vglが供給されている。この結果、第1の走査ライン用テスト端子15を介して走査ライン用静電気保護兼テスト用薄膜トランジスタ18のゲート電極に供給される電圧Vglは非選択状態の走査ライン6に供給される電圧Vglと同じとなり、走査ライン用静電気保護兼テスト用薄膜トランジスタ18からのリーク電流を低減することができる。
【0055】
また、第2、第3の走査ライン用テスト端子16、17を介して走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極に供給される電圧Vglは、非選択状態の走査ライン6に接続された走査用出力端子10を介して走査ライン用静電気保護兼テスト用薄膜トランジスタ18の一方のソース・ドレイン電極に供給される電圧Vglと同じであり、走査ライン用静電気保護兼テスト用薄膜トランジスタ18からのリーク電流を低減することができる。なお、第2、第3の走査ライン用テスト端子16、17に供給される電圧はGND電位またはそれ未満の負電位としてもよい。
【0056】
一方、第1のデータライン用テスト端子23にはデータライン駆動用ドライバから電圧Vglが供給され、すべてのデータライン用静電気保護兼テスト用薄膜トランジスタ27はオフ状態に保持されている。また、第2〜第4のデータライン用テスト端子24〜26にはデータライン駆動用ドライバからそのベース電圧(LSI−GNDとする)が供給され、第2〜第4のデータラインテスト用引き回し線29〜31の電位はLSI−GNDに保持されている。
【0057】
そして、すべてのデータライン用静電気保護兼テスト用薄膜トランジスタ27がオフ状態に保持されていると、データライン7同士は高抵抗で分離され、データライン7にデータ用出力端子13を介して供給されるデータ信号が干渉し合わないようにすることができ、またデータライン用静電気保護兼テスト用薄膜トランジスタ27からのリーク電流を低減することができる。
【0058】
ここで、図5および図6に示すように、第2、第3のデータラインテスト用引き回し線29、30は上層引き回し線29b、30bの一端部がコンタクトホール66、69を介して下層引き回し線29a、30aに接続された構造であり、コンタクトホール66、69の部分がオーバーコート膜49によって覆われている。しかるに、コンタクトホール66、69の部分におけるオーバーコート膜49には欠陥が発生しやすい。
【0059】
一方、コンタクトホール66、69の部分におけるオーバーコート膜49上はデータライン駆動用ドライバによって覆われるので、コンタクトホール66、69の部分におけるオーバーコート膜49に欠陥があり、且つ、コンタクトホール66、69の部分における上層引き回し線29b、30bとデータライン駆動用ドライバとの間に電位差があると、イオンの移動により、コンタクトホール66、69の部分における上層引き回し線29b、30bが腐食する原因となる。
【0060】
これに対し、第2〜第4のデータライン用テスト端子24〜26にはデータライン駆動用ドライバから電圧LSI−GNDが供給され、第2〜第4のデータラインテスト用引き回し線29〜31の電位がLSI−GNDに保持されていると、コンタクトホール66、69の部分における上層引き回し線29b、30bとデータライン駆動用ドライバとの間に電位差が生じないので、コンタクトホール66、69の部分におけるオーバーコート膜49に欠陥があっても、上記のような引き回し線の腐食が発生しないようにすることができる。
【0061】
ところで、図3に示すように、第2の走査ライン用テスト端子16をアクティブ基板1の上面に設けると、第2の走査ラインテスト用引き回し線20は、アクティブ基板1の上面に設けられた下層引き回し線20aの一端部を、ゲート絶縁膜42に設けられたコンタクトホール57を介して、ゲート絶縁膜42の上面に設けられた下層引き回し線20aに接続させた構造とする必要がある。したがって、コンタクトホール57が必要となる。次に説明する第2実施形態は、コンタクトホール57を不要としたものである。
【0062】
(第2実施形態)
図8はこの発明の第2実施形態としての液晶表示装置の走査ライン駆動用ドライバ搭載領域9の部分の等価回路的平面図を示し、図9は同第2実施形態としての液晶表示装置の図3同様の断面図を示す。この液晶表示装置では、まず、図8に示すように、第2の走査ライン用テスト端子16は第1の走査ライン用テスト端子15の上側に配置され、第2の走査ラインテスト用引き回し線20のうち行方向に延びる共通な部分は走査ライン駆動用ドライバ搭載領域9の上側に配置されている。
【0063】
なお、図8において、走査ライン用静電気保護兼テスト用薄膜トランジスタ18は千鳥状に配置しているが、これは左側から数えて偶数番目の走査ライン用静電気保護兼テスト用薄膜トランジスタ18とその上側の第2の走査ラインテスト用引き回し線20の一部とを図面上明確にするためである。したがって、走査ライン用静電気保護兼テスト用薄膜トランジスタ18は、図8に示すように、千鳥状に配置してもよいが、図1に示すように、同一直線上に配置する方が好ましい。
【0064】
次に、図9に示すように、第2の走査ライン用テスト端子16は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなり、オーバーコート膜49に設けられたコンタクトホール56を介して露出されている。そして、走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極19は、ゲート絶縁膜42の上面に設けられたクロム等からなる第2の走査ラインテスト用引き回し線20を介して第2の走査ライン用テスト端子16に接続されている。したがって、図3に示すようなコンタクトホール57は不要となる。
【0065】
なお、図10に示すように、第2の走査ライン用テスト端子16は第1の走査ライン用テスト端子15と第3の走査ライン用テスト端子17との間に配置し、第2の走査ラインテスト用引き回し線20は第1の走査ライン用テスト端子15の左側を通るように配置し、第2の走査ラインテスト用引き回し線20のうち行方向に延びる共通な部分は走査ライン駆動用ドライバ搭載領域9内において走査用出力端子10の上側に配置してもよい。
【0066】
(その他の実施形態)
図1では、走査ライン駆動用ドライバ搭載領域9において、走査ライン用静電気保護兼テスト用薄膜トランジスタ18を左側から数えて奇数番目と偶数番目とに分けているが、これは、上述の如く、相隣接する走査ライン6間のショート不良を検出することができるようにするためである。このようなショート検査を行なわない場合には、すべての走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極を第3の走査ラインテスト用引き回し線21を介して第3の走査ライン用テスト端子17に接続し、第2の走査ラインテスト用引き回し線20および第2の走査ライン用テスト端子16を省略してもよい。
【0067】
このようにした場合には、ある1本の走査ライン6に静電気が侵入したときの電荷分散先を残りのすべての走査ライン6とすることができるので、静電気耐性を向上することができる。また、図3に示すようなコンタクトホール57が不要となるので、このようなコンタクトホールに起因する引き回し線の腐食が発生しないようにすることができる。
【0068】
また、図1では、データライン駆動用ドライバ搭載領域12において、データラインテスト用薄膜トランジスタ18を赤、緑、青の各色表示用に分けているが、これは、上述の如く、赤、緑、青の各色別に検査することができるようにするためである。このような各色別の検査を行なわない場合には、あるいは、1本のデータライン6にスイッチング用薄膜トランジスタ5を介して複数色の画素電極が接続されている場合には、すべてのデータライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極を第4のデータラインテスト用引き回し線31を介して第4のデータライン用テスト端子26に接続し、第2、第3のデータラインテスト用引き回し線29、30および第2、第3のデータライン用テスト端子23、24を省略してもよい。
【0069】
このようにした場合には、ある1本のデータライン7に静電気が侵入したときの電荷分散先を残りのすべてのデータライン6とすることができるので、静電気耐性を向上することができる。また、図5および図6に示すようなコンタクトホール66、69が不要となるので、このようなコンタクトホールに起因する引き回し線の腐食が発生しないようにすることができる。この場合、実駆動中において第4のデータライン用テスト端子26に供給する電圧は、LSI−GND電位のほかに、Vsig中心またはVcom中心の電位としてもよい。実駆中において第4のデータライン用テスト端子26に供給する電圧をVsig中心またはVcom中心の電位とした場合には、データライン用静電気保護兼テスト用薄膜トランジスタ27の両ソース・ドレイン電極間の電位差が小さくなるので、リーク電流をより一層低減することができる。
【0070】
また、図1では、走査ライン駆動用ドライバ搭載領域9とデータライン駆動用ドライバ搭載領域12とを分離しているが、走査ライン駆動用ドライバとデータライン駆動用ドライバとを1チップ化したものが市販されており、このような1チップドライバを用いる場合には、走査ライン駆動用ドライバ搭載領域とデータライン駆動用ドライバ搭載領域は連続して形成してもよい。
【0071】
また、図1では、走査ライン駆動用ドライバ搭載領域9とデータライン駆動用ドライバ搭載領域12とをアクティブ基板1の一辺である突出部1aに形成したものとしているが、アクティブ基板の複数の辺を突出部とし、各突出部に走査ライン駆動用ドライバ搭載領域とデータライン駆動用ドライバ搭載領域を形成するようにしてもよい。
【図面の簡単な説明】
【0072】
【図1】この発明の第1実施形態としての液晶表示装置の要部の等価回路的平面図。
【図2】図1に示すスイッチング用薄膜トランジスタおよび画素電極の部分の断面図。
【図3】図1に示す走査ライン駆動用ドライバ搭載領域内の左側から数えて奇数番目の走査用出力端子およびそれに接続された走査ラインテスト用薄膜トランジスタ等の部分の断面図。
【図4】図1に示す走査ライン駆動用ドライバ搭載領域内の左側から数えて偶数番目の走査用出力端子およびそれに接続された走査ラインテスト用薄膜トランジスタ等の部分の断面図。
【図5】図1に示すデータライン駆動用ドライバ搭載領域内の左側から数えて(1+3n)番目のデータ用出力端子およびそれに接続されたデータラインテスト用薄膜トランジスタ等の部分の断面図。
【図6】図1に示すデータライン駆動用ドライバ搭載領域内の左側から数えて(2+3n)番目のデータ用出力端子およびそれに接続されたデータラインテスト用薄膜トランジスタ等の部分の断面図。
【図7】図1に示すデータライン駆動用ドライバ搭載領域内の左側から数えて(3+3n)番目のデータ用出力端子およびそれに接続されたデータラインテスト用薄膜トランジスタ等の部分の断面図。
【図8】この発明の第2実施形態としての液晶表示装置の走査ライン駆動用ドライバ搭載領域の部分の等価回路的平面図。
【図9】同第2実施形態としての液晶表示装置の図3同様の断面図。
【図10】図8に示す場合の変形例を説明するために示す同様の等価回路的平面図。
【符号の説明】
【0073】
1 アクティブ基板
2 対向基板
3 表示領域
4、4R、4G、4B 画素電極
5 スイッチング用薄膜トランジスタ
6 走査ライン
7 データライン
8 走査用引き回し線
9 走査ライン駆動用ドライバ搭載領域
10 走査用出力端子
11 データ用引き回し線
12 データライン駆動用ドライバ搭載領域
13 データ用出力端子
14 走査ライン用静電気保護兼テスト用スイッチング回路
15〜17 第1〜第3の走査ライン用テスト端子
18 走査ライン用静電気保護兼テスト用薄膜トランジスタ
19〜21 第1〜第3の走査ラインテスト用引き回し線
22 データライン用静電気保護兼テスト用スイッチング回路
23〜26 第1〜第4のデータライン用テスト端子
27 データライン用静電気保護兼テスト用薄膜トランジスタ
28〜31 第1〜第4のデータラインテスト用引き回し線
【技術分野】
【0001】
この発明は液晶表示装置に関する。
【背景技術】
【0002】
従来のアクティブマトリックス型の液晶表示装置には、スイッチング用薄膜トランジスタの静電気に起因する特性シフトや絶縁破壊等の不良を防止するために、マトリクス状に設けられた複数の走査ラインと複数のデータラインとの各交点近傍に画素電極および該画素電極に接続されたスイッチング用薄膜トランジスタが設けられた表示領域の外側に、走査ライン用静電気保護ラインおよび該走査ライン用静電気保護ラインと各走査ラインとの間に設けられた走査ライン用静電気保護用薄膜トランジスタと、データライン用静電気保護ラインおよび該データライン用静電気保護ラインと各データラインとの間に設けられたデータライン用静電気保護用薄膜トランジスタとを設けたものがある(例えば、特許文献1参照)。
【0003】
【特許文献1】特開2005−93459号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記従来の液晶表示装置では、表示領域の外側に走査ライン用静電気保護ラインおよび走査ライン用静電気保護用薄膜トランジスタとデータライン用静電気保護ラインおよびデータライン用静電気保護用薄膜トランジスタとを設けているので、これらの配置領域を確保するため、額縁面積が大きくなってしまうという問題があった。
【0005】
また、従来のこのような液晶表示装置において、線欠陥等の検査を行なう場合には、表示領域の外側で走査ライン用静電気保護用薄膜トランジスタおよびデータライン用静電気保護用薄膜トランジスタの各配置領域の反対側にテスト端子を設けることが考えられる。その場合、走査ラインおよびデータラインを選択的に駆動するには、テスト端子と各走査ラインおよび各データラインとの間に走査ライン用テスト用薄膜トランジスタおよびデータライン用テスト用薄膜トランジスタを配置する必要があり、これらの配置領域を確保するため、額縁面積がより一層大きくなってしまうという問題がある。
【0006】
そこで、この発明は、額縁面積を小さくすることができる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
請求項1に記載の発明は、基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側の走査ライン駆動用ドライバ搭載領域内に、前記走査ラインに接続された走査ライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とするものである。
請求項2に記載の発明は、請求項1に記載の発明において、前記走査ライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各走査ラインに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタと、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第1の走査ラインテスト用引き回し線を介して接続された第1の走査ライン用テスト端子と、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他の走査ラインテスト用引き回し線を介して接続された他の走査ライン用テスト端子とを有することを特徴とするものである。
請求項3に記載の発明は、請求項2に記載の発明において、前記走査ラインおよび前記走査ライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記走査ライン駆動用ドライバ搭載領域内に設けられた走査用出力端子に接続されていることを特徴とするものである。
請求項4に記載の発明は、請求項2に記載の発明において、前記他の走査ラインテスト用引き回し線は第2、第3の走査ラインテスト用引き回し線からなり、前記他の走査ライン用テスト端子は第2、第3の走査ライン用テスト端子からなり、前記走査ラインのうち一方側から数えて奇数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第2の走査ラインテスト用引き回し線を介して前記第2の走査ライン用テスト端子に接続され、前記走査ラインのうち一方側から数えて偶数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第3の走査ラインテスト用引き回し線を介して前記第2の走査ライン用テスト端子に接続されていることを特徴とするものである。
請求項5に記載の発明は、請求項4に記載の発明において、前記第2、第3の走査ラインテスト用引き回し線は同一の層上に互いに交差しないように配置されていることを特徴とするものである。
請求項6に記載の発明は、請求項3に記載の発明において、すべての前記走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は1つの前記走査ラインテスト用引き回し線を介して1つの前記走査ライン用テスト端子に接続されていることを特徴とするものである。
請求項7に記載の発明は、請求項2に記載の発明において、前記基板上の前記走査ライン駆動用ドライバ搭載領域上に走査ライン駆動用ドライバが搭載され、実駆動中に、前記走査ライン駆動用ドライバから前記第1の走査ライン用テスト端子に電圧Vglが供給されるようになっていることを特徴とするものである。
請求項8に記載の発明は、請求項1に記載の発明において、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とするものである。
請求項9に記載の発明は、基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とするものである。
請求項10に記載の発明は、請求項8または9に記載の発明において、前記データライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各データラインに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタと、前記各データライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第1のデータラインテスト用引き回し線を介して接続された第1のデータライン用テスト端子と、前記各データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他のデータラインテスト用引き回し線を介して接続された他のデータライン用テスト端子とを有することを特徴とするものである。
請求項11に記載の発明は、請求項10に記載の発明において、前記データラインおよび前記データライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記データライン駆動用ドライバ搭載領域内に設けられたデータ用出力端子に接続されていることを特徴とするものである。
請求項12に記載の発明は、請求項10に記載の発明において、前記他のデータラインテスト用引き回し線は第2〜第4のデータラインテスト用引き回し線からなり、前記他のデータライン用テスト端子は第2〜第4のデータライン用テスト端子からなり、前記データラインのうち第1の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第2のデータラインテスト用引き回し線を介して前記第2のデータライン用テスト端子に接続され、前記データラインのうち第2の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第3のデータラインテスト用引き回し線を介して前記第3のデータライン用テスト端子に接続され、前記データラインのうち第3の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第4のデータラインテスト用引き回し線を介して前記第4のデータライン用テスト端子に接続されていることを特徴とするものである。
請求項13に記載の発明は、請求項10に記載の発明において、すべての前記データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は1つの前記データラインテスト用引き回し線を介して1つの前記データライン用テスト端子に接続されていることを特徴とするものである。
請求項14に記載の発明は、請求項10に記載の発明において、前記基板上の前記データライン駆動用ドライバ搭載領域上にデータライン駆動用ドライバが搭載され、実駆動中に、前記データライン駆動用ドライバから前記第1のデータライン用テスト端子に電圧Vglが供給されるようになっていることを特徴とするものである。
【発明の効果】
【0008】
請求項1に記載の発明によれば、基板上の表示領域の外側の走査ライン駆動用ドライバ搭載領域内に走査ライン用静電気保護兼テスト用スイッチング回路を設けているので、走査ライン用静電気保護兼テスト用スイッチング回路を配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
請求項9に記載の発明によれば、基板上の表示領域の外側のデータライン駆動用ドライバ搭載領域内にデータライン用静電気保護兼テスト用スイッチング回路を設けているので、データライン用静電気保護兼テスト用スイッチング回路を配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
【発明を実施するための最良の形態】
【0009】
(第1実施形態)
図1はこの発明の第1実施形態としての液晶表示装置の要部の等価回路的平面図を示す。この液晶表示装置は、アクティブ基板1と該アクティブ基板1の上方に位置する対向基板2とがほぼ方形枠状のシール材(図示せず)を介して貼り合わされ、シール材の内側における両基板1、2間に液晶(図示せず)が封入されたものからなっている。この場合、アクティブ基板1の下辺部は対向基板2から突出されている。以下、この突出された部分を突出部1aという。また、図1において一点鎖線で囲まれた方形状の領域は表示領域3となっている。
【0010】
アクティブ基板1上の表示領域3には、マトリックス状に配置された複数の赤、緑、青の各色表示用の画素電極4R、4G、4Bと、各画素電極4R、4G、4Bに接続された一方のソース・ドレイン電極を有するスイッチング用薄膜トランジスタ5と、行方向に延ばされ、各スイッチング用薄膜トランジスタ5のゲート電極に走査信号を供給するための走査ライン6と、各スイッチング用薄膜トランジスタ5の他方のソース・ドレイン電極にデータ信号を供給するためのデータライン7とが設けられている。
【0011】
ここで、図1において、画素電極4R、4G、4Bは僅かに4個×6個だけ図示しているのは図面の明確化のためであり、実際には数百個×数百個もしくはそれ以上の個数が配列されている。この場合、赤色表示用の画素電極4Rは第(1+3n)列(nは0を含む正の整数)に配置され、緑色表示用の画素電極4Gは第(2+3n)列に配置され、青色表示用の画素電極4Bは第(3+3n)列に配置されている。
【0012】
走査ライン6の右端部は、表示領域3の右側および下側に設けられた走査用引き回し線8を介して、アクティブ基板1の突出部1a上の右側の点線で示す走査ライン駆動用ドライバ搭載領域9内の上側に設けられた走査用出力端子10に接続されている。データライン7の下端部は、表示領域3の下側に設けられたデータ用引き回し線11を介して、アクティブ基板1の突出部1a上の左側の点線で示すデータライン駆動用ドライバ搭載領域12内の上側に設けられたデータ用出力端子13に接続されている。
【0013】
走査ライン駆動用ドライバ搭載領域9内には走査ライン用静電気保護兼テスト用スイッチング回路14が設けられている。すなわち、走査ライン駆動用ドライバ搭載領域9内の左側には第1〜第3の走査ライン用テスト端子15〜17が設けられている。走査ライン駆動用ドライバ搭載領域9内において各走査用出力端子10の下側には走査ライン用静電気保護兼テスト用薄膜トランジスタ18が設けられている。走査ライン用静電気保護兼テスト用薄膜トランジスタ18の一方のソース・ドレイン電極はその上側の走査用出力端子10に接続されている。走査ライン用静電気保護兼テスト用薄膜トランジスタ18のゲート電極は第1の走査ラインテスト用引き回し線19を介して第1の走査ライン用テスト端子15に接続されている。
【0014】
図1において左側から数えて奇数番目の走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極は第2の走査ラインテスト用引き回し線20を介して第2の走査ライン用テスト端子16に接続されている。左側から数えて偶数番目の走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極は第3の走査ラインテスト用引き回し線21を介して第3の走査ライン用テスト端子17に接続されている。
【0015】
データライン駆動用ドライバ搭載領域12内にはデータライン用静電気保護兼テスト用スイッチング回路22が設けられている。すなわち、データライン駆動用ドライバ搭載領域12内の左側には第1〜第4のデータライン用テスト端子23〜26が設けられている。データライン駆動用ドライバ搭載領域12内において各データ用出力端子13の下側にはデータライン用静電気保護兼テスト用薄膜トランジスタ27が設けられている。データライン用静電気保護兼テスト用薄膜トランジスタ27の一方のソース・ドレイン電極はその上側のデータ用出力端子13に接続されている。データライン用静電気保護兼テスト用薄膜トランジスタ27のゲート電極は第1のデータラインテスト用引き回し線28を介して第1のデータライン用テスト端子23に接続されている。
【0016】
図1において左側から数えて(1+3n)番目のデータライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極は第2のデータラインテスト用引き回し線29を介して第2のデータライン用テスト端子24に接続されている。左側から数えて(2+3n)番目のデータライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極は第3のデータラインテスト用引き回し線30を介して第3のデータライン用テスト端子25に接続されている。左側から数えて(3+3n)番目のデータライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極は第4のデータラインテスト用引き回し線31を介して第4のデータライン用テスト端子26に接続されている。
【0017】
走査ライン駆動用ドライバ搭載領域9内の下側には走査用入力端子32が設けられている。走査用入力端子32は、その下側に設けられた走査用引き回し線33を介して、その下側に設けられた走査用外部接続端子34に接続されている。データライン駆動用ドライバ搭載領域12内の下側にはデータ用入力端子35が設けられている。データ用入力端子35は、その下側に設けられたデータ用引き回し線36を介して、その下側に設けられたがデータ用外部接続端子37に接続されている。
【0018】
なお、図面の明確化のために、図示は省略しているが、走査ライン駆動用ドライバ搭載領域9上には走査ライン駆動回路部を内蔵する走査ライン駆動用ドライバ(チップ)が搭載され、走査ライン駆動用ドライバの外部電極は走査用出力端子10、第1〜第3の走査ライン用テスト端子15〜17および走査用入力端子32にCOG(Chip On Glass)法によりボンディングされている。ボンディング方法は半田付けによる方法でもよいし、異方性導電接着材による方法でもよい。
【0019】
また、データライン駆動用ドライバ搭載領域12上にはデータライン駆動回路部を内蔵するデータライン駆動用ドライバが搭載され、データライン駆動用ドライバの外部電極はデータ用出力端子13、第1〜第4のデータライン用テスト端子23〜26およびデータ用入力端子35にCOG法によりボンディングされている。この場合も、ボンディング方法は半田付けによる方法でもよいし、異方性導電接着材による方法でもよい。
【0020】
次に、この液晶表示装置の一部の具体的な構造について説明する。まず、図2は図1に示すスイッチング用薄膜トランジスタ5および画素電極4(4R、4G、4B)の部分の断面図を示す。ガラス等からなるアクティブ基板1の上面の所定の箇所にはクロム等からなるゲート電極41、該ゲート電極41に接続された走査ライン6および該走査ライン6に接続された走査用引き回し線8(図1参照)が設けられている。
【0021】
ゲート電極41および走査ライン6等を含むアクティブ基板1の上面には窒化シリコンからなるゲート絶縁膜42が設けられている。ゲート電極41上におけるゲート絶縁膜42の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜43が設けられている。半導体薄膜43の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜44が設けられている。
【0022】
チャネル保護膜44の上面両側およびその両側における半導体薄膜43の上面にはn型アモルファスシリコンからなるオーミックコンタクト層45、46が設けられている。一方のオーミックコンタクト層45の上面およびその近傍のゲート絶縁膜42の上面の所定の箇所にはクロム等からなる一方のソース・ドレイン電極47が設けられている。他方のオーミックコンタクト層46の上面およびゲート絶縁膜42の上面の所定の箇所にはクロム等からなる他方のソース・ドレイン電極48、該他方のソース・ドレイン電極48に接続されたデータライン7および該データライン7に接続されたデータ用引き回し線11(図1参照)が設けられている。
【0023】
ここで、スイッチング用薄膜トランジスタ5は、ゲート電極41、ゲート絶縁膜42、半導体薄膜43、チャネル保護膜44、オーミックコンタクト層45、46およびソース・ドレイン電極47、48により構成されている。
【0024】
スイッチング用薄膜トランジスタ5およびデータライン7等を含むゲート絶縁膜42の上面には窒化シリコンからなるオーバーコート膜49が設けられている。オーバーコート膜49の上面の所定の箇所にはITO等の透明導電材料からなる画素電極4が設けられている。画素電極4は、オーバーコート膜49の所定の箇所に設けられたコンタクトホール50を介して一方のソース・ドレイン電極47に接続されている。
【0025】
次に、図3は図1に示す走査ライン駆動用ドライバ搭載領域9内の左側から数えて奇数番目の走査用出力端子10およびそれに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18等の部分の断面図を示す。走査ライン用静電気保護兼テスト用薄膜トランジスタ18は、図2に示すスイッチング用薄膜トランジスタ5とほぼ同じ構造であり、ゲート電極41、ゲート絶縁膜42、半導体薄膜43、チャネル保護膜44、オーミックコンタクト層45、46およびソース・ドレイン電極47、48からなっている。
【0026】
走査用出力端子10は、アクティブ基板1の上面に設けられたクロム等からなる下層金属層10aと、ゲート絶縁膜42に設けられたコンタクトホール51を介して露出された下層金属層10aの上面およびその周囲におけるゲート絶縁膜42の上面に設けられたクロム等からなる上層金属層10bとの2層構造となっており、オーバーコート膜49に設けられた開口部52を介して露出されている。
【0027】
第1の走査ライン用テスト端子15は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部53、54を介して露出されている。第2の走査ライン用テスト端子16は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部55、56を介して露出されている。
【0028】
第2の走査ラインテスト用引き回し線20は、アクティブ基板1の上面に設けられたクロム等からなる下層引き回し線20a(図1において行方向に延びる線)と、ゲート絶縁膜42の上面に設けられたクロム等からなる上層引き回し線20b(図1において列方向に延びる線)とからなり、上層引き回し線20bの一端部はゲート絶縁膜42に設けられたコンタクトホール57を介して下層引き回し線20aに接続されている。
【0029】
そして、走査用出力端子10の下層金属層10bは、アクティブ基板1の上面に設けられたクロム等からなる走査用引き回し線8に接続されている。走査ライン用静電気保護兼テスト用薄膜トランジスタ18のゲート電極41は、アクティブ基板1の上面に設けられたクロム等からなる第1の走査ラインテスト用引き回し線19を介して第1の走査ライン用テスト端子15に接続され、一方のソース・ドレイン電極47は走査用出力端子10の上層金属層10bに接続され、他方のソース・ドレイン電極48は上層引き回し線20bおよび下層引き回し線20aからなる第2の走査ラインテスト用引き回し線20を介して第2の走査ライン用テスト端子16に接続されている。
【0030】
次に、図4は図1に示す走査ライン駆動用ドライバ搭載領域9内の左側から数えて偶数番目の走査用出力端子10およびそれに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18等の部分の断面図を示す。図4において、図3に示す場合と異なる点についてのみ説明すると、第3の走査ライン用テスト端子17は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなっている。そして、走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極48は、ゲート絶縁膜42の上面に設けられたクロム等からなる第3の走査ラインテスト用引き回し線21を介して第3の走査ライン用テスト端子17に接続されている。
【0031】
この場合、第3の走査ラインテスト用引き回し線21は、図1において行方向に延びる部分21aも列方向に延びる部分21bも、ゲート絶縁膜42の直上に形成されており、この中、列方向に延びる部分21bは第2の走査ラインテスト用引き回し線20のうち図1において行方向に延びる部分(下層引き回し線20a)と交差するが、その間にゲート絶縁膜42が介在されているため、ショートすることはない。
【0032】
次に、図5は図1に示すデータライン駆動用ドライバ搭載領域12内の左側から数えて(1+3n)番目のデータ用出力端子13およびそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27等の部分の断面図を示す。データライン用静電気保護兼テスト用薄膜トランジスタ27は、図2に示すスイッチング用薄膜トランジスタ5とほぼ同じ構造であり、ゲート電極41、ゲート絶縁膜42、半導体薄膜43、チャネル保護膜44、オーミックコンタクト層45、46およびソース・ドレイン電極47、48からなっている。
【0033】
データ用出力端子13は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなり、オーバーコート膜49に設けられた開口部61を介して露出されている。第1のデータライン用テスト端子23は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部62、63を介して露出されている。第2のデータライン用テスト端子24は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部64、65を介して露出されている。
【0034】
第2のデータラインテスト用引き回し線29は、アクティブ基板1の上面に設けられたクロム等からなる下層引き回し線29a(図1において行方向に延びる線)と、ゲート絶縁膜42の上面に設けられたクロム等からなる上層引き回し線29b(図1において列方向に延びる線)とからなり、上層引き回し線29bの一端部はゲート絶縁膜42に設けられたコンタクトホール66を介して下層引き回し線29aに接続されている。
【0035】
そして、データ用出力端子13は、アクティブ基板1の上面に設けられたクロム等からなるデータ用引き回し線11に接続されている。データライン用静電気保護兼テスト用薄膜トランジスタ27のゲート電極41は、アクティブ基板1の上面に設けられたクロム等からなる第1のデータラインテスト用引き回し線28を介して第1のデータライン用テスト端子23に接続され、一方のソース・ドレイン電極47はデータ用出力端子13に接続され、他方のソース・ドレイン電極48は上層引き回し線29bおよび下層引き回し線29aからなる第2のデータラインテスト用引き回し線29を介して第2のデータライン用テスト端子24に接続されている。
【0036】
次に、図6は図1に示すデータライン駆動用ドライバ搭載領域12内の左側から数えて(2+3n)番目のデータ用出力端子13およびそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27等の部分の断面図を示す。図6において、図5に示す場合と異なる点についてのみ説明すると、第3のデータラインライン用テスト端子25は、アクティブ基板1の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜42およぴオーバーコート膜49に設けられた開口部67、68を介して露出されている。
【0037】
第3のデータラインテスト用引き回し線30は、アクティブ基板1の上面に設けられたクロム等からなる下層引き回し線30a(図1において行方向に延びる線)と、ゲート絶縁膜42の上面に設けられたクロム等からなる上層引き回し線30b(図1において列方向に延びる線)とからなり、上層引き回し線30bの一端部はゲート絶縁膜42に設けられたコンタクトホール69を介して下層引き回し線30aに接続されている。
【0038】
そして、データライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極48は上層引き回し線30bおよび下層引き回し線30aからなる第3のデータラインテスト用引き回し線30を介して第3のデータライン用テスト端子25に接続されている。この場合、第3のデータラインテスト用引き回し線30のうち図1において列方向に延びる部分(上層引き回し線30b)は、第2のデータラインテスト用引き回し線29のうち図1において行方向に延びる部分(下層引き回し線29a)と交差するが、その間にゲート絶縁膜42が介在されているため、ショートすることはない。。
【0039】
次に、図7は図1に示すデータライン駆動用ドライバ搭載領域12内の左側から数えて(3+3n)番目のデータ用出力端子13およびそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27等の部分の断面図を示す。図7において、図5に示す場合と異なる点についてのみ説明すると、第4のデータラインライン用テスト端子26は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなり、オーバーコート膜49に設けられた開口部70を介して露出されている。第4のデータラインテスト用引き回し線31は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなっている。
【0040】
そして、データライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極48は、第4のデータラインテスト用引き回し線31を介して第4のデータライン用テスト端子26に接続されている。この場合、第4のデータラインテスト用引き回し線31のうち図1において列方向に延びる部分31bは、第2のデータラインテスト用引き回し線29のうち図1において行方向に延びる部分(下層引き回し線29a)および第3のデータラインテスト用引き回し線30のうち図1において行方向に延びる部分(下層引き回し線30a)と交差するが、その間にゲート絶縁膜42が介在されているため、ショートすることはない。。
【0041】
次に、上記構成の液晶表示装置において、アクティブ基板1の製造工程中における静電気保護動作について説明する。この場合、スイッチング用薄膜トランジスタ5の静電気による不良は、正の静電気が侵入した場合のみであるため、静電気が正の場合について説明する。また、アクティブ基板1の製造工程中においては、第1の走査ライン用テスト端子15および第1のデータライン用テスト端子23にはテスト用プローブ(図示せず)が接触されていないため、走査ライン用静電気保護兼テスト用薄膜トランジスタ18およびデータライン用静電気保護兼テスト用薄膜トランジスタ27のゲート電極はフローティングゲートとなっている。
【0042】
さて、図1において下側から数えて奇数番目の走査ライン61+2nのうちある1本の走査ライン61に外部から何らかの理由により正の静電気が侵入したとする。すると、当該走査ライン61に走査用引き回し線8および走査用出力端子10を介して接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18がオン状態となり、当該走査ライン61から電流がそれに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18を介して第2の走査ラインテスト用引き回し線20に流れ、第2の走査ラインテスト用引き回し線20が高電位となる。
【0043】
第2の走査ラインテスト用引き回し線20が高電位になると、図1において下側から数えて奇数番目の走査ライン61+2nのうち他のすべての走査ライン61+2nに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ18が導通状態となり、第2の走査ラインテスト用引き回し線20から電流が走査ライン用静電気保護兼テスト用薄膜トランジスタ18を介して他のすべての走査ライン61+2nに流れ、図1において下側から数えて奇数番目の走査ライン61+2nのすべてが同電位となる。これにより、奇数番目の走査ライン61+2nに接続された各スイッチング用薄膜トランジスタ5に印加される電荷が緩和され、各スイッチング用薄膜トランジスタ5および各絶縁膜の特性変動や破壊を防止することができる。
【0044】
図1において下側から数えて偶数番目の走査ライン62+2nのうちある1本の走査ライン62に外部から何らかの理由により正の静電気が侵入した場合には、上記と同様の静電気保護動作により、第3の走査ラインテスト用引き回し線21が高電位になり、図1において下側から数えて偶数番目の走査ライン62+2nのすべてが同電位となる。これにより、奇数番目の走査ライン62+2nに接続された各スイッチング用薄膜トランジスタ5に印加される電荷が緩和されろ。かくして、走査ライン6に外部から何らかの理由により正の静電気が侵入しても、スイッチング用薄膜トランジスタ5および各絶縁膜の静電気に起因する特性変動や破壊等の不良が防止される。
【0045】
一方、図1において左側から数えて(1+3n)番目の赤色表示用のデータライン71+3nのうちある1本のデータライン71に外部から何らかの理由により正の静電気が侵入したとする。すると、当該データライン71に接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27が導通状態となり、当該データライン71から電流がそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27を介して第2のデータラインテスト用引き回し線29に流れ、第2のデータラインテスト用引き回し線29が高電位となる。
【0046】
第2のデータラインテスト用引き回し線29が高電位になると、赤色表示用のデータライン7のうち他のすべてのデータライン771+3nに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ27が導通状態となり、第2のデータラインテスト用引き回し線29から電流がデータライン用静電気保護兼テスト用薄膜トランジスタ27を介して当該残りのデータライン771+3nに流れ、赤色表示用のデータライン771+3nのすべてが同電位となる。
【0047】
図1において左側から数えて(2+3n)番目(または(3+3n)番目)の緑色表示用(または青色表示用)のデータライン72+3n(73+3n)のうちある1本のデータライン72(73)に外部から何らかの理由により正の静電気が侵入した場合には、上記と同様の静電気保護動作により、第3のデータラインテスト用引き回し線30(または第4のデータラインテスト用引き回し線31)が高電位になり、緑色表示用(または青色表示用)のデータライン7のすべてが同電位となる。かくして、データライン72+3n(73+3n)に外部から何らかの理由により正の静電気が侵入しても、スイッチング用薄膜トランジスタ5および各絶縁膜の静電気に起因する特性変動や破壊等の不良が防止される。
【0048】
次に、上記構成の液晶表示装置の点灯検査方法について説明する。まず、すべてのテスト端子15〜17、23〜26に検査装置に接続されたテスト用プローブ(図示せず)を接触させる。そして、第1に、例えば、第2の走査ライン用テスト端子16に駆動電圧を供給し、且つ、第2〜第4のデータライン用テスト端子24〜26に駆動電圧を供給した状態において、第1の走査ライン用テスト端子15および第1のデータライン用テスト端子23にゲート電圧を供給すると、図1において、下側から数えて奇数番目の行の画素電極4R、4G、4Bに対応する画素が点灯する。このとき、相隣接する走査ライン6間でショートが発生している場合には、このショートが発生している部分に対応する下側から数えて偶数番目の行の画素電極4R、4G、4Bに対応する画素が点灯し、相隣接する走査ライン6間のショート不良が検出される。また、このとき、下側から数えて偶数番目のある行の画素電極4R、4G、4Bの少なくとも一部が点灯しない場合には、これに対応する走査ライン6が断線していることになり、走査ライン6の断線不良が検出される。同様に、駆動電圧を第2の走査ライン用テスト端子16に供給せずに、第2の走査ライン用テスト端子17に供給することにより、下側から数えて偶数番目の行が相隣接する走査ライン6とショートしているか否か、および下側から数えて偶数番目の行の走査ライン6が断線しているか否かを検出することができる。
【0049】
第2に、例えば、第1、第2の走査ライン用テスト端子16、17に駆動電圧を供給し、且つ、第2のデータライン用テスト端子24に駆動電圧を供給した状態において、第1の走査ライン用テスト端子15および第1のデータライン用テスト端子23にゲート電圧を供給すると、すべての赤色表示用の画素電極4Rに対応する画素が点灯する。このとき、相隣接するデータライン7間でショートが発生している場合には、このショートが発生している部分に対応する緑色表示用の画素電極4Gあるいは青色表示用の4Bに対応する画素が点灯し、相隣接するデータライン7間のショート不良が検出される。また、このとき、ある列の赤色表示用の画素電極4Rの少なくとも一部が点灯しない場合には、これに対応するデータライン71+3nが断線していることになり、データライン71+3nの断線不良が検出される。緑色表示用の画素電極4Gおよび青色表示用の画素電極4Bについても、駆動電圧を第2のデータライン用テスト端子24に供給せずに、第2のデータライン用テスト端子25または26に供給することにより、赤色表示用の画素電極4Rと同様に相隣接のデータライン間7のショートおよび当該表示色の表示用の画素電極4が接続されたデータライン72+3nまたは73+3nの断線不良を検出することができる。
【0050】
ところで、この液晶表示装置では、図1に示すように、アクティブ基板1上の表示領域3の外側の突出部1a上の走査ライン駆動用ドライバ搭載領域9内に、走査ライン用静電気保護兼テスト用スイッチング回路14、すなわち、走査ライン用静電気保護兼テスト用薄膜トランジスタ18、第1〜第3の走査ラインテスト用引き回し線19〜21および第1〜第3の走査ライン用テスト端子15〜17を設けているので、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
【0051】
また、この液晶表示装置では、図1に示すように、アクティブ基板上1の表示領域3の外側の突出部1a上のデータライン駆動用ドライバ搭載領域12内に、データライン用静電気保護兼テスト用スイッチング回路22、すなわち、データライン用静電気保護兼テスト用薄膜トランジスタ27、第1〜第4のデータラインテスト用引き回し線28〜31および第1〜第4のデータライン用テスト端子23〜26を設けているので、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
【0052】
次に、この液晶表示装置において、走査ライン駆動用ドライバ搭載領域9上に走査ライン駆動用ドライバ(図示せず)を搭載し、データライン駆動用ドライバ搭載領域12上にデータライン駆動用ドライバ(図示せず)を、フェースダウン・ボンディング等適宜な方法によりCOG実装し、実駆動を行なう場合の一部について説明する。この場合、走査ライン駆動用ドライバの外部電極は、半田、異方導電性材料、金属共晶等適宜な接続材料により、それぞれ、対応する走査用出力端子10、第1〜第3の走査ライン用テスト端子15〜17および走査用入力端子32に接続され、データライン駆動用ドライバの外部電極は、それぞれ、対応するデータ用出力端子13、第1〜第4のデータライン用テスト端子23〜26およびデータ用入力端子35に接続されている。
【0053】
そして、非選択状態の走査ライン6に走査ライン駆動用ドライバから走査用出力端子10を介して電圧Vgl(例えば、Vgl=−20〜−15V)が供給されている場合には、第1の走査ライン用テスト端子15にも走査ライン駆動用ドライバから電圧Vglが供給され、すべての走査ライン用静電気保護兼テスト用薄膜トランジスタ18はオフ状態に保持されている。また、第2、第3の走査ライン用テスト端子16、17にも走査ライン駆動用ドライバから電圧Vglが供給され、走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極の電位はVglに保持されている。
【0054】
ところで、実駆動中では、スイッチング用薄膜トランジスタ5がオン状態となる時間はほんの一瞬であり、大部分の時間はオフ状態である。したがって、非選択状態の走査ライン6には大部分の時間電圧Vglが供給されている。この結果、第1の走査ライン用テスト端子15を介して走査ライン用静電気保護兼テスト用薄膜トランジスタ18のゲート電極に供給される電圧Vglは非選択状態の走査ライン6に供給される電圧Vglと同じとなり、走査ライン用静電気保護兼テスト用薄膜トランジスタ18からのリーク電流を低減することができる。
【0055】
また、第2、第3の走査ライン用テスト端子16、17を介して走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極に供給される電圧Vglは、非選択状態の走査ライン6に接続された走査用出力端子10を介して走査ライン用静電気保護兼テスト用薄膜トランジスタ18の一方のソース・ドレイン電極に供給される電圧Vglと同じであり、走査ライン用静電気保護兼テスト用薄膜トランジスタ18からのリーク電流を低減することができる。なお、第2、第3の走査ライン用テスト端子16、17に供給される電圧はGND電位またはそれ未満の負電位としてもよい。
【0056】
一方、第1のデータライン用テスト端子23にはデータライン駆動用ドライバから電圧Vglが供給され、すべてのデータライン用静電気保護兼テスト用薄膜トランジスタ27はオフ状態に保持されている。また、第2〜第4のデータライン用テスト端子24〜26にはデータライン駆動用ドライバからそのベース電圧(LSI−GNDとする)が供給され、第2〜第4のデータラインテスト用引き回し線29〜31の電位はLSI−GNDに保持されている。
【0057】
そして、すべてのデータライン用静電気保護兼テスト用薄膜トランジスタ27がオフ状態に保持されていると、データライン7同士は高抵抗で分離され、データライン7にデータ用出力端子13を介して供給されるデータ信号が干渉し合わないようにすることができ、またデータライン用静電気保護兼テスト用薄膜トランジスタ27からのリーク電流を低減することができる。
【0058】
ここで、図5および図6に示すように、第2、第3のデータラインテスト用引き回し線29、30は上層引き回し線29b、30bの一端部がコンタクトホール66、69を介して下層引き回し線29a、30aに接続された構造であり、コンタクトホール66、69の部分がオーバーコート膜49によって覆われている。しかるに、コンタクトホール66、69の部分におけるオーバーコート膜49には欠陥が発生しやすい。
【0059】
一方、コンタクトホール66、69の部分におけるオーバーコート膜49上はデータライン駆動用ドライバによって覆われるので、コンタクトホール66、69の部分におけるオーバーコート膜49に欠陥があり、且つ、コンタクトホール66、69の部分における上層引き回し線29b、30bとデータライン駆動用ドライバとの間に電位差があると、イオンの移動により、コンタクトホール66、69の部分における上層引き回し線29b、30bが腐食する原因となる。
【0060】
これに対し、第2〜第4のデータライン用テスト端子24〜26にはデータライン駆動用ドライバから電圧LSI−GNDが供給され、第2〜第4のデータラインテスト用引き回し線29〜31の電位がLSI−GNDに保持されていると、コンタクトホール66、69の部分における上層引き回し線29b、30bとデータライン駆動用ドライバとの間に電位差が生じないので、コンタクトホール66、69の部分におけるオーバーコート膜49に欠陥があっても、上記のような引き回し線の腐食が発生しないようにすることができる。
【0061】
ところで、図3に示すように、第2の走査ライン用テスト端子16をアクティブ基板1の上面に設けると、第2の走査ラインテスト用引き回し線20は、アクティブ基板1の上面に設けられた下層引き回し線20aの一端部を、ゲート絶縁膜42に設けられたコンタクトホール57を介して、ゲート絶縁膜42の上面に設けられた下層引き回し線20aに接続させた構造とする必要がある。したがって、コンタクトホール57が必要となる。次に説明する第2実施形態は、コンタクトホール57を不要としたものである。
【0062】
(第2実施形態)
図8はこの発明の第2実施形態としての液晶表示装置の走査ライン駆動用ドライバ搭載領域9の部分の等価回路的平面図を示し、図9は同第2実施形態としての液晶表示装置の図3同様の断面図を示す。この液晶表示装置では、まず、図8に示すように、第2の走査ライン用テスト端子16は第1の走査ライン用テスト端子15の上側に配置され、第2の走査ラインテスト用引き回し線20のうち行方向に延びる共通な部分は走査ライン駆動用ドライバ搭載領域9の上側に配置されている。
【0063】
なお、図8において、走査ライン用静電気保護兼テスト用薄膜トランジスタ18は千鳥状に配置しているが、これは左側から数えて偶数番目の走査ライン用静電気保護兼テスト用薄膜トランジスタ18とその上側の第2の走査ラインテスト用引き回し線20の一部とを図面上明確にするためである。したがって、走査ライン用静電気保護兼テスト用薄膜トランジスタ18は、図8に示すように、千鳥状に配置してもよいが、図1に示すように、同一直線上に配置する方が好ましい。
【0064】
次に、図9に示すように、第2の走査ライン用テスト端子16は、ゲート絶縁膜42の上面に設けられたクロム等の金属層からなり、オーバーコート膜49に設けられたコンタクトホール56を介して露出されている。そして、走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極19は、ゲート絶縁膜42の上面に設けられたクロム等からなる第2の走査ラインテスト用引き回し線20を介して第2の走査ライン用テスト端子16に接続されている。したがって、図3に示すようなコンタクトホール57は不要となる。
【0065】
なお、図10に示すように、第2の走査ライン用テスト端子16は第1の走査ライン用テスト端子15と第3の走査ライン用テスト端子17との間に配置し、第2の走査ラインテスト用引き回し線20は第1の走査ライン用テスト端子15の左側を通るように配置し、第2の走査ラインテスト用引き回し線20のうち行方向に延びる共通な部分は走査ライン駆動用ドライバ搭載領域9内において走査用出力端子10の上側に配置してもよい。
【0066】
(その他の実施形態)
図1では、走査ライン駆動用ドライバ搭載領域9において、走査ライン用静電気保護兼テスト用薄膜トランジスタ18を左側から数えて奇数番目と偶数番目とに分けているが、これは、上述の如く、相隣接する走査ライン6間のショート不良を検出することができるようにするためである。このようなショート検査を行なわない場合には、すべての走査ライン用静電気保護兼テスト用薄膜トランジスタ18の他方のソース・ドレイン電極を第3の走査ラインテスト用引き回し線21を介して第3の走査ライン用テスト端子17に接続し、第2の走査ラインテスト用引き回し線20および第2の走査ライン用テスト端子16を省略してもよい。
【0067】
このようにした場合には、ある1本の走査ライン6に静電気が侵入したときの電荷分散先を残りのすべての走査ライン6とすることができるので、静電気耐性を向上することができる。また、図3に示すようなコンタクトホール57が不要となるので、このようなコンタクトホールに起因する引き回し線の腐食が発生しないようにすることができる。
【0068】
また、図1では、データライン駆動用ドライバ搭載領域12において、データラインテスト用薄膜トランジスタ18を赤、緑、青の各色表示用に分けているが、これは、上述の如く、赤、緑、青の各色別に検査することができるようにするためである。このような各色別の検査を行なわない場合には、あるいは、1本のデータライン6にスイッチング用薄膜トランジスタ5を介して複数色の画素電極が接続されている場合には、すべてのデータライン用静電気保護兼テスト用薄膜トランジスタ27の他方のソース・ドレイン電極を第4のデータラインテスト用引き回し線31を介して第4のデータライン用テスト端子26に接続し、第2、第3のデータラインテスト用引き回し線29、30および第2、第3のデータライン用テスト端子23、24を省略してもよい。
【0069】
このようにした場合には、ある1本のデータライン7に静電気が侵入したときの電荷分散先を残りのすべてのデータライン6とすることができるので、静電気耐性を向上することができる。また、図5および図6に示すようなコンタクトホール66、69が不要となるので、このようなコンタクトホールに起因する引き回し線の腐食が発生しないようにすることができる。この場合、実駆動中において第4のデータライン用テスト端子26に供給する電圧は、LSI−GND電位のほかに、Vsig中心またはVcom中心の電位としてもよい。実駆中において第4のデータライン用テスト端子26に供給する電圧をVsig中心またはVcom中心の電位とした場合には、データライン用静電気保護兼テスト用薄膜トランジスタ27の両ソース・ドレイン電極間の電位差が小さくなるので、リーク電流をより一層低減することができる。
【0070】
また、図1では、走査ライン駆動用ドライバ搭載領域9とデータライン駆動用ドライバ搭載領域12とを分離しているが、走査ライン駆動用ドライバとデータライン駆動用ドライバとを1チップ化したものが市販されており、このような1チップドライバを用いる場合には、走査ライン駆動用ドライバ搭載領域とデータライン駆動用ドライバ搭載領域は連続して形成してもよい。
【0071】
また、図1では、走査ライン駆動用ドライバ搭載領域9とデータライン駆動用ドライバ搭載領域12とをアクティブ基板1の一辺である突出部1aに形成したものとしているが、アクティブ基板の複数の辺を突出部とし、各突出部に走査ライン駆動用ドライバ搭載領域とデータライン駆動用ドライバ搭載領域を形成するようにしてもよい。
【図面の簡単な説明】
【0072】
【図1】この発明の第1実施形態としての液晶表示装置の要部の等価回路的平面図。
【図2】図1に示すスイッチング用薄膜トランジスタおよび画素電極の部分の断面図。
【図3】図1に示す走査ライン駆動用ドライバ搭載領域内の左側から数えて奇数番目の走査用出力端子およびそれに接続された走査ラインテスト用薄膜トランジスタ等の部分の断面図。
【図4】図1に示す走査ライン駆動用ドライバ搭載領域内の左側から数えて偶数番目の走査用出力端子およびそれに接続された走査ラインテスト用薄膜トランジスタ等の部分の断面図。
【図5】図1に示すデータライン駆動用ドライバ搭載領域内の左側から数えて(1+3n)番目のデータ用出力端子およびそれに接続されたデータラインテスト用薄膜トランジスタ等の部分の断面図。
【図6】図1に示すデータライン駆動用ドライバ搭載領域内の左側から数えて(2+3n)番目のデータ用出力端子およびそれに接続されたデータラインテスト用薄膜トランジスタ等の部分の断面図。
【図7】図1に示すデータライン駆動用ドライバ搭載領域内の左側から数えて(3+3n)番目のデータ用出力端子およびそれに接続されたデータラインテスト用薄膜トランジスタ等の部分の断面図。
【図8】この発明の第2実施形態としての液晶表示装置の走査ライン駆動用ドライバ搭載領域の部分の等価回路的平面図。
【図9】同第2実施形態としての液晶表示装置の図3同様の断面図。
【図10】図8に示す場合の変形例を説明するために示す同様の等価回路的平面図。
【符号の説明】
【0073】
1 アクティブ基板
2 対向基板
3 表示領域
4、4R、4G、4B 画素電極
5 スイッチング用薄膜トランジスタ
6 走査ライン
7 データライン
8 走査用引き回し線
9 走査ライン駆動用ドライバ搭載領域
10 走査用出力端子
11 データ用引き回し線
12 データライン駆動用ドライバ搭載領域
13 データ用出力端子
14 走査ライン用静電気保護兼テスト用スイッチング回路
15〜17 第1〜第3の走査ライン用テスト端子
18 走査ライン用静電気保護兼テスト用薄膜トランジスタ
19〜21 第1〜第3の走査ラインテスト用引き回し線
22 データライン用静電気保護兼テスト用スイッチング回路
23〜26 第1〜第4のデータライン用テスト端子
27 データライン用静電気保護兼テスト用薄膜トランジスタ
28〜31 第1〜第4のデータラインテスト用引き回し線
【特許請求の範囲】
【請求項1】
基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側の走査ライン駆動用ドライバ搭載領域内に、前記走査ラインに接続された走査ライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とする液晶表示装置。
【請求項2】
請求項1に記載の発明において、前記走査ライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各走査ラインに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタと、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第1の走査ラインテスト用引き回し線を介して接続された第1の走査ライン用テスト端子と、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他の走査ラインテスト用引き回し線を介して接続された他の走査ライン用テスト端子とを有することを特徴とする液晶表示装置。
【請求項3】
請求項2に記載の発明において、前記走査ラインおよび前記走査ライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記走査ライン駆動用ドライバ搭載領域内に設けられた走査用出力端子に接続されていることを特徴とする液晶表示装置。
【請求項4】
請求項2に記載の発明において、前記他の走査ラインテスト用引き回し線は第2、第3の走査ラインテスト用引き回し線からなり、前記他の走査ライン用テスト端子は第2、第3の走査ライン用テスト端子からなり、前記走査ラインのうち一方側から数えて奇数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第2の走査ラインテスト用引き回し線を介して前記第2の走査ライン用テスト端子に接続され、前記走査ラインのうち一方側から数えて偶数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第3の走査ラインテスト用引き回し線を介して前記第2の走査ライン用テスト端子に接続されていることを特徴とする液晶表示装置。
【請求項5】
請求項4に記載の発明において、前記第2、第3の走査ラインテスト用引き回し線は同一の層上に互いに交差しないように配置されていることを特徴とする液晶表示装置。
【請求項6】
請求項3に記載の発明において、すべての前記走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は1つの前記走査ラインテスト用引き回し線を介して1つの前記走査ライン用テスト端子に接続されていることを特徴とする液晶表示装置。
【請求項7】
請求項2に記載の発明において、前記基板上の前記走査ライン駆動用ドライバ搭載領域上に走査ライン駆動用ドライバが搭載され、実駆動中に、前記走査ライン駆動用ドライバから前記第1の走査ライン用テスト端子に電圧Vglが供給されるようになっていることを特徴とする液晶表示装置。
【請求項8】
請求項1に記載の発明において、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とする液晶表示装置。
【請求項9】
基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とする液晶表示装置。
【請求項10】
請求項8または9に記載の発明において、前記データライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各データラインに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタと、前記各データライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第1のデータラインテスト用引き回し線を介して接続された第1のデータライン用テスト端子と、前記各データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他のデータラインテスト用引き回し線を介して接続された他のデータライン用テスト端子とを有することを特徴とする液晶表示装置。
【請求項11】
請求項10に記載の発明において、前記データラインおよび前記データライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記データライン駆動用ドライバ搭載領域内に設けられたデータ用出力端子に接続されていることを特徴とする液晶表示装置。
【請求項12】
請求項10に記載の発明において、前記他のデータラインテスト用引き回し線は第2〜第4のデータラインテスト用引き回し線からなり、前記他のデータライン用テスト端子は第2〜第4のデータライン用テスト端子からなり、前記データラインのうち第1の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第2のデータラインテスト用引き回し線を介して前記第2のデータライン用テスト端子に接続され、前記データラインのうち第2の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第3のデータラインテスト用引き回し線を介して前記第3のデータライン用テスト端子に接続され、前記データラインのうち第3の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第4のデータラインテスト用引き回し線を介して前記第4のデータライン用テスト端子に接続されていることを特徴とする液晶表示装置。
【請求項13】
請求項10に記載の発明において、すべての前記データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は1つの前記データラインテスト用引き回し線を介して1つの前記データライン用テスト端子に接続されていることを特徴とする液晶表示装置。
【請求項14】
請求項10に記載の発明において、前記基板上の前記データライン駆動用ドライバ搭載領域上にデータライン駆動用ドライバが搭載され、実駆動中に、前記データライン駆動用ドライバから前記第1のデータライン用テスト端子に電圧Vglが供給されるようになっていることを特徴とする液晶表示装置。
【請求項1】
基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側の走査ライン駆動用ドライバ搭載領域内に、前記走査ラインに接続された走査ライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とする液晶表示装置。
【請求項2】
請求項1に記載の発明において、前記走査ライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各走査ラインに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタと、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第1の走査ラインテスト用引き回し線を介して接続された第1の走査ライン用テスト端子と、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他の走査ラインテスト用引き回し線を介して接続された他の走査ライン用テスト端子とを有することを特徴とする液晶表示装置。
【請求項3】
請求項2に記載の発明において、前記走査ラインおよび前記走査ライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記走査ライン駆動用ドライバ搭載領域内に設けられた走査用出力端子に接続されていることを特徴とする液晶表示装置。
【請求項4】
請求項2に記載の発明において、前記他の走査ラインテスト用引き回し線は第2、第3の走査ラインテスト用引き回し線からなり、前記他の走査ライン用テスト端子は第2、第3の走査ライン用テスト端子からなり、前記走査ラインのうち一方側から数えて奇数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第2の走査ラインテスト用引き回し線を介して前記第2の走査ライン用テスト端子に接続され、前記走査ラインのうち一方側から数えて偶数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第3の走査ラインテスト用引き回し線を介して前記第2の走査ライン用テスト端子に接続されていることを特徴とする液晶表示装置。
【請求項5】
請求項4に記載の発明において、前記第2、第3の走査ラインテスト用引き回し線は同一の層上に互いに交差しないように配置されていることを特徴とする液晶表示装置。
【請求項6】
請求項3に記載の発明において、すべての前記走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は1つの前記走査ラインテスト用引き回し線を介して1つの前記走査ライン用テスト端子に接続されていることを特徴とする液晶表示装置。
【請求項7】
請求項2に記載の発明において、前記基板上の前記走査ライン駆動用ドライバ搭載領域上に走査ライン駆動用ドライバが搭載され、実駆動中に、前記走査ライン駆動用ドライバから前記第1の走査ライン用テスト端子に電圧Vglが供給されるようになっていることを特徴とする液晶表示装置。
【請求項8】
請求項1に記載の発明において、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とする液晶表示装置。
【請求項9】
基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とする液晶表示装置。
【請求項10】
請求項8または9に記載の発明において、前記データライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各データラインに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタと、前記各データライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第1のデータラインテスト用引き回し線を介して接続された第1のデータライン用テスト端子と、前記各データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他のデータラインテスト用引き回し線を介して接続された他のデータライン用テスト端子とを有することを特徴とする液晶表示装置。
【請求項11】
請求項10に記載の発明において、前記データラインおよび前記データライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記データライン駆動用ドライバ搭載領域内に設けられたデータ用出力端子に接続されていることを特徴とする液晶表示装置。
【請求項12】
請求項10に記載の発明において、前記他のデータラインテスト用引き回し線は第2〜第4のデータラインテスト用引き回し線からなり、前記他のデータライン用テスト端子は第2〜第4のデータライン用テスト端子からなり、前記データラインのうち第1の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第2のデータラインテスト用引き回し線を介して前記第2のデータライン用テスト端子に接続され、前記データラインのうち第2の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第3のデータラインテスト用引き回し線を介して前記第3のデータライン用テスト端子に接続され、前記データラインのうち第3の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第4のデータラインテスト用引き回し線を介して前記第4のデータライン用テスト端子に接続されていることを特徴とする液晶表示装置。
【請求項13】
請求項10に記載の発明において、すべての前記データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は1つの前記データラインテスト用引き回し線を介して1つの前記データライン用テスト端子に接続されていることを特徴とする液晶表示装置。
【請求項14】
請求項10に記載の発明において、前記基板上の前記データライン駆動用ドライバ搭載領域上にデータライン駆動用ドライバが搭載され、実駆動中に、前記データライン駆動用ドライバから前記第1のデータライン用テスト端子に電圧Vglが供給されるようになっていることを特徴とする液晶表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2008−129374(P2008−129374A)
【公開日】平成20年6月5日(2008.6.5)
【国際特許分類】
【出願番号】特願2006−315152(P2006−315152)
【出願日】平成18年11月22日(2006.11.22)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
【公開日】平成20年6月5日(2008.6.5)
【国際特許分類】
【出願日】平成18年11月22日(2006.11.22)
【出願人】(000001443)カシオ計算機株式会社 (8,748)
【Fターム(参考)】
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