積層型チップキャパシタ
【課題】適したＥＳＲを維持し、かつＥＳＬを低減させることのできる積層型チップキャパシタを提供する。
【解決手段】キャパシタ本体と、上記キャパシタ本体内において誘電体層によって分離されて配置され、同一平面上の少なくとも１つの電極プレートを各々含み、１つ又は２つのリードを各々有する複数の内部電極層と、上記キャパシタ本体の外面に形成され上記リードを介して上記電極プレートと電気的に接続された複数の外部電極とを含む。上下に連続配置された複数の内部電極層が一つのブロックを成し、そのブロックが繰り返し積層されている。上記電極プレートの各々は上記キャパシタ本体の一面に引き出されるリードを１つずつ有する。上記キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置される。上下に隣接した相違する極性の電極プレートのリードは、常に水平方向に互いに隣接するように配置される。
【解決手段】キャパシタ本体と、上記キャパシタ本体内において誘電体層によって分離されて配置され、同一平面上の少なくとも１つの電極プレートを各々含み、１つ又は２つのリードを各々有する複数の内部電極層と、上記キャパシタ本体の外面に形成され上記リードを介して上記電極プレートと電気的に接続された複数の外部電極とを含む。上下に連続配置された複数の内部電極層が一つのブロックを成し、そのブロックが繰り返し積層されている。上記電極プレートの各々は上記キャパシタ本体の一面に引き出されるリードを１つずつ有する。上記キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置される。上下に隣接した相違する極性の電極プレートのリードは、常に水平方向に互いに隣接するように配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型チップキャパシタに関し、特に等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｉｎｄｕｃｔａｎｃｅ）を減少させながら適した等価直列抵抗（ＥＳＲ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）を維持する積層型チップキャパシタに関する。
【背景技術】
【０００２】
高周波回路の容量性部品として積層型チップキャパシタが広く使用されている。積層型チップキャパシタは、特に半導体集積回路（ＬＳＩ）の電源回路内に配置されるデカップリングキャパシタに有用に使用できる。電源回路を安定化させるために、積層型チップキャパシタはより低いＥＳＬ値を有しなければならない。こういったニーズは電子装置の高周波、高電流化の傾向によってさらに増えてきている。電源回路の安全性は積層型チップキャパシタのＥＳＬのみならず、ＥＳＲにも依存する。ＥＳＲが極小値になると、電源回路の安全性が弱化され共振発生時に電圧が急激に変動してしまう。そのため、ＥＳＲは適した値を維持することが好ましい。
【０００３】
ＥＳＬ減少のために、特許文献１は、互いに異なる極性を有する第１内部電極と第２内部電極のリードを相互に隣接して指を組ませた配列（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ ａｒｒａｎｇｅｍｅｎｔ）で配置させる方案を提案している。図１ａは従来の積層型チップキャパシタの内部電極の構造を示す分解斜視図であり、図１ｂは図１ａの積層型チップキャパシタの外形を示す斜視図である。
【０００４】
図１ａを参照すると、誘電体層１１ａ、１１ｂ上には内部電極１４が形成されている。誘電体層１１ａ、１１ｂが繰り返して交互に積層されることによりキャパシタ本体２０が形成される。内部電極１４は互いに異なる極性を有する第１内部電極１２と第２内部電極１３に分けられる。第１内部電極１２と第２内部電極１３とは一つのブロックを成し、このブロックが継続して繰り返し積層される。各々の内部電極１２、１３はリード１６、１７を介して外部電極（３０；３１、３２）に連結される（図１ｂ参照）。第１内部電極１２のリード１６は第２内部電極１３のリード１７と隣接して指を組ませた配列で配置されている。隣接したリードに供給される電圧の極性が異なるため、外部電極から流れる高周波電流によって発生された磁束が隣接したリードの間で相殺され、これによりＥＳＬが減少される。
【０００５】
また、各々の内部電極（１２または１３）は、４つのリード（１６または１７）を有する。上記４つのリードにおいて発生する抵抗は相互並列に連結されるため、キャパシタ全体の抵抗は非常に低くなる。その結果、キャパシタのＥＳＲは小さくなりすぎてしまう。ＥＳＲが小さすぎると、ターゲットインピーダンスを満足させ難く、電源回路の不安定をもたらす。
【０００６】
ＥＳＲが小さくなりすぎるのを防止するために、特許文献２は一つの内部電極に一つのリードのみを使用する方案を提案している。しかし、特許文献２によると、上下に（積層方向に）隣接した内部電極に流れる電流の方向が一部の内部電極においては同じになる。これにより、上記一部隣接した内部電極の間においては磁束が相殺できない。その結果、ＥＳＬが大きくなる恐れがある。
【特許文献１】米国特許第５、８８０、９２５号
【特許文献２】米国特許第６、４４１、４５９号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記した問題点を解決するためのもので、その目的は電源回路の不安定性を防止するのに適したＥＳＲ値を維持することができるばかりでなく、より減少されたＥＳＬを有する積層型チップキャパシタを提供することである。
【課題を解決するための手段】
【０００８】
上述した技術的課題を達成するために、本発明の第１の形態による積層型チップキャパシタは、複数の誘電体層が積層されて形成されたキャパシタ本体と、上記キャパシタ本体内において上記誘電体層によって互いに分離されて配置され、同一平面上に配置された少なくとも１つの電極プレートを各々含み、上記キャパシタ本体の外面に向かって延伸する僅か１つ又は２つのリードを各々有する複数の内部電極層と、上記キャパシタ本体の外面に形成され上記リードを介して上記電極プレートと電気的に接続された複数の外部電極とを含み、上下（積層方向）に誘電体層を介して連続配置された複数の内部電極層が一つのブロックを成し、そのブロックが繰り返し積層しており、上記電極プレートの各々は上記キャパシタ本体の外面の一面に引き出されるリードを１つずつ有しており、上記キャパシタ本体の一面に引き出されるリードはブロックの積層された方向に沿ってジグザグ状に配置され、上下に隣接した互いに異なる極性の電極プレートのリードは、常に積層方向に対して垂直な水平方向に互いに隣接するように配置されている。
【０００９】
本発明の実施形態によると、上記積層型チップキャパシタは少なくとも６つの外部電極を含むことができる。
【００１０】
本発明の一実施形態によると、上記積層型チップキャパシタは８端子キャパシタである。この場合、上下に連続配置された６つの内部電極層が一つのブロックを成し、そのブロックを繰り返し積層させることができる。
【００１１】
上記ブロックを備えた上記８端子キャパシタにおいて、上記キャパシタ本体の外面の一面には第１乃至第４外部電極をこの順に順次配置させることができる。また、上記一つのブロック内には、上記キャパシタ本体の上記一面に引き出されるリードを各々１つずつ有する第１乃至第６電極プレートをこの順に順次積層させることができる。また、上記第１乃至第４電極プレートのリードは、上記第１乃至第４外部電極に各々接続するように配置され、上記第５電極プレートのリードは上記第３外部電極に接続するように配置され、上記第６電極プレートのリードは上記第２外部電極に接続するように配置させることができる。こうしたリード配置によって、上記キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置される。
【００１２】
本発明の他の実施形態によると、上記積層型チップキャパシタは１０端子キャパシタであるとできる。この場合、上下に連続配置された８つの内部電極層が一つのブロックを成し、そのブロックを繰り返し積層させることができる。
【００１３】
上記ブロックを備える上記１０端子キャパシタにおいて、上記キャパシタ本体の外面の一面には第１乃至第５外部電極を順次配置させることができる。また、上記一つのブロック内には、上記キャパシタ本体の上記一面に引き出されるリードを各々１つずつ有する第１乃至第８電極プレートを順次積層させることができる。また、上記第１乃至第５電極プレートのリードは上記第１乃至第５外部電極に各々接続するように配置され、上記第６電極プレートのリードは上記第４外部電極に接続するように配置され、上記第７電極プレートのリードは上記第３外部電極に接続するように配置され、上記第８電極プレートのリードは上記第２外部電極に接続するように配置させることができる。こうしたリード配置によって、上記キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置される。
【００１４】
本発明の実施形態によると、同一の外部電極に接続される上下に隣接するリードを、それらのリードが一定の角を成しながら相異なる方向に延伸するように配置させることができる。好ましくは、上記同一の外部電極に接続される互いに隣接したリードは、互いに４５乃至１３５度の角度を成しながら互いに異なる方向に延伸される。
【００１５】
本発明の実施形態によると、上記各々の内部電極層は分割スロットによって同一平面上の複数の電極プレートに分割されており、上記各々の電極プレートは上記外部電極への接続を提供するリードを有させることができる。この場合、上記各々の電極プレートに僅か１つのリードを有させることができる。
【００１６】
上記各々の内部電極層は、分割スロットによって同一平面上において複数の、例えば２つの電極プレートに分割され得る。同一平面上の上記２つの電極プレートは、互いに異なる極性を有するとすることができる。これと異なって、同一平面上の上記２つの電極プレートは同一の極性を有することもできる。
【００１７】
本発明の一実施形態によると、上記分割スロットは上記キャパシタ本体の長手方向に平行に延伸して配置されている。
【００１８】
本発明の他の実施形態によると、上記内部電極層の分割スロットは上記キャパシタ本体の対角線方向に延伸させることができる。この場合、上下に隣接した内部電極層の上記分割スロットを、互いに異なる対角線方向に延伸して配置され得る。
【００１９】
本発明のさらに他の実施形態によると、上下に隣接した内部電極層の分割スロットを、互いに直交するように配置することができる。例えば、上記キャパシタ本体の長手方向に平行に延伸する分割スロットが配置された内部電極層と上記キャパシタ本体の長手方向に直交して延伸する分割スロットが配置された内部電極所とを積層方向に交互に配置し得る。
【００２０】
同一平面上の上記複数の電極プレートが、互いに同一面積を有することができる。他の方案として、同一平面上の上記複数の電極プレートが、互いに異なる面積を有することができる。この場合、上下に隣接した内部電極層の上記分割スロットの面内位置が互いに異なるように配置し得る。これと異なって、上下に隣接した内部電極層の上記分割スロットの面内位置を、互いに同一になるように配置させることもできる。
【００２１】
本発明の一実施形態によると、上記各々の電極プレートには、上記電極プレート内の電流の流れを変更するように上記電極プレートの一側面から中心側に延伸する非分割スロットを形成することができる。上記分割スロットと非分割スロットは、上記キャパシタ本体の長手方向に互いに平行に延伸され得る。好ましくは、上下に隣接した電極プレートそれぞれの非分割スロットの電極プレートにおける面内位置を互いに一致させる。このように上下に隣接した非分割スロットの面内位置が一致することによって、非分割スロットによる容量損失を減少させることが可能である。好ましくは、同一平面上の２つの電極プレートの互いに隣接する領域において、互いに逆方向に電流が流れる。好ましくは、上下に隣接した電極プレートには互いに逆方向に電流が流れる。
【００２２】
本発明の実施形態によると、上記各々のブロック内では、少なくとも一つの内部電極層が分割スロットによって同一平面上の複数の電極プレートに分割されており、上記各々の電極プレートは上記外部電極への接続を提供するリードを有することができる。
【００２３】
上記分割された内部電極層の電極プレートの各々は、上記外部電極への接続を提供する僅か１つのリードを有することができる。上記分割スロットは、上記積層型チップキャパシタ本体の長手方向に延伸させることができる。
【００２４】
上記積層型チップキャパシタは８端子キャパシタであってもよい。この場合、上記各々のブロックは上下に連続配置された６つの内部電極層から成り、上記各々のブロック内において上記６つの内部電極層のうち３つの内部電極層の各々は、上記分割スロットによって２つの電極プレートに分割され得る。
【００２５】
上記８端子キャパシタにおいて、上記各々のブロックは順次配置される第１乃至第６内部電極層によって構成することができる。また、上記第１、３及び５内部電極層の各々は分割スロットによって２つの電極プレートに分割され、上記分割された内部電極層の電極プレートの各々は僅か１つのリードを有することができる。また、上記第２、４及び６内部電極層の各々は分割されることなく２つのリードを有することができる。
【００２６】
本発明の実施形態によると、上記各々の内部電極層は分割されない非分割の１つの電極プレートから成っており、上記各々の電極プレートは上記外部電極への接続を提供するリードを有することができる。
【００２７】
この場合、上記各々の電極プレートは上記キャパシタ本体の対向する両側面にそれぞれ引き出された２つのリードを有し、上記両側面の各一側面に引き出されるリードは積層方向に沿ってジグザグ状に配置され得る。
【００２８】
上記積層型チップキャパシタは８端子キャパシタとすることができる。この場合、上下に連続配置された第１乃至第６内部電極層が一つのブロックを成し、そのブロックが繰り返し積層され得る。
【００２９】
上記８端子キャパシタにおいて、上記キャパシタ本体の外部の一面には第１乃至第４外部電極を順次配置させることができる。また、上記第１乃至第６内部電極層に上記キャパシタ本体の一面に引き出される第１乃至第６リードをそれぞれ有させることができる。また、上記第１乃至第４リードを上記第１乃至第４外部電極に各々接続されるように配置させることができる。また、上記第５リードは上記第３外部電極に接続するように配置させ、上記第６リードは上記第２外部電極に接続するように配置させることができる。
【００３０】
上記積層型チップキャパシタは１０端子キャパシタとすることができる。この場合、上下に連続配置された第１乃至第８内部電極層が一つのブロックを成し、そのブロックが繰り返し積層され得る。
【００３１】
上記１０端子キャパシタにおいて、上記キャパシタ本体の一面には第１乃至第５外部電極が順次配置される。また、上記第１乃至第８内部電極層は上記キャパシタ本体の一面に引き出される第１乃至第８リードを各々有することができる。上記第１乃至第５リードは上記第１乃至第５外部電極に各々接続するように配置させることができる。上記第６リードは上記第４外部電極に接続するように配置させ、上記第７リードは上記第３外部電極に接続するように配置させ、上記第８リードは上記第２外部電極に接続するように配置させることができる。
【００３２】
本発明の第２実施形態による積層型チップキャパシタは、複数の誘電体層が積層されて形成されたキャパシタ本体と、上記キャパシタ本体内において上記誘電体層によって互いに分離されて配置され、同一平面上の少なくとも１つの電極プレートを各々含み、上記キャパシタ本体の外面に向かって延伸する僅か１つ又は２つのリードを各々有する複数の内部電極層と、上記キャパシタ本体の外面に形成され上記リードを介して上記電極プレートと電気的に接続された複数の外部電極とを含み、上下に連続配置された複数の内部電極層が一つのブロックを成し、そのブロックが繰り返し積層しており、上下に隣接した互いに異なる極性の電極プレートのリードは常に水平方向に沿って互いに隣接するように配置される。
【００３３】
本発明の実施形態によると、上記積層型チップキャパシタは８端子キャパシタであるとできる。この場合、上記各々のブロックは順次配置される第１乃至第８内部電極層から構成することができる。また、上記第４及び第８内部電極層の各々は上記キャパシタ本体の両側面にそれぞれ延伸する２つのリードを有することができる。また、上記第１及び第３内部電極層と、上記第５及び第７内部電極層の各々は僅か１つのリードを有することができる。
【００３４】
上記８端子キャパシタにおいて、上記第４内部電極層は上記キャパシタの一側面に延伸する第１リードと、上記一側面に対向する他側面に延伸する第２リードとを有し、第８内部電極層は上記一側面に延伸する第３リードと、上記他側面に延伸する第４リードとを有することができる。また、上記第１リードは上記第３内部電極層のリードと水平方向に隣接するように配置され、上記第２リードは上記第５内部電極層のリードと水平方向に隣接するように配置させることができる。また、上記第３リードは隣り合うブロックの第１内部電極層のリードと水平方向に隣接するように配置され、上記第４リードは上記第７内部電極層のリードと水平方向に隣接するように配置させることができる。
【００３５】
本発明の実施形態によると、上記第４内部電極層を分割スロットによって上記第１リードを有する一電極プレートと、上記第２リードを有する他電極プレートとに分割することができる。また、上記第８内部電極層を分割スロットによって上記第３リードを有する一電極プレートと、上記第４リードを有する他電極プレートとに分割することができる。また、上記第１乃至第３内部電極層と第５乃至第７内部電極層は、各々分割されることなく僅か１つのリードを有することができる。
【００３６】
本発明の他の実施形態によると、上記各々の内部電極層は分割されない１つの電極プレートから成っており、上記各々の電極プレートは上記外部電極への接続を提供するリードを有することができる。
【００３７】
本発明の実施形態によると、各々の内部電極層が僅か１つまたは２つのリードを有する。これによりＥＳＲが過度に小さくなることを防止することができる。しかも、上下に隣接した相違する極性の電極プレートのリードは、常に水平方向に互いに隣接するように配置されている。これによりＥＳＬの増加要因が抑制できる。
【００３８】
本明細書において、「分割スロット」とは内部電極層を物理的に分離するスリット部のことをいい、「非分割スロット」とは内部電極層を物理的に分離しないスリット部のことを言う。
【発明の効果】
【００３９】
本発明によれば、キャパシタのＥＳＲが過度に小さくなることを防止し、ＥＳＬがより減少される。これにより、電源回路の安全性が向上し、ターゲットインピーダンスが満足され、パワーネットワークの安定的設計が可能となる。しかも、非分割スロットの長さを調節することで、ＥＳＲを容易に制御できるようになる。
【図面の簡単な説明】
【００４０】
【図１ａ】従来の積層型チップキャパシタの内部電極構造を示す分解斜視図である。
【図１ｂ】図１ａの積層型チップキャパシタの外形を示す斜視図である。
【図２】本発明の一実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図３】図２のリード配置を説明するための平面図（ａ）及び側面図（ｂ）である。
【図４】本発明の他の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図５】本発明の実施形態（ａ）及び従来例（ｂ）による積層型チップキャパシタにおいてキャパシタ本体の一面に引き出されるリードの配置を示す側面図である。
【図６】本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図７】図６の内部電極形状の一部を示す部分拡大図である。
【図８】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図９】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１０】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１１】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１２】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１３】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１４】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１５】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１６】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１７】図６の内部電極形状の一部を示す部分拡大図である。
【図１８】本発明の実施形態による８端子積層型チップキャパシタの外形を示す斜視図である。
【図１９】本発明の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図２０】本発明の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図２１】図２０の積層型チップキャパシタにおいてキャパシタ本体の一面に引き出されるリードの配置を示す側面図である。
【図２２】図２０の変形例による積層型チップキャパシタの内部電極構造を示す平面図である。
【図２３】本発明の実施形態による１０端子積層型チップキャパシタの外形を示す斜視図である。
【図２４】本発明の他の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図２５】本発明の他の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【発明を実施するための最良の形態】
【００４１】
以下、添付された図面を参照して本発明の実施形態を説明する。しかし、本発明の実施形態は様々な異なる形態に変形されることができ、本発明の範囲が以下に説明する実施形態に限定されない。本発明の実施形態は本発明の分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面の要素等の形状および大きさなどはより明確な説明のために誇張され得、図面上の同一な符号で示される要素は同じ要素である。
【００４２】
図２乃至図１７は、本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す。図２乃至図１７の内部電極構造を使用するキャパシタは、８端子キャパシタ（外部電極が８つである）に該当し、このような８端子キャパシタの外形が図１８に示されている。
【００４３】
先ず、図１８を参照すると、キャパシタ１００はキャパシタ本体１２０と、その本体１２０の外面に形成された８つの外部電極１３１、１３２、１３３、１３４、１３５、１３６、１３７、１３８を含む。キャパシタ本体１２０は複数の誘電体層が積層されることにより形成される。そのキャパシタ本体１２０中には複数の内部電極層が上記誘電体層によって分離されて配置されている。本体１２０の対向する２側面の各々には互いに異なる極性の外部電極が交互に配置されている。このような８端子キャパシタ１００の内部構造の例等が図２乃至図１７に示されている。
【００４４】
図２を参照すると、それぞれ誘電体層１０００上に形成された６つの内部電極層１０１０、１０２０、１０３０、１０４０、１０５０、１０６０は順次積層され一つのブロックを形成する。即ち、６つの内部電極層１０１０〜１０６０が順次配置されることによって（図２の一点鎖線の矢印参照）、周期的な積層構造の基本単位（ブロック）を成す。このブロックが繰り返し積層されることにより、キャパシタ本体（図１８の図面符号１２０参照）が形成される。図２では、内部電極層１０１０から始まる６つの連続した内部電極層１０１０、１０２０、１０３０、１０４０、１０５０、１０６０を一つのブロック（点線）に設定しているが、ブロックの出発点は任意的に決めることができる。例えば、内部電極層１０２０から始まる６つの連続した内部電極層１０２０、１０３０、１０４０、１０５０、１０６０、１０１０を一つのブロックに設定することもできる。どの内部電極層を出発点としてブロックを設定しても一つのブロックは６つの連続した内部電極層から成る。
【００４５】
各々の内部電極層１０１０、１０２０、１０３０、１０４０、１０５０、１０６０は分割スロットによって同一平面上にある２つの電極プレート（１０１１と、１０１２、１０２１と１０２２、１０３１と１０３２、１０４１と１０４２、１０５１と１０５２、１０６１と１０６２）に分割される。図示されているように、同一平面上の、つまり同一の内部電極層内に設定された２つの電極プレート１０１１、１０１２〜１０６１、１０６２は、互いに互いに異なる極性を有している。例えば、電極プレート１０１１はプラス（＋）の極性を有し、電極プレート１０１２はマイナス（−）の極性を有する。分割スロットはキャパシタの長手方向（Ｌ）に平行して（即ち、幅方向（Ｗ）に垂直に）内部電極層の中心部を横切ることによって、同一平面上の２つの電極プレートは互いに略同じ面積を有する。例えば、内部電極層１０１０は長手方向（Ｌ）に平行に延伸して配置された分割スロットによって互いに同一の面積を有する２つの電極プレート１０１１、１０１２に分割される。内部電極層１０１０〜１０６０の積層する方向で互いに対向する（即ち、誘電体層を挟んで上下に隣接するように配置された）相違する極性の電極プレート（例えば、電極プレート１０１１と電極プレート１０２１）は一つのキャパシタ要素（ｃａｐａｃｉｔｉｖｅ ｅｌｅｍｅｎｔ）を構成する。
【００４６】
図２に示すように、各々の電極プレート１０１１、１０１２、１０２１、１０２２、１０３１、１０３２、１０４１、１０４２、１０５１、１０５２、１０６１、１０６２は、それぞれ一つのリード１０１１ａ、１０１２ａ、１０２１ａ、１０２２ａ、１０３１ａ、１０３２ａ、１０４１ａ、１０４２ａ、１０５１ａ、１０５２ａ、１０６１ａ、１０６２ａを有する。このリード１０１１ａ〜１０６２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供し、内部電極層１０１０〜１０６０を外部電極１３１〜１３８に電気的に接続させる。
【００４７】
このように各々の内部電極層が２つの電極プレートに分割されると共に各々の電極プレートが僅か１つのリードのみを有することによって、キャパシタのＥＳＲが過度に低下される現象を効果的に防止することができる。即ち、内部電極層が２つの電極プレートに分割されることにより電流経路の面積が相対的に減少して内部電極層を流れる電流の抵抗値を増加させる。また、各々の電極プレートが僅か１つのリードのみを有するため、多数個のリードが並列接続されることで発生する抵抗の急激な低下を防止することが可能である。これによりキャパシタは適切なＥＳＲを維持することができ、過度に低いＥＳＲによる電源回路の不安定性を防止することができる。
【００４８】
また、上下に（即ち、内部電極層１０１０〜１０６０の積層方向に）隣接した相違する極性の電極プレート（例えば、電極プレート１０１１と１０２１）のリード（例えば、リード１０１１ａと１０２１ａ）は、常に水平方向（積層方向に対して垂直な方向）に互いに隣接するように配置される。即ち、上下に隣接した相違する極性の電極フレートのリードは常に、互いに隣接して配置された外部電極に接続される。例えば、リード１０１１ａとリード１０２１ａは互いに隣接して配置された、互いに異なる極性の外部電極１３１と外部電極１３２に各々接続するように配置される。
【００４９】
このように相違する極性のリードが上下及び水平方向に隣接するように配置されることによって、その隣接するように配置されたリードには互いに異なる方向の電流（特に、反対方向の電流）が流れるようになる。これにより、電流によって発生する磁束が互いに相殺されて寄生インダクタンスが減少し、キャパシタのＥＳＬがより低くなる。つまり、上記適したＥＳＲ値の維持と共に、さらに低減されたＥＳＬによって、電源回路の安全性がより向上する。
【００５０】
図３は、図２のリード等の配置形態を説明するための平面図（ａ）及び側面図（ｂ）である。図３（ｂ）の側面図は、図３（ａ）の側面（ａ）に向かってみた側面図に該当する。図３を参照すると、キャパシタ本体の一面（Ａ）に引き出されるリード１０１１ａ、１０２１ａ、１０３１ａ、１０４１ａ、１０５１ａ、１０６１ａは、積層方向に沿ってジグザグ状に配置されていることが分かる（特に、図３（ｂ）の点線参照）。
【００５１】
具体的に説明すると、キャパシタ本体の一面（Ａ）には第１乃至第４外部電極１３１〜１３４がこの順で積層方向に対して垂直な方向に（図３（ａ）では左側から右側に順次に）配置されている。また、一つのブロック内には、上記一面（Ａ）に引き出されるリードを１つずつ有している、第１乃至第６電極プレート１０１１、１０２１、１０３１、１０４１、１０５１、１０６１とが順次に積層されている（図２参照）。図３に示すように、第１乃至第４電極プレート１０１１、１０２１、１０３１、１０４１のリード１０１１ａ、１０２１ａ、１０３１ａ、１０４１ａは第１乃至第４外部電極１３１、１３２、１３３、１３４に各々接続するように配置される。また、第５電極プレート１０５１のリード１０５１ａは第３外部電極１３３に接続するように配置される。第６電極プレート１０６１のリード１０６１ａは第２外部電極１３２に接続するように配置される。このようなリード配置が各ブロック毎に繰り返されることにより、キャパシタ本体の一面に引き出されるリード等は積層方向に沿ってジグザグ状に配置される。上記一面（Ａ）に対向する面に引き出されるリード等も同様にジグザグ状に配置されることが分かる（図２参照）。
【００５２】
上記のリード１０１１ａ〜１０６１ａのジグザグ状配置は、上下（積層方向）に隣接した同一極性のリード間の相互インダクタンスを減少させる利点を提供する。図（３ｂ）に示すように、同一の外部電極に接続される上下に隣接したリード間の平均距離は、２つの誘電体層の厚さより大きい。例えば、外部電極１３１に接続される、誘電体層１０００を介して上下に隣接したリード１０１１ａ間の距離は略６層分の誘電体層１０００の厚さ（Ｄ）に該当する。ここで「上下に隣接したリード」は、同一の外部電極に接続する異な複数のリードのうち、積層方向の距離が最短であるリードの組になる。このように上下に隣接した同一極性のリード間の距離が大きくなると、これらの間の磁気的結合による強い相互インダクタンスは減少されるか、抑制される。これによりキャパシタのＥＳＬはより一層低減される。
【００５３】
図４は、本発明の他の実施形態による内部電極構造を示す。図４に示された実施形態は、同一平面上の２つの電極プレートが同一の極性を有するという点で前述した図２の実施形態と異なる。
【００５４】
図４を参照すると、それぞれ誘電体層１００１上に形成された６つの内部電極層１１１０〜１１６０は順次に積層され一つのブロックを形成する。このブロックは繰り返し積層されることで、キャパシタ本体（図１８に示したキャパシタ本体１２０参照）が形成される。
【００５５】
誘電体層１００１上に形成された各々の内部電極層１１１０、１１２０、１１３０、１１４０、１１５０、１１６０は、分割スロットによって同一平面上にある２つの電極プレート（例えば、電極プレート１１１１と１１１２）に分割される。互いに対向する相違する極性の電極プレート（例えば、電極プレート１１１１と１１２１）は、一つのキャパシタ要素（ｃａｐａｃｉｔｉｖｅ ｅｌｅｍｅｎｔ）を構成する。各々の電極プレートは僅か１つのリード１１１１ａ〜１１６２ａのみを有する。このリード１１１１ａ〜１１６２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供し、内部電極層１１１０〜１１６０を外部電極１３１〜１３８に電気的に接続させる。本実施形態でも、キャパシタ本体の一面に引き出されるリード（例えば、リード１１１１ａ、１１２１ａ、１１３１ａ、１１４１ａ、１１５１ａ、１１６１ａ）は積層方向に沿ってジグザグ状に配置される（図５（ａ）参照）。
【００５６】
図５（ａ）は図４のキャパシタにおいてキャパシタ本体の一面に引き出されるリードの配置を示し、図５（ｂ）は従来例による積層型チップキャパシタにおいてキャパシタ本体の一面に引き出されるリードの配置を示す。
【００５７】
図４及び図５（ａ）を参照すると、キャパシタ本体１２０の一面に第１乃至第４外部電極１３１〜１３４が順次配置されている。第１乃至第６内部電極層１１１０、１１２０、１１３０、１１４０、１１５０、１１６０は、上記本体一面に引き出される第１乃至第６リード１１１１ａ、１１２１ａ、１１３１ａ、１１４１ａ、１１５１ａ、１１６１ａを各々有する（つまり、各内部電極層はキャパシタ一面に引き出しされるリードを１つずつ有する）。第１乃至第４リード１１１１ａ、１１２１ａ、１１３１ａ、１１４１ａは第１乃至第４外部電極１３１、１３２、１３３、１３４に各々接続するように配置される。また第５リード１１５１ａは第３外部電極１３３に接続するように配置され、第６リード１１６１ａは第２外部電極１３２に接続するように配置される。このようなリードの配置構造が繰り返されることで、本体一面に引き出しされたリード１１１１ａ〜１１６１ａは積層方向に沿ってジグザグ状に配置される（図５（ａ）の点線参照）。
【００５８】
上記説明したリード１１１１ａ〜１１６１ａのジグザグ状の配置は、上下に隣接した同一極性のリード間の相互インダクタンスを減少させる利点を提供する。図５（ａ）に示すように、同一外部電極に接続される上下に隣接したリード間の平均距離は２つの誘電体層の厚さより大きい。例えば、外部電極１３１に接続される上下に隣接したリード１１１１ａ間の距離は略６層分の誘電体層の厚さ（Ｄ）に該当する。このように上下に隣接した同一極性のリード間の距離が大きくなると、これらの間の磁気的結合による強い相互インダクタンスは減少されるか抑制される。これによりキャパシタのＥＳＬはより一層低減される。
【００５９】
これに反して、従来のキャパシタは上記説明したリードのジグザグ状の配置を有していない。そのため、従来のキャパシタ（図１ａ及び図１ｂ参照）では、図５（ｂ）に示されたように、同一の外部電極に接続される上下に隣接したリード間の平均距離は比較的短い。例えば、外部電極３１に接続される上下に隣接したリード１６間の距離は僅か２層分の誘電体層の厚さ（ｄ）に過ぎない。従って、同一極性のリード間の強い相互インダクタンスにより、本実施形態に比べＥＳＬが相対的に大きい。
【００６０】
本実施形態によると、各々の内部電極層が２つの電極プレートに分割されると共に各々の電極プレートが僅か１つのリードのみを有することで、キャパシタのＥＳＲが過度に低くなる現象と、これによる電源回路の不安定性を効果的に防止することができる。
【００６１】
また、上下に隣接した相違する極性の電極プレート（例えば、電極プレート１１１１と１１２１）のリード（例えば、リード１１１１ａと１１２１ａ）は常に水平方向（積層方向に対して垂直な方向）に互いに隣接するように配置される。従って、その隣接して配置されたリード（例えば、１１１１ａと１１２１ａ）には互いに異なる方向の電流（特に反対方向の電流）が流れるようになり、磁束が互いに相殺される。つまり、適したＥＳＲ値の維持と共に、低減されたＥＳＬにより電源回路の安全性を向上することができるようになる。さらに、上記説明したリードのジグザグ状の配置により、ＥＳＬの低減効果はさらに大きくなる。
【００６２】
図６は、本発明のさらに他の実施形態による内部電極構造を示す。図６に示された実施形態は、同一の外部電極に接続される上下に隣接する２つのリード（例えば、リード１２１１ａと１２７１ａ、リード１２２１ａと１２６１ａ、リード１２３１ａと１２５１ａ、リード１２３２ａと１２５２ａ、など）は、角を成しながら互いに異なる方向に延伸している。「２つのリードが成す角」とは、それぞれのリードを積層方向に対して垂直な平面上にそれぞれ投影した線がなす角をいう。この実施形態でも、図４の実施形態と同様に同一平面上の２つの電極プレート（例えば、電極プレート１２１１と１２１２）は同一の極性を有する。
【００６３】
図６を参照すると、それぞれ誘電体層１００２上に形成された１２の内部電極層１２１０、１２２０、１２３０、１２４０、１２５０、１２６０、１２７０、１２８０、１２９０、１３００、１３１０、１３２０は順次積層され一つのブロックを形成する。このブロックが繰り返し積層されることで、キャパシタ本体（図１８に示したキャパシタ本体１２０参照）が形成される。
【００６４】
誘電体層１００２上に形成された各々の内部電極層１２１０、１２２０、１２３０、１２４０、１２５０、１２６０、１２７０、１２８０、１２９０、１３００、１３１０、１３２０は分割スロットによって同一平面上にある２つの電極プレート（例えば、電極プレート１２１１と１２１２）に分割される。互いに対向する異なる極性の電極プレート（例えば、電極プレート１２１１と１２２１）は一つのキャパシタ要素（ｃａｐａｃｉｔｉｖｅ ｅｌｅｍｅｎｔ）を構成する。各々の電極プレートは僅か１つのリード１２１１ａ〜１３２２ａのみを有する。このリード１２１１ａ〜１３２２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供し、内部電極層１２１０〜１３２０を外部電極１３１〜１３８に電気的に接続する。
【００６５】
特に本実施形態において、同一の外部電極に接続される、上下（積層方向）に隣接したリード（例えば、リード１２１１ａと１２７１ａ、リード１２２１ａと１２６１ａ、リード１２３１ａと１２５１ａ、リード１２３２ａと１２５２ａ、など）は互いに角度を成しながら延伸している。このような特徴は図７の部分拡大図でも明確に示されている。図７に示すように、外部電極１３１に接続される上下に隣接したリード１２１１ａと１２７１ａは、角度（α）を成しながら互いに異なる方向に延伸している。好ましくは、同一の外部電極に接続される隣接したリードが成す角度（α）は４５乃至１３５度である。
【００６６】
このように同一の外部電極に接続される上下に隣接したリード（例えば、リード１２１１ａと１２７１ａ）が角度を成しながら互いに異なる方向に延伸する場合、その隣接したリードを通して流れる電流は互いに異なる方向に流れるようになる。したがって、その隣接したリードの間において磁束が補強される現象を最小化する効果を得るようになり、同一の外部電極に接続される隣接したリードにおいて強い相互インダクタンスは発生されなくなる。結局、キャパシタのＥＳＬはより一層低減される。
【００６７】
この実施形態でも、前述した実施形態等と同様に、各々の内部電極層が２つの電極プレートに分割されると共に各々の電極プレートが僅か１つのリードのみを有することによって、キャパシタのＥＳＲが過度に低くなる現象と、これによる電源回路の不安定性を防止することができる。
【００６８】
また、上下に隣接した異なる極性の電極プレート（例えば、電極プレート１２１１と１２２１）のリード（例えば、リード１２１１ａと１２２１ａ）は、常に水平方向に互いに隣接するように配置される。従って、その隣接して配置されたリード（例えば、リード１２１１ａと１２２１ａ）には互いに異なる方向の電流が流れるようになり、磁束が互いに相殺される。結局、適したＥＳＲ値の維持と共に、低減されたＥＳＬは電源回路の安全性を向上させるようになる。
【００６９】
図８は本発明のさらに他の実施形態による内部電極構造を示す。図８に示された実施形態では、同一平面上の２つの電極プレートが互いに異なる面積を有する。特に、上下（積層方向）に隣接した内部電極層の分割スロットの面内位置は互いに異なっている。例えば、内部電極層１４１０の分割スロットが図面上、矩形の誘電体層１００４の下辺の近くに位置しているのに対し、内部電極層１４２０の分割スロットは図面上、誘電体層１００４の上辺の近くに位置している。また、内部電極層１４２０と隣接した内部電極層１４３０の分割スロットは図面上、誘電体層１００４の下辺の近くに位置している。こうした方式で、内部電極層が積層されることにより誘電体層１００４を介して上下に隣接する内部電極層の分割スロットは、その位置を互いに異にする。
【００７０】
このように上下に隣接した分割スロットの、内部電極層における位置を異なるように配置することによって、キャパシタ製造時に発生する恐れがあるデラミネーション（ｄｅｌａｍｉｎａｔｉｏｎ） 現象を大きく抑制することができる。デラミネーション現象はキャパシタの信頼性に悪影響を及ぼす要因として作用する。
【００７１】
上述した分割スロットの位置を除いては、図８に示された実施形態は、図４に示された実施形態と同じである。従って、図８の実施形態でも、各々の内部電極層が２つの電極プレート（例えば、電極プレート１４１１と１４１２）に分割されると共に各々の電極プレートが僅か１つのリードのみを有することによって、キャパシタのＥＳＲが過度に低くなる現象と、これによる電源回路の不安定性を効果的に防止することができる。
【００７２】
また、上下に隣接した異なる極性の電極プレートのリードは常に水平方向に互いに隣接するように配置されているので、ＥＳＬの増加要因を抑制することができる。図４の実施形態と同様に、キャパシタ本体の一面に引き出されるリードはジグザグ状に配置されている。図８において、図面符号１００４は誘電体層を、図面符号１４１０〜１４６０は内部電極層を、図面符号１４１１ａ〜１４６２ａはリードをそれぞれ示す。
【００７３】
図９は本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す。図９の実施形態では、一ブロック内の一部内部電極層は分割スロットによって分割されない。即ち、一ブロック内では分割されない内部電極層（例えば、内部電極層１５２０）が少なくとも一つ存在する。
【００７４】
図９を参照すると、それぞれ誘電体層１００５上に形成された６つの内部電極層が一つのブロックを成し、このブロック内には３つの内部電極層が分割スロットによって２つの電極プレートに各々分割されている。図９の内部電極構造は、１ブロック内で３つの内部電極層１５２０、１５４０、１５６０が分割されていない点を除いては、図４の内部電極構造と同じである。
【００７５】
具体的に説明すると、第１内部電極層乃至第６内部電極層１５１０〜１５６０が順次に配置され一つのブロックを成す。第１内部電極層１５１０と、第３内部電極層１５３０と、第５内部電極層１５５０と各々は分割スロットによって２つの電極プレート（例えば、電極プレート１５１１と１５１２）に分割される。上記各々の電極プレートは僅か１つのリード１５１１ａ、１５１２ａ、１５３１ａ、１５３２ａ、１５５１ａ、１５５２ａを有する。第２、４及び６内部電極層１５２０、１５４０、１５６０は、それぞれ分割されない一つの電極プレートから成っている。また、第２内部電極層１５２０、第４内部電極層１５４０、第６内部電極層１５６０の各々は、２つのリード（リード１５２１ａと１５２２ａ、リード１５４１ａと１５４２ａ、リード１５６１ａと１５６２ａ）を有する。
【００７６】
このように、分割スロットによって分割された内部電極層１５１０、１５３０、１５５０と分割されていない内部電極層１５２０、１５４０、１５６０とが交互に配置されることによって、製造工程中の加圧及び焼成段階において印加圧力の均一性を確保し、デラミネーション現象を防止することが可能となる。
【００７７】
本実施形態によると、６つの電極層から成る１ブロック内に少なくとも１つの電極層（ここでは、３つの電極層）が分割スロットによって２つの電極プレートに分割され、分割された内部電極層の各電極プレートは僅か１つのリードのみを有する。分割されていない内部電極層１５２０、１５４０、１５６０は各々僅か２つのリードのみを有する。従って、キャパシタのＥＳＲは過度に小さい値を有することなく大体適した値を有することができる。
【００７８】
また、図９に示すように、上下に隣接した異なる極性のリード（例えば、１５１１ａと１５２１ａ）は常に水平方向に互いに隣接するように配置されている。それだけでなく、キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置されている。従って、本実施形態の場合でも、ＥＳＬの増加要因を抑制することができる。
【００７９】
図１０は本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す。図１０の実施形態は、内部電極層を分割する分割スロットの延伸する方向を除いては、図４の実施形態と同じである。
【００８０】
図１０を参照すると、それぞれ誘電体層１００７上の各内部電極層１７１０〜１７６０の分割スロットは、矩形の誘電体層１００７の対角線方向に延伸している。それだけでなく、上下に隣接した内部電極層の分割スロットは互いに異なる対角線方向に延伸している。そのため、内部電極層が積層されることにより、上下に隣接する内部電極層における分割スロットはその位置を互いに異にする。
【００８１】
このように上下に隣接した分割スロットの延伸する対角線方向を変えることによって、加圧段階において印加圧力の均一性が確保できる。これにより、キャパシタ内部のデラミネーション現象を防止することができる。
【００８２】
本実施形態でも、各々の内部電極層（例えば、内部電極層１７１０）が２つの電極プレート（例えば、電極プレート１７１１と１７１２）に分割され、その各々の電極プレート（例えば、電極プレート１７１１）が僅か１つのリード（例えば、リード１７１１ａ）を有することによって、適したＥＳＲを維持することができる。また上下に隣接した互いに異なる極性のリードが常に水平方向に互いに隣接することで、ＥＳＬの低減効果を得ることができる。それだけでなく、キャパシタ本体一面に引き出されるリードはジグザグ状に配置されている。図面符号１７１２ａ乃至１７６２ａはリードを示す。
【００８３】
図１１は本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す。図１１の実施形態は、互いに同一の極性を有する同一平面上の２つの電極プレート（例えば、電極プレート１８１１と１８１２）は互いに異なる面積を有するばかりでなく分割スロットの内部電極層内における面内位置、つまり誘電体層１００８内における面内位置が同一であるという点で、図４及び図８の実施形態と異なる。即ち、面内位置が同一の分割スロットによって、各々の内部電極層（例えば、内部電極層１８１０）は互いに異なる面積を有する同一平面上の２つの電極プレート（例えば、電極プレート１８１１と１８１２）に分割されている。
【００８４】
このように面内位置が同一の分割スロットによって各々の内部電極層を同一極性の互いに異なる面積に分割することで、図４のキャパシタと比べたとき、全体的な静電容量にはほとんど変化がないが、ＥＳＬはより小さくなり得る。本実施形態でも、図４を参照して説明した適切なＥＳＲの維持とＥＳＬの低減効果を得ることができる。図１１において図面符号１００８は誘電体層を、図面符号１８１０〜１８６０は内部電極層を、図面符号１８１１ａ〜１８６２ａはリードを示す。
【００８５】
図１２乃至図１７は本発明の他の実施形態による８端子積層型チップキャパシタの内部電極構造を示す平面図である。図１２乃至図１７のキャパシタは、例えば図１８の外形を有する。
【００８６】
図１２の実施形態は、上下に隣接した内部電極層の分割スロットの形成された方向が互いに直交するように配置されている点を除いては、図４の実施形態と同様である。従って、それぞれ誘電体層３００１上に形成された各々の内部電極層３０１０〜３０６０は分割スロットによって同一平面上の２つの電極プレート（電極プレート３０１１と３０１２、電極プレート３０２１と３０２２、など）に分割される。また、各電極プレート（電極プレート３０１１、３０１２、３０２１、３０２２、など）は僅か１つのリード３０１１ａ、３０１２ａ・・・、３０６１ａ、３０６２ａのみを有する。
【００８７】
図１２に示すように、上下に隣接した内部電極層（例えば、内部電極層３０１０と３０２０）の分割スロットは互いに直交するように配置されている。特に、長手方向に平行に延伸する分割スロット（例えば、内部電極層３０１０の分割スロット）と、長手方向に垂直な方向に延伸する分割スロット（例えば、内部電極層３０２０の分割スロット）は上下に（積層方向に沿って） 交互に配置されている。このように延伸する方向が互いに垂直である分割スロットが積層方向に沿って交互に配置されることによって、キャパシタの製造時生じるデラミネーション現象を大きく抑制できる。
【００８８】
図１３の実施形態は、各々の電極プレートに非分割スロットが形成されている点を除いては、前述した図２の実施形態と同様である。図１３を参照すると、各々の電極プレート（電極プレート４０１１、４０１２、・・・、４０６１、４０６２）には各電極プレートの一側面から中心側へ延伸する非分割スロットが形成されている。特に非分割スロットは分割スロットと同様に長手方向（Ｌ）に平行して延伸している。この非分割スロットは電極プレート内の電流の流れを変更する役目を果たす。
【００８９】
上記の非分割スロットによって、電極プレート（例えば、電極プレート４０１１）内の電流経路が長くなる。これにより、電極プレートに流れる電流の抵抗が増加するようになる。したがって、上記非分割スロットはキャパシタのＥＳＲが過度に低くなることを防止する役目を果たす。それだけでなく、上記非分割スロットの長さを調節することで、ＥＳＲを適切に制御することもできる。これにより、ターゲットインピーダンスの充足とパワー分配ネットワークの安定的設計が容易になる。
【００９０】
図１３を参照すると、同一平面上の２つの電極プレート（例えば、電極プレート４０１１と４０１２）は相互隣接した領域において（即ち、分割スロットの近辺において）互いに逆方向の電流が流れる（図１３中の矢印参照）。これにより、分割スロットの近辺において磁束相殺の効果を得ることが可能となる。このような磁束相殺効果はキャパシタのＥＳＬを低減させる要因となる。
【００９１】
また、上下に隣接した電極プレート（例えば、電極プレート４０１１と４０２１）には互いに逆方向の電流が流れる。これにより、上下に隣接した電極プレートの間でも磁束相殺の効果が得られる。結局、キャパシタのＥＳＬはさらに低減され、電源回路の安全性はより向上する。
【００９２】
本実施形態によると、上下に隣接した電極プレート（例えば、電極プレート４０１１と４０２１）の非分割スロットの、電極プレートにおける面内位置は互いに一致する。即ち、上下に隣接した非分割スロットは互いにオーバーラップ（ｏｖｅｒｌａｐ）している。このように、上下に隣接した非分割スロットが互いにオーバーラップすることによって、非分割スロットによる静電容量の損失をできるだけ抑制することができる。図１３において、図面符号４０００は誘電体層を、４０１０〜４０６０は内部電極を、図面符号４０１１ａ〜４０６２ａはリードを各々示す。
【００９３】
図１４の実施形態は、各々の電極プレートに非分割スロットが形成されている点を除いては、前述した図４の実施形態と同様である。即ち、電極プレート（電極プレート４１１１、４１１２、４１２１など）には、各電極プレートの一側面から中心側に延伸する非分割スロットが形成されている。本実施形態でも、非分割スロットは分割スロットのように長手方向（Ｌ）に延伸して電極プレート内の電流の流れを変更する。従って、図１４の実施形態でも、図１３を用いて既に説明した効果（ＥＳＲの適切な制御及びＥＳＬの減少）を得ることができる。
【００９４】
本実施形態でも、上下に隣接した電極プレート（例えば、電極プレート４１１１と４１２１）の非分割スロットの電極プレートにおける面内位置は互いに一致する。従って、非分割スロットによる静電容量の損失を抑制することができる。図１４において、図面符号４００１は誘電体層を、４１１０〜４１６０は内部電極を、図面符号４１１１ａ〜４１６２ａはリードをそれぞれ示す。
【００９５】
図１５は、本発明のさらに他の実施形態による８端子積層型チップキャパシタの内部電極構造を示す平面図である。図１５の実施形態では、各々の内部電極層は分割されていない一つの電極プレートから成っている。図１５の内部電極構造は、図４の内部電極構造において同一平面上の分割された２つの電極プレート（例えば、図４の電極プレート１１１１と１１１２）を一体に連結させた構造に該当する。
【００９６】
図１５を参照すると、それぞれ誘電体層１００１上に形成された第１乃至第６内部電極層１１１０'、１１２０'、１１１３０'、１１４０'、１１５０'、１１６０'とが一つのブロックを成す。各々の内部電極層１１１０'〜１１６０'は分割されない一体（ｕｎｄｉｖｉｄｅｄ ｓｉｎｇｌｅ ｓｔｒｕｃｔｕｒｅ）、即ち、一つの電極プレートから成っており、その電極プレートの各々はキャパシタ本体の互いに対向する両側面に引き出しされた２つのリード（リード１１１１ａと１１１２ａ、リード１１２１ａと１１２２ａ、リード１１３１ａと１１３２ａ、リード１１４１ａと１１４２ａ、リード１１５１ａと１１５２ａ、リード１１６１ａと１１６２ａ）を有する（つまり、電極プレートの各々は、上記対向する両側面の各一面に引き出しされたリードを１つずつ有する）。このリード１１１１ａ〜１１６２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供し、内部電極層１１１０'〜１１６０'を外部電極１３１〜１３８に電気的に接続する。
【００９７】
本実施形態によると、各々の内部電極層１１１０'〜１１６０'が僅か２つのリード（リード１１１１ａと１１１２ａ、リード１１２１ａと１１２２ａ、リード１１３１ａと１１３２ａ、リード１１４１ａと１１４２ａ、リード１１５１ａと１１５２ａ、リード１１６１ａと１１６２ａ）のみを有するため、キャパシタのＥＳＲが過度に小さい値になることなく、大体適切な値とすることが可能である。
【００９８】
また、各内部電極層は一つの電極プレート（分割されない一体）から成っているので、製造工程上、段差（または厚さの差）の発生が少なく、段差による悪影響が減少される。本実施形態は、分割スロットによるキャパシタンスの減少がないので、分割スロットを有した実施形態に比べより高いキャパシタンス値を示す。本実施形態でも、上下に隣接した異なる極性の電極プレートのリード（例えば、リード１１１１ａと１１２１ａ）は常に水平方向に互いに隣接するように配置されている。従って、ＥＳＬ増加要因を抑制することが可能である。図４の実施形態と同様に、本実施形態でもキャパシタ本体の一面に引き出しされるリード（例えば、リード１１１１ａ、１１２１ａ、１１３１ａ、１１４１ａ、１１５１ａ、１１６１ａ）は積層方向に沿ってジグザグ状に配置される。
【００９９】
図１６は図１５の変形例による積層型チップキャパシタ（８端子）の内部電極構造を示す平面図である。図１６の実施形態は、同一な外部電極に接続される上下に隣接するリード（例えば、リード１２１１ａと１２７１ａ、リード１２２１ａと１２６１ａ、リード１２３１ａと１２５１ａ、リード１２３２ａと１２５２ａ、など）は角を成しながら互いに異なる方向に延伸する。図１６の内部電極構造は、図６の内部電極構造において同一平面上の分割された２つの電極プレート（例えば、図６の電極プレート１２１１と１２１２）を一体に連結させた構造に該当する。
【０１００】
図１６を参照すると、それぞれ誘電体層１００２上に形成された１２の内部電極層１２１０'〜１３２０'は順次に積層され一つのブロックを形成する。このブロックが繰り返し積層されることによって、キャパシタ本体（図１８に示したキャパシタ本体１２０ 参照）が形成される。各々の内部電極層１２１０'〜１３２０'は一つの電極プレート（分割されない一体の電極プレート）から成っており、その電極プレートの各々はキャパシタ本体の互いに対向する両側面に引き出しされた２つのリード（リード１２１１ａと１２１２ａ〜リード１３２１ａと１３２２ａ）を有する。このリード１２１１ａ〜１３２２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供する。
【０１０１】
各々の内部電極層１２１０'〜１３２０'が僅か２つのリードのみを有することによって、キャパシタのＥＳＲが過度に低くなる現象と、これによる電源回路の不安定性を防止することができる。また上下に隣接した異なる極性の電極プレートのリード（例えば、リード１２１１ａと１２２１ａ）は常に水平方向に互いに隣接するように配置されているので、ＥＳＬの増加要因が抑制できる。各内部電極層１２１０'〜１３２０'は分割されない一つの電極プレートから成っているので、製造工程上、段差の発生が少なく段差による悪影響が減少される。分割スロットによるキャパシタンスの減少がないので、分割スロットを有した実施形態に比べ本実施形態はより高いキャパシタンス値を示す。本実施形態でも、キャパシタ本体の一面に引き出しされるリード（例えば、リード１２１１ａ、１２２１ａ、１２３１ａ、１２４１ａ、１２５１ａ、１２６１ａ、１２７１ａ、１２８１ａ、１２９１ａ、１３０１ａ、１３１１ａ、１３２１ａ）は積層方向に沿ってジグザグ状に配置される。
【０１０２】
特に本実施形態では、同一の外部電極に接続された隣接したリード（例えば、リード１２１１ａと１２７１ａ、リード１２２１ａと１２６１ａ、リード１２３１ａと１２５１ａ、リード１２３２ａと１２５２ａ、など）は角を成しながら延伸している。このような特徴は図１７の部分拡大図でも明確に示されている。図１７に示すように、外部電極１３１に接続される上下（積層方向）に隣接したリード１２１１ａ、１２７１ａは所定の角度（α）を成しながら互いに異なる方向に延伸している。好ましくは、この角度（α）は４５乃至１３５度である。
【０１０３】
同一の外部電極に接続される上下に隣接したリード１２１１ａ、１２７１ａが角度（α）を成しながら互いに異なる方向に延伸する場合、その隣接したリード１２１１ａ、１２７１ａを通して電流は互いに異なる方向に流れる。従って、その隣接したリード１２１１ａ、１２７１ａの間において磁束が補強される現象を抑制する効果が得られ、同一の外部電極に接続される隣接したリードで強い相互インダクタンスの発生が防止される。結局、キャパシタのＥＳＬはより一層低減される。
【０１０４】
図１９乃至図２２は、本発明の実施形態による１０端子積層型チップキャパシタの内部電極構造を示す。このような１０端子キャパシタの外形が図２３に示されている。図２３を参照すると、キャパシタ２００はキャパシタ本体２２０の外面に形成された１０つの外部電極２３１〜２４０とを含む。キャパシタ本体２２０の外面には互いに極性が異なる外部電極が交互に配置されている。
【０１０５】
図１９を参照すると、それぞれ誘電体層２０００上に形成された８つの内部電極層２０１０〜２０８０は順次に積層され一つのブロックを形成する。このブロックが繰り返し積層されることによって、キャパシタ本体（図２３のキャパシタ本体２２０参照）が構成される。各々の内部電極層２０１０〜２０８０は分割スロットによって同一平面上の２つの電極プレート（例えば、電極プレート２０１１と２０１２）に分割されている。同一平面上の２つの電極プレート（例えば、電極プレート２０１１と０１２）は互いに異なる極性を有している。誘電体層２０００を介して対向する２つの電極プレート（例えば、電極プレート２０１１と２０２１）は一つのキャパシタ要素を構成する。
【０１０６】
図１９に示すように、各々の電極プレート（例えば、電極プレート２０１１）は僅か１つのリード（例えば、リード２０１１ａ）のみを有する。リード２０１１ａ〜２０８２ａは外部電極（図２３に示した外部電極２３１〜２４０参照）への電極プレートの接続を提供し、内部電極層２０１０〜２０８０を外部電極２３１〜２４０に電気的に接続する。本実施形態でもキャパシタ本体の一面に引き出されるリード（例えば、リード２０１１ａ、２０２１ａ、２０３１ａ、２０４１ａ、２０５１ａ、２０６１ａ、２０７１ａ、２０８１ａ）は積層方向に沿ってジグザグ状に配置される。具体的には、第１乃至第５リード２０１１ａ、２０２１ａ、２０３１ａ、２０４１ａ、２０５１ａは第１乃至第５外部電極２３１、２３２、２３３、２３４、２３５に各々接続するように配置され、第６リード２０６１ａは第４外部電極２３４に接続するように配置され、第７リード２０７１ａは第３外部電極２３３に接続するように配置され、第８リード２０８１ａは第２外部電極２３２に接続するように配置される。
【０１０７】
本実施形態によると、各々の内部電極層が２つの電極プレートに分割されると共に各々の電極プレートが僅か１つのリードのみを有することによって、キャパシタのＥＳＲは適切な値を維持するようになる。これにより過度に低いＥＳＲによる電源回路の不安定性を防止することが可能となる。
【０１０８】
また、上下に隣接した互いに異なる極性の電極プレート（例えば、電極プレート２０１１と２０２１）のリード（例えば、リード２０１１ａと２０２１ａ）は常に水平方向に互いに隣接するように配置される。即ち、上下に隣接した異なる極性の電極プレートのリードは常に水平方向に隣接した外部電極に接続される。例えば、リード２０１１ａとリード２０２１ａは相互隣接した外部電極２３１と外部電極２３２とにそれぞれ接続される。従って、キャパシタのＥＳＬ増加要因を抑制できるようになる。それだけでなく、キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置されている。結局、上記適したＥＳＲ値の維持とともに、さらに低減されたＥＳＬは電源回路の安定性をより向上させる。
【０１０９】
図２０は他の実施形態による１０端子キャパシタの内部電極構造を示す。図２０の実施形態は、同一平面上の２つの電極プレートが互いに同一の極性を有する点で、前述した図１９の実施形態と区別される。
【０１１０】
図２０を参照すると、それぞれ誘電体層２００１上に形成された各々の内部電極層２１１０〜２１８０は分割スロットによって同一平面上にある２つの電極プレート（例えば、電極プレート２１１１と２１１２）に分割されている。各々の電極プレート（例えば、電極プレート２１１１）は僅か１つのリード（例えば、リード２１１１ａ）のみを有する。リード２１１１ａ〜２１８２ａは外部電極（図２３に示した外部電極２３１〜２４０参照）への電極プレートの接続を提供し、内部電極層２１１０〜２１８０を外部電極２３１〜２４０に電気的に接続する。
【０１１１】
図２１は図２０のキャパシタにおいて一面に引き出されたリードの配置を示す側面図である。図２１に示すように、キャパシタ本体の一面に引き出されるリード（例えば、リード２１１１ａ、２１２１ａ、２１３１ａ、２１４１ａ、２１５１ａ、２１６１ａ、２１７１ａ、２１８１ａ）は積層方向に沿ってジグザグ状に配置される（図２１の点線参照）。従って、前述したように、同一の外部電極に接続されるリード間の相互インダクタンスが抑制され、これによりＥＳＬをより低減させることが可能である。本実施形態によると、図１９の実施形態と同様に、適したＥＳＲ値と共に低いＥＳＲ値を得ることができる。図２１において図面符号Ｄ'はリード２１８１ａの間の距離を示す。
【０１１２】
図２２はさらに他の実施形態による１０端子積層型チップキャパシタの内部電極構造を示す。図２２の実施形態では、各々の内部電極層は分割されない一つの電極プレートから成っている。図２２の内部電極構造は、図２０の内部電極構造において平面上の分割された２つの電極プレート（例えば、図２０の電極プレート２１１１と２１１２）を一体に連結させた構造に該当する。
【０１１３】
図２２を参照すると、それぞれ誘電体層２００１上に形成された８つの内部電極層２１１０'、２１２０'、２１１３０'、２１４０'、２１５０'、２１６０'、２１７０'、２１８０'が一つのブロックを構成する。各々の内部電極層２１１０'〜２１８０'は非分割の一つの電極プレートから成っており、その電極プレートの各々はキャパシタ本体の互いに対向する両側面に引き出された２つのリード（リード２１１１ａと２１１２ａ〜リード２１８１ａと２１８２ａ）を有する（つまり、電極プレートの各々は、上記対向する両側面の各一面に引き出されたリードを１つずつ有する）。このリード２１１１ａ〜２１８２ａは外部電極（図２３に示した外部電極２３１〜２４０参照）への電極プレートの接続を提供し、内部電極層２１１０'〜２１８０'を外部電極２３１〜２４０に電気的に接続する。
【０１１４】
本実施形態によると、各々の内部電極層２１１０'〜２１８０'が僅か２つのリード（リード２１１１ａと２１１２ａ、リード２１２１ａと２１２２ａ、リード２１３１ａと２１３２ａ、リード２１４１ａと２１４２ａ、リード２１５１ａと２１５２ａ、リード２１６１ａと２１６２ａ、リード２１７１ａと２１７２ａ、リード２１８１ａと２１８２ａ）のみを有するので、キャパシタのＥＳＲが過度に小さい値となることなく大体適切な値とすることができる。
【０１１５】
また各内部電極層は非分割の一体（一つの電極プレート）から成っているので、製造工程上、段差の発生が少なく段差による悪影響が減少される。本実施形態は、分割スロットによるキャパシタンスの減少がないため、分割スロットを有した実施形態に比べより高いキャパシタンス値を示す。本実施形態でも、上下に隣接した異なる極性の電極プレートのリード（例えば、リード２１１１ａと２１２１ａ）は常に水平方向に互いに隣接するように配置されている。従って、ＥＳＬの増加要因を抑制することができる。本実施形態でもキャパシタ本体の一面に引き出されるリード（例えば、リード２１１１ａ、２１２１ａ、２１３１ａ、２１４１ａ、２１５１ａ、２１６１ａ、２１７１ａ、２１８１ａ）は積層方向にそってジグザグ状に配置される。
【０１１６】
図２４は本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す。図２４のキャパシタは８端子積層型チップキャパシタの内部電極構造に該当し、例えば図１８に示すような外形を有する。
【０１１７】
図２４を参照すると、それぞれ誘電体層１００６上に順次に配置された第１乃至第８内部電極層１６１０〜１６８０が一つのブロックを形成する。このブロック内において、８つの内部電極層中のうち、２つの内部電極層は２つのリードを有し、他の６つの内部電極層は僅か１つのみのリードを有する。即ち、第４内部電極層１６４０及び第８内部電極層１６８０の各々はキャパシタ本体の両側面に延伸する計２つのリード（リード１６４１ａと１６４２ａ、リード１６８１ａと１６８２ａ）を有し、他の第１乃至第３内部電極層１６１０〜１６３０及び第５乃至第７内部電極層１６５０〜１６７０の各々は僅か１つのみのリード（リード１６１０ａ〜１６３０ａ、リード１６５０ａ〜１６７０ａ）を有する。
【０１１８】
特に、本実施形態では第４内部電極層１６４０及び第８内部電極層１６８０は分割スロットによって２つの電極プレート（電極プレート１６４１と１６４２、電極プレート１６８１と１６８２）に分割されている。第１乃至第３内部電極層１６１０〜１６３０、及び第５乃至第７内部電極層１６５０〜１６７０とは非分割の一つの電極プレートから成っている。
【０１１９】
本実施形態でも、上下に隣接した互いに異なる極性の電極プレートのリードは常に水平方向に沿って隣接する。このような特徴を実現するために、図２４のキャパシタは下記のようなリード配置構造を採用している。
【０１２０】
第１乃至第３内部電極層１６１０〜１６３０のリード１６１０ａ〜１６３０ａは水平方向に順次に隣接するように配置されている。つまり、矩形の誘電体層１００６の上辺における第１内部電極層１６１０のリード１６１０ａ、第２内部電極層１６２０のリード１６２０ａ、第３内部電極層１６３０のリード１６３０ａのそれぞれの位置は、水平方向（積層方向に対して垂直な方向）に沿って、誘電体層１００６の左辺と上辺とが成す角からの距離が第１内部電極層１６１０、第２内部電極層１６２０、第３内部電極層１６３０の順に大きくなるように設定されている。その結果、リード１６１０ａ〜１６３０ａは水平方向に順次に隣接するように配置される。同様に、第５乃至第７内部電極層１６５０〜１６７０のリード１６５０ａ〜１６７０ａも水平方向に順次に隣接するように配置されている。
【０１２１】
第４内部電極層１６４０の第１リード１６４１ａは、第３内部電極層１６３０のリード１６３０ａと水平方向に隣接するように配置される。また第４内部電極層１６４０の第２リード１６４２ａは第５内部電極層１６５０のリード１６５０ａと水平方向に隣接して配置される。従って、第４内部電極層１６４０のリード１６４１ａ、１６４２ａ は、第３及び第５内部電極層（即ち、第４内部電極層と上下に隣接した内部電極層）のリード１６３０ａ、１６５０ａ とは水平方向に各々隣接するように配置される。
【０１２２】
図２４に示す第８内部電極層１６８０の第３リード１６８１ａは、隣り合うブロック（ＮＢ）の第１内部電極層１６１０（ＮＢ）のリード１６１０ａ（ＮＢ）と水平方向に隣接するように配置される。また第８内部電極層１６８０の第４リード１６８２ａは第７内部電極層１６７０のリード１６７０ａと水平方向に隣接するように配置される。従って、第８内部電極層１６８０のリード１６８１ａ、１６８２ａは、第１及び第７内部電極層（即ち、第８内部電極層と上下に隣接した内部電極層）のリード１６１０ａ（ＮＢ）、１６７０ａとは水平方向に各々隣接するように配置される。
【０１２３】
結局、キャパシタの全体内部構造によって、上下に隣接した互いに異なる極性の電極プレートのリードは常に水平方向に互いに隣接するように配置される。これにより、隣接した異なる極性のリード間の磁束相殺によって、キャパシタのＥＳＬが減少するようになる。また各々の内部電極層が僅か１つまたは２つのリードのみを有するので、キャパシタのＥＳＲが過度に小さい値となることなく大体適切な値にすることができる。
【０１２４】
それだけでなく、分割スロットを有する内部電極層１６４０、１６８０の間に分割されていない内部電極層１６１０、１６２０、１６３０、１６５０、１６６０、１６７０を配置することによって、加圧及び焼成段階において印加圧力の均一性を確保しデラミネーション現象を大きく抑制できるようになる。
【０１２５】
図２５は図２４の変形例に該当する積層型チップキャパシタの内部電極構造を示す。図２５の実施形態は、図２４の内部電極構造において同一平面上の分割された２つの電極プレート（電極プレート１６４１と１６４２、電極プレート１６８１と１６８２）を一体に連結させた構造に該当する。
【０１２６】
図２５を参照すると、第１乃至第８内部電極層１６１０、１６２０、１６３０、１６４０'、１６５０、１６７０、１６８０'は順次に積層され一つのブロックを成す。各々の内部電極層は非分割の一つの電極プレートから成っており、上記各々の電極プレートは上記外部電極への電極プレートの接続を提供するリードを有する。
【０１２７】
第４内部電極層１６４０’及び第８内部電極層１６８０'の各々はキャパシタ本体の両側面にそれぞれ延伸する計２つのリード（リード１６４１ａと１６４２ａ、リード１６８１ａと１６８２ａ）を有し、他の第１乃至第３内部電極層１６１０〜１６３０、及び第５乃至第７内部電極層１６５０〜１６７０の各々は僅か１つのみのリード（リード１６１０ａ〜１６３０ａ、リード１６５０ａ〜１６７０ａ）を有する。
【０１２８】
第１乃至第３内部電極層１６１０〜１６３０のリード１６１０ａ〜１６３０ａは水平方向に沿って順次に隣接するように配置され、同じく第５乃至第７内部電極層１６５０〜１６７０のリード１６５０ａ〜１６７０ａも水平方向に沿って順次に隣接するように配置される。
【０１２９】
また第４内部電極層１６４０'のリード１６４１ａは第３内部電極層１６３０のリード１６３０ａと水平方向に隣接するように配置され、第４内部電極層１６４０'のリード１６４２ａは第５内部電極層１６５０のリード１６５０ａと水平方向に沿って隣接するように配置される。
【０１３０】
また第８内部電極層１６８０'のリード１６８１ａは隣り合うブロック（ＮＢ）の第１内部電極層１６１０（ＮＢ）のリード１６１０ａ（ＮＢ）と水平方向に隣接するように配置され、第８内部電極層１６８０'のリード１６８２ａは第７内部電極層１６７０のリード１６７０ａと水平方向に隣接するように配置される。
【０１３１】
結局、キャパシタの全体内部構造によって、上下に隣接した互いに異なる極性の電極プレートのリードは常に水平方向に互いに隣接するように配置されている。従って、ＥＳＬの増加要因を抑制することができる。また各々の内部電極層が僅か１つまたは２つのリードのみを有するので、キャパシタのＥＳＲが過度に小さい値となることなく大体適切な値とすることができる。
【０１３２】
それだけでなく、各内部電極層は一つの電極プレート（非分割の一体の電極プレート）から成っているので、製造工程上、段差（または厚さの差）の発生が少なく段差による悪影響が減少される。分割スロットによるキャパシタンスの減少がないので、より高いキャパシタンス値を示す。
【０１３３】
本発明は上述した実施形態及び添付された図面によって限定されるものではなく、添付された請求範囲によって限定し、請求範囲に記載された本発明の技術的思想を外れない範囲内において多様な形態の置換、変形及び変更が可能であることは、当該技術分野の通常の知識を有する者にとって自明である。例えば、本発明の積層型キャパシタに採用され得る内部電極の形状や外部電極の数は前述した実施形態と異なってもよいことは勿論である。
【符号の説明】
【０１３４】
１００、２００ 積層型チップキャパシタ
１２０、２２０ キャパシタ本体
１３１〜１３８、２３１〜２４０ 外部電極
１０００〜１００２、１００４〜１００８、２０００、２００１、３００１、４０００
、４００１ 誘電体層
１０１０ 内部電極層
１０１１、１０１２ 電極プレート
１０１１ａ、１０１２ａ リード
【技術分野】
【０００１】
本発明は、積層型チップキャパシタに関し、特に等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｉｎｄｕｃｔａｎｃｅ）を減少させながら適した等価直列抵抗（ＥＳＲ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｒｅｓｉｓｔａｎｃｅ）を維持する積層型チップキャパシタに関する。
【背景技術】
【０００２】
高周波回路の容量性部品として積層型チップキャパシタが広く使用されている。積層型チップキャパシタは、特に半導体集積回路（ＬＳＩ）の電源回路内に配置されるデカップリングキャパシタに有用に使用できる。電源回路を安定化させるために、積層型チップキャパシタはより低いＥＳＬ値を有しなければならない。こういったニーズは電子装置の高周波、高電流化の傾向によってさらに増えてきている。電源回路の安全性は積層型チップキャパシタのＥＳＬのみならず、ＥＳＲにも依存する。ＥＳＲが極小値になると、電源回路の安全性が弱化され共振発生時に電圧が急激に変動してしまう。そのため、ＥＳＲは適した値を維持することが好ましい。
【０００３】
ＥＳＬ減少のために、特許文献１は、互いに異なる極性を有する第１内部電極と第２内部電極のリードを相互に隣接して指を組ませた配列（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ ａｒｒａｎｇｅｍｅｎｔ）で配置させる方案を提案している。図１ａは従来の積層型チップキャパシタの内部電極の構造を示す分解斜視図であり、図１ｂは図１ａの積層型チップキャパシタの外形を示す斜視図である。
【０００４】
図１ａを参照すると、誘電体層１１ａ、１１ｂ上には内部電極１４が形成されている。誘電体層１１ａ、１１ｂが繰り返して交互に積層されることによりキャパシタ本体２０が形成される。内部電極１４は互いに異なる極性を有する第１内部電極１２と第２内部電極１３に分けられる。第１内部電極１２と第２内部電極１３とは一つのブロックを成し、このブロックが継続して繰り返し積層される。各々の内部電極１２、１３はリード１６、１７を介して外部電極（３０；３１、３２）に連結される（図１ｂ参照）。第１内部電極１２のリード１６は第２内部電極１３のリード１７と隣接して指を組ませた配列で配置されている。隣接したリードに供給される電圧の極性が異なるため、外部電極から流れる高周波電流によって発生された磁束が隣接したリードの間で相殺され、これによりＥＳＬが減少される。
【０００５】
また、各々の内部電極（１２または１３）は、４つのリード（１６または１７）を有する。上記４つのリードにおいて発生する抵抗は相互並列に連結されるため、キャパシタ全体の抵抗は非常に低くなる。その結果、キャパシタのＥＳＲは小さくなりすぎてしまう。ＥＳＲが小さすぎると、ターゲットインピーダンスを満足させ難く、電源回路の不安定をもたらす。
【０００６】
ＥＳＲが小さくなりすぎるのを防止するために、特許文献２は一つの内部電極に一つのリードのみを使用する方案を提案している。しかし、特許文献２によると、上下に（積層方向に）隣接した内部電極に流れる電流の方向が一部の内部電極においては同じになる。これにより、上記一部隣接した内部電極の間においては磁束が相殺できない。その結果、ＥＳＬが大きくなる恐れがある。
【特許文献１】米国特許第５、８８０、９２５号
【特許文献２】米国特許第６、４４１、４５９号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記した問題点を解決するためのもので、その目的は電源回路の不安定性を防止するのに適したＥＳＲ値を維持することができるばかりでなく、より減少されたＥＳＬを有する積層型チップキャパシタを提供することである。
【課題を解決するための手段】
【０００８】
上述した技術的課題を達成するために、本発明の第１の形態による積層型チップキャパシタは、複数の誘電体層が積層されて形成されたキャパシタ本体と、上記キャパシタ本体内において上記誘電体層によって互いに分離されて配置され、同一平面上に配置された少なくとも１つの電極プレートを各々含み、上記キャパシタ本体の外面に向かって延伸する僅か１つ又は２つのリードを各々有する複数の内部電極層と、上記キャパシタ本体の外面に形成され上記リードを介して上記電極プレートと電気的に接続された複数の外部電極とを含み、上下（積層方向）に誘電体層を介して連続配置された複数の内部電極層が一つのブロックを成し、そのブロックが繰り返し積層しており、上記電極プレートの各々は上記キャパシタ本体の外面の一面に引き出されるリードを１つずつ有しており、上記キャパシタ本体の一面に引き出されるリードはブロックの積層された方向に沿ってジグザグ状に配置され、上下に隣接した互いに異なる極性の電極プレートのリードは、常に積層方向に対して垂直な水平方向に互いに隣接するように配置されている。
【０００９】
本発明の実施形態によると、上記積層型チップキャパシタは少なくとも６つの外部電極を含むことができる。
【００１０】
本発明の一実施形態によると、上記積層型チップキャパシタは８端子キャパシタである。この場合、上下に連続配置された６つの内部電極層が一つのブロックを成し、そのブロックを繰り返し積層させることができる。
【００１１】
上記ブロックを備えた上記８端子キャパシタにおいて、上記キャパシタ本体の外面の一面には第１乃至第４外部電極をこの順に順次配置させることができる。また、上記一つのブロック内には、上記キャパシタ本体の上記一面に引き出されるリードを各々１つずつ有する第１乃至第６電極プレートをこの順に順次積層させることができる。また、上記第１乃至第４電極プレートのリードは、上記第１乃至第４外部電極に各々接続するように配置され、上記第５電極プレートのリードは上記第３外部電極に接続するように配置され、上記第６電極プレートのリードは上記第２外部電極に接続するように配置させることができる。こうしたリード配置によって、上記キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置される。
【００１２】
本発明の他の実施形態によると、上記積層型チップキャパシタは１０端子キャパシタであるとできる。この場合、上下に連続配置された８つの内部電極層が一つのブロックを成し、そのブロックを繰り返し積層させることができる。
【００１３】
上記ブロックを備える上記１０端子キャパシタにおいて、上記キャパシタ本体の外面の一面には第１乃至第５外部電極を順次配置させることができる。また、上記一つのブロック内には、上記キャパシタ本体の上記一面に引き出されるリードを各々１つずつ有する第１乃至第８電極プレートを順次積層させることができる。また、上記第１乃至第５電極プレートのリードは上記第１乃至第５外部電極に各々接続するように配置され、上記第６電極プレートのリードは上記第４外部電極に接続するように配置され、上記第７電極プレートのリードは上記第３外部電極に接続するように配置され、上記第８電極プレートのリードは上記第２外部電極に接続するように配置させることができる。こうしたリード配置によって、上記キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置される。
【００１４】
本発明の実施形態によると、同一の外部電極に接続される上下に隣接するリードを、それらのリードが一定の角を成しながら相異なる方向に延伸するように配置させることができる。好ましくは、上記同一の外部電極に接続される互いに隣接したリードは、互いに４５乃至１３５度の角度を成しながら互いに異なる方向に延伸される。
【００１５】
本発明の実施形態によると、上記各々の内部電極層は分割スロットによって同一平面上の複数の電極プレートに分割されており、上記各々の電極プレートは上記外部電極への接続を提供するリードを有させることができる。この場合、上記各々の電極プレートに僅か１つのリードを有させることができる。
【００１６】
上記各々の内部電極層は、分割スロットによって同一平面上において複数の、例えば２つの電極プレートに分割され得る。同一平面上の上記２つの電極プレートは、互いに異なる極性を有するとすることができる。これと異なって、同一平面上の上記２つの電極プレートは同一の極性を有することもできる。
【００１７】
本発明の一実施形態によると、上記分割スロットは上記キャパシタ本体の長手方向に平行に延伸して配置されている。
【００１８】
本発明の他の実施形態によると、上記内部電極層の分割スロットは上記キャパシタ本体の対角線方向に延伸させることができる。この場合、上下に隣接した内部電極層の上記分割スロットを、互いに異なる対角線方向に延伸して配置され得る。
【００１９】
本発明のさらに他の実施形態によると、上下に隣接した内部電極層の分割スロットを、互いに直交するように配置することができる。例えば、上記キャパシタ本体の長手方向に平行に延伸する分割スロットが配置された内部電極層と上記キャパシタ本体の長手方向に直交して延伸する分割スロットが配置された内部電極所とを積層方向に交互に配置し得る。
【００２０】
同一平面上の上記複数の電極プレートが、互いに同一面積を有することができる。他の方案として、同一平面上の上記複数の電極プレートが、互いに異なる面積を有することができる。この場合、上下に隣接した内部電極層の上記分割スロットの面内位置が互いに異なるように配置し得る。これと異なって、上下に隣接した内部電極層の上記分割スロットの面内位置を、互いに同一になるように配置させることもできる。
【００２１】
本発明の一実施形態によると、上記各々の電極プレートには、上記電極プレート内の電流の流れを変更するように上記電極プレートの一側面から中心側に延伸する非分割スロットを形成することができる。上記分割スロットと非分割スロットは、上記キャパシタ本体の長手方向に互いに平行に延伸され得る。好ましくは、上下に隣接した電極プレートそれぞれの非分割スロットの電極プレートにおける面内位置を互いに一致させる。このように上下に隣接した非分割スロットの面内位置が一致することによって、非分割スロットによる容量損失を減少させることが可能である。好ましくは、同一平面上の２つの電極プレートの互いに隣接する領域において、互いに逆方向に電流が流れる。好ましくは、上下に隣接した電極プレートには互いに逆方向に電流が流れる。
【００２２】
本発明の実施形態によると、上記各々のブロック内では、少なくとも一つの内部電極層が分割スロットによって同一平面上の複数の電極プレートに分割されており、上記各々の電極プレートは上記外部電極への接続を提供するリードを有することができる。
【００２３】
上記分割された内部電極層の電極プレートの各々は、上記外部電極への接続を提供する僅か１つのリードを有することができる。上記分割スロットは、上記積層型チップキャパシタ本体の長手方向に延伸させることができる。
【００２４】
上記積層型チップキャパシタは８端子キャパシタであってもよい。この場合、上記各々のブロックは上下に連続配置された６つの内部電極層から成り、上記各々のブロック内において上記６つの内部電極層のうち３つの内部電極層の各々は、上記分割スロットによって２つの電極プレートに分割され得る。
【００２５】
上記８端子キャパシタにおいて、上記各々のブロックは順次配置される第１乃至第６内部電極層によって構成することができる。また、上記第１、３及び５内部電極層の各々は分割スロットによって２つの電極プレートに分割され、上記分割された内部電極層の電極プレートの各々は僅か１つのリードを有することができる。また、上記第２、４及び６内部電極層の各々は分割されることなく２つのリードを有することができる。
【００２６】
本発明の実施形態によると、上記各々の内部電極層は分割されない非分割の１つの電極プレートから成っており、上記各々の電極プレートは上記外部電極への接続を提供するリードを有することができる。
【００２７】
この場合、上記各々の電極プレートは上記キャパシタ本体の対向する両側面にそれぞれ引き出された２つのリードを有し、上記両側面の各一側面に引き出されるリードは積層方向に沿ってジグザグ状に配置され得る。
【００２８】
上記積層型チップキャパシタは８端子キャパシタとすることができる。この場合、上下に連続配置された第１乃至第６内部電極層が一つのブロックを成し、そのブロックが繰り返し積層され得る。
【００２９】
上記８端子キャパシタにおいて、上記キャパシタ本体の外部の一面には第１乃至第４外部電極を順次配置させることができる。また、上記第１乃至第６内部電極層に上記キャパシタ本体の一面に引き出される第１乃至第６リードをそれぞれ有させることができる。また、上記第１乃至第４リードを上記第１乃至第４外部電極に各々接続されるように配置させることができる。また、上記第５リードは上記第３外部電極に接続するように配置させ、上記第６リードは上記第２外部電極に接続するように配置させることができる。
【００３０】
上記積層型チップキャパシタは１０端子キャパシタとすることができる。この場合、上下に連続配置された第１乃至第８内部電極層が一つのブロックを成し、そのブロックが繰り返し積層され得る。
【００３１】
上記１０端子キャパシタにおいて、上記キャパシタ本体の一面には第１乃至第５外部電極が順次配置される。また、上記第１乃至第８内部電極層は上記キャパシタ本体の一面に引き出される第１乃至第８リードを各々有することができる。上記第１乃至第５リードは上記第１乃至第５外部電極に各々接続するように配置させることができる。上記第６リードは上記第４外部電極に接続するように配置させ、上記第７リードは上記第３外部電極に接続するように配置させ、上記第８リードは上記第２外部電極に接続するように配置させることができる。
【００３２】
本発明の第２実施形態による積層型チップキャパシタは、複数の誘電体層が積層されて形成されたキャパシタ本体と、上記キャパシタ本体内において上記誘電体層によって互いに分離されて配置され、同一平面上の少なくとも１つの電極プレートを各々含み、上記キャパシタ本体の外面に向かって延伸する僅か１つ又は２つのリードを各々有する複数の内部電極層と、上記キャパシタ本体の外面に形成され上記リードを介して上記電極プレートと電気的に接続された複数の外部電極とを含み、上下に連続配置された複数の内部電極層が一つのブロックを成し、そのブロックが繰り返し積層しており、上下に隣接した互いに異なる極性の電極プレートのリードは常に水平方向に沿って互いに隣接するように配置される。
【００３３】
本発明の実施形態によると、上記積層型チップキャパシタは８端子キャパシタであるとできる。この場合、上記各々のブロックは順次配置される第１乃至第８内部電極層から構成することができる。また、上記第４及び第８内部電極層の各々は上記キャパシタ本体の両側面にそれぞれ延伸する２つのリードを有することができる。また、上記第１及び第３内部電極層と、上記第５及び第７内部電極層の各々は僅か１つのリードを有することができる。
【００３４】
上記８端子キャパシタにおいて、上記第４内部電極層は上記キャパシタの一側面に延伸する第１リードと、上記一側面に対向する他側面に延伸する第２リードとを有し、第８内部電極層は上記一側面に延伸する第３リードと、上記他側面に延伸する第４リードとを有することができる。また、上記第１リードは上記第３内部電極層のリードと水平方向に隣接するように配置され、上記第２リードは上記第５内部電極層のリードと水平方向に隣接するように配置させることができる。また、上記第３リードは隣り合うブロックの第１内部電極層のリードと水平方向に隣接するように配置され、上記第４リードは上記第７内部電極層のリードと水平方向に隣接するように配置させることができる。
【００３５】
本発明の実施形態によると、上記第４内部電極層を分割スロットによって上記第１リードを有する一電極プレートと、上記第２リードを有する他電極プレートとに分割することができる。また、上記第８内部電極層を分割スロットによって上記第３リードを有する一電極プレートと、上記第４リードを有する他電極プレートとに分割することができる。また、上記第１乃至第３内部電極層と第５乃至第７内部電極層は、各々分割されることなく僅か１つのリードを有することができる。
【００３６】
本発明の他の実施形態によると、上記各々の内部電極層は分割されない１つの電極プレートから成っており、上記各々の電極プレートは上記外部電極への接続を提供するリードを有することができる。
【００３７】
本発明の実施形態によると、各々の内部電極層が僅か１つまたは２つのリードを有する。これによりＥＳＲが過度に小さくなることを防止することができる。しかも、上下に隣接した相違する極性の電極プレートのリードは、常に水平方向に互いに隣接するように配置されている。これによりＥＳＬの増加要因が抑制できる。
【００３８】
本明細書において、「分割スロット」とは内部電極層を物理的に分離するスリット部のことをいい、「非分割スロット」とは内部電極層を物理的に分離しないスリット部のことを言う。
【発明の効果】
【００３９】
本発明によれば、キャパシタのＥＳＲが過度に小さくなることを防止し、ＥＳＬがより減少される。これにより、電源回路の安全性が向上し、ターゲットインピーダンスが満足され、パワーネットワークの安定的設計が可能となる。しかも、非分割スロットの長さを調節することで、ＥＳＲを容易に制御できるようになる。
【図面の簡単な説明】
【００４０】
【図１ａ】従来の積層型チップキャパシタの内部電極構造を示す分解斜視図である。
【図１ｂ】図１ａの積層型チップキャパシタの外形を示す斜視図である。
【図２】本発明の一実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図３】図２のリード配置を説明するための平面図（ａ）及び側面図（ｂ）である。
【図４】本発明の他の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図５】本発明の実施形態（ａ）及び従来例（ｂ）による積層型チップキャパシタにおいてキャパシタ本体の一面に引き出されるリードの配置を示す側面図である。
【図６】本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図７】図６の内部電極形状の一部を示す部分拡大図である。
【図８】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図９】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１０】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１１】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１２】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１３】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１４】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１５】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１６】本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図１７】図６の内部電極形状の一部を示す部分拡大図である。
【図１８】本発明の実施形態による８端子積層型チップキャパシタの外形を示す斜視図である。
【図１９】本発明の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図２０】本発明の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図２１】図２０の積層型チップキャパシタにおいてキャパシタ本体の一面に引き出されるリードの配置を示す側面図である。
【図２２】図２０の変形例による積層型チップキャパシタの内部電極構造を示す平面図である。
【図２３】本発明の実施形態による１０端子積層型チップキャパシタの外形を示す斜視図である。
【図２４】本発明の他の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【図２５】本発明の他の実施形態による積層型チップキャパシタの内部電極構造を示す平面図である。
【発明を実施するための最良の形態】
【００４１】
以下、添付された図面を参照して本発明の実施形態を説明する。しかし、本発明の実施形態は様々な異なる形態に変形されることができ、本発明の範囲が以下に説明する実施形態に限定されない。本発明の実施形態は本発明の分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面の要素等の形状および大きさなどはより明確な説明のために誇張され得、図面上の同一な符号で示される要素は同じ要素である。
【００４２】
図２乃至図１７は、本発明の諸実施形態による積層型チップキャパシタの内部電極構造を示す。図２乃至図１７の内部電極構造を使用するキャパシタは、８端子キャパシタ（外部電極が８つである）に該当し、このような８端子キャパシタの外形が図１８に示されている。
【００４３】
先ず、図１８を参照すると、キャパシタ１００はキャパシタ本体１２０と、その本体１２０の外面に形成された８つの外部電極１３１、１３２、１３３、１３４、１３５、１３６、１３７、１３８を含む。キャパシタ本体１２０は複数の誘電体層が積層されることにより形成される。そのキャパシタ本体１２０中には複数の内部電極層が上記誘電体層によって分離されて配置されている。本体１２０の対向する２側面の各々には互いに異なる極性の外部電極が交互に配置されている。このような８端子キャパシタ１００の内部構造の例等が図２乃至図１７に示されている。
【００４４】
図２を参照すると、それぞれ誘電体層１０００上に形成された６つの内部電極層１０１０、１０２０、１０３０、１０４０、１０５０、１０６０は順次積層され一つのブロックを形成する。即ち、６つの内部電極層１０１０〜１０６０が順次配置されることによって（図２の一点鎖線の矢印参照）、周期的な積層構造の基本単位（ブロック）を成す。このブロックが繰り返し積層されることにより、キャパシタ本体（図１８の図面符号１２０参照）が形成される。図２では、内部電極層１０１０から始まる６つの連続した内部電極層１０１０、１０２０、１０３０、１０４０、１０５０、１０６０を一つのブロック（点線）に設定しているが、ブロックの出発点は任意的に決めることができる。例えば、内部電極層１０２０から始まる６つの連続した内部電極層１０２０、１０３０、１０４０、１０５０、１０６０、１０１０を一つのブロックに設定することもできる。どの内部電極層を出発点としてブロックを設定しても一つのブロックは６つの連続した内部電極層から成る。
【００４５】
各々の内部電極層１０１０、１０２０、１０３０、１０４０、１０５０、１０６０は分割スロットによって同一平面上にある２つの電極プレート（１０１１と、１０１２、１０２１と１０２２、１０３１と１０３２、１０４１と１０４２、１０５１と１０５２、１０６１と１０６２）に分割される。図示されているように、同一平面上の、つまり同一の内部電極層内に設定された２つの電極プレート１０１１、１０１２〜１０６１、１０６２は、互いに互いに異なる極性を有している。例えば、電極プレート１０１１はプラス（＋）の極性を有し、電極プレート１０１２はマイナス（−）の極性を有する。分割スロットはキャパシタの長手方向（Ｌ）に平行して（即ち、幅方向（Ｗ）に垂直に）内部電極層の中心部を横切ることによって、同一平面上の２つの電極プレートは互いに略同じ面積を有する。例えば、内部電極層１０１０は長手方向（Ｌ）に平行に延伸して配置された分割スロットによって互いに同一の面積を有する２つの電極プレート１０１１、１０１２に分割される。内部電極層１０１０〜１０６０の積層する方向で互いに対向する（即ち、誘電体層を挟んで上下に隣接するように配置された）相違する極性の電極プレート（例えば、電極プレート１０１１と電極プレート１０２１）は一つのキャパシタ要素（ｃａｐａｃｉｔｉｖｅ ｅｌｅｍｅｎｔ）を構成する。
【００４６】
図２に示すように、各々の電極プレート１０１１、１０１２、１０２１、１０２２、１０３１、１０３２、１０４１、１０４２、１０５１、１０５２、１０６１、１０６２は、それぞれ一つのリード１０１１ａ、１０１２ａ、１０２１ａ、１０２２ａ、１０３１ａ、１０３２ａ、１０４１ａ、１０４２ａ、１０５１ａ、１０５２ａ、１０６１ａ、１０６２ａを有する。このリード１０１１ａ〜１０６２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供し、内部電極層１０１０〜１０６０を外部電極１３１〜１３８に電気的に接続させる。
【００４７】
このように各々の内部電極層が２つの電極プレートに分割されると共に各々の電極プレートが僅か１つのリードのみを有することによって、キャパシタのＥＳＲが過度に低下される現象を効果的に防止することができる。即ち、内部電極層が２つの電極プレートに分割されることにより電流経路の面積が相対的に減少して内部電極層を流れる電流の抵抗値を増加させる。また、各々の電極プレートが僅か１つのリードのみを有するため、多数個のリードが並列接続されることで発生する抵抗の急激な低下を防止することが可能である。これによりキャパシタは適切なＥＳＲを維持することができ、過度に低いＥＳＲによる電源回路の不安定性を防止することができる。
【００４８】
また、上下に（即ち、内部電極層１０１０〜１０６０の積層方向に）隣接した相違する極性の電極プレート（例えば、電極プレート１０１１と１０２１）のリード（例えば、リード１０１１ａと１０２１ａ）は、常に水平方向（積層方向に対して垂直な方向）に互いに隣接するように配置される。即ち、上下に隣接した相違する極性の電極フレートのリードは常に、互いに隣接して配置された外部電極に接続される。例えば、リード１０１１ａとリード１０２１ａは互いに隣接して配置された、互いに異なる極性の外部電極１３１と外部電極１３２に各々接続するように配置される。
【００４９】
このように相違する極性のリードが上下及び水平方向に隣接するように配置されることによって、その隣接するように配置されたリードには互いに異なる方向の電流（特に、反対方向の電流）が流れるようになる。これにより、電流によって発生する磁束が互いに相殺されて寄生インダクタンスが減少し、キャパシタのＥＳＬがより低くなる。つまり、上記適したＥＳＲ値の維持と共に、さらに低減されたＥＳＬによって、電源回路の安全性がより向上する。
【００５０】
図３は、図２のリード等の配置形態を説明するための平面図（ａ）及び側面図（ｂ）である。図３（ｂ）の側面図は、図３（ａ）の側面（ａ）に向かってみた側面図に該当する。図３を参照すると、キャパシタ本体の一面（Ａ）に引き出されるリード１０１１ａ、１０２１ａ、１０３１ａ、１０４１ａ、１０５１ａ、１０６１ａは、積層方向に沿ってジグザグ状に配置されていることが分かる（特に、図３（ｂ）の点線参照）。
【００５１】
具体的に説明すると、キャパシタ本体の一面（Ａ）には第１乃至第４外部電極１３１〜１３４がこの順で積層方向に対して垂直な方向に（図３（ａ）では左側から右側に順次に）配置されている。また、一つのブロック内には、上記一面（Ａ）に引き出されるリードを１つずつ有している、第１乃至第６電極プレート１０１１、１０２１、１０３１、１０４１、１０５１、１０６１とが順次に積層されている（図２参照）。図３に示すように、第１乃至第４電極プレート１０１１、１０２１、１０３１、１０４１のリード１０１１ａ、１０２１ａ、１０３１ａ、１０４１ａは第１乃至第４外部電極１３１、１３２、１３３、１３４に各々接続するように配置される。また、第５電極プレート１０５１のリード１０５１ａは第３外部電極１３３に接続するように配置される。第６電極プレート１０６１のリード１０６１ａは第２外部電極１３２に接続するように配置される。このようなリード配置が各ブロック毎に繰り返されることにより、キャパシタ本体の一面に引き出されるリード等は積層方向に沿ってジグザグ状に配置される。上記一面（Ａ）に対向する面に引き出されるリード等も同様にジグザグ状に配置されることが分かる（図２参照）。
【００５２】
上記のリード１０１１ａ〜１０６１ａのジグザグ状配置は、上下（積層方向）に隣接した同一極性のリード間の相互インダクタンスを減少させる利点を提供する。図（３ｂ）に示すように、同一の外部電極に接続される上下に隣接したリード間の平均距離は、２つの誘電体層の厚さより大きい。例えば、外部電極１３１に接続される、誘電体層１０００を介して上下に隣接したリード１０１１ａ間の距離は略６層分の誘電体層１０００の厚さ（Ｄ）に該当する。ここで「上下に隣接したリード」は、同一の外部電極に接続する異な複数のリードのうち、積層方向の距離が最短であるリードの組になる。このように上下に隣接した同一極性のリード間の距離が大きくなると、これらの間の磁気的結合による強い相互インダクタンスは減少されるか、抑制される。これによりキャパシタのＥＳＬはより一層低減される。
【００５３】
図４は、本発明の他の実施形態による内部電極構造を示す。図４に示された実施形態は、同一平面上の２つの電極プレートが同一の極性を有するという点で前述した図２の実施形態と異なる。
【００５４】
図４を参照すると、それぞれ誘電体層１００１上に形成された６つの内部電極層１１１０〜１１６０は順次に積層され一つのブロックを形成する。このブロックは繰り返し積層されることで、キャパシタ本体（図１８に示したキャパシタ本体１２０参照）が形成される。
【００５５】
誘電体層１００１上に形成された各々の内部電極層１１１０、１１２０、１１３０、１１４０、１１５０、１１６０は、分割スロットによって同一平面上にある２つの電極プレート（例えば、電極プレート１１１１と１１１２）に分割される。互いに対向する相違する極性の電極プレート（例えば、電極プレート１１１１と１１２１）は、一つのキャパシタ要素（ｃａｐａｃｉｔｉｖｅ ｅｌｅｍｅｎｔ）を構成する。各々の電極プレートは僅か１つのリード１１１１ａ〜１１６２ａのみを有する。このリード１１１１ａ〜１１６２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供し、内部電極層１１１０〜１１６０を外部電極１３１〜１３８に電気的に接続させる。本実施形態でも、キャパシタ本体の一面に引き出されるリード（例えば、リード１１１１ａ、１１２１ａ、１１３１ａ、１１４１ａ、１１５１ａ、１１６１ａ）は積層方向に沿ってジグザグ状に配置される（図５（ａ）参照）。
【００５６】
図５（ａ）は図４のキャパシタにおいてキャパシタ本体の一面に引き出されるリードの配置を示し、図５（ｂ）は従来例による積層型チップキャパシタにおいてキャパシタ本体の一面に引き出されるリードの配置を示す。
【００５７】
図４及び図５（ａ）を参照すると、キャパシタ本体１２０の一面に第１乃至第４外部電極１３１〜１３４が順次配置されている。第１乃至第６内部電極層１１１０、１１２０、１１３０、１１４０、１１５０、１１６０は、上記本体一面に引き出される第１乃至第６リード１１１１ａ、１１２１ａ、１１３１ａ、１１４１ａ、１１５１ａ、１１６１ａを各々有する（つまり、各内部電極層はキャパシタ一面に引き出しされるリードを１つずつ有する）。第１乃至第４リード１１１１ａ、１１２１ａ、１１３１ａ、１１４１ａは第１乃至第４外部電極１３１、１３２、１３３、１３４に各々接続するように配置される。また第５リード１１５１ａは第３外部電極１３３に接続するように配置され、第６リード１１６１ａは第２外部電極１３２に接続するように配置される。このようなリードの配置構造が繰り返されることで、本体一面に引き出しされたリード１１１１ａ〜１１６１ａは積層方向に沿ってジグザグ状に配置される（図５（ａ）の点線参照）。
【００５８】
上記説明したリード１１１１ａ〜１１６１ａのジグザグ状の配置は、上下に隣接した同一極性のリード間の相互インダクタンスを減少させる利点を提供する。図５（ａ）に示すように、同一外部電極に接続される上下に隣接したリード間の平均距離は２つの誘電体層の厚さより大きい。例えば、外部電極１３１に接続される上下に隣接したリード１１１１ａ間の距離は略６層分の誘電体層の厚さ（Ｄ）に該当する。このように上下に隣接した同一極性のリード間の距離が大きくなると、これらの間の磁気的結合による強い相互インダクタンスは減少されるか抑制される。これによりキャパシタのＥＳＬはより一層低減される。
【００５９】
これに反して、従来のキャパシタは上記説明したリードのジグザグ状の配置を有していない。そのため、従来のキャパシタ（図１ａ及び図１ｂ参照）では、図５（ｂ）に示されたように、同一の外部電極に接続される上下に隣接したリード間の平均距離は比較的短い。例えば、外部電極３１に接続される上下に隣接したリード１６間の距離は僅か２層分の誘電体層の厚さ（ｄ）に過ぎない。従って、同一極性のリード間の強い相互インダクタンスにより、本実施形態に比べＥＳＬが相対的に大きい。
【００６０】
本実施形態によると、各々の内部電極層が２つの電極プレートに分割されると共に各々の電極プレートが僅か１つのリードのみを有することで、キャパシタのＥＳＲが過度に低くなる現象と、これによる電源回路の不安定性を効果的に防止することができる。
【００６１】
また、上下に隣接した相違する極性の電極プレート（例えば、電極プレート１１１１と１１２１）のリード（例えば、リード１１１１ａと１１２１ａ）は常に水平方向（積層方向に対して垂直な方向）に互いに隣接するように配置される。従って、その隣接して配置されたリード（例えば、１１１１ａと１１２１ａ）には互いに異なる方向の電流（特に反対方向の電流）が流れるようになり、磁束が互いに相殺される。つまり、適したＥＳＲ値の維持と共に、低減されたＥＳＬにより電源回路の安全性を向上することができるようになる。さらに、上記説明したリードのジグザグ状の配置により、ＥＳＬの低減効果はさらに大きくなる。
【００６２】
図６は、本発明のさらに他の実施形態による内部電極構造を示す。図６に示された実施形態は、同一の外部電極に接続される上下に隣接する２つのリード（例えば、リード１２１１ａと１２７１ａ、リード１２２１ａと１２６１ａ、リード１２３１ａと１２５１ａ、リード１２３２ａと１２５２ａ、など）は、角を成しながら互いに異なる方向に延伸している。「２つのリードが成す角」とは、それぞれのリードを積層方向に対して垂直な平面上にそれぞれ投影した線がなす角をいう。この実施形態でも、図４の実施形態と同様に同一平面上の２つの電極プレート（例えば、電極プレート１２１１と１２１２）は同一の極性を有する。
【００６３】
図６を参照すると、それぞれ誘電体層１００２上に形成された１２の内部電極層１２１０、１２２０、１２３０、１２４０、１２５０、１２６０、１２７０、１２８０、１２９０、１３００、１３１０、１３２０は順次積層され一つのブロックを形成する。このブロックが繰り返し積層されることで、キャパシタ本体（図１８に示したキャパシタ本体１２０参照）が形成される。
【００６４】
誘電体層１００２上に形成された各々の内部電極層１２１０、１２２０、１２３０、１２４０、１２５０、１２６０、１２７０、１２８０、１２９０、１３００、１３１０、１３２０は分割スロットによって同一平面上にある２つの電極プレート（例えば、電極プレート１２１１と１２１２）に分割される。互いに対向する異なる極性の電極プレート（例えば、電極プレート１２１１と１２２１）は一つのキャパシタ要素（ｃａｐａｃｉｔｉｖｅ ｅｌｅｍｅｎｔ）を構成する。各々の電極プレートは僅か１つのリード１２１１ａ〜１３２２ａのみを有する。このリード１２１１ａ〜１３２２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供し、内部電極層１２１０〜１３２０を外部電極１３１〜１３８に電気的に接続する。
【００６５】
特に本実施形態において、同一の外部電極に接続される、上下（積層方向）に隣接したリード（例えば、リード１２１１ａと１２７１ａ、リード１２２１ａと１２６１ａ、リード１２３１ａと１２５１ａ、リード１２３２ａと１２５２ａ、など）は互いに角度を成しながら延伸している。このような特徴は図７の部分拡大図でも明確に示されている。図７に示すように、外部電極１３１に接続される上下に隣接したリード１２１１ａと１２７１ａは、角度（α）を成しながら互いに異なる方向に延伸している。好ましくは、同一の外部電極に接続される隣接したリードが成す角度（α）は４５乃至１３５度である。
【００６６】
このように同一の外部電極に接続される上下に隣接したリード（例えば、リード１２１１ａと１２７１ａ）が角度を成しながら互いに異なる方向に延伸する場合、その隣接したリードを通して流れる電流は互いに異なる方向に流れるようになる。したがって、その隣接したリードの間において磁束が補強される現象を最小化する効果を得るようになり、同一の外部電極に接続される隣接したリードにおいて強い相互インダクタンスは発生されなくなる。結局、キャパシタのＥＳＬはより一層低減される。
【００６７】
この実施形態でも、前述した実施形態等と同様に、各々の内部電極層が２つの電極プレートに分割されると共に各々の電極プレートが僅か１つのリードのみを有することによって、キャパシタのＥＳＲが過度に低くなる現象と、これによる電源回路の不安定性を防止することができる。
【００６８】
また、上下に隣接した異なる極性の電極プレート（例えば、電極プレート１２１１と１２２１）のリード（例えば、リード１２１１ａと１２２１ａ）は、常に水平方向に互いに隣接するように配置される。従って、その隣接して配置されたリード（例えば、リード１２１１ａと１２２１ａ）には互いに異なる方向の電流が流れるようになり、磁束が互いに相殺される。結局、適したＥＳＲ値の維持と共に、低減されたＥＳＬは電源回路の安全性を向上させるようになる。
【００６９】
図８は本発明のさらに他の実施形態による内部電極構造を示す。図８に示された実施形態では、同一平面上の２つの電極プレートが互いに異なる面積を有する。特に、上下（積層方向）に隣接した内部電極層の分割スロットの面内位置は互いに異なっている。例えば、内部電極層１４１０の分割スロットが図面上、矩形の誘電体層１００４の下辺の近くに位置しているのに対し、内部電極層１４２０の分割スロットは図面上、誘電体層１００４の上辺の近くに位置している。また、内部電極層１４２０と隣接した内部電極層１４３０の分割スロットは図面上、誘電体層１００４の下辺の近くに位置している。こうした方式で、内部電極層が積層されることにより誘電体層１００４を介して上下に隣接する内部電極層の分割スロットは、その位置を互いに異にする。
【００７０】
このように上下に隣接した分割スロットの、内部電極層における位置を異なるように配置することによって、キャパシタ製造時に発生する恐れがあるデラミネーション（ｄｅｌａｍｉｎａｔｉｏｎ） 現象を大きく抑制することができる。デラミネーション現象はキャパシタの信頼性に悪影響を及ぼす要因として作用する。
【００７１】
上述した分割スロットの位置を除いては、図８に示された実施形態は、図４に示された実施形態と同じである。従って、図８の実施形態でも、各々の内部電極層が２つの電極プレート（例えば、電極プレート１４１１と１４１２）に分割されると共に各々の電極プレートが僅か１つのリードのみを有することによって、キャパシタのＥＳＲが過度に低くなる現象と、これによる電源回路の不安定性を効果的に防止することができる。
【００７２】
また、上下に隣接した異なる極性の電極プレートのリードは常に水平方向に互いに隣接するように配置されているので、ＥＳＬの増加要因を抑制することができる。図４の実施形態と同様に、キャパシタ本体の一面に引き出されるリードはジグザグ状に配置されている。図８において、図面符号１００４は誘電体層を、図面符号１４１０〜１４６０は内部電極層を、図面符号１４１１ａ〜１４６２ａはリードをそれぞれ示す。
【００７３】
図９は本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す。図９の実施形態では、一ブロック内の一部内部電極層は分割スロットによって分割されない。即ち、一ブロック内では分割されない内部電極層（例えば、内部電極層１５２０）が少なくとも一つ存在する。
【００７４】
図９を参照すると、それぞれ誘電体層１００５上に形成された６つの内部電極層が一つのブロックを成し、このブロック内には３つの内部電極層が分割スロットによって２つの電極プレートに各々分割されている。図９の内部電極構造は、１ブロック内で３つの内部電極層１５２０、１５４０、１５６０が分割されていない点を除いては、図４の内部電極構造と同じである。
【００７５】
具体的に説明すると、第１内部電極層乃至第６内部電極層１５１０〜１５６０が順次に配置され一つのブロックを成す。第１内部電極層１５１０と、第３内部電極層１５３０と、第５内部電極層１５５０と各々は分割スロットによって２つの電極プレート（例えば、電極プレート１５１１と１５１２）に分割される。上記各々の電極プレートは僅か１つのリード１５１１ａ、１５１２ａ、１５３１ａ、１５３２ａ、１５５１ａ、１５５２ａを有する。第２、４及び６内部電極層１５２０、１５４０、１５６０は、それぞれ分割されない一つの電極プレートから成っている。また、第２内部電極層１５２０、第４内部電極層１５４０、第６内部電極層１５６０の各々は、２つのリード（リード１５２１ａと１５２２ａ、リード１５４１ａと１５４２ａ、リード１５６１ａと１５６２ａ）を有する。
【００７６】
このように、分割スロットによって分割された内部電極層１５１０、１５３０、１５５０と分割されていない内部電極層１５２０、１５４０、１５６０とが交互に配置されることによって、製造工程中の加圧及び焼成段階において印加圧力の均一性を確保し、デラミネーション現象を防止することが可能となる。
【００７７】
本実施形態によると、６つの電極層から成る１ブロック内に少なくとも１つの電極層（ここでは、３つの電極層）が分割スロットによって２つの電極プレートに分割され、分割された内部電極層の各電極プレートは僅か１つのリードのみを有する。分割されていない内部電極層１５２０、１５４０、１５６０は各々僅か２つのリードのみを有する。従って、キャパシタのＥＳＲは過度に小さい値を有することなく大体適した値を有することができる。
【００７８】
また、図９に示すように、上下に隣接した異なる極性のリード（例えば、１５１１ａと１５２１ａ）は常に水平方向に互いに隣接するように配置されている。それだけでなく、キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置されている。従って、本実施形態の場合でも、ＥＳＬの増加要因を抑制することができる。
【００７９】
図１０は本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す。図１０の実施形態は、内部電極層を分割する分割スロットの延伸する方向を除いては、図４の実施形態と同じである。
【００８０】
図１０を参照すると、それぞれ誘電体層１００７上の各内部電極層１７１０〜１７６０の分割スロットは、矩形の誘電体層１００７の対角線方向に延伸している。それだけでなく、上下に隣接した内部電極層の分割スロットは互いに異なる対角線方向に延伸している。そのため、内部電極層が積層されることにより、上下に隣接する内部電極層における分割スロットはその位置を互いに異にする。
【００８１】
このように上下に隣接した分割スロットの延伸する対角線方向を変えることによって、加圧段階において印加圧力の均一性が確保できる。これにより、キャパシタ内部のデラミネーション現象を防止することができる。
【００８２】
本実施形態でも、各々の内部電極層（例えば、内部電極層１７１０）が２つの電極プレート（例えば、電極プレート１７１１と１７１２）に分割され、その各々の電極プレート（例えば、電極プレート１７１１）が僅か１つのリード（例えば、リード１７１１ａ）を有することによって、適したＥＳＲを維持することができる。また上下に隣接した互いに異なる極性のリードが常に水平方向に互いに隣接することで、ＥＳＬの低減効果を得ることができる。それだけでなく、キャパシタ本体一面に引き出されるリードはジグザグ状に配置されている。図面符号１７１２ａ乃至１７６２ａはリードを示す。
【００８３】
図１１は本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す。図１１の実施形態は、互いに同一の極性を有する同一平面上の２つの電極プレート（例えば、電極プレート１８１１と１８１２）は互いに異なる面積を有するばかりでなく分割スロットの内部電極層内における面内位置、つまり誘電体層１００８内における面内位置が同一であるという点で、図４及び図８の実施形態と異なる。即ち、面内位置が同一の分割スロットによって、各々の内部電極層（例えば、内部電極層１８１０）は互いに異なる面積を有する同一平面上の２つの電極プレート（例えば、電極プレート１８１１と１８１２）に分割されている。
【００８４】
このように面内位置が同一の分割スロットによって各々の内部電極層を同一極性の互いに異なる面積に分割することで、図４のキャパシタと比べたとき、全体的な静電容量にはほとんど変化がないが、ＥＳＬはより小さくなり得る。本実施形態でも、図４を参照して説明した適切なＥＳＲの維持とＥＳＬの低減効果を得ることができる。図１１において図面符号１００８は誘電体層を、図面符号１８１０〜１８６０は内部電極層を、図面符号１８１１ａ〜１８６２ａはリードを示す。
【００８５】
図１２乃至図１７は本発明の他の実施形態による８端子積層型チップキャパシタの内部電極構造を示す平面図である。図１２乃至図１７のキャパシタは、例えば図１８の外形を有する。
【００８６】
図１２の実施形態は、上下に隣接した内部電極層の分割スロットの形成された方向が互いに直交するように配置されている点を除いては、図４の実施形態と同様である。従って、それぞれ誘電体層３００１上に形成された各々の内部電極層３０１０〜３０６０は分割スロットによって同一平面上の２つの電極プレート（電極プレート３０１１と３０１２、電極プレート３０２１と３０２２、など）に分割される。また、各電極プレート（電極プレート３０１１、３０１２、３０２１、３０２２、など）は僅か１つのリード３０１１ａ、３０１２ａ・・・、３０６１ａ、３０６２ａのみを有する。
【００８７】
図１２に示すように、上下に隣接した内部電極層（例えば、内部電極層３０１０と３０２０）の分割スロットは互いに直交するように配置されている。特に、長手方向に平行に延伸する分割スロット（例えば、内部電極層３０１０の分割スロット）と、長手方向に垂直な方向に延伸する分割スロット（例えば、内部電極層３０２０の分割スロット）は上下に（積層方向に沿って） 交互に配置されている。このように延伸する方向が互いに垂直である分割スロットが積層方向に沿って交互に配置されることによって、キャパシタの製造時生じるデラミネーション現象を大きく抑制できる。
【００８８】
図１３の実施形態は、各々の電極プレートに非分割スロットが形成されている点を除いては、前述した図２の実施形態と同様である。図１３を参照すると、各々の電極プレート（電極プレート４０１１、４０１２、・・・、４０６１、４０６２）には各電極プレートの一側面から中心側へ延伸する非分割スロットが形成されている。特に非分割スロットは分割スロットと同様に長手方向（Ｌ）に平行して延伸している。この非分割スロットは電極プレート内の電流の流れを変更する役目を果たす。
【００８９】
上記の非分割スロットによって、電極プレート（例えば、電極プレート４０１１）内の電流経路が長くなる。これにより、電極プレートに流れる電流の抵抗が増加するようになる。したがって、上記非分割スロットはキャパシタのＥＳＲが過度に低くなることを防止する役目を果たす。それだけでなく、上記非分割スロットの長さを調節することで、ＥＳＲを適切に制御することもできる。これにより、ターゲットインピーダンスの充足とパワー分配ネットワークの安定的設計が容易になる。
【００９０】
図１３を参照すると、同一平面上の２つの電極プレート（例えば、電極プレート４０１１と４０１２）は相互隣接した領域において（即ち、分割スロットの近辺において）互いに逆方向の電流が流れる（図１３中の矢印参照）。これにより、分割スロットの近辺において磁束相殺の効果を得ることが可能となる。このような磁束相殺効果はキャパシタのＥＳＬを低減させる要因となる。
【００９１】
また、上下に隣接した電極プレート（例えば、電極プレート４０１１と４０２１）には互いに逆方向の電流が流れる。これにより、上下に隣接した電極プレートの間でも磁束相殺の効果が得られる。結局、キャパシタのＥＳＬはさらに低減され、電源回路の安全性はより向上する。
【００９２】
本実施形態によると、上下に隣接した電極プレート（例えば、電極プレート４０１１と４０２１）の非分割スロットの、電極プレートにおける面内位置は互いに一致する。即ち、上下に隣接した非分割スロットは互いにオーバーラップ（ｏｖｅｒｌａｐ）している。このように、上下に隣接した非分割スロットが互いにオーバーラップすることによって、非分割スロットによる静電容量の損失をできるだけ抑制することができる。図１３において、図面符号４０００は誘電体層を、４０１０〜４０６０は内部電極を、図面符号４０１１ａ〜４０６２ａはリードを各々示す。
【００９３】
図１４の実施形態は、各々の電極プレートに非分割スロットが形成されている点を除いては、前述した図４の実施形態と同様である。即ち、電極プレート（電極プレート４１１１、４１１２、４１２１など）には、各電極プレートの一側面から中心側に延伸する非分割スロットが形成されている。本実施形態でも、非分割スロットは分割スロットのように長手方向（Ｌ）に延伸して電極プレート内の電流の流れを変更する。従って、図１４の実施形態でも、図１３を用いて既に説明した効果（ＥＳＲの適切な制御及びＥＳＬの減少）を得ることができる。
【００９４】
本実施形態でも、上下に隣接した電極プレート（例えば、電極プレート４１１１と４１２１）の非分割スロットの電極プレートにおける面内位置は互いに一致する。従って、非分割スロットによる静電容量の損失を抑制することができる。図１４において、図面符号４００１は誘電体層を、４１１０〜４１６０は内部電極を、図面符号４１１１ａ〜４１６２ａはリードをそれぞれ示す。
【００９５】
図１５は、本発明のさらに他の実施形態による８端子積層型チップキャパシタの内部電極構造を示す平面図である。図１５の実施形態では、各々の内部電極層は分割されていない一つの電極プレートから成っている。図１５の内部電極構造は、図４の内部電極構造において同一平面上の分割された２つの電極プレート（例えば、図４の電極プレート１１１１と１１１２）を一体に連結させた構造に該当する。
【００９６】
図１５を参照すると、それぞれ誘電体層１００１上に形成された第１乃至第６内部電極層１１１０'、１１２０'、１１１３０'、１１４０'、１１５０'、１１６０'とが一つのブロックを成す。各々の内部電極層１１１０'〜１１６０'は分割されない一体（ｕｎｄｉｖｉｄｅｄ ｓｉｎｇｌｅ ｓｔｒｕｃｔｕｒｅ）、即ち、一つの電極プレートから成っており、その電極プレートの各々はキャパシタ本体の互いに対向する両側面に引き出しされた２つのリード（リード１１１１ａと１１１２ａ、リード１１２１ａと１１２２ａ、リード１１３１ａと１１３２ａ、リード１１４１ａと１１４２ａ、リード１１５１ａと１１５２ａ、リード１１６１ａと１１６２ａ）を有する（つまり、電極プレートの各々は、上記対向する両側面の各一面に引き出しされたリードを１つずつ有する）。このリード１１１１ａ〜１１６２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供し、内部電極層１１１０'〜１１６０'を外部電極１３１〜１３８に電気的に接続する。
【００９７】
本実施形態によると、各々の内部電極層１１１０'〜１１６０'が僅か２つのリード（リード１１１１ａと１１１２ａ、リード１１２１ａと１１２２ａ、リード１１３１ａと１１３２ａ、リード１１４１ａと１１４２ａ、リード１１５１ａと１１５２ａ、リード１１６１ａと１１６２ａ）のみを有するため、キャパシタのＥＳＲが過度に小さい値になることなく、大体適切な値とすることが可能である。
【００９８】
また、各内部電極層は一つの電極プレート（分割されない一体）から成っているので、製造工程上、段差（または厚さの差）の発生が少なく、段差による悪影響が減少される。本実施形態は、分割スロットによるキャパシタンスの減少がないので、分割スロットを有した実施形態に比べより高いキャパシタンス値を示す。本実施形態でも、上下に隣接した異なる極性の電極プレートのリード（例えば、リード１１１１ａと１１２１ａ）は常に水平方向に互いに隣接するように配置されている。従って、ＥＳＬ増加要因を抑制することが可能である。図４の実施形態と同様に、本実施形態でもキャパシタ本体の一面に引き出しされるリード（例えば、リード１１１１ａ、１１２１ａ、１１３１ａ、１１４１ａ、１１５１ａ、１１６１ａ）は積層方向に沿ってジグザグ状に配置される。
【００９９】
図１６は図１５の変形例による積層型チップキャパシタ（８端子）の内部電極構造を示す平面図である。図１６の実施形態は、同一な外部電極に接続される上下に隣接するリード（例えば、リード１２１１ａと１２７１ａ、リード１２２１ａと１２６１ａ、リード１２３１ａと１２５１ａ、リード１２３２ａと１２５２ａ、など）は角を成しながら互いに異なる方向に延伸する。図１６の内部電極構造は、図６の内部電極構造において同一平面上の分割された２つの電極プレート（例えば、図６の電極プレート１２１１と１２１２）を一体に連結させた構造に該当する。
【０１００】
図１６を参照すると、それぞれ誘電体層１００２上に形成された１２の内部電極層１２１０'〜１３２０'は順次に積層され一つのブロックを形成する。このブロックが繰り返し積層されることによって、キャパシタ本体（図１８に示したキャパシタ本体１２０ 参照）が形成される。各々の内部電極層１２１０'〜１３２０'は一つの電極プレート（分割されない一体の電極プレート）から成っており、その電極プレートの各々はキャパシタ本体の互いに対向する両側面に引き出しされた２つのリード（リード１２１１ａと１２１２ａ〜リード１３２１ａと１３２２ａ）を有する。このリード１２１１ａ〜１３２２ａは外部電極（図１８に示した外部電極１３１〜１３８参照）への電極プレートの接続を提供する。
【０１０１】
各々の内部電極層１２１０'〜１３２０'が僅か２つのリードのみを有することによって、キャパシタのＥＳＲが過度に低くなる現象と、これによる電源回路の不安定性を防止することができる。また上下に隣接した異なる極性の電極プレートのリード（例えば、リード１２１１ａと１２２１ａ）は常に水平方向に互いに隣接するように配置されているので、ＥＳＬの増加要因が抑制できる。各内部電極層１２１０'〜１３２０'は分割されない一つの電極プレートから成っているので、製造工程上、段差の発生が少なく段差による悪影響が減少される。分割スロットによるキャパシタンスの減少がないので、分割スロットを有した実施形態に比べ本実施形態はより高いキャパシタンス値を示す。本実施形態でも、キャパシタ本体の一面に引き出しされるリード（例えば、リード１２１１ａ、１２２１ａ、１２３１ａ、１２４１ａ、１２５１ａ、１２６１ａ、１２７１ａ、１２８１ａ、１２９１ａ、１３０１ａ、１３１１ａ、１３２１ａ）は積層方向に沿ってジグザグ状に配置される。
【０１０２】
特に本実施形態では、同一の外部電極に接続された隣接したリード（例えば、リード１２１１ａと１２７１ａ、リード１２２１ａと１２６１ａ、リード１２３１ａと１２５１ａ、リード１２３２ａと１２５２ａ、など）は角を成しながら延伸している。このような特徴は図１７の部分拡大図でも明確に示されている。図１７に示すように、外部電極１３１に接続される上下（積層方向）に隣接したリード１２１１ａ、１２７１ａは所定の角度（α）を成しながら互いに異なる方向に延伸している。好ましくは、この角度（α）は４５乃至１３５度である。
【０１０３】
同一の外部電極に接続される上下に隣接したリード１２１１ａ、１２７１ａが角度（α）を成しながら互いに異なる方向に延伸する場合、その隣接したリード１２１１ａ、１２７１ａを通して電流は互いに異なる方向に流れる。従って、その隣接したリード１２１１ａ、１２７１ａの間において磁束が補強される現象を抑制する効果が得られ、同一の外部電極に接続される隣接したリードで強い相互インダクタンスの発生が防止される。結局、キャパシタのＥＳＬはより一層低減される。
【０１０４】
図１９乃至図２２は、本発明の実施形態による１０端子積層型チップキャパシタの内部電極構造を示す。このような１０端子キャパシタの外形が図２３に示されている。図２３を参照すると、キャパシタ２００はキャパシタ本体２２０の外面に形成された１０つの外部電極２３１〜２４０とを含む。キャパシタ本体２２０の外面には互いに極性が異なる外部電極が交互に配置されている。
【０１０５】
図１９を参照すると、それぞれ誘電体層２０００上に形成された８つの内部電極層２０１０〜２０８０は順次に積層され一つのブロックを形成する。このブロックが繰り返し積層されることによって、キャパシタ本体（図２３のキャパシタ本体２２０参照）が構成される。各々の内部電極層２０１０〜２０８０は分割スロットによって同一平面上の２つの電極プレート（例えば、電極プレート２０１１と２０１２）に分割されている。同一平面上の２つの電極プレート（例えば、電極プレート２０１１と０１２）は互いに異なる極性を有している。誘電体層２０００を介して対向する２つの電極プレート（例えば、電極プレート２０１１と２０２１）は一つのキャパシタ要素を構成する。
【０１０６】
図１９に示すように、各々の電極プレート（例えば、電極プレート２０１１）は僅か１つのリード（例えば、リード２０１１ａ）のみを有する。リード２０１１ａ〜２０８２ａは外部電極（図２３に示した外部電極２３１〜２４０参照）への電極プレートの接続を提供し、内部電極層２０１０〜２０８０を外部電極２３１〜２４０に電気的に接続する。本実施形態でもキャパシタ本体の一面に引き出されるリード（例えば、リード２０１１ａ、２０２１ａ、２０３１ａ、２０４１ａ、２０５１ａ、２０６１ａ、２０７１ａ、２０８１ａ）は積層方向に沿ってジグザグ状に配置される。具体的には、第１乃至第５リード２０１１ａ、２０２１ａ、２０３１ａ、２０４１ａ、２０５１ａは第１乃至第５外部電極２３１、２３２、２３３、２３４、２３５に各々接続するように配置され、第６リード２０６１ａは第４外部電極２３４に接続するように配置され、第７リード２０７１ａは第３外部電極２３３に接続するように配置され、第８リード２０８１ａは第２外部電極２３２に接続するように配置される。
【０１０７】
本実施形態によると、各々の内部電極層が２つの電極プレートに分割されると共に各々の電極プレートが僅か１つのリードのみを有することによって、キャパシタのＥＳＲは適切な値を維持するようになる。これにより過度に低いＥＳＲによる電源回路の不安定性を防止することが可能となる。
【０１０８】
また、上下に隣接した互いに異なる極性の電極プレート（例えば、電極プレート２０１１と２０２１）のリード（例えば、リード２０１１ａと２０２１ａ）は常に水平方向に互いに隣接するように配置される。即ち、上下に隣接した異なる極性の電極プレートのリードは常に水平方向に隣接した外部電極に接続される。例えば、リード２０１１ａとリード２０２１ａは相互隣接した外部電極２３１と外部電極２３２とにそれぞれ接続される。従って、キャパシタのＥＳＬ増加要因を抑制できるようになる。それだけでなく、キャパシタ本体の一面に引き出されるリードは積層方向に沿ってジグザグ状に配置されている。結局、上記適したＥＳＲ値の維持とともに、さらに低減されたＥＳＬは電源回路の安定性をより向上させる。
【０１０９】
図２０は他の実施形態による１０端子キャパシタの内部電極構造を示す。図２０の実施形態は、同一平面上の２つの電極プレートが互いに同一の極性を有する点で、前述した図１９の実施形態と区別される。
【０１１０】
図２０を参照すると、それぞれ誘電体層２００１上に形成された各々の内部電極層２１１０〜２１８０は分割スロットによって同一平面上にある２つの電極プレート（例えば、電極プレート２１１１と２１１２）に分割されている。各々の電極プレート（例えば、電極プレート２１１１）は僅か１つのリード（例えば、リード２１１１ａ）のみを有する。リード２１１１ａ〜２１８２ａは外部電極（図２３に示した外部電極２３１〜２４０参照）への電極プレートの接続を提供し、内部電極層２１１０〜２１８０を外部電極２３１〜２４０に電気的に接続する。
【０１１１】
図２１は図２０のキャパシタにおいて一面に引き出されたリードの配置を示す側面図である。図２１に示すように、キャパシタ本体の一面に引き出されるリード（例えば、リード２１１１ａ、２１２１ａ、２１３１ａ、２１４１ａ、２１５１ａ、２１６１ａ、２１７１ａ、２１８１ａ）は積層方向に沿ってジグザグ状に配置される（図２１の点線参照）。従って、前述したように、同一の外部電極に接続されるリード間の相互インダクタンスが抑制され、これによりＥＳＬをより低減させることが可能である。本実施形態によると、図１９の実施形態と同様に、適したＥＳＲ値と共に低いＥＳＲ値を得ることができる。図２１において図面符号Ｄ'はリード２１８１ａの間の距離を示す。
【０１１２】
図２２はさらに他の実施形態による１０端子積層型チップキャパシタの内部電極構造を示す。図２２の実施形態では、各々の内部電極層は分割されない一つの電極プレートから成っている。図２２の内部電極構造は、図２０の内部電極構造において平面上の分割された２つの電極プレート（例えば、図２０の電極プレート２１１１と２１１２）を一体に連結させた構造に該当する。
【０１１３】
図２２を参照すると、それぞれ誘電体層２００１上に形成された８つの内部電極層２１１０'、２１２０'、２１１３０'、２１４０'、２１５０'、２１６０'、２１７０'、２１８０'が一つのブロックを構成する。各々の内部電極層２１１０'〜２１８０'は非分割の一つの電極プレートから成っており、その電極プレートの各々はキャパシタ本体の互いに対向する両側面に引き出された２つのリード（リード２１１１ａと２１１２ａ〜リード２１８１ａと２１８２ａ）を有する（つまり、電極プレートの各々は、上記対向する両側面の各一面に引き出されたリードを１つずつ有する）。このリード２１１１ａ〜２１８２ａは外部電極（図２３に示した外部電極２３１〜２４０参照）への電極プレートの接続を提供し、内部電極層２１１０'〜２１８０'を外部電極２３１〜２４０に電気的に接続する。
【０１１４】
本実施形態によると、各々の内部電極層２１１０'〜２１８０'が僅か２つのリード（リード２１１１ａと２１１２ａ、リード２１２１ａと２１２２ａ、リード２１３１ａと２１３２ａ、リード２１４１ａと２１４２ａ、リード２１５１ａと２１５２ａ、リード２１６１ａと２１６２ａ、リード２１７１ａと２１７２ａ、リード２１８１ａと２１８２ａ）のみを有するので、キャパシタのＥＳＲが過度に小さい値となることなく大体適切な値とすることができる。
【０１１５】
また各内部電極層は非分割の一体（一つの電極プレート）から成っているので、製造工程上、段差の発生が少なく段差による悪影響が減少される。本実施形態は、分割スロットによるキャパシタンスの減少がないため、分割スロットを有した実施形態に比べより高いキャパシタンス値を示す。本実施形態でも、上下に隣接した異なる極性の電極プレートのリード（例えば、リード２１１１ａと２１２１ａ）は常に水平方向に互いに隣接するように配置されている。従って、ＥＳＬの増加要因を抑制することができる。本実施形態でもキャパシタ本体の一面に引き出されるリード（例えば、リード２１１１ａ、２１２１ａ、２１３１ａ、２１４１ａ、２１５１ａ、２１６１ａ、２１７１ａ、２１８１ａ）は積層方向にそってジグザグ状に配置される。
【０１１６】
図２４は本発明のさらに他の実施形態による積層型チップキャパシタの内部電極構造を示す。図２４のキャパシタは８端子積層型チップキャパシタの内部電極構造に該当し、例えば図１８に示すような外形を有する。
【０１１７】
図２４を参照すると、それぞれ誘電体層１００６上に順次に配置された第１乃至第８内部電極層１６１０〜１６８０が一つのブロックを形成する。このブロック内において、８つの内部電極層中のうち、２つの内部電極層は２つのリードを有し、他の６つの内部電極層は僅か１つのみのリードを有する。即ち、第４内部電極層１６４０及び第８内部電極層１６８０の各々はキャパシタ本体の両側面に延伸する計２つのリード（リード１６４１ａと１６４２ａ、リード１６８１ａと１６８２ａ）を有し、他の第１乃至第３内部電極層１６１０〜１６３０及び第５乃至第７内部電極層１６５０〜１６７０の各々は僅か１つのみのリード（リード１６１０ａ〜１６３０ａ、リード１６５０ａ〜１６７０ａ）を有する。
【０１１８】
特に、本実施形態では第４内部電極層１６４０及び第８内部電極層１６８０は分割スロットによって２つの電極プレート（電極プレート１６４１と１６４２、電極プレート１６８１と１６８２）に分割されている。第１乃至第３内部電極層１６１０〜１６３０、及び第５乃至第７内部電極層１６５０〜１６７０とは非分割の一つの電極プレートから成っている。
【０１１９】
本実施形態でも、上下に隣接した互いに異なる極性の電極プレートのリードは常に水平方向に沿って隣接する。このような特徴を実現するために、図２４のキャパシタは下記のようなリード配置構造を採用している。
【０１２０】
第１乃至第３内部電極層１６１０〜１６３０のリード１６１０ａ〜１６３０ａは水平方向に順次に隣接するように配置されている。つまり、矩形の誘電体層１００６の上辺における第１内部電極層１６１０のリード１６１０ａ、第２内部電極層１６２０のリード１６２０ａ、第３内部電極層１６３０のリード１６３０ａのそれぞれの位置は、水平方向（積層方向に対して垂直な方向）に沿って、誘電体層１００６の左辺と上辺とが成す角からの距離が第１内部電極層１６１０、第２内部電極層１６２０、第３内部電極層１６３０の順に大きくなるように設定されている。その結果、リード１６１０ａ〜１６３０ａは水平方向に順次に隣接するように配置される。同様に、第５乃至第７内部電極層１６５０〜１６７０のリード１６５０ａ〜１６７０ａも水平方向に順次に隣接するように配置されている。
【０１２１】
第４内部電極層１６４０の第１リード１６４１ａは、第３内部電極層１６３０のリード１６３０ａと水平方向に隣接するように配置される。また第４内部電極層１６４０の第２リード１６４２ａは第５内部電極層１６５０のリード１６５０ａと水平方向に隣接して配置される。従って、第４内部電極層１６４０のリード１６４１ａ、１６４２ａ は、第３及び第５内部電極層（即ち、第４内部電極層と上下に隣接した内部電極層）のリード１６３０ａ、１６５０ａ とは水平方向に各々隣接するように配置される。
【０１２２】
図２４に示す第８内部電極層１６８０の第３リード１６８１ａは、隣り合うブロック（ＮＢ）の第１内部電極層１６１０（ＮＢ）のリード１６１０ａ（ＮＢ）と水平方向に隣接するように配置される。また第８内部電極層１６８０の第４リード１６８２ａは第７内部電極層１６７０のリード１６７０ａと水平方向に隣接するように配置される。従って、第８内部電極層１６８０のリード１６８１ａ、１６８２ａは、第１及び第７内部電極層（即ち、第８内部電極層と上下に隣接した内部電極層）のリード１６１０ａ（ＮＢ）、１６７０ａとは水平方向に各々隣接するように配置される。
【０１２３】
結局、キャパシタの全体内部構造によって、上下に隣接した互いに異なる極性の電極プレートのリードは常に水平方向に互いに隣接するように配置される。これにより、隣接した異なる極性のリード間の磁束相殺によって、キャパシタのＥＳＬが減少するようになる。また各々の内部電極層が僅か１つまたは２つのリードのみを有するので、キャパシタのＥＳＲが過度に小さい値となることなく大体適切な値にすることができる。
【０１２４】
それだけでなく、分割スロットを有する内部電極層１６４０、１６８０の間に分割されていない内部電極層１６１０、１６２０、１６３０、１６５０、１６６０、１６７０を配置することによって、加圧及び焼成段階において印加圧力の均一性を確保しデラミネーション現象を大きく抑制できるようになる。
【０１２５】
図２５は図２４の変形例に該当する積層型チップキャパシタの内部電極構造を示す。図２５の実施形態は、図２４の内部電極構造において同一平面上の分割された２つの電極プレート（電極プレート１６４１と１６４２、電極プレート１６８１と１６８２）を一体に連結させた構造に該当する。
【０１２６】
図２５を参照すると、第１乃至第８内部電極層１６１０、１６２０、１６３０、１６４０'、１６５０、１６７０、１６８０'は順次に積層され一つのブロックを成す。各々の内部電極層は非分割の一つの電極プレートから成っており、上記各々の電極プレートは上記外部電極への電極プレートの接続を提供するリードを有する。
【０１２７】
第４内部電極層１６４０’及び第８内部電極層１６８０'の各々はキャパシタ本体の両側面にそれぞれ延伸する計２つのリード（リード１６４１ａと１６４２ａ、リード１６８１ａと１６８２ａ）を有し、他の第１乃至第３内部電極層１６１０〜１６３０、及び第５乃至第７内部電極層１６５０〜１６７０の各々は僅か１つのみのリード（リード１６１０ａ〜１６３０ａ、リード１６５０ａ〜１６７０ａ）を有する。
【０１２８】
第１乃至第３内部電極層１６１０〜１６３０のリード１６１０ａ〜１６３０ａは水平方向に沿って順次に隣接するように配置され、同じく第５乃至第７内部電極層１６５０〜１６７０のリード１６５０ａ〜１６７０ａも水平方向に沿って順次に隣接するように配置される。
【０１２９】
また第４内部電極層１６４０'のリード１６４１ａは第３内部電極層１６３０のリード１６３０ａと水平方向に隣接するように配置され、第４内部電極層１６４０'のリード１６４２ａは第５内部電極層１６５０のリード１６５０ａと水平方向に沿って隣接するように配置される。
【０１３０】
また第８内部電極層１６８０'のリード１６８１ａは隣り合うブロック（ＮＢ）の第１内部電極層１６１０（ＮＢ）のリード１６１０ａ（ＮＢ）と水平方向に隣接するように配置され、第８内部電極層１６８０'のリード１６８２ａは第７内部電極層１６７０のリード１６７０ａと水平方向に隣接するように配置される。
【０１３１】
結局、キャパシタの全体内部構造によって、上下に隣接した互いに異なる極性の電極プレートのリードは常に水平方向に互いに隣接するように配置されている。従って、ＥＳＬの増加要因を抑制することができる。また各々の内部電極層が僅か１つまたは２つのリードのみを有するので、キャパシタのＥＳＲが過度に小さい値となることなく大体適切な値とすることができる。
【０１３２】
それだけでなく、各内部電極層は一つの電極プレート（非分割の一体の電極プレート）から成っているので、製造工程上、段差（または厚さの差）の発生が少なく段差による悪影響が減少される。分割スロットによるキャパシタンスの減少がないので、より高いキャパシタンス値を示す。
【０１３３】
本発明は上述した実施形態及び添付された図面によって限定されるものではなく、添付された請求範囲によって限定し、請求範囲に記載された本発明の技術的思想を外れない範囲内において多様な形態の置換、変形及び変更が可能であることは、当該技術分野の通常の知識を有する者にとって自明である。例えば、本発明の積層型キャパシタに採用され得る内部電極の形状や外部電極の数は前述した実施形態と異なってもよいことは勿論である。
【符号の説明】
【０１３４】
１００、２００ 積層型チップキャパシタ
１２０、２２０ キャパシタ本体
１３１〜１３８、２３１〜２４０ 外部電極
１０００〜１００２、１００４〜１００８、２０００、２００１、３００１、４０００
、４００１ 誘電体層
１０１０ 内部電極層
１０１１、１０１２ 電極プレート
１０１１ａ、１０１２ａ リード
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されて形成されたキャパシタ本体と、
前記キャパシタ本体内において前記誘電体層によって互いに分離されて配置され、同一平面上の少なくとも１つの電極プレートを各々含み、前記キャパシタ本体の外面に向かって延伸する１つ又は２つのリードを各々有する複数の内部電極層と、
前記キャパシタ本体の外面に形成され、前記リードを介して前記電極プレートと電気的に接続された複数の外部電極とを含み、
前記誘電体層を介して上下に連続配置された複数の前記内部電極層が一つのブロックを成し、該ブロックが繰り返し積層しており、
前記電極プレートの各々は前記キャパシタ本体の一面に引き出されるリードを１つずつ有しており、
前記キャパシタ本体の一面に引き出されるリードは前記ブロックの積層方向に沿ってジグザグ状に配置され、
前記誘電体層を介して上下に隣接した互いに異なる極性の前記電極プレートのリードは、常に水平方向に互いに隣接するように配置されることを特徴とする積層型チップキャパシタ。
【請求項２】
前記積層型チップキャパシタは、少なくとも６つの外部電極を含むことを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項３】
前記積層型チップキャパシタは、８端子キャパシタであることを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項４】
上下に連続配置された６つの前記内部電極層が一つの前記ブロックを成し、該ブロックが繰り返し積層されていることを特徴とする、請求項３に記載の積層型チップキャパシタ。
【請求項５】
前記キャパシタ本体の一面には第１乃至第４外部電極が順次配置されており、
前記一つのブロック内には、前記キャパシタ本体の前記一面に引き出されるリードを各々１つずつ有する第１乃至第６電極プレートが順次に積層されており、
前記第１乃至第４電極プレートのリードは、前記第１乃至第４外部電極に各々接続されるように配置され、
前記第５電極プレートのリードは前記第３外部電極に接続されるように配置され、前記第６電極プレートのリードは前記第２外部電極に接続されるように配置されることを特徴とする、請求項４に記載の積層型チップキャパシタ。
【請求項６】
前記積層型チップキャパシタは、１０端子キャパシタであることを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項７】
上下に連続配置された８つの前記内部電極層が一つの前記ブロックを成し、該ブロックが繰り返し積層されていることを特徴とする、請求項６に記載の積層型チップキャパシタ。
【請求項８】
前記キャパシタ本体の一面には第１乃至第５外部電極が順次に配置されており、
前記一つのブロック内には、前記キャパシタ本体の前記一面に引き出されるリードを各々１つずつ有する第１乃至第８電極プレートが順次に積層されており、
前記第１乃至第５電極プレートのリードは前記第１乃至第５外部電極に各々接続されるように配置され、
前記第６電極プレートのリードは前記第４外部電極に接続されるように配置され、前記第７電極プレートのリードは前記第３外部電極に接続されるように配置され、前記第８電極プレートのリードは前記第２外部電極に接続されるように配置されることを特徴とする、請求項７に記載の積層型チップキャパシタ。
【請求項９】
同一の前記外部電極に接続される上下に隣接した前記リードは、角を成しながら互いに異なる方向に延伸することを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項１０】
前記同一の外部電極に接続される上下に隣接した前記リードは、４５乃至１３５度の角度を成しながら互いに異なる方向に延伸することを特徴とする、請求項９に記載の積層型チップキャパシタ。
【請求項１１】
前記各々の内部電極層は、分割スロットによって同一平面上の複数の前記電極プレートに分割されており、前記各々の電極プレートは前記外部電極に接続するリードを有することを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項１２】
前記各々の電極プレートは、１つの前記リードを有することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１３】
前記各々の内部電極層は、前記分割スロットによって同一平面上において２つの前記電極プレートに分割されることを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１４】
同一平面上の前記２つの電極プレートは、互いに異なる極性を有することを特徴とする、請求項１３に記載の積層型チップキャパシタ。
【請求項１５】
同一平面上の前記２つの電極プレートは、互いに同一の極性を有することを特徴とする、請求項１３に記載の積層型チップキャパシタ。
【請求項１６】
前記分割スロットは、前記キャパシタ本体の長手方向に平行に延伸することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１７】
同一平面上の前記複数の電極プレートは、同一の面積を有することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１８】
同一平面上の前記複数の電極プレートは、互いに異なる面積を有することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１９】
上下に隣接した前記内部電極層の前記分割スロットの面内位置は互いに異なることを特徴とする、請求項１８に記載の積層型チップキャパシタ。
【請求項２０】
上下に隣接した前記内部電極層の前記分割スロットの面内位置は互いに同一であることを特徴とする、請求項１８に記載の積層型チップキャパシタ。
【請求項２１】
前記内部電極層の前記分割スロットは、前記キャパシタ本体の対角線方向に延伸することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項２２】
上下に隣接した前記内部電極層の前記分割スロットは、互いに異なる対角線方向に延伸することを特徴とする、請求項２１に記載の積層型チップキャパシタ。
【請求項２３】
上下に隣接した前記内部電極層の前記分割スロットは互いに直交する方向にそれぞれ平行になるように配置されたことを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項２４】
前記キャパシタ本体の長手方向に平行に配置された前記分割スロットと前記キャパシタ本体の長手方向に垂直に配置された前記分割スロットとが、積層方向に交互に配置されたことを特徴とする、請求項２３に記載の積層型チップキャパシタ。
【請求項２５】
前記各々の電極プレートには、前記電極プレート内の電流の流れを変更するように前記電極プレートの一側面から中心側に配置された非分割スロットが形成されていることを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項２６】
前記分割スロットと非分割スロットは、前記キャパシタ本体の長手方向に平行して延伸することを特徴とする、請求項２５に記載の積層型チップキャパシタ。
【請求項２７】
上下に隣接した前記電極プレートの前記非分割スロットの面内位置は互いに一致することを特徴とする、請求項２５に記載の積層型チップキャパシタ。
【請求項２８】
同一平面上の２つの前記電極プレートの互いに隣接した領域において互いに逆方向の電流が流れることを特徴とする、請求項２５に記載の積層型チップキャパシタ。
【請求項２９】
上下に隣接した前記電極プレートには互いに逆方向の電流が流れることを特徴とする、請求項２５に記載の積層型チップキャパシタ。
【請求項３０】
前記各々のブロック内には少なくとも一つの前記内部電極層が分割スロットによって同一平面上の複数の前記電極プレートに分割されており、前記各々の電極プレートは前記外部電極に接続するリードを有することを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項３１】
前記分割された内部電極層の前記電極プレートの各々は、前記外部電極に接続する１つのリードを有することを特徴とする、請求項３０に記載の積層型チップキャパシタ。
【請求項３２】
前記分割スロットは、前記キャパシタ本体の長手方向に延伸することを特徴とする、請求項３０に記載の積層型チップキャパシタ。
【請求項３３】
前記積層型チップキャパシタは、８端子キャパシタであることを特徴とする、請求項３０に記載の積層型チップキャパシタ。
【請求項３４】
前記各々のブロックは上下に連続配置された６つの前記内部電極層から成り、
前記各々のブロック内において前記６つの内部電極層のうち３つの内部電極層の各々は、前記分割スロットによって２つの前記電極プレートに分割されたことを特徴とする、請求項３３に記載の積層型チップキャパシタ。
【請求項３５】
前記各々のブロックは、順次に配置される第１乃至第６内部電極層から成り、
前記第１、３及び５内部電極層の各々は前記分割スロットによって２つの前記電極プレートに分割され、前記分割された内部電極層の前記電極プレートの各々は１つの前記リードを有しており、
前記第２、４及び６内部電極層の各々は分割されることなく２つの前記リードを有することを特徴とする、請求項３４に記載の積層型チップキャパシタ。
【請求項３６】
前記各々の内部電極層は非分割の１つの前記電極プレートから成っており、前記各々の電極プレートは前記外部電極に接続するリードを有することを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項３７】
前記各々の電極プレートは前記キャパシタ本体の対向する両側面に引き出された２つのリードを有し、
前記両側面の各一側面に引き出されるリードは積層方向に沿ってジグザグ状に配置されたことを特徴とする、請求項３６に記載の積層型チップキャパシタ。
【請求項３８】
前記積層型チップキャパシタは、８端子キャパシタであることを特徴とする、請求項３６に記載の積層型チップキャパシタ。
【請求項３９】
上下に連続配置された第１乃至第６内部電極層が一つの前記ブロックを成し、該ブロックが繰り返し積層されていることを特徴とする、請求項３８に記載の積層型チップキャパシタ。
【請求項４０】
前記キャパシタ本体の一面には第１乃至第４外部電極が順次に配置されており、
前記第１乃至第６内部電極層は前記キャパシタ本体の一面に引き出される第１乃至第６リードをそれぞれ有し、
前記第１乃至第４リードは前記第１乃至第４外部電極に各々接続されるように配置され、
前記第５リードは前記第３外部電極に接続されるように配置され、前記第６リードは前記第２外部電極に接続されるように配置されることを特徴とする、請求項３９に記載の積層型チップキャパシタ。
【請求項４１】
前記積層型チップキャパシタは、１０端子キャパシタであることを特徴とする、請求項３６に記載の積層型チップキャパシタ。
【請求項４２】
上下に連続配置された第１乃至第８内部電極層が一つの前記ブロックを成し、該ブロックが繰り返し積層されていることを特徴とする、請求項４１に記載の積層型チップキャパシタ。
【請求項４３】
前記キャパシタ本体の一面には第１乃至第５外部電極が順次に配置されており、
前記第１乃至第８内部電極層は、前記キャパシタ本体の一面に引き出される第１乃至第８リードを各々有し、
前記第１乃至第５リードは前記第１乃至第５外部電極に各々接続されるように配置され、
前記第６リードは前記第４外部電極に接続されるように配置され、前記第７リードは前記第３外部電極に接続されるように配置され、前記第８リードは前記第２外部電極に接続されるように配置されることを特徴とする、請求項４２に記載の積層型チップキャパシタ。
【請求項４４】
同一の前記外部電極に接続される上下に隣接した前記リードは、角を成しながら互いに異なる方向に延伸することを特徴とする、請求項３６に記載の積層型チップキャパシタ。
【請求項４５】
前記同一な外部電極に接続される上下に隣接した前記リードは、４５乃至１３５度の角度を成しながら互いに異なる方向に延伸することを特徴とする、請求項４４に記載の積層型チップキャパシタ。
【請求項４６】
複数の誘電体層が積層されて形成されたキャパシタ本体と、
前記キャパシタ本体内において前記誘電体層によって互いに分離されて配置され、同一平面上の少なくとも１つの電極プレートを各々含み、前記キャパシタ本体の外面に向かって延伸する１つ又は２つのリードを各々有する複数の内部電極層と、
前記キャパシタ本体の外面に形成され、前記リードを介して前記電極プレートと電気的に接続された複数の外部電極とを含み、
上下に連続配置された複数の前記内部電極層が一つのブロックを成し、該ブロックが繰り返し積層しており、
上下に隣接した互いに異なる極性の前記電極プレートのリードは、常に水平方向に互いに隣接するように配置されることを特徴とする積層型チップキャパシタ。
【請求項４７】
前記積層型チップキャパシタは、８端子キャパシタであることを特徴とする、請求項４６に記載の積層型チップキャパシタ。
【請求項４８】
前記各々のブロックは、順次に配置される第１乃至第８内部電極層から成り、
前記第４及び第８内部電極層の各々は前記キャパシタ本体の両側面に延伸する２つのリードを有し、
前記第１及び第３内部電極層と、前記第５及び第７内部電極層の各々は１つのリードを有することを特徴とする、請求項４７に記載の積層型チップキャパシタ。
【請求項４９】
前記第４内部電極層は前記キャパシタ本体の一側面に延伸する第１リードと、前記一側面に対向する他側面に延伸する第２リードとを有し、第８内部電極層は前記一側面に延伸する第３リードと、前記他側面に延伸する第４リードとを有し、
前記第１リードは前記第３内部電極層のリードと水平方向に隣接するように配置され、前記第２リードは前記第５内部電極層のリードと水平方向に隣接するように配置され、
前記第３リードは隣り合うブロックの第１内部電極層のリードと水平方向に隣接するように配置され、前記第４リードは前記第７内部電極層のリードと水平方向に隣接するように配置されることを特徴とする、請求項４８に記載の積層型チップキャパシタ。
【請求項５０】
前記第４内部電極層は分割スロットによって前記第１リードを有する一電極プレートと、前記第２リードを有する他電極プレートとに分割され、
前記第８内部電極層は分割スロットによって前記第３リードを有する一電極プレートと、前記第４リードを有する他電極プレートとに分割され、
前記第１乃至第３内部電極層と第５乃至第７内部電極層とは各々分割されることなく１つのリードを有することを特徴とする、請求項４９に記載の積層型チップキャパシタ。
【請求項５１】
前記各々の内部電極層は非分割の１つの前記電極プレートから成っており、前記各々の電極プレートは前記外部電極に接続するリードを有することを特徴とする、請求項４９に記載の積層型チップキャパシタ。
【請求項１】
複数の誘電体層が積層されて形成されたキャパシタ本体と、
前記キャパシタ本体内において前記誘電体層によって互いに分離されて配置され、同一平面上の少なくとも１つの電極プレートを各々含み、前記キャパシタ本体の外面に向かって延伸する１つ又は２つのリードを各々有する複数の内部電極層と、
前記キャパシタ本体の外面に形成され、前記リードを介して前記電極プレートと電気的に接続された複数の外部電極とを含み、
前記誘電体層を介して上下に連続配置された複数の前記内部電極層が一つのブロックを成し、該ブロックが繰り返し積層しており、
前記電極プレートの各々は前記キャパシタ本体の一面に引き出されるリードを１つずつ有しており、
前記キャパシタ本体の一面に引き出されるリードは前記ブロックの積層方向に沿ってジグザグ状に配置され、
前記誘電体層を介して上下に隣接した互いに異なる極性の前記電極プレートのリードは、常に水平方向に互いに隣接するように配置されることを特徴とする積層型チップキャパシタ。
【請求項２】
前記積層型チップキャパシタは、少なくとも６つの外部電極を含むことを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項３】
前記積層型チップキャパシタは、８端子キャパシタであることを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項４】
上下に連続配置された６つの前記内部電極層が一つの前記ブロックを成し、該ブロックが繰り返し積層されていることを特徴とする、請求項３に記載の積層型チップキャパシタ。
【請求項５】
前記キャパシタ本体の一面には第１乃至第４外部電極が順次配置されており、
前記一つのブロック内には、前記キャパシタ本体の前記一面に引き出されるリードを各々１つずつ有する第１乃至第６電極プレートが順次に積層されており、
前記第１乃至第４電極プレートのリードは、前記第１乃至第４外部電極に各々接続されるように配置され、
前記第５電極プレートのリードは前記第３外部電極に接続されるように配置され、前記第６電極プレートのリードは前記第２外部電極に接続されるように配置されることを特徴とする、請求項４に記載の積層型チップキャパシタ。
【請求項６】
前記積層型チップキャパシタは、１０端子キャパシタであることを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項７】
上下に連続配置された８つの前記内部電極層が一つの前記ブロックを成し、該ブロックが繰り返し積層されていることを特徴とする、請求項６に記載の積層型チップキャパシタ。
【請求項８】
前記キャパシタ本体の一面には第１乃至第５外部電極が順次に配置されており、
前記一つのブロック内には、前記キャパシタ本体の前記一面に引き出されるリードを各々１つずつ有する第１乃至第８電極プレートが順次に積層されており、
前記第１乃至第５電極プレートのリードは前記第１乃至第５外部電極に各々接続されるように配置され、
前記第６電極プレートのリードは前記第４外部電極に接続されるように配置され、前記第７電極プレートのリードは前記第３外部電極に接続されるように配置され、前記第８電極プレートのリードは前記第２外部電極に接続されるように配置されることを特徴とする、請求項７に記載の積層型チップキャパシタ。
【請求項９】
同一の前記外部電極に接続される上下に隣接した前記リードは、角を成しながら互いに異なる方向に延伸することを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項１０】
前記同一の外部電極に接続される上下に隣接した前記リードは、４５乃至１３５度の角度を成しながら互いに異なる方向に延伸することを特徴とする、請求項９に記載の積層型チップキャパシタ。
【請求項１１】
前記各々の内部電極層は、分割スロットによって同一平面上の複数の前記電極プレートに分割されており、前記各々の電極プレートは前記外部電極に接続するリードを有することを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項１２】
前記各々の電極プレートは、１つの前記リードを有することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１３】
前記各々の内部電極層は、前記分割スロットによって同一平面上において２つの前記電極プレートに分割されることを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１４】
同一平面上の前記２つの電極プレートは、互いに異なる極性を有することを特徴とする、請求項１３に記載の積層型チップキャパシタ。
【請求項１５】
同一平面上の前記２つの電極プレートは、互いに同一の極性を有することを特徴とする、請求項１３に記載の積層型チップキャパシタ。
【請求項１６】
前記分割スロットは、前記キャパシタ本体の長手方向に平行に延伸することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１７】
同一平面上の前記複数の電極プレートは、同一の面積を有することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１８】
同一平面上の前記複数の電極プレートは、互いに異なる面積を有することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項１９】
上下に隣接した前記内部電極層の前記分割スロットの面内位置は互いに異なることを特徴とする、請求項１８に記載の積層型チップキャパシタ。
【請求項２０】
上下に隣接した前記内部電極層の前記分割スロットの面内位置は互いに同一であることを特徴とする、請求項１８に記載の積層型チップキャパシタ。
【請求項２１】
前記内部電極層の前記分割スロットは、前記キャパシタ本体の対角線方向に延伸することを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項２２】
上下に隣接した前記内部電極層の前記分割スロットは、互いに異なる対角線方向に延伸することを特徴とする、請求項２１に記載の積層型チップキャパシタ。
【請求項２３】
上下に隣接した前記内部電極層の前記分割スロットは互いに直交する方向にそれぞれ平行になるように配置されたことを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項２４】
前記キャパシタ本体の長手方向に平行に配置された前記分割スロットと前記キャパシタ本体の長手方向に垂直に配置された前記分割スロットとが、積層方向に交互に配置されたことを特徴とする、請求項２３に記載の積層型チップキャパシタ。
【請求項２５】
前記各々の電極プレートには、前記電極プレート内の電流の流れを変更するように前記電極プレートの一側面から中心側に配置された非分割スロットが形成されていることを特徴とする、請求項１１に記載の積層型チップキャパシタ。
【請求項２６】
前記分割スロットと非分割スロットは、前記キャパシタ本体の長手方向に平行して延伸することを特徴とする、請求項２５に記載の積層型チップキャパシタ。
【請求項２７】
上下に隣接した前記電極プレートの前記非分割スロットの面内位置は互いに一致することを特徴とする、請求項２５に記載の積層型チップキャパシタ。
【請求項２８】
同一平面上の２つの前記電極プレートの互いに隣接した領域において互いに逆方向の電流が流れることを特徴とする、請求項２５に記載の積層型チップキャパシタ。
【請求項２９】
上下に隣接した前記電極プレートには互いに逆方向の電流が流れることを特徴とする、請求項２５に記載の積層型チップキャパシタ。
【請求項３０】
前記各々のブロック内には少なくとも一つの前記内部電極層が分割スロットによって同一平面上の複数の前記電極プレートに分割されており、前記各々の電極プレートは前記外部電極に接続するリードを有することを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項３１】
前記分割された内部電極層の前記電極プレートの各々は、前記外部電極に接続する１つのリードを有することを特徴とする、請求項３０に記載の積層型チップキャパシタ。
【請求項３２】
前記分割スロットは、前記キャパシタ本体の長手方向に延伸することを特徴とする、請求項３０に記載の積層型チップキャパシタ。
【請求項３３】
前記積層型チップキャパシタは、８端子キャパシタであることを特徴とする、請求項３０に記載の積層型チップキャパシタ。
【請求項３４】
前記各々のブロックは上下に連続配置された６つの前記内部電極層から成り、
前記各々のブロック内において前記６つの内部電極層のうち３つの内部電極層の各々は、前記分割スロットによって２つの前記電極プレートに分割されたことを特徴とする、請求項３３に記載の積層型チップキャパシタ。
【請求項３５】
前記各々のブロックは、順次に配置される第１乃至第６内部電極層から成り、
前記第１、３及び５内部電極層の各々は前記分割スロットによって２つの前記電極プレートに分割され、前記分割された内部電極層の前記電極プレートの各々は１つの前記リードを有しており、
前記第２、４及び６内部電極層の各々は分割されることなく２つの前記リードを有することを特徴とする、請求項３４に記載の積層型チップキャパシタ。
【請求項３６】
前記各々の内部電極層は非分割の１つの前記電極プレートから成っており、前記各々の電極プレートは前記外部電極に接続するリードを有することを特徴とする、請求項１に記載の積層型チップキャパシタ。
【請求項３７】
前記各々の電極プレートは前記キャパシタ本体の対向する両側面に引き出された２つのリードを有し、
前記両側面の各一側面に引き出されるリードは積層方向に沿ってジグザグ状に配置されたことを特徴とする、請求項３６に記載の積層型チップキャパシタ。
【請求項３８】
前記積層型チップキャパシタは、８端子キャパシタであることを特徴とする、請求項３６に記載の積層型チップキャパシタ。
【請求項３９】
上下に連続配置された第１乃至第６内部電極層が一つの前記ブロックを成し、該ブロックが繰り返し積層されていることを特徴とする、請求項３８に記載の積層型チップキャパシタ。
【請求項４０】
前記キャパシタ本体の一面には第１乃至第４外部電極が順次に配置されており、
前記第１乃至第６内部電極層は前記キャパシタ本体の一面に引き出される第１乃至第６リードをそれぞれ有し、
前記第１乃至第４リードは前記第１乃至第４外部電極に各々接続されるように配置され、
前記第５リードは前記第３外部電極に接続されるように配置され、前記第６リードは前記第２外部電極に接続されるように配置されることを特徴とする、請求項３９に記載の積層型チップキャパシタ。
【請求項４１】
前記積層型チップキャパシタは、１０端子キャパシタであることを特徴とする、請求項３６に記載の積層型チップキャパシタ。
【請求項４２】
上下に連続配置された第１乃至第８内部電極層が一つの前記ブロックを成し、該ブロックが繰り返し積層されていることを特徴とする、請求項４１に記載の積層型チップキャパシタ。
【請求項４３】
前記キャパシタ本体の一面には第１乃至第５外部電極が順次に配置されており、
前記第１乃至第８内部電極層は、前記キャパシタ本体の一面に引き出される第１乃至第８リードを各々有し、
前記第１乃至第５リードは前記第１乃至第５外部電極に各々接続されるように配置され、
前記第６リードは前記第４外部電極に接続されるように配置され、前記第７リードは前記第３外部電極に接続されるように配置され、前記第８リードは前記第２外部電極に接続されるように配置されることを特徴とする、請求項４２に記載の積層型チップキャパシタ。
【請求項４４】
同一の前記外部電極に接続される上下に隣接した前記リードは、角を成しながら互いに異なる方向に延伸することを特徴とする、請求項３６に記載の積層型チップキャパシタ。
【請求項４５】
前記同一な外部電極に接続される上下に隣接した前記リードは、４５乃至１３５度の角度を成しながら互いに異なる方向に延伸することを特徴とする、請求項４４に記載の積層型チップキャパシタ。
【請求項４６】
複数の誘電体層が積層されて形成されたキャパシタ本体と、
前記キャパシタ本体内において前記誘電体層によって互いに分離されて配置され、同一平面上の少なくとも１つの電極プレートを各々含み、前記キャパシタ本体の外面に向かって延伸する１つ又は２つのリードを各々有する複数の内部電極層と、
前記キャパシタ本体の外面に形成され、前記リードを介して前記電極プレートと電気的に接続された複数の外部電極とを含み、
上下に連続配置された複数の前記内部電極層が一つのブロックを成し、該ブロックが繰り返し積層しており、
上下に隣接した互いに異なる極性の前記電極プレートのリードは、常に水平方向に互いに隣接するように配置されることを特徴とする積層型チップキャパシタ。
【請求項４７】
前記積層型チップキャパシタは、８端子キャパシタであることを特徴とする、請求項４６に記載の積層型チップキャパシタ。
【請求項４８】
前記各々のブロックは、順次に配置される第１乃至第８内部電極層から成り、
前記第４及び第８内部電極層の各々は前記キャパシタ本体の両側面に延伸する２つのリードを有し、
前記第１及び第３内部電極層と、前記第５及び第７内部電極層の各々は１つのリードを有することを特徴とする、請求項４７に記載の積層型チップキャパシタ。
【請求項４９】
前記第４内部電極層は前記キャパシタ本体の一側面に延伸する第１リードと、前記一側面に対向する他側面に延伸する第２リードとを有し、第８内部電極層は前記一側面に延伸する第３リードと、前記他側面に延伸する第４リードとを有し、
前記第１リードは前記第３内部電極層のリードと水平方向に隣接するように配置され、前記第２リードは前記第５内部電極層のリードと水平方向に隣接するように配置され、
前記第３リードは隣り合うブロックの第１内部電極層のリードと水平方向に隣接するように配置され、前記第４リードは前記第７内部電極層のリードと水平方向に隣接するように配置されることを特徴とする、請求項４８に記載の積層型チップキャパシタ。
【請求項５０】
前記第４内部電極層は分割スロットによって前記第１リードを有する一電極プレートと、前記第２リードを有する他電極プレートとに分割され、
前記第８内部電極層は分割スロットによって前記第３リードを有する一電極プレートと、前記第４リードを有する他電極プレートとに分割され、
前記第１乃至第３内部電極層と第５乃至第７内部電極層とは各々分割されることなく１つのリードを有することを特徴とする、請求項４９に記載の積層型チップキャパシタ。
【請求項５１】
前記各々の内部電極層は非分割の１つの前記電極プレートから成っており、前記各々の電極プレートは前記外部電極に接続するリードを有することを特徴とする、請求項４９に記載の積層型チップキャパシタ。
【図１ａ】
【図１ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図１ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１１−４９５９０（Ｐ２０１１−４９５９０Ａ）
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願番号】特願２０１０−２４９１０４（Ｐ２０１０−２４９１０４）
【出願日】平成２２年１１月５日（２０１０．１１．５）
【分割の表示】特願２００６−３０７９４９（Ｐ２００６−３０７９４９）の分割
【原出願日】平成１８年１１月１４日（２００６．１１．１４）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願日】平成２２年１１月５日（２０１０．１１．５）
【分割の表示】特願２００６−３０７９４９（Ｐ２００６−３０７９４９）の分割
【原出願日】平成１８年１１月１４日（２００６．１１．１４）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
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