絶縁ゲート電界効果トランジスタのモデル化方法および集積回路
【課題】絶縁ゲート電界効果トランジスタモデルにおいて内側フリンジ容量を適切にモデル化し、当該モデルを集積回路のシミュレーションに反映し、絶縁ゲート電界効果トランジスタを含む集積回路の設計に使用されるシミュレーション精度を向上する。
【解決手段】ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量に関する基板電荷Ｑｂｆおよびゲート電荷Ｑｇｆと、ゲート・ドレイン間の内側フリンジ容量に関わるドレイン電荷Ｑｄｆと、ゲート・ソース間の内側フリンジ容量に関わるソース電荷Ｑｓｆとを考慮し、ＱｂｆがＱｄｆとＱｓｆとＱｇｆとに依存して定義され、さらに、Ｑｇｆのドレイン端子バイアスによる偏微分項とＱｄｆのゲート端子バイアスによる偏微分項とが一致し、かつＱｇｆのソース端子バイアスによる偏微分項とＱｓｆのゲート端子バイアスによる偏微分項とが一致するように、ＱｇｆとＱｄｆとＱｓｆとＱｂｆとを定式化する。
【解決手段】ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量に関する基板電荷Ｑｂｆおよびゲート電荷Ｑｇｆと、ゲート・ドレイン間の内側フリンジ容量に関わるドレイン電荷Ｑｄｆと、ゲート・ソース間の内側フリンジ容量に関わるソース電荷Ｑｓｆとを考慮し、ＱｂｆがＱｄｆとＱｓｆとＱｇｆとに依存して定義され、さらに、Ｑｇｆのドレイン端子バイアスによる偏微分項とＱｄｆのゲート端子バイアスによる偏微分項とが一致し、かつＱｇｆのソース端子バイアスによる偏微分項とＱｓｆのゲート端子バイアスによる偏微分項とが一致するように、ＱｇｆとＱｄｆとＱｓｆとＱｂｆとを定式化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート電界効果トランジスタのモデル化方法と集積回路のシミュレーション方法および集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路を設計し、仕様どおりに動作させるためには、高精度な回路シミュレーション方法および回路シミュレーション装置が不可欠である。一般に回路シミュレーションでよく使用される絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のモデルとして、ＣＭＣ（Compact Model Council）において、国際標準モデルに認定されているＢＳＩＭ４（非特許文献１）、ＢＳＩＭ３（非特許文献２）、ＰＳＰ（非特許文献３）がある。これらのモデルは、バイアス条件に応じてＩＧＦＥＴの電流や容量などの電気特性をシミュレートする。
【０００３】
これらのＩＧＦＥＴモデルにおいては、ゲート・ドレイン間の容量特性（Ｃｇｄ特性）は、特許文献１に記載のように、イントリンシック容量成分Ｃｇｄ’と、オーバーラップ容量Ｃｇｄｏｖとで表され、同様にゲート・ソース間の容量特性（Ｃｇｓ特性）は、イントリンシック容量成分Ｃｇｓ’と、オーバーラップ容量Ｃｇｓｏｖとで表される。ＣｇｄｏｖとＣｇｓｏｖには、バイアス依存のない外側フリンジ容量を含む。
【０００４】
蓄積・空乏領域においてはイントリンシック容量成分Ｃｇｄ’とＣｇｓ’はほとんどなくなり、Ｃｇｄ特性はほぼＣｇｄｏｖのみで、Ｃｇｓ特性はほぼＣｇｓｏｖのみでそれぞれ表される。
【０００５】
従来のＩＧＦＥＴモデルでは、オーバーラップ容量のバイアス依存性は、ゲートオーバーラップ領域の空乏化によるものとしてモデル化されており、例えばＢＳＩＭ４やＢＳＩＭ３ではＣｇｄｏｖはゲート・ドレイン間バイアスＶｇｄ依存性を有し、Ｃｇｓｏｖはゲート・ソース間バイアスＶｇｓ依存性を有する形でモデル化されている（以降Ｖｘｙはｘ端子バイアスとｙ端子バイアスとの差、すなわちＶｘ−Ｖｙを示すものとする）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−６９６２９号公報
【非特許文献】
【０００７】
【非特許文献１】“ＢＳＩＭ４．６．２ ＭＯＳＦＥＴ Ｍｏｄｅｌ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ”，＜ＵＲＬ：http://www-device.eecs.berkeley.edu/~bsim3/BSIM4/BSIM462/doc/BSIM462_Manual.pdf＞
【非特許文献２】“ＢＳＩＭ３ｖ３．３．０ ＭＯＳＦＥＴ Ｍｏｄｅｌ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ”，＜ＵＲＬ：http://www-device.eecs.berkeley.edu/~bsim3/ftpv330/Mod_doc/b3v33manu.tar＞
【非特許文献３】“ＰＳＰ Ｄｏｃｕｍｅｎｔａｔｉｏｎ”，＜ＵＲＬ：http://pspmodel.asu.edu/psp_documentation.html＞
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年の微細トランジスタでは、オーバーラップ領域の不純物濃度が高濃度化しているため、オーバーラップ容量のバイアス依存性は小さくなっており、蓄積・空乏領域でのＣｇｄ特性およびＣｇｓ特性に見られるバイアス依存性の大部分は、オーバーラップ容量によるものではなく、ＩＧＦＥＴの内部を通じてゲート・ドレイン間およびゲート・ソース間に存在する内側フリンジ容量のバイアス依存性によるものになっている。内側フリンジ容量は、空乏層を介してゲート・ドレイン間およびゲート・ソース間に存在する容量であるので空乏層幅に依存して変化する。そのため空乏層幅を決める要素であるゲート・基板間バイアスＶｇｂの影響が支配的となる。
【０００９】
前記ＰＳＰモデルにおいては、初期バージョンのＰＳＰ１００．１ではバイアス依存性を有した内側フリンジ容量が考慮されていた。しかしこのモデル化方法は適切ではなく、内側フリンジ容量に関するゲート電荷、ドレイン電荷、ソース電荷は考慮されているが、内側フリンジ容量に関する基板電荷は考慮されていない。そのため、本来一致すべきである蓄積・空乏領域でのＣｇｄとＣｄｇ、およびＣｇｓとＣｓｇ、およびＣｇｂとＣｂｇがそれぞれ不一致になり、またＶｄｓ＝０ＶにおけるＣｇｓとＣｇｄとが不一致になるなどの問題があった（ここで、Ｃｘｙはｘ−ｙ端子間の容量、すなわち、ｘ端子の電荷のｙ端子のバイアスによる偏微分を表している。ｇ、ｄ、ｓ、ｂはそれぞれゲート、ドレイン、ソース、基板端子を示す。以降も同様）。そのため後続バージョンのＰＳＰ１０１．０では内側フリンジ容量モデルは削除され、以後ＰＳＰモデルでは内側フリンジ容量は考慮されていない。また、前記のＢＳＩＭ４やＢＳＩＭ３では、もともと内側フリンジ容量は考慮されていない。
【００１０】
このように、従来のＩＧＦＥＴモデルでは内側フリンジ容量が考慮されていないため、通常、蓄積・空乏領域におけるＣｇｄ特性のバイアス依存性は、オーバーラップ容量モデルのバイアス依存性を用いて合わせ込まれる。具体的には、図７のＶｄｓ＝０Ｖのシンボルと実線で示すように、Ｖｄｓ＝０Ｖ、Ｖｇｓ＜０ＶのＣｇｄ−Ｖｇｓ特性に対して、オーバーラップ容量モデルが合わせ込まれる。
【００１１】
しかし、この方法で微細トランジスタのＣｇｄ特性を表そうとすると、前記のように本来は内側フリンジ容量のＶｇｂ依存性の影響が支配的であるものを、無理やりＶｇｄ依存性支配のオーバーラップ容量モデルで表すことになり、Ｃｇｄ特性のＶｄｓ＝０ＶにおけるＶｇｓ依存性は再現できても、Ｖｄｓ依存性やＶｂｓ依存性は再現できない。例えばＶｄｓが印加された場合には図７のＶｄｓ＝１．２Ｖのシンボルと点線で示すように、蓄積・空乏領域に限らず、反転領域まで含めて、シミュレーションの方が過少となり、Ｃｇｄ特性の精度が低下してしまう。
【００１２】
本発明は、前記実状に鑑み、ＩＧＦＥＴモデルにおいて内側フリンジ容量を適切にモデル化して集積回路のシミュレーションに反映する方法を提供し、ＩＧＦＥＴを含む集積回路の設計に使用されるシミュレーション精度を向上することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明はＩＧＦＥＴのモデル化方法であって、内側フリンジ容量を、バイアス依存性を有する形で適切にモデル化するために、内側フリンジ容量に関するゲート電荷、ドレイン電荷、ソース電荷、基板電荷を新たに考慮する。特に、内側フリンジ容量に関する基板電荷を考慮する点が本発明の特徴であり、これにより、前記ＰＳＰ１００．１モデルに見られたような問題を生じることなく、バイアス依存性を有する内側フリンジ容量を高精度にモデル化することができる。
【００１４】
本発明のＩＧＦＥＴのモデル化方法の一形態は、ＩＧＦＥＴのゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆのモデル化方法であり、Ｃｇｄｉｆに関する基板電荷Ｑｂｆｄとドレイン電荷Ｑｄｆとゲート電荷Ｑｇｆｄとを考慮し、ＱｂｆｄはＱｄｆとＱｇｆｄとに依存して定義される。
【００１５】
ここで、ＣｇｄｉｆはＱｇｆｄのドレイン端子バイアスによる偏微分項として求められるが、ＣｇｄｉｆがＱｄｆのゲート端子バイアスによる偏微分項と一致するように、ＱｇｆｄとＱｄｆとが定式化される。
【００１６】
ＩＧＦＥＴのトータルのＣｇｄは従来のイントリンシック容量Ｃｇｄ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、Ｃｇｄｉｆを加えて、Ｃｇｄ＝Ｃｇｄ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表され、またトータルのＣｄｇは従来のイントリンシック容量Ｃｄｇ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、Ｃｇｄｉｆを加えて、Ｃｄｇ＝Ｃｄｇ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表される。
【００１７】
本発明のＩＧＦＥＴのモデル化方法の他の一形態は、ＩＧＦＥＴのゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆのモデル化方法であり、Ｃｇｓｉｆに関する基板電荷Ｑｂｆｓとソース電荷Ｑｓｆとゲート電荷Ｑｇｆｓとを考慮し、ＱｂｆｓはＱｓｆとＱｇｆｓとに依存して定義される。
【００１８】
ここで、ＣｇｓｉｆはＱｇｆｓのソース端子バイアスによる偏微分項として求められるが、ＣｇｓｉｆがＱｓｆのゲート端子バイアスによる偏微分項と一致するように、ＱｇｆｓとＱｓｆとが定式化される。
【００１９】
ＩＧＦＥＴのトータルのＣｇｓは従来のイントリンシック容量Ｃｇｓ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、Ｃｇｓｉｆを加えて、Ｃｇｓ＝Ｃｇｓ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表され、またトータルのＣｓｇは従来のイントリンシック容量Ｃｓｇ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、Ｃｇｓｉｆを加えて、Ｃｓｇ＝Ｃｓｇ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表される。
【００２０】
本発明のＩＧＦＥＴのモデル化方法のさらに他の一形態は、ＩＧＦＥＴのゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆおよびゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆのモデル化方法であり、ＣｇｄｉｆおよびＣｇｓｉｆに関わる基板電荷Ｑｂｆおよびゲート電荷Ｑｇｆと、Ｃｇｄｉｆに関わるドレイン電荷Ｑｄｆと、Ｃｇｓｉｆに関わるソース電荷Ｑｓｆとを考慮し、Ｑｂｆが、ＱｄｆとＱｓｆとＱｇｆとに依存して定義される。
【００２１】
ここで、ＣｇｄｉｆはＱｇｆのドレイン端子バイアスによる偏微分項として求められ、ＣｇｓｉｆはＱｇｆのソース端子バイアスによる偏微分項として求められる。このときＣｇｄｉｆがＱｄｆのゲート端子バイアスによる偏微分項と一致するように、またＣｇｓｉｆがＱｓｆのゲート端子バイアスによる偏微分項と一致するように、ＱｇｆとＱｄｆとＱｓｆとが定式化される。
【００２２】
ＩＧＦＥＴのトータルのＣｇｄは従来のイントリンシック容量Ｃｇｄ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、Ｃｇｄｉｆを加えて、Ｃｇｄ＝Ｃｇｄ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表され、またトータルのＣｄｇは従来のイントリンシック容量Ｃｄｇ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、Ｃｇｄｉｆを加えて、Ｃｄｇ＝Ｃｄｇ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表される。
【００２３】
同様に、ＩＧＦＥＴのトータルのＣｇｓは従来のイントリンシック容量Ｃｇｓ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、Ｃｇｓｉｆを加えて、Ｃｇｓ＝Ｃｇｓ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表され、またトータルのＣｓｇは従来のイントリンシック容量Ｃｓｇ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、Ｃｇｓｉｆを加えて、Ｃｓｇ＝Ｃｓｇ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表される。
【００２４】
また、本発明はＩＧＦＥＴを含む集積回路のシミュレーション装置であって、前記のいずれかのＩＧＦＥＴのモデル化方法の形態に従って、ＩＧＦＥＴのゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆとゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆとがモデル化されたＩＧＦＥＴモデルを含むシミュレーション装置である。
【００２５】
また、本発明はＩＧＦＥＴを含む集積回路であって、前記のいずれかのＩＧＦＥＴのモデル化方法の形態に従って、ＩＧＦＥＴのゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆとゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆとがモデル化されたＩＧＦＥＴモデルを含むシミュレーション方法を用いて設計された集積回路である。
【発明の効果】
【００２６】
本発明によれば、ＩＧＦＥＴモデルにおいて内側フリンジ容量が適切にモデル化され、そのＩＧＦＥＴモデルがシミュレーション装置に反映されることにより、ＩＧＦＥＴを含む集積回路のシミュレーション精度が向上し、ＩＧＦＥＴ集積回路の設計を高精度に実施することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態１のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。
【図２】微細デバイスのＣｇｄ−Ｖｇｓ特性について、本発明の実施形態１または実施形態３のＩＧＦＥＴのモデル化方法を使用したＩＧＦＥＴモデルによるシミュレーション結果と実測との比較を概略的に示す図である。
【図３】本発明の実施形態２のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。
【図４】本発明の実施形態３のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。
【図５】本発明の実施形態４のシミュレーション装置の構成を示すブロック図である。
【図６】本発明の実施形態５の集積回路が設計・製造されるフローを示す図である。
【図７】微細デバイスのＣｇｄ−Ｖｇｓ特性について、従来ＩＧＦＥＴのモデル化方法を使用したＩＧＦＥＴモデルによるシミュレーション結果と実測との比較を概略的に示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について説明する。
【００２９】
《実施形態１》
本発明の実施形態１はＩＧＦＥＴのモデル化方法であって、図１は本実施形態のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。図１において、Ｃｇｄｉｆはゲート・ドレイン間フリンジ容量、Ｑｇｆｄはゲート・ドレイン間フリンジ容量に関わるゲート電荷、Ｑｄｆはゲート・ドレイン間フリンジ容量に関わるドレイン電荷、Ｑｂｆｄはゲート・ドレイン間フリンジ容量に関わる基板電荷、Ｃｇｂｉｆｄはゲート・ドレイン間フリンジ容量に関わる電荷に由来するゲート・基板間容量、Ｃｄｂｉｆはゲート・ドレイン間フリンジ容量に関わる電荷に由来するドレイン・基板間容量である。
【００３０】
本実施形態のＩＧＦＥＴのモデル化方法においては、従来のＩＧＦＥＴモデルで考慮される、ゲート、ドレイン、ソース、基板の各端子電荷とは別に、ゲート・ドレイン間の内側フリンジ容量に関わる電荷として、図１のような基板電荷Ｑｂｆｄ、ゲート電荷Ｑｇｆｄ、ドレイン電荷Ｑｄｆを新たに考慮する。
【００３１】
これらの電荷は、
【数１】
のように電荷保存関係を満たす。
【００３２】
前記のとおり、内側フリンジ容量は空乏層幅に依存するため、空乏層幅を決める要素であるＶｇｂに依存する。したがって、内側フリンジ容量に関わるＱｄｆはＶｇｂに依存する関数であるｆ（Ｖｇｂ）として、
【数２】
のように定義される。
【００３３】
ｆ（Ｖｇｂ）の具体的な式の形としては、例えば、
【数３】
となる。ここに、
【数４】
である。［数３］はＱｄｆが空乏層幅に依存するということに基づき、一般に知られているＩＧＦＥＴの空乏層幅を表す解析式の形から類推されたものである。［数３］、［数４］におけるＣＩＦＯ、ＣＩＦＫ、δはモデルパラメータであり、任意の値に設定可能である。
【００３４】
ゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆは、Ｑｇｆｄのドレイン端子バイアスによる偏微分として得られるが、それはＱｄｆのゲート端子バイアスによる偏微分とも一致しなければならない。Ｑｄｆすなわちｆ（Ｖｇｂ）のゲート端子バイアスによる偏微分項は、［数３］右辺のゲート端子バイアスの偏微分であり、具体的な式の形は省略するが、Ｖｇｂに依存する関数となる。これをｇ（Ｖｇｂ）で表すと、
【数５】
となる。
【００３５】
ここで、もしＱｂｆｄが考慮されていない、すなわちＱｂｆｄ＝０だったとすると、［数１］の電荷保存関係よりＱｇｆｄ＝−Ｑｄｆとなり、［数５］が満たせなくなり、前記のＰＳＰ１００．１のようにＣｇｄとＣｄｇとが一致しないという問題に陥ってしまうが、本発明のモデル化方法ではＱｂｆｄが考慮されているためＱｇｆｄ＝−（Ｑｄｆ＋Ｑｂｆｄ）であり、Ｑｇｆｄと−Ｑｄｆとが等しくある必要はない。したがって、［数５］の関係を満たすＱｇｆｄを、
【数６】
のように定義することができる。
【００３６】
また、Ｑｂｆｄは［数１］、［数２］、［数６］から、
【数７】
のように決定される。
【００３７】
最終的に、ＩＧＦＥＴのトータルの各端子電荷は、従来のＩＧＦＥＴモデル（例えばＢＳＩＭ４）で元々考慮されていたドレイン端子電荷Ｑｄ０、ゲート端子電荷Ｑｇ０、基板端子電荷Ｑｂ０に対し、［数２］、［数６］、［数７］で定義された内側フリンジ容量に関わる電荷Ｑｄｆ、Ｑｇｆｄ、Ｑｂｆｄをそれぞれ付加することによって表される。すなわち、ドレイン電荷はＱｄ＝Ｑｄ０＋Ｑｄｆ、ゲート電荷はＱｇ＝Ｑｇ０＋Ｑｇｆｄ、基板電荷はＱｂ＝Ｑｂ０＋Ｑｂｆｄと表される。
【００３８】
ＩＧＦＥＴのトータルのＣｇｄは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｄ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、前記Ｃｇｄｉｆを加えて、Ｃｇｄ＝Ｃｇｄ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表される。同様にトータルのＣｄｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｄｇ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、前記Ｃｇｄｉｆを加えて、Ｃｄｇ＝Ｃｄｇ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表される。なお、蓄積・空乏領域ではＣｇｄ’＝Ｃｄｇ’＝０であるので、Ｃｇｄ＝Ｃｄｇ＝Ｃｇｄｏｖ＋Ｃｇｄｉｆとなり、ＣｇｄとＣｄｇとは一致する。
【００３９】
また、Ｑｄｆ、Ｑｇｆｄ、Ｑｂｆｄを新たに考慮することにより、Ｃｇｄｉｆの他にゲート・基板間およびドレイン・基板間に新たな容量成分が発生する。新たなゲート・基板間の容量Ｃｇｂｉｆｄは、Ｑｇｆｄの基板端子バイアスによる偏微分またはＱｂｆｄのゲート端子バイアスによる偏微分として表されるが、Ｑｇｆｄを［数６］、Ｑｂｆｄを［数７］のように定義していることにより、それらは一致し、すなわち、
【数８】
の関係にある。また新たなドレイン・基板間の容量Ｃｄｂｉｆは、Ｑｄｆの基板端子バイアスによる偏微分またはＱｂｆｄのドレイン端子バイアスによる偏微分で表されるが、Ｑｄｆを［数２］、Ｑｂｆｄを［数７］のように定義していることにより、それらは一致し、すなわち、
【数９】
の関係にある。
【００４０】
ＩＧＦＥＴのトータルのＣｇｂおよびＣｂｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｂ’、Ｃｂｇ’およびゲート・基板間オーバーラップ容量Ｃｇｂｏｖに、それぞれ前記Ｃｇｂｉｆｄを加えて、Ｃｇｂ＝Ｃｇｂ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆｄ、およびＣｂｇ＝Ｃｂｇ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆｄで表される。なお、蓄積・空乏領域ではＣｇｂ’＝Ｃｂｇ’であるのでＣｇｂとＣｂｇとは一致する。
【００４１】
また、ＩＧＦＥＴのトータルのＣｄｂおよびＣｂｄは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｄｂ’、Ｃｂｄ’およびドレイン・基板間接合容量Ｃｊｄに、それぞれ前記Ｃｄｂｉｆを加えて、Ｃｄｂ＝Ｃｄｂ’＋Ｃｊｄ＋Ｃｄｂｉｆ、およびＣｂｄ＝Ｃｂｄ’＋Ｃｊｄ＋Ｃｄｂｉｆで表される。なお、蓄積・空乏領域ではＣｄｂ’＝Ｃｂｄ’であるのでＣｄｂとＣｂｄとは一致する。
【００４２】
以上が、実施形態１のＩＧＦＥＴのモデル化方法であり、ＰＳＰ１００．１のような蓄積・空乏領域でＣｇｄとＣｄｇとが不一致になる、あるいはＣｇｂとＣｂｇとが不一致になるなどの問題を起こすことなく、ゲート・ドレイン間の内側フリンジ容量をＶｇｂに依存する関数で表現することができる。これにより、図２のように、Ｃｇｄ特性のバイアス依存性を従来よりも高精度に再現することができる。
【００４３】
《実施形態２》
本発明の実施形態２はＩＧＦＥＴのモデル化方法であって、図３は本実施形態のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。図３において、Ｃｇｓｉｆはゲート・ソース間フリンジ容量、Ｑｇｆｓはゲート・ソース間フリンジ容量に関わるゲート電荷、Ｑｓｆはゲート・ソース間フリンジ容量に関わるソース電荷、Ｑｂｆｓはゲート・ソース間フリンジ容量に関わる基板電荷、Ｃｇｂｉｆｓはゲート・ソース間フリンジ容量に関わる電荷に由来するゲート・基板間容量、Ｃｓｂｉｆはゲート・ソース間フリンジ容量に関わる電荷に由来するソース・基板間容量である。
【００４４】
本実施形態のＩＧＦＥＴのモデル化方法においては、従来のＩＧＦＥＴモデルで考慮される、ゲート、ドレイン、ソース、基板の各端子電荷とは別に、ゲート・ソース間の内側フリンジ容量に関わる電荷として、図３のような基板電荷Ｑｂｆｓ、ゲート電荷Ｑｇｆｓ、ソース電荷Ｑｓｆを新たに考慮する。
【００４５】
これらの電荷は、
【数１０】
のように電荷保存関係を満たす。
【００４６】
内側フリンジ容量に関わるＱｓｆは、実施形態１におけるＱｄｆと同様、Ｖｇｂに依存する関数であるｆ（Ｖｇｂ）として、
【数１１】
のように定義される。ｆ（Ｖｇｂ）は実施形態１の［数３］、［数４］で表されたものと同じ関数である。
【００４７】
ゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆは、Ｑｇｆｓのソース端子バイアスによる偏微分として得られるが、それはＱｓｆのゲート端子バイアスによる偏微分とも一致しなければならない。Ｑｓｆすなわちｆ（Ｖｇｂ）のゲート端子バイアスによる偏微分項は、実施形態１で述べたようにｇ（Ｖｇｂ）と表されるので、
【数１２】
となる。
【００４８】
ここで、もしＱｂｆｓが考慮されていない、すなわちＱｂｆｓ＝０だったとすると、［数１０］の電荷保存関係よりＱｇｆｓ＝−Ｑｓｆとなり、［数１２］が満たせなくなり、前記のＰＳＰ１００．１のようにＣｇｓとＣｓｇとが一致しないという問題に陥ってしまうが、本発明のモデル化方法ではＱｂｆｓが考慮されているためＱｇｆｓ＝−（Ｑｓｆ＋Ｑｂｆｓ）であり、Ｑｇｆｓと−Ｑｓｆとが等しくある必要はない。したがって、［数１２］の関係を満たすＱｇｆｓを、
【数１３】
のように定義することができる。
【００４９】
また、Ｑｂｆｓは［数１０］、［数１１］、［数１３］から、
【数１４】
のように決定される。
【００５０】
最終的に、ＩＧＦＥＴのトータルの各端子電荷は、従来のＩＧＦＥＴモデルで元々考慮されていたソース端子電荷Ｑｓ０、ゲート端子電荷Ｑｇ０、基板端子電荷Ｑｂ０に対し、［数１１］、［数１３］、［数１４］で定義された内側フリンジ容量に関わる電荷Ｑｓｆ、Ｑｇｆｓ、Ｑｂｆｓをそれぞれ付加することによって表される。すなわち、ソース電荷はＱｓ＝Ｑｓ０＋Ｑｓｆ、ゲート電荷はＱｇ＝Ｑｇ０＋Ｑｇｆｓ、基板電荷はＱｂ＝Ｑｂ０＋Ｑｂｆｓと表される。
【００５１】
また、ＩＧＦＥＴのトータルのＣｇｓは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｓ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、前記Ｃｇｓｉｆを加えて、Ｃｇｓ＝Ｃｇｓ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表される。同様にトータルのＣｓｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｓｇ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、前記Ｃｇｓｉｆを加えて、Ｃｓｇ＝Ｃｓｇ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表される。なお、蓄積・空乏領域ではＣｇｓ’＝Ｃｓｇ’であるので、Ｃｇｓ＝Ｃｓｇ＝Ｃｇｓｏｖ＋Ｃｇｓｉｆとなり、ＣｇｓとＣｓｇとは一致する。
【００５２】
また、Ｑｓｆ、Ｑｇｆｓ、Ｑｂｆｓを新たに考慮することにより、Ｃｇｓｉｆの他にゲート・基板間およびソース・基板間に新たな容量成分が発生する。新たなゲート・基板間の容量Ｃｇｂｉｆｓは、Ｑｇｆｓの基板端子バイアスによる偏微分またはＱｂｆｓのゲート端子バイアスによる偏微分として表されるが、Ｑｇｆｓを［数１３］、Ｑｂｆｓを［数１４］のように定義していることにより、それらは一致し、すなわち、
【数１５】
の関係にある。また新たなソース・基板間の容量Ｃｓｂｉｆは、Ｑｓｆの基板端子バイアスによる偏微分またはＱｂｆｓのソース端子バイアスによる偏微分で表されるが、Ｑｓｆを［数１１］、Ｑｂｆｓを［数１４］のように定義していることにより、それらは一致し、すなわち、
【数１６】
の関係にある。
【００５３】
ＩＧＦＥＴのトータルのＣｇｂおよびＣｂｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｂ’、Ｃｂｇ’およびゲート・基板間オーバーラップ容量Ｃｇｂｏｖに、それぞれ前記Ｃｇｂｉｆｓを加えて、Ｃｇｂ＝Ｃｇｂ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆｓ、およびＣｂｇ＝Ｃｂｇ’＋Ｃｂｇｏｖ＋Ｃｇｂｉｆｓで表される。なお、蓄積・空乏領域ではＣｇｂ’＝Ｃｂｇ’であるのでＣｇｂとＣｂｇとは一致する。
【００５４】
また、ＩＧＦＥＴのトータルのＣｓｂおよびＣｂｓは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｓｂ’、Ｃｂｓ’およびソース・基板間接合容量Ｃｊｓに、それぞれ前記Ｃｓｂｉｆを加えて、Ｃｓｂ＝Ｃｓｂ’＋Ｃｊｓ＋Ｃｓｂｉｆ、およびＣｂｓ＝Ｃｂｓ’＋Ｃｊｓ＋Ｃｓｂｉｆで表される。なお、蓄積・空乏領域ではＣｓｂ’＝Ｃｂｓ’であるのでＣｓｂとＣｂｓとは一致する。
【００５５】
以上が、実施形態２のＩＧＦＥＴのモデル化方法であり、ＰＳＰ１００．１のような蓄積・空乏領域でＣｇｓとＣｓｇとが不一致になる、あるいはＣｇｂとＣｂｇとが不一致になるなどの問題を起こすことなく、ゲート・ソース間の内側フリンジ容量をＶｇｂに依存する関数で表現することができる。これにより、Ｃｇｓ特性のバイアス依存性を従来よりも高精度に再現することができる。
【００５６】
《実施形態３》
本発明の実施形態３はＩＧＦＥＴのモデル化方法であって、図４は本実施形態のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。図４において、Ｃｇｄｉｆはゲート・ドレイン間フリンジ容量、Ｃｇｓｉｆはゲート・ソース間フリンジ容量、Ｑｇｆはゲート・ドレイン間およびゲート・ソース間フリンジ容量に関わるゲート電荷、Ｑｄｆはゲート・ドレイン間フリンジ容量に関わるドレイン電荷、Ｑｓｆはゲート・ソース間フリンジ容量に関わるソース電荷、Ｑｂｆはゲート・ドレイン間およびゲート・ソース間フリンジ容量に関わる基板電荷、Ｃｄｂｉｆはゲート・ドレイン間フリンジ容量に関わる電荷に由来するドレイン・基板間容量、Ｃｓｂｉｆはゲート・ソース間フリンジ容量に関わる電荷に由来するソース・基板間容量、Ｃｇｂｉｆはゲート・ドレイン間およびゲート・ソース間フリンジ容量に関わる電荷に由来するゲート・基板間容量である。
【００５７】
実施形態３のＩＧＦＥＴのモデル化方法においては、従来のＩＧＦＥＴモデルで考慮されるゲート、ドレイン、ソース、基板の各端子電荷とは別に、ゲート・ソース間およびゲート・ドレイン間の内側フリンジ容量に関わる電荷として、図４のような基板電荷Ｑｂｆ、ゲート電荷Ｑｇｆ、ドレイン電荷Ｑｄｆ、ソース電荷Ｑｓｆを新たに考慮する。
【００５８】
これらの電荷は、
【数１７】
のように電荷保存関係を満たす。
【００５９】
各電荷の具体的な定義としては、Ｑｄｆは実施形態１の［数２］の定義と同じく、Ｑｓｆは実施形態２の［数１１］の定義と同じく、Ｑｇｆは実施形態１の［数６］および実施形態２の［数１３］を用いて、
【数１８】
とすると、Ｑｂｆは実施形態１の［数７］および実施形態２の［数１４］を用いて、
【数１９】
と表される。
【００６０】
以上のように定義した新たな電荷により、ゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆは、Ｑｇｆのドレイン端子バイアスによる偏微分として得られるが、それは［数１８］および［数６］の定義からＱｇｆｄのドレイン端子バイアスによる偏微分に等しく、結局Ｃｇｄｉｆは実施形態１と同様に［数５］の関係で表される。またゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆは、Ｑｇｆのソース端子バイアスによる偏微分として得られるが、それは［数１８］および［数１３］の定義からＱｇｆｓのソース端子バイアスによる偏微分に等しく、結局Ｃｇｓｉｆは実施形態２と同様に［数１２］の関係で表される。
【００６１】
最終的に、ＩＧＦＥＴのトータルの各端子電荷は、従来のＩＧＦＥＴモデルで元々考慮されていたドレイン端子電荷Ｑｄ０、ソース端子電荷Ｑｓ０、ゲート端子電荷Ｑｇ０、基板端子電荷Ｑｂ０に対し、［数２］、［数１１］、［数１８］、［数１９］で定義された内側フリンジ容量に関わる電荷Ｑｄｆ、Ｑｓｆ、Ｑｇｆ、Ｑｂｆをそれぞれ付加することによって表される。すなわち、ドレイン電荷はＱｄ＝Ｑｄ０＋Ｑｄｆ、ソース電荷はＱｓ＝Ｑｓ０＋Ｑｓｆ、ゲート電荷はＱｇ＝Ｑｇ０＋Ｑｇｆ、基板電荷はＱｂ＝Ｑｂ０＋Ｑｂｆと表される。
【００６２】
ＩＧＦＥＴのトータルのＣｇｄ、Ｃｄｇ、Ｃｇｓ、Ｃｓｇは、実施形態１および実施形態２と同様にＣｇｄ＝Ｃｇｄ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆ、Ｃｄｇ＝Ｃｄｇ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆ、Ｃｇｓ＝Ｃｇｓ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆ、Ｃｓｇ＝Ｃｓｇ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆと表される。なお、蓄積・空乏領域ではＣｇｄ’＝Ｃｄｇ’＝Ｃｇｓ’＝Ｃｓｇ’＝０であるので、ＣｇｄとＣｄｇとは一致し、またＣｇｓとＣｓｇとは一致する。また、本実施形態の定義では［数５］と［数１２］からＣｇｄｉｆ＝Ｃｇｓｉｆであり、Ｖｄｓ＝０ではＣｇｓｏｖ＝Ｃｇｄｏｖであるので、Ｖｄｓ＝０における蓄積・空乏領域ではＣｇｄとＣｄｇとＣｇｓとＣｓｇとはすべて一致する。
【００６３】
また、Ｑｄｆ、Ｑｓｆ、Ｑｇｆ、Ｑｂｆを新たに考慮することにより、Ｃｇｄｉｆ、Ｃｇｓｉｆの他にゲート・基板間およびドレイン・基板間およびソース・基板間にも新たな容量成分が発生する。新たなゲート・基板間の容量Ｃｇｂｉｆは、Ｑｇｆの基板端子バイアスによる偏微分またはＱｂｆのゲート端子バイアスによる偏微分として表されるが、Ｑｇｆを［数１８］、Ｑｂｆを［数１９］のように定義していることにより、それらは一致し、すなわち、
【数２０】
の関係にある。また、新たなドレイン・基板間の容量Ｃｄｂｉｆは、Ｑｄｆの基板端子バイアスによる偏微分またはＱｂｆのドレイン端子バイアスによる偏微分で表されるが、Ｑｄｆを［数２］、Ｑｂｆを［数１９］のように定義していることにより、それらは一致し、すなわち、
【数２１】
の関係にある。また、新たなソース・基板間の容量Ｃｓｂｉｆは、Ｑｓｆの基板端子バイアスによる偏微分またはＱｂｆのソース端子バイアスによる偏微分で表されるが、Ｑｓｆを［数１１］、Ｑｂｆを［数１９］のように定義していることにより、それらは一致し、すなわち、
【数２２】
の関係にある。
【００６４】
ＩＧＦＥＴのトータルのＣｇｂおよびＣｂｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｂ’、Ｃｂｇ’およびゲート・基板間オーバーラップ容量Ｃｇｂｏｖに、それぞれ前記Ｃｇｂｉｆを加えて、Ｃｇｂ＝Ｃｇｂ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆ、およびＣｂｇ＝Ｃｂｇ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆで表される。なお、蓄積・空乏領域ではＣｇｂ’＝Ｃｂｇ’であるので、Ｃｇｂ＝Ｃｂｇ＝Ｃｇｂｏｖ＋Ｃｇｂｉｆとなり、ＣｇｂとＣｂｇとは一致する。
【００６５】
また、ＩＧＦＥＴのトータルのＣｄｂおよびＣｂｄは、実施形態１と同様にＣｄｂ＝Ｃｄｂ’＋Ｃｊｄ＋Ｃｄｂｉｆ、およびＣｂｄ＝Ｃｂｄ’＋Ｃｊｄ＋Ｃｄｂｉｆで表される。なお、蓄積・空乏領域ではＣｄｂ’＝Ｃｂｄ’であるのでＣｄｂとＣｂｄとは一致する。
【００６６】
また、ＩＧＦＥＴのトータルのＣｓｂおよびＣｂｓは、実施形態２と同様にＣｓｂ＝Ｃｓｂ’＋Ｃｊｓ＋Ｃｓｂｉｆ、およびＣｂｓ＝Ｃｂｓ’＋Ｃｊｓ＋Ｃｓｂｉｆで表される。なお、蓄積・空乏領域ではＣｓｂ’＝Ｃｂｓ’であるのでＣｓｂとＣｂｓとは一致する。
【００６７】
以上が、実施形態３のＩＧＦＥＴのモデル化方法であり、ＰＳＰ１００．１のような蓄積・空乏領域でＣｇｄとＣｄｇとが不一致になる、ＣｇｓとＣｓｇとが不一致になる、あるいはＣｇｂとＣｂｇとが不一致になるなどの問題を起こすことなく、ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量を表現することができる。これにより、図２のようにＣｇｄ特性のバイアス依存性を従来よりも高精度に再現し、またＣｇｓ特性のバイアス依存性も従来よりも高精度化できる。
【００６８】
《実施形態４》
本発明の実施形態４はシミュレーション装置であり、図５は本実施形態のシミュレーション装置の構成を示すブロック図である。本実施形態のシミュレーション装置は、ネットリストを入力データとし、回路シミュレーション実行部１０１を備え、シミュレーション対象である集積回路の電気的特性計算結果を出力する。回路シミュレーション実行部１０１は、ＳＰＩＣＥに代表される回路シミュレータの本体である。回路シミュレーション実行部１０１は、ＩＧＦＥＴモデル計算部１０２を備えており、ＩＧＦＥＴモデル計算部１０２の内部に内側フリンジ容量計算部１０３を備えており、内側フリンジ容量計算部１０３においては、内側フリンジ容量に関わるドレイン電荷Ｑｄｆ、ソース電荷Ｑｓｆ、ゲート電荷Ｑｇｆ、基板電荷Ｑｂｆと、ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量Ｃｇｄｉｆ、Ｃｇｓｉｆとが計算される。
【００６９】
これらの計算は例えば実施形態３の方法に基づいて行われ、内側フリンジ容量に関わる各電荷は、前記の［数２］、［数１１］、［数１８］、［数１９］により計算され、内側フリンジ容量は前記の［数５］、［数１２］により計算される。またＱｄｆ、Ｑｓｆ、Ｑｇｆ、Ｑｂｆを考慮することによりゲート・基板間およびドレイン・基板間およびソース・基板間に新たに容量成分Ｃｇｂｉｆ、Ｃｄｂｉｆ、Ｃｓｂｉｆが発生するが、それらは前記の［数２０］、［数２１］、［数２２］により計算される。
【００７０】
計算された電荷Ｑｄｆ、Ｑｓｆ、Ｑｇｆ、ＱｂｆはＩＧＦＥＴの各端子電荷にそれぞれ加えられ、容量Ｃｇｄｉｆ、Ｃｇｓｉｆ、Ｃｇｂｉｆ、Ｃｄｂｉｆ、ＣｓｂｉｆがＩＧＦＥＴの各端子間容量に加えられることでＩＧＦＥＴの電気特性に反映される。
【００７１】
以上のように、本実施形態のシミュレーション装置では内側フリンジ容量を考慮してＩＧＦＥＴの電気特性が高精度に表現されるため、ＩＧＦＥＴを含む集積回路のシミュレーション精度を向上させることができる。
【００７２】
《実施形態５》
本発明の実施形態５は集積回路であり、図６は、本実施形態の集積回路が設計・製造されるフローを示す図である。本実施形態の集積回路が設計・製造されるフローについて図６を用いて説明する。なお、本実施形態の集積回路は少なくとも１つのＩＧＦＥＴを含むものとする。
【００７３】
まず、目的の集積回路の仕様に基づいて、回路設計・検証工程２０１において回路設計および動作検証がなされる。このとき回路シミュレーション装置１０４が回路設計および動作検証に用いられる。ここで回路シミュレーション装置１０４は実施形態４に記載のシミュレーション装置であり、内側フリンジ容量計算部１０３を備えたＩＧＦＥＴモデル計算部１０２を含む回路シミュレーション実行部１０１を有している。回路設計・検証工程２０１において仕様を満足する回路が設計できたら、続いてレイアウト設計工程２０２において、当該回路のレイアウトが設計される。次に、レイアウト設計工程２０２で作成された当該回路のレイアウトデータに基づいて、集積回路製造工程２０３において集積回路２０４が製造される。製造された集積回路２０４は、仕様どおりの動作をするかを確認され、仕様どおり正しく動作すればそこで終了となる。しかし、もし仕様どおりの動作をしなかった場合、再び回路設計・検証工程２０１に立ち戻って回路設計・検証のやり直しが必要となる。
【００７４】
通常は、やり直しが発生しないように、予め回路設計・検証工程２０１において、シミュレーション誤差、あるいは集積回路製造工程２０３で発生するＩＧＦＥＴの特性ばらつきなどに起因する回路特性の変動を考慮のうえで、回路の動作マージンを確保した設計がなされる。しかし、それは回路設計者の技量による部分もあり、回路設計やり直しのリスクは常に存在する。
【００７５】
そのリスクに対し、本実施形態の集積回路は、回路設計・検証工程２０１において、ＩＧＦＥＴのゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量Ｃｇｄｉｆ、Ｃｇｓｉｆを考慮しＩＧＦＥＴの電気特性を高精度に表現可能な回路シミュレーション装置１０４を用いて、高精度なシミュレーションによって回路設計および動作検証がなされている。そのため、シミュレーション誤差に起因する動作不具合発生および、それに伴う回路設計・検証のやり直しのリスクが少なくてすむ。
【産業上の利用可能性】
【００７６】
本発明は、内側フリンジ容量を適切にモデル化することが可能であり、ＩＧＦＥＴを含む集積回路のシミュレーション精度が向上するという効果を有するため、ＩＧＦＥＴ集積回路を設計するためのシミュレーションを高精度に行う上で有用である。
【符号の説明】
【００７７】
１０１ 回路シミュレーション実行部
１０２ ＩＧＦＥＴモデル計算部
１０３ 内側フリンジ容量計算部
１０４ 回路シミュレーション装置
２０１ 回路設計・検証工程
２０２ レイアウト設計工程
２０３ 集積回路製造工程
２０４ 集積回路
【技術分野】
【０００１】
本発明は、絶縁ゲート電界効果トランジスタのモデル化方法と集積回路のシミュレーション方法および集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路を設計し、仕様どおりに動作させるためには、高精度な回路シミュレーション方法および回路シミュレーション装置が不可欠である。一般に回路シミュレーションでよく使用される絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のモデルとして、ＣＭＣ（Compact Model Council）において、国際標準モデルに認定されているＢＳＩＭ４（非特許文献１）、ＢＳＩＭ３（非特許文献２）、ＰＳＰ（非特許文献３）がある。これらのモデルは、バイアス条件に応じてＩＧＦＥＴの電流や容量などの電気特性をシミュレートする。
【０００３】
これらのＩＧＦＥＴモデルにおいては、ゲート・ドレイン間の容量特性（Ｃｇｄ特性）は、特許文献１に記載のように、イントリンシック容量成分Ｃｇｄ’と、オーバーラップ容量Ｃｇｄｏｖとで表され、同様にゲート・ソース間の容量特性（Ｃｇｓ特性）は、イントリンシック容量成分Ｃｇｓ’と、オーバーラップ容量Ｃｇｓｏｖとで表される。ＣｇｄｏｖとＣｇｓｏｖには、バイアス依存のない外側フリンジ容量を含む。
【０００４】
蓄積・空乏領域においてはイントリンシック容量成分Ｃｇｄ’とＣｇｓ’はほとんどなくなり、Ｃｇｄ特性はほぼＣｇｄｏｖのみで、Ｃｇｓ特性はほぼＣｇｓｏｖのみでそれぞれ表される。
【０００５】
従来のＩＧＦＥＴモデルでは、オーバーラップ容量のバイアス依存性は、ゲートオーバーラップ領域の空乏化によるものとしてモデル化されており、例えばＢＳＩＭ４やＢＳＩＭ３ではＣｇｄｏｖはゲート・ドレイン間バイアスＶｇｄ依存性を有し、Ｃｇｓｏｖはゲート・ソース間バイアスＶｇｓ依存性を有する形でモデル化されている（以降Ｖｘｙはｘ端子バイアスとｙ端子バイアスとの差、すなわちＶｘ−Ｖｙを示すものとする）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−６９６２９号公報
【非特許文献】
【０００７】
【非特許文献１】“ＢＳＩＭ４．６．２ ＭＯＳＦＥＴ Ｍｏｄｅｌ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ”，＜ＵＲＬ：http://www-device.eecs.berkeley.edu/~bsim3/BSIM4/BSIM462/doc/BSIM462_Manual.pdf＞
【非特許文献２】“ＢＳＩＭ３ｖ３．３．０ ＭＯＳＦＥＴ Ｍｏｄｅｌ Ｕｓｅｒ’ｓ Ｍａｎｕａｌ”，＜ＵＲＬ：http://www-device.eecs.berkeley.edu/~bsim3/ftpv330/Mod_doc/b3v33manu.tar＞
【非特許文献３】“ＰＳＰ Ｄｏｃｕｍｅｎｔａｔｉｏｎ”，＜ＵＲＬ：http://pspmodel.asu.edu/psp_documentation.html＞
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年の微細トランジスタでは、オーバーラップ領域の不純物濃度が高濃度化しているため、オーバーラップ容量のバイアス依存性は小さくなっており、蓄積・空乏領域でのＣｇｄ特性およびＣｇｓ特性に見られるバイアス依存性の大部分は、オーバーラップ容量によるものではなく、ＩＧＦＥＴの内部を通じてゲート・ドレイン間およびゲート・ソース間に存在する内側フリンジ容量のバイアス依存性によるものになっている。内側フリンジ容量は、空乏層を介してゲート・ドレイン間およびゲート・ソース間に存在する容量であるので空乏層幅に依存して変化する。そのため空乏層幅を決める要素であるゲート・基板間バイアスＶｇｂの影響が支配的となる。
【０００９】
前記ＰＳＰモデルにおいては、初期バージョンのＰＳＰ１００．１ではバイアス依存性を有した内側フリンジ容量が考慮されていた。しかしこのモデル化方法は適切ではなく、内側フリンジ容量に関するゲート電荷、ドレイン電荷、ソース電荷は考慮されているが、内側フリンジ容量に関する基板電荷は考慮されていない。そのため、本来一致すべきである蓄積・空乏領域でのＣｇｄとＣｄｇ、およびＣｇｓとＣｓｇ、およびＣｇｂとＣｂｇがそれぞれ不一致になり、またＶｄｓ＝０ＶにおけるＣｇｓとＣｇｄとが不一致になるなどの問題があった（ここで、Ｃｘｙはｘ−ｙ端子間の容量、すなわち、ｘ端子の電荷のｙ端子のバイアスによる偏微分を表している。ｇ、ｄ、ｓ、ｂはそれぞれゲート、ドレイン、ソース、基板端子を示す。以降も同様）。そのため後続バージョンのＰＳＰ１０１．０では内側フリンジ容量モデルは削除され、以後ＰＳＰモデルでは内側フリンジ容量は考慮されていない。また、前記のＢＳＩＭ４やＢＳＩＭ３では、もともと内側フリンジ容量は考慮されていない。
【００１０】
このように、従来のＩＧＦＥＴモデルでは内側フリンジ容量が考慮されていないため、通常、蓄積・空乏領域におけるＣｇｄ特性のバイアス依存性は、オーバーラップ容量モデルのバイアス依存性を用いて合わせ込まれる。具体的には、図７のＶｄｓ＝０Ｖのシンボルと実線で示すように、Ｖｄｓ＝０Ｖ、Ｖｇｓ＜０ＶのＣｇｄ−Ｖｇｓ特性に対して、オーバーラップ容量モデルが合わせ込まれる。
【００１１】
しかし、この方法で微細トランジスタのＣｇｄ特性を表そうとすると、前記のように本来は内側フリンジ容量のＶｇｂ依存性の影響が支配的であるものを、無理やりＶｇｄ依存性支配のオーバーラップ容量モデルで表すことになり、Ｃｇｄ特性のＶｄｓ＝０ＶにおけるＶｇｓ依存性は再現できても、Ｖｄｓ依存性やＶｂｓ依存性は再現できない。例えばＶｄｓが印加された場合には図７のＶｄｓ＝１．２Ｖのシンボルと点線で示すように、蓄積・空乏領域に限らず、反転領域まで含めて、シミュレーションの方が過少となり、Ｃｇｄ特性の精度が低下してしまう。
【００１２】
本発明は、前記実状に鑑み、ＩＧＦＥＴモデルにおいて内側フリンジ容量を適切にモデル化して集積回路のシミュレーションに反映する方法を提供し、ＩＧＦＥＴを含む集積回路の設計に使用されるシミュレーション精度を向上することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明はＩＧＦＥＴのモデル化方法であって、内側フリンジ容量を、バイアス依存性を有する形で適切にモデル化するために、内側フリンジ容量に関するゲート電荷、ドレイン電荷、ソース電荷、基板電荷を新たに考慮する。特に、内側フリンジ容量に関する基板電荷を考慮する点が本発明の特徴であり、これにより、前記ＰＳＰ１００．１モデルに見られたような問題を生じることなく、バイアス依存性を有する内側フリンジ容量を高精度にモデル化することができる。
【００１４】
本発明のＩＧＦＥＴのモデル化方法の一形態は、ＩＧＦＥＴのゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆのモデル化方法であり、Ｃｇｄｉｆに関する基板電荷Ｑｂｆｄとドレイン電荷Ｑｄｆとゲート電荷Ｑｇｆｄとを考慮し、ＱｂｆｄはＱｄｆとＱｇｆｄとに依存して定義される。
【００１５】
ここで、ＣｇｄｉｆはＱｇｆｄのドレイン端子バイアスによる偏微分項として求められるが、ＣｇｄｉｆがＱｄｆのゲート端子バイアスによる偏微分項と一致するように、ＱｇｆｄとＱｄｆとが定式化される。
【００１６】
ＩＧＦＥＴのトータルのＣｇｄは従来のイントリンシック容量Ｃｇｄ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、Ｃｇｄｉｆを加えて、Ｃｇｄ＝Ｃｇｄ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表され、またトータルのＣｄｇは従来のイントリンシック容量Ｃｄｇ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、Ｃｇｄｉｆを加えて、Ｃｄｇ＝Ｃｄｇ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表される。
【００１７】
本発明のＩＧＦＥＴのモデル化方法の他の一形態は、ＩＧＦＥＴのゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆのモデル化方法であり、Ｃｇｓｉｆに関する基板電荷Ｑｂｆｓとソース電荷Ｑｓｆとゲート電荷Ｑｇｆｓとを考慮し、ＱｂｆｓはＱｓｆとＱｇｆｓとに依存して定義される。
【００１８】
ここで、ＣｇｓｉｆはＱｇｆｓのソース端子バイアスによる偏微分項として求められるが、ＣｇｓｉｆがＱｓｆのゲート端子バイアスによる偏微分項と一致するように、ＱｇｆｓとＱｓｆとが定式化される。
【００１９】
ＩＧＦＥＴのトータルのＣｇｓは従来のイントリンシック容量Ｃｇｓ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、Ｃｇｓｉｆを加えて、Ｃｇｓ＝Ｃｇｓ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表され、またトータルのＣｓｇは従来のイントリンシック容量Ｃｓｇ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、Ｃｇｓｉｆを加えて、Ｃｓｇ＝Ｃｓｇ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表される。
【００２０】
本発明のＩＧＦＥＴのモデル化方法のさらに他の一形態は、ＩＧＦＥＴのゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆおよびゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆのモデル化方法であり、ＣｇｄｉｆおよびＣｇｓｉｆに関わる基板電荷Ｑｂｆおよびゲート電荷Ｑｇｆと、Ｃｇｄｉｆに関わるドレイン電荷Ｑｄｆと、Ｃｇｓｉｆに関わるソース電荷Ｑｓｆとを考慮し、Ｑｂｆが、ＱｄｆとＱｓｆとＱｇｆとに依存して定義される。
【００２１】
ここで、ＣｇｄｉｆはＱｇｆのドレイン端子バイアスによる偏微分項として求められ、ＣｇｓｉｆはＱｇｆのソース端子バイアスによる偏微分項として求められる。このときＣｇｄｉｆがＱｄｆのゲート端子バイアスによる偏微分項と一致するように、またＣｇｓｉｆがＱｓｆのゲート端子バイアスによる偏微分項と一致するように、ＱｇｆとＱｄｆとＱｓｆとが定式化される。
【００２２】
ＩＧＦＥＴのトータルのＣｇｄは従来のイントリンシック容量Ｃｇｄ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、Ｃｇｄｉｆを加えて、Ｃｇｄ＝Ｃｇｄ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表され、またトータルのＣｄｇは従来のイントリンシック容量Ｃｄｇ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、Ｃｇｄｉｆを加えて、Ｃｄｇ＝Ｃｄｇ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表される。
【００２３】
同様に、ＩＧＦＥＴのトータルのＣｇｓは従来のイントリンシック容量Ｃｇｓ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、Ｃｇｓｉｆを加えて、Ｃｇｓ＝Ｃｇｓ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表され、またトータルのＣｓｇは従来のイントリンシック容量Ｃｓｇ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、Ｃｇｓｉｆを加えて、Ｃｓｇ＝Ｃｓｇ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表される。
【００２４】
また、本発明はＩＧＦＥＴを含む集積回路のシミュレーション装置であって、前記のいずれかのＩＧＦＥＴのモデル化方法の形態に従って、ＩＧＦＥＴのゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆとゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆとがモデル化されたＩＧＦＥＴモデルを含むシミュレーション装置である。
【００２５】
また、本発明はＩＧＦＥＴを含む集積回路であって、前記のいずれかのＩＧＦＥＴのモデル化方法の形態に従って、ＩＧＦＥＴのゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆとゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆとがモデル化されたＩＧＦＥＴモデルを含むシミュレーション方法を用いて設計された集積回路である。
【発明の効果】
【００２６】
本発明によれば、ＩＧＦＥＴモデルにおいて内側フリンジ容量が適切にモデル化され、そのＩＧＦＥＴモデルがシミュレーション装置に反映されることにより、ＩＧＦＥＴを含む集積回路のシミュレーション精度が向上し、ＩＧＦＥＴ集積回路の設計を高精度に実施することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態１のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。
【図２】微細デバイスのＣｇｄ−Ｖｇｓ特性について、本発明の実施形態１または実施形態３のＩＧＦＥＴのモデル化方法を使用したＩＧＦＥＴモデルによるシミュレーション結果と実測との比較を概略的に示す図である。
【図３】本発明の実施形態２のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。
【図４】本発明の実施形態３のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。
【図５】本発明の実施形態４のシミュレーション装置の構成を示すブロック図である。
【図６】本発明の実施形態５の集積回路が設計・製造されるフローを示す図である。
【図７】微細デバイスのＣｇｄ−Ｖｇｓ特性について、従来ＩＧＦＥＴのモデル化方法を使用したＩＧＦＥＴモデルによるシミュレーション結果と実測との比較を概略的に示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について説明する。
【００２９】
《実施形態１》
本発明の実施形態１はＩＧＦＥＴのモデル化方法であって、図１は本実施形態のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。図１において、Ｃｇｄｉｆはゲート・ドレイン間フリンジ容量、Ｑｇｆｄはゲート・ドレイン間フリンジ容量に関わるゲート電荷、Ｑｄｆはゲート・ドレイン間フリンジ容量に関わるドレイン電荷、Ｑｂｆｄはゲート・ドレイン間フリンジ容量に関わる基板電荷、Ｃｇｂｉｆｄはゲート・ドレイン間フリンジ容量に関わる電荷に由来するゲート・基板間容量、Ｃｄｂｉｆはゲート・ドレイン間フリンジ容量に関わる電荷に由来するドレイン・基板間容量である。
【００３０】
本実施形態のＩＧＦＥＴのモデル化方法においては、従来のＩＧＦＥＴモデルで考慮される、ゲート、ドレイン、ソース、基板の各端子電荷とは別に、ゲート・ドレイン間の内側フリンジ容量に関わる電荷として、図１のような基板電荷Ｑｂｆｄ、ゲート電荷Ｑｇｆｄ、ドレイン電荷Ｑｄｆを新たに考慮する。
【００３１】
これらの電荷は、
【数１】
のように電荷保存関係を満たす。
【００３２】
前記のとおり、内側フリンジ容量は空乏層幅に依存するため、空乏層幅を決める要素であるＶｇｂに依存する。したがって、内側フリンジ容量に関わるＱｄｆはＶｇｂに依存する関数であるｆ（Ｖｇｂ）として、
【数２】
のように定義される。
【００３３】
ｆ（Ｖｇｂ）の具体的な式の形としては、例えば、
【数３】
となる。ここに、
【数４】
である。［数３］はＱｄｆが空乏層幅に依存するということに基づき、一般に知られているＩＧＦＥＴの空乏層幅を表す解析式の形から類推されたものである。［数３］、［数４］におけるＣＩＦＯ、ＣＩＦＫ、δはモデルパラメータであり、任意の値に設定可能である。
【００３４】
ゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆは、Ｑｇｆｄのドレイン端子バイアスによる偏微分として得られるが、それはＱｄｆのゲート端子バイアスによる偏微分とも一致しなければならない。Ｑｄｆすなわちｆ（Ｖｇｂ）のゲート端子バイアスによる偏微分項は、［数３］右辺のゲート端子バイアスの偏微分であり、具体的な式の形は省略するが、Ｖｇｂに依存する関数となる。これをｇ（Ｖｇｂ）で表すと、
【数５】
となる。
【００３５】
ここで、もしＱｂｆｄが考慮されていない、すなわちＱｂｆｄ＝０だったとすると、［数１］の電荷保存関係よりＱｇｆｄ＝−Ｑｄｆとなり、［数５］が満たせなくなり、前記のＰＳＰ１００．１のようにＣｇｄとＣｄｇとが一致しないという問題に陥ってしまうが、本発明のモデル化方法ではＱｂｆｄが考慮されているためＱｇｆｄ＝−（Ｑｄｆ＋Ｑｂｆｄ）であり、Ｑｇｆｄと−Ｑｄｆとが等しくある必要はない。したがって、［数５］の関係を満たすＱｇｆｄを、
【数６】
のように定義することができる。
【００３６】
また、Ｑｂｆｄは［数１］、［数２］、［数６］から、
【数７】
のように決定される。
【００３７】
最終的に、ＩＧＦＥＴのトータルの各端子電荷は、従来のＩＧＦＥＴモデル（例えばＢＳＩＭ４）で元々考慮されていたドレイン端子電荷Ｑｄ０、ゲート端子電荷Ｑｇ０、基板端子電荷Ｑｂ０に対し、［数２］、［数６］、［数７］で定義された内側フリンジ容量に関わる電荷Ｑｄｆ、Ｑｇｆｄ、Ｑｂｆｄをそれぞれ付加することによって表される。すなわち、ドレイン電荷はＱｄ＝Ｑｄ０＋Ｑｄｆ、ゲート電荷はＱｇ＝Ｑｇ０＋Ｑｇｆｄ、基板電荷はＱｂ＝Ｑｂ０＋Ｑｂｆｄと表される。
【００３８】
ＩＧＦＥＴのトータルのＣｇｄは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｄ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、前記Ｃｇｄｉｆを加えて、Ｃｇｄ＝Ｃｇｄ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表される。同様にトータルのＣｄｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｄｇ’およびゲート・ドレイン間オーバーラップ容量Ｃｇｄｏｖに、前記Ｃｇｄｉｆを加えて、Ｃｄｇ＝Ｃｄｇ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆで表される。なお、蓄積・空乏領域ではＣｇｄ’＝Ｃｄｇ’＝０であるので、Ｃｇｄ＝Ｃｄｇ＝Ｃｇｄｏｖ＋Ｃｇｄｉｆとなり、ＣｇｄとＣｄｇとは一致する。
【００３９】
また、Ｑｄｆ、Ｑｇｆｄ、Ｑｂｆｄを新たに考慮することにより、Ｃｇｄｉｆの他にゲート・基板間およびドレイン・基板間に新たな容量成分が発生する。新たなゲート・基板間の容量Ｃｇｂｉｆｄは、Ｑｇｆｄの基板端子バイアスによる偏微分またはＱｂｆｄのゲート端子バイアスによる偏微分として表されるが、Ｑｇｆｄを［数６］、Ｑｂｆｄを［数７］のように定義していることにより、それらは一致し、すなわち、
【数８】
の関係にある。また新たなドレイン・基板間の容量Ｃｄｂｉｆは、Ｑｄｆの基板端子バイアスによる偏微分またはＱｂｆｄのドレイン端子バイアスによる偏微分で表されるが、Ｑｄｆを［数２］、Ｑｂｆｄを［数７］のように定義していることにより、それらは一致し、すなわち、
【数９】
の関係にある。
【００４０】
ＩＧＦＥＴのトータルのＣｇｂおよびＣｂｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｂ’、Ｃｂｇ’およびゲート・基板間オーバーラップ容量Ｃｇｂｏｖに、それぞれ前記Ｃｇｂｉｆｄを加えて、Ｃｇｂ＝Ｃｇｂ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆｄ、およびＣｂｇ＝Ｃｂｇ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆｄで表される。なお、蓄積・空乏領域ではＣｇｂ’＝Ｃｂｇ’であるのでＣｇｂとＣｂｇとは一致する。
【００４１】
また、ＩＧＦＥＴのトータルのＣｄｂおよびＣｂｄは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｄｂ’、Ｃｂｄ’およびドレイン・基板間接合容量Ｃｊｄに、それぞれ前記Ｃｄｂｉｆを加えて、Ｃｄｂ＝Ｃｄｂ’＋Ｃｊｄ＋Ｃｄｂｉｆ、およびＣｂｄ＝Ｃｂｄ’＋Ｃｊｄ＋Ｃｄｂｉｆで表される。なお、蓄積・空乏領域ではＣｄｂ’＝Ｃｂｄ’であるのでＣｄｂとＣｂｄとは一致する。
【００４２】
以上が、実施形態１のＩＧＦＥＴのモデル化方法であり、ＰＳＰ１００．１のような蓄積・空乏領域でＣｇｄとＣｄｇとが不一致になる、あるいはＣｇｂとＣｂｇとが不一致になるなどの問題を起こすことなく、ゲート・ドレイン間の内側フリンジ容量をＶｇｂに依存する関数で表現することができる。これにより、図２のように、Ｃｇｄ特性のバイアス依存性を従来よりも高精度に再現することができる。
【００４３】
《実施形態２》
本発明の実施形態２はＩＧＦＥＴのモデル化方法であって、図３は本実施形態のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。図３において、Ｃｇｓｉｆはゲート・ソース間フリンジ容量、Ｑｇｆｓはゲート・ソース間フリンジ容量に関わるゲート電荷、Ｑｓｆはゲート・ソース間フリンジ容量に関わるソース電荷、Ｑｂｆｓはゲート・ソース間フリンジ容量に関わる基板電荷、Ｃｇｂｉｆｓはゲート・ソース間フリンジ容量に関わる電荷に由来するゲート・基板間容量、Ｃｓｂｉｆはゲート・ソース間フリンジ容量に関わる電荷に由来するソース・基板間容量である。
【００４４】
本実施形態のＩＧＦＥＴのモデル化方法においては、従来のＩＧＦＥＴモデルで考慮される、ゲート、ドレイン、ソース、基板の各端子電荷とは別に、ゲート・ソース間の内側フリンジ容量に関わる電荷として、図３のような基板電荷Ｑｂｆｓ、ゲート電荷Ｑｇｆｓ、ソース電荷Ｑｓｆを新たに考慮する。
【００４５】
これらの電荷は、
【数１０】
のように電荷保存関係を満たす。
【００４６】
内側フリンジ容量に関わるＱｓｆは、実施形態１におけるＱｄｆと同様、Ｖｇｂに依存する関数であるｆ（Ｖｇｂ）として、
【数１１】
のように定義される。ｆ（Ｖｇｂ）は実施形態１の［数３］、［数４］で表されたものと同じ関数である。
【００４７】
ゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆは、Ｑｇｆｓのソース端子バイアスによる偏微分として得られるが、それはＱｓｆのゲート端子バイアスによる偏微分とも一致しなければならない。Ｑｓｆすなわちｆ（Ｖｇｂ）のゲート端子バイアスによる偏微分項は、実施形態１で述べたようにｇ（Ｖｇｂ）と表されるので、
【数１２】
となる。
【００４８】
ここで、もしＱｂｆｓが考慮されていない、すなわちＱｂｆｓ＝０だったとすると、［数１０］の電荷保存関係よりＱｇｆｓ＝−Ｑｓｆとなり、［数１２］が満たせなくなり、前記のＰＳＰ１００．１のようにＣｇｓとＣｓｇとが一致しないという問題に陥ってしまうが、本発明のモデル化方法ではＱｂｆｓが考慮されているためＱｇｆｓ＝−（Ｑｓｆ＋Ｑｂｆｓ）であり、Ｑｇｆｓと−Ｑｓｆとが等しくある必要はない。したがって、［数１２］の関係を満たすＱｇｆｓを、
【数１３】
のように定義することができる。
【００４９】
また、Ｑｂｆｓは［数１０］、［数１１］、［数１３］から、
【数１４】
のように決定される。
【００５０】
最終的に、ＩＧＦＥＴのトータルの各端子電荷は、従来のＩＧＦＥＴモデルで元々考慮されていたソース端子電荷Ｑｓ０、ゲート端子電荷Ｑｇ０、基板端子電荷Ｑｂ０に対し、［数１１］、［数１３］、［数１４］で定義された内側フリンジ容量に関わる電荷Ｑｓｆ、Ｑｇｆｓ、Ｑｂｆｓをそれぞれ付加することによって表される。すなわち、ソース電荷はＱｓ＝Ｑｓ０＋Ｑｓｆ、ゲート電荷はＱｇ＝Ｑｇ０＋Ｑｇｆｓ、基板電荷はＱｂ＝Ｑｂ０＋Ｑｂｆｓと表される。
【００５１】
また、ＩＧＦＥＴのトータルのＣｇｓは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｓ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、前記Ｃｇｓｉｆを加えて、Ｃｇｓ＝Ｃｇｓ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表される。同様にトータルのＣｓｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｓｇ’およびゲート・ソース間オーバーラップ容量Ｃｇｓｏｖに、前記Ｃｇｓｉｆを加えて、Ｃｓｇ＝Ｃｓｇ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆで表される。なお、蓄積・空乏領域ではＣｇｓ’＝Ｃｓｇ’であるので、Ｃｇｓ＝Ｃｓｇ＝Ｃｇｓｏｖ＋Ｃｇｓｉｆとなり、ＣｇｓとＣｓｇとは一致する。
【００５２】
また、Ｑｓｆ、Ｑｇｆｓ、Ｑｂｆｓを新たに考慮することにより、Ｃｇｓｉｆの他にゲート・基板間およびソース・基板間に新たな容量成分が発生する。新たなゲート・基板間の容量Ｃｇｂｉｆｓは、Ｑｇｆｓの基板端子バイアスによる偏微分またはＱｂｆｓのゲート端子バイアスによる偏微分として表されるが、Ｑｇｆｓを［数１３］、Ｑｂｆｓを［数１４］のように定義していることにより、それらは一致し、すなわち、
【数１５】
の関係にある。また新たなソース・基板間の容量Ｃｓｂｉｆは、Ｑｓｆの基板端子バイアスによる偏微分またはＱｂｆｓのソース端子バイアスによる偏微分で表されるが、Ｑｓｆを［数１１］、Ｑｂｆｓを［数１４］のように定義していることにより、それらは一致し、すなわち、
【数１６】
の関係にある。
【００５３】
ＩＧＦＥＴのトータルのＣｇｂおよびＣｂｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｂ’、Ｃｂｇ’およびゲート・基板間オーバーラップ容量Ｃｇｂｏｖに、それぞれ前記Ｃｇｂｉｆｓを加えて、Ｃｇｂ＝Ｃｇｂ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆｓ、およびＣｂｇ＝Ｃｂｇ’＋Ｃｂｇｏｖ＋Ｃｇｂｉｆｓで表される。なお、蓄積・空乏領域ではＣｇｂ’＝Ｃｂｇ’であるのでＣｇｂとＣｂｇとは一致する。
【００５４】
また、ＩＧＦＥＴのトータルのＣｓｂおよびＣｂｓは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｓｂ’、Ｃｂｓ’およびソース・基板間接合容量Ｃｊｓに、それぞれ前記Ｃｓｂｉｆを加えて、Ｃｓｂ＝Ｃｓｂ’＋Ｃｊｓ＋Ｃｓｂｉｆ、およびＣｂｓ＝Ｃｂｓ’＋Ｃｊｓ＋Ｃｓｂｉｆで表される。なお、蓄積・空乏領域ではＣｓｂ’＝Ｃｂｓ’であるのでＣｓｂとＣｂｓとは一致する。
【００５５】
以上が、実施形態２のＩＧＦＥＴのモデル化方法であり、ＰＳＰ１００．１のような蓄積・空乏領域でＣｇｓとＣｓｇとが不一致になる、あるいはＣｇｂとＣｂｇとが不一致になるなどの問題を起こすことなく、ゲート・ソース間の内側フリンジ容量をＶｇｂに依存する関数で表現することができる。これにより、Ｃｇｓ特性のバイアス依存性を従来よりも高精度に再現することができる。
【００５６】
《実施形態３》
本発明の実施形態３はＩＧＦＥＴのモデル化方法であって、図４は本実施形態のＩＧＦＥＴのモデル化方法によって新たに考慮される電荷と容量成分を示す模式図である。図４において、Ｃｇｄｉｆはゲート・ドレイン間フリンジ容量、Ｃｇｓｉｆはゲート・ソース間フリンジ容量、Ｑｇｆはゲート・ドレイン間およびゲート・ソース間フリンジ容量に関わるゲート電荷、Ｑｄｆはゲート・ドレイン間フリンジ容量に関わるドレイン電荷、Ｑｓｆはゲート・ソース間フリンジ容量に関わるソース電荷、Ｑｂｆはゲート・ドレイン間およびゲート・ソース間フリンジ容量に関わる基板電荷、Ｃｄｂｉｆはゲート・ドレイン間フリンジ容量に関わる電荷に由来するドレイン・基板間容量、Ｃｓｂｉｆはゲート・ソース間フリンジ容量に関わる電荷に由来するソース・基板間容量、Ｃｇｂｉｆはゲート・ドレイン間およびゲート・ソース間フリンジ容量に関わる電荷に由来するゲート・基板間容量である。
【００５７】
実施形態３のＩＧＦＥＴのモデル化方法においては、従来のＩＧＦＥＴモデルで考慮されるゲート、ドレイン、ソース、基板の各端子電荷とは別に、ゲート・ソース間およびゲート・ドレイン間の内側フリンジ容量に関わる電荷として、図４のような基板電荷Ｑｂｆ、ゲート電荷Ｑｇｆ、ドレイン電荷Ｑｄｆ、ソース電荷Ｑｓｆを新たに考慮する。
【００５８】
これらの電荷は、
【数１７】
のように電荷保存関係を満たす。
【００５９】
各電荷の具体的な定義としては、Ｑｄｆは実施形態１の［数２］の定義と同じく、Ｑｓｆは実施形態２の［数１１］の定義と同じく、Ｑｇｆは実施形態１の［数６］および実施形態２の［数１３］を用いて、
【数１８】
とすると、Ｑｂｆは実施形態１の［数７］および実施形態２の［数１４］を用いて、
【数１９】
と表される。
【００６０】
以上のように定義した新たな電荷により、ゲート・ドレイン間の内側フリンジ容量Ｃｇｄｉｆは、Ｑｇｆのドレイン端子バイアスによる偏微分として得られるが、それは［数１８］および［数６］の定義からＱｇｆｄのドレイン端子バイアスによる偏微分に等しく、結局Ｃｇｄｉｆは実施形態１と同様に［数５］の関係で表される。またゲート・ソース間の内側フリンジ容量Ｃｇｓｉｆは、Ｑｇｆのソース端子バイアスによる偏微分として得られるが、それは［数１８］および［数１３］の定義からＱｇｆｓのソース端子バイアスによる偏微分に等しく、結局Ｃｇｓｉｆは実施形態２と同様に［数１２］の関係で表される。
【００６１】
最終的に、ＩＧＦＥＴのトータルの各端子電荷は、従来のＩＧＦＥＴモデルで元々考慮されていたドレイン端子電荷Ｑｄ０、ソース端子電荷Ｑｓ０、ゲート端子電荷Ｑｇ０、基板端子電荷Ｑｂ０に対し、［数２］、［数１１］、［数１８］、［数１９］で定義された内側フリンジ容量に関わる電荷Ｑｄｆ、Ｑｓｆ、Ｑｇｆ、Ｑｂｆをそれぞれ付加することによって表される。すなわち、ドレイン電荷はＱｄ＝Ｑｄ０＋Ｑｄｆ、ソース電荷はＱｓ＝Ｑｓ０＋Ｑｓｆ、ゲート電荷はＱｇ＝Ｑｇ０＋Ｑｇｆ、基板電荷はＱｂ＝Ｑｂ０＋Ｑｂｆと表される。
【００６２】
ＩＧＦＥＴのトータルのＣｇｄ、Ｃｄｇ、Ｃｇｓ、Ｃｓｇは、実施形態１および実施形態２と同様にＣｇｄ＝Ｃｇｄ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆ、Ｃｄｇ＝Ｃｄｇ’＋Ｃｇｄｏｖ＋Ｃｇｄｉｆ、Ｃｇｓ＝Ｃｇｓ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆ、Ｃｓｇ＝Ｃｓｇ’＋Ｃｇｓｏｖ＋Ｃｇｓｉｆと表される。なお、蓄積・空乏領域ではＣｇｄ’＝Ｃｄｇ’＝Ｃｇｓ’＝Ｃｓｇ’＝０であるので、ＣｇｄとＣｄｇとは一致し、またＣｇｓとＣｓｇとは一致する。また、本実施形態の定義では［数５］と［数１２］からＣｇｄｉｆ＝Ｃｇｓｉｆであり、Ｖｄｓ＝０ではＣｇｓｏｖ＝Ｃｇｄｏｖであるので、Ｖｄｓ＝０における蓄積・空乏領域ではＣｇｄとＣｄｇとＣｇｓとＣｓｇとはすべて一致する。
【００６３】
また、Ｑｄｆ、Ｑｓｆ、Ｑｇｆ、Ｑｂｆを新たに考慮することにより、Ｃｇｄｉｆ、Ｃｇｓｉｆの他にゲート・基板間およびドレイン・基板間およびソース・基板間にも新たな容量成分が発生する。新たなゲート・基板間の容量Ｃｇｂｉｆは、Ｑｇｆの基板端子バイアスによる偏微分またはＱｂｆのゲート端子バイアスによる偏微分として表されるが、Ｑｇｆを［数１８］、Ｑｂｆを［数１９］のように定義していることにより、それらは一致し、すなわち、
【数２０】
の関係にある。また、新たなドレイン・基板間の容量Ｃｄｂｉｆは、Ｑｄｆの基板端子バイアスによる偏微分またはＱｂｆのドレイン端子バイアスによる偏微分で表されるが、Ｑｄｆを［数２］、Ｑｂｆを［数１９］のように定義していることにより、それらは一致し、すなわち、
【数２１】
の関係にある。また、新たなソース・基板間の容量Ｃｓｂｉｆは、Ｑｓｆの基板端子バイアスによる偏微分またはＱｂｆのソース端子バイアスによる偏微分で表されるが、Ｑｓｆを［数１１］、Ｑｂｆを［数１９］のように定義していることにより、それらは一致し、すなわち、
【数２２】
の関係にある。
【００６４】
ＩＧＦＥＴのトータルのＣｇｂおよびＣｂｇは、従来のＩＧＦＥＴモデルで元々考慮されていたイントリンシック容量Ｃｇｂ’、Ｃｂｇ’およびゲート・基板間オーバーラップ容量Ｃｇｂｏｖに、それぞれ前記Ｃｇｂｉｆを加えて、Ｃｇｂ＝Ｃｇｂ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆ、およびＣｂｇ＝Ｃｂｇ’＋Ｃｇｂｏｖ＋Ｃｇｂｉｆで表される。なお、蓄積・空乏領域ではＣｇｂ’＝Ｃｂｇ’であるので、Ｃｇｂ＝Ｃｂｇ＝Ｃｇｂｏｖ＋Ｃｇｂｉｆとなり、ＣｇｂとＣｂｇとは一致する。
【００６５】
また、ＩＧＦＥＴのトータルのＣｄｂおよびＣｂｄは、実施形態１と同様にＣｄｂ＝Ｃｄｂ’＋Ｃｊｄ＋Ｃｄｂｉｆ、およびＣｂｄ＝Ｃｂｄ’＋Ｃｊｄ＋Ｃｄｂｉｆで表される。なお、蓄積・空乏領域ではＣｄｂ’＝Ｃｂｄ’であるのでＣｄｂとＣｂｄとは一致する。
【００６６】
また、ＩＧＦＥＴのトータルのＣｓｂおよびＣｂｓは、実施形態２と同様にＣｓｂ＝Ｃｓｂ’＋Ｃｊｓ＋Ｃｓｂｉｆ、およびＣｂｓ＝Ｃｂｓ’＋Ｃｊｓ＋Ｃｓｂｉｆで表される。なお、蓄積・空乏領域ではＣｓｂ’＝Ｃｂｓ’であるのでＣｓｂとＣｂｓとは一致する。
【００６７】
以上が、実施形態３のＩＧＦＥＴのモデル化方法であり、ＰＳＰ１００．１のような蓄積・空乏領域でＣｇｄとＣｄｇとが不一致になる、ＣｇｓとＣｓｇとが不一致になる、あるいはＣｇｂとＣｂｇとが不一致になるなどの問題を起こすことなく、ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量を表現することができる。これにより、図２のようにＣｇｄ特性のバイアス依存性を従来よりも高精度に再現し、またＣｇｓ特性のバイアス依存性も従来よりも高精度化できる。
【００６８】
《実施形態４》
本発明の実施形態４はシミュレーション装置であり、図５は本実施形態のシミュレーション装置の構成を示すブロック図である。本実施形態のシミュレーション装置は、ネットリストを入力データとし、回路シミュレーション実行部１０１を備え、シミュレーション対象である集積回路の電気的特性計算結果を出力する。回路シミュレーション実行部１０１は、ＳＰＩＣＥに代表される回路シミュレータの本体である。回路シミュレーション実行部１０１は、ＩＧＦＥＴモデル計算部１０２を備えており、ＩＧＦＥＴモデル計算部１０２の内部に内側フリンジ容量計算部１０３を備えており、内側フリンジ容量計算部１０３においては、内側フリンジ容量に関わるドレイン電荷Ｑｄｆ、ソース電荷Ｑｓｆ、ゲート電荷Ｑｇｆ、基板電荷Ｑｂｆと、ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量Ｃｇｄｉｆ、Ｃｇｓｉｆとが計算される。
【００６９】
これらの計算は例えば実施形態３の方法に基づいて行われ、内側フリンジ容量に関わる各電荷は、前記の［数２］、［数１１］、［数１８］、［数１９］により計算され、内側フリンジ容量は前記の［数５］、［数１２］により計算される。またＱｄｆ、Ｑｓｆ、Ｑｇｆ、Ｑｂｆを考慮することによりゲート・基板間およびドレイン・基板間およびソース・基板間に新たに容量成分Ｃｇｂｉｆ、Ｃｄｂｉｆ、Ｃｓｂｉｆが発生するが、それらは前記の［数２０］、［数２１］、［数２２］により計算される。
【００７０】
計算された電荷Ｑｄｆ、Ｑｓｆ、Ｑｇｆ、ＱｂｆはＩＧＦＥＴの各端子電荷にそれぞれ加えられ、容量Ｃｇｄｉｆ、Ｃｇｓｉｆ、Ｃｇｂｉｆ、Ｃｄｂｉｆ、ＣｓｂｉｆがＩＧＦＥＴの各端子間容量に加えられることでＩＧＦＥＴの電気特性に反映される。
【００７１】
以上のように、本実施形態のシミュレーション装置では内側フリンジ容量を考慮してＩＧＦＥＴの電気特性が高精度に表現されるため、ＩＧＦＥＴを含む集積回路のシミュレーション精度を向上させることができる。
【００７２】
《実施形態５》
本発明の実施形態５は集積回路であり、図６は、本実施形態の集積回路が設計・製造されるフローを示す図である。本実施形態の集積回路が設計・製造されるフローについて図６を用いて説明する。なお、本実施形態の集積回路は少なくとも１つのＩＧＦＥＴを含むものとする。
【００７３】
まず、目的の集積回路の仕様に基づいて、回路設計・検証工程２０１において回路設計および動作検証がなされる。このとき回路シミュレーション装置１０４が回路設計および動作検証に用いられる。ここで回路シミュレーション装置１０４は実施形態４に記載のシミュレーション装置であり、内側フリンジ容量計算部１０３を備えたＩＧＦＥＴモデル計算部１０２を含む回路シミュレーション実行部１０１を有している。回路設計・検証工程２０１において仕様を満足する回路が設計できたら、続いてレイアウト設計工程２０２において、当該回路のレイアウトが設計される。次に、レイアウト設計工程２０２で作成された当該回路のレイアウトデータに基づいて、集積回路製造工程２０３において集積回路２０４が製造される。製造された集積回路２０４は、仕様どおりの動作をするかを確認され、仕様どおり正しく動作すればそこで終了となる。しかし、もし仕様どおりの動作をしなかった場合、再び回路設計・検証工程２０１に立ち戻って回路設計・検証のやり直しが必要となる。
【００７４】
通常は、やり直しが発生しないように、予め回路設計・検証工程２０１において、シミュレーション誤差、あるいは集積回路製造工程２０３で発生するＩＧＦＥＴの特性ばらつきなどに起因する回路特性の変動を考慮のうえで、回路の動作マージンを確保した設計がなされる。しかし、それは回路設計者の技量による部分もあり、回路設計やり直しのリスクは常に存在する。
【００７５】
そのリスクに対し、本実施形態の集積回路は、回路設計・検証工程２０１において、ＩＧＦＥＴのゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量Ｃｇｄｉｆ、Ｃｇｓｉｆを考慮しＩＧＦＥＴの電気特性を高精度に表現可能な回路シミュレーション装置１０４を用いて、高精度なシミュレーションによって回路設計および動作検証がなされている。そのため、シミュレーション誤差に起因する動作不具合発生および、それに伴う回路設計・検証のやり直しのリスクが少なくてすむ。
【産業上の利用可能性】
【００７６】
本発明は、内側フリンジ容量を適切にモデル化することが可能であり、ＩＧＦＥＴを含む集積回路のシミュレーション精度が向上するという効果を有するため、ＩＧＦＥＴ集積回路を設計するためのシミュレーションを高精度に行う上で有用である。
【符号の説明】
【００７７】
１０１ 回路シミュレーション実行部
１０２ ＩＧＦＥＴモデル計算部
１０３ 内側フリンジ容量計算部
１０４ 回路シミュレーション装置
２０１ 回路設計・検証工程
２０２ レイアウト設計工程
２０３ 集積回路製造工程
２０４ 集積回路
【特許請求の範囲】
【請求項１】
絶縁ゲート電界効果トランジスタのモデル化方法であって、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量を確定し、前記内側フリンジ容量に関わる基板電荷を考慮に入れることを特徴とするモデル化方法。
【請求項２】
請求項１に記載の方法であって、前記基板電荷はゲート・ドレイン間の内側フリンジ容量に関する基板電荷である方法。
【請求項３】
請求項１に記載の方法であって、前記基板電荷はゲート・ソース間の内側フリンジ容量に関する基板電荷である方法。
【請求項４】
請求項１に記載の方法であって、前記基板電荷はゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量に関する基板電荷である方法。
【請求項５】
請求項２に記載の方法であって、ゲート・ドレイン間の内側フリンジ容量に関わるドレイン電荷と、ゲート・ドレイン間の内側フリンジ容量に関わるゲート電荷とを考慮し、前記ゲート・ドレイン間の内側フリンジ容量に関する基板電荷は、前記ドレイン電荷と前記ゲート電荷とに依存して定義されるモデル化方法。
【請求項６】
請求項３に記載の方法であって、ゲート・ソース間の内側フリンジ容量に関わるソース電荷と、ゲート・ソース間の内側フリンジ容量に関わるゲート電荷とを考慮し、前記ゲート・ソース間の内側フリンジ容量に関する基板電荷は、前記ソース電荷と前記ゲート電荷とに依存して定義されるモデル化方法。
【請求項７】
請求項４に記載の方法であって、ゲート・ドレイン間の内側フリンジ容量に関わるドレイン電荷と、ゲート・ソース間の内側フリンジ容量に関わるソース電荷と、ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量に関わるゲート電荷とを考慮し、前記ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量に関する基板電荷は、前記ドレイン電荷と前記ソース電荷と前記ゲート電荷とに依存して定義されるモデル化方法。
【請求項８】
請求項５に記載の方法であって、前記ドレイン電荷のゲート端子バイアスによる偏微分と前記ゲート電荷のドレイン端子バイアスによる偏微分とが一致する方法。
【請求項９】
請求項６に記載の方法であって、前記ソース電荷のゲート端子バイアスによる偏微分と前記ゲート電荷のソース端子バイアスによる偏微分とが一致する方法。
【請求項１０】
請求項７に記載の方法であって、前記ドレイン電荷のゲート端子バイアスによる偏微分と前記ゲート電荷のドレイン端子バイアスによる偏微分とが一致し、かつ前記ソース電荷のゲート端子バイアスによる偏微分と前記ゲート電荷のソース端子バイアスによる偏微分とが一致する方法。
【請求項１１】
集積回路のシミュレーション装置であって、
請求項１から１０までのいずれか１項に記載の方法に従ってモデル化された絶縁ゲート電界効果トランジスタモデルを含み、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量に関わる基板電荷およびゲート電荷およびドレイン電荷およびソース電荷と、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量との計算手段を備えたシミュレーション装置。
【請求項１２】
少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路であって、
請求項１から１０までのいずれか１項に記載の方法に従ってモデル化された絶縁ゲート電界効果トランジスタモデルを含み、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量に関わる基板電荷およびゲート電荷およびドレイン電荷およびソース電荷と、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量との計算手段を備えたシミュレーション方法を用いて設計された集積回路。
【請求項１】
絶縁ゲート電界効果トランジスタのモデル化方法であって、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量を確定し、前記内側フリンジ容量に関わる基板電荷を考慮に入れることを特徴とするモデル化方法。
【請求項２】
請求項１に記載の方法であって、前記基板電荷はゲート・ドレイン間の内側フリンジ容量に関する基板電荷である方法。
【請求項３】
請求項１に記載の方法であって、前記基板電荷はゲート・ソース間の内側フリンジ容量に関する基板電荷である方法。
【請求項４】
請求項１に記載の方法であって、前記基板電荷はゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量に関する基板電荷である方法。
【請求項５】
請求項２に記載の方法であって、ゲート・ドレイン間の内側フリンジ容量に関わるドレイン電荷と、ゲート・ドレイン間の内側フリンジ容量に関わるゲート電荷とを考慮し、前記ゲート・ドレイン間の内側フリンジ容量に関する基板電荷は、前記ドレイン電荷と前記ゲート電荷とに依存して定義されるモデル化方法。
【請求項６】
請求項３に記載の方法であって、ゲート・ソース間の内側フリンジ容量に関わるソース電荷と、ゲート・ソース間の内側フリンジ容量に関わるゲート電荷とを考慮し、前記ゲート・ソース間の内側フリンジ容量に関する基板電荷は、前記ソース電荷と前記ゲート電荷とに依存して定義されるモデル化方法。
【請求項７】
請求項４に記載の方法であって、ゲート・ドレイン間の内側フリンジ容量に関わるドレイン電荷と、ゲート・ソース間の内側フリンジ容量に関わるソース電荷と、ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量に関わるゲート電荷とを考慮し、前記ゲート・ドレイン間およびゲート・ソース間の内側フリンジ容量に関する基板電荷は、前記ドレイン電荷と前記ソース電荷と前記ゲート電荷とに依存して定義されるモデル化方法。
【請求項８】
請求項５に記載の方法であって、前記ドレイン電荷のゲート端子バイアスによる偏微分と前記ゲート電荷のドレイン端子バイアスによる偏微分とが一致する方法。
【請求項９】
請求項６に記載の方法であって、前記ソース電荷のゲート端子バイアスによる偏微分と前記ゲート電荷のソース端子バイアスによる偏微分とが一致する方法。
【請求項１０】
請求項７に記載の方法であって、前記ドレイン電荷のゲート端子バイアスによる偏微分と前記ゲート電荷のドレイン端子バイアスによる偏微分とが一致し、かつ前記ソース電荷のゲート端子バイアスによる偏微分と前記ゲート電荷のソース端子バイアスによる偏微分とが一致する方法。
【請求項１１】
集積回路のシミュレーション装置であって、
請求項１から１０までのいずれか１項に記載の方法に従ってモデル化された絶縁ゲート電界効果トランジスタモデルを含み、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量に関わる基板電荷およびゲート電荷およびドレイン電荷およびソース電荷と、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量との計算手段を備えたシミュレーション装置。
【請求項１２】
少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路であって、
請求項１から１０までのいずれか１項に記載の方法に従ってモデル化された絶縁ゲート電界効果トランジスタモデルを含み、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量に関わる基板電荷およびゲート電荷およびドレイン電荷およびソース電荷と、前記絶縁ゲート電界効果トランジスタの内側フリンジ容量との計算手段を備えたシミュレーション方法を用いて設計された集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２８７６５９（Ｐ２０１０−２８７６５９Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１３９１６１（Ｐ２００９−１３９１６１）
【出願日】平成２１年６月１０日（２００９．６．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１０日（２００９．６．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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