薄膜キャパシタ、多層配線基板および半導体装置
【課題】インダクタンスを低減すると共に、有効電極面積の減少を抑えて小型化することが可能な薄膜キャパシタ、多層配線基板、および半導体装置を提供する。
【解決手段】誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔とを備えた薄膜キャパシタ。
【解決手段】誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔とを備えた薄膜キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、デカップリングキャパシタ等に好適な薄膜キャパシタ、この薄膜キャパシタを内蔵したプリント配線板やインターポーザ基板などの多層配線基板、およびこの多層配線基板を備えた半導体装置に関する。
【背景技術】
【０００２】
電子回路の高速化，高容量化および高密度化に伴い、電源電圧の低下とともに電力と電流は増加しており、電源分配は現在のエレクトロニクスシステムにおいて大きな課題となっている。スイッチングトランジスタ回路は負荷を充電するために電流が必要であり、電圧レギュレータモジュール（ＶＲＭ）より供給できない電流はデカップリングキャパシタにより供給される。デカップリングキャパシタは、等価直列インダクタンス（ＥＳＬ）成分と、キャパシタの容量とにより共振現象を引き起こし、共振周波数より上の領域ではインダクタンスとして働き、インピーダンスの上昇を招く。デカップリングキャパシタはこのＥＳＬを低くするために半導体素子のできる限り近傍に置かれる。
【０００３】
また、このような表面実装型のキャパシタに比べて低いインピーダンスを実現するために、電源プレーンとグランドプレーンとの間に薄い誘電体を使い、半導体パッケージやボードにキャパシタを埋め込む検討がなされている（例えば、非特許文献１参照。）。このような埋め込み型デカップリングキャパシタでは、表面実装型に比べ半導体素子との配線距離を短くする事が可能である。
【０００４】
しかし、このような従来の埋め込み型デカップリングキャパシタでは、例えば特許文献２でも指摘されているように、キャパシタの誘電体層を挟む両側の各電極はそれぞれ単一の電極端子に接続されており、一本の電流経路が形成する磁場を、近接する別の電流経路が形成する磁場により相殺低減するようになっていないため、インダクタンスを低減する効果も限定的であった。
【０００５】
そこで、更にＥＳＬの低減を目的として、例えば特許文献１，２では、キャパシタを形成する一対の電極板または電極層に流れる電流の向きをできるだけ同一方向にしないための方法、また、一対の容量素子からなるコンデンサ素子を複数個並列接続することにより、電流経路をｎ個に分配し、実効的なインダクタンスを１／ｎ（ｎ分の１）倍とする方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−４５８２２号公報
【特許文献２】特開２００５−７２３１１号公報
【特許文献３】特開２００７−１１６１７８号公報
【特許文献４】特開２００７−１１６１７９号公報
【非特許文献】
【０００７】
【非特許文献１】プラサップ・Ｋ・ムサナ（Prathap K. Muthana），「内蔵デカップリングキャパシタを用いた高速パッケージおよびボードの設計（Design of high speed package and boards using embedded decoupling capacitors）」，（米国），ジョージア工科大学（Georgia Institute of Technology），２００７年８月
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１では、キャパシタを複数個並列接続するためには、それぞれのキャパシタに正負の電極を接続する必要があり、面積の増大を避けられなかった。また、特許文献２では、極性（＋，−）が交互に並ぶように設けられた隣り合う電極端子に引き出し電極であるビアホール導体を接続させるため、異電極部分のビアホール導体が接触しないように、電極のくり抜き部を多数形成する必要が生じ、有効電極面積の減少を招くという問題があった。
【０００９】
本開示の目的は、インダクタンスを低減すると共に、有効電極面積の減少を抑えて小型化することが可能な薄膜キャパシタ、この薄膜キャパシタを備えた多層配線基板、およびこの多層配線基板を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本開示による薄膜キャパシタは、以下の（Ａ）〜（Ｄ）の構成要素を備えたものである。
（Ａ）誘電体層の上面に第１極性の電極層、誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子
（Ｂ）誘電体層の上面に第２極性の電極層、誘電体層の下面に第１極性の電極層を有し、特定位置の周りに複数の第１容量素子と交互に配置された複数の第２容量素子
（Ｃ）特定位置に設けられ、複数の第１容量素子のすべての第１極性の電極層および複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔
（Ｄ）共通接続孔の周りに設けられ、複数の第１容量素子の各々の第２極性の電極層を、隣接する第２容量素子の第２極性の電極層に接続する複数の個別接続孔
【００１１】
本開示の薄膜キャパシタでは、誘電体層の上面に第１極性の電極層、誘電体層の下面に第２極性の電極層を有する複数の第１容量素子と、誘電体層の上面に第２極性の電極層、誘電体層の下面に第１極性の電極層を有する複数の第２容量素子とが、特定位置の周りに交互に配置されている。よって、第１極性の電極層と第２極性の電極層との隣接している部分で電流の向きが逆となり、発生する電磁界が打ち消し合い、インダクタンスが低減される。また、複数の第１容量素子のすべての第１極性の電極層および複数の第２容量素子のすべての第１極性の電極層が、単一の共通接続孔により接続されている。よって、接続孔の個数が少なくなり有効電極面積の減少が抑えられると共に小型化が可能となる。
【００１２】
本開示の多層配線基板は、上記本開示の薄膜キャパシタを備えたものである。
【００１３】
本開示の多層配線基板では、上記本開示の薄膜キャパシタがデカップリングキャパシタとして作用する。
【００１４】
本開示の半導体装置は、チップと、上記本開示の薄膜キャパシタを有する多層配線基板とを備えたものである。
【００１５】
本開示の半導体装置では、上記本開示の薄膜キャパシタを有する多層配線基板がマザーボードとして作用する。
【発明の効果】
【００１６】
本開示の薄膜キャパシタによれば、誘電体層の上面に第１極性の電極層、誘電体層の下面に第２極性の電極層を有する複数の第１容量素子と、誘電体層の上面に第２極性の電極層、誘電体層の下面に第１極性の電極層を有する複数の第２容量素子とを、特定位置の周りに交互に配置するようにしたので、インダクタンスを低減することが可能となる。また、複数の第１容量素子のすべての第１極性の電極層および複数の第２容量素子のすべての第１極性の電極層を、単一の共通接続孔により接続するようにしたので、接続孔の個数を減らして有効電極面積の減少を抑制すると共に小型化が可能となる。従って、この薄膜キャパシタを多層配線基板に内蔵し、またはこの多層配線基板を用いて半導体装置を構成すれば、薄膜キャパシタの小型化によりレイアウトの自由度が上がり、多層配線基板の小型化が可能になると共に、半導体素子とキャパシタとの配線距離を短くすることができ、半導体装置から見たインダクタンスを低減することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本開示の第１の実施の形態に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図２】図１のＩＩＡ−ＩＩＡ線，ＩＩＢ−ＩＩＢ線，ＩＩＣ−ＩＩＣ線およびＩＩＤ−ＩＩＤ線における断面図である。
【図３】変形例１に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図４】本開示の第２の実施の形態に係る薄膜キャパシタを誘電体層の上面側から見た構成を表す平面図である。
【図５】変形例２に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図６】本開示の第３の実施の形態に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図７】比較的大容量の容量素子と、比較的小容量の容量素子とを並列接続した場合の合成インピーダンスを表す図である。
【図８】図６に示した四つの容量素子の合成インピーダンスを模式的に表す図である。
【図９】本開示の第４の実施の形態に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図１０】変形例４に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図１１】本開示の第５の実施の形態に係る薄膜キャパシタの構成を表す断面図である。
【図１２】本開示の第６の実施の形態に係る多層配線基板の構成を表す断面図である。
【図１３】本開示の第７の実施の形態に係る多層配線基板の構成を表す断面図である。
【図１４】図１３に示した多層配線基板の変形例を表す断面図である。
【図１５】本開示の第８の実施の形態に係る多層配線基板の構成を表す断面図である。
【図１６】本開示の第９の実施の形態に係る半導体装置の構成を表す断面図である。
【発明を実施するための形態】
【００１８】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（薄膜キャパシタ；二つの第１容量素子および二つの第２容量素子が同寸法の正方形であり、第１容量素子の各々の第２極性の電極が、個別接続孔により、隣接する一つの第２容量素子の第２極性の電極に接続されている例）
２．変形例１（薄膜キャパシタ；第１容量素子および第２容量素子が三角形である例）
３．第２の実施の形態（薄膜キャパシタ；二つの第１容量素子および二つの第２容量素子が同寸法の正方形であり、すべての第１容量素子の第２極性の電極とすべての第２容量素子の第２極性の電極とが個別接続孔により接続されている例）
４．変形例２（薄膜キャパシタ；第１容量素子および第２容量素子が三角形である例）
５．第３の実施の形態（薄膜キャパシタ；二つの第１容量素子および二つの第２容量素子が異なる寸法の正方形であり、すべての第１容量素子の第２極性の電極とすべての第２容量素子の第２極性の電極とが個別接続孔により接続されている例）
６．第４の実施の形態（薄膜キャパシタ；第１容量素子および第２容量素子が各々中心角の異なる扇形であると共に全体として円形をなしている例）
７．変形例３（薄膜キャパシタ；第１容量素子の各々の第２極性の電極が、個別接続孔により、隣接する一つの第２容量素子の第２極性の電極に接続されている例）
８．第５の実施の形態（薄膜キャパシタ；第１容量素子および第２容量素子を複数積層した例）
９．第６の実施の形態（多層配線基板；薄膜キャパシタを内蔵する多層配線基板の例）
１０．第７の実施の形態（多層配線基板；薄膜キャパシタを内蔵するインターポーザ基板の例）
１１．第８の実施の形態（多層配線基板；インターポーザ基板を多段に重ねた例）
１２．第９の実施の形態（半導体装置；多層配線基板をマザーボードとして用いた例）
【００１９】
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る薄膜キャパシタの平面構成を表し、図２は、図１に示した薄膜キャパシタの断面構成を表したものである。この薄膜キャパシタ１は、プリント配線板またはインターポーザ基板などの多層配線基板に内蔵されてデカップリングキャパシタとして用いられるものである。薄膜キャパシタ１は、例えば、複数の第１容量素子１１，１２（以下、「第１容量素子１０」と総称する。）と、複数の第２容量素子２１，２２（以下、「第２容量素子２０」と総称する。）とが、特定位置Ｐの周りに交互に配置された構成を有している。
【００２０】
第１容量素子１０および第２容量素子２０は、例えば、同寸法の四角形（正方形）である。第１容量素子１０は、誘電体層３０の上面に第１極性（例えば＋）の第１電極層３１、誘電体層３０の下面に第２極性（例えば−）の第２電極層３２を有している。第２容量素子２０は、誘電体層３０の上面に第２極性（例えば−）の第２電極層３２、誘電体層３０の下面に第１極性（例えば＋）の第１電極層３１を有している。
【００２１】
第１電極層３１および第２電極層３２は、例えば銅（Ｃｕ）などの導体層により構成されている。誘電体層３０の構成材料としては、例えばＳｉＯ2 ， Ｓｉ3 Ｎ4 , Ａｌ2 Ｏ3 , ＨｆＯ2 , ＺｒＯ2 , Ｔａ2 Ｏ5 ，ＳＴＯ（ＳｒＴｉＯ3），ＢＴＯ（ＢａＴｉＯ3），ＢＳＴ（ＢａＳｒＴｉＯ）などが挙げられ、比誘電率は４〜１０００となる。このような材料を使用してプリント配線基板に薄膜キャパシタ１を内蔵する場合、誘電体層３０の膜厚は、例えば２０ｎｍ〜１０００ｎｍ程度であることが望ましい。
【００２２】
第１電極層３１を流れる電流Ｃ３１の向きは、特定位置Ｐから外側に向かう方向であり、第２電極層３２を流れる電流Ｃ３２の向きは、外側から特定位置Ｐに向かう方向である。よって、個々の第１容量素子１０および第２容量素子２０においては、第１電極層３１を流れる電流の方向と第２電極層３２を流れる電流の方向とが逆向きとなり、発生するインダクタンスを打ち消し合って小さくすることが可能となる。
【００２３】
このような第１容量素子１０および第２容量素子２０は、同数（図１では例えば二個ずつ）設けられている。換言すれば、薄膜キャパシタ１は、第１容量素子１０と第２容量素子２０とからなる対を複数個（図１では例えば二個）有している。
【００２４】
第１容量素子１０は、特定位置Ｐの周りに間隔をあけて配置されている。第２容量素子２０は、特定位置Ｐの周りに、複数の第１容量素子１１，１２の間の間隔のあいた部分に配置されている。従って、第１容量素子１１，１２と第２容量素子２１，２２とは、特定位置Ｐの周りに交互に隣接して配置されている。つまり、平面配置においては必ず極性の異なる第１電極層３１と第２電極層３２とが隣接するようになっている。
【００２５】
このように第１容量素子１０と第２容量素子２０とを特定位置Ｐを中心にした交互配置とすることにより、第１電極層３１と第２電極層３２とが隣接している部分で電流Ｃ３１，Ｃ３２の向きが逆となり、発生する電磁界を打ち消し合い、インダクタンスを小さくすることが可能となる。また、第１電極層３１（例えば、ＶＤＤ電極）と第２電極層３２（例えば、Ｖｓｓ（ＧＮＤ）電極）とを同一層に設けることが可能となる。よって、半導体装置（図示せず）の端子からのＶＤＤ配線およびＧＮＤ配線（図示せず）を短くすることが可能となり、ＥＳＬを小さくすることが可能となる。
【００２６】
複数の第１容量素子１０のすべての第１電極層３１および複数の第２容量素子２０のすべての第１電極層３１は、特定位置Ｐに設けられ薄膜キャパシタ１を積層方向に貫通する単一の共通接続孔４０によって接続されている。これにより、この薄膜キャパシタ１では、有効電極面積の減少を抑制すると共に小型化が可能となっている。
【００２７】
左上の第１容量素子１１の第２電極層３２は、個別接続孔５１により、隣接する左下の第２容量素子２１の第２電極層３２に接続されている。右下の第１容量素子１２の第２電極層３２は、個別接続孔５２により、隣接する右上の第２容量素子２２の第２電極３２に接続されている。個別接続孔５１，５２は、共通接続孔４０の周辺において薄膜キャパシタ１を積層方向に貫通するビアホールである。個別接続孔５１は、隣接する一対の第１容量素子１１および第２容量素子２１の第２電極層３２どうしを接続し、個別接続孔５２は、隣接する一対の第１容量素子１２および第２容量素子２２の第２電極層３２どうしを接続している。
【００２８】
共通接続孔４０を流れる電流Ｃ４０の向きは、図２（Ｃ）に示したように、積層方向において下向きである。個別接続孔５１，５２を流れる電流Ｃ５１，Ｃ５２の向きは、図２（Ｂ）に示したように、積層方向において上向きである。すなわち、共通接続孔４０を流れる電流Ｃ４０の方向と個別接続孔５１，５２を流れる電流の方向Ｃ５１，Ｃ５２とが逆向きとなる。よって、共通接続孔４０内の電流経路が形成する磁場を、個別接続孔５１，５２内の電流経路が形成する磁場によって相殺低減し、発生するインダクタンスを打ち消し合って小さくすることが可能となる。
【００２９】
個別接続孔５１，５２は、共通接続孔４０に近接して配置されていることが望ましい。具体的には、個別接続孔５１，５２を、デザインルールによって許容される範囲で可能な限り共通接続孔４０の近傍に配置するほど、上述したインダクタンス低減効果をより高めることが可能となる。
【００３０】
また、個別接続孔５１，５２は、共通接続孔４０の周りに等方的に配置されていることが好ましい。ここに「等方的」とは、例えば、特定位置Ｐすなわち共通接続孔４０から等距離（多少の差がありほぼ等距離と言える場合を含む）に配置されていることをいう。これにより、上述したインダクタンス低減効果を更に高めることが可能となる。更に、特定位置Ｐを中心とした円周方向に等間隔（ほぼ等間隔の場合を含む）に配置されていれば、より望ましい。
【００３１】
薄膜キャパシタ１の上面には、絶縁性基材６１と、保護膜としてのソルダーレジスト層６２とが、薄膜キャパシタ１の側からこの順に設けられている。薄膜キャパシタ１の下面には、同様に、絶縁性基材６３と、保護膜としてのソルダーレジスト層６４とが、薄膜キャパシタ１の側からこの順に設けられている。絶縁性基材６１，６３は、例えば、ガラス布にエポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂等の絶縁性樹脂を含浸させたシート状部材により構成されている。 共通接続孔４０および個別接続孔５１，５２の上端部、下端部には、電極端子（配線層）が設けられ、ソルダーレジスト層６２，６４が開口されてパッドが設けられている。
【００３２】
このような薄膜キャパシタ１は、例えば、ビルドアップ法などの技術を用いて製造することができる。
【００３３】
この薄膜キャパシタ１では、第１容量素子１０および第２容量素子２０の各端子（図示せず）に信号電圧が印加されると、図１に示したように、第１電極層３１には、特定位置Ｐから外側に向かう方向に電流Ｃ３１が流れ、第２電極層３２には、外側から特定位置に向かう方向に電流Ｃ３２が流れる。すなわち、個々の第１容量素子１０および第２容量素子２０においては、第１電極層３１を流れる電流の方向と第２電極層３２を流れる電流の方向とが逆向きとなる。よって、第１電極層３１内の電流経路が形成する磁場が、第２電極層３２内の電流経路が形成する磁場によって相殺低減され、発生するインダクタンスが打ち消し合って小さくなる。
【００３４】
また、第１容量素子１０と第２容量素子２０とは、特定位置Ｐを中心にして交互に配置されているので、第１電極層３１と第２電極層３２とが隣接している部分で電流Ｃ３１，Ｃ３２の向きが逆となり、発生する電磁界を打ち消し合い、インダクタンスが小さくなる。
【００３５】
更に、共通接続孔４０には、図２（Ｃ）に示したように、電流Ｃ４０が、積層方向において下向きに流れる。個別接続孔５１，５２には、図２（Ｂ）に示したように、電流Ｃ５１，Ｃ５２が、積層方向において上向きに流れる。すなわち、共通接続孔４０を流れる電流Ｃ４０の方向と個別接続孔５１，５２を流れる電流Ｃ５１，Ｃ５２の方向とが逆向きとなる。よって、共通接続孔４０内の電流経路が形成する磁場が、個別接続孔５１，５２内の電流経路が形成する磁場によって相殺低減され、発生するインダクタンスが打ち消し合って小さくなる。
【００３６】
このように本実施の形態では、第１容量素子１０と第２容量素子２０とを特定位置Ｐを中心にした交互配置とするようにしたので、第１電極層３１と第２電極層３２とが隣接している部分で電流Ｃ３１，Ｃ３２の向きを逆として、発生する電磁界を打ち消し合い、インダクタンスを小さくすることが可能となる。また、複数の第１容量素子１０のすべての第１電極層３１および複数の第２容量素子２０のすべての第１電極層３１を、単一の共通接続孔４０により接続するようにしたので、接続孔の個数を減らして有効電極面積の減少を抑制すると共に小型化が可能となる。
【００３７】
なお、上記実施の形態では、説明のため第１電極層３１が＋極性、第２電極層３２が−極性である場合を示したが、逆にしても同様である。
【００３８】
（変形例１）
また、上記実施の形態では、第１容量素子１０および第２容量素子２０が四角形（正方形）である場合について説明したが、第１容量素子１０および第２容量素子２０は、図３に示した三角形など、他の平面形状を有していてもよい。
【００３９】
また、上記実施の形態では、第１容量素子１０および第２容量素子２０が二個ずつ、合計四個の容量素子が設けられている場合について説明したが、第１容量素子１０および第２容量素子２０の個数は特に限定されず、三個ずつ、またはそれ以上設けられていてもよい。
【００４０】
（第２の実施の形態）
図４は、本開示の第２の実施の形態に係る薄膜キャパシタの平面構成を表したものである。この薄膜キャパシタ２は、複数の第１容量素子１０のすべての第２電極層３２および複数の第２容量素子２０のすべての第２電極層３２が、複数の個別接続孔５１，５２，５３，５４により接続されているものである。これにより、この薄膜キャパシタ２では、第２電極層３２の取出し端子となる個別接続孔５１〜５４の個数を増やし、個別接続孔５１〜５４のレイアウト自由度を確保することが可能となっている。また、共通接続孔４０の周辺を囲うように個別接続孔５１〜５４が設けられているので、インダクタンスの低減が可能となっている。このことを除いては、本実施の形態は上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。
【００４１】
個別接続孔５３，５４は、個別接続孔５１，５２と同様に、共通接続孔４０の周辺において薄膜キャパシタ１を積層方向に貫通するビアホールである。個別接続孔５３は、左下の第２容量素子２１の第２電極層３２と、隣接する右下の第１容量素子１２の第２電極層３２とを接続している。個別接続孔５４は、右上の第２容量素子２２の第２電極層３２と、隣接する左上の第１容量素子１１の第２電極３２とを接続している。個別接続孔５３は、隣接する一対の第１容量素子１２および第２容量素子２１の第２電極層３２どうしを接続し、個別接続孔５４は、隣接する一対の第１容量素子１１および第２容量素子２２の第２電極層３２どうしを接続している。よって、すべての第１容量素子１０および第２容量素子２０の第２電極層３２どうしが、個別接続孔５１，５２，５３，５４により接続されている。
【００４２】
個別接続孔５１〜５４は、第１の実施の形態と同様に、共通接続孔４０に近接して配置されていることが望ましい。具体的には、個別接続孔５１〜５４を、デザインルールによって許容される範囲で可能な限り共通接続孔４０の近傍に配置するほど、上述したインダクタンス低減効果をより高めることが可能となる。
【００４３】
また、個別接続孔５１〜５４は、共通接続孔４０の周りに等方的に配置されていることが好ましい。ここに「等方的」とは、例えば、特定位置Ｐすなわち共通接続孔４０から等距離（多少の差がありほぼ等距離と言える場合を含む）に配置されていることをいう。これにより、上述したインダクタンス低減効果を更に高めることが可能となる。更に、特定位置Ｐを中心とした円周方向に等間隔（ほぼ等間隔の場合を含む）に配置されていれば、より望ましい。
【００４４】
（変形例２）
なお、上記実施の形態では、第１容量素子１０および第２容量素子２０が四角形（正方形）である場合について説明したが、第１容量素子１０および第２容量素子２０は、図５に示した三角形など、他の平面形状を有していてもよい。
【００４５】
（第３の実施の形態）
図６は、本開示の第３の実施の形態に係る薄膜キャパシタの平面構成を表したものである。この薄膜キャパシタ３は、第１容量素子１０および第２容量素子２０の面積がすべて異なり、従って第１容量素子１０および第２容量素子２０の容量がすべて異なっているものである。このことを除いては、本実施の形態は上記第１および第２の実施の形態と同様の構成、作用および効果を有し、第１および第２の実施の形態と同様にして製造することができる。
【００４６】
図７は、比較的大容量の容量素子Ｃ１と、比較的小容量の容量素子Ｃ２とを並列接続した場合の合成インピーダンスを表したものである。容量素子Ｃ１，Ｃ２は、特定の周波数領域ΔＦではＬＣ並列共振回路として振る舞い、ある周波数において合成インピーダンスＳＩが極めて高くなり（反共振）、ターゲットインピーダンスＴＩを超える場合がある。反共振は、各容量素子Ｃ１，Ｃ２のインピーダンス最小値の差ΔＩが大きいほど、大きくなる。そこで、反共振を抑えるため、更に容量の異なる第３の容量素子を用いて反共振を緩和することが行われる。
【００４７】
本実施の形態では、図８に示したように、面積（容量）の異なる二個の第１容量素子１０および二個の第２容量素子２０を並列に接続するようにしている。よって、それら各々のインピーダンスＩ１１，Ｉ１２，Ｉ２１，Ｉ２２を合成することにより、反共振を抑えると共に、より低周波側から高周波側までの合成インピーダンスＳＩを低減することが可能となる。よって、広い帯域でインピーダンスを下げ、デカップリング効果を有効にいかすことが可能となる。
【００４８】
なお、上記実施の形態では、第１容量素子１０および第２容量素子２０の面積（容量）がすべて異なる場合について説明したが、複数の第１容量素子１０および複数の第２の容量素子２０のうち少なくとも一つの面積が他の面積とは異なっていればよい。
【００４９】
（第４の実施の形態）
図９は、本開示の第４の実施の形態に係る薄膜キャパシタの平面構成を表したものである。この薄膜キャパシタ４は、複数の第１容量素子１０および複数の第２容量素子２０が、各々扇形であると共に全体として円形をなし、かつ、第１容量素子１０および第２容量素子２０の中心角（面積、容量）がすべて異なるものである。これにより、本実施の形態では、第１容量素子１０および第２容量素子２０の面積または容量は、扇形の中心角の角度によって調整することが可能となり、不整形状による有効面積の減少（または無効面積の増大）を抑制することが可能となる。このことを除いては、本実施の形態は上記第１ないし第３の実施の形態と同様の構成、作用および効果を有し、第１ないし第３の実施の形態と同様にして製造することができる。
【００５０】
なお、上記実施の形態では、第１容量素子１０および第２容量素子２０の中心角（面積、容量）がすべて異なる場合について説明したが、複数の第１容量素子１０および複数の第２容量素子２０のうち少なくとも一つの中心角が他の中心角とは異なっていればよい。
【００５１】
（変形例３）
また、上記実施の形態では、第２の実施の形態と同様に、複数の第１容量素子１０のすべての第２電極層３２および複数の第２容量素子２０のすべての第２電極層３２が、複数の個別接続孔５１〜５４により接続されている場合について説明した。しかしながら、図１０に示したように、第１の実施の形態と同様に、個別接続孔５１，５２のみを設けるようにしてもよい。この場合には、個別接続孔５１は、隣接する一対の第１容量素子１１および第２容量素子２１の第２電極層３２どうしを接続し、個別接続孔５２は、隣接する一対の第１容量素子１２および第２容量素子２２の第２電極層３２どうしを接続している。
【００５２】
（第５の実施の形態）
図１１は、本開示の第５の実施の形態に係る薄膜キャパシタの断面構成を表したものである。この薄膜キャパシタ５は、第１の実施の形態の第１容量素子１０および第２容量素子２０よりなる薄膜キャパシタ１を、複数層（図１１では例えば二層）積層することにより、単位面積あたりの容量を増やすようにしたものである。このことを除いては、本実施の形態は上記第１ないし第３の実施の形態と同様の構成、作用および効果を有し、第１ないし第３の実施の形態と同様にして製造することができる。
【００５３】
積層された薄膜キャパシタ１の間には、例えば、絶縁性基材６５Ａ，６５Ｂが設けられている。また、それぞれの薄膜キャパシタ１と同層に、第１電極層３１または第２電極層３２と同じ層により構成された配線層６６が設けられていてもよい。この配線層６６は、第１電極層３１または第２電極層３２の形成に用いた膜が残存しているものである。
【００５４】
なお、上記実施の形態では、第１の実施の形態の薄膜キャパシタ１を複数層積層した場合について説明したが、第２ないし第４の実施の形態の薄膜キャパシタ２〜４を複数層積層することも可能であることは言うまでもない。
【００５５】
（第６の実施の形態）
図１２は、本開示の第６の実施の形態に係る多層配線基板６の断面構成を表したものである。この多層配線基板６は、例えば、プリント配線板に第１の実施の形態の薄膜キャパシタ１を内蔵したものである。多層配線基板６は、コア層（絶縁樹脂層）の樹脂基板６７およびプリプレグ（絶縁樹脂）６３，６１，６５，６８，６３Ａ，６１Ａ，６５Ａ，６８Ａを有している。プリプレグ６３，６１，６５，６８，６１Ａ，６５Ａ，６８Ａの各面には、パターニングされた配線層８１，８５，８８，８３Ａ，８１Ａ，８５Ａ，８８Ａが設けられている。配線層８５，８８，８１Ａ，８５Ａ，８８Ａはレーザ等により設けられたビア９０により接続されている。保護膜としてのソルダーレジスト層６２，６４が配線層８８，８８Ａの上に設けられ、接続パッド１０１，１０２が開口されている。
【００５６】
薄膜キャパシタ１は、プリプレグ６３とプリプレグ６１との間に埋設され、第１電極層３１および第２電極層３２は個別接続孔５１（および図示しない共通接続孔４０等）により、配線層８１，８１Ａに接続されている。薄膜キャパシタ１と同層に、第１電極層３１または第２電極層３２と同じ層により構成された配線層６６，６９が設けられていてもよい。この配線層６６，６９は、第１電極層３１または第２電極層３２の形成に用いた膜が残存しているものである。
【００５７】
この多層配線基板６は、例えば、ビルドアップ法などの技術を用いて製造することができる。
【００５８】
本実施の形態では、薄膜キャパシタ１を多層配線基板６に内蔵したので、薄膜キャパシタ１の小型化によりレイアウトの自由度が上がり、多層配線基板６の小型化が可能となる。
【００５９】
なお、上記実施の形態では、第１の実施の形態の薄膜キャパシタ１を多層配線基板６に内蔵した場合について説明したが、第２ないし第４の実施の形態の薄膜キャパシタ２〜４を多層配線基板６に内蔵することも可能であることは言うまでもない。
【００６０】
（第７の実施の形態）
図１３は、本開示の第７の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板７は、例えばインターポーザ基板として用いられるものであり、第１の実施の形態の薄膜キャパシタ１が内蔵された基板本体部７１を有している。基板本体部７１は、例えば第６の実施の形態のように薄膜キャパシタ１が内蔵された多層配線基板の構造を有している。
【００６１】
基板本体部７１の上面には半導体素子７２が実装され，図１２に示した接続パッド１０１とワイヤーボンド接続されており、モールド樹脂７３で被覆されている。また、基板本体部７１の下面には、マザーボード等に接続するためのはんだバンプ等が、図１２に示した接続パッド１０２に設けられている。
【００６２】
また、図１４に示したように、半導体素子７２はボールグリッドアレイ等によりバンプ接続により実装することも可能である。
【００６３】
この多層配線基板７は、例えば、ビルドアップ法などの技術を用いて製造することができる。
【００６４】
本実施の形態では、薄膜キャパシタ１を多層配線基板７の基板本体部７１に内蔵してインターポーザ基板を構成するようにしたので、第６の実施の形態と同様に、薄膜キャパシタ１の小型化によりレイアウトの自由度が上がり、多層配線基板７の小型化が可能となる。また、半導体素子７２またはＩＣチップ７４と薄膜キャパシタ１との配線距離を短くすることが可能となり、多層配線基板７から見たインダクタンスを低減することが可能となる。
【００６５】
なお、上記実施の形態では、第１の実施の形態の薄膜キャパシタ１を多層配線基板７の基板本体部７１に内蔵した場合について説明したが、第２ないし第４の実施の形態の薄膜キャパシタ２〜４を多層配線基板７の基板本体部７１に内蔵することも可能であることは言うまでもない。
【００６６】
（第８の実施の形態）
図１５は、本開示の第８の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板８は、例えば、ＰｏＰ（パッケージ・オン・パッケージ）と呼ばれる多段に重ねられた構造のインターポーザ基板であり、第７の実施の形態に係る多層配線基板７を複数層（例えば図１５では二層）重ねた構成を有している。
【００６７】
本実施の形態では、半導体素子７２と、多層配線基板７の基板本体部７１に埋め込まれた薄膜キャパシタ１との間の配線距離を最短にすることが可能となり、半導体素子７２から見たパッケージ全体のインダクタンスを低減することが可能となる。とりわけ、ＰｏＰと呼ばれる多段に重ねられた構造において、上部に配置された多層配線基板７には特に有効である。
【００６８】
なお、上記実施の形態では、第１の実施の形態の薄膜キャパシタ１を多層配線基板７の基板本体部７１に内蔵した場合について説明したが、第２ないし第４の実施の形態の薄膜キャパシタ２〜４を多層配線基板７の基板本体部７１に内蔵することも可能であることは言うまでもない。
【００６９】
（第９の実施の形態）
図１６は、本開示の第９の実施の形態に係る半導体装置の構成を表したものである。この半導体装置９は、例えばマザーボード１１０上に、ＤＣ／ＤＣ電源回路１２１と、バルクチップ１２２と、インターポーザ基板として第８の実施の形態に係る多層配線基板８とを実装したものである。マザーボード１１０は、図示されていない第１配線層Ｌ１，第２配線層（ＧＮＤ）Ｌ２，第３配線層（電源供給配線）Ｌ３および図示されていない第４配線層Ｌ４を、樹脂層１１１，１１２，１１３を間にして積層した構成を有するプリント配線基板である。マザーボード１１０内部には、第２配線層（ＧＮＤ）Ｌ２および第３配線層（電源供給配線）Ｌ３と、それらの間の樹脂層１１２とにより、上記第１の実施の形態に係る薄膜キャパシタ１が構成されている。
【００７０】
本実施の形態では、薄膜キャパシタ１をマザーボード１１０に内蔵したので、半導体素子７２と薄膜キャパシタ１との配線距離を短くすることが可能となり、半導体装置９から見たインダクタンスを低減することが可能となる。
【００７１】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
【００７２】
例えば、上記実施の形態では、薄膜キャパシタ，多層配線基板または半導体装置の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
【００７３】
なお、本技術は以下のような構成を取ることも可能である。
（１）
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた薄膜キャパシタ。
（２）
前記複数の個別接続孔は、前記共通接続孔の周りに等方的に配置されている
前記（１）記載の薄膜キャパシタ。
（３）
前記複数の第１容量素子のすべての第２極性の電極層および前記複数の第２容量素子のすべての第２極性の電極層が、前記複数の個別接続孔により接続されている
前記（１）または（２）記載の薄膜キャパシタ。
（４）
前記複数の第１容量素子および前記複数の第２の容量素子のうち少なくとも一つの面積が他の面積とは異なる
前記（１）ないし（３）のいずれか１項に記載の薄膜キャパシタ。
（５）
前記複数の第１容量素子および前記複数の第２容量素子は、各々扇形であると共に全体として円形をなしている
前記（１）ないし（４）のいずれか１項に記載の薄膜キャパシタ。
（６）
前記複数の第１容量素子および前記複数の第２容量素子のうち少なくとも一つの中心角が他の中心角とは異なる
前記（５）記載の薄膜キャパシタ。
（７）
前記複数の第１容量素子および前記複数の第２容量素子が、複数層積層されている
前記（１）ないし（６）のいずれか１項に記載の薄膜キャパシタ。
（８）
薄膜キャパシタを有し、
前記薄膜キャパシタは、
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた多層配線基板。
（９）
チップと、薄膜キャパシタを有する多層配線基板とを備え、
前記薄膜キャパシタは、
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた半導体装置。
【符号の説明】
【００７４】
１〜５…薄膜キャパシタ、６〜８…多層配線基板、９…半導体装置、１０…第１容量素子、２０…第２容量素子、３０…誘電体層、３１…第１電極層、３２…第２電極層、４０…共通接続孔、５１〜５４…個別接続孔。
【技術分野】
【０００１】
本開示は、デカップリングキャパシタ等に好適な薄膜キャパシタ、この薄膜キャパシタを内蔵したプリント配線板やインターポーザ基板などの多層配線基板、およびこの多層配線基板を備えた半導体装置に関する。
【背景技術】
【０００２】
電子回路の高速化，高容量化および高密度化に伴い、電源電圧の低下とともに電力と電流は増加しており、電源分配は現在のエレクトロニクスシステムにおいて大きな課題となっている。スイッチングトランジスタ回路は負荷を充電するために電流が必要であり、電圧レギュレータモジュール（ＶＲＭ）より供給できない電流はデカップリングキャパシタにより供給される。デカップリングキャパシタは、等価直列インダクタンス（ＥＳＬ）成分と、キャパシタの容量とにより共振現象を引き起こし、共振周波数より上の領域ではインダクタンスとして働き、インピーダンスの上昇を招く。デカップリングキャパシタはこのＥＳＬを低くするために半導体素子のできる限り近傍に置かれる。
【０００３】
また、このような表面実装型のキャパシタに比べて低いインピーダンスを実現するために、電源プレーンとグランドプレーンとの間に薄い誘電体を使い、半導体パッケージやボードにキャパシタを埋め込む検討がなされている（例えば、非特許文献１参照。）。このような埋め込み型デカップリングキャパシタでは、表面実装型に比べ半導体素子との配線距離を短くする事が可能である。
【０００４】
しかし、このような従来の埋め込み型デカップリングキャパシタでは、例えば特許文献２でも指摘されているように、キャパシタの誘電体層を挟む両側の各電極はそれぞれ単一の電極端子に接続されており、一本の電流経路が形成する磁場を、近接する別の電流経路が形成する磁場により相殺低減するようになっていないため、インダクタンスを低減する効果も限定的であった。
【０００５】
そこで、更にＥＳＬの低減を目的として、例えば特許文献１，２では、キャパシタを形成する一対の電極板または電極層に流れる電流の向きをできるだけ同一方向にしないための方法、また、一対の容量素子からなるコンデンサ素子を複数個並列接続することにより、電流経路をｎ個に分配し、実効的なインダクタンスを１／ｎ（ｎ分の１）倍とする方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−４５８２２号公報
【特許文献２】特開２００５−７２３１１号公報
【特許文献３】特開２００７−１１６１７８号公報
【特許文献４】特開２００７−１１６１７９号公報
【非特許文献】
【０００７】
【非特許文献１】プラサップ・Ｋ・ムサナ（Prathap K. Muthana），「内蔵デカップリングキャパシタを用いた高速パッケージおよびボードの設計（Design of high speed package and boards using embedded decoupling capacitors）」，（米国），ジョージア工科大学（Georgia Institute of Technology），２００７年８月
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１では、キャパシタを複数個並列接続するためには、それぞれのキャパシタに正負の電極を接続する必要があり、面積の増大を避けられなかった。また、特許文献２では、極性（＋，−）が交互に並ぶように設けられた隣り合う電極端子に引き出し電極であるビアホール導体を接続させるため、異電極部分のビアホール導体が接触しないように、電極のくり抜き部を多数形成する必要が生じ、有効電極面積の減少を招くという問題があった。
【０００９】
本開示の目的は、インダクタンスを低減すると共に、有効電極面積の減少を抑えて小型化することが可能な薄膜キャパシタ、この薄膜キャパシタを備えた多層配線基板、およびこの多層配線基板を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本開示による薄膜キャパシタは、以下の（Ａ）〜（Ｄ）の構成要素を備えたものである。
（Ａ）誘電体層の上面に第１極性の電極層、誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子
（Ｂ）誘電体層の上面に第２極性の電極層、誘電体層の下面に第１極性の電極層を有し、特定位置の周りに複数の第１容量素子と交互に配置された複数の第２容量素子
（Ｃ）特定位置に設けられ、複数の第１容量素子のすべての第１極性の電極層および複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔
（Ｄ）共通接続孔の周りに設けられ、複数の第１容量素子の各々の第２極性の電極層を、隣接する第２容量素子の第２極性の電極層に接続する複数の個別接続孔
【００１１】
本開示の薄膜キャパシタでは、誘電体層の上面に第１極性の電極層、誘電体層の下面に第２極性の電極層を有する複数の第１容量素子と、誘電体層の上面に第２極性の電極層、誘電体層の下面に第１極性の電極層を有する複数の第２容量素子とが、特定位置の周りに交互に配置されている。よって、第１極性の電極層と第２極性の電極層との隣接している部分で電流の向きが逆となり、発生する電磁界が打ち消し合い、インダクタンスが低減される。また、複数の第１容量素子のすべての第１極性の電極層および複数の第２容量素子のすべての第１極性の電極層が、単一の共通接続孔により接続されている。よって、接続孔の個数が少なくなり有効電極面積の減少が抑えられると共に小型化が可能となる。
【００１２】
本開示の多層配線基板は、上記本開示の薄膜キャパシタを備えたものである。
【００１３】
本開示の多層配線基板では、上記本開示の薄膜キャパシタがデカップリングキャパシタとして作用する。
【００１４】
本開示の半導体装置は、チップと、上記本開示の薄膜キャパシタを有する多層配線基板とを備えたものである。
【００１５】
本開示の半導体装置では、上記本開示の薄膜キャパシタを有する多層配線基板がマザーボードとして作用する。
【発明の効果】
【００１６】
本開示の薄膜キャパシタによれば、誘電体層の上面に第１極性の電極層、誘電体層の下面に第２極性の電極層を有する複数の第１容量素子と、誘電体層の上面に第２極性の電極層、誘電体層の下面に第１極性の電極層を有する複数の第２容量素子とを、特定位置の周りに交互に配置するようにしたので、インダクタンスを低減することが可能となる。また、複数の第１容量素子のすべての第１極性の電極層および複数の第２容量素子のすべての第１極性の電極層を、単一の共通接続孔により接続するようにしたので、接続孔の個数を減らして有効電極面積の減少を抑制すると共に小型化が可能となる。従って、この薄膜キャパシタを多層配線基板に内蔵し、またはこの多層配線基板を用いて半導体装置を構成すれば、薄膜キャパシタの小型化によりレイアウトの自由度が上がり、多層配線基板の小型化が可能になると共に、半導体素子とキャパシタとの配線距離を短くすることができ、半導体装置から見たインダクタンスを低減することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本開示の第１の実施の形態に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図２】図１のＩＩＡ−ＩＩＡ線，ＩＩＢ−ＩＩＢ線，ＩＩＣ−ＩＩＣ線およびＩＩＤ−ＩＩＤ線における断面図である。
【図３】変形例１に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図４】本開示の第２の実施の形態に係る薄膜キャパシタを誘電体層の上面側から見た構成を表す平面図である。
【図５】変形例２に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図６】本開示の第３の実施の形態に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図７】比較的大容量の容量素子と、比較的小容量の容量素子とを並列接続した場合の合成インピーダンスを表す図である。
【図８】図６に示した四つの容量素子の合成インピーダンスを模式的に表す図である。
【図９】本開示の第４の実施の形態に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図１０】変形例４に係る薄膜キャパシタを誘電体層の上面側および下面側から見た構成をそれぞれ表す平面図である。
【図１１】本開示の第５の実施の形態に係る薄膜キャパシタの構成を表す断面図である。
【図１２】本開示の第６の実施の形態に係る多層配線基板の構成を表す断面図である。
【図１３】本開示の第７の実施の形態に係る多層配線基板の構成を表す断面図である。
【図１４】図１３に示した多層配線基板の変形例を表す断面図である。
【図１５】本開示の第８の実施の形態に係る多層配線基板の構成を表す断面図である。
【図１６】本開示の第９の実施の形態に係る半導体装置の構成を表す断面図である。
【発明を実施するための形態】
【００１８】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（薄膜キャパシタ；二つの第１容量素子および二つの第２容量素子が同寸法の正方形であり、第１容量素子の各々の第２極性の電極が、個別接続孔により、隣接する一つの第２容量素子の第２極性の電極に接続されている例）
２．変形例１（薄膜キャパシタ；第１容量素子および第２容量素子が三角形である例）
３．第２の実施の形態（薄膜キャパシタ；二つの第１容量素子および二つの第２容量素子が同寸法の正方形であり、すべての第１容量素子の第２極性の電極とすべての第２容量素子の第２極性の電極とが個別接続孔により接続されている例）
４．変形例２（薄膜キャパシタ；第１容量素子および第２容量素子が三角形である例）
５．第３の実施の形態（薄膜キャパシタ；二つの第１容量素子および二つの第２容量素子が異なる寸法の正方形であり、すべての第１容量素子の第２極性の電極とすべての第２容量素子の第２極性の電極とが個別接続孔により接続されている例）
６．第４の実施の形態（薄膜キャパシタ；第１容量素子および第２容量素子が各々中心角の異なる扇形であると共に全体として円形をなしている例）
７．変形例３（薄膜キャパシタ；第１容量素子の各々の第２極性の電極が、個別接続孔により、隣接する一つの第２容量素子の第２極性の電極に接続されている例）
８．第５の実施の形態（薄膜キャパシタ；第１容量素子および第２容量素子を複数積層した例）
９．第６の実施の形態（多層配線基板；薄膜キャパシタを内蔵する多層配線基板の例）
１０．第７の実施の形態（多層配線基板；薄膜キャパシタを内蔵するインターポーザ基板の例）
１１．第８の実施の形態（多層配線基板；インターポーザ基板を多段に重ねた例）
１２．第９の実施の形態（半導体装置；多層配線基板をマザーボードとして用いた例）
【００１９】
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る薄膜キャパシタの平面構成を表し、図２は、図１に示した薄膜キャパシタの断面構成を表したものである。この薄膜キャパシタ１は、プリント配線板またはインターポーザ基板などの多層配線基板に内蔵されてデカップリングキャパシタとして用いられるものである。薄膜キャパシタ１は、例えば、複数の第１容量素子１１，１２（以下、「第１容量素子１０」と総称する。）と、複数の第２容量素子２１，２２（以下、「第２容量素子２０」と総称する。）とが、特定位置Ｐの周りに交互に配置された構成を有している。
【００２０】
第１容量素子１０および第２容量素子２０は、例えば、同寸法の四角形（正方形）である。第１容量素子１０は、誘電体層３０の上面に第１極性（例えば＋）の第１電極層３１、誘電体層３０の下面に第２極性（例えば−）の第２電極層３２を有している。第２容量素子２０は、誘電体層３０の上面に第２極性（例えば−）の第２電極層３２、誘電体層３０の下面に第１極性（例えば＋）の第１電極層３１を有している。
【００２１】
第１電極層３１および第２電極層３２は、例えば銅（Ｃｕ）などの導体層により構成されている。誘電体層３０の構成材料としては、例えばＳｉＯ2 ， Ｓｉ3 Ｎ4 , Ａｌ2 Ｏ3 , ＨｆＯ2 , ＺｒＯ2 , Ｔａ2 Ｏ5 ，ＳＴＯ（ＳｒＴｉＯ3），ＢＴＯ（ＢａＴｉＯ3），ＢＳＴ（ＢａＳｒＴｉＯ）などが挙げられ、比誘電率は４〜１０００となる。このような材料を使用してプリント配線基板に薄膜キャパシタ１を内蔵する場合、誘電体層３０の膜厚は、例えば２０ｎｍ〜１０００ｎｍ程度であることが望ましい。
【００２２】
第１電極層３１を流れる電流Ｃ３１の向きは、特定位置Ｐから外側に向かう方向であり、第２電極層３２を流れる電流Ｃ３２の向きは、外側から特定位置Ｐに向かう方向である。よって、個々の第１容量素子１０および第２容量素子２０においては、第１電極層３１を流れる電流の方向と第２電極層３２を流れる電流の方向とが逆向きとなり、発生するインダクタンスを打ち消し合って小さくすることが可能となる。
【００２３】
このような第１容量素子１０および第２容量素子２０は、同数（図１では例えば二個ずつ）設けられている。換言すれば、薄膜キャパシタ１は、第１容量素子１０と第２容量素子２０とからなる対を複数個（図１では例えば二個）有している。
【００２４】
第１容量素子１０は、特定位置Ｐの周りに間隔をあけて配置されている。第２容量素子２０は、特定位置Ｐの周りに、複数の第１容量素子１１，１２の間の間隔のあいた部分に配置されている。従って、第１容量素子１１，１２と第２容量素子２１，２２とは、特定位置Ｐの周りに交互に隣接して配置されている。つまり、平面配置においては必ず極性の異なる第１電極層３１と第２電極層３２とが隣接するようになっている。
【００２５】
このように第１容量素子１０と第２容量素子２０とを特定位置Ｐを中心にした交互配置とすることにより、第１電極層３１と第２電極層３２とが隣接している部分で電流Ｃ３１，Ｃ３２の向きが逆となり、発生する電磁界を打ち消し合い、インダクタンスを小さくすることが可能となる。また、第１電極層３１（例えば、ＶＤＤ電極）と第２電極層３２（例えば、Ｖｓｓ（ＧＮＤ）電極）とを同一層に設けることが可能となる。よって、半導体装置（図示せず）の端子からのＶＤＤ配線およびＧＮＤ配線（図示せず）を短くすることが可能となり、ＥＳＬを小さくすることが可能となる。
【００２６】
複数の第１容量素子１０のすべての第１電極層３１および複数の第２容量素子２０のすべての第１電極層３１は、特定位置Ｐに設けられ薄膜キャパシタ１を積層方向に貫通する単一の共通接続孔４０によって接続されている。これにより、この薄膜キャパシタ１では、有効電極面積の減少を抑制すると共に小型化が可能となっている。
【００２７】
左上の第１容量素子１１の第２電極層３２は、個別接続孔５１により、隣接する左下の第２容量素子２１の第２電極層３２に接続されている。右下の第１容量素子１２の第２電極層３２は、個別接続孔５２により、隣接する右上の第２容量素子２２の第２電極３２に接続されている。個別接続孔５１，５２は、共通接続孔４０の周辺において薄膜キャパシタ１を積層方向に貫通するビアホールである。個別接続孔５１は、隣接する一対の第１容量素子１１および第２容量素子２１の第２電極層３２どうしを接続し、個別接続孔５２は、隣接する一対の第１容量素子１２および第２容量素子２２の第２電極層３２どうしを接続している。
【００２８】
共通接続孔４０を流れる電流Ｃ４０の向きは、図２（Ｃ）に示したように、積層方向において下向きである。個別接続孔５１，５２を流れる電流Ｃ５１，Ｃ５２の向きは、図２（Ｂ）に示したように、積層方向において上向きである。すなわち、共通接続孔４０を流れる電流Ｃ４０の方向と個別接続孔５１，５２を流れる電流の方向Ｃ５１，Ｃ５２とが逆向きとなる。よって、共通接続孔４０内の電流経路が形成する磁場を、個別接続孔５１，５２内の電流経路が形成する磁場によって相殺低減し、発生するインダクタンスを打ち消し合って小さくすることが可能となる。
【００２９】
個別接続孔５１，５２は、共通接続孔４０に近接して配置されていることが望ましい。具体的には、個別接続孔５１，５２を、デザインルールによって許容される範囲で可能な限り共通接続孔４０の近傍に配置するほど、上述したインダクタンス低減効果をより高めることが可能となる。
【００３０】
また、個別接続孔５１，５２は、共通接続孔４０の周りに等方的に配置されていることが好ましい。ここに「等方的」とは、例えば、特定位置Ｐすなわち共通接続孔４０から等距離（多少の差がありほぼ等距離と言える場合を含む）に配置されていることをいう。これにより、上述したインダクタンス低減効果を更に高めることが可能となる。更に、特定位置Ｐを中心とした円周方向に等間隔（ほぼ等間隔の場合を含む）に配置されていれば、より望ましい。
【００３１】
薄膜キャパシタ１の上面には、絶縁性基材６１と、保護膜としてのソルダーレジスト層６２とが、薄膜キャパシタ１の側からこの順に設けられている。薄膜キャパシタ１の下面には、同様に、絶縁性基材６３と、保護膜としてのソルダーレジスト層６４とが、薄膜キャパシタ１の側からこの順に設けられている。絶縁性基材６１，６３は、例えば、ガラス布にエポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂等の絶縁性樹脂を含浸させたシート状部材により構成されている。 共通接続孔４０および個別接続孔５１，５２の上端部、下端部には、電極端子（配線層）が設けられ、ソルダーレジスト層６２，６４が開口されてパッドが設けられている。
【００３２】
このような薄膜キャパシタ１は、例えば、ビルドアップ法などの技術を用いて製造することができる。
【００３３】
この薄膜キャパシタ１では、第１容量素子１０および第２容量素子２０の各端子（図示せず）に信号電圧が印加されると、図１に示したように、第１電極層３１には、特定位置Ｐから外側に向かう方向に電流Ｃ３１が流れ、第２電極層３２には、外側から特定位置に向かう方向に電流Ｃ３２が流れる。すなわち、個々の第１容量素子１０および第２容量素子２０においては、第１電極層３１を流れる電流の方向と第２電極層３２を流れる電流の方向とが逆向きとなる。よって、第１電極層３１内の電流経路が形成する磁場が、第２電極層３２内の電流経路が形成する磁場によって相殺低減され、発生するインダクタンスが打ち消し合って小さくなる。
【００３４】
また、第１容量素子１０と第２容量素子２０とは、特定位置Ｐを中心にして交互に配置されているので、第１電極層３１と第２電極層３２とが隣接している部分で電流Ｃ３１，Ｃ３２の向きが逆となり、発生する電磁界を打ち消し合い、インダクタンスが小さくなる。
【００３５】
更に、共通接続孔４０には、図２（Ｃ）に示したように、電流Ｃ４０が、積層方向において下向きに流れる。個別接続孔５１，５２には、図２（Ｂ）に示したように、電流Ｃ５１，Ｃ５２が、積層方向において上向きに流れる。すなわち、共通接続孔４０を流れる電流Ｃ４０の方向と個別接続孔５１，５２を流れる電流Ｃ５１，Ｃ５２の方向とが逆向きとなる。よって、共通接続孔４０内の電流経路が形成する磁場が、個別接続孔５１，５２内の電流経路が形成する磁場によって相殺低減され、発生するインダクタンスが打ち消し合って小さくなる。
【００３６】
このように本実施の形態では、第１容量素子１０と第２容量素子２０とを特定位置Ｐを中心にした交互配置とするようにしたので、第１電極層３１と第２電極層３２とが隣接している部分で電流Ｃ３１，Ｃ３２の向きを逆として、発生する電磁界を打ち消し合い、インダクタンスを小さくすることが可能となる。また、複数の第１容量素子１０のすべての第１電極層３１および複数の第２容量素子２０のすべての第１電極層３１を、単一の共通接続孔４０により接続するようにしたので、接続孔の個数を減らして有効電極面積の減少を抑制すると共に小型化が可能となる。
【００３７】
なお、上記実施の形態では、説明のため第１電極層３１が＋極性、第２電極層３２が−極性である場合を示したが、逆にしても同様である。
【００３８】
（変形例１）
また、上記実施の形態では、第１容量素子１０および第２容量素子２０が四角形（正方形）である場合について説明したが、第１容量素子１０および第２容量素子２０は、図３に示した三角形など、他の平面形状を有していてもよい。
【００３９】
また、上記実施の形態では、第１容量素子１０および第２容量素子２０が二個ずつ、合計四個の容量素子が設けられている場合について説明したが、第１容量素子１０および第２容量素子２０の個数は特に限定されず、三個ずつ、またはそれ以上設けられていてもよい。
【００４０】
（第２の実施の形態）
図４は、本開示の第２の実施の形態に係る薄膜キャパシタの平面構成を表したものである。この薄膜キャパシタ２は、複数の第１容量素子１０のすべての第２電極層３２および複数の第２容量素子２０のすべての第２電極層３２が、複数の個別接続孔５１，５２，５３，５４により接続されているものである。これにより、この薄膜キャパシタ２では、第２電極層３２の取出し端子となる個別接続孔５１〜５４の個数を増やし、個別接続孔５１〜５４のレイアウト自由度を確保することが可能となっている。また、共通接続孔４０の周辺を囲うように個別接続孔５１〜５４が設けられているので、インダクタンスの低減が可能となっている。このことを除いては、本実施の形態は上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。
【００４１】
個別接続孔５３，５４は、個別接続孔５１，５２と同様に、共通接続孔４０の周辺において薄膜キャパシタ１を積層方向に貫通するビアホールである。個別接続孔５３は、左下の第２容量素子２１の第２電極層３２と、隣接する右下の第１容量素子１２の第２電極層３２とを接続している。個別接続孔５４は、右上の第２容量素子２２の第２電極層３２と、隣接する左上の第１容量素子１１の第２電極３２とを接続している。個別接続孔５３は、隣接する一対の第１容量素子１２および第２容量素子２１の第２電極層３２どうしを接続し、個別接続孔５４は、隣接する一対の第１容量素子１１および第２容量素子２２の第２電極層３２どうしを接続している。よって、すべての第１容量素子１０および第２容量素子２０の第２電極層３２どうしが、個別接続孔５１，５２，５３，５４により接続されている。
【００４２】
個別接続孔５１〜５４は、第１の実施の形態と同様に、共通接続孔４０に近接して配置されていることが望ましい。具体的には、個別接続孔５１〜５４を、デザインルールによって許容される範囲で可能な限り共通接続孔４０の近傍に配置するほど、上述したインダクタンス低減効果をより高めることが可能となる。
【００４３】
また、個別接続孔５１〜５４は、共通接続孔４０の周りに等方的に配置されていることが好ましい。ここに「等方的」とは、例えば、特定位置Ｐすなわち共通接続孔４０から等距離（多少の差がありほぼ等距離と言える場合を含む）に配置されていることをいう。これにより、上述したインダクタンス低減効果を更に高めることが可能となる。更に、特定位置Ｐを中心とした円周方向に等間隔（ほぼ等間隔の場合を含む）に配置されていれば、より望ましい。
【００４４】
（変形例２）
なお、上記実施の形態では、第１容量素子１０および第２容量素子２０が四角形（正方形）である場合について説明したが、第１容量素子１０および第２容量素子２０は、図５に示した三角形など、他の平面形状を有していてもよい。
【００４５】
（第３の実施の形態）
図６は、本開示の第３の実施の形態に係る薄膜キャパシタの平面構成を表したものである。この薄膜キャパシタ３は、第１容量素子１０および第２容量素子２０の面積がすべて異なり、従って第１容量素子１０および第２容量素子２０の容量がすべて異なっているものである。このことを除いては、本実施の形態は上記第１および第２の実施の形態と同様の構成、作用および効果を有し、第１および第２の実施の形態と同様にして製造することができる。
【００４６】
図７は、比較的大容量の容量素子Ｃ１と、比較的小容量の容量素子Ｃ２とを並列接続した場合の合成インピーダンスを表したものである。容量素子Ｃ１，Ｃ２は、特定の周波数領域ΔＦではＬＣ並列共振回路として振る舞い、ある周波数において合成インピーダンスＳＩが極めて高くなり（反共振）、ターゲットインピーダンスＴＩを超える場合がある。反共振は、各容量素子Ｃ１，Ｃ２のインピーダンス最小値の差ΔＩが大きいほど、大きくなる。そこで、反共振を抑えるため、更に容量の異なる第３の容量素子を用いて反共振を緩和することが行われる。
【００４７】
本実施の形態では、図８に示したように、面積（容量）の異なる二個の第１容量素子１０および二個の第２容量素子２０を並列に接続するようにしている。よって、それら各々のインピーダンスＩ１１，Ｉ１２，Ｉ２１，Ｉ２２を合成することにより、反共振を抑えると共に、より低周波側から高周波側までの合成インピーダンスＳＩを低減することが可能となる。よって、広い帯域でインピーダンスを下げ、デカップリング効果を有効にいかすことが可能となる。
【００４８】
なお、上記実施の形態では、第１容量素子１０および第２容量素子２０の面積（容量）がすべて異なる場合について説明したが、複数の第１容量素子１０および複数の第２の容量素子２０のうち少なくとも一つの面積が他の面積とは異なっていればよい。
【００４９】
（第４の実施の形態）
図９は、本開示の第４の実施の形態に係る薄膜キャパシタの平面構成を表したものである。この薄膜キャパシタ４は、複数の第１容量素子１０および複数の第２容量素子２０が、各々扇形であると共に全体として円形をなし、かつ、第１容量素子１０および第２容量素子２０の中心角（面積、容量）がすべて異なるものである。これにより、本実施の形態では、第１容量素子１０および第２容量素子２０の面積または容量は、扇形の中心角の角度によって調整することが可能となり、不整形状による有効面積の減少（または無効面積の増大）を抑制することが可能となる。このことを除いては、本実施の形態は上記第１ないし第３の実施の形態と同様の構成、作用および効果を有し、第１ないし第３の実施の形態と同様にして製造することができる。
【００５０】
なお、上記実施の形態では、第１容量素子１０および第２容量素子２０の中心角（面積、容量）がすべて異なる場合について説明したが、複数の第１容量素子１０および複数の第２容量素子２０のうち少なくとも一つの中心角が他の中心角とは異なっていればよい。
【００５１】
（変形例３）
また、上記実施の形態では、第２の実施の形態と同様に、複数の第１容量素子１０のすべての第２電極層３２および複数の第２容量素子２０のすべての第２電極層３２が、複数の個別接続孔５１〜５４により接続されている場合について説明した。しかしながら、図１０に示したように、第１の実施の形態と同様に、個別接続孔５１，５２のみを設けるようにしてもよい。この場合には、個別接続孔５１は、隣接する一対の第１容量素子１１および第２容量素子２１の第２電極層３２どうしを接続し、個別接続孔５２は、隣接する一対の第１容量素子１２および第２容量素子２２の第２電極層３２どうしを接続している。
【００５２】
（第５の実施の形態）
図１１は、本開示の第５の実施の形態に係る薄膜キャパシタの断面構成を表したものである。この薄膜キャパシタ５は、第１の実施の形態の第１容量素子１０および第２容量素子２０よりなる薄膜キャパシタ１を、複数層（図１１では例えば二層）積層することにより、単位面積あたりの容量を増やすようにしたものである。このことを除いては、本実施の形態は上記第１ないし第３の実施の形態と同様の構成、作用および効果を有し、第１ないし第３の実施の形態と同様にして製造することができる。
【００５３】
積層された薄膜キャパシタ１の間には、例えば、絶縁性基材６５Ａ，６５Ｂが設けられている。また、それぞれの薄膜キャパシタ１と同層に、第１電極層３１または第２電極層３２と同じ層により構成された配線層６６が設けられていてもよい。この配線層６６は、第１電極層３１または第２電極層３２の形成に用いた膜が残存しているものである。
【００５４】
なお、上記実施の形態では、第１の実施の形態の薄膜キャパシタ１を複数層積層した場合について説明したが、第２ないし第４の実施の形態の薄膜キャパシタ２〜４を複数層積層することも可能であることは言うまでもない。
【００５５】
（第６の実施の形態）
図１２は、本開示の第６の実施の形態に係る多層配線基板６の断面構成を表したものである。この多層配線基板６は、例えば、プリント配線板に第１の実施の形態の薄膜キャパシタ１を内蔵したものである。多層配線基板６は、コア層（絶縁樹脂層）の樹脂基板６７およびプリプレグ（絶縁樹脂）６３，６１，６５，６８，６３Ａ，６１Ａ，６５Ａ，６８Ａを有している。プリプレグ６３，６１，６５，６８，６１Ａ，６５Ａ，６８Ａの各面には、パターニングされた配線層８１，８５，８８，８３Ａ，８１Ａ，８５Ａ，８８Ａが設けられている。配線層８５，８８，８１Ａ，８５Ａ，８８Ａはレーザ等により設けられたビア９０により接続されている。保護膜としてのソルダーレジスト層６２，６４が配線層８８，８８Ａの上に設けられ、接続パッド１０１，１０２が開口されている。
【００５６】
薄膜キャパシタ１は、プリプレグ６３とプリプレグ６１との間に埋設され、第１電極層３１および第２電極層３２は個別接続孔５１（および図示しない共通接続孔４０等）により、配線層８１，８１Ａに接続されている。薄膜キャパシタ１と同層に、第１電極層３１または第２電極層３２と同じ層により構成された配線層６６，６９が設けられていてもよい。この配線層６６，６９は、第１電極層３１または第２電極層３２の形成に用いた膜が残存しているものである。
【００５７】
この多層配線基板６は、例えば、ビルドアップ法などの技術を用いて製造することができる。
【００５８】
本実施の形態では、薄膜キャパシタ１を多層配線基板６に内蔵したので、薄膜キャパシタ１の小型化によりレイアウトの自由度が上がり、多層配線基板６の小型化が可能となる。
【００５９】
なお、上記実施の形態では、第１の実施の形態の薄膜キャパシタ１を多層配線基板６に内蔵した場合について説明したが、第２ないし第４の実施の形態の薄膜キャパシタ２〜４を多層配線基板６に内蔵することも可能であることは言うまでもない。
【００６０】
（第７の実施の形態）
図１３は、本開示の第７の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板７は、例えばインターポーザ基板として用いられるものであり、第１の実施の形態の薄膜キャパシタ１が内蔵された基板本体部７１を有している。基板本体部７１は、例えば第６の実施の形態のように薄膜キャパシタ１が内蔵された多層配線基板の構造を有している。
【００６１】
基板本体部７１の上面には半導体素子７２が実装され，図１２に示した接続パッド１０１とワイヤーボンド接続されており、モールド樹脂７３で被覆されている。また、基板本体部７１の下面には、マザーボード等に接続するためのはんだバンプ等が、図１２に示した接続パッド１０２に設けられている。
【００６２】
また、図１４に示したように、半導体素子７２はボールグリッドアレイ等によりバンプ接続により実装することも可能である。
【００６３】
この多層配線基板７は、例えば、ビルドアップ法などの技術を用いて製造することができる。
【００６４】
本実施の形態では、薄膜キャパシタ１を多層配線基板７の基板本体部７１に内蔵してインターポーザ基板を構成するようにしたので、第６の実施の形態と同様に、薄膜キャパシタ１の小型化によりレイアウトの自由度が上がり、多層配線基板７の小型化が可能となる。また、半導体素子７２またはＩＣチップ７４と薄膜キャパシタ１との配線距離を短くすることが可能となり、多層配線基板７から見たインダクタンスを低減することが可能となる。
【００６５】
なお、上記実施の形態では、第１の実施の形態の薄膜キャパシタ１を多層配線基板７の基板本体部７１に内蔵した場合について説明したが、第２ないし第４の実施の形態の薄膜キャパシタ２〜４を多層配線基板７の基板本体部７１に内蔵することも可能であることは言うまでもない。
【００６６】
（第８の実施の形態）
図１５は、本開示の第８の実施の形態に係る多層配線基板の断面構成を表したものである。この多層配線基板８は、例えば、ＰｏＰ（パッケージ・オン・パッケージ）と呼ばれる多段に重ねられた構造のインターポーザ基板であり、第７の実施の形態に係る多層配線基板７を複数層（例えば図１５では二層）重ねた構成を有している。
【００６７】
本実施の形態では、半導体素子７２と、多層配線基板７の基板本体部７１に埋め込まれた薄膜キャパシタ１との間の配線距離を最短にすることが可能となり、半導体素子７２から見たパッケージ全体のインダクタンスを低減することが可能となる。とりわけ、ＰｏＰと呼ばれる多段に重ねられた構造において、上部に配置された多層配線基板７には特に有効である。
【００６８】
なお、上記実施の形態では、第１の実施の形態の薄膜キャパシタ１を多層配線基板７の基板本体部７１に内蔵した場合について説明したが、第２ないし第４の実施の形態の薄膜キャパシタ２〜４を多層配線基板７の基板本体部７１に内蔵することも可能であることは言うまでもない。
【００６９】
（第９の実施の形態）
図１６は、本開示の第９の実施の形態に係る半導体装置の構成を表したものである。この半導体装置９は、例えばマザーボード１１０上に、ＤＣ／ＤＣ電源回路１２１と、バルクチップ１２２と、インターポーザ基板として第８の実施の形態に係る多層配線基板８とを実装したものである。マザーボード１１０は、図示されていない第１配線層Ｌ１，第２配線層（ＧＮＤ）Ｌ２，第３配線層（電源供給配線）Ｌ３および図示されていない第４配線層Ｌ４を、樹脂層１１１，１１２，１１３を間にして積層した構成を有するプリント配線基板である。マザーボード１１０内部には、第２配線層（ＧＮＤ）Ｌ２および第３配線層（電源供給配線）Ｌ３と、それらの間の樹脂層１１２とにより、上記第１の実施の形態に係る薄膜キャパシタ１が構成されている。
【００７０】
本実施の形態では、薄膜キャパシタ１をマザーボード１１０に内蔵したので、半導体素子７２と薄膜キャパシタ１との配線距離を短くすることが可能となり、半導体装置９から見たインダクタンスを低減することが可能となる。
【００７１】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
【００７２】
例えば、上記実施の形態では、薄膜キャパシタ，多層配線基板または半導体装置の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
【００７３】
なお、本技術は以下のような構成を取ることも可能である。
（１）
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた薄膜キャパシタ。
（２）
前記複数の個別接続孔は、前記共通接続孔の周りに等方的に配置されている
前記（１）記載の薄膜キャパシタ。
（３）
前記複数の第１容量素子のすべての第２極性の電極層および前記複数の第２容量素子のすべての第２極性の電極層が、前記複数の個別接続孔により接続されている
前記（１）または（２）記載の薄膜キャパシタ。
（４）
前記複数の第１容量素子および前記複数の第２の容量素子のうち少なくとも一つの面積が他の面積とは異なる
前記（１）ないし（３）のいずれか１項に記載の薄膜キャパシタ。
（５）
前記複数の第１容量素子および前記複数の第２容量素子は、各々扇形であると共に全体として円形をなしている
前記（１）ないし（４）のいずれか１項に記載の薄膜キャパシタ。
（６）
前記複数の第１容量素子および前記複数の第２容量素子のうち少なくとも一つの中心角が他の中心角とは異なる
前記（５）記載の薄膜キャパシタ。
（７）
前記複数の第１容量素子および前記複数の第２容量素子が、複数層積層されている
前記（１）ないし（６）のいずれか１項に記載の薄膜キャパシタ。
（８）
薄膜キャパシタを有し、
前記薄膜キャパシタは、
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた多層配線基板。
（９）
チップと、薄膜キャパシタを有する多層配線基板とを備え、
前記薄膜キャパシタは、
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた半導体装置。
【符号の説明】
【００７４】
１〜５…薄膜キャパシタ、６〜８…多層配線基板、９…半導体装置、１０…第１容量素子、２０…第２容量素子、３０…誘電体層、３１…第１電極層、３２…第２電極層、４０…共通接続孔、５１〜５４…個別接続孔。
【特許請求の範囲】
【請求項１】
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた薄膜キャパシタ。
【請求項２】
前記複数の個別接続孔は、前記共通接続孔の周りに等方的に配置されている
請求項１記載の薄膜キャパシタ。
【請求項３】
前記複数の第１容量素子のすべての第２極性の電極層および前記複数の第２容量素子のすべての第２極性の電極層が、前記複数の個別接続孔により接続されている
請求項１記載の薄膜キャパシタ。
【請求項４】
前記複数の第１容量素子および前記複数の第２の容量素子のうち少なくとも一つの面積が他の面積とは異なる
請求項１記載の薄膜キャパシタ。
【請求項５】
前記複数の第１容量素子および前記複数の第２容量素子は、各々扇形であると共に全体として円形をなしている
請求項１記載の薄膜キャパシタ。
【請求項６】
前記複数の第１容量素子および前記複数の第２容量素子のうち少なくとも一つの中心角が他の中心角とは異なる
請求項５記載の薄膜キャパシタ。
【請求項７】
前記複数の第１容量素子および前記複数の第２容量素子が、複数層積層されている
請求項１記載の薄膜キャパシタ。
【請求項８】
薄膜キャパシタを有し、
前記薄膜キャパシタは、
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた多層配線基板。
【請求項９】
チップと、薄膜キャパシタを有する多層配線基板とを備え、
前記薄膜キャパシタは、
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた半導体装置。
【請求項１】
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた薄膜キャパシタ。
【請求項２】
前記複数の個別接続孔は、前記共通接続孔の周りに等方的に配置されている
請求項１記載の薄膜キャパシタ。
【請求項３】
前記複数の第１容量素子のすべての第２極性の電極層および前記複数の第２容量素子のすべての第２極性の電極層が、前記複数の個別接続孔により接続されている
請求項１記載の薄膜キャパシタ。
【請求項４】
前記複数の第１容量素子および前記複数の第２の容量素子のうち少なくとも一つの面積が他の面積とは異なる
請求項１記載の薄膜キャパシタ。
【請求項５】
前記複数の第１容量素子および前記複数の第２容量素子は、各々扇形であると共に全体として円形をなしている
請求項１記載の薄膜キャパシタ。
【請求項６】
前記複数の第１容量素子および前記複数の第２容量素子のうち少なくとも一つの中心角が他の中心角とは異なる
請求項５記載の薄膜キャパシタ。
【請求項７】
前記複数の第１容量素子および前記複数の第２容量素子が、複数層積層されている
請求項１記載の薄膜キャパシタ。
【請求項８】
薄膜キャパシタを有し、
前記薄膜キャパシタは、
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた多層配線基板。
【請求項９】
チップと、薄膜キャパシタを有する多層配線基板とを備え、
前記薄膜キャパシタは、
誘電体層の上面に第１極性の電極層、前記誘電体層の下面に第２極性の電極層を有し、特定位置の周りに配置された複数の第１容量素子と、
前記誘電体層の上面に前記第２極性の電極層、前記誘電体層の下面に前記第１極性の電極層を有し、前記特定位置の周りに前記複数の第１容量素子と交互に配置された複数の第２容量素子と、
前記特定位置に設けられ、前記複数の第１容量素子のすべての第１極性の電極層および前記複数の第２容量素子のすべての第１極性の電極層を接続する単一の共通接続孔と、
前記共通接続孔の周りに設けられ、前記複数の第１容量素子の各々の第２極性の電極層を、隣接する前記第２容量素子の第２極性の電極層に接続する複数の個別接続孔と
を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−８８０２（Ｐ２０１３−８８０２Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１３９８３６（Ｐ２０１１−１３９８３６）
【出願日】平成２３年６月２３日（２０１１．６．２３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２３日（２０１１．６．２３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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