表示装置、電子機器、表示装置の駆動方法
【課題】保持容量や電気光学素子の寄生容量が十分に確保されてない場合でも、駆動トランジスタの移動度のばらつきや変動に起因する輝度変化を適切に抑制できるようにする。
【解決手段】全画素共通のカソード共通配線１２７Ｋに、カソード電源１８０から、装置全体の基準電位である接地電位GND とは異なる値のカソード電位Ｖcathを供給する。カソード電位Ｖcathを安定化させるために、電源容量１９０をカソード電源１８０に並列に接続する。電源容量１９０は、表示パネル部１００内の層構造を工夫することで構成する。たとえば、カソード配線の低抵抗化を目的として設けられる補助電極と対向するように金属層を設けて容量を形成する、あるいは、導体基板（非金属基板に金属層を設けて実質的に導体基板とする場合でもよい）と対向するように金属層を設けて容量を形成し、金属層はカソード電極に接続する。
【解決手段】全画素共通のカソード共通配線１２７Ｋに、カソード電源１８０から、装置全体の基準電位である接地電位GND とは異なる値のカソード電位Ｖcathを供給する。カソード電位Ｖcathを安定化させるために、電源容量１９０をカソード電源１８０に並列に接続する。電源容量１９０は、表示パネル部１００内の層構造を工夫することで構成する。たとえば、カソード配線の低抵抗化を目的として設けられる補助電極と対向するように金属層を設けて容量を形成する、あるいは、導体基板（非金属基板に金属層を設けて実質的に導体基板とする場合でもよい）と対向するように金属層を設けて容量を形成し、金属層はカソード電極に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示素子（電気光学素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置、表示装置を具備する電子機器、表示装置の駆動方法に関する。より詳細には、駆動トランジスタの特性ばらつきによる輝度変化の抑制技術に関する。
【背景技術】
【０００２】
画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
ところで、電気光学素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるもの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。
【０００４】
このため、近年、画素内部の発光素子に供給する画素信号を、同様に画素内部に設けた能動素子、たとえば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)をスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。
【０００５】
電気光学素子で表示を行なう際には、映像信号線を介して供給される入力画像信号をスイッチングトランジスタ（サンプリングトランジスタと称する）で駆動トランジスタのゲート（制御入力端子）に設けられた保持容量（画素容量とも称する）に取り込み、取り込んだ入力画像信号に応じた駆動信号を電気光学素子に供給する。
【０００６】
電気光学素子として液晶表示素子を用いる液晶表示装置では、液晶表示素子が電圧駆動型の素子であることから、保持容量に取り込んだ入力画像信号に応じた電圧信号そのもので液晶表示素子を駆動する。これに対して、電気光学素子として有機ＥＬ素子などの電流駆動型の素子を用いる表示装置では、保持容量に取り込んだ入力画像信号に応じた駆動信号（電圧信号）を駆動トランジスタで電流信号に変換して、その駆動電流を有機ＥＬ素子などに供給する。
【０００７】
ここで、電気光学素子を駆動する能動素子（駆動トランジスタ）の閾値電圧や移動度あるいは電気光学素子の特性がプロセス変動や環境によってばらついてしまうことが知られている。このため、表示装置の画面全体に亘って表示輝度を均一に制御するため、各画素回路内で上述した駆動用の能動素子や電気光学素子の特性変動に起因する輝度変動を補正するための仕組み（駆動信号を一定に維持する駆動信号一定化処理技術）が種々検討されている（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０３３１９３号公報
【０００９】
たとえば、特許文献１に記載の仕組みでは、有機ＥＬ素子用の画素回路として、駆動トランジスタの閾値電圧にばらつきや経時変化があった場合でも駆動電流を一定にするための閾値補正機能や、駆動トランジスタの移動度にばらつきや経時変化があった場合でも駆動電流を一定にするための移動度補正機能や、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にするためのブートストラップ機能が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、保持容量や電気光学素子の寄生容量が十分に確保されてないと、移動度補正期間中に電気光学素子の駆動トランジスタとは反対側の基準端子の電位が電気光学素子の閾値を越えてしまい十分な移動度補正がかからない。その結果、駆動トランジスタの移動度のばらつきや変動による輝度変化を抑制することが不十分となり、これが画素ごとにばらつくと表示むらを引き起こす。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、移動度補正をより適切に実行できるようにすることで、駆動トランジスタの移動度のばらつきや変動に起因する輝度変化をより適切に抑制することの可能な仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は先ず、駆動信号を生成する駆動トランジスタ、駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および信号振幅に応じた情報を保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置された表示パネル部を備える。
【００１３】
そして、本発明は、電気光学素子の駆動トランジスタとは反対側の基準端子には装置全体の基準点の電位とは異なる電位を電源から供給する。さらに、表示パネル部内において、基準端子と基準点との間には、表示パネル部の層構造を使用して、基準端子の電位を安定化させる容量が形成されたものとする。
【００１４】
本発明では先ず、基準端子に基準点の電位とは異なる電位を電源から供給することで、移動度補正期間中に基準端子の電位が電気光学素子の閾値を越えないようにする。ただしこのままでは、基準端子の電位の安定性が問題となる。そこで、本発明では、表示パネル部内の層構造を利用して基準端子と基準点との間に容量を形成する。こうすることで、その他のデカップリング容量を設けなくても、基準端子に電位を供給する電源に対して並列に容量を電気回路的に接続した構成とすることができる。
【発明の効果】
【００１５】
本発明の一態様によれば、基準端子に基準点の電位とは異なる電位を供給できるし、基準端子に電位を供給する電源に対して並列に容量を接続した回路構成にできるので、基準端子の電位を安定化することができる。その結果、移動度補正をより適切に実行でき、駆動トランジスタの特性ばらつきによる輝度変化をより適切に抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】ＣＯＧ搭載構成の表示装置の概略を示すブロック図である。
【図１Ａ】周辺回路パネル外配置構成の表示装置の概略を示すブロック図である。
【図２】本実施形態の画素回路を説明する図である。
【図２Ａ】比較例の画素回路を説明する図である。
【図３】画素回路の駆動タイミングを説明するタイミングチャートである。
【図４】移動度補正の問題点とその対策手法を説明する図である。
【図５】画素アレイ部の実装例の全体概要を説明する図である。
【図６】有機ＥＬ素子の下部電極と補助配線の第１例のレイアウト図である。
【図６Ａ】有機ＥＬ素子の下部電極と補助配線の第２例のレイアウ図である。
【図７】一般的な有機ＥＬ表示装置における１画素分の電極構造の平面図である。
【図７Ａ】一般的な有機ＥＬ表示装置における１画素分の電極構造の断面図である。
【図８】電源容量の第１例の層構造を説明する図である。
【図８Ａ】電源容量の第２例の層構造を説明する図である。
【図９】電源容量の第３例の層構造を説明する図である。
【図９Ａ】第３例に対する比較例の層構造を説明する図である。
【図１０】電源容量の第４例の層構造を説明する図である。
【図１０Ａ】電源容量の第５例の層構造を説明する図である。
【図１０Ｂ】電源容量の第６例の層構造を説明する図である。
【図１０Ｃ】電源容量の第７例の層構造を説明する図である。
【図１１】本実施形態が適用される電子機器の一例を示す図（その１）である。
【図１１Ａ】本実施形態が適用される電子機器の一例を示す図（その２）である。
【図１１Ｂ】本実施形態が適用される電子機器の一例を示す図（その３）である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００１８】
説明は以下の順序で行なう。
１．基本概念（表示装置の概要、画素駆動の基本、カソード電位安定化）
２．表示装置の全体概要
３．画素回路
４．画素回路の動作
５．移動度補正の問題点と対策
６．表示パネル部内の電源容量の形成方法（実装例の全体概要、補助配線のレイアウト、電極の層構造、電源容量の層構造（第１例〜第７例）
７．電子機器
【００１９】
＜基本概念＞
［表示装置の概要］
先ず、電気光学素子を備えた表示装置の概要について説明する。表示装置は、複数の画素を備えている。各画素は、発光部を具備した発光素子（電気光学素子の一例）とその駆動回路を備える。発光部として、たとえば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部などを用いることができる。
【００２０】
以下に説明する例にあっては、発光素子は、有機エレクトロルミネッセンス発光部を備えている。より具体的には、発光素子は、駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬＰ）が積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。有機ＥＬ素子の発光部は、たとえば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極などの周知の構成、構造を有する。
【００２１】
表示装置は、少なくとも、信号電位を画素回路Ｐに供給する水平駆動部（信号出力回路）、水平駆動部から供給された信号電位を駆動トランジスタのゲートに供給する走査を行なう書込走査部と、画素回路Ｐが配列される画素アレイ部を備える。
【００２２】
画素アレイ部は、第１の方向（たとえば水平方向）にＨ個、第１の方向とは異なる第２の方向（具体的には、第１の方向に直交する方向、たとえばは垂直方向）にＶ個、合計Ｈ×Ｖ個の２次元マトリクス状に配列された発光素子、書込走査部に接続され第１の方向に延びるＶ本の書込走査線、水平駆動部に接続され第２の方向に延びるＨ本の映像信号線（データ線）を備える。水平駆動部、書込走査部、画素アレイ部の構成、構造は、周知の構成、構造とすることができる。
【００２３】
発光部（発光素子）を駆動するための駆動回路（画素回路）として各種の回路がある。たとえば、公知のものとしては、５トランジスタ／１容量部から基本的に構成された駆動回路（５Ｔｒ／１Ｃ駆動回路）、４トランジスタ／１容量部から基本的に構成された駆動回路（４Ｔｒ／１Ｃ駆動回路）、３トランジスタ／１容量部から基本的に構成された駆動回路（３Ｔｒ／１Ｃ駆動回路）、２トランジスタ／１容量部から基本的に構成された駆動回路（２Ｔｒ／１Ｃ駆動回路）がある。
【００２４】
トランジスタとしては、最低限の構成として、発光素子を駆動する駆動トランジスタと書込走査部によりスイッチング駆動されるサンプリングトランジスタ（書き込みトランジスタ）を備える。本実施形態では、ブートストラップ機能を実現するべく、容量部は駆動トランジスタのゲートとソースの間に接続する。
【００２５】
駆動トランジスタのゲート、サンプリングトランジスタのソース／ドレイン領域、容量部の一方の端子の接続点を第１ノードとし、駆動トランジスタのソース、発光素子の一方の端子、容量部の他方の端子の接続点を第２ノードとする。
【００２６】
カラー表示対応とする場合、典型的には、１つの画素回路は、３つの副画素（赤色を発光する赤色発光副画素、緑色を発光する緑色発光副画素、青色を発光する青色発光副画素）で構成する。
【００２７】
［画素駆動の基本］
以下の説明において、各画素を構成する発光素子は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。すなわち、第ｖ行目（ただし、ｖ＝１，２，３，…，Ｖ）に配列された（Ｖ／３）個の画素、より具体的には、Ｖ個の副画素のそれぞれを構成する発光素子が同時に駆動される。換言すれば、１つの行を構成する各発光素子にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。なお、１つの行を構成する各画素について映像信号を書き込む処理は、全ての画素について同時に映像信号を書き込む処理（以下、単に、同時書込み処理と記す場合がある）であってもよいし、画素ごとに順次映像信号を書き込む処理（以下、単に、順次書込み処理と記す場合がある）であってもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
【００２８】
原則として、第ｖ行目、第ｈ列（ｈ＝１，２，３，…，Ｈ）に位置する発光素子に関する駆動、動作を説明するが、以下では第（ｈ，ｖ）番目の発光素子あるいは第（ｈ，ｖ）番目の副画素と記す。そして、第ｖ行目に配列された各発光素子の水平走査期間（第ｖ番目の水平走査期間）が終了するまでに、各種の処理（閾値電圧キャンセル処理、書込み処理、移動度補正処理）が行なわれる。書込み処理や移動度補正処理は、第ｖ番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値電圧キャンセル処理やこれに伴う前処理を第ｖ番目の水平走査期間より先行して行なうことができる。
【００２９】
そして、各種の処理が全て終了した後、第ｖ行目に配列された各発光素子を構成する発光部を発光させる。各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間（たとえば、所定の行数分の水平走査期間）が経過した後に発光部を発光させてもよい。この所定の期間は、表示装置の仕様や駆動回路の構成などに応じて、適宜設定することができる。以下の説明においては、説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。そして、第ｖ行目に配列された各発光素子を構成する発光部の発光は、第（ｖ＋ｖ'）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。
【００３０】
「ｖ」は、表示装置の設計仕様によって決定される。すなわち、ある表示フレームの第ｖ行目に配列された各発光素子を構成する発光部の発光は、第（ｖ＋ｖ'−１）番目の水平走査期間まで継続される。一方、第（ｖ＋ｖ'）番目の水平走査期間の始期から、次の表示フレームにおける第ｖ番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第ｖ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間（非発光期間）を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより優れたものとすることができる。
【００３１】
ただし、各副画素（発光素子）の発光状態／非発光状態は、以上に説明した状態に限定するものではない。また、水平走査期間の時間長は、（１／ＦＲ）×（１／Ｖ）秒未満の時間長である。（ｖ＋ｖ'）の値がＶを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。
【００３２】
駆動回路の構成に拘わらず、発光部の駆動方法は、たとえば、以下の通りとする。
【００３３】
ａ）第１ノードと第２ノードとの間の電位差が、駆動トランジスタの閾値電圧を越え、かつ、第２ノードと発光部に備えられたカソード電極との間の電位差が、発光部の閾値電圧を越えないように、第１ノードに第１ノード初期化電圧を印加し、第２ノードに第２ノード初期化電圧を印加する前処理を行なう。この工程を前処理工程という。この前処理工程は、放電工程と初期化工程に区別することもある。
【００３４】
ｂ）第１ノードの電位を保った状態で、第１ノードの電位から駆動トランジスタ閾値電圧を減じた電位に向かって、第２ノードの電位を変化させる閾値電圧キャンセル処理を行なう。この工程を閾値電圧補正工程という。
【００３５】
ｃ）書込走査線からの信号によりオン状態とされたサンプリングトランジスタを介して、映像信号線から映像信号を第１ノードに印加する書込み処理を行なう。この工程を信号書込み工程という。
【００３６】
ｄ）書込走査線からの信号によりサンプリングトランジスタをオフ状態とすることにより第１ノードを浮遊状態とし、第１ノードと第２ノードとの間の電位差の値に応じた電流を駆動トランジスタにより発光部に流すことにより発光部を駆動する。この工程を発光工程という。
【００３７】
閾値電圧補正工程と信号書込み工程との間には、さらに移動度補正工程を追加する態様もあり、また、移動度補正工程を信号書込み工程と同時に行なう態様もある。
【００３８】
ここで、閾値電圧補正工程において、第１ノードの電位から駆動トランジスタの閾値電圧を減じた電位に向かって、第２ノードの電位を変化させる閾値電圧キャンセル処理を行なう。より具体的には、第１ノードの電位から駆動トランジスタの閾値電圧を減じた電位に向かって第２ノードの電位を変化させるために、前処理工程における第２ノードの電位に駆動トランジスタの閾値電圧を加えた電圧を超える電圧を、駆動トランジスタの一方のソース／ドレイン領域に印加する。
【００３９】
定性的には、閾値電圧キャンセル処理において、第１ノードと第２ノードとの間の電位差（換言すれば、駆動トランジスタのゲートとソースとの間の電位差）が駆動トランジスタの閾値電圧に近づく程度は、閾値電圧キャンセル処理の時間により左右される。したがって、たとえば閾値電圧キャンセル処理の時間を充分長く確保した形態にあっては、第２ノードの電位は第１ノードの電位から駆動トランジスタの閾値電圧を減じた電位に達する。そして、第１ノードと第２ノードとの間の電位差は駆動トランジスタの閾値電圧に達し、駆動トランジスタはオフ状態となる。一方、たとえば閾値電圧キャンセル処理の時間を短く設定せざるを得ない形態にあっては、第１ノードと第２ノードとの間の電位差が駆動トランジスタの閾値電圧より大きく、駆動トランジスタはオフ状態とはならない場合がある。閾値電圧キャンセル処理の結果として、必ずしも駆動トランジスタがオフ状態となることを要しない。
【００４０】
［カソード電位安定化］
本実施形態の画素駆動手法にあっては、移動度補正を確実に行なうべく、電気光学素子（有機ＥＬ素子）の駆動トランジスタとは反対側の基準端子の電位（基準端子電位、たとえばカソード電位）を装置全体の基準点の電位（基準点電位、たとえば接地電位）よりも数ボルト程度大きい（表示時の駆動トランジスタのドレイン電位が正電位の場合は「高い」）電位にする。加えて、この場合の基準端子電位を安定にするべく、画素アレイ部内において、基準端子と基準点との間に、電源容量（いわゆるデカップリングコンデンサ）を設ける。こうすることで、基準端子電位が安定になるため、信号線や走査線と言った他の電位変動の影響を受け難くなり、基準端子電位を基準点電位と異なるようにしても、表示品位を良好に維持することができる。
【００４１】
ここで、本実施形態では、電源容量を表示パネル部内の層構造を工夫することで構成する。このとき、電源容量を表示パネル部内に如何様にして作り込むかが問題となる。本実施形態では、たとえば、カソード配線の低抵抗化を目的として設けられる補助電極と対向するように金属層を設けて容量を形成する。あるいは、導体基板（非金属基板に金属層を設けて実質的に導体基板とする場合でもよい）と対向するように金属層を設けて容量を形成し、金属層はカソード電極に接続する。その容量は、パネル全面に形成してもよいし、パネルに部分的に形成してもよい。部分的な容量形成の意義は、信号線や制御線などの不必要な（好ましくない）箇所に容量を作らないようにすることに意義がある。
【００４２】
＜表示装置の全体概要＞
図１および図１Ａは、表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで、図１はＣＯＧ実装技術により画素アレイ部が搭載された所定の材料の基板上に制御部用の半導体チップを直接実装するＣＯＧ搭載構成の場合を示す。図１Ａは表示パネル部には画素アレイ部を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部を搭載する周辺回路パネル外配置構成（表示モジュール）の場合を示す。基板材料としては、たとえばガラスなどの非金属のもの（導体でないもの）とステンレス鋼（ＳＵＳ：Stainless Used Steel）などの基板全体が導電性を持っているものの何れでも使用できる。
【００４３】
本実施形態では、たとえば画素の表示素子（電気光学素子）として有機ＥＬ素子を、能動素子として薄膜トランジスタ（ＴＦＴ）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に説明する。このような有機ＥＬ表示装置は、半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤーやその他の電子機器の表示部に利用される。
【００４４】
なお、以下においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する表示素子の全てに、後述する実施形態が同様に適用できる。
【００４５】
図１および図１Ａに示すように、有機ＥＬ表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００と、映像信号処理部３００を備えている。駆動信号生成部２００と映像信号処理部３００とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵されている。
【００４６】
パネル型の表示装置では、ＴＦＴや電気光学素子などの画素回路を構成する素子を行列状に配置した画素アレイ部１０２と、画素アレイ部１０２の周辺に配置され、各画素回路Ｐを駆動するための走査線と接続された走査部（水平駆動部や垂直駆動部）を主要部とする制御部１０９と、制御部１０９を動作させるための各種の信号を生成する駆動信号生成部２００や映像信号処理部３００を備えて装置の全体が構成されるのが一般的である。
【００４７】
一方、製品形態としては、画素アレイ部１０２と制御部１０９を同一の支持基板１０１上に搭載した表示パネル部１００と駆動信号生成部２００や映像信号処理部３００を別体としつつ、図示のように、これら全てを備えたモジュール（複合部品）形態の有機ＥＬ表示装置１として提供されることに限らない。表示パネル部１００には画素アレイ部１０２を搭載し、この表示パネル部１００のみで有機ＥＬ表示装置１として提供することも可能である。この場合、表示パネル部１００のみで構成された有機ＥＬ表示装置１とは別基板（たとえばフレキシブル基板）上に制御部１０９や駆動信号生成部２００や映像信号処理部３００などの周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）とする。
【００４８】
表示エリアとなる画素アレイ部１０２と制御部１０９とを同一の支持基板１０１上に搭載して表示パネル部１００を構成するパネル上配置構成の場合、画素アレイ部１０２のＴＦＴを生成する工程にて同時に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部３００も）用の各ＴＦＴを生成する仕組み（ＴＦＴ一体構成と称する）と、ＣＯＧ（Chip On Glass ）実装技術により画素アレイ部１０２が搭載された支持基板１０１上に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部３００も）用の半導体チップを直接実装する仕組み（ＣＯＧ搭載構成と称する）をとってもよい。
【００４９】
図１に示すＣＯＧ搭載構成の有機ＥＬ表示装置１Ａの場合、表示パネル部１００は、支持基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２が配置され、さらに画素回路Ｐを垂直方向に走査する垂直駆動部１０３、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６がＣＯＧ実装技術により搭載され、さらに、外部接続用の端子部（パッド部）１０８が表示パネル部１００の一辺の端部に配置されている。なお、必要に応じて、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部がＣＯＧ実装技術により搭載されることもある。
【００５０】
垂直駆動部１０３はたとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部１０５（ドライブスキャナＤＳ；Drive Scan）を有する。画素アレイ部１０２はたとえば、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００５１】
垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成され、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路として機能するようになっている。制御部１０９は、画素アレイ部１０２の画素回路Ｐに信号を供給する信号号供給用の回路である。
【００５２】
図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部および走査線が設けられることもある。
【００５３】
このように、実装状態では、垂直駆動部１０３や水平駆動部１０６などの周辺駆動回路が、画素アレイ部１０２と同一の支持基板１０１上に搭載された構成となっている。図示した例では、制御部１０９を構成する書込走査部１０４、駆動走査部１０５、および水平駆動部１０６を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載する例を示しており、このことを図からも明らかにするべく、制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）を点線で示している。また、ＣＯＧ搭載時に表示パネル部１００上の配線との接続をとるための電気的接続端子PAD1（Contact Pad ）を模式的に示している。
【００５４】
ＣＯＧ実装技術により表示パネル部１００に制御部１０９などのＩＣチップ（ＩＣ：Integrated Circuit）を実装する方法としては、たとえば、電気的接合端子（バンプ）に電解めっきによる金バンプを使用し、表示パネル部１００上の電極へＡＣＦ（Anisotropic Conductive Film ）により実装する手法が知られている。もちろん、これ以外の手法を適用してもよい。
【００５５】
図１に示す例は、パルス信号を表示パネル部１００の外部から端子部１０８を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載してもよい。
【００５６】
端子部１０８には、有機ＥＬ表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。同様に、映像信号処理部２２０から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｇ，Ｂが供給される。
【００５７】
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。
【００５８】
端子部１０８の各端子は、信号線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００５９】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるともに、列ごとに信号線が配線された構成となっている。
【００６０】
たとえば、画素アレイ部１０２には、画素アレイ部１０２には、垂直走査側の各走査線１０４WS，１０５DSL と水平走査側の走査線である映像信号線（データ線）１０６HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００６１】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００６２】
書込走査部１０４と駆動走査部１０５は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する、すなわち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。
【００６３】
水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを列単位で選択する、すなわち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００６４】
本実施形態の有機ＥＬ表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、あるいは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００６５】
製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の有機ＥＬ表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置として提供することも可能であるし、画素アレイ部１０２のみで表示装置として提供してもよい。
【００６６】
たとえば、有機ＥＬ表示装置１は、封止された構成のモジュール形状のものをも含む。たとえば、図１Ａに示す有機ＥＬ表示装置１Ｂのように、周辺回路パネル外配置構成の場合が該当する。この場合、画素アレイ部１０２に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部１００のみでなる表示モジュールとして構成される。透明な対向部には、表示層（本例であれば有機層やその両側の電極層）、カラーフィルタ、保護膜、遮光膜などが設けられる。
【００６７】
図１Ａに示す周辺回路パネル外配置構成の場合、画素アレイ部１０２の他に、回路部材を搭載したＦＰＣ（フレキシブルプリントサーキット）との間で、各種方式で接続をとる際の外部接続端子となる電気的接続端子PAD2が表示パネル部１００の辺縁に設けられる。ＦＰＣに搭載される回路部材としては、たとえば、外部から画素アレイ部１０２への映像信号Ｖsig や各種の駆動パルスを入出力するための回路部（垂直駆動部１０３や水平駆動部１０６に相当するものやその出力ドライバなど）が該当する。
【００６８】
接続方式としては、たとえばＴＣＰ（Tape Carrier Package）方式やＣＯＦ（Chip On Flexible）方式をとることが考えられる。ＴＣＰはフレキシブル・テープにドライバＬＳＩ（Large Scale Integrated Circuit）をボンディングで搭載したものの呼称であり、その手法は通常ＴＡＢ（Tape Automated Bonding）が用いられる。因みに図１ＡではＣＯＦ方式の例で示している。その他の点は基本的には、ＣＯＧ搭載構成の場合と同様である。
【００６９】
図１および図１Ａでは、画素アレイ部１０２の一方側にのみ垂直駆動部１０３の各要素（書込走査部１０４や駆動走査部１０５）を配置する構成を示しているが、これらを画素アレイ部１０２を挟んで左右両側に配置する構成を採ってもよい。同様に、図１および図１Ａでは、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、これらを画素アレイ部１０２を挟んで上下両側に配置する構成を採ってもよい。
【００７０】
制御部１０９の実装形態に関しては、図１ではパネル上配置構成の一例としてＣＯＧ搭載構成の場合を示し、図１Ａでは周辺回路パネル外配置構成の場合を示したが、パネル上配置構成としてはＣＯＧ搭載構成に限らずＴＦＴ一体構成の場合であってもよい。
【００７１】
垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。
【００７２】
図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部が設けられることもある。
【００７３】
画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００７４】
端子部１０８には、有機ＥＬ表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部３００から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｖsig_Ｇ，Ｖsig_Ｂが供給される。
【００７５】
たとえば、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWSなどのパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH など必のパルス信号が供給される。
【００７６】
端子部１０８の各端子は、配線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００７７】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに垂直走査線が配線されるとともに、列ごとに信号線（水平走査線の一例）が配線された構成となっている。
【００７８】
たとえば、画素アレイ部１０２には、垂直走査側の各走査線（垂直走査線：書込走査線１０４WSおよび電源供給線１０５DSL ）と水平走査側の走査線（水平走査線）である映像信号線（データ線）１０６HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００７９】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００８０】
書込走査部１０４および駆動走査部１０５は、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。水平駆動部１０６は、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００８１】
本実施形態の有機ＥＬ表示装置１は、線順次駆動や面順次駆動あるいはその他の方式での駆動が可能になっており、たとえば、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は行単位で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に、画素アレイ部１０２に書き込む。
【００８２】
水平駆動部１０６は、たとえば、全列の映像信号線１０６HS上に設けられた図示を割愛したスイッチを一斉にオンさせるドライバ回路を備えて構成され、映像信号処理部３００から入力される画素信号を、垂直駆動部１０３によって選択された行の１ライン分の全ての画素回路Ｐに同時に書き込むべく、全列の映像信号線１０６HS上に設けられた図示を割愛したスイッチを一斉にオンさせ、ドライバ回路を経由して水平走査線（映像信号線１０６HS）に映像信号Ｖsig （水平走査信号の一例）が供給される。
【００８３】
垂直駆動部１０３の各部は、論理ゲートの組合せ（ラッチも含む）とドライバ回路によって構成され、論理ゲートにより画素アレイ部１０２の各画素回路Ｐを行単位で選択し、ドライバ回路を経由して垂直走査線に垂直走査信号が供給される。なお、図１では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３を配置する構成を示しているが、画素アレイ部１０２を挟んで左右両側に垂直駆動部１０３を配置する構成を採ることも可能である。同様に、図１では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることも可能である。
【００８４】
＜画素回路＞
図２は、本実施形態の画素回路Ｐを説明する図である。図２Ａは、比較例の画素回路ＰＸを説明する図である。
【００８５】
画素回路Ｐおよび画素回路ＰＸは、ｎ型の駆動トランジスタ１２１を使用する。加えて、有機ＥＬ素子の経時変化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路を備えた点に特徴を有する。さらに、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする機能を備えた点に特徴を有する。
【００８６】
すなわち、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採る。各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン／オフタイミング（スイッチングタイミング）を後述する動作タイミングのように設定する。これにより、有機ＥＬ素子１２７の経時変化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能である。
【００８７】
具体的には、画素回路Ｐおよび画素回路ＰＸは、保持容量１２０、ｎ型の駆動トランジスタ１２１、アクティブＨ（ハイ）の書込駆動パルスWSが供給されるｎ型トランジスタ１２５、電流が流れることで発光する電気光学素子（発光素子）の一例である有機ＥＬ素子１２７を有する。
【００８８】
駆動トランジスタ１２１のゲート（ノードＮＤ１２２）とソースとの間に保持容量１２０が接続され、駆動トランジスタ１２１のソースが直接に有機ＥＬ素子１２７のアノード端に接続されている。有機ＥＬ素子１２７の基準端子の一例であるカソード端は、全画素共通のカソード共通配線１２７Ｋに接続されている。
【００８９】
ここで、図２に示す本実施形態の画素回路Ｐは、全画素共通のカソード共通配線１２７Ｋにカソード電源１８０からカソード電位Ｖcathが供給されるようになっている。これにより、カソード電位Ｖcathは装置全体の基準電位である接地電位GND と異なる値（Ｖcath≧０Ｖ）に設定されている。たとえば、カソード電位Ｖcathは、グランド電位よりも数ボルト（たとえば１Ｖ〜３Ｖ程度）高い電位にする。また、カソード共通配線１２７Ｋと接地電位GND との間には（つまりカソード電源１８０と並列に）、全画素共通の電源容量１９０（いわゆるデカップリング容量）が接続されている。これに対して、図２Ａに示す比較例の画素回路ＰＸは、カソード共通配線１２７Ｋが接地電位GND に接続され、カソード電位Ｖcathが接地電位GND と等しくなっている。
【００９０】
図２では便宜的にカソード電源１８０を表示パネル部１００（特に画素アレイ部１０２）内に示しているが、一般的には表示パネル部１００の外部に設けられ端子を介して電源供給される。もちろん、カソード電源１８０を表示パネル部１００内に配置してもよい。表示パネル部１００の外部にカソード電源１８０を設ける場合は、一般的にその近傍には電源容量１９０とは別のデカップリング容量が設けられ、電源インピーダンスが小さくなるようにされる。カソード電源１８０を設ける意義や、電源容量１９０の表示パネル部１００内での形成方法については後で詳しく説明する。
【００９１】
保持容量１２０は、ブートストラップ容量としても機能するようになっている。すなわち、画素回路Ｐは先ず、保持容量１２０の接続態様に特徴があり、有機ＥＬ素子１２７の経時変化による駆動電流変動を防ぐ回路として、駆動信号一定化回路の一例であるブートストラップ回路を構成する点にある。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処する。
【００９２】
駆動トランジスタ１２１のドレインは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。
【００９３】
具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレインに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと低電圧側の第２電位Ｖcc_Lとを切り替えて供給する電源電圧切替回路を具備している。
【００９４】
第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsig のオフセット電位Ｖofs （基準電位とも称する）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖcc_Lを設定する。なお、オフセット電位Ｖofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【００９５】
サンプリングトランジスタ１２５は、ゲートが書込走査部１０４からの書込走査線１０４WSに接続され、ドレインが映像信号線１０６HSに接続され、ソースが駆動トランジスタ１２１のゲート（ノードＮＤ１２２）に接続されている。そのゲートには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。
【００９６】
サンプリングトランジスタ１２５は、ソースとドレインとを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ１２５としては、ディプレション型およびエンハンスメント型の何れをも使用できる。
【００９７】
＜画素回路の動作＞
図３は、図２に示した画素回路Ｐおよび図２Ａに示した画素回路ＰＸに関する基本的な駆動タイミングを説明するタイミングチャートであり、線順次駆動の場合で示している。タイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。
【００９８】
図３においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSL の電位変化、および映像信号線１０６HSの電位変化を表してある。また、これらの電位変化と並行に、１行分（図では１行目）について駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓの変化も表してある。
【００９９】
図３では、画素回路Ｐおよび画素回路ＰＸにおいて、閾値補正機能、移動度補正機能、ブートストラップ機能を実現するための基本例を示すもので、閾値補正機能、移動度補正機能、ブートストラップ機能を実現するための駆動タイミングは、図３に示す態様に限らず、様々な変形が可能である。これら様々な変形の駆動タイミングであっても、後述する各実施形態の仕組みを適用できる。
【０１００】
図３に示す駆動タイミングは、線順次駆動の場合であり、書込駆動パルスWS、電源駆動パルスDSL 、映像信号Ｖsig は、１行分を１組とし、各信号のタイミング（特に位相関係）が行単位で独立に制御され、行が代わると１Ｈ（Ｈは水平走査期間）分シフトされる。
【０１０１】
以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定し、保持容量１２０に信号振幅ΔＶinの情報を、書き込む、保持する、サンプリングするなどと簡潔に記して説明する。書込みゲインが１未満の場合、保持容量１２０には信号振幅ΔＶinの大きさそのものではなく、信号振幅ΔＶinの大きさに対応するゲイン倍された情報が保持されることになる。信号振幅ΔＶinに対応する保持容量１２０に書き込まれる情報の大きさの割合を、書込みゲインと称する。
【０１０２】
説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが１（理想値）であると仮定して簡潔に記して説明する。駆動トランジスタ１２１のゲート・ソース間に保持容量１２０が設けられている場合に、ソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇率をブートストラップゲイン（ブートストラップ動作能力）と称する。
【０１０３】
また、この駆動タイミングでは、映像信号Ｖsig が非有効期間であるオフセット電位Ｖofs にある期間を１水平期間の前半部とし、有効期間である信号電位Ｖin（＝Ｖofs ＋ΔＶin）にある期間を１水平期間の後半部とする。また、映像信号Ｖsig の有効期間と非有効期間を合わせた１水平期間ごとに、閾値補正動作を複数回（図では４回）に亘って繰り返すようにする。
【０１０４】
有機ＥＬ素子１２７の発光期間Ｂ（表示期間）では、電源供給線１０５DSL が第１電位Ｖcc_Hであり、サンプリングトランジスタ１２５がオフした状態である。このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる駆動電流Ｉdsは駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsに応じ応じて、式（１）に示される値をとる。
【０１０５】
すなわち、駆動トランジスタ１２１はドレイン・ソース間電圧に関わらず駆動電流Ｉdsが一定となる飽和領域で駆動される。よって、飽和領域で動作するトランジスタのドレイン−ソース間に流れる電流をＩds、移動度をμ、チャネル幅（ゲート幅）をＷ、チャネル長（ゲート長）をＬ、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣox、トランジスタの閾値電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。なお、“＾”はべき乗を示す。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsによって制御され定電流源として動作する。
【０１０６】
【数１】
【０１０７】
非発光期間（消光期間）に入ると、先ず放電期間Ｃでは、電源供給線１０５DSL を第２電位Ｖcc_Lに切り替える。このとき、第２電位Ｖcc_Lが有機ＥＬ素子１２７の閾値電圧ＶthELとカソード電位Ｖcathの和よりも小さいとき、つまり“Ｖcc_L＜ＶthEL＋Ｖcath”であれば、有機ＥＬ素子１２７は消光し、電源供給線１０５DSL が駆動トランジスタ１２１のソース側となる。このとき、有機ＥＬ素子１２７のアノードは第２電位Ｖcc_Lに充電される。つまり、駆動トランジスタ１２１のドレイン（電源供給端）とソース（出力端）との電位を等しくすることで、有機ＥＬ素子１２７を発光状態から消光状態に遷移させる。
【０１０８】
さらに、初期化期間Ｄでは、映像信号線１０６HSがオフセット電位Ｖofs となったときにサンプリングトランジスタ１２５をオンして駆動トランジスタ１２１のゲート電位をオフセット電位Ｖofs とする。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは“Ｖofs −Ｖcc_L”という値をとる。この“Ｖofs −Ｖcc_L”が駆動トランジスタ１２１の閾値電圧Ｖthよりも大きくないと閾値補正動作を行なうことができないために、“Ｖofs −Ｖcc_L＞Ｖth”とする必要がある。
【０１０９】
この後、第１閾値補正期間Ｅ１に入ると、電源供給線１０５DSL を再び第１電位Ｖcc_Hに切り替える。電源供給線１０５DSL （つまり駆動トランジスタ１２１への電源電圧）を第１電位Ｖcc_Hとすることで、有機ＥＬ素子１２７のアノードが駆動トランジスタ１２１のソースとなり駆動トランジスタ１２１から駆動電流Ｉdsが流れる。有機ＥＬ素子１２７の等価回路はダイオードと容量で表されるため、有機ＥＬ素子１２７のカソード電位Ｖcathに対するアノード電位をＶelとしたとき、“Ｖel≦Ｖcath＋ＶthEL”である限り、換言すれば、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１の駆動電流Ｉdsは保持容量１２０と有機ＥＬ素子１２７の寄生容量Ｃelを充電するために使われる。このとき、有機ＥＬ素子１２７のアノード電位Ｖelは時間とともに上昇してゆく。
【０１１０】
一定時間経過後、サンプリングトランジスタ１２５をオフする。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsが閾値電圧Ｖthよりも大きいと（つまり閾値補正が完了していないと）、駆動トランジスタ１２１の駆動電流Ｉdsは保持容量１２０を受電するように流れ続け、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは上昇してゆく。このとき、有機ＥＬ素子１２７には逆バイアスがかかっているため、有機ＥＬ素子１２７が発光することはない。
【０１１１】
第２閾値補正期間Ｅ２に入ると、再び映像信号線１０６HSがオフセット電位Ｖofs となったときにサンプリングトランジスタ１２５をオンして駆動トランジスタ１２１のゲート電位をオフセット電位Ｖofs として、再度閾値補正動作を開始する。この動作を繰り返すことで、最終的に、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。このとき“Ｖel＝Ｖofs −Ｖth≦Ｖcath＋ＶthEL”となっている。
【０１１２】
この動作例では、閾値補正動作を繰り返し実行することで確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるために、１水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返すようにしているが、この繰返し動作は必須ではなく、１水平期間を処理サイクルとして、１回のみの閾値補正動作を実行するようにしてもよい。
【０１１３】
閾値補正動作終了後（本例では第４閾値補正期間Ｅ４の後）は、サンプリングトランジスタ１２５をオフして書込み＆移動度補正準備期間Ｊに入る。映像信号線１０６HSが信号電位Ｖin（＝Ｖofs ＋ΔＶin）となったときに、サンプリングトランジスタ１２５を再度オンしてサンプリング期間＆移動度補正期間Ｋに入る。信号振幅ΔＶinは階調に応じた値である。サンプリングトランジスタ１２５のゲート電位はサンプリングトランジスタ１２５をオンしているために信号電位Ｖin（＝Ｖofs ＋ΔＶin）となるが、駆動トランジスタ１２１のドレインは第１電位Ｖcc_Hであり駆動電流Ｉdsが流れるためソース電位Ｖｓは時間とともに上昇してゆく。図では、この上昇分をΔＶで示している。
【０１１４】
ソース電圧Ｖｓが有機ＥＬ素子１２７の閾値電圧ＶthELとカソード電位Ｖcathの和を越えなければ、換言すると、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さければ、駆動トランジスタ１２１の駆動電流Ｉdsは保持容量１２０と有機ＥＬ素子１２７の寄生容量とＣelを充電するのに使用される。
【０１１５】
この時点では、駆動トランジスタ１２１の閾値補正動作は完了しているため、駆動トランジスタ１２１が流す電流は移動度μを反映したものとなる。具体的には、移動度μが大きいと、このときの電流量が大きく、ソースの上昇も早い。逆に移動度μが小さいと、電流量が小さく、ソースの上昇は遅くなる。これにより、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは移動度μを反映して小さくなり、一定時間経過後に完全に移動度μを補正するゲート・ソース間電圧Ｖgsとなる。
【０１１６】
この後には、発光期間Ｌに入り、サンプリングトランジスタ１２５をオフして書込みを終了し、有機ＥＬ素子１２７を発光させる。保持容量１２０によるブートストラップ効果により、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流し、有機ＥＬ素子１２７のアノード電位Ｖelは有機ＥＬ素子１２７に駆動電流Ｉdsという電流が流れる電圧Ｖｘまで上昇し、有機ＥＬ素子１２７は発光する。
【０１１７】
画素回路Ｐおよび画素回路ＰＸにおいては、有機ＥＬ素子１２７は発光時間が長くなるとそのＩ−Ｖ特性は変化してしまう。そのため、ノードＮＤ１２１の電位（つまり駆動トランジスタ１２１のソース電位Ｖｓ＝有機ＥＬ素子１２７のアノード電位Ｖel）も変化する。しかしながら、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは保持容量１２０によるブートストラップ効果で一定値に保たれているので、有機ＥＬ素子１２７に流れる電流は変化しない。よって、有機ＥＬ素子１２７のＩ−Ｖ特性が劣化しても、有機ＥＬ素子１２７には一定電流（駆動電流Ｉds）が常に流れ続け、有機ＥＬ素子１２７の輝度が変化することはない。
【０１１８】
ここで、駆動電流Ｉds対ゲート電圧Ｖgsの関係は、トランジスタ特性を表した式（１）のＶgsに“ΔＶin＋Ｖth−ΔＶ”を代入することで、式（２）のように表すことができる。式（２）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃoxである。
【０１１９】
【数２】
【０１２０】
この式（２）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。基本的に駆動電流Ｉdsは信号振幅ΔＶin（詳しくは信号振幅ΔＶinに対応して保持容量１２０に保持されるサンプリング電圧＝Ｖgs）によって決まる。換言すると、有機ＥＬ素子１２７は信号振幅ΔＶinに応じた輝度で発光することになる。
【０１２１】
その際、保持容量１２０に保持される情報はソース電位Ｖｓの上昇分ΔＶで補正されている。上昇分ΔＶはちょうど式（２）の係数部に位置する移動度μの効果を打ち消すように働く。駆動トランジスタ１２１の移動度μに対する補正分ΔＶを保持容量１２０に書き込まれる信号に加えるのであるが、その方向は実際には負の方向であり、こう言った意味で、上昇分ΔＶは、移動度補正パラメータΔＶや負帰還量ΔＶとも称する。
【０１２２】
有機ＥＬ素子１２７に流れる駆動電流Ｉdsは、駆動トランジスタ１２１の閾値電圧Ｖthや移動度μの変動が相殺され、実質的に信号振幅ΔＶinのみに依存することになる。駆動電流Ｉdsは閾値電圧Ｖthや移動度μに依存しないので、閾値電圧Ｖthや移動度μが製造プロセスによりばらついていたり経時変化があったりしても、ドレイン・ソース間の駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【０１２３】
駆動トランジスタ１２１のゲート・ソース間に保持容量１２０を接続すると、ｎ型の駆動トランジスタ１２１を使用する場合においても、駆動トランジスタ１２１のソースの電位Ｖｓの変動にゲートの電位Ｖｇが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとしている。有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動（つまり駆動トランジスタ１２１のソース電位変動）があっても、その変動を相殺するようにゲート電位Ｖｇを変動させることができる。
【０１２４】
これにより、有機ＥＬ素子１２７の特性の経時変化の影響が緩和され、画面輝度の均一性を確保できる。駆動トランジスタ１２１のゲート・ソース間の保持容量１２０によるブートストラップ機能により、有機ＥＬ素子を代表とする電流駆動型の発光素子の経時変動補正能力を向上させることができる。もちろん、ブートストラップ機能は、発光開始時点で、有機ＥＬ素子１２７に発光電流Ｉelが流れ始め、それによってアノード・カソード間電圧Ｖelが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Ｖelの変動に伴って駆動トランジスタ１２１のソース電位Ｖｓが変動する際にも機能する。
【０１２５】
このように、画素回路Ｐおよび画素回路ＰＸおよびそれを駆動する制御部１０９による駆動タイミングによれば、駆動トランジスタ１２１や有機ＥＬ素子１２７の特性変動（ばらつきや経時変動）があった場合でも、それらの変動分を補正することで、表示画面上にはその影響が現われず、輝度変化のない高品質な画像表示が可能になる。
【０１２６】
＜移動度補正の問題点と対策＞
図４は、移動度補正の問題点とその対策手法を説明する図である。図４（１）は図２Ａに示した比較例の画素回路ＰＸにおける移動度補正の場合を示し、図４（２）は図２に示した本実施形態の画素回路Ｐに対して電源容量１９０を取り外した変形例の画素回路ＰＹにおける移動度補正の場合を示す。図４（２）は、移動度補正そのものの動作としては、実体的には、図２に示した本実施形態の画素回路Ｐの場合についても同様に適用できる。
【０１２７】
図３で説明したことから理解されるように、図２Ａや図４（１−１）に示す比較例の画素回路ＰＸでは、カソード共通配線１２７Ｋのカソード電位Ｖcathは接地電位（＝０Ｖ）であるので、有機ＥＬ素子１２７が消光状態を維持するには、アノード電位Ｖelは、“Ｖel＜ＶthEL”を満たすことが必要である。
【０１２８】
一方、図４（２−１）に示す本実施形態に対する変形例の画素回路ＰＹでは、有機ＥＬ素子１２７が消光状態を維持するには、有機ＥＬ素子１２７のアノード電位Ｖelは、閾値電圧ＶthELとカソード電位Ｖcathの和よりも小さいこと、つまり“Ｖel＜ＶthEL＋Ｖcath”（Ｖcath≧０Ｖ）であることが必要である。
【０１２９】
ここで、高精細化などにより、保持容量１２０の容量値Ｃｓや有機ＥＬ素子１２７の寄生容量Ｃelが十分に確保されてない場合には、比較例の画素回路ＰＸでは、図４（１−２）に示すように、移動度補正期間中にアノード電位Ｖelが閾値電圧ＶthELを越えてしまい、十分な移動度補正がかからないまま発光してしまう。
【０１３０】
この対策として、図４（２−１）に示す変形例の画素回路ＰＹでは、本実施形態の画素回路Ｐと同様に、カソード電位Ｖcathをグランド電位（接地電位GND ）ではなく、グランド電位よりも数ボルト（図の例では２Ｖ）高い電位にすることで、図４（２−２）に示すように、移動度補正を十分にかけることができるようにしている。しかしながらこの場合、たとえ画素アレイ部１０２外の電源（カソード電源１８０と対応する）側にデカップリング容量が設けられていても、電源インピーダンスが十分に小さくないと、カソード電位Ｖcathが不安定になるため、信号線や走査線と言った他の電位変動の影響を受け易くなり、表示品位を低下させてしまう。
【０１３１】
この対策として、本実施形態では、表示パネル部１００内において、電気回路的にカソード電源１８０と並列に電源容量１９０を設けるようにしている。こうすることで、電源容量１９０を設けない場合に対して、電源インピーダンスを小さくすることができ、カソード電位Ｖcathを安定化させることができ、その結果、表示むらが起きない。
【０１３２】
＜表示パネル部内の電源容量の形成方法＞
本実施形態の有機ＥＬ表示装置の構造（特に電源容量１９０を表示パネル部１００内に形成するための層構造）の理解を容易にするべく、最初にそのベースとなる構成について説明し、その後に本実施形態の電源容量１９０の層構造について説明する。
【０１３３】
［実装例の全体概要］
図５は、画素アレイ部１０２の実装例の全体概要を説明する図である。ここでは、ＣＯＦ方式で接続をとる場合で示す。
【０１３４】
図５に示すように、支持基板１０１上の画素アレイ部１０２は、封止基板１７０で封止された構成のモジュール形状となっている。表示パネル部１００の支持基板１０１の端縁部分には、ＣＯＦ方式で接続をとるための電気的接続端子PAD2が設けられる。支持基板１０１上には、表示領域となる画素アレイ部１０２が設けられ、画素アレイ部１０２の外側にまで補助配線５１５が設けられている。補助配線５１５は図示を割愛した上部電極とともに、全画素共通のカソード共通配線１２７Ｋとなるものである。
【０１３５】
たとえば、表示パネル部１００の支持基板１０１の端縁部分に設けられた電気的接続端子PAD2A の一例である電源供給ＴＣＰ５２０から補助配線５１５に基準端子電圧が供給される。一般的には、この基準端子電圧は装置全体の基準点電位（たとえば接地電位）とされるが、本実施形態では電源（典型的には表示パネル部１００外に設ける）から基準点電位とは異なる電圧を供給することで移動度補正が確実に実行されるようにする。
【０１３６】
補助配線５１５は、画素アレイ部１０２を取り囲むように設けられ、カソードコンタクトKC（カソード蒸着エリア）によりその上層の上部電極と電気的かつ物理的に接続される。カソードコンタクトKCは、電気的な接続を確実にするとともに、水分が画素アレイ部１０２側に入り込まないように、画素アレイ部１０２の全周囲に形成することが好ましい。
【０１３７】
制御部１０９用の電気的接続端子PAD2に関しても電源供給ＴＣＰ５２０と概ね同様であり、表示パネル部１００の支持基板１０１の端縁部分に設けられた電気的接続端子PAD2B の一例である書込駆動パルスWS用の信号供給ＴＡＢ５３０_WS および電源駆動パルスDSL 用の電源入力部５３０_DSL、並びに、電気的接続端子PAD2C の一例である映像信号Ｖsig 用の信号供給ＴＡＢ５３０_sigから各信号が供給される。各信号供給ＴＡＢ５３０には、ドライバＬＳＩがＴＡＢ方式でボンディングされ、支持基板１０１のエッジにドライバの出力を接続し、ドライバＬＳＩが支持基板１０１の外になるように実装される。図示しないが、各信号供給ＴＡＢ５３０の支持基板１０１とは反対側にはドライバＬＳＩに信号を供給する前段回路（たとえばシフトレジスタなど）が搭載された回路基板が接続される。
【０１３８】
電源供給ＴＣＰ５２０は、図示しないが、ＦＰＣとの接続端となるカソード電極パッドが所定ピッチで複数本設けられ、カソード電極パッドが補助配線５１５の辺縁（表示領域である画素アレイ部１０２の周辺部）まで延在してコンタクト部にて共通に接続される。
【０１３９】
信号供給ＴＡＢ５３０についても概ね電源供給ＴＣＰ５２０と同様であり、図示しないが、ＦＰＣとの接続端となる信号電極パッドが所定ピッチで複数本（書込駆動パルスWS用と電源駆動パルスDSL 用に）設けられ、信号電極パッドが画素アレイ部１０２から延在した走査線（書込走査線１０４WS，電源供給線１０５DSL の２種）とコンタクト部にて各別に接続される。書込駆動パルスWSに関しても、図示しないが、ＦＰＣとの接続端となる信号電極パッドが所定ピッチで複数本設けられ、信号電極パッドが画素アレイ部１０２から延在した走査線（映像信号線１０６HS）とコンタクト部にて各別に接続される。
【０１４０】
［補助配線のレイアウト］
図６は有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトの全体概要図である。図６Ａは図６に対する変形例である第２例のレイアウトの全体概要図である。図は、便宜的に３（水平）×２（垂直）画素で示している。
【０１４１】
有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトが図６に示されている。この図に示すように、有機ＥＬ素子１２７の下部電極５０４は、マトリクス状に配置された画素回路Ｐの配列に対応して、２次元マトリクス状に配置されている。有機ＥＬ素子１２７は、下部電極５０４と有機層５０６と上部電極５０８の積層構造をなしている。そして、この下部電極５０４間に、下部電極５０４と同一層で構成された補助配線５１５が、下部電極５０４（つまり画素回路Ｐ）を取り囲むように格子状に配置され、さらに外周にも画素アレイ部１０２の全体を取り囲むように配線された構成となっている。下部電極５０４が形成されるアノード層の補助配線５１５は、適当な箇所にて（図の例では各画素間の中心および外周全体）、カソードコンタクトKCにより、その上層の上部電極５０８と接続される。
【０１４２】
図６Ａに示す第２例のレイアウトは、表示光を支持基板とは反対側の表示面側から出射するトップエミッション方式（上面出射方式、上面発光方式）での高精細画素構造とする場合において、画素開口率を稼ぐために、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配置するだけで、画素アレイ部１０２内に格子状または列または行状に配線するレイアウトを用いていない。たとえば、高精細画素では、開口率を稼ぐために、画素内の補助配線レイアウトを使用しないことがある。
【０１４３】
何れの構成でも、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配線して、外周全体で上部電極とのコンタクトをとることで、上部電極（カソード電極）とのコンタクト抵抗を下げるようにしている。
【０１４４】
［電極の層構造］
図７および図７Ａは、一般的な有機ＥＬ表示装置における１画素分の電極構造の概略を示した図である。ここで、図７（１）はＴＦＴ工程終了後の１画素分の電極構造の平面図であり、図７（２）はアノード工程終了後の１画素分の電極構造の平面図である。画素回路Ｐについては層構造ではなく回路図で示している。図７Ａ（１）は図７（２）における接続孔５０４ａ（後述するアノードコンタクトパッドＣＰａ）部分を通るＡ−Ａ’線の断面図（カソード工程終了後）である。図７Ａ（２）は図７（２）における接続孔５０８ａ（後述するカソードコンタクトパッドＣＰｋ_1と対応）部分を通るＢ−Ｂ’線の断面図（アノード工程終了後）である。図７Ａ（３）は図７（２）における接続孔５０８ａ部分のＢ−Ｂ’線の断面図（カソード工程終了後）である。図７（２）においては、図７（１）に示したＴＦＴ工程終了後の状態にアノード電極を重ねて示している。
【０１４５】
図２に示した画素回路Ｐの場合、画素アレイ部１０２においては、少なくとも垂直走査系統に関わる書込走査線１０４WSおよび電源供給線１０５DSL が縦／横の一方の配線（たとえば横配線とする）となり、これに対して水平走査系統に関わる映像信号線１０６HSが縦／横の他方の配線（たとえば縦配線とする）となる。また、有機ＥＬ素子１２７のカソード電位Ｖcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Ｖcath用のカソード共通配線１２７Ｋが横配線もしくは縦配線となる。
【０１４６】
ここで、前述の各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）は、横方向または縦方向に延び、画素アレイ部１０２の周辺に設けられた対応する走査部（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と接続される。
【０１４７】
画面の左右方向について考察した場合、詳細説明は割愛するが、１行内の全ての画素回路Ｐに対して書込駆動パルスWSは書込走査部１０４から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部１０４から遠い画素回路Ｐ（遠側画素と称する）の方が書込走査部１０４から近い画素回路Ｐ（近側画素と称する）よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。同様のことは、電源供給線１０５DSL や映像信号線１０６HS（あるいはカソード共通配線１２７Ｋ）についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
【０１４８】
これらの点を考慮して、各配線は、一般的に、低抵抗にするべく、アルミニウムＡｌやモリブデンＭｏやチタンＴｉなどによる光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも２層の金属配線が必要になる。
【０１４９】
たとえば、図７に示すレイアウト例では、サンプリングトランジスタ１２５のゲート端を駆動するための書込走査線１０４WSと、駆動トランジスタ１２１のドレイン端の電源電圧を第１電位Ｖccと第２電位Ｖssとでスイッチングさせるための電源供給線１０５DSL とを上層側および下層側の一方（ここでは上層側とする）の金属配線にしている。
【０１５０】
サンプリングトランジスタ１２５のソース端に映像信号Ｖsig を供給するための映像信号線１０６HSに関しては、画素回路Ｐ部分では上層側および下層側の一方（ここでは上層側とする）の金属配線にしているのに対して、同層の（上層側の金属配線である）書込走査線１０４WSや電源供給線１０５DSL と交差する部分はオーバーラップさせる必要があるので、上層側および下層側の他方（ここでは下層側とする）の金属配線にしている。
【０１５１】
有機ＥＬ素子１２７の下部電極５０４_1（本例ではアノード電極）との接続を取るための接続孔５０４ａと接続されるコンタクトパッドや上部電極５０８（本例ではカソード電極）との接続を取るための接続孔５０８ａと接続されるコンタクトパッド（カソードコンタクトKC）も、上層側の金属配線として形成される。アノード電極用の接続孔５０４ａと接続されるコンタクトパッドはＥＬ開口部１２７ａをなす下部電極５０４_1と接続されるのでＥＬ開口部１２７ａ側に設けられる。カソード電極用の接続孔５０８ａと接続されるカソードコンタクトKCは、垂直方向および／または水平方向（図は垂直方向の例）の隣接画素との境界部分近傍に設けられる。
【０１５２】
ここで、図７（２）に示す１画素分の平面図のように、支持基板１０１上に下部電極５０４_1（たとえばアノード電極）が配置され、その下部電極５０４_1上に有機ＥＬ素子１２７の開口部（以下ＥＬ開口部１２７ａと称する）が形成されている。下部電極５０４_1には接続孔５０４ａ（たとえばＴＦＴ−アノードコンタクト）が設けられ、この接続孔５０４ａを介して下部電極５０４_1下に配された駆動トランジスタ１２１の入出力端（本例ではソース電極）に下部電極５０４が接続されるようになっている。
【０１５３】
下部電極５０４_1の周囲は絶縁膜パターンである開口規定絶縁膜５０５（図７（２）では図示せず、図７Ａを参照）で覆われて、有機ＥＬ素子１２７を構成する下部電極５０４_1、有機層５０６、上部電極５０８が積層されている部分のみが発光有効領域となるように広く露出したＥＬ開口部１２７ａとされている。上部電極５０８と接続されることになる接続孔５０８ａ（たとえばカソードコンタクトKC）が設けられ、この接続孔５０８ａを介して上部電極５０８が接続される。
【０１５４】
図７Ａ（１）には、図７（２）における接続孔５０４ａ部分のＡ−Ａ’線の断面図が示されている。図７Ａ（１）に示すように、支持基板１０１上の素子形成層５００には、各画素回路Ｐに対応する位置に、画素回路を構成する駆動トランジスタ１２１やサンプリングトランジスタ１２５などの薄膜トランジスタＱや保持容量１２０（容量値Ｃｓ）が配置され、その上部に層間絶縁膜５０２が設けられている。
【０１５５】
層間絶縁膜５０２のさらに上部には、薄膜トランジスタＱに接続されたソース電極線Ｑｓおよびドレイン電極線Ｑｄが設けられている。また、各素子（薄膜トランジスタＱ，保持容量１２０）を構成する導電層、およびソース電極線Ｑｓおよびドレイン電極線Ｑｄ（図では駆動トランジスタ１２１のソース電極１２１ｓのみを示す）を構成する導電層により、画素回路Ｐを構成する他の配線（図示省略）が形成されている。
【０１５６】
そして、ソース電極線Ｑｓおよびドレイン電極線Ｑｄの層を覆う状態で、さらに上層の層間絶縁膜５０３が設けられ、この層間絶縁膜５０３上に有機ＥＬ素子１２７が形成されている。有機ＥＬ素子１２７は、下層側から順に積層された下部電極５０４_1、有機層５０６、および上部電極（たとえばカソード電極）５０８で構成されている。
【０１５７】
下部電極５０４_1は、画素電極としてパターン形成されており、層間絶縁膜５０３に形成された接続孔５０４ａを介して駆動トランジスタ１２１のソース電極１２１ｓに接続されている。下部電極５０４_1と対向する上部電極５０８は、典型的には全ての画素回路Ｐを覆うベタ膜として形成される。
【０１５８】
図７Ａ（２），（３）には、図７（２）における接続孔５０８ａ部分を通るＢ−Ｂ’線の断面図が示されている。図７Ａ（２）に示すように、画素回路Ｐは、支持基板１０１上の各画素回路Ｐに対応する位置に、画素回路Ｐを構成する駆動トランジスタ１２１やサンプリングトランジスタ１２５などの薄膜トランジスタ（ＴＦＴ）や保持容量１２０（容量値Ｃｓ）などの回路素子を形成するための最下部の層（第１配線層Ｌ１）やポリシリコン層が配置される。第１配線層Ｌ１の上部にはゲート絶縁膜（ＧＩ）として機能する層間絶縁膜５０２ａ（酸化膜）が設けられる。層間絶縁膜５０２ａのさらに上部には、薄膜トランジスタのソースやドレインあるいは保持容量１２０の一方の電極となるポリシリコン層が設けられる。
【０１５９】
各素子（薄膜トランジスタ、保持容量１２０）を構成する導電層、ソース電極およびドレイン電極を構成する導電層により、画素回路Ｐを構成する種々の配線が形成される。これら回路素子はチャネル保護膜（エッチングストッップ層、ＰＳＶ）として機能する層間絶縁膜５０２ｂ（酸化膜）で覆われる。層間絶縁膜５０２ａ，５０２ｂを纏めて単に層間絶縁膜５０２と称する。
【０１６０】
層間絶縁膜５０２のさらに上部には、薄膜トランジスタのソース電極やドレイン電極やゲート電極と接続される走査線用の第２配線層Ｌ２が設けられる。そして、第２配線層Ｌ２を覆う状態で、さらに上層に平坦化膜（ＰＬＮＲ）として機能する層間絶縁膜５０３が設けられ、層間絶縁膜５０３上に有機ＥＬ素子１２７が形成される。有機ＥＬ素子１２７は、下層側から順に積層された下部電極５０４（たとえばアノード電極）、有機層５０６、および上部電極５０８（たとえばカソード電極）で構成されている。下部電極５０４と上部電極５０８と間に誘電体である有機層５０６が挟まれた構造であるので、有機ＥＬ素子１２７は容量成分（寄生容量Ｃel）を持つことになる。
【０１６１】
有機層５０６は、詳細には、たとえば、低分子系の材料で多層構造を採用しており、下部電極５０４側から上部電極５０８側に向かって順に、たとえば、ホール注入層、ホール輸送層、発光層、電子輸送層（電子注入層を兼ねる）を持つ。そして、カラー表示対応の場合は、発光層の有機材料として、表示色に適合したものを使用する。
【０１６２】
支持基板１０１上の最初に設けられる第１配線層Ｌ１は、薄膜トランジスタ（駆動トランジスタ１２１やサンプリングトランジスタ１２５）などの回路素子を形成するレイヤとしても使用される。図示を割愛するが、支持基板１０１において、トランジスタや有機ＥＬ素子１２７が配置される側と反対側の面には、光リークや温度拡散のために遮光メタル層が設けられる。
【０１６３】
接続孔５０８ａ部分の形成に当たっては、先ず、ＴＦＴ工程で、図７Ａ（１）に示すように、接続孔５０４ａと対応する位置にアノードコンタクトパッドＣＰａを形成し、また、図７Ａ（２）に示すように、接続孔５０８ａと対応する位置にカソードコンタクトパッドＣＰｋ_1を形成する。その後、カソードコンタクトパッドＣＰｋ_1とアノードメタルで形成したカソード補助電極５０４_2（補助配線５１５と対応）を接続する。
【０１６４】
図示しないが、画素アレイ部１０２の周囲の補助配線５１５に関しても、カソードコンタクトパッドＣＰｋ_2を形成して、カソードコンタクトパッドＣＰｋ_2とアノードメタルで形成したカソード補助電極５０４_2を接続する（後述の図８Ａを参照）。
【０１６５】
図示しないが、接続孔５０４ａの部分では、アノード工程で、アノードコンタクトパッドＣＰａと下部電極５０４_1（アノード電極）を接続する。
【０１６６】
ＥＬ工程およびカソード工程で、図７Ａ（３）に示すように、下部電極５０４_1上に有機層５０６を積層し、さらに有機層５０６の上層に上部電極５０８を積層する際に、カソードコンタクトパッドＣＰｋ_1と上部電極５０８（カソード電極）とを接続する。下部電極５０４_1と対向する上部電極５０８は全ての画素回路Ｐを覆うベタ膜として形成する。
【０１６７】
因みに、カソード補助電極５０４_2を設けている理由は以下の通りである。本構成は、トップエミッション方式を採用しており、アノードレイヤで下部電極５０４_1（ＥＬアノード）とカソード補助電極５０４_2を形成し、その後、上部電極５０８（カソードメタル）を全面蒸着するという構成となる。全面蒸着する上部電極５０８は光透過性が要求されるため抵抗値が大きくならざるを得ず、カソード補助電極５０４_2がないとカソードの電圧上昇が大きくなり過ぎてしまい、電源電圧が大きくなり消費電力が上昇してしまったり、シェーディングといった画質不良が発生したりする。この対策として、アノードレイヤのカソード補助電極５０４_2を補助配線５１５として利用して、カソード配線の抵抗値が小さくなるようにするのである。
【０１６８】
なお、この例では、カソード補助電極５０４_2を下部電極５０４の形成工程でアノードメタルと同一材料で形成しているがこのことは必須でなく、他の配線層の形成工程で補助配線５１５を形成してもよい。たとえば、一般に、有機ＥＬ素子１２７の開口率はアノードレイヤと開口規定絶縁膜５０５のテーパ部分（ＷＩＮと称する）で決定される。仮にカソード補助電極５０４_2がなければ有機ＥＬ素子１２７の下部電極５０４_1（アノード電極）をもっと大きくすることができ、開口率は上昇する。有機ＥＬ素子１２７の寿命は開口率が大きくなれば長くなるため、カソード補助電極５０４_2を細くすることが長寿命化に繋がる。しかしながら、カソード補助電極５０４_2を細くして抵抗値を上げてしまうとシェーディングなどの不良が発生するため、単純に細くできない。これに対して、アルミニウムＡｌなどの低抵抗金属をカソード補助電極５０４_2として配線することでカソード補助電極５０４_2の抵抗値は下がるので、カソード補助電極５０４_2を細くすることができ、開口率を上げることができる。
【０１６９】
このような層構造を持つ有機ＥＬ表示装置１は、有機ＥＬ素子１２７が配列形成された支持基板１０１と反対側から発光光Ｌ１を取り出すいわゆるトップエミッション方式として構成することが有機ＥＬ素子１０１の開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機ＥＬ素子１２７の開口率が、画素回路Ｐを構成する薄膜トランジスタのレイアウトには依存しない。このため、複数の薄膜トランジスタＱや保持容量１２０を用いた画素回路Ｐを各画素に対応させて配置することもできる。
【０１７０】
トップエミッション方式の表示装置の場合、支持基板１０１側の下部電極５０４_1は遮光性が高く、かつ反射率が高い金属などを用いて構成される。これに対して、発光光Ｌ１が取り出される側の上部電極５０８には光透過率の高い導電性材料が用いられることになるが、このような材料は抵抗値が高い。したがって、上部電極５０８の配線抵抗が大きくなる。上部電極５０８をベタ配線としても抵抗値の低減には限界がある。補助配線５１５は、この高抵抗の上部電極５０８と電気回路的に並列に配線することで、カソード配線全体としての抵抗値を低減するのに寄与する。
【０１７１】
回路構成や基本的な層構造は以上の通りであるが、前述した表示パネル部１００をベースにして、表示パネル部１００内に如何様にして電源容量１９０を形成するかが問題となる。この点について以下に詳述する。
【０１７２】
［電源容量の層構造：第１例］
図８は、表示パネル部１００内に電源容量１９０を作り込む際の第１例の層構造を説明する図である。第１例は、補助配線５１５と接続されるカソードコンタクトKCの部分を利用して電源容量１９０用の層構造を設ける態様である。支持基板１０１としては、たとえばガラスなどの非金属のもの（導体でないもの）を使用する。
【０１７３】
図示のように、支持基板１０１のカソードコンタクトパッドＣＰｋ_1と対向する部分に第１配線層Ｌ１にて、層間絶縁膜５０２ａを挟んで金属層６１０を設けている。金属層６１０は、装置全体の基準点（たとえば接地）と図示しない適当な箇所にて電気的に接続する。これによって、金属層６１０の電位は基準点電位（たとえば接地電位）とされる。
【０１７４】
各導体（この例ではカソードコンタクトパッドＣＰｋ_1と金属層６１０）の対向間隔ｔ_1、対向面積Ａ_1、導体間の物質（この例では層間絶縁膜５０２ａ）の比誘電率ε_1としたとき、Ｃ_1＝ε_1・Ａ_1／ｔ_1で規定される容量が形成される。カソードコンタクトKCを画素（詳しくは画素間ごと：以下同様）に設けると、この構成の電源容量１９０も画素ごとに設けることができる。総画素数をＭ・Ｎとすれば、電源容量１９０の容量値は、水平方向と垂直方向の何れか一方の画素間にのみ電源容量１９０を設ける場合は、ほぼＭ・Ｎ・Ｃ_1＝Ｍ・Ｎ・ε_1・Ａ_1／ｔ_1となるし、図６に示したように水平方向と垂直方向の両方向の画素間に電源容量１９０を設ける場合には、さらにその２倍となる。
【０１７５】
第１例は、既存の金属層（カソードコンタクトパッドＣＰｋ_1）を電源容量１９０の一方の電極として利用できるし、第１配線層Ｌ１の形成工程にて金属層６１０を形成できるので、電源容量１９０の容量値は後述する第３例に比べると小さいけれども、工程を増やさずに電源容量１９０を形成できる利点がある。
【０１７６】
［電源容量の層構造：第２例］
図８Ａは、表示パネル部１００内に電源容量１９０を作り込む際の第２例の層構造を説明する図である。図８Ａは、図５、図６、図６ＡにおけるカソードコンタクトKC部分を通るＣ−Ｃ’線の断面図である。
【０１７７】
第２例は、画素アレイ部１０２の全体を取り囲むように配置された補助配線５１５と接続されるカソードコンタクトKCの部分を利用して電源容量１９０用の層構造を設ける態様である。支持基板１０１としては、たとえばガラスなどの非金属のもの（導体でないもの）を使用する。
【０１７８】
図示のように、支持基板１０１のカソードコンタクトパッドＣＰｋ_2と対向する部分に第１配線層Ｌ１にて、層間絶縁膜５０２ａを挟んで金属層６１２を設けている。画素アレイ部１０２の全体を取り囲むようにリング状に配置されている補助配線５１５（金属層）となるカソード補助電極５０４_2は上部電極５０８（つまりカソード電極）と接続されカソード電位となっているので、カソード補助電極５０４_2と接続されたカソードコンタクトパッドＣＰｋ_2もカソード電位となっている。金属層６１２は、金属層６１２は、装置全体の基準点（たとえば接地）と図示しない適当な箇所にて電気的に接続する。これによって、金属層６１２の電位は基準点電位（たとえば接地電位）とされる。
【０１７９】
各導体（この例ではカソードコンタクトパッドＣＰｋ_2と金属層６１２）の対向間隔ｔ_2、対向面積Ａ_2、導体間の物質（この例では層間絶縁膜５０２ａ）の比誘電率ε_2としたとき、Ｃ_2＝ε_2・Ａ_2／ｔ_2で規定される容量が形成される。
【０１８０】
第２例は、既存の金属層（カソードコンタクトパッドＣＰｋ_2）を電源容量１９０の一方の電極として利用できるし、第１例と同様に第１配線層Ｌ１の形成工程にて金属層６１０を形成できるので、電源容量１９０の容量値は後述する第３例に比べると小さいけれども、工程を増やさずに電源容量１９０を形成できる利点がある。
【０１８１】
なお、図示しないが、第１例と第２例を組み合わせて、電源容量１９０の容量値をより大きくするようにしてもよい。
【０１８２】
［電源容量の層構造：第３例］
図９〜図９Ａは、表示パネル部１００内に電源容量１９０を作り込む際の第３例の層構造を説明する図である。ここで、図９は本実施形態の第３例の層構造を示す図であり、図９Ａは第３例を適用しない比較例の層構造を示す図である。第３例（比較例も）では、支持基板１０１としては、ステンレス鋼ＳＵＳなどの導体基板を使用する。
【０１８３】
図９に示すように、第３例は、支持基板１０１である導体基板（この例ではＳＵＳ基板）の全面に絶縁膜６２０を積層し、その上に金属層６２２が成膜され、その上に無機絶縁膜６２４が成膜され、その上に画素アレイ部１０２用の素子形成層５００が形成される構造となっている。絶縁膜６２０はたとえば、静電チャックで密着させるべく、支持基板１０１側が有機絶縁膜６２０ａで、金属層６２２側が無機絶縁膜６２０ｂとなっている。
【０１８４】
金属層６２２は、カソード共通配線１２７Ｋと図示しない適当な箇所にて電気的に接続する。支持基板１０１は、装置全体の基準点（たとえば接地）と図示しない適当な箇所にて電気的に接続する。ＳＵＳ基板である支持基板１０１の電位は基準点電位（たとえば接地電位）とされる。
【０１８５】
各導体（この例では金属層６２２と支持基板１０１であるＳＵＳ基板）の対向間隔ｔ_3、対向面積Ａ_3、導体間の物質（この例では絶縁膜６２０）の比誘電率ε_3としたとき、Ｃ_3＝ε_3・Ａ_3／ｔ_3で規定される容量が形成される。これに対し、図９Ａに示すように、比較例では、金属層６２２と無機絶縁膜６２４が設けられていないので、電源容量１９０は形成されない。
【０１８６】
第３例の場合、表示パネル部１００の全面で電源容量１９０を形成する構成であるので、第１例や第２例と比べると、電源容量１９０の容量値を大きくできる利点がある。
【０１８７】
図示しないが、支持基板１０１として、ガラス基板などの非金属（非導体）基板を使用する場合は、非金属基板上に金属層を設けて、非金属基板と金属層で実質的に導体基板としてから、第３例の手法を適用してもよい。こうすることで、非金属基板を使用する場合でも、第１例や第２例と比べて、電源容量１９０の容量値を大きくできる利点がある。
【０１８８】
［電源容量の層構造：第４例と第５例］
図１０は、表示パネル部１００内に電源容量１９０を作り込む際の第４例の層構造を説明する図である。同様に、図１０Ａは、その第５例の層構造を説明する図である。
【０１８９】
図では表示パネル部１００の全面で電源容量１９０を形成する構成になっているが、画素（画素アレイ部１０２）内のみや周辺部のみといったように、部分的に第３例と同様の層構造の電源容量１９０を形成してもよい。
【０１９０】
たとえば、図１０に示す第４例は、画素アレイ部１０２内のみに電源容量１９０用の容量を第３例と同様の層構造で形成したものである。第１例と似通っており、画素間の補助配線５１５と接続されるカソードコンタクトKCの部分を利用して電源容量１９０用の層構造を設ける態様である。
【０１９１】
図示のように、支持基板１０１のカソードコンタクトパッドＣＰｋ_1と対向する部分の絶縁膜６２０上に、金属層６２２が成膜され、金属層６２２を覆うように全面に亘って無機絶縁膜６２４が成膜され、その上に画素アレイ部１０２用の素子形成層５００が形成される構造である。金属層６２２は、カソードコンタクトパッドＣＰｋ_1を介してカソード共通配線１２７Ｋと電気的に接続する。金属層６２２と金属製の支持基板１０１との間で電源容量１９０用の容量を形成するようにしている。
【０１９２】
図１０Ａに示す第５例は、周辺部のみに電源容量１９０用の容量を第３例と同様の層構造で形成したものである。第２例と似通っており、画素アレイ部１０２の全体を取り囲むように配置された補助配線５１５と接続されるカソードコンタクトKCの部分を利用して電源容量１９０用の層構造を設ける態様である。
【０１９３】
図示のように、カソードコンタクトパッドＣＰｋ_2と対向する部分の絶縁膜６２０上に、金属層６２２が成膜され、金属層６２２を覆うように全面に亘って無機絶縁膜６２４が成膜され、その上に画素アレイ部１０２用の素子形成層５００が形成される構造である。金属層６２２は、カソードコンタクトパッドＣＰｋ_2を介してカソード共通配線１２７Ｋと電気的に接続する。金属層６２２と金属製の支持基板１０１との間で電源容量１９０用の容量を形成するようにしている。図示しないが、第４例と第５例を組み合わせて、電源容量１９０の容量値をより大きくするようにしてもよい。
【０１９４】
［電源容量の層構造：第６例と第７例］
図１０Ｂは、表示パネル部１００内に電源容量１９０を作り込む際の第６例の層構造を説明する図である。同様に、図１０Ｃは、その第７例の層構造を説明する図である。
【０１９５】
第６例は第４例に対する変形例であり、第７例は第５例に対する変形例であり、何れも、金属層６２２を設けずに、カソードコンタクトパッドＣＰｋ_1やカソードコンタクトパッドＣＰｋ_2と金属製の支持基板１０１との間で直接に電源容量１９０用の容量を形成する。つまり、絶縁膜６２０を挟んでカソードコンタクトパッドＣＰｋ_1，ＣＰｋ_2と対向させるだけでもＳＵＳなどの金属製の支持基板１０１との間で容量を形成している。
【０１９６】
第４例と第５例の層構造の場合、第６例や第７例と比べて層構造は複雑になるが、金属層６２２の面積を調整することで、金属製の支持基板１０１（ＳＵＳ基板など）との間に形成される電源容量１９０用の容量の大きさを制御することができる。一方、第６例と第７例の層構造の場合は、第４例や第５例と比べて層構造は簡単になるが、電源容量１９０用の容量の大きさを制御することはできない。
【０１９７】
以上のように、第１例〜第７例の何れでも、カソード電位Ｖcathを供給するカソード電源１８０に対して並列に電源容量１９０を接続した構成となるため、信号線や走査線などの電位変動の影響を受け難くなり、カソード電位Ｖcathを安定化することができる。そして、このような仕組みを適用することで、カソード電位Ｖcathの変動に起因する表示むらの起きない有機ＥＬ表示装置１を実現できる。特に、支持基板１０１が導体基板であるのか非金属基板であるのかを問わず、第３例のように表示パネル部１００の全面に電源容量１９０を形成すれば、電源容量１９０の容量値を大きくすることができる。
【０１９８】
＜電子機器＞
以上説明した本実施形態の有機ＥＬ表示装置１を始めとする本実施形態のカソード電位変動対策を適用した表示装置は、電子機器に入力された映像信号、もしくは、電子機器内で生成した映像信号を、画像もしくは映像として表示するあらゆる分野の電子機器の表示装置に適用できる。一例として、図１１〜図１１Ｂに示す様々な電子機器、たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなどの表示装置に適用できる。
【０１９９】
なお、表示装置は、封止された構成のモジュール形状のものをも含むものとする。表示モジュールには、外部から画素アレイ部への信号などを入出力するための回路部やＦＰＣなどが設けられていてもよい。
【０２００】
以下に、本実施形態のカソード電位変動対策を適用した表示装置が搭載される電子機器の具体例について説明する。
【０２０１】
図１１（１）は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるテレビジョンセットの外観を示す斜視図である。テレビジョンセットは、フロントパネル９０２やフィルターガラス９０３などから構成される映像表示画面部９０１を含み、映像表示画面部９０１として本実施形態による表示装置を用いることにより作製される。
【０２０２】
図１１（２）は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるデジタルカメラの外観を示す斜視図であり、図１１（２−１）は表側から見た斜視図、図１１（２−２）は裏側から見た斜視図である。デジタルカメラは、フラッシュ用の発光部９１１、表示部９１２、メニュースイッチ９１３、シャッターボタン９１１４などを含み、その表示部９１２として本実施形態による表示装置を用いることにより作製される。
【０２０３】
図１１Ａ（１）は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるノート型パーソナルコンピュータの外観を示す斜視図である。ノート型パーソナルコンピュータは、本体９２１に、文字や図形などを入力するとき操作されるキーボード１２２、画像を表示する表示部９２３などを含み、その表示部９２３として本実施形態による表示装置を用いることにより作製される。
【０２０４】
図１１Ａ（２）は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるビデオカメラの外観を示す斜視図である。ビデオカメラは、本体部９３１、前方を向いた側面に被写体撮影用のレンズ９３２、撮影時のスタート／ストップスイッチ９３３、表示部９３４などを含み、その表示部９３４として本実施形態による表示装置を用いることにより作製される。
【０２０５】
図１１Ｂは、本実施形態のカソード電位変動対策を適用した表示装置が搭載される携帯電話機（携帯端末装置の一例）を示す外観図である。図１１Ｂ（１）は開いた状態での正面図、図１１Ｂ（２）はその側面図、図１１Ｂ（３）は閉じた状態での正面図、図１１Ｂ（４）は左側面図、図１１Ｂ（５）は右側面図、図１１Ｂ（６）は上面図、図１１Ｂ（７）は下面図である。携帯電話機は、上側筐体９４１、下側筐体９４２、連結部９４３（ここではヒンジ部）、ディスプレイ９４４、サブディスプレイ９４５、ピクチャーライト９４６、カメラ９４７などを含んでいる。ディスプレイ９４４やサブディスプレイ９４５として本実施形態による表示装置を用いることにより本例の携帯電話機が作製される。
【０２０６】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０２０７】
また、前記の実施形態は、クレーム（請求項）に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０２０８】
＜画素回路の変形例＞
たとえば、画素回路Ｐの側面からの変更が可能である。たとえば、回路理論上は「双対の理」が成立するので、画素回路Ｐに対しては、この観点からの変形を加えることができる。この場合、図示を割愛するが、先ず、前述の実施形態に示した画回路Ｐがｎ型の駆動トランジスタ１２１を用いて構成しているのに対し、ｐ型の駆動トランジスタ１２１を用いて画素回路Ｐを構成する。これに合わせて映像信号Ｖsig のオフセット電位Ｖofs に対する信号振幅ΔＶinの極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加える。
【０２０９】
このような双対の理を適用して駆動トランジスタ１２１をｐ型にした変形例の有機ＥＬ表示装置においても、ｎ型の駆動トランジスタ１２１にした有機ＥＬ表示装置と同様に、閾値補正動作、移動度補正動作、およびブートストラップ動作を実行することができるし、カソード電位を基準電位と異なるようにした場合のカソード電位変動対策を適用することができる。
【０２１０】
なお、ここで説明した画素回路Ｐの変形例は、前記実施形態に示した構成に対して「双対の理」に従った変更を加えたものであるが、回路変更の手法はこれに限定されるものではない。閾値補正動作を実行するに当たり、書込走査部１０４での走査に合わせて各水平周期内でオフセット電位Ｖofs と信号電位Ｖin（＝Ｖofs ＋ΔＶin）で切り替わる映像信号Ｖsig が映像信号線１０６HSに伝達されるように駆動を行ない、閾値補正の初期化動作のために駆動トランジスタ１２１のドレイン側（電源供給側）を第１電位と第２電位とでスイッチング駆動を行なうものである限り、画素回路Ｐを構成するトランジスタ数は問わない。さらに、カソード電位を基準電位と異なるようにした場合にカソード電位が不安定になるという課題を持つ限り、画素回路Ｐを構成するトランジスタ数や保持容量数は不問であり、たとえばトランジスタ数が３個以上であってもよく、それらの全てに、前述の本実施形態のカソード電位変動対策を適用することができる。
【０２１１】
また、閾値補正動作を実行するに当たり、オフセット電位Ｖofs と信号電位Ｖinを駆動トランジスタ１２１のゲートに供給する仕組みとしては、前記実施形態の２ＴＲ構成のように映像信号Ｖsig で対処することに限らず、たとえば、特開２００６−２１５２１３号公報に記載のように、別のトランジスタを介して供給する仕組みを採ることもできる。
【０２１２】
これらの変形例においても、カソード電位を基準電位と異なるようにした場合にカソード電位が不安定になり表示品位を低下させてしまう現象を、表示パネル部１００内に電源容量１９０を作り込むことで解消する（カソード電位変動対策を図る）という本実施形態の思想を適用することができる。
【符号の説明】
【０２１３】
１…有機ＥＬ表示装置、１００…表示パネル部、１０１…支持基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線、１０６…水平駆動部、１０６HS…映像信号線、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、２００…駆動信号生成部、３００…映像信号処理部、６１０，６１２，６２２…金属層、６２０…絶縁膜、Ｐ…画素回路
【技術分野】
【０００１】
本発明は、表示素子（電気光学素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置、表示装置を具備する電子機器、表示装置の駆動方法に関する。より詳細には、駆動トランジスタの特性ばらつきによる輝度変化の抑制技術に関する。
【背景技術】
【０００２】
画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
ところで、電気光学素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるもの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。
【０００４】
このため、近年、画素内部の発光素子に供給する画素信号を、同様に画素内部に設けた能動素子、たとえば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)をスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。
【０００５】
電気光学素子で表示を行なう際には、映像信号線を介して供給される入力画像信号をスイッチングトランジスタ（サンプリングトランジスタと称する）で駆動トランジスタのゲート（制御入力端子）に設けられた保持容量（画素容量とも称する）に取り込み、取り込んだ入力画像信号に応じた駆動信号を電気光学素子に供給する。
【０００６】
電気光学素子として液晶表示素子を用いる液晶表示装置では、液晶表示素子が電圧駆動型の素子であることから、保持容量に取り込んだ入力画像信号に応じた電圧信号そのもので液晶表示素子を駆動する。これに対して、電気光学素子として有機ＥＬ素子などの電流駆動型の素子を用いる表示装置では、保持容量に取り込んだ入力画像信号に応じた駆動信号（電圧信号）を駆動トランジスタで電流信号に変換して、その駆動電流を有機ＥＬ素子などに供給する。
【０００７】
ここで、電気光学素子を駆動する能動素子（駆動トランジスタ）の閾値電圧や移動度あるいは電気光学素子の特性がプロセス変動や環境によってばらついてしまうことが知られている。このため、表示装置の画面全体に亘って表示輝度を均一に制御するため、各画素回路内で上述した駆動用の能動素子や電気光学素子の特性変動に起因する輝度変動を補正するための仕組み（駆動信号を一定に維持する駆動信号一定化処理技術）が種々検討されている（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０３３１９３号公報
【０００９】
たとえば、特許文献１に記載の仕組みでは、有機ＥＬ素子用の画素回路として、駆動トランジスタの閾値電圧にばらつきや経時変化があった場合でも駆動電流を一定にするための閾値補正機能や、駆動トランジスタの移動度にばらつきや経時変化があった場合でも駆動電流を一定にするための移動度補正機能や、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にするためのブートストラップ機能が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、保持容量や電気光学素子の寄生容量が十分に確保されてないと、移動度補正期間中に電気光学素子の駆動トランジスタとは反対側の基準端子の電位が電気光学素子の閾値を越えてしまい十分な移動度補正がかからない。その結果、駆動トランジスタの移動度のばらつきや変動による輝度変化を抑制することが不十分となり、これが画素ごとにばらつくと表示むらを引き起こす。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、移動度補正をより適切に実行できるようにすることで、駆動トランジスタの移動度のばらつきや変動に起因する輝度変化をより適切に抑制することの可能な仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は先ず、駆動信号を生成する駆動トランジスタ、駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および信号振幅に応じた情報を保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置された表示パネル部を備える。
【００１３】
そして、本発明は、電気光学素子の駆動トランジスタとは反対側の基準端子には装置全体の基準点の電位とは異なる電位を電源から供給する。さらに、表示パネル部内において、基準端子と基準点との間には、表示パネル部の層構造を使用して、基準端子の電位を安定化させる容量が形成されたものとする。
【００１４】
本発明では先ず、基準端子に基準点の電位とは異なる電位を電源から供給することで、移動度補正期間中に基準端子の電位が電気光学素子の閾値を越えないようにする。ただしこのままでは、基準端子の電位の安定性が問題となる。そこで、本発明では、表示パネル部内の層構造を利用して基準端子と基準点との間に容量を形成する。こうすることで、その他のデカップリング容量を設けなくても、基準端子に電位を供給する電源に対して並列に容量を電気回路的に接続した構成とすることができる。
【発明の効果】
【００１５】
本発明の一態様によれば、基準端子に基準点の電位とは異なる電位を供給できるし、基準端子に電位を供給する電源に対して並列に容量を接続した回路構成にできるので、基準端子の電位を安定化することができる。その結果、移動度補正をより適切に実行でき、駆動トランジスタの特性ばらつきによる輝度変化をより適切に抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】ＣＯＧ搭載構成の表示装置の概略を示すブロック図である。
【図１Ａ】周辺回路パネル外配置構成の表示装置の概略を示すブロック図である。
【図２】本実施形態の画素回路を説明する図である。
【図２Ａ】比較例の画素回路を説明する図である。
【図３】画素回路の駆動タイミングを説明するタイミングチャートである。
【図４】移動度補正の問題点とその対策手法を説明する図である。
【図５】画素アレイ部の実装例の全体概要を説明する図である。
【図６】有機ＥＬ素子の下部電極と補助配線の第１例のレイアウト図である。
【図６Ａ】有機ＥＬ素子の下部電極と補助配線の第２例のレイアウ図である。
【図７】一般的な有機ＥＬ表示装置における１画素分の電極構造の平面図である。
【図７Ａ】一般的な有機ＥＬ表示装置における１画素分の電極構造の断面図である。
【図８】電源容量の第１例の層構造を説明する図である。
【図８Ａ】電源容量の第２例の層構造を説明する図である。
【図９】電源容量の第３例の層構造を説明する図である。
【図９Ａ】第３例に対する比較例の層構造を説明する図である。
【図１０】電源容量の第４例の層構造を説明する図である。
【図１０Ａ】電源容量の第５例の層構造を説明する図である。
【図１０Ｂ】電源容量の第６例の層構造を説明する図である。
【図１０Ｃ】電源容量の第７例の層構造を説明する図である。
【図１１】本実施形態が適用される電子機器の一例を示す図（その１）である。
【図１１Ａ】本実施形態が適用される電子機器の一例を示す図（その２）である。
【図１１Ｂ】本実施形態が適用される電子機器の一例を示す図（その３）である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００１８】
説明は以下の順序で行なう。
１．基本概念（表示装置の概要、画素駆動の基本、カソード電位安定化）
２．表示装置の全体概要
３．画素回路
４．画素回路の動作
５．移動度補正の問題点と対策
６．表示パネル部内の電源容量の形成方法（実装例の全体概要、補助配線のレイアウト、電極の層構造、電源容量の層構造（第１例〜第７例）
７．電子機器
【００１９】
＜基本概念＞
［表示装置の概要］
先ず、電気光学素子を備えた表示装置の概要について説明する。表示装置は、複数の画素を備えている。各画素は、発光部を具備した発光素子（電気光学素子の一例）とその駆動回路を備える。発光部として、たとえば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部などを用いることができる。
【００２０】
以下に説明する例にあっては、発光素子は、有機エレクトロルミネッセンス発光部を備えている。より具体的には、発光素子は、駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬＰ）が積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。有機ＥＬ素子の発光部は、たとえば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極などの周知の構成、構造を有する。
【００２１】
表示装置は、少なくとも、信号電位を画素回路Ｐに供給する水平駆動部（信号出力回路）、水平駆動部から供給された信号電位を駆動トランジスタのゲートに供給する走査を行なう書込走査部と、画素回路Ｐが配列される画素アレイ部を備える。
【００２２】
画素アレイ部は、第１の方向（たとえば水平方向）にＨ個、第１の方向とは異なる第２の方向（具体的には、第１の方向に直交する方向、たとえばは垂直方向）にＶ個、合計Ｈ×Ｖ個の２次元マトリクス状に配列された発光素子、書込走査部に接続され第１の方向に延びるＶ本の書込走査線、水平駆動部に接続され第２の方向に延びるＨ本の映像信号線（データ線）を備える。水平駆動部、書込走査部、画素アレイ部の構成、構造は、周知の構成、構造とすることができる。
【００２３】
発光部（発光素子）を駆動するための駆動回路（画素回路）として各種の回路がある。たとえば、公知のものとしては、５トランジスタ／１容量部から基本的に構成された駆動回路（５Ｔｒ／１Ｃ駆動回路）、４トランジスタ／１容量部から基本的に構成された駆動回路（４Ｔｒ／１Ｃ駆動回路）、３トランジスタ／１容量部から基本的に構成された駆動回路（３Ｔｒ／１Ｃ駆動回路）、２トランジスタ／１容量部から基本的に構成された駆動回路（２Ｔｒ／１Ｃ駆動回路）がある。
【００２４】
トランジスタとしては、最低限の構成として、発光素子を駆動する駆動トランジスタと書込走査部によりスイッチング駆動されるサンプリングトランジスタ（書き込みトランジスタ）を備える。本実施形態では、ブートストラップ機能を実現するべく、容量部は駆動トランジスタのゲートとソースの間に接続する。
【００２５】
駆動トランジスタのゲート、サンプリングトランジスタのソース／ドレイン領域、容量部の一方の端子の接続点を第１ノードとし、駆動トランジスタのソース、発光素子の一方の端子、容量部の他方の端子の接続点を第２ノードとする。
【００２６】
カラー表示対応とする場合、典型的には、１つの画素回路は、３つの副画素（赤色を発光する赤色発光副画素、緑色を発光する緑色発光副画素、青色を発光する青色発光副画素）で構成する。
【００２７】
［画素駆動の基本］
以下の説明において、各画素を構成する発光素子は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。すなわち、第ｖ行目（ただし、ｖ＝１，２，３，…，Ｖ）に配列された（Ｖ／３）個の画素、より具体的には、Ｖ個の副画素のそれぞれを構成する発光素子が同時に駆動される。換言すれば、１つの行を構成する各発光素子にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。なお、１つの行を構成する各画素について映像信号を書き込む処理は、全ての画素について同時に映像信号を書き込む処理（以下、単に、同時書込み処理と記す場合がある）であってもよいし、画素ごとに順次映像信号を書き込む処理（以下、単に、順次書込み処理と記す場合がある）であってもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
【００２８】
原則として、第ｖ行目、第ｈ列（ｈ＝１，２，３，…，Ｈ）に位置する発光素子に関する駆動、動作を説明するが、以下では第（ｈ，ｖ）番目の発光素子あるいは第（ｈ，ｖ）番目の副画素と記す。そして、第ｖ行目に配列された各発光素子の水平走査期間（第ｖ番目の水平走査期間）が終了するまでに、各種の処理（閾値電圧キャンセル処理、書込み処理、移動度補正処理）が行なわれる。書込み処理や移動度補正処理は、第ｖ番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値電圧キャンセル処理やこれに伴う前処理を第ｖ番目の水平走査期間より先行して行なうことができる。
【００２９】
そして、各種の処理が全て終了した後、第ｖ行目に配列された各発光素子を構成する発光部を発光させる。各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間（たとえば、所定の行数分の水平走査期間）が経過した後に発光部を発光させてもよい。この所定の期間は、表示装置の仕様や駆動回路の構成などに応じて、適宜設定することができる。以下の説明においては、説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。そして、第ｖ行目に配列された各発光素子を構成する発光部の発光は、第（ｖ＋ｖ'）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。
【００３０】
「ｖ」は、表示装置の設計仕様によって決定される。すなわち、ある表示フレームの第ｖ行目に配列された各発光素子を構成する発光部の発光は、第（ｖ＋ｖ'−１）番目の水平走査期間まで継続される。一方、第（ｖ＋ｖ'）番目の水平走査期間の始期から、次の表示フレームにおける第ｖ番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第ｖ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間（非発光期間）を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより優れたものとすることができる。
【００３１】
ただし、各副画素（発光素子）の発光状態／非発光状態は、以上に説明した状態に限定するものではない。また、水平走査期間の時間長は、（１／ＦＲ）×（１／Ｖ）秒未満の時間長である。（ｖ＋ｖ'）の値がＶを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。
【００３２】
駆動回路の構成に拘わらず、発光部の駆動方法は、たとえば、以下の通りとする。
【００３３】
ａ）第１ノードと第２ノードとの間の電位差が、駆動トランジスタの閾値電圧を越え、かつ、第２ノードと発光部に備えられたカソード電極との間の電位差が、発光部の閾値電圧を越えないように、第１ノードに第１ノード初期化電圧を印加し、第２ノードに第２ノード初期化電圧を印加する前処理を行なう。この工程を前処理工程という。この前処理工程は、放電工程と初期化工程に区別することもある。
【００３４】
ｂ）第１ノードの電位を保った状態で、第１ノードの電位から駆動トランジスタ閾値電圧を減じた電位に向かって、第２ノードの電位を変化させる閾値電圧キャンセル処理を行なう。この工程を閾値電圧補正工程という。
【００３５】
ｃ）書込走査線からの信号によりオン状態とされたサンプリングトランジスタを介して、映像信号線から映像信号を第１ノードに印加する書込み処理を行なう。この工程を信号書込み工程という。
【００３６】
ｄ）書込走査線からの信号によりサンプリングトランジスタをオフ状態とすることにより第１ノードを浮遊状態とし、第１ノードと第２ノードとの間の電位差の値に応じた電流を駆動トランジスタにより発光部に流すことにより発光部を駆動する。この工程を発光工程という。
【００３７】
閾値電圧補正工程と信号書込み工程との間には、さらに移動度補正工程を追加する態様もあり、また、移動度補正工程を信号書込み工程と同時に行なう態様もある。
【００３８】
ここで、閾値電圧補正工程において、第１ノードの電位から駆動トランジスタの閾値電圧を減じた電位に向かって、第２ノードの電位を変化させる閾値電圧キャンセル処理を行なう。より具体的には、第１ノードの電位から駆動トランジスタの閾値電圧を減じた電位に向かって第２ノードの電位を変化させるために、前処理工程における第２ノードの電位に駆動トランジスタの閾値電圧を加えた電圧を超える電圧を、駆動トランジスタの一方のソース／ドレイン領域に印加する。
【００３９】
定性的には、閾値電圧キャンセル処理において、第１ノードと第２ノードとの間の電位差（換言すれば、駆動トランジスタのゲートとソースとの間の電位差）が駆動トランジスタの閾値電圧に近づく程度は、閾値電圧キャンセル処理の時間により左右される。したがって、たとえば閾値電圧キャンセル処理の時間を充分長く確保した形態にあっては、第２ノードの電位は第１ノードの電位から駆動トランジスタの閾値電圧を減じた電位に達する。そして、第１ノードと第２ノードとの間の電位差は駆動トランジスタの閾値電圧に達し、駆動トランジスタはオフ状態となる。一方、たとえば閾値電圧キャンセル処理の時間を短く設定せざるを得ない形態にあっては、第１ノードと第２ノードとの間の電位差が駆動トランジスタの閾値電圧より大きく、駆動トランジスタはオフ状態とはならない場合がある。閾値電圧キャンセル処理の結果として、必ずしも駆動トランジスタがオフ状態となることを要しない。
【００４０】
［カソード電位安定化］
本実施形態の画素駆動手法にあっては、移動度補正を確実に行なうべく、電気光学素子（有機ＥＬ素子）の駆動トランジスタとは反対側の基準端子の電位（基準端子電位、たとえばカソード電位）を装置全体の基準点の電位（基準点電位、たとえば接地電位）よりも数ボルト程度大きい（表示時の駆動トランジスタのドレイン電位が正電位の場合は「高い」）電位にする。加えて、この場合の基準端子電位を安定にするべく、画素アレイ部内において、基準端子と基準点との間に、電源容量（いわゆるデカップリングコンデンサ）を設ける。こうすることで、基準端子電位が安定になるため、信号線や走査線と言った他の電位変動の影響を受け難くなり、基準端子電位を基準点電位と異なるようにしても、表示品位を良好に維持することができる。
【００４１】
ここで、本実施形態では、電源容量を表示パネル部内の層構造を工夫することで構成する。このとき、電源容量を表示パネル部内に如何様にして作り込むかが問題となる。本実施形態では、たとえば、カソード配線の低抵抗化を目的として設けられる補助電極と対向するように金属層を設けて容量を形成する。あるいは、導体基板（非金属基板に金属層を設けて実質的に導体基板とする場合でもよい）と対向するように金属層を設けて容量を形成し、金属層はカソード電極に接続する。その容量は、パネル全面に形成してもよいし、パネルに部分的に形成してもよい。部分的な容量形成の意義は、信号線や制御線などの不必要な（好ましくない）箇所に容量を作らないようにすることに意義がある。
【００４２】
＜表示装置の全体概要＞
図１および図１Ａは、表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで、図１はＣＯＧ実装技術により画素アレイ部が搭載された所定の材料の基板上に制御部用の半導体チップを直接実装するＣＯＧ搭載構成の場合を示す。図１Ａは表示パネル部には画素アレイ部を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部を搭載する周辺回路パネル外配置構成（表示モジュール）の場合を示す。基板材料としては、たとえばガラスなどの非金属のもの（導体でないもの）とステンレス鋼（ＳＵＳ：Stainless Used Steel）などの基板全体が導電性を持っているものの何れでも使用できる。
【００４３】
本実施形態では、たとえば画素の表示素子（電気光学素子）として有機ＥＬ素子を、能動素子として薄膜トランジスタ（ＴＦＴ）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に説明する。このような有機ＥＬ表示装置は、半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤーやその他の電子機器の表示部に利用される。
【００４４】
なお、以下においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する表示素子の全てに、後述する実施形態が同様に適用できる。
【００４５】
図１および図１Ａに示すように、有機ＥＬ表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００と、映像信号処理部３００を備えている。駆動信号生成部２００と映像信号処理部３００とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵されている。
【００４６】
パネル型の表示装置では、ＴＦＴや電気光学素子などの画素回路を構成する素子を行列状に配置した画素アレイ部１０２と、画素アレイ部１０２の周辺に配置され、各画素回路Ｐを駆動するための走査線と接続された走査部（水平駆動部や垂直駆動部）を主要部とする制御部１０９と、制御部１０９を動作させるための各種の信号を生成する駆動信号生成部２００や映像信号処理部３００を備えて装置の全体が構成されるのが一般的である。
【００４７】
一方、製品形態としては、画素アレイ部１０２と制御部１０９を同一の支持基板１０１上に搭載した表示パネル部１００と駆動信号生成部２００や映像信号処理部３００を別体としつつ、図示のように、これら全てを備えたモジュール（複合部品）形態の有機ＥＬ表示装置１として提供されることに限らない。表示パネル部１００には画素アレイ部１０２を搭載し、この表示パネル部１００のみで有機ＥＬ表示装置１として提供することも可能である。この場合、表示パネル部１００のみで構成された有機ＥＬ表示装置１とは別基板（たとえばフレキシブル基板）上に制御部１０９や駆動信号生成部２００や映像信号処理部３００などの周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）とする。
【００４８】
表示エリアとなる画素アレイ部１０２と制御部１０９とを同一の支持基板１０１上に搭載して表示パネル部１００を構成するパネル上配置構成の場合、画素アレイ部１０２のＴＦＴを生成する工程にて同時に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部３００も）用の各ＴＦＴを生成する仕組み（ＴＦＴ一体構成と称する）と、ＣＯＧ（Chip On Glass ）実装技術により画素アレイ部１０２が搭載された支持基板１０１上に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部３００も）用の半導体チップを直接実装する仕組み（ＣＯＧ搭載構成と称する）をとってもよい。
【００４９】
図１に示すＣＯＧ搭載構成の有機ＥＬ表示装置１Ａの場合、表示パネル部１００は、支持基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２が配置され、さらに画素回路Ｐを垂直方向に走査する垂直駆動部１０３、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６がＣＯＧ実装技術により搭載され、さらに、外部接続用の端子部（パッド部）１０８が表示パネル部１００の一辺の端部に配置されている。なお、必要に応じて、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部がＣＯＧ実装技術により搭載されることもある。
【００５０】
垂直駆動部１０３はたとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部１０５（ドライブスキャナＤＳ；Drive Scan）を有する。画素アレイ部１０２はたとえば、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００５１】
垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成され、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路として機能するようになっている。制御部１０９は、画素アレイ部１０２の画素回路Ｐに信号を供給する信号号供給用の回路である。
【００５２】
図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部および走査線が設けられることもある。
【００５３】
このように、実装状態では、垂直駆動部１０３や水平駆動部１０６などの周辺駆動回路が、画素アレイ部１０２と同一の支持基板１０１上に搭載された構成となっている。図示した例では、制御部１０９を構成する書込走査部１０４、駆動走査部１０５、および水平駆動部１０６を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載する例を示しており、このことを図からも明らかにするべく、制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）を点線で示している。また、ＣＯＧ搭載時に表示パネル部１００上の配線との接続をとるための電気的接続端子PAD1（Contact Pad ）を模式的に示している。
【００５４】
ＣＯＧ実装技術により表示パネル部１００に制御部１０９などのＩＣチップ（ＩＣ：Integrated Circuit）を実装する方法としては、たとえば、電気的接合端子（バンプ）に電解めっきによる金バンプを使用し、表示パネル部１００上の電極へＡＣＦ（Anisotropic Conductive Film ）により実装する手法が知られている。もちろん、これ以外の手法を適用してもよい。
【００５５】
図１に示す例は、パルス信号を表示パネル部１００の外部から端子部１０８を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載してもよい。
【００５６】
端子部１０８には、有機ＥＬ表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。同様に、映像信号処理部２２０から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｇ，Ｂが供給される。
【００５７】
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。
【００５８】
端子部１０８の各端子は、信号線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００５９】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるともに、列ごとに信号線が配線された構成となっている。
【００６０】
たとえば、画素アレイ部１０２には、画素アレイ部１０２には、垂直走査側の各走査線１０４WS，１０５DSL と水平走査側の走査線である映像信号線（データ線）１０６HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００６１】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００６２】
書込走査部１０４と駆動走査部１０５は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する、すなわち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。
【００６３】
水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを列単位で選択する、すなわち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００６４】
本実施形態の有機ＥＬ表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、あるいは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００６５】
製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の有機ＥＬ表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置として提供することも可能であるし、画素アレイ部１０２のみで表示装置として提供してもよい。
【００６６】
たとえば、有機ＥＬ表示装置１は、封止された構成のモジュール形状のものをも含む。たとえば、図１Ａに示す有機ＥＬ表示装置１Ｂのように、周辺回路パネル外配置構成の場合が該当する。この場合、画素アレイ部１０２に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部１００のみでなる表示モジュールとして構成される。透明な対向部には、表示層（本例であれば有機層やその両側の電極層）、カラーフィルタ、保護膜、遮光膜などが設けられる。
【００６７】
図１Ａに示す周辺回路パネル外配置構成の場合、画素アレイ部１０２の他に、回路部材を搭載したＦＰＣ（フレキシブルプリントサーキット）との間で、各種方式で接続をとる際の外部接続端子となる電気的接続端子PAD2が表示パネル部１００の辺縁に設けられる。ＦＰＣに搭載される回路部材としては、たとえば、外部から画素アレイ部１０２への映像信号Ｖsig や各種の駆動パルスを入出力するための回路部（垂直駆動部１０３や水平駆動部１０６に相当するものやその出力ドライバなど）が該当する。
【００６８】
接続方式としては、たとえばＴＣＰ（Tape Carrier Package）方式やＣＯＦ（Chip On Flexible）方式をとることが考えられる。ＴＣＰはフレキシブル・テープにドライバＬＳＩ（Large Scale Integrated Circuit）をボンディングで搭載したものの呼称であり、その手法は通常ＴＡＢ（Tape Automated Bonding）が用いられる。因みに図１ＡではＣＯＦ方式の例で示している。その他の点は基本的には、ＣＯＧ搭載構成の場合と同様である。
【００６９】
図１および図１Ａでは、画素アレイ部１０２の一方側にのみ垂直駆動部１０３の各要素（書込走査部１０４や駆動走査部１０５）を配置する構成を示しているが、これらを画素アレイ部１０２を挟んで左右両側に配置する構成を採ってもよい。同様に、図１および図１Ａでは、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、これらを画素アレイ部１０２を挟んで上下両側に配置する構成を採ってもよい。
【００７０】
制御部１０９の実装形態に関しては、図１ではパネル上配置構成の一例としてＣＯＧ搭載構成の場合を示し、図１Ａでは周辺回路パネル外配置構成の場合を示したが、パネル上配置構成としてはＣＯＧ搭載構成に限らずＴＦＴ一体構成の場合であってもよい。
【００７１】
垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。
【００７２】
図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部が設けられることもある。
【００７３】
画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００７４】
端子部１０８には、有機ＥＬ表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部３００から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｖsig_Ｇ，Ｖsig_Ｂが供給される。
【００７５】
たとえば、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWSなどのパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH など必のパルス信号が供給される。
【００７６】
端子部１０８の各端子は、配線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００７７】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに垂直走査線が配線されるとともに、列ごとに信号線（水平走査線の一例）が配線された構成となっている。
【００７８】
たとえば、画素アレイ部１０２には、垂直走査側の各走査線（垂直走査線：書込走査線１０４WSおよび電源供給線１０５DSL ）と水平走査側の走査線（水平走査線）である映像信号線（データ線）１０６HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００７９】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００８０】
書込走査部１０４および駆動走査部１０５は、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。水平駆動部１０６は、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００８１】
本実施形態の有機ＥＬ表示装置１は、線順次駆動や面順次駆動あるいはその他の方式での駆動が可能になっており、たとえば、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は行単位で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に、画素アレイ部１０２に書き込む。
【００８２】
水平駆動部１０６は、たとえば、全列の映像信号線１０６HS上に設けられた図示を割愛したスイッチを一斉にオンさせるドライバ回路を備えて構成され、映像信号処理部３００から入力される画素信号を、垂直駆動部１０３によって選択された行の１ライン分の全ての画素回路Ｐに同時に書き込むべく、全列の映像信号線１０６HS上に設けられた図示を割愛したスイッチを一斉にオンさせ、ドライバ回路を経由して水平走査線（映像信号線１０６HS）に映像信号Ｖsig （水平走査信号の一例）が供給される。
【００８３】
垂直駆動部１０３の各部は、論理ゲートの組合せ（ラッチも含む）とドライバ回路によって構成され、論理ゲートにより画素アレイ部１０２の各画素回路Ｐを行単位で選択し、ドライバ回路を経由して垂直走査線に垂直走査信号が供給される。なお、図１では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３を配置する構成を示しているが、画素アレイ部１０２を挟んで左右両側に垂直駆動部１０３を配置する構成を採ることも可能である。同様に、図１では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることも可能である。
【００８４】
＜画素回路＞
図２は、本実施形態の画素回路Ｐを説明する図である。図２Ａは、比較例の画素回路ＰＸを説明する図である。
【００８５】
画素回路Ｐおよび画素回路ＰＸは、ｎ型の駆動トランジスタ１２１を使用する。加えて、有機ＥＬ素子の経時変化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路を備えた点に特徴を有する。さらに、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする機能を備えた点に特徴を有する。
【００８６】
すなわち、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採る。各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン／オフタイミング（スイッチングタイミング）を後述する動作タイミングのように設定する。これにより、有機ＥＬ素子１２７の経時変化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能である。
【００８７】
具体的には、画素回路Ｐおよび画素回路ＰＸは、保持容量１２０、ｎ型の駆動トランジスタ１２１、アクティブＨ（ハイ）の書込駆動パルスWSが供給されるｎ型トランジスタ１２５、電流が流れることで発光する電気光学素子（発光素子）の一例である有機ＥＬ素子１２７を有する。
【００８８】
駆動トランジスタ１２１のゲート（ノードＮＤ１２２）とソースとの間に保持容量１２０が接続され、駆動トランジスタ１２１のソースが直接に有機ＥＬ素子１２７のアノード端に接続されている。有機ＥＬ素子１２７の基準端子の一例であるカソード端は、全画素共通のカソード共通配線１２７Ｋに接続されている。
【００８９】
ここで、図２に示す本実施形態の画素回路Ｐは、全画素共通のカソード共通配線１２７Ｋにカソード電源１８０からカソード電位Ｖcathが供給されるようになっている。これにより、カソード電位Ｖcathは装置全体の基準電位である接地電位GND と異なる値（Ｖcath≧０Ｖ）に設定されている。たとえば、カソード電位Ｖcathは、グランド電位よりも数ボルト（たとえば１Ｖ〜３Ｖ程度）高い電位にする。また、カソード共通配線１２７Ｋと接地電位GND との間には（つまりカソード電源１８０と並列に）、全画素共通の電源容量１９０（いわゆるデカップリング容量）が接続されている。これに対して、図２Ａに示す比較例の画素回路ＰＸは、カソード共通配線１２７Ｋが接地電位GND に接続され、カソード電位Ｖcathが接地電位GND と等しくなっている。
【００９０】
図２では便宜的にカソード電源１８０を表示パネル部１００（特に画素アレイ部１０２）内に示しているが、一般的には表示パネル部１００の外部に設けられ端子を介して電源供給される。もちろん、カソード電源１８０を表示パネル部１００内に配置してもよい。表示パネル部１００の外部にカソード電源１８０を設ける場合は、一般的にその近傍には電源容量１９０とは別のデカップリング容量が設けられ、電源インピーダンスが小さくなるようにされる。カソード電源１８０を設ける意義や、電源容量１９０の表示パネル部１００内での形成方法については後で詳しく説明する。
【００９１】
保持容量１２０は、ブートストラップ容量としても機能するようになっている。すなわち、画素回路Ｐは先ず、保持容量１２０の接続態様に特徴があり、有機ＥＬ素子１２７の経時変化による駆動電流変動を防ぐ回路として、駆動信号一定化回路の一例であるブートストラップ回路を構成する点にある。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処する。
【００９２】
駆動トランジスタ１２１のドレインは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。
【００９３】
具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレインに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと低電圧側の第２電位Ｖcc_Lとを切り替えて供給する電源電圧切替回路を具備している。
【００９４】
第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsig のオフセット電位Ｖofs （基準電位とも称する）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖcc_Lを設定する。なお、オフセット電位Ｖofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【００９５】
サンプリングトランジスタ１２５は、ゲートが書込走査部１０４からの書込走査線１０４WSに接続され、ドレインが映像信号線１０６HSに接続され、ソースが駆動トランジスタ１２１のゲート（ノードＮＤ１２２）に接続されている。そのゲートには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。
【００９６】
サンプリングトランジスタ１２５は、ソースとドレインとを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ１２５としては、ディプレション型およびエンハンスメント型の何れをも使用できる。
【００９７】
＜画素回路の動作＞
図３は、図２に示した画素回路Ｐおよび図２Ａに示した画素回路ＰＸに関する基本的な駆動タイミングを説明するタイミングチャートであり、線順次駆動の場合で示している。タイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。
【００９８】
図３においては、時間軸を共通にして、書込走査線１０４WSの電位変化、電源供給線１０５DSL の電位変化、および映像信号線１０６HSの電位変化を表してある。また、これらの電位変化と並行に、１行分（図では１行目）について駆動トランジスタ１２１のゲート電位Ｖｇおよびソース電位Ｖｓの変化も表してある。
【００９９】
図３では、画素回路Ｐおよび画素回路ＰＸにおいて、閾値補正機能、移動度補正機能、ブートストラップ機能を実現するための基本例を示すもので、閾値補正機能、移動度補正機能、ブートストラップ機能を実現するための駆動タイミングは、図３に示す態様に限らず、様々な変形が可能である。これら様々な変形の駆動タイミングであっても、後述する各実施形態の仕組みを適用できる。
【０１００】
図３に示す駆動タイミングは、線順次駆動の場合であり、書込駆動パルスWS、電源駆動パルスDSL 、映像信号Ｖsig は、１行分を１組とし、各信号のタイミング（特に位相関係）が行単位で独立に制御され、行が代わると１Ｈ（Ｈは水平走査期間）分シフトされる。
【０１０１】
以下では、説明や理解を容易にするため、特段の断りのない限り、書込みゲインが１（理想値）であると仮定し、保持容量１２０に信号振幅ΔＶinの情報を、書き込む、保持する、サンプリングするなどと簡潔に記して説明する。書込みゲインが１未満の場合、保持容量１２０には信号振幅ΔＶinの大きさそのものではなく、信号振幅ΔＶinの大きさに対応するゲイン倍された情報が保持されることになる。信号振幅ΔＶinに対応する保持容量１２０に書き込まれる情報の大きさの割合を、書込みゲインと称する。
【０１０２】
説明や理解を容易にするため、特段の断りのない限り、ブートストラップゲインが１（理想値）であると仮定して簡潔に記して説明する。駆動トランジスタ１２１のゲート・ソース間に保持容量１２０が設けられている場合に、ソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇率をブートストラップゲイン（ブートストラップ動作能力）と称する。
【０１０３】
また、この駆動タイミングでは、映像信号Ｖsig が非有効期間であるオフセット電位Ｖofs にある期間を１水平期間の前半部とし、有効期間である信号電位Ｖin（＝Ｖofs ＋ΔＶin）にある期間を１水平期間の後半部とする。また、映像信号Ｖsig の有効期間と非有効期間を合わせた１水平期間ごとに、閾値補正動作を複数回（図では４回）に亘って繰り返すようにする。
【０１０４】
有機ＥＬ素子１２７の発光期間Ｂ（表示期間）では、電源供給線１０５DSL が第１電位Ｖcc_Hであり、サンプリングトランジスタ１２５がオフした状態である。このとき、駆動トランジスタ１２１は飽和領域で動作するように設定されているため、有機ＥＬ素子１２７に流れる駆動電流Ｉdsは駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsに応じ応じて、式（１）に示される値をとる。
【０１０５】
すなわち、駆動トランジスタ１２１はドレイン・ソース間電圧に関わらず駆動電流Ｉdsが一定となる飽和領域で駆動される。よって、飽和領域で動作するトランジスタのドレイン−ソース間に流れる電流をＩds、移動度をμ、チャネル幅（ゲート幅）をＷ、チャネル長（ゲート長）をＬ、ゲート容量（単位面積当たりのゲート酸化膜容量）をＣox、トランジスタの閾値電圧をＶthとすると、駆動トランジスタ１２１は下記の式（１）に示した値を持つ定電流源となっている。なお、“＾”はべき乗を示す。式（１）から明らかなように、飽和領域ではトランジスタのドレイン電流Ｉdsはゲート・ソース間電圧Ｖgsによって制御され定電流源として動作する。
【０１０６】
【数１】
【０１０７】
非発光期間（消光期間）に入ると、先ず放電期間Ｃでは、電源供給線１０５DSL を第２電位Ｖcc_Lに切り替える。このとき、第２電位Ｖcc_Lが有機ＥＬ素子１２７の閾値電圧ＶthELとカソード電位Ｖcathの和よりも小さいとき、つまり“Ｖcc_L＜ＶthEL＋Ｖcath”であれば、有機ＥＬ素子１２７は消光し、電源供給線１０５DSL が駆動トランジスタ１２１のソース側となる。このとき、有機ＥＬ素子１２７のアノードは第２電位Ｖcc_Lに充電される。つまり、駆動トランジスタ１２１のドレイン（電源供給端）とソース（出力端）との電位を等しくすることで、有機ＥＬ素子１２７を発光状態から消光状態に遷移させる。
【０１０８】
さらに、初期化期間Ｄでは、映像信号線１０６HSがオフセット電位Ｖofs となったときにサンプリングトランジスタ１２５をオンして駆動トランジスタ１２１のゲート電位をオフセット電位Ｖofs とする。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは“Ｖofs −Ｖcc_L”という値をとる。この“Ｖofs −Ｖcc_L”が駆動トランジスタ１２１の閾値電圧Ｖthよりも大きくないと閾値補正動作を行なうことができないために、“Ｖofs −Ｖcc_L＞Ｖth”とする必要がある。
【０１０９】
この後、第１閾値補正期間Ｅ１に入ると、電源供給線１０５DSL を再び第１電位Ｖcc_Hに切り替える。電源供給線１０５DSL （つまり駆動トランジスタ１２１への電源電圧）を第１電位Ｖcc_Hとすることで、有機ＥＬ素子１２７のアノードが駆動トランジスタ１２１のソースとなり駆動トランジスタ１２１から駆動電流Ｉdsが流れる。有機ＥＬ素子１２７の等価回路はダイオードと容量で表されるため、有機ＥＬ素子１２７のカソード電位Ｖcathに対するアノード電位をＶelとしたとき、“Ｖel≦Ｖcath＋ＶthEL”である限り、換言すれば、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さい限り、駆動トランジスタ１２１の駆動電流Ｉdsは保持容量１２０と有機ＥＬ素子１２７の寄生容量Ｃelを充電するために使われる。このとき、有機ＥＬ素子１２７のアノード電位Ｖelは時間とともに上昇してゆく。
【０１１０】
一定時間経過後、サンプリングトランジスタ１２５をオフする。このとき、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsが閾値電圧Ｖthよりも大きいと（つまり閾値補正が完了していないと）、駆動トランジスタ１２１の駆動電流Ｉdsは保持容量１２０を受電するように流れ続け、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは上昇してゆく。このとき、有機ＥＬ素子１２７には逆バイアスがかかっているため、有機ＥＬ素子１２７が発光することはない。
【０１１１】
第２閾値補正期間Ｅ２に入ると、再び映像信号線１０６HSがオフセット電位Ｖofs となったときにサンプリングトランジスタ１２５をオンして駆動トランジスタ１２１のゲート電位をオフセット電位Ｖofs として、再度閾値補正動作を開始する。この動作を繰り返すことで、最終的に、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは閾値電圧Ｖthという値をとる。このとき“Ｖel＝Ｖofs −Ｖth≦Ｖcath＋ＶthEL”となっている。
【０１１２】
この動作例では、閾値補正動作を繰り返し実行することで確実に駆動トランジスタ１２１の閾値電圧Ｖthに相当する電圧を保持容量１２０に保持させるために、１水平期間を処理サイクルとして、閾値補正動作を複数回に亘って繰り返すようにしているが、この繰返し動作は必須ではなく、１水平期間を処理サイクルとして、１回のみの閾値補正動作を実行するようにしてもよい。
【０１１３】
閾値補正動作終了後（本例では第４閾値補正期間Ｅ４の後）は、サンプリングトランジスタ１２５をオフして書込み＆移動度補正準備期間Ｊに入る。映像信号線１０６HSが信号電位Ｖin（＝Ｖofs ＋ΔＶin）となったときに、サンプリングトランジスタ１２５を再度オンしてサンプリング期間＆移動度補正期間Ｋに入る。信号振幅ΔＶinは階調に応じた値である。サンプリングトランジスタ１２５のゲート電位はサンプリングトランジスタ１２５をオンしているために信号電位Ｖin（＝Ｖofs ＋ΔＶin）となるが、駆動トランジスタ１２１のドレインは第１電位Ｖcc_Hであり駆動電流Ｉdsが流れるためソース電位Ｖｓは時間とともに上昇してゆく。図では、この上昇分をΔＶで示している。
【０１１４】
ソース電圧Ｖｓが有機ＥＬ素子１２７の閾値電圧ＶthELとカソード電位Ｖcathの和を越えなければ、換言すると、有機ＥＬ素子１２７のリーク電流が駆動トランジスタ１２１に流れる電流よりもかなり小さければ、駆動トランジスタ１２１の駆動電流Ｉdsは保持容量１２０と有機ＥＬ素子１２７の寄生容量とＣelを充電するのに使用される。
【０１１５】
この時点では、駆動トランジスタ１２１の閾値補正動作は完了しているため、駆動トランジスタ１２１が流す電流は移動度μを反映したものとなる。具体的には、移動度μが大きいと、このときの電流量が大きく、ソースの上昇も早い。逆に移動度μが小さいと、電流量が小さく、ソースの上昇は遅くなる。これにより、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは移動度μを反映して小さくなり、一定時間経過後に完全に移動度μを補正するゲート・ソース間電圧Ｖgsとなる。
【０１１６】
この後には、発光期間Ｌに入り、サンプリングトランジスタ１２５をオフして書込みを終了し、有機ＥＬ素子１２７を発光させる。保持容量１２０によるブートストラップ効果により、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは一定であるので、駆動トランジスタ１２１は一定電流（駆動電流Ｉds）を有機ＥＬ素子１２７に流し、有機ＥＬ素子１２７のアノード電位Ｖelは有機ＥＬ素子１２７に駆動電流Ｉdsという電流が流れる電圧Ｖｘまで上昇し、有機ＥＬ素子１２７は発光する。
【０１１７】
画素回路Ｐおよび画素回路ＰＸにおいては、有機ＥＬ素子１２７は発光時間が長くなるとそのＩ−Ｖ特性は変化してしまう。そのため、ノードＮＤ１２１の電位（つまり駆動トランジスタ１２１のソース電位Ｖｓ＝有機ＥＬ素子１２７のアノード電位Ｖel）も変化する。しかしながら、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgsは保持容量１２０によるブートストラップ効果で一定値に保たれているので、有機ＥＬ素子１２７に流れる電流は変化しない。よって、有機ＥＬ素子１２７のＩ−Ｖ特性が劣化しても、有機ＥＬ素子１２７には一定電流（駆動電流Ｉds）が常に流れ続け、有機ＥＬ素子１２７の輝度が変化することはない。
【０１１８】
ここで、駆動電流Ｉds対ゲート電圧Ｖgsの関係は、トランジスタ特性を表した式（１）のＶgsに“ΔＶin＋Ｖth−ΔＶ”を代入することで、式（２）のように表すことができる。式（２）において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃoxである。
【０１１９】
【数２】
【０１２０】
この式（２）から、閾値電圧Ｖthの項がキャンセルされており、有機ＥＬ素子１２７に供給される駆動電流Ｉdsは駆動トランジスタ１２１の閾値電圧Ｖthに依存しないことが分かる。基本的に駆動電流Ｉdsは信号振幅ΔＶin（詳しくは信号振幅ΔＶinに対応して保持容量１２０に保持されるサンプリング電圧＝Ｖgs）によって決まる。換言すると、有機ＥＬ素子１２７は信号振幅ΔＶinに応じた輝度で発光することになる。
【０１２１】
その際、保持容量１２０に保持される情報はソース電位Ｖｓの上昇分ΔＶで補正されている。上昇分ΔＶはちょうど式（２）の係数部に位置する移動度μの効果を打ち消すように働く。駆動トランジスタ１２１の移動度μに対する補正分ΔＶを保持容量１２０に書き込まれる信号に加えるのであるが、その方向は実際には負の方向であり、こう言った意味で、上昇分ΔＶは、移動度補正パラメータΔＶや負帰還量ΔＶとも称する。
【０１２２】
有機ＥＬ素子１２７に流れる駆動電流Ｉdsは、駆動トランジスタ１２１の閾値電圧Ｖthや移動度μの変動が相殺され、実質的に信号振幅ΔＶinのみに依存することになる。駆動電流Ｉdsは閾値電圧Ｖthや移動度μに依存しないので、閾値電圧Ｖthや移動度μが製造プロセスによりばらついていたり経時変化があったりしても、ドレイン・ソース間の駆動電流Ｉdsは変動せず、有機ＥＬ素子１２７の発光輝度も変動しない。
【０１２３】
駆動トランジスタ１２１のゲート・ソース間に保持容量１２０を接続すると、ｎ型の駆動トランジスタ１２１を使用する場合においても、駆動トランジスタ１２１のソースの電位Ｖｓの変動にゲートの電位Ｖｇが連動するようにするブートストラップ機能を実現する回路構成および駆動タイミングとしている。有機ＥＬ素子１２７の特性の経時変動による有機ＥＬ素子１２７のアノード電位変動（つまり駆動トランジスタ１２１のソース電位変動）があっても、その変動を相殺するようにゲート電位Ｖｇを変動させることができる。
【０１２４】
これにより、有機ＥＬ素子１２７の特性の経時変化の影響が緩和され、画面輝度の均一性を確保できる。駆動トランジスタ１２１のゲート・ソース間の保持容量１２０によるブートストラップ機能により、有機ＥＬ素子を代表とする電流駆動型の発光素子の経時変動補正能力を向上させることができる。もちろん、ブートストラップ機能は、発光開始時点で、有機ＥＬ素子１２７に発光電流Ｉelが流れ始め、それによってアノード・カソード間電圧Ｖelが安定となるまで上昇していく過程で、そのアノード・カソード間電圧Ｖelの変動に伴って駆動トランジスタ１２１のソース電位Ｖｓが変動する際にも機能する。
【０１２５】
このように、画素回路Ｐおよび画素回路ＰＸおよびそれを駆動する制御部１０９による駆動タイミングによれば、駆動トランジスタ１２１や有機ＥＬ素子１２７の特性変動（ばらつきや経時変動）があった場合でも、それらの変動分を補正することで、表示画面上にはその影響が現われず、輝度変化のない高品質な画像表示が可能になる。
【０１２６】
＜移動度補正の問題点と対策＞
図４は、移動度補正の問題点とその対策手法を説明する図である。図４（１）は図２Ａに示した比較例の画素回路ＰＸにおける移動度補正の場合を示し、図４（２）は図２に示した本実施形態の画素回路Ｐに対して電源容量１９０を取り外した変形例の画素回路ＰＹにおける移動度補正の場合を示す。図４（２）は、移動度補正そのものの動作としては、実体的には、図２に示した本実施形態の画素回路Ｐの場合についても同様に適用できる。
【０１２７】
図３で説明したことから理解されるように、図２Ａや図４（１−１）に示す比較例の画素回路ＰＸでは、カソード共通配線１２７Ｋのカソード電位Ｖcathは接地電位（＝０Ｖ）であるので、有機ＥＬ素子１２７が消光状態を維持するには、アノード電位Ｖelは、“Ｖel＜ＶthEL”を満たすことが必要である。
【０１２８】
一方、図４（２−１）に示す本実施形態に対する変形例の画素回路ＰＹでは、有機ＥＬ素子１２７が消光状態を維持するには、有機ＥＬ素子１２７のアノード電位Ｖelは、閾値電圧ＶthELとカソード電位Ｖcathの和よりも小さいこと、つまり“Ｖel＜ＶthEL＋Ｖcath”（Ｖcath≧０Ｖ）であることが必要である。
【０１２９】
ここで、高精細化などにより、保持容量１２０の容量値Ｃｓや有機ＥＬ素子１２７の寄生容量Ｃelが十分に確保されてない場合には、比較例の画素回路ＰＸでは、図４（１−２）に示すように、移動度補正期間中にアノード電位Ｖelが閾値電圧ＶthELを越えてしまい、十分な移動度補正がかからないまま発光してしまう。
【０１３０】
この対策として、図４（２−１）に示す変形例の画素回路ＰＹでは、本実施形態の画素回路Ｐと同様に、カソード電位Ｖcathをグランド電位（接地電位GND ）ではなく、グランド電位よりも数ボルト（図の例では２Ｖ）高い電位にすることで、図４（２−２）に示すように、移動度補正を十分にかけることができるようにしている。しかしながらこの場合、たとえ画素アレイ部１０２外の電源（カソード電源１８０と対応する）側にデカップリング容量が設けられていても、電源インピーダンスが十分に小さくないと、カソード電位Ｖcathが不安定になるため、信号線や走査線と言った他の電位変動の影響を受け易くなり、表示品位を低下させてしまう。
【０１３１】
この対策として、本実施形態では、表示パネル部１００内において、電気回路的にカソード電源１８０と並列に電源容量１９０を設けるようにしている。こうすることで、電源容量１９０を設けない場合に対して、電源インピーダンスを小さくすることができ、カソード電位Ｖcathを安定化させることができ、その結果、表示むらが起きない。
【０１３２】
＜表示パネル部内の電源容量の形成方法＞
本実施形態の有機ＥＬ表示装置の構造（特に電源容量１９０を表示パネル部１００内に形成するための層構造）の理解を容易にするべく、最初にそのベースとなる構成について説明し、その後に本実施形態の電源容量１９０の層構造について説明する。
【０１３３】
［実装例の全体概要］
図５は、画素アレイ部１０２の実装例の全体概要を説明する図である。ここでは、ＣＯＦ方式で接続をとる場合で示す。
【０１３４】
図５に示すように、支持基板１０１上の画素アレイ部１０２は、封止基板１７０で封止された構成のモジュール形状となっている。表示パネル部１００の支持基板１０１の端縁部分には、ＣＯＦ方式で接続をとるための電気的接続端子PAD2が設けられる。支持基板１０１上には、表示領域となる画素アレイ部１０２が設けられ、画素アレイ部１０２の外側にまで補助配線５１５が設けられている。補助配線５１５は図示を割愛した上部電極とともに、全画素共通のカソード共通配線１２７Ｋとなるものである。
【０１３５】
たとえば、表示パネル部１００の支持基板１０１の端縁部分に設けられた電気的接続端子PAD2A の一例である電源供給ＴＣＰ５２０から補助配線５１５に基準端子電圧が供給される。一般的には、この基準端子電圧は装置全体の基準点電位（たとえば接地電位）とされるが、本実施形態では電源（典型的には表示パネル部１００外に設ける）から基準点電位とは異なる電圧を供給することで移動度補正が確実に実行されるようにする。
【０１３６】
補助配線５１５は、画素アレイ部１０２を取り囲むように設けられ、カソードコンタクトKC（カソード蒸着エリア）によりその上層の上部電極と電気的かつ物理的に接続される。カソードコンタクトKCは、電気的な接続を確実にするとともに、水分が画素アレイ部１０２側に入り込まないように、画素アレイ部１０２の全周囲に形成することが好ましい。
【０１３７】
制御部１０９用の電気的接続端子PAD2に関しても電源供給ＴＣＰ５２０と概ね同様であり、表示パネル部１００の支持基板１０１の端縁部分に設けられた電気的接続端子PAD2B の一例である書込駆動パルスWS用の信号供給ＴＡＢ５３０_WS および電源駆動パルスDSL 用の電源入力部５３０_DSL、並びに、電気的接続端子PAD2C の一例である映像信号Ｖsig 用の信号供給ＴＡＢ５３０_sigから各信号が供給される。各信号供給ＴＡＢ５３０には、ドライバＬＳＩがＴＡＢ方式でボンディングされ、支持基板１０１のエッジにドライバの出力を接続し、ドライバＬＳＩが支持基板１０１の外になるように実装される。図示しないが、各信号供給ＴＡＢ５３０の支持基板１０１とは反対側にはドライバＬＳＩに信号を供給する前段回路（たとえばシフトレジスタなど）が搭載された回路基板が接続される。
【０１３８】
電源供給ＴＣＰ５２０は、図示しないが、ＦＰＣとの接続端となるカソード電極パッドが所定ピッチで複数本設けられ、カソード電極パッドが補助配線５１５の辺縁（表示領域である画素アレイ部１０２の周辺部）まで延在してコンタクト部にて共通に接続される。
【０１３９】
信号供給ＴＡＢ５３０についても概ね電源供給ＴＣＰ５２０と同様であり、図示しないが、ＦＰＣとの接続端となる信号電極パッドが所定ピッチで複数本（書込駆動パルスWS用と電源駆動パルスDSL 用に）設けられ、信号電極パッドが画素アレイ部１０２から延在した走査線（書込走査線１０４WS，電源供給線１０５DSL の２種）とコンタクト部にて各別に接続される。書込駆動パルスWSに関しても、図示しないが、ＦＰＣとの接続端となる信号電極パッドが所定ピッチで複数本設けられ、信号電極パッドが画素アレイ部１０２から延在した走査線（映像信号線１０６HS）とコンタクト部にて各別に接続される。
【０１４０】
［補助配線のレイアウト］
図６は有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトの全体概要図である。図６Ａは図６に対する変形例である第２例のレイアウトの全体概要図である。図は、便宜的に３（水平）×２（垂直）画素で示している。
【０１４１】
有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトが図６に示されている。この図に示すように、有機ＥＬ素子１２７の下部電極５０４は、マトリクス状に配置された画素回路Ｐの配列に対応して、２次元マトリクス状に配置されている。有機ＥＬ素子１２７は、下部電極５０４と有機層５０６と上部電極５０８の積層構造をなしている。そして、この下部電極５０４間に、下部電極５０４と同一層で構成された補助配線５１５が、下部電極５０４（つまり画素回路Ｐ）を取り囲むように格子状に配置され、さらに外周にも画素アレイ部１０２の全体を取り囲むように配線された構成となっている。下部電極５０４が形成されるアノード層の補助配線５１５は、適当な箇所にて（図の例では各画素間の中心および外周全体）、カソードコンタクトKCにより、その上層の上部電極５０８と接続される。
【０１４２】
図６Ａに示す第２例のレイアウトは、表示光を支持基板とは反対側の表示面側から出射するトップエミッション方式（上面出射方式、上面発光方式）での高精細画素構造とする場合において、画素開口率を稼ぐために、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配置するだけで、画素アレイ部１０２内に格子状または列または行状に配線するレイアウトを用いていない。たとえば、高精細画素では、開口率を稼ぐために、画素内の補助配線レイアウトを使用しないことがある。
【０１４３】
何れの構成でも、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配線して、外周全体で上部電極とのコンタクトをとることで、上部電極（カソード電極）とのコンタクト抵抗を下げるようにしている。
【０１４４】
［電極の層構造］
図７および図７Ａは、一般的な有機ＥＬ表示装置における１画素分の電極構造の概略を示した図である。ここで、図７（１）はＴＦＴ工程終了後の１画素分の電極構造の平面図であり、図７（２）はアノード工程終了後の１画素分の電極構造の平面図である。画素回路Ｐについては層構造ではなく回路図で示している。図７Ａ（１）は図７（２）における接続孔５０４ａ（後述するアノードコンタクトパッドＣＰａ）部分を通るＡ−Ａ’線の断面図（カソード工程終了後）である。図７Ａ（２）は図７（２）における接続孔５０８ａ（後述するカソードコンタクトパッドＣＰｋ_1と対応）部分を通るＢ−Ｂ’線の断面図（アノード工程終了後）である。図７Ａ（３）は図７（２）における接続孔５０８ａ部分のＢ−Ｂ’線の断面図（カソード工程終了後）である。図７（２）においては、図７（１）に示したＴＦＴ工程終了後の状態にアノード電極を重ねて示している。
【０１４５】
図２に示した画素回路Ｐの場合、画素アレイ部１０２においては、少なくとも垂直走査系統に関わる書込走査線１０４WSおよび電源供給線１０５DSL が縦／横の一方の配線（たとえば横配線とする）となり、これに対して水平走査系統に関わる映像信号線１０６HSが縦／横の他方の配線（たとえば縦配線とする）となる。また、有機ＥＬ素子１２７のカソード電位Ｖcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Ｖcath用のカソード共通配線１２７Ｋが横配線もしくは縦配線となる。
【０１４６】
ここで、前述の各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）は、横方向または縦方向に延び、画素アレイ部１０２の周辺に設けられた対応する走査部（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と接続される。
【０１４７】
画面の左右方向について考察した場合、詳細説明は割愛するが、１行内の全ての画素回路Ｐに対して書込駆動パルスWSは書込走査部１０４から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部１０４から遠い画素回路Ｐ（遠側画素と称する）の方が書込走査部１０４から近い画素回路Ｐ（近側画素と称する）よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。同様のことは、電源供給線１０５DSL や映像信号線１０６HS（あるいはカソード共通配線１２７Ｋ）についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
【０１４８】
これらの点を考慮して、各配線は、一般的に、低抵抗にするべく、アルミニウムＡｌやモリブデンＭｏやチタンＴｉなどによる光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも２層の金属配線が必要になる。
【０１４９】
たとえば、図７に示すレイアウト例では、サンプリングトランジスタ１２５のゲート端を駆動するための書込走査線１０４WSと、駆動トランジスタ１２１のドレイン端の電源電圧を第１電位Ｖccと第２電位Ｖssとでスイッチングさせるための電源供給線１０５DSL とを上層側および下層側の一方（ここでは上層側とする）の金属配線にしている。
【０１５０】
サンプリングトランジスタ１２５のソース端に映像信号Ｖsig を供給するための映像信号線１０６HSに関しては、画素回路Ｐ部分では上層側および下層側の一方（ここでは上層側とする）の金属配線にしているのに対して、同層の（上層側の金属配線である）書込走査線１０４WSや電源供給線１０５DSL と交差する部分はオーバーラップさせる必要があるので、上層側および下層側の他方（ここでは下層側とする）の金属配線にしている。
【０１５１】
有機ＥＬ素子１２７の下部電極５０４_1（本例ではアノード電極）との接続を取るための接続孔５０４ａと接続されるコンタクトパッドや上部電極５０８（本例ではカソード電極）との接続を取るための接続孔５０８ａと接続されるコンタクトパッド（カソードコンタクトKC）も、上層側の金属配線として形成される。アノード電極用の接続孔５０４ａと接続されるコンタクトパッドはＥＬ開口部１２７ａをなす下部電極５０４_1と接続されるのでＥＬ開口部１２７ａ側に設けられる。カソード電極用の接続孔５０８ａと接続されるカソードコンタクトKCは、垂直方向および／または水平方向（図は垂直方向の例）の隣接画素との境界部分近傍に設けられる。
【０１５２】
ここで、図７（２）に示す１画素分の平面図のように、支持基板１０１上に下部電極５０４_1（たとえばアノード電極）が配置され、その下部電極５０４_1上に有機ＥＬ素子１２７の開口部（以下ＥＬ開口部１２７ａと称する）が形成されている。下部電極５０４_1には接続孔５０４ａ（たとえばＴＦＴ−アノードコンタクト）が設けられ、この接続孔５０４ａを介して下部電極５０４_1下に配された駆動トランジスタ１２１の入出力端（本例ではソース電極）に下部電極５０４が接続されるようになっている。
【０１５３】
下部電極５０４_1の周囲は絶縁膜パターンである開口規定絶縁膜５０５（図７（２）では図示せず、図７Ａを参照）で覆われて、有機ＥＬ素子１２７を構成する下部電極５０４_1、有機層５０６、上部電極５０８が積層されている部分のみが発光有効領域となるように広く露出したＥＬ開口部１２７ａとされている。上部電極５０８と接続されることになる接続孔５０８ａ（たとえばカソードコンタクトKC）が設けられ、この接続孔５０８ａを介して上部電極５０８が接続される。
【０１５４】
図７Ａ（１）には、図７（２）における接続孔５０４ａ部分のＡ−Ａ’線の断面図が示されている。図７Ａ（１）に示すように、支持基板１０１上の素子形成層５００には、各画素回路Ｐに対応する位置に、画素回路を構成する駆動トランジスタ１２１やサンプリングトランジスタ１２５などの薄膜トランジスタＱや保持容量１２０（容量値Ｃｓ）が配置され、その上部に層間絶縁膜５０２が設けられている。
【０１５５】
層間絶縁膜５０２のさらに上部には、薄膜トランジスタＱに接続されたソース電極線Ｑｓおよびドレイン電極線Ｑｄが設けられている。また、各素子（薄膜トランジスタＱ，保持容量１２０）を構成する導電層、およびソース電極線Ｑｓおよびドレイン電極線Ｑｄ（図では駆動トランジスタ１２１のソース電極１２１ｓのみを示す）を構成する導電層により、画素回路Ｐを構成する他の配線（図示省略）が形成されている。
【０１５６】
そして、ソース電極線Ｑｓおよびドレイン電極線Ｑｄの層を覆う状態で、さらに上層の層間絶縁膜５０３が設けられ、この層間絶縁膜５０３上に有機ＥＬ素子１２７が形成されている。有機ＥＬ素子１２７は、下層側から順に積層された下部電極５０４_1、有機層５０６、および上部電極（たとえばカソード電極）５０８で構成されている。
【０１５７】
下部電極５０４_1は、画素電極としてパターン形成されており、層間絶縁膜５０３に形成された接続孔５０４ａを介して駆動トランジスタ１２１のソース電極１２１ｓに接続されている。下部電極５０４_1と対向する上部電極５０８は、典型的には全ての画素回路Ｐを覆うベタ膜として形成される。
【０１５８】
図７Ａ（２），（３）には、図７（２）における接続孔５０８ａ部分を通るＢ−Ｂ’線の断面図が示されている。図７Ａ（２）に示すように、画素回路Ｐは、支持基板１０１上の各画素回路Ｐに対応する位置に、画素回路Ｐを構成する駆動トランジスタ１２１やサンプリングトランジスタ１２５などの薄膜トランジスタ（ＴＦＴ）や保持容量１２０（容量値Ｃｓ）などの回路素子を形成するための最下部の層（第１配線層Ｌ１）やポリシリコン層が配置される。第１配線層Ｌ１の上部にはゲート絶縁膜（ＧＩ）として機能する層間絶縁膜５０２ａ（酸化膜）が設けられる。層間絶縁膜５０２ａのさらに上部には、薄膜トランジスタのソースやドレインあるいは保持容量１２０の一方の電極となるポリシリコン層が設けられる。
【０１５９】
各素子（薄膜トランジスタ、保持容量１２０）を構成する導電層、ソース電極およびドレイン電極を構成する導電層により、画素回路Ｐを構成する種々の配線が形成される。これら回路素子はチャネル保護膜（エッチングストッップ層、ＰＳＶ）として機能する層間絶縁膜５０２ｂ（酸化膜）で覆われる。層間絶縁膜５０２ａ，５０２ｂを纏めて単に層間絶縁膜５０２と称する。
【０１６０】
層間絶縁膜５０２のさらに上部には、薄膜トランジスタのソース電極やドレイン電極やゲート電極と接続される走査線用の第２配線層Ｌ２が設けられる。そして、第２配線層Ｌ２を覆う状態で、さらに上層に平坦化膜（ＰＬＮＲ）として機能する層間絶縁膜５０３が設けられ、層間絶縁膜５０３上に有機ＥＬ素子１２７が形成される。有機ＥＬ素子１２７は、下層側から順に積層された下部電極５０４（たとえばアノード電極）、有機層５０６、および上部電極５０８（たとえばカソード電極）で構成されている。下部電極５０４と上部電極５０８と間に誘電体である有機層５０６が挟まれた構造であるので、有機ＥＬ素子１２７は容量成分（寄生容量Ｃel）を持つことになる。
【０１６１】
有機層５０６は、詳細には、たとえば、低分子系の材料で多層構造を採用しており、下部電極５０４側から上部電極５０８側に向かって順に、たとえば、ホール注入層、ホール輸送層、発光層、電子輸送層（電子注入層を兼ねる）を持つ。そして、カラー表示対応の場合は、発光層の有機材料として、表示色に適合したものを使用する。
【０１６２】
支持基板１０１上の最初に設けられる第１配線層Ｌ１は、薄膜トランジスタ（駆動トランジスタ１２１やサンプリングトランジスタ１２５）などの回路素子を形成するレイヤとしても使用される。図示を割愛するが、支持基板１０１において、トランジスタや有機ＥＬ素子１２７が配置される側と反対側の面には、光リークや温度拡散のために遮光メタル層が設けられる。
【０１６３】
接続孔５０８ａ部分の形成に当たっては、先ず、ＴＦＴ工程で、図７Ａ（１）に示すように、接続孔５０４ａと対応する位置にアノードコンタクトパッドＣＰａを形成し、また、図７Ａ（２）に示すように、接続孔５０８ａと対応する位置にカソードコンタクトパッドＣＰｋ_1を形成する。その後、カソードコンタクトパッドＣＰｋ_1とアノードメタルで形成したカソード補助電極５０４_2（補助配線５１５と対応）を接続する。
【０１６４】
図示しないが、画素アレイ部１０２の周囲の補助配線５１５に関しても、カソードコンタクトパッドＣＰｋ_2を形成して、カソードコンタクトパッドＣＰｋ_2とアノードメタルで形成したカソード補助電極５０４_2を接続する（後述の図８Ａを参照）。
【０１６５】
図示しないが、接続孔５０４ａの部分では、アノード工程で、アノードコンタクトパッドＣＰａと下部電極５０４_1（アノード電極）を接続する。
【０１６６】
ＥＬ工程およびカソード工程で、図７Ａ（３）に示すように、下部電極５０４_1上に有機層５０６を積層し、さらに有機層５０６の上層に上部電極５０８を積層する際に、カソードコンタクトパッドＣＰｋ_1と上部電極５０８（カソード電極）とを接続する。下部電極５０４_1と対向する上部電極５０８は全ての画素回路Ｐを覆うベタ膜として形成する。
【０１６７】
因みに、カソード補助電極５０４_2を設けている理由は以下の通りである。本構成は、トップエミッション方式を採用しており、アノードレイヤで下部電極５０４_1（ＥＬアノード）とカソード補助電極５０４_2を形成し、その後、上部電極５０８（カソードメタル）を全面蒸着するという構成となる。全面蒸着する上部電極５０８は光透過性が要求されるため抵抗値が大きくならざるを得ず、カソード補助電極５０４_2がないとカソードの電圧上昇が大きくなり過ぎてしまい、電源電圧が大きくなり消費電力が上昇してしまったり、シェーディングといった画質不良が発生したりする。この対策として、アノードレイヤのカソード補助電極５０４_2を補助配線５１５として利用して、カソード配線の抵抗値が小さくなるようにするのである。
【０１６８】
なお、この例では、カソード補助電極５０４_2を下部電極５０４の形成工程でアノードメタルと同一材料で形成しているがこのことは必須でなく、他の配線層の形成工程で補助配線５１５を形成してもよい。たとえば、一般に、有機ＥＬ素子１２７の開口率はアノードレイヤと開口規定絶縁膜５０５のテーパ部分（ＷＩＮと称する）で決定される。仮にカソード補助電極５０４_2がなければ有機ＥＬ素子１２７の下部電極５０４_1（アノード電極）をもっと大きくすることができ、開口率は上昇する。有機ＥＬ素子１２７の寿命は開口率が大きくなれば長くなるため、カソード補助電極５０４_2を細くすることが長寿命化に繋がる。しかしながら、カソード補助電極５０４_2を細くして抵抗値を上げてしまうとシェーディングなどの不良が発生するため、単純に細くできない。これに対して、アルミニウムＡｌなどの低抵抗金属をカソード補助電極５０４_2として配線することでカソード補助電極５０４_2の抵抗値は下がるので、カソード補助電極５０４_2を細くすることができ、開口率を上げることができる。
【０１６９】
このような層構造を持つ有機ＥＬ表示装置１は、有機ＥＬ素子１２７が配列形成された支持基板１０１と反対側から発光光Ｌ１を取り出すいわゆるトップエミッション方式として構成することが有機ＥＬ素子１０１の開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機ＥＬ素子１２７の開口率が、画素回路Ｐを構成する薄膜トランジスタのレイアウトには依存しない。このため、複数の薄膜トランジスタＱや保持容量１２０を用いた画素回路Ｐを各画素に対応させて配置することもできる。
【０１７０】
トップエミッション方式の表示装置の場合、支持基板１０１側の下部電極５０４_1は遮光性が高く、かつ反射率が高い金属などを用いて構成される。これに対して、発光光Ｌ１が取り出される側の上部電極５０８には光透過率の高い導電性材料が用いられることになるが、このような材料は抵抗値が高い。したがって、上部電極５０８の配線抵抗が大きくなる。上部電極５０８をベタ配線としても抵抗値の低減には限界がある。補助配線５１５は、この高抵抗の上部電極５０８と電気回路的に並列に配線することで、カソード配線全体としての抵抗値を低減するのに寄与する。
【０１７１】
回路構成や基本的な層構造は以上の通りであるが、前述した表示パネル部１００をベースにして、表示パネル部１００内に如何様にして電源容量１９０を形成するかが問題となる。この点について以下に詳述する。
【０１７２】
［電源容量の層構造：第１例］
図８は、表示パネル部１００内に電源容量１９０を作り込む際の第１例の層構造を説明する図である。第１例は、補助配線５１５と接続されるカソードコンタクトKCの部分を利用して電源容量１９０用の層構造を設ける態様である。支持基板１０１としては、たとえばガラスなどの非金属のもの（導体でないもの）を使用する。
【０１７３】
図示のように、支持基板１０１のカソードコンタクトパッドＣＰｋ_1と対向する部分に第１配線層Ｌ１にて、層間絶縁膜５０２ａを挟んで金属層６１０を設けている。金属層６１０は、装置全体の基準点（たとえば接地）と図示しない適当な箇所にて電気的に接続する。これによって、金属層６１０の電位は基準点電位（たとえば接地電位）とされる。
【０１７４】
各導体（この例ではカソードコンタクトパッドＣＰｋ_1と金属層６１０）の対向間隔ｔ_1、対向面積Ａ_1、導体間の物質（この例では層間絶縁膜５０２ａ）の比誘電率ε_1としたとき、Ｃ_1＝ε_1・Ａ_1／ｔ_1で規定される容量が形成される。カソードコンタクトKCを画素（詳しくは画素間ごと：以下同様）に設けると、この構成の電源容量１９０も画素ごとに設けることができる。総画素数をＭ・Ｎとすれば、電源容量１９０の容量値は、水平方向と垂直方向の何れか一方の画素間にのみ電源容量１９０を設ける場合は、ほぼＭ・Ｎ・Ｃ_1＝Ｍ・Ｎ・ε_1・Ａ_1／ｔ_1となるし、図６に示したように水平方向と垂直方向の両方向の画素間に電源容量１９０を設ける場合には、さらにその２倍となる。
【０１７５】
第１例は、既存の金属層（カソードコンタクトパッドＣＰｋ_1）を電源容量１９０の一方の電極として利用できるし、第１配線層Ｌ１の形成工程にて金属層６１０を形成できるので、電源容量１９０の容量値は後述する第３例に比べると小さいけれども、工程を増やさずに電源容量１９０を形成できる利点がある。
【０１７６】
［電源容量の層構造：第２例］
図８Ａは、表示パネル部１００内に電源容量１９０を作り込む際の第２例の層構造を説明する図である。図８Ａは、図５、図６、図６ＡにおけるカソードコンタクトKC部分を通るＣ−Ｃ’線の断面図である。
【０１７７】
第２例は、画素アレイ部１０２の全体を取り囲むように配置された補助配線５１５と接続されるカソードコンタクトKCの部分を利用して電源容量１９０用の層構造を設ける態様である。支持基板１０１としては、たとえばガラスなどの非金属のもの（導体でないもの）を使用する。
【０１７８】
図示のように、支持基板１０１のカソードコンタクトパッドＣＰｋ_2と対向する部分に第１配線層Ｌ１にて、層間絶縁膜５０２ａを挟んで金属層６１２を設けている。画素アレイ部１０２の全体を取り囲むようにリング状に配置されている補助配線５１５（金属層）となるカソード補助電極５０４_2は上部電極５０８（つまりカソード電極）と接続されカソード電位となっているので、カソード補助電極５０４_2と接続されたカソードコンタクトパッドＣＰｋ_2もカソード電位となっている。金属層６１２は、金属層６１２は、装置全体の基準点（たとえば接地）と図示しない適当な箇所にて電気的に接続する。これによって、金属層６１２の電位は基準点電位（たとえば接地電位）とされる。
【０１７９】
各導体（この例ではカソードコンタクトパッドＣＰｋ_2と金属層６１２）の対向間隔ｔ_2、対向面積Ａ_2、導体間の物質（この例では層間絶縁膜５０２ａ）の比誘電率ε_2としたとき、Ｃ_2＝ε_2・Ａ_2／ｔ_2で規定される容量が形成される。
【０１８０】
第２例は、既存の金属層（カソードコンタクトパッドＣＰｋ_2）を電源容量１９０の一方の電極として利用できるし、第１例と同様に第１配線層Ｌ１の形成工程にて金属層６１０を形成できるので、電源容量１９０の容量値は後述する第３例に比べると小さいけれども、工程を増やさずに電源容量１９０を形成できる利点がある。
【０１８１】
なお、図示しないが、第１例と第２例を組み合わせて、電源容量１９０の容量値をより大きくするようにしてもよい。
【０１８２】
［電源容量の層構造：第３例］
図９〜図９Ａは、表示パネル部１００内に電源容量１９０を作り込む際の第３例の層構造を説明する図である。ここで、図９は本実施形態の第３例の層構造を示す図であり、図９Ａは第３例を適用しない比較例の層構造を示す図である。第３例（比較例も）では、支持基板１０１としては、ステンレス鋼ＳＵＳなどの導体基板を使用する。
【０１８３】
図９に示すように、第３例は、支持基板１０１である導体基板（この例ではＳＵＳ基板）の全面に絶縁膜６２０を積層し、その上に金属層６２２が成膜され、その上に無機絶縁膜６２４が成膜され、その上に画素アレイ部１０２用の素子形成層５００が形成される構造となっている。絶縁膜６２０はたとえば、静電チャックで密着させるべく、支持基板１０１側が有機絶縁膜６２０ａで、金属層６２２側が無機絶縁膜６２０ｂとなっている。
【０１８４】
金属層６２２は、カソード共通配線１２７Ｋと図示しない適当な箇所にて電気的に接続する。支持基板１０１は、装置全体の基準点（たとえば接地）と図示しない適当な箇所にて電気的に接続する。ＳＵＳ基板である支持基板１０１の電位は基準点電位（たとえば接地電位）とされる。
【０１８５】
各導体（この例では金属層６２２と支持基板１０１であるＳＵＳ基板）の対向間隔ｔ_3、対向面積Ａ_3、導体間の物質（この例では絶縁膜６２０）の比誘電率ε_3としたとき、Ｃ_3＝ε_3・Ａ_3／ｔ_3で規定される容量が形成される。これに対し、図９Ａに示すように、比較例では、金属層６２２と無機絶縁膜６２４が設けられていないので、電源容量１９０は形成されない。
【０１８６】
第３例の場合、表示パネル部１００の全面で電源容量１９０を形成する構成であるので、第１例や第２例と比べると、電源容量１９０の容量値を大きくできる利点がある。
【０１８７】
図示しないが、支持基板１０１として、ガラス基板などの非金属（非導体）基板を使用する場合は、非金属基板上に金属層を設けて、非金属基板と金属層で実質的に導体基板としてから、第３例の手法を適用してもよい。こうすることで、非金属基板を使用する場合でも、第１例や第２例と比べて、電源容量１９０の容量値を大きくできる利点がある。
【０１８８】
［電源容量の層構造：第４例と第５例］
図１０は、表示パネル部１００内に電源容量１９０を作り込む際の第４例の層構造を説明する図である。同様に、図１０Ａは、その第５例の層構造を説明する図である。
【０１８９】
図では表示パネル部１００の全面で電源容量１９０を形成する構成になっているが、画素（画素アレイ部１０２）内のみや周辺部のみといったように、部分的に第３例と同様の層構造の電源容量１９０を形成してもよい。
【０１９０】
たとえば、図１０に示す第４例は、画素アレイ部１０２内のみに電源容量１９０用の容量を第３例と同様の層構造で形成したものである。第１例と似通っており、画素間の補助配線５１５と接続されるカソードコンタクトKCの部分を利用して電源容量１９０用の層構造を設ける態様である。
【０１９１】
図示のように、支持基板１０１のカソードコンタクトパッドＣＰｋ_1と対向する部分の絶縁膜６２０上に、金属層６２２が成膜され、金属層６２２を覆うように全面に亘って無機絶縁膜６２４が成膜され、その上に画素アレイ部１０２用の素子形成層５００が形成される構造である。金属層６２２は、カソードコンタクトパッドＣＰｋ_1を介してカソード共通配線１２７Ｋと電気的に接続する。金属層６２２と金属製の支持基板１０１との間で電源容量１９０用の容量を形成するようにしている。
【０１９２】
図１０Ａに示す第５例は、周辺部のみに電源容量１９０用の容量を第３例と同様の層構造で形成したものである。第２例と似通っており、画素アレイ部１０２の全体を取り囲むように配置された補助配線５１５と接続されるカソードコンタクトKCの部分を利用して電源容量１９０用の層構造を設ける態様である。
【０１９３】
図示のように、カソードコンタクトパッドＣＰｋ_2と対向する部分の絶縁膜６２０上に、金属層６２２が成膜され、金属層６２２を覆うように全面に亘って無機絶縁膜６２４が成膜され、その上に画素アレイ部１０２用の素子形成層５００が形成される構造である。金属層６２２は、カソードコンタクトパッドＣＰｋ_2を介してカソード共通配線１２７Ｋと電気的に接続する。金属層６２２と金属製の支持基板１０１との間で電源容量１９０用の容量を形成するようにしている。図示しないが、第４例と第５例を組み合わせて、電源容量１９０の容量値をより大きくするようにしてもよい。
【０１９４】
［電源容量の層構造：第６例と第７例］
図１０Ｂは、表示パネル部１００内に電源容量１９０を作り込む際の第６例の層構造を説明する図である。同様に、図１０Ｃは、その第７例の層構造を説明する図である。
【０１９５】
第６例は第４例に対する変形例であり、第７例は第５例に対する変形例であり、何れも、金属層６２２を設けずに、カソードコンタクトパッドＣＰｋ_1やカソードコンタクトパッドＣＰｋ_2と金属製の支持基板１０１との間で直接に電源容量１９０用の容量を形成する。つまり、絶縁膜６２０を挟んでカソードコンタクトパッドＣＰｋ_1，ＣＰｋ_2と対向させるだけでもＳＵＳなどの金属製の支持基板１０１との間で容量を形成している。
【０１９６】
第４例と第５例の層構造の場合、第６例や第７例と比べて層構造は複雑になるが、金属層６２２の面積を調整することで、金属製の支持基板１０１（ＳＵＳ基板など）との間に形成される電源容量１９０用の容量の大きさを制御することができる。一方、第６例と第７例の層構造の場合は、第４例や第５例と比べて層構造は簡単になるが、電源容量１９０用の容量の大きさを制御することはできない。
【０１９７】
以上のように、第１例〜第７例の何れでも、カソード電位Ｖcathを供給するカソード電源１８０に対して並列に電源容量１９０を接続した構成となるため、信号線や走査線などの電位変動の影響を受け難くなり、カソード電位Ｖcathを安定化することができる。そして、このような仕組みを適用することで、カソード電位Ｖcathの変動に起因する表示むらの起きない有機ＥＬ表示装置１を実現できる。特に、支持基板１０１が導体基板であるのか非金属基板であるのかを問わず、第３例のように表示パネル部１００の全面に電源容量１９０を形成すれば、電源容量１９０の容量値を大きくすることができる。
【０１９８】
＜電子機器＞
以上説明した本実施形態の有機ＥＬ表示装置１を始めとする本実施形態のカソード電位変動対策を適用した表示装置は、電子機器に入力された映像信号、もしくは、電子機器内で生成した映像信号を、画像もしくは映像として表示するあらゆる分野の電子機器の表示装置に適用できる。一例として、図１１〜図１１Ｂに示す様々な電子機器、たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなどの表示装置に適用できる。
【０１９９】
なお、表示装置は、封止された構成のモジュール形状のものをも含むものとする。表示モジュールには、外部から画素アレイ部への信号などを入出力するための回路部やＦＰＣなどが設けられていてもよい。
【０２００】
以下に、本実施形態のカソード電位変動対策を適用した表示装置が搭載される電子機器の具体例について説明する。
【０２０１】
図１１（１）は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるテレビジョンセットの外観を示す斜視図である。テレビジョンセットは、フロントパネル９０２やフィルターガラス９０３などから構成される映像表示画面部９０１を含み、映像表示画面部９０１として本実施形態による表示装置を用いることにより作製される。
【０２０２】
図１１（２）は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるデジタルカメラの外観を示す斜視図であり、図１１（２−１）は表側から見た斜視図、図１１（２−２）は裏側から見た斜視図である。デジタルカメラは、フラッシュ用の発光部９１１、表示部９１２、メニュースイッチ９１３、シャッターボタン９１１４などを含み、その表示部９１２として本実施形態による表示装置を用いることにより作製される。
【０２０３】
図１１Ａ（１）は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるノート型パーソナルコンピュータの外観を示す斜視図である。ノート型パーソナルコンピュータは、本体９２１に、文字や図形などを入力するとき操作されるキーボード１２２、画像を表示する表示部９２３などを含み、その表示部９２３として本実施形態による表示装置を用いることにより作製される。
【０２０４】
図１１Ａ（２）は、本実施形態のカソード電位変動対策を適用した表示装置が搭載されるビデオカメラの外観を示す斜視図である。ビデオカメラは、本体部９３１、前方を向いた側面に被写体撮影用のレンズ９３２、撮影時のスタート／ストップスイッチ９３３、表示部９３４などを含み、その表示部９３４として本実施形態による表示装置を用いることにより作製される。
【０２０５】
図１１Ｂは、本実施形態のカソード電位変動対策を適用した表示装置が搭載される携帯電話機（携帯端末装置の一例）を示す外観図である。図１１Ｂ（１）は開いた状態での正面図、図１１Ｂ（２）はその側面図、図１１Ｂ（３）は閉じた状態での正面図、図１１Ｂ（４）は左側面図、図１１Ｂ（５）は右側面図、図１１Ｂ（６）は上面図、図１１Ｂ（７）は下面図である。携帯電話機は、上側筐体９４１、下側筐体９４２、連結部９４３（ここではヒンジ部）、ディスプレイ９４４、サブディスプレイ９４５、ピクチャーライト９４６、カメラ９４７などを含んでいる。ディスプレイ９４４やサブディスプレイ９４５として本実施形態による表示装置を用いることにより本例の携帯電話機が作製される。
【０２０６】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０２０７】
また、前記の実施形態は、クレーム（請求項）に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０２０８】
＜画素回路の変形例＞
たとえば、画素回路Ｐの側面からの変更が可能である。たとえば、回路理論上は「双対の理」が成立するので、画素回路Ｐに対しては、この観点からの変形を加えることができる。この場合、図示を割愛するが、先ず、前述の実施形態に示した画回路Ｐがｎ型の駆動トランジスタ１２１を用いて構成しているのに対し、ｐ型の駆動トランジスタ１２１を用いて画素回路Ｐを構成する。これに合わせて映像信号Ｖsig のオフセット電位Ｖofs に対する信号振幅ΔＶinの極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加える。
【０２０９】
このような双対の理を適用して駆動トランジスタ１２１をｐ型にした変形例の有機ＥＬ表示装置においても、ｎ型の駆動トランジスタ１２１にした有機ＥＬ表示装置と同様に、閾値補正動作、移動度補正動作、およびブートストラップ動作を実行することができるし、カソード電位を基準電位と異なるようにした場合のカソード電位変動対策を適用することができる。
【０２１０】
なお、ここで説明した画素回路Ｐの変形例は、前記実施形態に示した構成に対して「双対の理」に従った変更を加えたものであるが、回路変更の手法はこれに限定されるものではない。閾値補正動作を実行するに当たり、書込走査部１０４での走査に合わせて各水平周期内でオフセット電位Ｖofs と信号電位Ｖin（＝Ｖofs ＋ΔＶin）で切り替わる映像信号Ｖsig が映像信号線１０６HSに伝達されるように駆動を行ない、閾値補正の初期化動作のために駆動トランジスタ１２１のドレイン側（電源供給側）を第１電位と第２電位とでスイッチング駆動を行なうものである限り、画素回路Ｐを構成するトランジスタ数は問わない。さらに、カソード電位を基準電位と異なるようにした場合にカソード電位が不安定になるという課題を持つ限り、画素回路Ｐを構成するトランジスタ数や保持容量数は不問であり、たとえばトランジスタ数が３個以上であってもよく、それらの全てに、前述の本実施形態のカソード電位変動対策を適用することができる。
【０２１１】
また、閾値補正動作を実行するに当たり、オフセット電位Ｖofs と信号電位Ｖinを駆動トランジスタ１２１のゲートに供給する仕組みとしては、前記実施形態の２ＴＲ構成のように映像信号Ｖsig で対処することに限らず、たとえば、特開２００６−２１５２１３号公報に記載のように、別のトランジスタを介して供給する仕組みを採ることもできる。
【０２１２】
これらの変形例においても、カソード電位を基準電位と異なるようにした場合にカソード電位が不安定になり表示品位を低下させてしまう現象を、表示パネル部１００内に電源容量１９０を作り込むことで解消する（カソード電位変動対策を図る）という本実施形態の思想を適用することができる。
【符号の説明】
【０２１３】
１…有機ＥＬ表示装置、１００…表示パネル部、１０１…支持基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線、１０６…水平駆動部、１０６HS…映像信号線、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、２００…駆動信号生成部、３００…映像信号処理部、６１０，６１２，６２２…金属層、６２０…絶縁膜、Ｐ…画素回路
【特許請求の範囲】
【請求項１】
表示光を出射する電気光学素子が支持基板上に行列状に配置された表示パネル部を備え、
前記電気光学素子の基準端子には装置全体の基準点の電位とは異なる電位が電源から供給されており、
前記表示パネル部内において、前記基準端子と前記基準点との間には、前記表示パネル部の層構造を使用して、前記基準端子の電位を安定化させる容量が形成されている
表示装置。
【請求項２】
前記表示パネル部は、駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された前記電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置されている
請求項１に記載の表示装置。
【請求項３】
前記駆動トランジスタが生成する前記駆動信号を一定に維持する駆動信号一定化回路を備えており、
前記駆動信号一定化回路は、前記駆動トランジスタの移動度による駆動電流の依存性を抑制する移動度補正機能を実現するように構成されている
請求項２に記載の表示装置。
【請求項４】
前記表示パネル部は、導電性の支持基板上に形成されており、
前記導電性の支持基板上に絶縁膜が設けられ、その上層に金属層が設けられ、その上層に前記表示パネル部をなす層が設けられており、
前記金属層は、前記基準端子と電気的に接続されており、
前記導電性の支持基板は前記基準点と電気的に接続されており、
前記導電性の支持基板と前記金属層との間で前記容量を形成している
請求項１から３の何れか一項に記載の表示装置。
【請求項５】
前記支持基板の全体が導電性を持っている
請求項４に記載の表示装置。
【請求項６】
非金属の基板と、前記非金属の基板上に製膜された金属層により、前記導電性の支持基板が構成されており、前記非金属の基板上に製膜された金属層が前記基準点と電気的に接続されている
請求項４に記載の表示装置。
【請求項７】
前記表示パネル部の全面に亘って前記容量を形成している
請求項１から請求項６の何れか一項に記載の表示装置。
【請求項８】
前記表示パネル部の一部分に前記容量を形成している
請求項１から請求項７の何れか一項に記載の表示装置。
【請求項９】
前記表示パネル部の表示領域内で、前記容量を形成している
請求項８に記載の表示装置。
【請求項１０】
前記表示パネル部の表示領域外で、前記容量を形成している
請求項８または請求項９に記載の表示装置。
【請求項１１】
駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置された表示パネル部を有する表示装置と、
前記電気光学素子の前記駆動トランジスタとは反対側の基準端子に、前記表示装置全体の基準点の電位とは異なる電位を供給する電源と、
を備え、
前記表示装置は、前記表示パネル部内において、前記基準端子と前記基準点との間には、前記表示パネル部の層構造を使用して、前記基準端子の電位を安定化させる容量が形成されている電子機器。
【請求項１２】
駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置された表示パネル部を有する表示装置の前記画素回路を駆動するに当たり、
前記表示装置として、前記表示パネル部内において、前記基準端子と前記基準点との間には、前記表示パネル部の層構造を使用して、前記基準端子の電位を安定化させる容量が形成されているものを使用し、
前記電気光学素子の前記駆動トランジスタとは反対側の基準端子に、前記表示装置全体の基準点の電位とは異なる電位を電源から供給し、
前記駆動トランジスタの移動度による駆動電流の依存性を抑制する移動度補正処理を行なうように前記画素回路を駆動する
表示装置の駆動方法。
【請求項１】
表示光を出射する電気光学素子が支持基板上に行列状に配置された表示パネル部を備え、
前記電気光学素子の基準端子には装置全体の基準点の電位とは異なる電位が電源から供給されており、
前記表示パネル部内において、前記基準端子と前記基準点との間には、前記表示パネル部の層構造を使用して、前記基準端子の電位を安定化させる容量が形成されている
表示装置。
【請求項２】
前記表示パネル部は、駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された前記電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置されている
請求項１に記載の表示装置。
【請求項３】
前記駆動トランジスタが生成する前記駆動信号を一定に維持する駆動信号一定化回路を備えており、
前記駆動信号一定化回路は、前記駆動トランジスタの移動度による駆動電流の依存性を抑制する移動度補正機能を実現するように構成されている
請求項２に記載の表示装置。
【請求項４】
前記表示パネル部は、導電性の支持基板上に形成されており、
前記導電性の支持基板上に絶縁膜が設けられ、その上層に金属層が設けられ、その上層に前記表示パネル部をなす層が設けられており、
前記金属層は、前記基準端子と電気的に接続されており、
前記導電性の支持基板は前記基準点と電気的に接続されており、
前記導電性の支持基板と前記金属層との間で前記容量を形成している
請求項１から３の何れか一項に記載の表示装置。
【請求項５】
前記支持基板の全体が導電性を持っている
請求項４に記載の表示装置。
【請求項６】
非金属の基板と、前記非金属の基板上に製膜された金属層により、前記導電性の支持基板が構成されており、前記非金属の基板上に製膜された金属層が前記基準点と電気的に接続されている
請求項４に記載の表示装置。
【請求項７】
前記表示パネル部の全面に亘って前記容量を形成している
請求項１から請求項６の何れか一項に記載の表示装置。
【請求項８】
前記表示パネル部の一部分に前記容量を形成している
請求項１から請求項７の何れか一項に記載の表示装置。
【請求項９】
前記表示パネル部の表示領域内で、前記容量を形成している
請求項８に記載の表示装置。
【請求項１０】
前記表示パネル部の表示領域外で、前記容量を形成している
請求項８または請求項９に記載の表示装置。
【請求項１１】
駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置された表示パネル部を有する表示装置と、
前記電気光学素子の前記駆動トランジスタとは反対側の基準端子に、前記表示装置全体の基準点の電位とは異なる電位を供給する電源と、
を備え、
前記表示装置は、前記表示パネル部内において、前記基準端子と前記基準点との間には、前記表示パネル部の層構造を使用して、前記基準端子の電位を安定化させる容量が形成されている電子機器。
【請求項１２】
駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置された表示パネル部を有する表示装置の前記画素回路を駆動するに当たり、
前記表示装置として、前記表示パネル部内において、前記基準端子と前記基準点との間には、前記表示パネル部の層構造を使用して、前記基準端子の電位を安定化させる容量が形成されているものを使用し、
前記電気光学素子の前記駆動トランジスタとは反対側の基準端子に、前記表示装置全体の基準点の電位とは異なる電位を電源から供給し、
前記駆動トランジスタの移動度による駆動電流の依存性を抑制する移動度補正処理を行なうように前記画素回路を駆動する
表示装置の駆動方法。
【図１】
【図１Ａ】
【図２】
【図２Ａ】
【図３】
【図４】
【図５】
【図６】
【図６Ａ】
【図７】
【図７Ａ】
【図８】
【図８Ａ】
【図９】
【図９Ａ】
【図１０】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１１Ａ】
【図１１Ｂ】
【図１Ａ】
【図２】
【図２Ａ】
【図３】
【図４】
【図５】
【図６】
【図６Ａ】
【図７】
【図７Ａ】
【図８】
【図８Ａ】
【図９】
【図９Ａ】
【図１０】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１】
【図１１Ａ】
【図１１Ｂ】
【公開番号】特開２０１１−２２１２０４（Ｐ２０１１−２２１２０４Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−８９１７２（Ｐ２０１０−８９１７２）
【出願日】平成２２年４月８日（２０１０．４．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月８日（２０１０．４．８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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