表示装置およびその駆動方法ならびに電子機器
【課題】高画質化を実現することが可能な表示装置およびその駆動方法ならびに電子機器を提供する
【解決手段】走査線駆動回路２３が、映像信号電圧Ｖsigの書き込み時に、映像信号電圧Ｖsigの印加期間内に走査線ＷＳＬに対する選択パルスの印加を終了させる。また、信号線ＤＴＬの延在方向に沿った信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように、印加期間の調整を行う。表示輝度の画素位置によるばらつきが低減もしくは回避され、画素位置に応じた画質劣化（垂直方向に沿ったいわゆるシェーディング現象の発生や、表示むらの発生）が低減もしくは回避される。
【解決手段】走査線駆動回路２３が、映像信号電圧Ｖsigの書き込み時に、映像信号電圧Ｖsigの印加期間内に走査線ＷＳＬに対する選択パルスの印加を終了させる。また、信号線ＤＴＬの延在方向に沿った信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように、印加期間の調整を行う。表示輝度の画素位置によるばらつきが低減もしくは回避され、画素位置に応じた画質劣化（垂直方向に沿ったいわゆるシェーディング現象の発生や、表示むらの発生）が低減もしくは回避される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素ごとに配置した発光素子により画像を表示する表示装置およびその駆動方法、ならびにそのような表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。
【０００３】
有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ表示装置では光源（バックライト）が必要ないことから、光源を必要とする液晶表示装置と比べ、画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様に、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とが挙げられる。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、後者のアクティブマトリクス方式の開発が盛んに行なわれている。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流を、有機ＥＬ素子ごとに設けた駆動回路内の能動素子（一般にはＴＦＴ（Thin Film Transistor；薄膜トランジスタ））によって制御するようになっている。
【０００５】
ところで、一般に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間の経過に従って劣化（経時劣化）することが知られている。有機ＥＬ素子を電流駆動する画素回路では、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、駆動トランジスタに流れる電流値が変化することから、有機ＥＬ素子自身に流れる電流値も変化し、それに応じて発光輝度も変化する。
【０００６】
また、駆動トランジスタの閾値電圧Ｖthや移動度μが経時的に変化したり、製造プロセスのばらつきによって、これら閾値電圧Ｖthや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Ｖthや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくことになる。そのため、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。
【０００７】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時変化したり、駆動トランジスタの閾値電圧Ｖthや移動度μが経時変化したり画素回路ごとに異なったりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするための提案がなされている。具体的には、有機ＥＬ素子のＩ−Ｖ特性の変動に対する補償機能と、駆動トランジスタの閾値電圧Ｖthや移動度μの変動に対する補正機能とを組み込んだ表示装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３３１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、特に大型の表示パネルにおいては、データドライバから画素までの距離が大きくなるに応じて、信号線における配線抵抗や容量に起因して、映像信号電圧の信号パルスの波形がなまってしまうことが多い。具体的には、データドライバからの距離が小さい画素（信号入力端寄りの画素）では、信号パルスの立ち上がり，立ち下がりが急峻である一方、この距離が大きい画素（パネル端寄りの画素）では、信号パルスの立ち上がり，立ち下がりがなだらかになってしまう。
【００１０】
このように、信号パルスの波形が表示パネル内の画素位置によって異なってしまうと、パルス波形の違いに起因して、映像信号の実質的な書き込み期間の長さが、画素位置によってばらついてしまう場合がある。そして、その場合、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が発生し、表示画質が劣化してしまうことになる。なお、このような問題は、有機ＥＬ表示装置だけには限られず、自発光素子を用いた他の表示装置においても同様に発生し得るものである。
【００１１】
本発明はかかる問題点に鑑みてなされたもので、その目的は、高画質化を図ることが可能な表示装置およびその駆動方法ならびに電子機器を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の表示装置は、それぞれが発光素子を含む複数の画素と、各画素に接続された走査線および信号線と、走査線に対して複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、信号線に対して映像信号電圧を印加することにより、走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路とを備えたものである。ここで、上記走査線駆動回路は、映像信号電圧の印加期間内に選択パルスの印加を終了させると共に、信号線の延在方向に沿った信号線駆動回路から各画素までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように、印加期間の調整を行っている。
【００１３】
本発明の電子機器は、上記本発明の表示装置を備えたものである。
【００１４】
本発明の表示装置の駆動方法は、それぞれが発光素子を含み、走査線および信号線に接続された複数の画素を表示駆動する際に、走査線に対して複数の画素を順次選択するための選択パルスを印加しつつ、信号線に対して映像信号電圧を印加することにより選択された画素に対して映像信号の書き込みを行い、この映像信号の書き込み時に、映像信号電圧の印加期間内に選択パルスの印加を終了させると共に、信号線の延在方向に沿ったこの信号線の駆動回路から各画素までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように、印加期間の調整を行うようにしたものである。
【００１５】
本発明の表示装置およびその駆動方法ならびに電子機器では、走査線に対して複数の画素を順次選択するための選択パルスが印加されつつ、信号線に対して映像信号電圧が印加されることにより、選択された画素に対して映像信号の書き込みがなされる。この際、映像信号電圧の印加期間内に選択パルスの印加が終了することにより、映像信号の書き込み期間の終了タイミングが、この選択パルスの印加終了タイミングによって規定されることになる。ここで、信号線の延在方向に沿った信号線駆動回路から各画素までの距離が大きくなるのに応じて、上記した選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように、印加期間の調整がなされる。これにより、映像信号の書き込み期間の長さにおける装置内の画素位置によるばらつきが抑えられる（もしくは回避される）。すなわち、上記した映像信号の書き込み期間の終了タイミングが、上記距離が大きくなるのに応じて遅くなるように調整されるため、この距離が大きくなるのに応じて、映像信号電圧のパルス波形（具体的には、立ち上がり波形）がなまることによって映像信号の書き込み開始タイミングが遅くなった場合であっても、実際の映像信号の書き込み期間の長さが、画素位置によらずにほぼ一定となる（実際の映像信号の書き込み期間の長さの画素位置による差異が、低減もしくは回避される）。その結果、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が、低減もしくは回避される。
【発明の効果】
【００１６】
本発明の表示装置およびその駆動方法ならびに電子機器によれば、映像信号の書き込み時に、映像信号電圧の印加期間内に選択パルスの印加を終了させると共に、信号線の延在方向に沿った信号線駆動回路から各画素までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように印加期間の調整を行うようにしたので、表示輝度の画素位置によるばらつきを低減もしくは回避することができる。よって、画素位置に応じた画質劣化を低減もしくは回避することができ、高画質化を図ることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態に係る表示装置の一例を表す構成図である。
【図２】図１に示した各画素の内部構成の一例を表す回路図である。
【図３】図１に示した走査線駆動回路の主要部の詳細構成例を表す回路図である。
【図４】第１の実施の形態に係る表示装置の動作の一例を表すタイミング波形図である。
【図５】図４に示した表示装置の動作の際の動作状態の一例を表す回路図である。
【図６】図５に続く動作状態の一例を表す回路図である。
【図７】図６に続く動作状態の一例を表す回路図である。
【図８】表示装置におけるＩ−Ｖ特性の経時劣化について説明するための特性図である。
【図９】図７に続く動作状態の一例を表す回路図である。
【図１０】駆動トランジスタにおけるソース電位の時間変化の一例を表す特性図である。
【図１１】図９に続く動作状態の一例を表す回路図である。
【図１２】図１１に続く動作状態の一例を表す回路図である。
【図１３】駆動トランジスタにおけるソース電位の時間変化と移動度との関係の一例を表す特性図である。
【図１４】図１２に続く動作状態の一例を表す回路図である。
【図１５】表示パネルの信号入力端およびパネル端における信号線の電圧波形の違いについて説明するための図である。
【図１６】比較例１に係る表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図１７】比較例２に係る表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図１８】比較例２および第１の実施の形態に係る表示パネルにおける表示画質について説明するための模式図である。
【図１９】図３に示した走査線駆動回路の動作の一例を表すタイミング波形図である。
【図２０】第１の実施の形態の表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図２１】表示パネル内における複数の分割表示領域の一例を表す模式図である。
【図２２】第２の実施の形態に係る表示装置の動作の一例を表すタイミング波形図である。
【図２３】比較例３に係る表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図２４】第２の実施の形態の表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図２５】第１および第２の実施の形態に係る１垂直期間の長さの一例を対比して説明するためのタイミング波形図である。
【図２６】第１および第２の実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図２７】第１および第２の実施の形態の表示装置の適用例１の外観を表す斜視図である。
【図２８】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図２９】適用例３の外観を表す斜視図である。
【図３０】適用例４の外観を表す斜視図である。
【図３１】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（走査線電圧の立ち上がり，立ち下がりタイミングによって、映像信号の書き込み期間を規定する場合の例）
２．第２の実施の形態（信号線電圧の立ち上がりタイミングと走査線電圧の立ち下がりタイミングとによって、映像信号の書き込み期間を規定する場合の例）
３．モジュールおよび適用例
４．変形例
【００１９】
＜第１の実施の形態＞
［表示装置の構成］
図１は、本発明の第１の実施の形態に係る表示装置（表示装置１）の概略構成をブロック図で表したものである。この表示装置１は、表示パネル１０（表示部）および駆動回路２０を備えている。
【００２０】
（表示パネル１０）
表示パネル１０は、複数の画素１１がマトリクス状に配置された画素アレイ部１３を有しており、外部から入力される映像信号２０Ａおよび同期信号２０Ｂに基づいて、アクティブマトリクス駆動により画像表示を行うものである。ここでは、各画素１１は、赤色用の画素１１Ｒ、緑色用の画素１１Ｇおよび青色用の画素１１Ｂにより構成されている。なお、以下では、画素１１Ｒ，１１Ｇ，１１Ｂの総称として、画素１１を適宜用いるものとする。
【００２１】
画素アレイ部１３はまた、行状に配置された複数の走査線ＷＳＬと、列状に配置された複数の信号線ＤＴＬと、走査線ＷＳＬに沿って行状に配置された複数の電源線ＤＳＬとを有している。これらの走査線ＷＳＬ、信号線ＤＴＬおよび電源線ＤＳＬの一端側はそれぞれ、後述する駆動回路２０に接続されている。また、上記した各画素１１Ｒ，１１Ｇ，１１Ｂは、各走査線ＷＳＬと各信号線ＤＴＬとの交差部に対応して、行列状に配置（マトリクス配置）されている。
【００２２】
図２は、画素１１Ｒ，１１Ｇ，１１Ｂの内部構成の一例を表したものである。画素１１Ｒ，１１Ｇ，１１Ｂ内には、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（発光素子）と、画素回路１４とが設けられている。なお、以下では、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂの総称として、有機ＥＬ素子１２を適宜用いるものとする。
【００２３】
画素回路１４は、書き込み（サンプリング用）トランジスタＴｒ１（第１のトランジスタ）、駆動トランジスタＴｒ２（第２のトランジスタ）および保持容量素子Ｃｓを用いて構成されており、いわゆる「２Ｔｒ１Ｃ」の回路構成となっている。ここで、書き込みトランジスタＴｒ１および駆動トランジスタＴｒ２はそれぞれ、例えば、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴにより形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（いわゆるトップゲート型）であってもよい。
【００２４】
この画素回路１４では、書き込みトランジスタＴｒ１のゲートが走査線ＷＳＬに接続され、ドレインが信号線ＤＴＬに接続され、ソースが、駆動トランジスタＴｒ２のゲートおよび保持容量素子Ｃｓの一端に接続されている。駆動トランジスタＴｒ２のドレインは電源線ＤＳＬに接続され、ソースは、保持容量素子Ｃｓの他端および有機ＥＬ素子１２のアノードに接続されている。有機ＥＬ素子１２のカソードは固定電位に設定されており、ここではグランド線ＧＮＤに接続されることにより、グランド（接地電位）に設定されている。なお、この有機ＥＬ素子１２のカソードは、各有機ＥＬ素子１２の共通電極として機能しており、例えば、表示パネル１０の表示領域全体に渡って連続して形成され、平板状の電極となっている。
【００２５】
（駆動回路２０）
駆動回路２０は、画素アレイ部１３（表示パネル１０）を駆動する（表示駆動を行う）ものである。具体的には、詳細は後述するが、画素アレイ部１３における複数の画素１１（１１Ｒ，１１Ｇ，１１Ｂ）を順次選択しつつ、選択された画素１１に対して映像信号２０Ａに基づく映像信号電圧を書き込むことにより、複数の画素１１に対する表示駆動を行っている。この駆動回路２０は、図１に示したように、映像信号処理回路２１、タイミング生成回路２２、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５を有している。
【００２６】
映像信号処理回路２１は、外部から入力されるデジタルの映像信号２０Ａに対して所定の補正を行うと共に、補正した後の映像信号２１Ａを信号線駆動回路２４に出力するものである。この所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２７】
タイミング生成回路２２は、外部から入力される同期信号２０Ｂに基づいて制御信号２２Ａを生成し出力することにより、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５がそれぞれ、連動して動作するように制御するものである。
【００２８】
走査線駆動回路２３は、制御信号２２Ａに従って（同期して）複数の走査線ＷＳＬに対して選択パルスを順次印加することにより、複数の画素１１（１１Ｒ，１１Ｇ，１１Ｂ）を順次選択するものである。具体的には、書き込みトランジスタＴｒ１をオン状態に設定するときに印加する電圧Ｖonと、書き込みトランジスタＴｒ１をオフ状態に設定するときに印加する電圧Ｖoffとを選択的に出力することにより、上記した選択パルスを生成している。なお、電圧Ｖonは、書き込みトランジスタＴｒ１のオン電圧以上の値（一定値）となっており、電圧Ｖoffは、この書き込みトランジスタＴｒ１のオン電圧よりも低い値（一定値）となっている。
【００２９】
ここで、この走査線駆動回路２３は、詳細は後述するが、映像信号電圧（後述する映像信号電圧Ｖsig）の印加開始後に選択パルスの印加を開始すると共に、この映像信号電圧の印加期間内にその選択パルスの印加を終了させるようになっている。また、信号線ＤＴＬの延在方向（垂直方向（Ｖ方向））に沿った、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、後述する選択パルスの印加期間の調整動作を行うようになっている。
【００３０】
図３は、走査線駆動回路２３の主要部の詳細構成例を回路図で表したものである。この走査線駆動回路２３は、シフトレジスタ２３１と、走査線ＷＳＬの数に対応するｎ個（ｎ：２以上の整数）の論理積（３ＡＮＤ）回路２３２−１〜２３２−ｎと、ｎ個のバッファ回路２３３−１〜２３３−ｎとを含んでいる。また、走査線駆動回路２３には、図に示したように、制御信号２２Ａとしてのクロック信号ｃｋ、クロック反転信号ｘｃｋ、スタートパルス信号ｓｐおよびイネーブル信号ｅｎがそれぞれ入力されるようになっている。
【００３１】
シフトレジスタ２３１は、２種類のフリップフロップ（ＦＦ）回路２３１Ａ，２３１Ｂが交互に配置されて構成されている。なお、図中には、ＦＦ回路２３１Ａを「ＦＦａ」，ＦＦ回路２３１Ｂを「ＦＦｂ」としてそれぞれ示している。ＦＦ回路２３１Ａ，２３１Ｂはにそれぞれ、クロック信号ｃｋ、クロック反転信号ｘｃｋおよびスタートパルス信号ｓｐもしくは前段のＦＦ回路の出力信号が入力されるようになっている。
【００３２】
論理積回路２３２−１には、図中に示したように、シフトレジスタ２３１における１段目のＦＦ回路２３１Ａからの出力パルス信号ＳＲout１と、２段目のＦＦ回路２３１Ｂからの出力パルス信号ＳＲout２と、イネーブル信号ｅｎとが入力されている。同様に、論理積回路２３２−２には、シフトレジスタ２３１における２段目のＦＦ回路２３１Ｂからの出力パルス信号ＳＲout２と、３段目のＦＦ回路２３１Ａからの出力パルス信号と、イネーブル信号ｅｎとが入力されている。論理積回路２３２−（ｎ−１）には、シフトレジスタ２３１における（ｎ−１）段目のＦＦ回路２３１Ｂからの出力パルス信号と、ｎ段目のＦＦ回路２３１Ａからの出力パルス信号ＳＲoutｎと、イネーブル信号ｅｎとが入力されている。論理積回路２３２−ｎには、シフトレジスタ２３１におけるｎ段目のＦＦ回路２３１Ａからの出力パルス信号ＳＲoutｎと、（ｎ＋１）段目（最終段）のＦＦ回路２３１Ｂからの出力パルス信号ＳＲout（ｎ＋１）と、イネーブル信号ｅｎとが入力されている。
【００３３】
バッファ回路２３３−１〜２３２−ｎにはそれぞれ、論理積回路２３２−１〜２３２−ｎからの出力信号が入力されている。これらのバッファ回路２３３−１〜２３３−ｎからの出力配線がそれぞれ、複数の走査線ＷＳＬとしての走査線ＷＳＬ１〜ＷＳＬｎとなっている。
【００３４】
信号線駆動回路２４は、制御信号２２Ａに従って（同期して）、映像信号処理回路２１から入力される映像信号２１Ａに対応するアナログの映像信号を生成し、各信号線ＤＴＬに印加するものである。具体的には、この映像信号２１Ａに基づくアナログの映像信号電圧を各信号線ＤＴＬに対して印加することにより、走査線駆動回路２３により選択された（選択対象の）画素１１（１１Ｒ，１１Ｇ，１１Ｂ）に対して映像信号の書き込みを行うようになっている。なお、映像信号の書き込みとは、駆動トランジスタＴｒ２のゲート−ソース間に所定の電圧を印加することを意味している。
【００３５】
信号線駆動回路２４は、映像信号２０Ａに基づく映像信号電圧Ｖsigと、基準電圧Ｖofsとの２種類の電圧を出力することが可能となっており、これらの２種類の電圧を、１水平（１Ｈ）期間ごとに交互に各信号線ＤＴＬに対して印加するようになっている。ここで、基準電圧Ｖofsは、有機ＥＬ素子１２の消光時に、駆動トランジスタＴｒ２のゲートに印加するための電圧である。具体的には、この基準電圧Ｖofsは、駆動トランジスタＴｒ２の閾値電圧をＶthとすると、（Ｖofs−Ｖth）が有機ＥＬ素子１２における閾値電圧Ｖthelおよびカソード電圧Ｖcatを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも低い電圧値（一定値）となるように設定されている。
【００３６】
電源線駆動回路２５は、制御信号２２Ａに従って（同期して）、複数の電源線ＤＳＬに対して制御パルスを順次印加することにより、各有機ＥＬ素子１２の発光動作および消光動作の制御を行うものである。具体的には、駆動トランジスタＴｒ２に電流Ｉｄを流すときに印加する電圧Ｖccと、駆動トランジスタＴｒ２に電流Ｉｄｓを流さないときに印加する電圧Ｖiniとを選択的に出力することにより、上記した制御パルスを生成するようになっている。ここで、電圧Ｖiniは、有機ＥＬ素子１２における閾値電圧Ｖthelおよびカソード電圧Ｖcatを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも低い電圧値（一定値）となるように設定されている。一方、電圧Ｖccは、この電圧値（Ｖthel＋Ｖcat）以上の電圧値（一定値）となるように設定されている。
【００３７】
［表示装置の作用・効果］
続いて、本実施の形態の表示装置１の作用および効果について説明する。
【００３８】
（１．表示動作の概要）
この表示装置１では、図１および図２に示したように、駆動回路２０が、表示パネル１０（画素アレイ部１３）内の各画素１１（１１Ｒ，１１Ｇ，１１Ｂ）に対し、映像信号２０Ａおよび同期信号２０Ｂに基づく表示駆動を行う。これにより、各画素１１内の有機ＥＬ素子１２へ駆動電流が注入され、正孔と電子とが再結合して発光が起こる。この発光による光は、有機ＥＬ素子１２における陽極（図示せず）と陰極（図示せず）との間で多重反射され、陰極等を透過して外部に取り出される。その結果、表示パネル１０において、映像信号２０Ａに基づく画像表示がなされる。
【００３９】
（２．表示動作の詳細）
図４は、表示装置１における表示動作の際（駆動回路２０による表示駆動の際）の各種波形の一例を、タイミング図で表したものである。ここで、図４（Ａ）〜（Ｃ）はそれぞれ、走査線ＷＳＬ、電源線ＤＳＬおよび信号線ＤＴＬの電圧波形を示している。具体的には、走査線ＷＳＬの電圧が、電圧Ｖoff，Ｖonの間で周期的に変化している様子（図４（Ａ））と、電源線ＤＳＬの電圧が、電圧Ｖcc，Ｖiniの間で周期的に変化している様子（図４（Ｂ））と、信号線ＤＴＬの電圧が、基準電圧Ｖofsおよび映像信号電圧Ｖsigの間で周期的に変化している様子（図４（Ｃ））と、をそれぞれ示している。また、図４（Ｄ），（Ｅ）はそれぞれ、駆動トランジスタＴｒ２におけるゲート電位Ｖｇおよびソース電位Ｖｓの波形を示している。
【００４０】
（発光期間Ｔ０：ｔ１以前）
まず、有機ＥＬ素子１２の発光期間Ｔ０では、走査線ＷＳＬの電圧、電源線ＤＳＬの電圧および信号線ＤＴＬの電圧がそれぞれ、電圧Ｖoff，電圧Ｖcc，映像信号電圧Ｖsigとなっている（図４（Ａ）〜（Ｃ））。したがって、図５に示したように、書き込みトランジスタＴｒ１はオフ状態に設定されている。このとき、駆動トランジスタＴｒ２は飽和領域で動作するように設定されているため、この駆動トランジスタＴｒ２および有機ＥＬ素子１２に流れる電流Ｉｄｓは、以下の（１）式で表すことができる。なお、この（１）式において、μ，Ｗ，Ｌ，Ｃｏｘ，Ｖｇｓ，Ｖthはそれぞれ、駆動トランジスタＴｒ２における移動度，チャネル幅，チャネル長，単位面積あたりのゲート酸化膜容量，ゲート−ソース間電圧（図５参照），閾値電圧を示している。
Ｉｄｓ＝（１／２）×μ×（Ｗ／Ｌ）×Ｃｏｘ×（Ｖｇｓ−Ｖth） ……（１）
【００４１】
（Ｖth補正準備期間Ｔ１：ｔ１〜ｔ４）
次に、駆動回路２０は、タイミングｔ１において発光期間Ｔ０を終了させると共に、各画素１１内の駆動トランジスタＴｒ２における閾値電圧Ｖthの補正（Ｖth補正）の準備を行う。具体的には、まず、タイミングｔ１において、電源線駆動回路２５が、電源線ＤＳＬの電圧を電圧Ｖccから電圧Ｖiniに下げる（図４（Ｂ））。すると、駆動トランジスタＴｒ２のソース電位Ｖｓが下降していき、最終的に、電源線ＤＳＬの電圧に対応する電圧Ｖiniとなる（図４（Ｅ））。また、駆動トランジスタＴｒ２のゲート電位Ｖｇも、このようなソース電位Ｖｓの下降に伴い、保持容量素子Ｃｓを介した容量カップリングによって下降する（図４（Ｄ），図６中の電流Ｉａ参照）。このため、有機ＥＬ素子１２のアノード電圧（電圧Ｖini）が、この有機ＥＬ素子１２における閾値電圧Ｖthelとカソード電圧Ｖcatとを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも小さくなり、アノード−カソード間に電流Ｉｄが流れなくなる。その結果、このタイミングｔ１以降、有機ＥＬ素子１２が消光する（下記の消光期間Ｔ１０へと移行する）。なお、タイミングｔ１から、後述する発光動作を開始するタイミングｔ８までの期間は、有機ＥＬ素子１２が消光状態である消光期間Ｔ１０となっている。
【００４２】
次に、タイミングｔ２において、信号線駆動回路２４が、信号線ＤＴＬの電圧を映像信号電圧Ｖsigから基準電圧Ｖofsに下げる（図４（Ｃ））。そして、走査線駆動回路２３が、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖiniとなっている期間中のタイミングｔ３〜ｔ４において、走査線ＷＳＬの電圧を、電圧Ｖoffから電圧Ｖonへと上げた状態に設定する（図４（Ａ））。これにより、図７に示したように、書き込みトランジスタＴｒ１がオン状態となり、電流Ｉｂが流れることによって、駆動トランジスタＴｒ２のゲート電位Ｖｇは、最終的に、このときの信号線ＤＴＬの電圧に対応する基準電圧Ｖofsとなる（図４（Ｄ））。そして、図４中に示したように、このときの駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓ（＝Ｖofs−Ｖini）が、この駆動トランジスタＴｒ２の閾値電圧Ｖthよりも大きくなることにより（Ｖｇｓ＞Ｖth）、以下説明するＶth補正の準備が完了する。
【００４３】
（Ｖth補正期間Ｔ２：ｔ４〜ｔ５）
次に、駆動回路２０は、駆動トランジスタＴｒ２におけるＶth補正を行う。これは、例えば図８に示したように、駆動トランジスタＴｒ２の閾値電圧Ｖthが、Ｉ−Ｖ特性の経時劣化等によって画素１１ごとにばらついた場合であっても、有機ＥＬ素子１２の発光輝度がばらついてしまうのを低減もしくは回避するためである。
【００４４】
具体的には、まず、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ走査線ＷＳＬの電圧が電圧Ｖonとなっている期間中のタイミングｔ４において、電源線駆動回路２５が電源線ＤＳＬの電圧を、電圧Ｖiniから電圧Ｖccに上げる（図４（Ｂ））。すると、図９に示したように、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｃが流れ、ソース電位Ｖｓが上昇する（図４（Ｅ），図１０参照）。なお、図９に示したように、有機ＥＬ素子１２は、ダイオード成分Ｄｉと容量成分Ｃｅｌとの並列回路によって等価回路を表すことができる。
【００４５】
このとき、図１０に示したように、駆動トランジスタＴｒ２のソース電位Ｖｓが、電圧値（Ｖofs（＝Ｖｇ）−Ｖth）よりも低い場合（Ｖｓ＜（Ｖｇ−Ｖth））、換言すると、ゲート−ソース間電圧Ｖｇｓが依然として閾値電圧Ｖthよりも大きい場合（Ｖｇｓ＞Ｖth；Ｖth補正がまだ完了していない場合）には、図９中に示した電流Ｉｃにより、保持容量素子Ｃｓの両端間の電圧が閾値電圧Ｖthとなるように充電される。すなわち、駆動トランジスタＴｒ２がカットオフするまで（Ｖｇｓ＝Ｖthになるまで）、この駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｃが流れ、ソース電位Ｖｓが上昇する（図４（Ｅ））。ここでは、図４中に示したように、Ｖth補正期間Ｔ２の終了時のタイミングｔ５においてＶｇｓ＝Ｖthとなり、Ｖth補正が完了するものとする。
【００４６】
その後、信号線ＤＴＬおよび電源線ＤＳＬの電圧がそれぞれ、基準電圧Ｖofs，電圧Ｖccのまま保持されている期間中のタイミングｔ５において、走査線駆動回路２３が走査線ＷＳＬの電圧を、電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、図１１に示したように、書き込みトランジスタＴｒ１がオフ状態となるため、駆動トランジスタＴｒ２のゲートがフローティングとなり、Ｖth補正が停止する（以下のＶth補正休止期間Ｔ３へと移行する）。また、その結果、その後の信号線ＤＴＬの電圧の大きさによらず、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖthのまま保持される。
【００４７】
（Ｖth補正休止期間Ｔ３：ｔ５〜ｔ７）
このＶth補正休止期間Ｔ３では、走査線ＷＳＬの電圧が電圧Ｖoffとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖccとなっている期間中のタイミングｔ６において、信号線駆動回路２４が信号線ＤＴＬの電圧を、基準電圧Ｖofsから映像信号電圧Ｖsigへと上げる（図４（Ｃ））。そして、タイミングｔ６において、以下説明する移動度補正・信号書き込み期間Ｔ４へと移行することになる。
【００４８】
このようにして、Ｖth補正期間Ｔ２およびＶth補正休止期間Ｔ３において、ゲート−ソース間電圧Ｖｇｓを閾値電圧Ｖthに設定することにより（Ｖth補正を行うことにより）、以下のような効果が得られる。すなわち、駆動トランジスタＴｒ２の閾値電圧Ｖthが、Ｉ−Ｖ特性の経時劣化等により画素１１（１１Ｒ，１１Ｇ，１１Ｂ）ごとにばらついた場合であっても（図８参照）、有機ＥＬ素子１２の発光輝度がばらつくのを回避することができる。
【００４９】
（移動度補正・信号書き込み期間Ｔ４：ｔ７〜ｔ８）
次に、駆動回路２０は、以下説明するようにして、映像信号電圧Ｖsigの書き込み（映像信号の書き込み）を行いつつ、駆動トランジスタＴｒ２における移動度μの補正（移動度補正）を行う。具体的には、まず、信号線ＤＴＬの電圧が映像信号電圧Ｖsigとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖccとなっている期間中のタイミングｔ７において、走査線駆動回路２３が、走査線ＷＳＬの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、図１２に示したように、書き込みトランジスタＴｒ１がオン状態となるため、電流Ｉｄによって、駆動トランジスタＴｒ２のゲート電位Ｖｇが、基準電圧Ｖofsから、このときの信号線ＤＴＬの電圧に対応する映像信号電圧Ｖsigへと上昇する（図４（Ｄ））。
【００５０】
このとき、有機ＥＬ素子１２のアノード電圧は、この段階ではまだ、有機ＥＬ素子１２における閾値電圧Ｖthelとカソード電圧Ｖcatとを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも小さいため、有機ＥＬ素子１２はカットオフ状態となっている。すなわち、この段階ではまだ、有機ＥＬ素子１２のアノード−カソード間には電流が流れない（有機ＥＬ素子１２が発光しない）。したがって、駆動トランジスタＴｒ２から供給される電流Ｉｅは、有機ＥＬ素子１２のアノード−カソード間に並列に存在する容量成分Ｃｅｌへと流れ、この容量成分Ｃｅｌが充電される。その結果、駆動トランジスタＴｒ２のソース電位Ｖｓが電位差ΔＶだけ上昇し（図４（Ｅ））、ゲート−ソース間電圧Ｖｇｓが（Ｖsig＋Ｖth−ΔＶ）となる。
【００５１】
このとき、例えば図１３に示したように、駆動トランジスタＴｒ２の移動度μが大きいものは、ソース電位Ｖｓの上昇分（電位差ΔＶ）も大きくなる。そのため、上記のように、ゲート−ソース間電圧Ｖｇｓが、後述する発光前にこの電位差ΔＶの分だけ小さくなることにより（フィードバックがかかることにより）、画素１１ごとの移動度μのばらつきを取り除くことができる。
【００５２】
（発光期間Ｔ８（Ｔ０）：ｔ８以降）
次に、信号線ＤＴＬおよび電源線ＤＳＬの電圧がそれぞれ、映像信号電圧Ｖsig，電圧Ｖccのまま保持されている期間中のタイミングｔ８において、走査線駆動回路２３が、走査線ＷＳＬの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、図１４に示したように、書き込みトランジスタＴｒ１がオフ状態となるため、駆動トランジスタＴｒ２のゲートがフローティングとなる。すると、この駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓが一定に保持された状態で、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄｓが流れる。その結果、この駆動トランジスタＴｒ２のソース電位Ｖｓが上昇する（図４（Ｅ））と共に、駆動トランジスタＴｒ２のゲート電位Ｖｇもまた、保持容量素子Ｃｓを介した容量カップリングにより、連動して上昇する（図４（Ｄ））。
【００５３】
そして、これにより、有機ＥＬ素子１２のアノード電圧が、この有機ＥＬ素子１２における閾値電圧Ｖthelとカソード電圧Ｖcatとを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも大きくなる。言い換えると、駆動トランジスタＴｒ２のソース電位Ｖｓが電圧Ｖｘまで上昇する（図４（Ｅ））。よって、有機ＥＬ素子１２のアノード−カソード間に電流Ｉｄｓが流れ、有機ＥＬ素子１２が所望の輝度で発光する（発光期間Ｔ８（Ｔ０））。その後は、タイミングｔ９において、信号線駆動回路２４は、信号線ＤＴＬの電圧を、映像信号電圧Ｖsigから基準電圧Ｖofsへと下げるようになっている。
【００５４】
（繰り返し）
なお、その後は、駆動回路２０は、これまで説明した各期間Ｔ１〜Ｔ５（Ｔ０）がフレーム期間ごとに周期的に繰り返されるように、表示駆動を行う。また、それと共に、駆動回路２０は、例えば１水平期間（１Ｈ期間）ごとに、電源線ＤＳＬに印加する選択パルスおよび走査線ＷＳＬに印加する制御パルスをそれぞれ、行方向に走査させる。以上のようにして、表示装置１における表示動作（駆動回路２０による表示駆動）がなされる。
【００５５】
（３．選択パルスの印加期間の調整動作）
続いて、本実施の形態の表示装置１における表示動作の際の特徴的部分の１つである、走査線駆動回路２３による選択パルスの印加期間の調整動作について、比較例（比較例１，２）と比較しつつ詳細に説明する。
【００５６】
最初に、例えば図１５に示したように、特に大型の表示パネル１０の場合、信号線駆動回路２４から画素１１までの距離（垂直方向（Ｖ方向）の距離）が大きくなるに応じて、映像信号電圧Ｖsigの信号パルスの波形がなまってしまうことが多い。具体的には、図中に示したように、信号線駆動回路２４からの距離が小さい画素（信号入力端寄りの画素１１）では、信号パルスＰＬＳｎの立ち上がり，立ち下がりが急峻である。一方、この信号線駆動回路２４からの距離が大きい画素（パネル端寄りの画素１１）では、信号パルスＰＬＳｆの立ち上がり，立ち下がりがなだらかになってしまう。
【００５７】
これは、以下の理由によるものである。すなわち、まず、電源線ＤＳＬに印加される信号（制御パルス）では、１水平期間（１Ｈ期間）内で高電位（電圧Ｖcc）と低電位（電圧Ｖini）とを切り替えているため、電圧降下等を考慮して、電源線ＤＳＬは低抵抗材料を用いて横（水平）方向に配線する必要がある。そのため、縦（垂直）方向に配線される信号線ＤＴＬは、そのような電源線ＤＳＬと比較して高抵抗となってしまう。その結果、信号線ＤＴＬにおける配線抵抗や容量に起因して、映像信号電圧Ｖsigの信号パルスの波形のなまりは大きくなってしまうのである。
【００５８】
ここで、本実施の形態では、図４（Ａ），（Ｃ）中の矢印および斜線で示したように、映像信号電圧Ｖsigの書き込み期間の長さは、以下のように規定されている。すなわち、この映像信号電圧Ｖsigの印加期間（タイミングｔ６〜ｔ９）内における、走査線ＷＳＬへの印加電圧（選択パルス）の立ち上がりタイミング（タイミングｔ７）および立ち下がりタイミング（タイミングｔ８）によって規定されている。言い換えると、走査線ＷＳＬへの印加電圧が電圧Ｖoffから電圧Ｖonへ切り替わるタイミングと、その後に電圧Ｖonから電圧Ｖoffへと切り替わるタイミングとによって規定されている。また別の言い方では、映像信号電圧Ｖsigの書き込み期間の開始タイミングおよび終了タイミングがそれぞれ、走査線ＷＳＬに印加される選択パルスの印加開始タイミングおよび印加終了タイミングによって規定されている。これは、本実施の形態では、走査線駆動回路２３が、映像信号電圧Ｖsigの印加開始後に選択パルスの印加を開始すると共に、この映像信号電圧Ｖsigの印加期間内にその選択パルスの印加を終了させるようにしているためである。
【００５９】
（比較例１）
これらのことから、例えば図１６に示した比較例１に係る表示装置１０１では、表示パネル１０内の画素位置によらず、実際の映像信号電圧Ｖsigの書き込み期間の長さがほぼ一定となっている。すなわち、この比較例１では、信号線ＤＴＬでの映像信号電圧Ｖsigの信号パルスの波形が、表示パネル１０内の画素位置によって異なってしまう場合でも、そのようなパルス波形の違いに起因した、実際の映像信号電圧Ｖsigの書き込み期間の長さの差異がほとんど生じない。
【００６０】
具体的には、まず、信号線駆動回路２４からの距離が小さい画素Ｐ１０１ｎ（信号入力端寄りの画素１１）では、映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが急峻となっている。また、この距離が中程度の画素Ｐ１０１ｍ（中間位置の画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、ややなまってなだらかになっている。そして、この距離が大きい画素Ｐ１０１ｆ（パネル端寄りの画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、大きくなまってなだらかになっている。ただし、この比較例１では、走査線駆動回路１０３から走査線ＷＳＬへ印加される選択パルスの開始タイミングｔ１０７が、信号線ＤＴＬにおける映像信号電圧Ｖsigの信号パルスの立ち上がり後となっている。そのため、以下説明する比較例２とは異なり、信号線駆動回路２４から各画素１１までの距離の大小によらず、画素Ｐ１０１ｎ，Ｐ１０１ｍ，Ｐ１０１ｆのそれぞれにおいて、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ１０４が互いにほぼ等しくなっている。なお、図１６中のタイミングｔ１０２，ｔ１０６，ｔ１０７，ｔ１０８，ｔ１０９はそれぞれ、図４に示したタイミングｔ２，ｔ６〜ｔ９にそれぞれ対応している。
【００６１】
（比較例２）
ところが、例えば図１７に示した比較例２に係る表示装置２０１のように、走査線駆動回路２０３から走査線ＷＳＬへ印加される選択パルスの開始タイミングｔ２０７が、信号線ＤＴＬにおける映像信号電圧Ｖsigの信号パルスの立ち上がり前となる場合があると、以下の問題が生じる。
【００６２】
具体的には、この比較例２では、まず上記比較例１と同様に、信号線駆動回路２４からの距離が小さい画素Ｐ２０１ｎ（信号入力端寄りの画素１１）では、映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが急峻となっている。また、この距離が中程度の画素Ｐ２０１ｍ（中間位置の画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、ややなまってなだらかになっている。そして、この距離が大きい画素Ｐ２０１ｆ（パネル端寄りの画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、大きくなまってなだらかになっている。
【００６３】
ここで、比較例２では、画素Ｐ２０１ｍ，Ｐ２０１ｆにおいて、走査線ＷＳＬへ印加される選択パルスの開始タイミングｔ２０７が、信号線ＤＴＬにおける映像信号電圧Ｖsigの信号パルスの立ち上がりよりも前となってしまっている。したがって、この比較例２では、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、実際の映像信号電圧Ｖsigの書き込み期間の長さが短くなってしまう。具体的には、図１７中の画素Ｐ２０１ｎ，Ｐ２０１ｍ，Ｐ２０１ｆの順に、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ２０４ｎ，ΔＴ２０４ｍ，ΔＴ２０４ｆが徐々に短くなっている。なお、図１７中のタイミングｔ２０２，ｔ２０６，ｔ２０７，ｔ２０８，ｔ２０９もそれぞれ、図４に示したタイミングｔ２，ｔ６〜ｔ９にそれぞれ対応している。
【００６４】
これにより、比較例２では、表示パネル１０内の画素位置によって映像信号電圧Ｖsigの書き込み期間の長さが異なってしまい、表示輝度も画素位置によって異なってしまう。具体的には、信号入力端寄りの画素１１よりもパネル端よりの画素１１のほうが、映像信号電圧Ｖsigの書き込み期間が短くなるため（ΔＴ２０４ｎ＞ΔＴ２０４ｍ＞ΔＴ２０４ｆ）、相対的に暗くなる（表示輝度が低くなる）。その結果、例えば図１８（Ａ）に示したように、いわゆるシェーディング現象や表示むら（図中の符号Ｐ２０２参照）が発生し、表示画質が劣化してしまうことになる。
【００６５】
（本実施の形態）
これに対して、本実施の形態の表示装置１では、上記比較例１，２とは異なり、例えば図１９および図２０に示したようにして、走査線駆動回路２３によって選択パルスの印加期間の調整動作を行い、上記比較例２における問題を低減もしくは回避している。ここで、図１９は、図３に示した走査線駆動回路２３の動作の一例をタイミング波形図で表したものである。具体的には、（Ａ）はクロック信号ｃｋ、（Ｂ）はスタートパルス信号ｓｐ、（Ｃ）〜（Ｆ）はシフトレジスタ２３１からの出力パルス信号ＳＲout１，ＳＲout２，ＳＲoutｎ，ＳＲout（ｎ＋１）、（Ｇ）はイネーブル信号ｅｎ、（Ｈ），（Ｉ）は走査線ＷＳＬ１，ＷＳＬｎの電圧波形をそれぞれ示している。
【００６６】
この走査線駆動回路２３では、まず、シフトレジスタ２３１において、クロック信号ｃｋ（図１９（Ａ））、クロック反転信号ｘｃｋおよびスタートパルスｓｐ（図１９（Ｂ））を入力し、出力パルス信号ＳＲout１，ＳＲout２，…，ＳＲoutｎ，ＳＲout（ｎ＋１）を出力する（図１９（Ｃ）〜（Ｆ））。次に、論理積回路２３２−１〜２３２−ｎではそれぞれ、これらの出力パルス信号ＳＲout１，ＳＲout２，…，ＳＲoutｎ，ＳＲout（ｎ＋１）のうちの２つの信号と、イネーブル信号ｅｎ（図１９（Ｇ））との論理演算（３ＡＮＤ演算）を行う。
【００６７】
このとき、このイネーブル信号ｅｎは、図１９（Ｇ）に示したように、信号線駆動回路２４から各走査線ＷＳＬまでの距離が大きくなるのに応じて、印加終了タイミングが遅くなることによりパルス幅が長くなるように構成された複数の印加パルスから構成されている。具体的には、この距離が小さい（信号入力端寄りの）走査線ＷＳＬｎに対応する印加パルスのパルス幅Ｔｅｎｎと比べ、上記距離が大きい（パネル端寄りの）走査線ＷＳＬ１に対応する印加パルスのパルス幅Ｔｅｎ１のほうが長くなっている。これにより、図１９（Ｈ），（Ｉ）に示したように、論理積回路２３２−１〜２３２−ｎおよびバッファ回路２３３−１〜２３３−ｎを介して生成される走査線ＷＳＬ１〜ＷＳＬｎにおける選択パルスにおいても、以下のようになる。すなわち、信号線駆動回路２４から各走査線ＷＳＬまでの距離が大きくなるのに応じて、印加終了タイミングが遅くなることによりパルス幅が長くなる。
【００６８】
これらのことから、本実施の形態では、走査線駆動回路２３において、例えば図２０に示したようにして、走査線ＷＳＬにおける選択パルスの印加期間の調整動作を行っている。すなわち、信号線ＤＴＬの延在方向（垂直方向（Ｖ方向））に沿った、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによってその選択パルスの印加期間が長くなるように、印加期間の調整を行う。具体的には、ここでは、走査線駆動回路２３は、上記した距離が大きくなるのに応じて選択パルスの印加期間が連続的に（アナログ的に）長くなるように、印加期間の調整を行っている。
【００６９】
より詳細には、まず、ここでは上記比較例１，２と同様に、信号線駆動回路２４からの距離が小さい画素Ｐ１ｎ（信号入力端寄りの画素１１）では、映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが急峻となっている。また、この距離が中程度の画素Ｐ１ｍ（中間位置の画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、ややなまってなだらかになっている。そして、この距離が大きい画素Ｐ１ｆ（パネル端寄りの画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、大きくなまってなだらかになっている。
【００７０】
ここで、本実施の形態においても上記比較例２と同様に、画素Ｐ１ｍ，Ｐ１ｆにおいて、走査線ＷＳＬへ印加される選択パルスの開始タイミングｔ７が、信号線ＤＴＬにおける映像信号電圧Ｖsigの信号パルスの立ち上がりよりも前となってしまっている。ただし、本実施の形態では比較例２とは異なり、上記したように、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによってその選択パルスの印加期間が長くなるように、印加期間の調整を行っている。これにより、以下説明するように、映像信号電圧Ｖsigの書き込み期間の長さにおける表示パネル１０内の画素位置によるばらつきが抑えられる（もしくは回避される）。
【００７１】
すなわち、ここでは、上記した映像信号電圧Ｖsigの書き込み期間の終了タイミングが、上記距離が大きくなるのに応じて遅くなるように調整される（図２０中の２重線の矢印参照）。したがって、この距離が大きくなるのに応じて、映像信号電圧Ｖsigのパルス波形（具体的には、立ち上がり波形）がなまることによって、映像信号電圧Ｖsigの書き込み開始タイミングが遅くなった場合であっても、実際の映像信号電圧Ｖsigの書き込み期間の長さが、画素位置によらずにほぼ一定となる。言い換えると、実際の映像信号電圧Ｖsigの書き込み期間の長さの画素位置による差異が、低減もしくは回避される。
【００７２】
具体的には、図２０では、画素Ｐ１ｎ，Ｐ１ｍ，Ｐ１ｆの順に、映像信号電圧Ｖsigの書き込み開始タイミングが遅くなっている一方、この順に、映像信号電圧Ｖsigの書き込み終了タイミングも遅くなるように調整されている。したがって、画素Ｐ１ｎ，Ｐ１ｍ，Ｐ１ｆのいずれにおいても、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ４１がほぼ一定となっている。その結果、本実施の形態の表示装置１では、例えば図１８（Ｂ）に示したように、上記比較例２と比べ、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が、低減もしくは回避される。なお、一般に、輝度差が１０〜２０％以内であれば、パネル全体でシェーディングが視認されないため、上記した選択パルスにおける印加終了タイミングの調整幅は、信号線ＤＴＬに対して映像信号電圧Ｖsigを印加する期間の幅と比べて短くてよい。
【００７３】
また、図１９および図２０では、上記した距離が大きくなるのに応じて、選択パルスの印加期間が連続的に（アナログ的に）長くなるように印加期間の調整を行っているが、上記した距離が大きくなるのに応じて、選択パルスの印加期間が段階的に（デジタル的に）長くなるように調整してもよい。
【００７４】
具体的には、例えば図２１では、走査線駆動回路２３は、上記した距離が大きくなるのに応じて、選択パルスの印加期間が多段階で長くなるように、印加期間の調整を行っている。すなわち、ここでは、表示パネル１０内において、パネル下部領域１０ｎ（信号入力端側）、パネル中部領域１０ｍおよびパネル上部領域１０ｆ（パネル端側）の順に、選択パルスの印加期間が多段階で長くなるように、印加期間の調整を行っている。このように構成した場合にも、例えば図１８（Ｃ）に示したように、上記比較例２と比べ、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が、低減もしくは回避される。
【００７５】
以上のように本実施の形態では、走査線駆動回路２３が、映像信号電圧Ｖsigの書き込み時に、映像信号電圧Ｖsigの印加期間内に走査線ＷＳＬに対する選択パルスの印加を終了させると共に、信号線ＤＴＬの延在方向に沿った信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、この選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように印加期間の調整を行うようにしたので、表示輝度の画素位置によるばらつきを低減もしくは回避することができる。よって、画素位置に応じた画質劣化（垂直方向に沿ったいわゆるシェーディング現象の発生や、表示むらの発生）を低減もしくは回避することができ、高画質化を図ることが可能となる。
【００７６】
また、図３および図１９に示したように、走査線駆動回路２３へ入力されるイネーブル信号ｅｎにおける複数の印加パルスのパルス幅の調整のみによって、上記のような選択パルスの印加期間の調整を行うことができるため、簡単な構成で（低コストで）上記の効果を得ることが可能となる。
【００７７】
更に、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加期間が連続的に（アナログ的に）長くなるように印加期間の調整を行うようにした場合には、上記した画素位置に応じた画質劣化をより高精度に抑えることができる。
【００７８】
一方、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加期間が段階的に（デジタル的に）長くなるように印加期間の調整を行うようにした場合には、連続的に（アナログ的に）長くなるように調整した場合と比べ、走査線駆動回路２３へ入力されるイネーブル信号ｅｎにおける複数の印加パルスのパルス幅の調整が簡単になるため、より簡単な構成で（低コストで）上記の効果を得ることが可能となる。
【００７９】
＜第２の実施の形態＞
続いて、本発明の第２の実施の形態について説明する。なお、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００８０】
図２２は、本実施の形態に係る表示装置（表示装置１Ａ）における表示動作の際の各種波形の一例を、タイミング図で表したものである。ここで、図２２（Ａ）〜（Ｅ）に示した電圧波形の種類はそれぞれ、第１の実施の形態における図４（Ａ）〜（Ｅ）に示したものと同様となっている。なお、表示装置１Ａのブロック構成および画素１１における画素回路の構成はそれぞれ、基本的には上記第１の実施の形態と同様であるため、説明を省略する。また、表示動作の基本部分（タイミングｔ１１〜ｔ１５の期間）についても、図４等に示した第１の実施の形態における表示動作（タイミングｔ１〜ｔ５の部分）と同様であるため、説明を省略する。
【００８１】
本実施の形態では、上記第１の実施の形態とは異なり、Ｖth補正期間Ｔ２と移動度補正・信号書き込み期間Ｔ４との間に、Ｖth補正休止期間Ｔ３が設けられていない。したがって、タイミングｔ１５〜ｔ１６での移動度補正・信号書き込み期間Ｔ４が、第１の実施の形態におけるタイミングｔ７〜ｔ８での移動度補正・信号書き込み期間Ｔ４に対応している。また、タイミングｔ１６以降での発光期間Ｔ５（Ｔ０）が、第１の実施の形態におけるタイミングｔ８以降での発光期間Ｔ５（Ｔ０）に対応している。
【００８２】
また、これに伴い、本実施の形態では上記第１の実施の形態とは異なり、走査線駆動回路２３Ａが、映像信号電圧Ｖsigの印加開始前に選択パルスの印加を開始すると共に、この映像信号電圧Ｖsigの印加期間内にその選択パルスの印加を終了させるようにしている。したがって、図２２（Ａ），（Ｃ）中の矢印および斜線で示したように、本実施の形態では、映像信号電圧Ｖsigの書き込み期間の長さは、以下のように規定されている。すなわち、この映像信号電圧Ｖsigの印加開始タイミング（タイミングｔ１５）と、走査線ＷＳＬへの印加電圧（選択パルス）の立ち下がりタイミング（タイミングｔ１６）とによって規定されている。言い換えると、信号線ＤＴＬへの印加電圧が基準電圧Ｖofsから映像信号電圧Ｖsigへ切り替わるタイミングと、その後に走査線ＷＳＬへの印加電圧が電圧Ｖonから電圧Ｖoffへと切り替わるタイミングとによって規定されている。また別の言い方では、映像信号電圧Ｖsigの書き込み期間の開始タイミングおよび終了タイミングがそれぞれ、信号線ＤＴＬに対する映像信号電圧Ｖsigの印加開始タイミングと、走査線ＷＳＬに印加される選択パルスの印加終了タイミングとによって規定されている。
【００８３】
（比較例３）
ここで、このような場合も、例えば図２３に示した比較例３に係る表示装置３０１のように、前述した比較例２と同様に、表示パネル１０内の画素位置によって映像信号電圧Ｖsigの書き込み期間の長さが異なってしまい、表示輝度も画素位置によって異なってしまう場合がある。
【００８４】
具体的には、この比較例３では、まず上記比較例１，２と同様に、信号線駆動回路２４からの距離が小さい画素Ｐ３０１ｎ（信号入力端寄りの画素１１）では、映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが急峻となっている。また、この距離が中程度の画素Ｐ３０１ｍ（中間位置の画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、ややなまってなだらかになっている。そして、この距離が大きい画素Ｐ３０１ｆ（パネル端寄りの画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、大きくなまってなだらかになっている。
【００８５】
ここで、比較例３では、本実施の形態と同様に、上記したように映像信号電圧Ｖsigの書き込み期間の開始タイミングが、信号線ＤＴＬに対する映像信号電圧Ｖsigの印加開始タイミングによって規定されている。したがって、信号線駆動回路２４からの距離が大きくなるのに応じて、映像信号電圧Ｖsigの信号パルスの立ち上がりがなまってなだらかになると、実際の映像信号電圧Ｖsigの書き込み期間の長さが短くなってしまう。具体的には、図２３中の画素Ｐ３０１ｎ，Ｐ３０１ｍ，Ｐ３０１ｆの順に、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ３０４ｎ，ΔＴ３０４ｍ，ΔＴ３０４ｆが徐々に短くなっている。なお、図２３中のタイミングｔ３０２，ｔ３０３，ｔ３０５，ｔ３０６，ｔ３０７はそれぞれ、図２２に示したタイミングｔ２，ｔ３，ｔ５〜ｔ７にそれぞれ対応している。
【００８６】
これにより、この比較例３においても、表示パネル１０内の画素位置によって映像信号電圧Ｖsigの書き込み期間の長さが異なってしまい、表示輝度も画素位置によって異なってしまう。具体的には、信号入力端寄りの画素１１よりもパネル端よりの画素１１のほうが、映像信号電圧Ｖsigの書き込み期間が短くなるため（ΔＴ３０４ｎ＞ΔＴ３０４ｍ＞ΔＴ３０４ｆ）、相対的に暗くなる（表示輝度が低くなる）。その結果、上記比較例２と同様に、いわゆるシェーディング現象や表示むらが発生し、表示画質が劣化してしまうことになる。また、特に本実施の形態では、上記比較例１，２とは異なり、信号線駆動回路２４からの距離が大きくなるのに応じて映像信号電圧Ｖsigの信号パルスの立ち上がりがなまってなだらかになると、常にそのような問題が生じてしまうことになる。
【００８７】
これに対して、本実施の形態では、上記第１の実施の形態と同様に、例えば図２４に示したようにして、走査線駆動回路２３Ａによって選択パルスの印加期間の調整動作を行い、上記比較例３における問題を低減もしくは回避している。すなわち、信号線ＤＴＬの延在方向（垂直方向（Ｖ方向））に沿った、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによってその選択パルスの印加期間が長くなるように、印加期間の調整を行う。
【００８８】
すなわち、上記した映像信号電圧Ｖsigの書き込み期間の終了タイミングが、上記距離が大きくなるのに応じて遅くなるように調整される（図２４中の２重線の矢印参照）。したがって、この距離が大きくなるのに応じて、映像信号電圧Ｖsigのパルス波形（具体的には、立ち上がり波形）がなまることによって、映像信号電圧Ｖsigの書き込み開始タイミングが遅くなった場合であっても、実際の映像信号電圧Ｖsigの書き込み期間の長さが、画素位置によらずにほぼ一定となる。言い換えると、実際の映像信号電圧Ｖsigの書き込み期間の長さの画素位置による差異が、低減もしくは回避される。
【００８９】
具体的には、図２４では、画素Ｐ２ｎ，Ｐ２ｍ，Ｐ２ｆの順に、映像信号電圧Ｖsigの書き込み開始タイミングが遅くなっている一方、この順に、映像信号電圧Ｖsigの書き込み終了タイミングも遅くなるように調整されている。したがって、画素Ｐ２ｎ，Ｐ２ｍ，Ｐ２ｆのいずれにおいても、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ４２がほぼ一定となっている。その結果、本実施の形態の表示装置１Ａにおいても、上記比較例３と比べ、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が、低減もしくは回避される。
【００９０】
以上のように本実施の形態においても、上記第１の実施の形態と同様の作用により同様の効果を得ることができる。すなわち、画素位置に応じた画質劣化（垂直方向に沿ったいわゆるシェーディング現象の発生や、表示むらの発生）を低減もしくは回避することができ、高画質化を図ることが可能となる。
【００９１】
また、上記したように、本実施の形態では、上記比較例１，２や第１の実施の形態とは異なり、信号線駆動回路２４からの距離が大きくなるのに応じて映像信号電圧Ｖsigの信号パルスの立ち上がりがなまってなだらかになると、常にそのような問題が生じる可能性があるため、画素位置に応じた画質劣化を抑えることによる利点が特に大きいと言える。
【００９２】
更に、本実施の形態では、Ｖth補正休止期間Ｔ３が設けられていないと共に、映像信号電圧Ｖsigの印加開始前に選択パルスの印加を開始し、この映像信号電圧Ｖsigの印加期間内にその選択パルスの印加を終了させるようにしているため、上記第１の実施の形態と比べ、１水平（１Ｈ）期間の長さを短くすることができる。具体的には、例えば図２５（Ａ），（Ｂ）に示した第１の実施の形態における１Ｈ期間の長さΔＴＨ１と比べ、例えば図２５（Ｃ），（Ｄ）に示した第２の実施の形態における１Ｈ期間の長さΔＴＨ２のほうが短くなる（ΔＴＨ２＜ΔＴＨ１）。これにより、１Ｈ期間内の映像信号の書込みを短時間で行うことができるため、表示パネル１０の大型化や高精細化、表示駆動の高速化などを図ることが可能となる。
【００９３】
＜モジュールおよび適用例＞
続いて、図２６〜図３１を参照して、上記第１，第２の実施の形態で説明した表示装置１，１Ａの適用例について説明する。上記各実施の形態の表示装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、これらの表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
【００９４】
（モジュール）
上記各実施の形態の表示装置は、例えば、図２６に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板３１の一辺に、封止用基板３２から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００９５】
（適用例１）
図２７は、上記各実施の形態の表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記各実施の形態の表示装置により構成されている。
【００９６】
（適用例２）
図２８は、上記各実施の形態の表示装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記各実施の形態の表示装置により構成されている。
【００９７】
（適用例３）
図２９は、上記各実施の形態の表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記各実施の形態の表示装置により構成されている。
【００９８】
（適用例４）
図３０は、上記各実施の形態の表示装置が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。そして、この表示部６４０が上記各実施の形態の表示装置により構成されている。
【００９９】
（適用例５）
図３１は、上記各実施の形態の表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記各実施の形態の表示装置により構成されている。
【０１００】
＜変形例＞
以上、いくつかの実施の形態および適用例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
【０１０１】
例えば、上記実施の形態等では、表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１４の構成は、上記実施の形態等で説明したものに限られない。すなわち、必要に応じて容量素子やトランジスタ等を画素回路１４に追加するようにしてもよい。その場合、画素回路１４の変更に応じて、上述した走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５の他に、必要な駆動回路を追加するようにしてもよい。
【０１０２】
また、上記実施の形態等では、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５における駆動動作を、タイミング生成回路２２が制御する場合について説明したが、他の回路がこれらの駆動動作を制御するようにしてもよい。また、このような走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５に対する制御は、ハードウェア（回路）で行われるようにしてもよいし、ソフトウェア（プログラム）で行われるようにしてもよい。
【０１０３】
更に、上記実施の形態等では、画素回路１４がいわゆる「２Ｔｒ１Ｃ」の回路構成となっている場合について説明したが、画素回路１４の回路構成はこれには限られない。すなわち、トランジスタが有機ＥＬ素子１２に直列に接続された回路構成を含んでいるものであれば、画素回路１４が「２Ｔｒ１Ｃ」以外の回路構成となっていてもよい。
【０１０４】
加えて、上記実施の形態等では、書き込みトランジスタＴｒ１および駆動トランジスタＴｒ２がそれぞれ、ｎチャネルトランジスタ（例えば、ｎチャネルＭＯＳ型のＴＦＴ）により形成されている場合について説明したが、この場合には限られない。すなわち、書き込みトランジスタＴｒ１および駆動トランジスタＴｒ２がそれぞれ、ｐチャネルトランジスタ（例えば、ｐチャネルＭＯＳ型のＴＦＴ）により形成されていてもよい。
【符号の説明】
【０１０５】
１，１Ａ…表示装置、１０…表示パネル、１０ｎ…パネル下部領域（分割表示領域）、１０ｍ…パネル中部領域（分割表示領域）、１０ｆ…パネル上部領域（分割表示領域）、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１２，１２Ｒ，１２Ｇ，１２Ｂ…有機ＥＬ素子、１３…画素アレイ部、１４…画素回路、２０…駆動回路、２０Ａ，２１Ａ…映像信号、２０Ｂ…同期信号、２１…映像信号処理回路、２２…タイミング生成回路、２２Ａ…制御信号、２３，２３Ａ…走査線駆動回路、２３１Ａ，２３１Ｂ…フリップフロップ（ＦＦ）回路、２３２−１〜２３２−ｎ…論理積（３ＡＮＤ）回路、２３３−１〜２３３−ｎ…バッファ回路、２４，２４Ａ…信号線駆動回路、２５…電源線駆動回路、ＷＳＬ，ＷＳＬ１〜ＷＳＬｎ…走査線、ＤＴＬ…信号線、ＤＳＬ…電源線、Ｔｒ１…書き込みトランジスタ、Ｔｒ２…駆動トランジスタ、Ｃｓ…保持容量素子、Ｄｉ…ダイオード成分、Ｃel…容量成分、Ｉｄｓ，Ｉａ〜Ｉｅ…電流、Ｖｇ…ゲート電位、Ｖｓ…ソース電位、Ｖｇｓ…ゲート−ソース間電圧、Ｖth…閾値電圧、Ｖsig…映像信号電圧、Ｖofs，Ｖon，Ｖoff，Ｖcc，Ｖini，Ｃｘ…電圧、ΔＶ…電位差、ｃｋ…クロック信号、ｘｃｋ…クロック反転信号、ｓｐ…スタートパルス信号、ｅｎ…イネーブル信号、ＳＲout１，ＳＲout２，ＳＲoutｎ，ＳＲout（ｎ＋１）…出力パルス信号、ＰＬＳｎ，ＰＬＳｆ…信号パルス、ｔ１〜ｔ９，ｔ１１〜ｔ１７…タイミング、Ｔ０，Ｔ５…発光期間、Ｔ１…Ｖth補正準備期間、Ｔ２…Ｖth補正期間、Ｔ３…Ｖth補正休止期間、Ｔ４…移動度補正・信号書き込み期間、Ｔ１０…消光期間、ΔＴｅｎ１，ΔＴｅｎｎ…パルス幅、ΔＴ４１、ΔＴ４２…信号書き込み期間、ΔＴＨ１，ΔＴＨ２…１Ｈ（１垂直）期間。
【技術分野】
【０００１】
本発明は、画素ごとに配置した発光素子により画像を表示する表示装置およびその駆動方法、ならびにそのような表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。
【０００３】
有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ表示装置では光源（バックライト）が必要ないことから、光源を必要とする液晶表示装置と比べ、画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様に、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とが挙げられる。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、後者のアクティブマトリクス方式の開発が盛んに行なわれている。この方式では、画素ごとに配した有機ＥＬ素子に流れる電流を、有機ＥＬ素子ごとに設けた駆動回路内の能動素子（一般にはＴＦＴ（Thin Film Transistor；薄膜トランジスタ））によって制御するようになっている。
【０００５】
ところで、一般に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間の経過に従って劣化（経時劣化）することが知られている。有機ＥＬ素子を電流駆動する画素回路では、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、駆動トランジスタに流れる電流値が変化することから、有機ＥＬ素子自身に流れる電流値も変化し、それに応じて発光輝度も変化する。
【０００６】
また、駆動トランジスタの閾値電圧Ｖthや移動度μが経時的に変化したり、製造プロセスのばらつきによって、これら閾値電圧Ｖthや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Ｖthや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくことになる。そのため、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。
【０００７】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時変化したり、駆動トランジスタの閾値電圧Ｖthや移動度μが経時変化したり画素回路ごとに異なったりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするための提案がなされている。具体的には、有機ＥＬ素子のＩ−Ｖ特性の変動に対する補償機能と、駆動トランジスタの閾値電圧Ｖthや移動度μの変動に対する補正機能とを組み込んだ表示装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３３１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、特に大型の表示パネルにおいては、データドライバから画素までの距離が大きくなるに応じて、信号線における配線抵抗や容量に起因して、映像信号電圧の信号パルスの波形がなまってしまうことが多い。具体的には、データドライバからの距離が小さい画素（信号入力端寄りの画素）では、信号パルスの立ち上がり，立ち下がりが急峻である一方、この距離が大きい画素（パネル端寄りの画素）では、信号パルスの立ち上がり，立ち下がりがなだらかになってしまう。
【００１０】
このように、信号パルスの波形が表示パネル内の画素位置によって異なってしまうと、パルス波形の違いに起因して、映像信号の実質的な書き込み期間の長さが、画素位置によってばらついてしまう場合がある。そして、その場合、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が発生し、表示画質が劣化してしまうことになる。なお、このような問題は、有機ＥＬ表示装置だけには限られず、自発光素子を用いた他の表示装置においても同様に発生し得るものである。
【００１１】
本発明はかかる問題点に鑑みてなされたもので、その目的は、高画質化を図ることが可能な表示装置およびその駆動方法ならびに電子機器を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の表示装置は、それぞれが発光素子を含む複数の画素と、各画素に接続された走査線および信号線と、走査線に対して複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、信号線に対して映像信号電圧を印加することにより、走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路とを備えたものである。ここで、上記走査線駆動回路は、映像信号電圧の印加期間内に選択パルスの印加を終了させると共に、信号線の延在方向に沿った信号線駆動回路から各画素までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように、印加期間の調整を行っている。
【００１３】
本発明の電子機器は、上記本発明の表示装置を備えたものである。
【００１４】
本発明の表示装置の駆動方法は、それぞれが発光素子を含み、走査線および信号線に接続された複数の画素を表示駆動する際に、走査線に対して複数の画素を順次選択するための選択パルスを印加しつつ、信号線に対して映像信号電圧を印加することにより選択された画素に対して映像信号の書き込みを行い、この映像信号の書き込み時に、映像信号電圧の印加期間内に選択パルスの印加を終了させると共に、信号線の延在方向に沿ったこの信号線の駆動回路から各画素までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように、印加期間の調整を行うようにしたものである。
【００１５】
本発明の表示装置およびその駆動方法ならびに電子機器では、走査線に対して複数の画素を順次選択するための選択パルスが印加されつつ、信号線に対して映像信号電圧が印加されることにより、選択された画素に対して映像信号の書き込みがなされる。この際、映像信号電圧の印加期間内に選択パルスの印加が終了することにより、映像信号の書き込み期間の終了タイミングが、この選択パルスの印加終了タイミングによって規定されることになる。ここで、信号線の延在方向に沿った信号線駆動回路から各画素までの距離が大きくなるのに応じて、上記した選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように、印加期間の調整がなされる。これにより、映像信号の書き込み期間の長さにおける装置内の画素位置によるばらつきが抑えられる（もしくは回避される）。すなわち、上記した映像信号の書き込み期間の終了タイミングが、上記距離が大きくなるのに応じて遅くなるように調整されるため、この距離が大きくなるのに応じて、映像信号電圧のパルス波形（具体的には、立ち上がり波形）がなまることによって映像信号の書き込み開始タイミングが遅くなった場合であっても、実際の映像信号の書き込み期間の長さが、画素位置によらずにほぼ一定となる（実際の映像信号の書き込み期間の長さの画素位置による差異が、低減もしくは回避される）。その結果、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が、低減もしくは回避される。
【発明の効果】
【００１６】
本発明の表示装置およびその駆動方法ならびに電子機器によれば、映像信号の書き込み時に、映像信号電圧の印加期間内に選択パルスの印加を終了させると共に、信号線の延在方向に沿った信号線駆動回路から各画素までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように印加期間の調整を行うようにしたので、表示輝度の画素位置によるばらつきを低減もしくは回避することができる。よって、画素位置に応じた画質劣化を低減もしくは回避することができ、高画質化を図ることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態に係る表示装置の一例を表す構成図である。
【図２】図１に示した各画素の内部構成の一例を表す回路図である。
【図３】図１に示した走査線駆動回路の主要部の詳細構成例を表す回路図である。
【図４】第１の実施の形態に係る表示装置の動作の一例を表すタイミング波形図である。
【図５】図４に示した表示装置の動作の際の動作状態の一例を表す回路図である。
【図６】図５に続く動作状態の一例を表す回路図である。
【図７】図６に続く動作状態の一例を表す回路図である。
【図８】表示装置におけるＩ−Ｖ特性の経時劣化について説明するための特性図である。
【図９】図７に続く動作状態の一例を表す回路図である。
【図１０】駆動トランジスタにおけるソース電位の時間変化の一例を表す特性図である。
【図１１】図９に続く動作状態の一例を表す回路図である。
【図１２】図１１に続く動作状態の一例を表す回路図である。
【図１３】駆動トランジスタにおけるソース電位の時間変化と移動度との関係の一例を表す特性図である。
【図１４】図１２に続く動作状態の一例を表す回路図である。
【図１５】表示パネルの信号入力端およびパネル端における信号線の電圧波形の違いについて説明するための図である。
【図１６】比較例１に係る表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図１７】比較例２に係る表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図１８】比較例２および第１の実施の形態に係る表示パネルにおける表示画質について説明するための模式図である。
【図１９】図３に示した走査線駆動回路の動作の一例を表すタイミング波形図である。
【図２０】第１の実施の形態の表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図２１】表示パネル内における複数の分割表示領域の一例を表す模式図である。
【図２２】第２の実施の形態に係る表示装置の動作の一例を表すタイミング波形図である。
【図２３】比較例３に係る表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図２４】第２の実施の形態の表示装置における表示パネルの信号入力端、中部領域およびパネル端での映像信号の書き込み期間について説明するための特性図である。
【図２５】第１および第２の実施の形態に係る１垂直期間の長さの一例を対比して説明するためのタイミング波形図である。
【図２６】第１および第２の実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図２７】第１および第２の実施の形態の表示装置の適用例１の外観を表す斜視図である。
【図２８】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図２９】適用例３の外観を表す斜視図である。
【図３０】適用例４の外観を表す斜視図である。
【図３１】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（走査線電圧の立ち上がり，立ち下がりタイミングによって、映像信号の書き込み期間を規定する場合の例）
２．第２の実施の形態（信号線電圧の立ち上がりタイミングと走査線電圧の立ち下がりタイミングとによって、映像信号の書き込み期間を規定する場合の例）
３．モジュールおよび適用例
４．変形例
【００１９】
＜第１の実施の形態＞
［表示装置の構成］
図１は、本発明の第１の実施の形態に係る表示装置（表示装置１）の概略構成をブロック図で表したものである。この表示装置１は、表示パネル１０（表示部）および駆動回路２０を備えている。
【００２０】
（表示パネル１０）
表示パネル１０は、複数の画素１１がマトリクス状に配置された画素アレイ部１３を有しており、外部から入力される映像信号２０Ａおよび同期信号２０Ｂに基づいて、アクティブマトリクス駆動により画像表示を行うものである。ここでは、各画素１１は、赤色用の画素１１Ｒ、緑色用の画素１１Ｇおよび青色用の画素１１Ｂにより構成されている。なお、以下では、画素１１Ｒ，１１Ｇ，１１Ｂの総称として、画素１１を適宜用いるものとする。
【００２１】
画素アレイ部１３はまた、行状に配置された複数の走査線ＷＳＬと、列状に配置された複数の信号線ＤＴＬと、走査線ＷＳＬに沿って行状に配置された複数の電源線ＤＳＬとを有している。これらの走査線ＷＳＬ、信号線ＤＴＬおよび電源線ＤＳＬの一端側はそれぞれ、後述する駆動回路２０に接続されている。また、上記した各画素１１Ｒ，１１Ｇ，１１Ｂは、各走査線ＷＳＬと各信号線ＤＴＬとの交差部に対応して、行列状に配置（マトリクス配置）されている。
【００２２】
図２は、画素１１Ｒ，１１Ｇ，１１Ｂの内部構成の一例を表したものである。画素１１Ｒ，１１Ｇ，１１Ｂ内には、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（発光素子）と、画素回路１４とが設けられている。なお、以下では、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂの総称として、有機ＥＬ素子１２を適宜用いるものとする。
【００２３】
画素回路１４は、書き込み（サンプリング用）トランジスタＴｒ１（第１のトランジスタ）、駆動トランジスタＴｒ２（第２のトランジスタ）および保持容量素子Ｃｓを用いて構成されており、いわゆる「２Ｔｒ１Ｃ」の回路構成となっている。ここで、書き込みトランジスタＴｒ１および駆動トランジスタＴｒ２はそれぞれ、例えば、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴにより形成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（いわゆるトップゲート型）であってもよい。
【００２４】
この画素回路１４では、書き込みトランジスタＴｒ１のゲートが走査線ＷＳＬに接続され、ドレインが信号線ＤＴＬに接続され、ソースが、駆動トランジスタＴｒ２のゲートおよび保持容量素子Ｃｓの一端に接続されている。駆動トランジスタＴｒ２のドレインは電源線ＤＳＬに接続され、ソースは、保持容量素子Ｃｓの他端および有機ＥＬ素子１２のアノードに接続されている。有機ＥＬ素子１２のカソードは固定電位に設定されており、ここではグランド線ＧＮＤに接続されることにより、グランド（接地電位）に設定されている。なお、この有機ＥＬ素子１２のカソードは、各有機ＥＬ素子１２の共通電極として機能しており、例えば、表示パネル１０の表示領域全体に渡って連続して形成され、平板状の電極となっている。
【００２５】
（駆動回路２０）
駆動回路２０は、画素アレイ部１３（表示パネル１０）を駆動する（表示駆動を行う）ものである。具体的には、詳細は後述するが、画素アレイ部１３における複数の画素１１（１１Ｒ，１１Ｇ，１１Ｂ）を順次選択しつつ、選択された画素１１に対して映像信号２０Ａに基づく映像信号電圧を書き込むことにより、複数の画素１１に対する表示駆動を行っている。この駆動回路２０は、図１に示したように、映像信号処理回路２１、タイミング生成回路２２、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５を有している。
【００２６】
映像信号処理回路２１は、外部から入力されるデジタルの映像信号２０Ａに対して所定の補正を行うと共に、補正した後の映像信号２１Ａを信号線駆動回路２４に出力するものである。この所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００２７】
タイミング生成回路２２は、外部から入力される同期信号２０Ｂに基づいて制御信号２２Ａを生成し出力することにより、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５がそれぞれ、連動して動作するように制御するものである。
【００２８】
走査線駆動回路２３は、制御信号２２Ａに従って（同期して）複数の走査線ＷＳＬに対して選択パルスを順次印加することにより、複数の画素１１（１１Ｒ，１１Ｇ，１１Ｂ）を順次選択するものである。具体的には、書き込みトランジスタＴｒ１をオン状態に設定するときに印加する電圧Ｖonと、書き込みトランジスタＴｒ１をオフ状態に設定するときに印加する電圧Ｖoffとを選択的に出力することにより、上記した選択パルスを生成している。なお、電圧Ｖonは、書き込みトランジスタＴｒ１のオン電圧以上の値（一定値）となっており、電圧Ｖoffは、この書き込みトランジスタＴｒ１のオン電圧よりも低い値（一定値）となっている。
【００２９】
ここで、この走査線駆動回路２３は、詳細は後述するが、映像信号電圧（後述する映像信号電圧Ｖsig）の印加開始後に選択パルスの印加を開始すると共に、この映像信号電圧の印加期間内にその選択パルスの印加を終了させるようになっている。また、信号線ＤＴＬの延在方向（垂直方向（Ｖ方向））に沿った、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、後述する選択パルスの印加期間の調整動作を行うようになっている。
【００３０】
図３は、走査線駆動回路２３の主要部の詳細構成例を回路図で表したものである。この走査線駆動回路２３は、シフトレジスタ２３１と、走査線ＷＳＬの数に対応するｎ個（ｎ：２以上の整数）の論理積（３ＡＮＤ）回路２３２−１〜２３２−ｎと、ｎ個のバッファ回路２３３−１〜２３３−ｎとを含んでいる。また、走査線駆動回路２３には、図に示したように、制御信号２２Ａとしてのクロック信号ｃｋ、クロック反転信号ｘｃｋ、スタートパルス信号ｓｐおよびイネーブル信号ｅｎがそれぞれ入力されるようになっている。
【００３１】
シフトレジスタ２３１は、２種類のフリップフロップ（ＦＦ）回路２３１Ａ，２３１Ｂが交互に配置されて構成されている。なお、図中には、ＦＦ回路２３１Ａを「ＦＦａ」，ＦＦ回路２３１Ｂを「ＦＦｂ」としてそれぞれ示している。ＦＦ回路２３１Ａ，２３１Ｂはにそれぞれ、クロック信号ｃｋ、クロック反転信号ｘｃｋおよびスタートパルス信号ｓｐもしくは前段のＦＦ回路の出力信号が入力されるようになっている。
【００３２】
論理積回路２３２−１には、図中に示したように、シフトレジスタ２３１における１段目のＦＦ回路２３１Ａからの出力パルス信号ＳＲout１と、２段目のＦＦ回路２３１Ｂからの出力パルス信号ＳＲout２と、イネーブル信号ｅｎとが入力されている。同様に、論理積回路２３２−２には、シフトレジスタ２３１における２段目のＦＦ回路２３１Ｂからの出力パルス信号ＳＲout２と、３段目のＦＦ回路２３１Ａからの出力パルス信号と、イネーブル信号ｅｎとが入力されている。論理積回路２３２−（ｎ−１）には、シフトレジスタ２３１における（ｎ−１）段目のＦＦ回路２３１Ｂからの出力パルス信号と、ｎ段目のＦＦ回路２３１Ａからの出力パルス信号ＳＲoutｎと、イネーブル信号ｅｎとが入力されている。論理積回路２３２−ｎには、シフトレジスタ２３１におけるｎ段目のＦＦ回路２３１Ａからの出力パルス信号ＳＲoutｎと、（ｎ＋１）段目（最終段）のＦＦ回路２３１Ｂからの出力パルス信号ＳＲout（ｎ＋１）と、イネーブル信号ｅｎとが入力されている。
【００３３】
バッファ回路２３３−１〜２３２−ｎにはそれぞれ、論理積回路２３２−１〜２３２−ｎからの出力信号が入力されている。これらのバッファ回路２３３−１〜２３３−ｎからの出力配線がそれぞれ、複数の走査線ＷＳＬとしての走査線ＷＳＬ１〜ＷＳＬｎとなっている。
【００３４】
信号線駆動回路２４は、制御信号２２Ａに従って（同期して）、映像信号処理回路２１から入力される映像信号２１Ａに対応するアナログの映像信号を生成し、各信号線ＤＴＬに印加するものである。具体的には、この映像信号２１Ａに基づくアナログの映像信号電圧を各信号線ＤＴＬに対して印加することにより、走査線駆動回路２３により選択された（選択対象の）画素１１（１１Ｒ，１１Ｇ，１１Ｂ）に対して映像信号の書き込みを行うようになっている。なお、映像信号の書き込みとは、駆動トランジスタＴｒ２のゲート−ソース間に所定の電圧を印加することを意味している。
【００３５】
信号線駆動回路２４は、映像信号２０Ａに基づく映像信号電圧Ｖsigと、基準電圧Ｖofsとの２種類の電圧を出力することが可能となっており、これらの２種類の電圧を、１水平（１Ｈ）期間ごとに交互に各信号線ＤＴＬに対して印加するようになっている。ここで、基準電圧Ｖofsは、有機ＥＬ素子１２の消光時に、駆動トランジスタＴｒ２のゲートに印加するための電圧である。具体的には、この基準電圧Ｖofsは、駆動トランジスタＴｒ２の閾値電圧をＶthとすると、（Ｖofs−Ｖth）が有機ＥＬ素子１２における閾値電圧Ｖthelおよびカソード電圧Ｖcatを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも低い電圧値（一定値）となるように設定されている。
【００３６】
電源線駆動回路２５は、制御信号２２Ａに従って（同期して）、複数の電源線ＤＳＬに対して制御パルスを順次印加することにより、各有機ＥＬ素子１２の発光動作および消光動作の制御を行うものである。具体的には、駆動トランジスタＴｒ２に電流Ｉｄを流すときに印加する電圧Ｖccと、駆動トランジスタＴｒ２に電流Ｉｄｓを流さないときに印加する電圧Ｖiniとを選択的に出力することにより、上記した制御パルスを生成するようになっている。ここで、電圧Ｖiniは、有機ＥＬ素子１２における閾値電圧Ｖthelおよびカソード電圧Ｖcatを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも低い電圧値（一定値）となるように設定されている。一方、電圧Ｖccは、この電圧値（Ｖthel＋Ｖcat）以上の電圧値（一定値）となるように設定されている。
【００３７】
［表示装置の作用・効果］
続いて、本実施の形態の表示装置１の作用および効果について説明する。
【００３８】
（１．表示動作の概要）
この表示装置１では、図１および図２に示したように、駆動回路２０が、表示パネル１０（画素アレイ部１３）内の各画素１１（１１Ｒ，１１Ｇ，１１Ｂ）に対し、映像信号２０Ａおよび同期信号２０Ｂに基づく表示駆動を行う。これにより、各画素１１内の有機ＥＬ素子１２へ駆動電流が注入され、正孔と電子とが再結合して発光が起こる。この発光による光は、有機ＥＬ素子１２における陽極（図示せず）と陰極（図示せず）との間で多重反射され、陰極等を透過して外部に取り出される。その結果、表示パネル１０において、映像信号２０Ａに基づく画像表示がなされる。
【００３９】
（２．表示動作の詳細）
図４は、表示装置１における表示動作の際（駆動回路２０による表示駆動の際）の各種波形の一例を、タイミング図で表したものである。ここで、図４（Ａ）〜（Ｃ）はそれぞれ、走査線ＷＳＬ、電源線ＤＳＬおよび信号線ＤＴＬの電圧波形を示している。具体的には、走査線ＷＳＬの電圧が、電圧Ｖoff，Ｖonの間で周期的に変化している様子（図４（Ａ））と、電源線ＤＳＬの電圧が、電圧Ｖcc，Ｖiniの間で周期的に変化している様子（図４（Ｂ））と、信号線ＤＴＬの電圧が、基準電圧Ｖofsおよび映像信号電圧Ｖsigの間で周期的に変化している様子（図４（Ｃ））と、をそれぞれ示している。また、図４（Ｄ），（Ｅ）はそれぞれ、駆動トランジスタＴｒ２におけるゲート電位Ｖｇおよびソース電位Ｖｓの波形を示している。
【００４０】
（発光期間Ｔ０：ｔ１以前）
まず、有機ＥＬ素子１２の発光期間Ｔ０では、走査線ＷＳＬの電圧、電源線ＤＳＬの電圧および信号線ＤＴＬの電圧がそれぞれ、電圧Ｖoff，電圧Ｖcc，映像信号電圧Ｖsigとなっている（図４（Ａ）〜（Ｃ））。したがって、図５に示したように、書き込みトランジスタＴｒ１はオフ状態に設定されている。このとき、駆動トランジスタＴｒ２は飽和領域で動作するように設定されているため、この駆動トランジスタＴｒ２および有機ＥＬ素子１２に流れる電流Ｉｄｓは、以下の（１）式で表すことができる。なお、この（１）式において、μ，Ｗ，Ｌ，Ｃｏｘ，Ｖｇｓ，Ｖthはそれぞれ、駆動トランジスタＴｒ２における移動度，チャネル幅，チャネル長，単位面積あたりのゲート酸化膜容量，ゲート−ソース間電圧（図５参照），閾値電圧を示している。
Ｉｄｓ＝（１／２）×μ×（Ｗ／Ｌ）×Ｃｏｘ×（Ｖｇｓ−Ｖth） ……（１）
【００４１】
（Ｖth補正準備期間Ｔ１：ｔ１〜ｔ４）
次に、駆動回路２０は、タイミングｔ１において発光期間Ｔ０を終了させると共に、各画素１１内の駆動トランジスタＴｒ２における閾値電圧Ｖthの補正（Ｖth補正）の準備を行う。具体的には、まず、タイミングｔ１において、電源線駆動回路２５が、電源線ＤＳＬの電圧を電圧Ｖccから電圧Ｖiniに下げる（図４（Ｂ））。すると、駆動トランジスタＴｒ２のソース電位Ｖｓが下降していき、最終的に、電源線ＤＳＬの電圧に対応する電圧Ｖiniとなる（図４（Ｅ））。また、駆動トランジスタＴｒ２のゲート電位Ｖｇも、このようなソース電位Ｖｓの下降に伴い、保持容量素子Ｃｓを介した容量カップリングによって下降する（図４（Ｄ），図６中の電流Ｉａ参照）。このため、有機ＥＬ素子１２のアノード電圧（電圧Ｖini）が、この有機ＥＬ素子１２における閾値電圧Ｖthelとカソード電圧Ｖcatとを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも小さくなり、アノード−カソード間に電流Ｉｄが流れなくなる。その結果、このタイミングｔ１以降、有機ＥＬ素子１２が消光する（下記の消光期間Ｔ１０へと移行する）。なお、タイミングｔ１から、後述する発光動作を開始するタイミングｔ８までの期間は、有機ＥＬ素子１２が消光状態である消光期間Ｔ１０となっている。
【００４２】
次に、タイミングｔ２において、信号線駆動回路２４が、信号線ＤＴＬの電圧を映像信号電圧Ｖsigから基準電圧Ｖofsに下げる（図４（Ｃ））。そして、走査線駆動回路２３が、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖiniとなっている期間中のタイミングｔ３〜ｔ４において、走査線ＷＳＬの電圧を、電圧Ｖoffから電圧Ｖonへと上げた状態に設定する（図４（Ａ））。これにより、図７に示したように、書き込みトランジスタＴｒ１がオン状態となり、電流Ｉｂが流れることによって、駆動トランジスタＴｒ２のゲート電位Ｖｇは、最終的に、このときの信号線ＤＴＬの電圧に対応する基準電圧Ｖofsとなる（図４（Ｄ））。そして、図４中に示したように、このときの駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓ（＝Ｖofs−Ｖini）が、この駆動トランジスタＴｒ２の閾値電圧Ｖthよりも大きくなることにより（Ｖｇｓ＞Ｖth）、以下説明するＶth補正の準備が完了する。
【００４３】
（Ｖth補正期間Ｔ２：ｔ４〜ｔ５）
次に、駆動回路２０は、駆動トランジスタＴｒ２におけるＶth補正を行う。これは、例えば図８に示したように、駆動トランジスタＴｒ２の閾値電圧Ｖthが、Ｉ−Ｖ特性の経時劣化等によって画素１１ごとにばらついた場合であっても、有機ＥＬ素子１２の発光輝度がばらついてしまうのを低減もしくは回避するためである。
【００４４】
具体的には、まず、信号線ＤＴＬの電圧が基準電圧Ｖofsとなっており、かつ走査線ＷＳＬの電圧が電圧Ｖonとなっている期間中のタイミングｔ４において、電源線駆動回路２５が電源線ＤＳＬの電圧を、電圧Ｖiniから電圧Ｖccに上げる（図４（Ｂ））。すると、図９に示したように、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｃが流れ、ソース電位Ｖｓが上昇する（図４（Ｅ），図１０参照）。なお、図９に示したように、有機ＥＬ素子１２は、ダイオード成分Ｄｉと容量成分Ｃｅｌとの並列回路によって等価回路を表すことができる。
【００４５】
このとき、図１０に示したように、駆動トランジスタＴｒ２のソース電位Ｖｓが、電圧値（Ｖofs（＝Ｖｇ）−Ｖth）よりも低い場合（Ｖｓ＜（Ｖｇ−Ｖth））、換言すると、ゲート−ソース間電圧Ｖｇｓが依然として閾値電圧Ｖthよりも大きい場合（Ｖｇｓ＞Ｖth；Ｖth補正がまだ完了していない場合）には、図９中に示した電流Ｉｃにより、保持容量素子Ｃｓの両端間の電圧が閾値電圧Ｖthとなるように充電される。すなわち、駆動トランジスタＴｒ２がカットオフするまで（Ｖｇｓ＝Ｖthになるまで）、この駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｃが流れ、ソース電位Ｖｓが上昇する（図４（Ｅ））。ここでは、図４中に示したように、Ｖth補正期間Ｔ２の終了時のタイミングｔ５においてＶｇｓ＝Ｖthとなり、Ｖth補正が完了するものとする。
【００４６】
その後、信号線ＤＴＬおよび電源線ＤＳＬの電圧がそれぞれ、基準電圧Ｖofs，電圧Ｖccのまま保持されている期間中のタイミングｔ５において、走査線駆動回路２３が走査線ＷＳＬの電圧を、電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、図１１に示したように、書き込みトランジスタＴｒ１がオフ状態となるため、駆動トランジスタＴｒ２のゲートがフローティングとなり、Ｖth補正が停止する（以下のＶth補正休止期間Ｔ３へと移行する）。また、その結果、その後の信号線ＤＴＬの電圧の大きさによらず、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖthのまま保持される。
【００４７】
（Ｖth補正休止期間Ｔ３：ｔ５〜ｔ７）
このＶth補正休止期間Ｔ３では、走査線ＷＳＬの電圧が電圧Ｖoffとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖccとなっている期間中のタイミングｔ６において、信号線駆動回路２４が信号線ＤＴＬの電圧を、基準電圧Ｖofsから映像信号電圧Ｖsigへと上げる（図４（Ｃ））。そして、タイミングｔ６において、以下説明する移動度補正・信号書き込み期間Ｔ４へと移行することになる。
【００４８】
このようにして、Ｖth補正期間Ｔ２およびＶth補正休止期間Ｔ３において、ゲート−ソース間電圧Ｖｇｓを閾値電圧Ｖthに設定することにより（Ｖth補正を行うことにより）、以下のような効果が得られる。すなわち、駆動トランジスタＴｒ２の閾値電圧Ｖthが、Ｉ−Ｖ特性の経時劣化等により画素１１（１１Ｒ，１１Ｇ，１１Ｂ）ごとにばらついた場合であっても（図８参照）、有機ＥＬ素子１２の発光輝度がばらつくのを回避することができる。
【００４９】
（移動度補正・信号書き込み期間Ｔ４：ｔ７〜ｔ８）
次に、駆動回路２０は、以下説明するようにして、映像信号電圧Ｖsigの書き込み（映像信号の書き込み）を行いつつ、駆動トランジスタＴｒ２における移動度μの補正（移動度補正）を行う。具体的には、まず、信号線ＤＴＬの電圧が映像信号電圧Ｖsigとなっており、かつ電源線ＤＳＬの電圧が電圧Ｖccとなっている期間中のタイミングｔ７において、走査線駆動回路２３が、走査線ＷＳＬの電圧を電圧Ｖoffから電圧Ｖonに上げる（図４（Ａ））。これにより、図１２に示したように、書き込みトランジスタＴｒ１がオン状態となるため、電流Ｉｄによって、駆動トランジスタＴｒ２のゲート電位Ｖｇが、基準電圧Ｖofsから、このときの信号線ＤＴＬの電圧に対応する映像信号電圧Ｖsigへと上昇する（図４（Ｄ））。
【００５０】
このとき、有機ＥＬ素子１２のアノード電圧は、この段階ではまだ、有機ＥＬ素子１２における閾値電圧Ｖthelとカソード電圧Ｖcatとを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも小さいため、有機ＥＬ素子１２はカットオフ状態となっている。すなわち、この段階ではまだ、有機ＥＬ素子１２のアノード−カソード間には電流が流れない（有機ＥＬ素子１２が発光しない）。したがって、駆動トランジスタＴｒ２から供給される電流Ｉｅは、有機ＥＬ素子１２のアノード−カソード間に並列に存在する容量成分Ｃｅｌへと流れ、この容量成分Ｃｅｌが充電される。その結果、駆動トランジスタＴｒ２のソース電位Ｖｓが電位差ΔＶだけ上昇し（図４（Ｅ））、ゲート−ソース間電圧Ｖｇｓが（Ｖsig＋Ｖth−ΔＶ）となる。
【００５１】
このとき、例えば図１３に示したように、駆動トランジスタＴｒ２の移動度μが大きいものは、ソース電位Ｖｓの上昇分（電位差ΔＶ）も大きくなる。そのため、上記のように、ゲート−ソース間電圧Ｖｇｓが、後述する発光前にこの電位差ΔＶの分だけ小さくなることにより（フィードバックがかかることにより）、画素１１ごとの移動度μのばらつきを取り除くことができる。
【００５２】
（発光期間Ｔ８（Ｔ０）：ｔ８以降）
次に、信号線ＤＴＬおよび電源線ＤＳＬの電圧がそれぞれ、映像信号電圧Ｖsig，電圧Ｖccのまま保持されている期間中のタイミングｔ８において、走査線駆動回路２３が、走査線ＷＳＬの電圧を電圧Ｖonから電圧Ｖoffに下げる（図４（Ａ））。これにより、図１４に示したように、書き込みトランジスタＴｒ１がオフ状態となるため、駆動トランジスタＴｒ２のゲートがフローティングとなる。すると、この駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓが一定に保持された状態で、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄｓが流れる。その結果、この駆動トランジスタＴｒ２のソース電位Ｖｓが上昇する（図４（Ｅ））と共に、駆動トランジスタＴｒ２のゲート電位Ｖｇもまた、保持容量素子Ｃｓを介した容量カップリングにより、連動して上昇する（図４（Ｄ））。
【００５３】
そして、これにより、有機ＥＬ素子１２のアノード電圧が、この有機ＥＬ素子１２における閾値電圧Ｖthelとカソード電圧Ｖcatとを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも大きくなる。言い換えると、駆動トランジスタＴｒ２のソース電位Ｖｓが電圧Ｖｘまで上昇する（図４（Ｅ））。よって、有機ＥＬ素子１２のアノード−カソード間に電流Ｉｄｓが流れ、有機ＥＬ素子１２が所望の輝度で発光する（発光期間Ｔ８（Ｔ０））。その後は、タイミングｔ９において、信号線駆動回路２４は、信号線ＤＴＬの電圧を、映像信号電圧Ｖsigから基準電圧Ｖofsへと下げるようになっている。
【００５４】
（繰り返し）
なお、その後は、駆動回路２０は、これまで説明した各期間Ｔ１〜Ｔ５（Ｔ０）がフレーム期間ごとに周期的に繰り返されるように、表示駆動を行う。また、それと共に、駆動回路２０は、例えば１水平期間（１Ｈ期間）ごとに、電源線ＤＳＬに印加する選択パルスおよび走査線ＷＳＬに印加する制御パルスをそれぞれ、行方向に走査させる。以上のようにして、表示装置１における表示動作（駆動回路２０による表示駆動）がなされる。
【００５５】
（３．選択パルスの印加期間の調整動作）
続いて、本実施の形態の表示装置１における表示動作の際の特徴的部分の１つである、走査線駆動回路２３による選択パルスの印加期間の調整動作について、比較例（比較例１，２）と比較しつつ詳細に説明する。
【００５６】
最初に、例えば図１５に示したように、特に大型の表示パネル１０の場合、信号線駆動回路２４から画素１１までの距離（垂直方向（Ｖ方向）の距離）が大きくなるに応じて、映像信号電圧Ｖsigの信号パルスの波形がなまってしまうことが多い。具体的には、図中に示したように、信号線駆動回路２４からの距離が小さい画素（信号入力端寄りの画素１１）では、信号パルスＰＬＳｎの立ち上がり，立ち下がりが急峻である。一方、この信号線駆動回路２４からの距離が大きい画素（パネル端寄りの画素１１）では、信号パルスＰＬＳｆの立ち上がり，立ち下がりがなだらかになってしまう。
【００５７】
これは、以下の理由によるものである。すなわち、まず、電源線ＤＳＬに印加される信号（制御パルス）では、１水平期間（１Ｈ期間）内で高電位（電圧Ｖcc）と低電位（電圧Ｖini）とを切り替えているため、電圧降下等を考慮して、電源線ＤＳＬは低抵抗材料を用いて横（水平）方向に配線する必要がある。そのため、縦（垂直）方向に配線される信号線ＤＴＬは、そのような電源線ＤＳＬと比較して高抵抗となってしまう。その結果、信号線ＤＴＬにおける配線抵抗や容量に起因して、映像信号電圧Ｖsigの信号パルスの波形のなまりは大きくなってしまうのである。
【００５８】
ここで、本実施の形態では、図４（Ａ），（Ｃ）中の矢印および斜線で示したように、映像信号電圧Ｖsigの書き込み期間の長さは、以下のように規定されている。すなわち、この映像信号電圧Ｖsigの印加期間（タイミングｔ６〜ｔ９）内における、走査線ＷＳＬへの印加電圧（選択パルス）の立ち上がりタイミング（タイミングｔ７）および立ち下がりタイミング（タイミングｔ８）によって規定されている。言い換えると、走査線ＷＳＬへの印加電圧が電圧Ｖoffから電圧Ｖonへ切り替わるタイミングと、その後に電圧Ｖonから電圧Ｖoffへと切り替わるタイミングとによって規定されている。また別の言い方では、映像信号電圧Ｖsigの書き込み期間の開始タイミングおよび終了タイミングがそれぞれ、走査線ＷＳＬに印加される選択パルスの印加開始タイミングおよび印加終了タイミングによって規定されている。これは、本実施の形態では、走査線駆動回路２３が、映像信号電圧Ｖsigの印加開始後に選択パルスの印加を開始すると共に、この映像信号電圧Ｖsigの印加期間内にその選択パルスの印加を終了させるようにしているためである。
【００５９】
（比較例１）
これらのことから、例えば図１６に示した比較例１に係る表示装置１０１では、表示パネル１０内の画素位置によらず、実際の映像信号電圧Ｖsigの書き込み期間の長さがほぼ一定となっている。すなわち、この比較例１では、信号線ＤＴＬでの映像信号電圧Ｖsigの信号パルスの波形が、表示パネル１０内の画素位置によって異なってしまう場合でも、そのようなパルス波形の違いに起因した、実際の映像信号電圧Ｖsigの書き込み期間の長さの差異がほとんど生じない。
【００６０】
具体的には、まず、信号線駆動回路２４からの距離が小さい画素Ｐ１０１ｎ（信号入力端寄りの画素１１）では、映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが急峻となっている。また、この距離が中程度の画素Ｐ１０１ｍ（中間位置の画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、ややなまってなだらかになっている。そして、この距離が大きい画素Ｐ１０１ｆ（パネル端寄りの画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、大きくなまってなだらかになっている。ただし、この比較例１では、走査線駆動回路１０３から走査線ＷＳＬへ印加される選択パルスの開始タイミングｔ１０７が、信号線ＤＴＬにおける映像信号電圧Ｖsigの信号パルスの立ち上がり後となっている。そのため、以下説明する比較例２とは異なり、信号線駆動回路２４から各画素１１までの距離の大小によらず、画素Ｐ１０１ｎ，Ｐ１０１ｍ，Ｐ１０１ｆのそれぞれにおいて、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ１０４が互いにほぼ等しくなっている。なお、図１６中のタイミングｔ１０２，ｔ１０６，ｔ１０７，ｔ１０８，ｔ１０９はそれぞれ、図４に示したタイミングｔ２，ｔ６〜ｔ９にそれぞれ対応している。
【００６１】
（比較例２）
ところが、例えば図１７に示した比較例２に係る表示装置２０１のように、走査線駆動回路２０３から走査線ＷＳＬへ印加される選択パルスの開始タイミングｔ２０７が、信号線ＤＴＬにおける映像信号電圧Ｖsigの信号パルスの立ち上がり前となる場合があると、以下の問題が生じる。
【００６２】
具体的には、この比較例２では、まず上記比較例１と同様に、信号線駆動回路２４からの距離が小さい画素Ｐ２０１ｎ（信号入力端寄りの画素１１）では、映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが急峻となっている。また、この距離が中程度の画素Ｐ２０１ｍ（中間位置の画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、ややなまってなだらかになっている。そして、この距離が大きい画素Ｐ２０１ｆ（パネル端寄りの画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、大きくなまってなだらかになっている。
【００６３】
ここで、比較例２では、画素Ｐ２０１ｍ，Ｐ２０１ｆにおいて、走査線ＷＳＬへ印加される選択パルスの開始タイミングｔ２０７が、信号線ＤＴＬにおける映像信号電圧Ｖsigの信号パルスの立ち上がりよりも前となってしまっている。したがって、この比較例２では、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、実際の映像信号電圧Ｖsigの書き込み期間の長さが短くなってしまう。具体的には、図１７中の画素Ｐ２０１ｎ，Ｐ２０１ｍ，Ｐ２０１ｆの順に、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ２０４ｎ，ΔＴ２０４ｍ，ΔＴ２０４ｆが徐々に短くなっている。なお、図１７中のタイミングｔ２０２，ｔ２０６，ｔ２０７，ｔ２０８，ｔ２０９もそれぞれ、図４に示したタイミングｔ２，ｔ６〜ｔ９にそれぞれ対応している。
【００６４】
これにより、比較例２では、表示パネル１０内の画素位置によって映像信号電圧Ｖsigの書き込み期間の長さが異なってしまい、表示輝度も画素位置によって異なってしまう。具体的には、信号入力端寄りの画素１１よりもパネル端よりの画素１１のほうが、映像信号電圧Ｖsigの書き込み期間が短くなるため（ΔＴ２０４ｎ＞ΔＴ２０４ｍ＞ΔＴ２０４ｆ）、相対的に暗くなる（表示輝度が低くなる）。その結果、例えば図１８（Ａ）に示したように、いわゆるシェーディング現象や表示むら（図中の符号Ｐ２０２参照）が発生し、表示画質が劣化してしまうことになる。
【００６５】
（本実施の形態）
これに対して、本実施の形態の表示装置１では、上記比較例１，２とは異なり、例えば図１９および図２０に示したようにして、走査線駆動回路２３によって選択パルスの印加期間の調整動作を行い、上記比較例２における問題を低減もしくは回避している。ここで、図１９は、図３に示した走査線駆動回路２３の動作の一例をタイミング波形図で表したものである。具体的には、（Ａ）はクロック信号ｃｋ、（Ｂ）はスタートパルス信号ｓｐ、（Ｃ）〜（Ｆ）はシフトレジスタ２３１からの出力パルス信号ＳＲout１，ＳＲout２，ＳＲoutｎ，ＳＲout（ｎ＋１）、（Ｇ）はイネーブル信号ｅｎ、（Ｈ），（Ｉ）は走査線ＷＳＬ１，ＷＳＬｎの電圧波形をそれぞれ示している。
【００６６】
この走査線駆動回路２３では、まず、シフトレジスタ２３１において、クロック信号ｃｋ（図１９（Ａ））、クロック反転信号ｘｃｋおよびスタートパルスｓｐ（図１９（Ｂ））を入力し、出力パルス信号ＳＲout１，ＳＲout２，…，ＳＲoutｎ，ＳＲout（ｎ＋１）を出力する（図１９（Ｃ）〜（Ｆ））。次に、論理積回路２３２−１〜２３２−ｎではそれぞれ、これらの出力パルス信号ＳＲout１，ＳＲout２，…，ＳＲoutｎ，ＳＲout（ｎ＋１）のうちの２つの信号と、イネーブル信号ｅｎ（図１９（Ｇ））との論理演算（３ＡＮＤ演算）を行う。
【００６７】
このとき、このイネーブル信号ｅｎは、図１９（Ｇ）に示したように、信号線駆動回路２４から各走査線ＷＳＬまでの距離が大きくなるのに応じて、印加終了タイミングが遅くなることによりパルス幅が長くなるように構成された複数の印加パルスから構成されている。具体的には、この距離が小さい（信号入力端寄りの）走査線ＷＳＬｎに対応する印加パルスのパルス幅Ｔｅｎｎと比べ、上記距離が大きい（パネル端寄りの）走査線ＷＳＬ１に対応する印加パルスのパルス幅Ｔｅｎ１のほうが長くなっている。これにより、図１９（Ｈ），（Ｉ）に示したように、論理積回路２３２−１〜２３２−ｎおよびバッファ回路２３３−１〜２３３−ｎを介して生成される走査線ＷＳＬ１〜ＷＳＬｎにおける選択パルスにおいても、以下のようになる。すなわち、信号線駆動回路２４から各走査線ＷＳＬまでの距離が大きくなるのに応じて、印加終了タイミングが遅くなることによりパルス幅が長くなる。
【００６８】
これらのことから、本実施の形態では、走査線駆動回路２３において、例えば図２０に示したようにして、走査線ＷＳＬにおける選択パルスの印加期間の調整動作を行っている。すなわち、信号線ＤＴＬの延在方向（垂直方向（Ｖ方向））に沿った、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによってその選択パルスの印加期間が長くなるように、印加期間の調整を行う。具体的には、ここでは、走査線駆動回路２３は、上記した距離が大きくなるのに応じて選択パルスの印加期間が連続的に（アナログ的に）長くなるように、印加期間の調整を行っている。
【００６９】
より詳細には、まず、ここでは上記比較例１，２と同様に、信号線駆動回路２４からの距離が小さい画素Ｐ１ｎ（信号入力端寄りの画素１１）では、映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが急峻となっている。また、この距離が中程度の画素Ｐ１ｍ（中間位置の画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、ややなまってなだらかになっている。そして、この距離が大きい画素Ｐ１ｆ（パネル端寄りの画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、大きくなまってなだらかになっている。
【００７０】
ここで、本実施の形態においても上記比較例２と同様に、画素Ｐ１ｍ，Ｐ１ｆにおいて、走査線ＷＳＬへ印加される選択パルスの開始タイミングｔ７が、信号線ＤＴＬにおける映像信号電圧Ｖsigの信号パルスの立ち上がりよりも前となってしまっている。ただし、本実施の形態では比較例２とは異なり、上記したように、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによってその選択パルスの印加期間が長くなるように、印加期間の調整を行っている。これにより、以下説明するように、映像信号電圧Ｖsigの書き込み期間の長さにおける表示パネル１０内の画素位置によるばらつきが抑えられる（もしくは回避される）。
【００７１】
すなわち、ここでは、上記した映像信号電圧Ｖsigの書き込み期間の終了タイミングが、上記距離が大きくなるのに応じて遅くなるように調整される（図２０中の２重線の矢印参照）。したがって、この距離が大きくなるのに応じて、映像信号電圧Ｖsigのパルス波形（具体的には、立ち上がり波形）がなまることによって、映像信号電圧Ｖsigの書き込み開始タイミングが遅くなった場合であっても、実際の映像信号電圧Ｖsigの書き込み期間の長さが、画素位置によらずにほぼ一定となる。言い換えると、実際の映像信号電圧Ｖsigの書き込み期間の長さの画素位置による差異が、低減もしくは回避される。
【００７２】
具体的には、図２０では、画素Ｐ１ｎ，Ｐ１ｍ，Ｐ１ｆの順に、映像信号電圧Ｖsigの書き込み開始タイミングが遅くなっている一方、この順に、映像信号電圧Ｖsigの書き込み終了タイミングも遅くなるように調整されている。したがって、画素Ｐ１ｎ，Ｐ１ｍ，Ｐ１ｆのいずれにおいても、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ４１がほぼ一定となっている。その結果、本実施の形態の表示装置１では、例えば図１８（Ｂ）に示したように、上記比較例２と比べ、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が、低減もしくは回避される。なお、一般に、輝度差が１０〜２０％以内であれば、パネル全体でシェーディングが視認されないため、上記した選択パルスにおける印加終了タイミングの調整幅は、信号線ＤＴＬに対して映像信号電圧Ｖsigを印加する期間の幅と比べて短くてよい。
【００７３】
また、図１９および図２０では、上記した距離が大きくなるのに応じて、選択パルスの印加期間が連続的に（アナログ的に）長くなるように印加期間の調整を行っているが、上記した距離が大きくなるのに応じて、選択パルスの印加期間が段階的に（デジタル的に）長くなるように調整してもよい。
【００７４】
具体的には、例えば図２１では、走査線駆動回路２３は、上記した距離が大きくなるのに応じて、選択パルスの印加期間が多段階で長くなるように、印加期間の調整を行っている。すなわち、ここでは、表示パネル１０内において、パネル下部領域１０ｎ（信号入力端側）、パネル中部領域１０ｍおよびパネル上部領域１０ｆ（パネル端側）の順に、選択パルスの印加期間が多段階で長くなるように、印加期間の調整を行っている。このように構成した場合にも、例えば図１８（Ｃ）に示したように、上記比較例２と比べ、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が、低減もしくは回避される。
【００７５】
以上のように本実施の形態では、走査線駆動回路２３が、映像信号電圧Ｖsigの書き込み時に、映像信号電圧Ｖsigの印加期間内に走査線ＷＳＬに対する選択パルスの印加を終了させると共に、信号線ＤＴＬの延在方向に沿った信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、この選択パルスの印加終了タイミングが遅くなることによって選択パルスの印加期間が長くなるように印加期間の調整を行うようにしたので、表示輝度の画素位置によるばらつきを低減もしくは回避することができる。よって、画素位置に応じた画質劣化（垂直方向に沿ったいわゆるシェーディング現象の発生や、表示むらの発生）を低減もしくは回避することができ、高画質化を図ることが可能となる。
【００７６】
また、図３および図１９に示したように、走査線駆動回路２３へ入力されるイネーブル信号ｅｎにおける複数の印加パルスのパルス幅の調整のみによって、上記のような選択パルスの印加期間の調整を行うことができるため、簡単な構成で（低コストで）上記の効果を得ることが可能となる。
【００７７】
更に、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加期間が連続的に（アナログ的に）長くなるように印加期間の調整を行うようにした場合には、上記した画素位置に応じた画質劣化をより高精度に抑えることができる。
【００７８】
一方、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加期間が段階的に（デジタル的に）長くなるように印加期間の調整を行うようにした場合には、連続的に（アナログ的に）長くなるように調整した場合と比べ、走査線駆動回路２３へ入力されるイネーブル信号ｅｎにおける複数の印加パルスのパルス幅の調整が簡単になるため、より簡単な構成で（低コストで）上記の効果を得ることが可能となる。
【００７９】
＜第２の実施の形態＞
続いて、本発明の第２の実施の形態について説明する。なお、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００８０】
図２２は、本実施の形態に係る表示装置（表示装置１Ａ）における表示動作の際の各種波形の一例を、タイミング図で表したものである。ここで、図２２（Ａ）〜（Ｅ）に示した電圧波形の種類はそれぞれ、第１の実施の形態における図４（Ａ）〜（Ｅ）に示したものと同様となっている。なお、表示装置１Ａのブロック構成および画素１１における画素回路の構成はそれぞれ、基本的には上記第１の実施の形態と同様であるため、説明を省略する。また、表示動作の基本部分（タイミングｔ１１〜ｔ１５の期間）についても、図４等に示した第１の実施の形態における表示動作（タイミングｔ１〜ｔ５の部分）と同様であるため、説明を省略する。
【００８１】
本実施の形態では、上記第１の実施の形態とは異なり、Ｖth補正期間Ｔ２と移動度補正・信号書き込み期間Ｔ４との間に、Ｖth補正休止期間Ｔ３が設けられていない。したがって、タイミングｔ１５〜ｔ１６での移動度補正・信号書き込み期間Ｔ４が、第１の実施の形態におけるタイミングｔ７〜ｔ８での移動度補正・信号書き込み期間Ｔ４に対応している。また、タイミングｔ１６以降での発光期間Ｔ５（Ｔ０）が、第１の実施の形態におけるタイミングｔ８以降での発光期間Ｔ５（Ｔ０）に対応している。
【００８２】
また、これに伴い、本実施の形態では上記第１の実施の形態とは異なり、走査線駆動回路２３Ａが、映像信号電圧Ｖsigの印加開始前に選択パルスの印加を開始すると共に、この映像信号電圧Ｖsigの印加期間内にその選択パルスの印加を終了させるようにしている。したがって、図２２（Ａ），（Ｃ）中の矢印および斜線で示したように、本実施の形態では、映像信号電圧Ｖsigの書き込み期間の長さは、以下のように規定されている。すなわち、この映像信号電圧Ｖsigの印加開始タイミング（タイミングｔ１５）と、走査線ＷＳＬへの印加電圧（選択パルス）の立ち下がりタイミング（タイミングｔ１６）とによって規定されている。言い換えると、信号線ＤＴＬへの印加電圧が基準電圧Ｖofsから映像信号電圧Ｖsigへ切り替わるタイミングと、その後に走査線ＷＳＬへの印加電圧が電圧Ｖonから電圧Ｖoffへと切り替わるタイミングとによって規定されている。また別の言い方では、映像信号電圧Ｖsigの書き込み期間の開始タイミングおよび終了タイミングがそれぞれ、信号線ＤＴＬに対する映像信号電圧Ｖsigの印加開始タイミングと、走査線ＷＳＬに印加される選択パルスの印加終了タイミングとによって規定されている。
【００８３】
（比較例３）
ここで、このような場合も、例えば図２３に示した比較例３に係る表示装置３０１のように、前述した比較例２と同様に、表示パネル１０内の画素位置によって映像信号電圧Ｖsigの書き込み期間の長さが異なってしまい、表示輝度も画素位置によって異なってしまう場合がある。
【００８４】
具体的には、この比較例３では、まず上記比較例１，２と同様に、信号線駆動回路２４からの距離が小さい画素Ｐ３０１ｎ（信号入力端寄りの画素１１）では、映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが急峻となっている。また、この距離が中程度の画素Ｐ３０１ｍ（中間位置の画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、ややなまってなだらかになっている。そして、この距離が大きい画素Ｐ３０１ｆ（パネル端寄りの画素１１）では、この映像信号電圧Ｖsigの信号パルスの立ち上がり，立ち下がりが、大きくなまってなだらかになっている。
【００８５】
ここで、比較例３では、本実施の形態と同様に、上記したように映像信号電圧Ｖsigの書き込み期間の開始タイミングが、信号線ＤＴＬに対する映像信号電圧Ｖsigの印加開始タイミングによって規定されている。したがって、信号線駆動回路２４からの距離が大きくなるのに応じて、映像信号電圧Ｖsigの信号パルスの立ち上がりがなまってなだらかになると、実際の映像信号電圧Ｖsigの書き込み期間の長さが短くなってしまう。具体的には、図２３中の画素Ｐ３０１ｎ，Ｐ３０１ｍ，Ｐ３０１ｆの順に、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ３０４ｎ，ΔＴ３０４ｍ，ΔＴ３０４ｆが徐々に短くなっている。なお、図２３中のタイミングｔ３０２，ｔ３０３，ｔ３０５，ｔ３０６，ｔ３０７はそれぞれ、図２２に示したタイミングｔ２，ｔ３，ｔ５〜ｔ７にそれぞれ対応している。
【００８６】
これにより、この比較例３においても、表示パネル１０内の画素位置によって映像信号電圧Ｖsigの書き込み期間の長さが異なってしまい、表示輝度も画素位置によって異なってしまう。具体的には、信号入力端寄りの画素１１よりもパネル端よりの画素１１のほうが、映像信号電圧Ｖsigの書き込み期間が短くなるため（ΔＴ３０４ｎ＞ΔＴ３０４ｍ＞ΔＴ３０４ｆ）、相対的に暗くなる（表示輝度が低くなる）。その結果、上記比較例２と同様に、いわゆるシェーディング現象や表示むらが発生し、表示画質が劣化してしまうことになる。また、特に本実施の形態では、上記比較例１，２とは異なり、信号線駆動回路２４からの距離が大きくなるのに応じて映像信号電圧Ｖsigの信号パルスの立ち上がりがなまってなだらかになると、常にそのような問題が生じてしまうことになる。
【００８７】
これに対して、本実施の形態では、上記第１の実施の形態と同様に、例えば図２４に示したようにして、走査線駆動回路２３Ａによって選択パルスの印加期間の調整動作を行い、上記比較例３における問題を低減もしくは回避している。すなわち、信号線ＤＴＬの延在方向（垂直方向（Ｖ方向））に沿った、信号線駆動回路２４から各画素１１までの距離が大きくなるのに応じて、選択パルスの印加終了タイミングが遅くなることによってその選択パルスの印加期間が長くなるように、印加期間の調整を行う。
【００８８】
すなわち、上記した映像信号電圧Ｖsigの書き込み期間の終了タイミングが、上記距離が大きくなるのに応じて遅くなるように調整される（図２４中の２重線の矢印参照）。したがって、この距離が大きくなるのに応じて、映像信号電圧Ｖsigのパルス波形（具体的には、立ち上がり波形）がなまることによって、映像信号電圧Ｖsigの書き込み開始タイミングが遅くなった場合であっても、実際の映像信号電圧Ｖsigの書き込み期間の長さが、画素位置によらずにほぼ一定となる。言い換えると、実際の映像信号電圧Ｖsigの書き込み期間の長さの画素位置による差異が、低減もしくは回避される。
【００８９】
具体的には、図２４では、画素Ｐ２ｎ，Ｐ２ｍ，Ｐ２ｆの順に、映像信号電圧Ｖsigの書き込み開始タイミングが遅くなっている一方、この順に、映像信号電圧Ｖsigの書き込み終了タイミングも遅くなるように調整されている。したがって、画素Ｐ２ｎ，Ｐ２ｍ，Ｐ２ｆのいずれにおいても、実際の映像信号電圧Ｖsigの書き込み期間の長さΔＴ４２がほぼ一定となっている。その結果、本実施の形態の表示装置１Ａにおいても、上記比較例３と比べ、表示輝度の画素位置によるばらつき（いわゆるシェーディング現象の発生や、表示むらの発生）が、低減もしくは回避される。
【００９０】
以上のように本実施の形態においても、上記第１の実施の形態と同様の作用により同様の効果を得ることができる。すなわち、画素位置に応じた画質劣化（垂直方向に沿ったいわゆるシェーディング現象の発生や、表示むらの発生）を低減もしくは回避することができ、高画質化を図ることが可能となる。
【００９１】
また、上記したように、本実施の形態では、上記比較例１，２や第１の実施の形態とは異なり、信号線駆動回路２４からの距離が大きくなるのに応じて映像信号電圧Ｖsigの信号パルスの立ち上がりがなまってなだらかになると、常にそのような問題が生じる可能性があるため、画素位置に応じた画質劣化を抑えることによる利点が特に大きいと言える。
【００９２】
更に、本実施の形態では、Ｖth補正休止期間Ｔ３が設けられていないと共に、映像信号電圧Ｖsigの印加開始前に選択パルスの印加を開始し、この映像信号電圧Ｖsigの印加期間内にその選択パルスの印加を終了させるようにしているため、上記第１の実施の形態と比べ、１水平（１Ｈ）期間の長さを短くすることができる。具体的には、例えば図２５（Ａ），（Ｂ）に示した第１の実施の形態における１Ｈ期間の長さΔＴＨ１と比べ、例えば図２５（Ｃ），（Ｄ）に示した第２の実施の形態における１Ｈ期間の長さΔＴＨ２のほうが短くなる（ΔＴＨ２＜ΔＴＨ１）。これにより、１Ｈ期間内の映像信号の書込みを短時間で行うことができるため、表示パネル１０の大型化や高精細化、表示駆動の高速化などを図ることが可能となる。
【００９３】
＜モジュールおよび適用例＞
続いて、図２６〜図３１を参照して、上記第１，第２の実施の形態で説明した表示装置１，１Ａの適用例について説明する。上記各実施の形態の表示装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、これらの表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
【００９４】
（モジュール）
上記各実施の形態の表示装置は、例えば、図２６に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板３１の一辺に、封止用基板３２から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００９５】
（適用例１）
図２７は、上記各実施の形態の表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記各実施の形態の表示装置により構成されている。
【００９６】
（適用例２）
図２８は、上記各実施の形態の表示装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記各実施の形態の表示装置により構成されている。
【００９７】
（適用例３）
図２９は、上記各実施の形態の表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記各実施の形態の表示装置により構成されている。
【００９８】
（適用例４）
図３０は、上記各実施の形態の表示装置が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。そして、この表示部６４０が上記各実施の形態の表示装置により構成されている。
【００９９】
（適用例５）
図３１は、上記各実施の形態の表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記各実施の形態の表示装置により構成されている。
【０１００】
＜変形例＞
以上、いくつかの実施の形態および適用例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
【０１０１】
例えば、上記実施の形態等では、表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１４の構成は、上記実施の形態等で説明したものに限られない。すなわち、必要に応じて容量素子やトランジスタ等を画素回路１４に追加するようにしてもよい。その場合、画素回路１４の変更に応じて、上述した走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５の他に、必要な駆動回路を追加するようにしてもよい。
【０１０２】
また、上記実施の形態等では、走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５における駆動動作を、タイミング生成回路２２が制御する場合について説明したが、他の回路がこれらの駆動動作を制御するようにしてもよい。また、このような走査線駆動回路２３、信号線駆動回路２４および電源線駆動回路２５に対する制御は、ハードウェア（回路）で行われるようにしてもよいし、ソフトウェア（プログラム）で行われるようにしてもよい。
【０１０３】
更に、上記実施の形態等では、画素回路１４がいわゆる「２Ｔｒ１Ｃ」の回路構成となっている場合について説明したが、画素回路１４の回路構成はこれには限られない。すなわち、トランジスタが有機ＥＬ素子１２に直列に接続された回路構成を含んでいるものであれば、画素回路１４が「２Ｔｒ１Ｃ」以外の回路構成となっていてもよい。
【０１０４】
加えて、上記実施の形態等では、書き込みトランジスタＴｒ１および駆動トランジスタＴｒ２がそれぞれ、ｎチャネルトランジスタ（例えば、ｎチャネルＭＯＳ型のＴＦＴ）により形成されている場合について説明したが、この場合には限られない。すなわち、書き込みトランジスタＴｒ１および駆動トランジスタＴｒ２がそれぞれ、ｐチャネルトランジスタ（例えば、ｐチャネルＭＯＳ型のＴＦＴ）により形成されていてもよい。
【符号の説明】
【０１０５】
１，１Ａ…表示装置、１０…表示パネル、１０ｎ…パネル下部領域（分割表示領域）、１０ｍ…パネル中部領域（分割表示領域）、１０ｆ…パネル上部領域（分割表示領域）、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１２，１２Ｒ，１２Ｇ，１２Ｂ…有機ＥＬ素子、１３…画素アレイ部、１４…画素回路、２０…駆動回路、２０Ａ，２１Ａ…映像信号、２０Ｂ…同期信号、２１…映像信号処理回路、２２…タイミング生成回路、２２Ａ…制御信号、２３，２３Ａ…走査線駆動回路、２３１Ａ，２３１Ｂ…フリップフロップ（ＦＦ）回路、２３２−１〜２３２−ｎ…論理積（３ＡＮＤ）回路、２３３−１〜２３３−ｎ…バッファ回路、２４，２４Ａ…信号線駆動回路、２５…電源線駆動回路、ＷＳＬ，ＷＳＬ１〜ＷＳＬｎ…走査線、ＤＴＬ…信号線、ＤＳＬ…電源線、Ｔｒ１…書き込みトランジスタ、Ｔｒ２…駆動トランジスタ、Ｃｓ…保持容量素子、Ｄｉ…ダイオード成分、Ｃel…容量成分、Ｉｄｓ，Ｉａ〜Ｉｅ…電流、Ｖｇ…ゲート電位、Ｖｓ…ソース電位、Ｖｇｓ…ゲート−ソース間電圧、Ｖth…閾値電圧、Ｖsig…映像信号電圧、Ｖofs，Ｖon，Ｖoff，Ｖcc，Ｖini，Ｃｘ…電圧、ΔＶ…電位差、ｃｋ…クロック信号、ｘｃｋ…クロック反転信号、ｓｐ…スタートパルス信号、ｅｎ…イネーブル信号、ＳＲout１，ＳＲout２，ＳＲoutｎ，ＳＲout（ｎ＋１）…出力パルス信号、ＰＬＳｎ，ＰＬＳｆ…信号パルス、ｔ１〜ｔ９，ｔ１１〜ｔ１７…タイミング、Ｔ０，Ｔ５…発光期間、Ｔ１…Ｖth補正準備期間、Ｔ２…Ｖth補正期間、Ｔ３…Ｖth補正休止期間、Ｔ４…移動度補正・信号書き込み期間、Ｔ１０…消光期間、ΔＴｅｎ１，ΔＴｅｎｎ…パルス幅、ΔＴ４１、ΔＴ４２…信号書き込み期間、ΔＴＨ１，ΔＴＨ２…１Ｈ（１垂直）期間。
【特許請求の範囲】
【請求項１】
それぞれが発光素子を含む複数の画素と、
各画素に接続された走査線および信号線と、
前記走査線に対して、前記複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、
前記信号線に対して映像信号電圧を印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と
を備え、
前記走査線駆動回路は、
前記映像信号電圧の印加期間内に前記選択パルスの印加を終了させると共に、
前記信号線の延在方向に沿った前記信号線駆動回路から各画素までの距離が大きくなるのに応じて、前記選択パルスの印加終了タイミングが遅くなることによって前記選択パルスの印加期間が長くなるように、印加期間の調整を行う
表示装置。
【請求項２】
前記走査線駆動回路は、前記映像信号電圧の印加開始前に前記選択パルスの印加を開始すると共に、この映像信号電圧の印加期間内にその選択パルスの印加を終了させる
請求項１に記載の表示装置。
【請求項３】
前記走査線駆動回路は、前記映像信号電圧の印加開始後に前記選択パルスの印加を開始すると共に、この映像信号電圧の印加期間内にその選択パルスの印加を終了させる
請求項１に記載の表示装置。
【請求項４】
前記走査線駆動回路は、前記距離が大きくなるのに応じて前記選択パルスの印加期間が連続的に長くなるように、印加期間の調整を行う
請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記走査線駆動回路は、前記距離が大きくなるのに応じて前記選択パルスの印加期間が段階的に長くなるように、印加期間の調整を行う
請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項６】
前記走査線駆動回路は、
シフトレジスタと、
前記シフトレジスタから出力される複数のパルス信号と、前記距離が大きくなるのに応じて印加終了タイミングが遅くなることによりパルス幅が長くなるように構成された複数の印加パルスからなるイネーブル信号との論理積演算をそれぞれ行うことにより、各走査線に対応する選択パルスを生成する複数の論理積回路とを有する
請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項７】
各画素に接続された電源線と、
前記電源線に対して、前記発光素子の発光動作および消光動作を制御するための制御パルスを印加する電源線駆動回路と
を更に備えた
請求項１ないし請求項３いずれか１項に記載の表示装置。
【請求項８】
各画素は、前記発光素子としての有機電界発光素子と、第１および第２のトランジスタと、保持容量素子とを含み、
前記第１のトランジスタのゲートが前記走査線に接続され、
前記第１のトランジスタにおけるドレインおよびソースのうち、一方が前記信号線に接続されると共に、他方が前記第２のトランジスタのゲートおよび前記保持容量素子の一端に接続され、
前記第２のトランジスタにおけるドレインおよびソースのうち、一方が前記電源線に接続されると共に、他方が前記保持容量素子の他端および前記有機電界発光素子のアノードに接続され、
前記有機電界発光素子のカソードが固定電位に設定されている
請求項７に記載の表示装置。
【請求項９】
それぞれが発光素子を含み、走査線および信号線に接続された複数の画素を表示駆動する際に、
前記走査線に対して前記複数の画素を順次選択するための選択パルスを印加しつつ、前記信号線に対して映像信号電圧を印加することにより、選択された画素に対して映像信号の書き込みを行い、
この映像信号の書き込み時に、前記映像信号電圧の印加期間内に前記選択パルスの印加を終了させると共に、
前記信号線の延在方向に沿ったこの信号線の駆動回路から各画素までの距離が大きくなるのに応じて、前記選択パルスの印加終了タイミングが遅くなることによって前記選択パルスの印加期間が長くなるように、印加期間の調整を行う
表示装置の駆動方法。
【請求項１０】
表示装置を備え、
前記表示装置は、
それぞれが発光素子を含む複数の画素と、
各画素に接続された走査線および信号線と、
前記走査線に対して、前記複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、
前記信号線に対して映像信号電圧を印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と
を有し、
前記走査線駆動回路は、
前記映像信号電圧の印加期間内に前記選択パルスの印加を終了させると共に、
前記信号線の延在方向に沿った前記信号線駆動回路から各画素までの距離が大きくなるのに応じて、前記選択パルスの印加終了タイミングが遅くなることによって前記選択パルスの印加期間が長くなるように、印加期間の調整を行う
電子機器。
【請求項１】
それぞれが発光素子を含む複数の画素と、
各画素に接続された走査線および信号線と、
前記走査線に対して、前記複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、
前記信号線に対して映像信号電圧を印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と
を備え、
前記走査線駆動回路は、
前記映像信号電圧の印加期間内に前記選択パルスの印加を終了させると共に、
前記信号線の延在方向に沿った前記信号線駆動回路から各画素までの距離が大きくなるのに応じて、前記選択パルスの印加終了タイミングが遅くなることによって前記選択パルスの印加期間が長くなるように、印加期間の調整を行う
表示装置。
【請求項２】
前記走査線駆動回路は、前記映像信号電圧の印加開始前に前記選択パルスの印加を開始すると共に、この映像信号電圧の印加期間内にその選択パルスの印加を終了させる
請求項１に記載の表示装置。
【請求項３】
前記走査線駆動回路は、前記映像信号電圧の印加開始後に前記選択パルスの印加を開始すると共に、この映像信号電圧の印加期間内にその選択パルスの印加を終了させる
請求項１に記載の表示装置。
【請求項４】
前記走査線駆動回路は、前記距離が大きくなるのに応じて前記選択パルスの印加期間が連続的に長くなるように、印加期間の調整を行う
請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記走査線駆動回路は、前記距離が大きくなるのに応じて前記選択パルスの印加期間が段階的に長くなるように、印加期間の調整を行う
請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項６】
前記走査線駆動回路は、
シフトレジスタと、
前記シフトレジスタから出力される複数のパルス信号と、前記距離が大きくなるのに応じて印加終了タイミングが遅くなることによりパルス幅が長くなるように構成された複数の印加パルスからなるイネーブル信号との論理積演算をそれぞれ行うことにより、各走査線に対応する選択パルスを生成する複数の論理積回路とを有する
請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項７】
各画素に接続された電源線と、
前記電源線に対して、前記発光素子の発光動作および消光動作を制御するための制御パルスを印加する電源線駆動回路と
を更に備えた
請求項１ないし請求項３いずれか１項に記載の表示装置。
【請求項８】
各画素は、前記発光素子としての有機電界発光素子と、第１および第２のトランジスタと、保持容量素子とを含み、
前記第１のトランジスタのゲートが前記走査線に接続され、
前記第１のトランジスタにおけるドレインおよびソースのうち、一方が前記信号線に接続されると共に、他方が前記第２のトランジスタのゲートおよび前記保持容量素子の一端に接続され、
前記第２のトランジスタにおけるドレインおよびソースのうち、一方が前記電源線に接続されると共に、他方が前記保持容量素子の他端および前記有機電界発光素子のアノードに接続され、
前記有機電界発光素子のカソードが固定電位に設定されている
請求項７に記載の表示装置。
【請求項９】
それぞれが発光素子を含み、走査線および信号線に接続された複数の画素を表示駆動する際に、
前記走査線に対して前記複数の画素を順次選択するための選択パルスを印加しつつ、前記信号線に対して映像信号電圧を印加することにより、選択された画素に対して映像信号の書き込みを行い、
この映像信号の書き込み時に、前記映像信号電圧の印加期間内に前記選択パルスの印加を終了させると共に、
前記信号線の延在方向に沿ったこの信号線の駆動回路から各画素までの距離が大きくなるのに応じて、前記選択パルスの印加終了タイミングが遅くなることによって前記選択パルスの印加期間が長くなるように、印加期間の調整を行う
表示装置の駆動方法。
【請求項１０】
表示装置を備え、
前記表示装置は、
それぞれが発光素子を含む複数の画素と、
各画素に接続された走査線および信号線と、
前記走査線に対して、前記複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、
前記信号線に対して映像信号電圧を印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と
を有し、
前記走査線駆動回路は、
前記映像信号電圧の印加期間内に前記選択パルスの印加を終了させると共に、
前記信号線の延在方向に沿った前記信号線駆動回路から各画素までの距離が大きくなるのに応じて、前記選択パルスの印加終了タイミングが遅くなることによって前記選択パルスの印加期間が長くなるように、印加期間の調整を行う
電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
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【図１０】
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【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１１−１４１４３３（Ｐ２０１１−１４１４３３Ａ）
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願番号】特願２０１０−２１０４（Ｐ２０１０−２１０４）
【出願日】平成２２年１月７日（２０１０．１．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願日】平成２２年１月７日（２０１０．１．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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