表示装置
【課題】白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を図ることができる。
【解決手段】マトリクス状に配列された複数の画素回路１０１と、画素回路１０１の行配列に応じて配線され、画素回路が接続される複数の電源配線ＰＳＬと、を有し、同一行に配列された複数の画素回路１０１において、接続される電源配線ＰＳＬが異なる行である画素回路が混在するように形成されている。
【解決手段】マトリクス状に配列された複数の画素回路１０１と、画素回路１０１の行配列に応じて配線され、画素回路が接続される複数の電源配線ＰＳＬと、を有し、同一行に配列された複数の画素回路１０１において、接続される電源配線ＰＳＬが異なる行である画素回路が混在するように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electroluminescence）等の発光素子を含む画素回路がマトリクス状に配列されたアクティブマトリクス型表示装置に関するものである。
【背景技術】
【０００２】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
【０００５】
図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2 …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１５】
一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
【００１６】
ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００１７】
次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。
【００１８】
図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【００１９】
図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
【００２０】
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
【００２１】
図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
【００２２】
図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
【００２３】
【特許文献１】ＵＳＰ５，６８４，３６５
【特許文献２】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上述した画素回路は、駆動（ドライブ）トランジスタとしてのＴＦＴ２１とスイッチングトランジスタとしてのＴＦＴ２２とＯＬＥＤ２３とを有する最も単純な回路であるが、電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が設けられる構成が採用される場合がある。
【００２５】
これらスイッチングトランジスタとしてのＴＦＴ、あるいは別途設けられるしきい値や移動度用のＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
【００２６】
しかしながら、たとえば電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成の表示装置においては、電源ライン５１を水平方向に配線して、なおかつ電源ライン５１は２値の電圧を持つパルスでなければならないため、図６に示すように、スキャナ４もしくはドライバ５のバッファ５０より出力しなければならない。電源配線５１は水平方向に配線されており必ず抵抗ｒが存在する。
【００２７】
ここで図７のようなウィンドウパターンを表示させた場合を考察する。
黒ウィンドウ表示ラインは白表示ラインと比較して１ラインあたりの電流量が少なくなっている。このため電源電圧からの電圧降下は小さい。
【００２８】
図８に６画素の例を示す。
電源ライン５１の１画素あたりの抵抗をr、白発光電流をＩとすると白ラインは２１Ｉｒの電圧降下、ウィンドウラインは１４Ｉｒの電圧降下となる。
つまり電源電圧をＶｃｃとすると白ラインはＶｃｃ−２１Ｉｒ、ウィンドウラインはＶｃｃ−１４Ｉｒとなり、終端画素に与えられる電源電圧は白ラインの方が小さくなる。
【００２９】
駆動トランジスタは飽和領域で動作させているため、図９に示すように、電源電圧の変化に対してアーリー効果が現れ、ウィンドウラインの方が明るく見えてしまう。
一般に輝度変化は急激に変化する部分、つまりエッジで視認しやすいため、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくする必要がある。
この対策としては電源ラインを太く配線する等が挙げられるがレイアウト上面積を要するため、高精細化、高歩留まり化という点では不利である。
【００３０】
本発明は、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を図ることができる表示装置を提供することにある。
【課題を解決するための手段】
【００３１】
本発明の第１の観点の表示装置は、マトリクス状に配列された複数の画素回路と、上記画素回路の行配列に応じて配線され、上記画素回路が接続される複数の電源配線と、を有し、同一行に配列された複数の画素回路において、接続される上記電源配線が異なる行である画素回路が混在するように形成されている。
【００３２】
好適には、上記電源配線が、対応する行の所定の画素回路の縁部に沿うように蛇行させ配線されている。
【００３３】
好適には、同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている。
【００３４】
好適には、同一行に配列された複数の画素回路が数画素回路おきに異なる隣接パワー駆動線に接続されている。
【００３５】
好適には、上記電源配線は、異なる電圧が印加可能で、上記画素回路は、基準電位と、駆動信号が伝搬される駆動配線と、流れる電流によって輝度が変化する発光素子と、駆動トランジスタと、信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御されるスイッチングトランジスタと、上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている。
【発明の効果】
【００３６】
本発明によれば、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を図ることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３８】
図１０は、本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１１は、本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３９】
この表示装置１００は、図１０および図１１に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、パワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。
【００４０】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１０においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図１１においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
【００４１】
本実施形態に係る画素回路１０１は、図１１に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ１１２、キャパシタＣ１１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
【００４２】
画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインがパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。
また、キャパシタＣ１１１の第１電極が第１のノード１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ１１２との間にＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬに接続されている。
【００４３】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続されている。
【００４４】
図１２（Ａ）〜（Ｃ）は、図１１の画素回路の基本的な動作を示すタイミングチャートである。
図１２（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１２（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１２（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。
【００４５】
画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図１２（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させＴＦＴ１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ＴＦＴ１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ＴＦＴ１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。
【００４６】
そして、本実施形態においては、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を実現するために、パワー駆動線ＰＳＬを画素回路の行配列に対応して各行に配線するが、同一行に配列された複数の画素回路１０１において、接続される隣接するパワー駆動線ＰＳＬが異なる行である画素回路１０１が混在するように構成されている。
【００４７】
図１３は、本実施形態に係るパワー駆動線ＰＳＬと画素回路との第１の接続形態例を示す図である。
【００４８】
図１３においては、パワー駆動線は、第Ｍ行に配線されたＰＬＳ１０Ｍ、第Ｍ−１行に配線されたＰＬＳ１０Ｍ−１、および第Ｍ＋１行に配線されたＰＬＳ１０Ｍ＋１が配線されている。
また、第Ｍ行には６つの画素回路１０１−Ｍ１〜Ｍ６が配列され、第Ｍ−１行には６つの画素回路１０１−（Ｍ−１）１〜（Ｍ−１）６が配列され、第Ｍ＋１行には６つの画素回路１０１−（Ｍ＋１）１〜（Ｍ＋１）６が配列されている。
【００４９】
そして、第Ｍ行の６つの画素回路１０１−Ｍ１〜Ｍ６のうち、画素回路１０１−Ｍ１，１０１−Ｍ３，１０１−Ｍ５がパワー駆動線ＰＬＳ１０Ｍに接続され、画素回路１０１−Ｍ２，１０１−Ｍ４，１０１−Ｍ６がパワー駆動線ＰＬＳ１０Ｍ＋１に接続されている。
第Ｍ−１行の６つの画素回路１０１−（Ｍ−１）１〜（Ｍ−１）６のうち、画素回路１０１−（Ｍ−１）１，１０１−（Ｍ−１）３，１０１−（Ｍ−１）５がパワー駆動線ＰＬＳ１０Ｍ−１に接続され、画素回路１０１−（Ｍ−１）２，１０１−（Ｍ−１）４，１０１−（Ｍ−１）６がパワー駆動線ＰＬＳ１０Ｍに接続されている。
第Ｍ＋１行の６つの画素回路１０１−（Ｍ＋１）１〜（Ｍ＋１）６のうち、画素回路１０１−（Ｍ＋１）１，１０１−（Ｍ＋１）３，１０１−（Ｍ＋１）５がパワー駆動線ＰＬＳ１０Ｍ＋１に接続され、画素回路１０１−（Ｍ＋１）２，１０１−（Ｍ＋１）４，１０１−（Ｍ＋１）６が図示しないパワー駆動線ＰＬＳ１０Ｍ＋２に接続されている。
【００５０】
このように、図１３の例では、同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている。
ただし、１画素おきのみに限らず、数画素おきでも問題ない。
そして、図１３において、画素回路１０１−Ｍ３，１０１−Ｍ４，１０１−（Ｍ＋１）３，１０１−（Ｍ＋１）４がウィンドウ表示画素である。
また、パワー駆動線ＰＳＬは水平方向に配線されており必ず抵抗ｒが存在する。
【００５１】
ここで図１３のようなウィンドウパターンを表示させた場合を考察する。
黒ウィンドウ表示ラインは白表示ラインと比較して１ラインあたりの電流量が少なくなっている。このため電源電圧からの電圧降下は小さい。
【００５２】
電源ラインであるパワー駆動線ＰＬＳの１画素あたりの抵抗をr、白発光電流をＩとすると、以下の式（１）〜（３）に示すように、白ラインは２１Ｉｒの電圧降下、ウィンドウ（ＷＮ）エッジラインは１７Ｉｒ、ウィンドウラインは１４Ｉｒの電圧降下となる。
【００５３】
【数２】
【００５４】
【数３】
【００５５】
【数４】
【００５６】
つまり電源電圧をＶｃｃとすると白ラインはＶｃｃ−２１Ｉｒ、ウィンドウエッジラインはＶｃｃ−１７Ｉｒ、ウィンドウラインはＶｃｃ−１４Ｉｒとなり、終端画素に与えられる電源電圧は白ラインの方が小さくなる。
しかし、本実施形態においては、上述した接続形態を採用することにより、ウィンドウのエッジでの電圧降下をウィンドウライン、白表示ラインの電圧降下の中間とすることが可能である。
これにより、ウィンドウ周辺での電圧降下は図１４に示すようになり、ウィンドウエッジで電源電圧が急激に変化することがなくなるためウィンドウ左右での輝度変化が小さくなり均一な画質を得ることができる。
また、図１３の構成においては、電源配線の抵抗を小さく抑えることが可能である。その結果、電源配線を細く配線することが可能であり、高精細化、高歩留り化が可能である。
【００５７】
図１５は、本実施形態に係るパワー駆動線ＰＳＬと画素回路との第２の接続形態例を示す図である。
【００５８】
本第２の接続形態例が上述した第１の接続形態例と異なる点は、パワー駆動線ＰＬＳを水平方向数画素おきに、図１５の例では１画素おきに蛇行させて配線したことにある。すなわち、この例では、パワー駆動線ＰＬＳは、画素回路配列に対応する行の画素回路の行列方向における縁部に沿うように蛇行させ配線されている。
【００５９】
この場合、第Ｍ行の６つの画素回路１０１−Ｍ１〜Ｍ６のうち、画素回路１０１−Ｍ１，１０１−Ｍ３，１０１−Ｍ５がパワー駆動線ＰＬＳ１０Ｍに接続され、画素回路１０１−Ｍ２，１０１−Ｍ４，１０１−Ｍ６がパワー駆動線ＰＬＳ１０Ｍ−１に接続されている。
第Ｍ−１行の６つの画素回路１０１−（Ｍ−１）１〜（Ｍ−１）６のうち、画素回路１０１−（Ｍ−１）１，１０１−（Ｍ−１）３，１０１−（Ｍ−１）５がパワー駆動線ＰＬＳ１０Ｍ−１に接続され、画素回路１０１−（Ｍ−１）２，１０１−（Ｍ−１）４，１０１−（Ｍ−１）６がパワー駆動線ＰＬＳ１０Ｍ−２に接続されている。
第Ｍ＋１行の６つの画素回路１０１−（Ｍ＋１）１〜（Ｍ＋１）６のうち、画素回路１０１−（Ｍ＋１）１，１０１−（Ｍ＋１）３，１０１−（Ｍ＋１）５がパワー駆動線ＰＬＳ１０Ｍ＋１に接続され、画素回路１０１−（Ｍ＋１）２，１０１−（Ｍ＋１）４，１０１−（Ｍ＋１）６が図示しないパワー駆動線ＰＬＳ１０Ｍに接続されている。
【００６０】
このように、図１５の例においても、同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている。
ただし、１画素おきのみに限らず、数画素おきでも問題ない。
【００６１】
電源ラインであるパワー駆動線ＰＬＳの１画素あたりの抵抗をr、白発光電流をＩとすると、上記の式（１）〜（３）に示すように、白ラインは２１Ｉｒの電圧降下、ウィンドウ（ＷＮ）エッジラインは１７Ｉｒ、ウィンドウラインは１４Ｉｒの電圧降下となる。
【００６２】
つまり電源電圧をＶｃｃとすると白ラインはＶｃｃ−２１Ｉｒ、ウィンドウエッジラインはＶｃｃ−１７Ｉｒ、ウィンドウラインはＶｃｃ−１４Ｉｒとなり、終端画素に与えられる電源電圧は白ラインの方が小さくなる。
しかし、本実施形態においては、上述した接続形態を採用することにより、ウィンドウのエッジでの電圧降下をウィンドウライン、白表示ラインの電圧降下の中間とすることが可能である。
これにより、ウィンドウ周辺での電圧降下は図１４に示すようになり、ウィンドウエッジで電源電圧が急激に変化することがなくなるためウィンドウ左右での輝度変化が小さくなり均一な画質を得ることができる。
また、図１５の構成においては、電源配線の抵抗を小さく抑えることが可能である。
【００６３】
また、第２の接続形態例においては、隣接する画素回路間にパワー駆動線ＰＳＬが位置することになる。
上述した図１１の回路は、信号線ＳＧＬのデータ信号を画素回路１０１内に着き込むときには、パワー駆動線ＰＳＬは固定電位Ｖｃｃに設定されていることから、いわゆるシールド機能を発現することが可能で、隣接する列の信号線ＳＧＬの干渉等を防止することができる利点がある。
【００６４】
以上のように、本実施形態に係る第１の接続形態例および第２の接続形態例によれば、ウィンドウを表示しても電源の電圧降下の差が小さくなるため、均一な画質を得ることができる。
また、電源配線を細く配線することが可能となるため、高精細、高歩留りが可能となる。
【００６５】
また、本実施形態の表示装置１００においては、画素回路１０１内のＴＦＴ(トランジスタ)のゲートに印加する駆動パルス（ゲートパルス）を印加している配線である走査線ＷＳＬの配線抵抗や配線容量によるパルス遅延に起因するシェーディング、スジムラを改善するため、および／または、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善、すなわち画質等を改善するために、以下の対策を施している。
【００６６】
図１６は、画質等を改善するための対策の一例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【００６７】
第１の対策例においては、各画素回路１０１のスイッチングトランジスタであるＴＦＴ１１２のゲートＧＴが接続される走査線（ゲートライン）ＷＳＬを、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される電源ライン（パワー信号線）ＰＳＬと同層で同材料の配線として形成し、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される信号線ＳＧＬを、走査線ＷＳＬおよび電源ラインＰＳＬより下層（図示しない基板側の層）として形成している。
そして、上層にある走査線ＷＳＬと、この走査線ＷＳＬより下層にある信号線ＳＧＬと同層で同材料の低抵抗配線層１１４とを、ＳＩＮやＳｉＯ２等の層間絶縁膜１１５に形成したコンタクト１１６を通して接続し、２段配線構造としている。
さらに、本第１の対策例においては、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置している。
【００６８】
なお、各画素回路のＴＦＴ１１２は、いわゆるボトムゲート型であり、そのゲート電極（制御端子）は図示しない絶縁膜に形成されたコンタクトを介して引き上げられて、走査線ＷＳＬに接続されている。
一般に、ＴＦＴのゲート電極は、高抵抗配線、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
【００６９】
以上のように、この対策例においては、走査線（ゲートライン）ＷＳＬを低抵抗な電源配線と同一の層と信号線と同一の層１１５の２段配線でレイアウトすることを特徴としている。
【００７０】
このような特徴を有する対策例によれば、走査線（ゲートライン）ＷＳＬの抵抗、容量を小さくすることができる。すなわち、電源ラインを形成する配線層は低抵抗金属で形成され、信号線ＳＧＬを形成する配線層も低抵抗金属で形成されることから、２段配線とすることにより、走査線ＷＳＬの抵抗は半分程度にすることが可能である。このため、スイッチングトランジスタとしてのＴＦＴ１１２のゲートラインのトランジェントを早くすることが可能となる。
また、ライトスキャナ１０３のゲートパルス（制御信号）ＧＰの走査線ＷＳＬへの出力端側と、この出力端から離れた位置のゲートパルスＧＰのパルス幅の差を小さくすることができ、書込み不足やムラ、シェーディングのない均一な画質を得ることが可能となる。 そして、ゲートラインのトランジェントを高速化することが可能となり、高精細化が実現可能となる、という利点がある。
【００７１】
図１７は、図１６の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。
【００７２】
図１７に示すように、走査線(ゲートライン)ＷＳＬの層の積層方向に重なる位置に容量（キャパシタ）や信号線を配置した構成をとることで、走査線ＷＳＬの寄生容量を増加させる傾向にある。
これに対して、本第１の対策例のように、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置し、走査線ＷＳＬ下には信号線ＳＧＬのみがオーバーラップする状態となり、寄生容量の増加を防止することができ、ゲートパルスの伝搬速度のいっそうの高速化を実現することが可能となる。
【００７３】
図１８は、画質等を改善するための他の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【００７４】
本対策例は、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善するために、電源ライン（パワー駆動線）ＰＳＬを多層配線化している。
【００７５】
前述したように、本来の電源ラインＰＳＬは走査線（ゲートライン）ＷＳＬと同層で同材料の低抵抗配線（Ａｌ等）によりゲート絶縁膜１１８の所定の位置に形成される。
そして、電源ラインＰＳＬ上に形成した層間絶縁膜１１５にコンタクト１２１が形成され、層間絶縁膜１１５上に形成したＡｌ等の低抵抗配線層１２２をコンタクト１２１を介して電源ラインＰＳＬと接続して多層化し、電源ラインを２段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
また、図１８においては、上層の電源用配線層１２２上に平坦化膜１２３が形成され、平坦化膜１２３にアノード電極１２４が形成されている。
【００７６】
本対策例によれば、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを抑止することができる。
【００７７】
次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図１９（Ａ）〜（Ｅ）、および図２０〜図２７に関連付けて説明する。
なお、図１９（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１９（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１９（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図１９（Ｄ）は第２のノードＮＤ１１２の電位ＶND112を、図１９（Ｅ）は第１のノードＮＤ１１１の電位ＶND111を、それぞれ示している。
【００７８】
まず、ＥＬ発光素子１１３の発光状態時は、図１９（Ｂ）および図２０に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ１１２がオフした状態である。
このとき、駆動トランジスタでるＴＦＴ１１１は飽和領域で動作するように設定されているため、ＥＬ発光素子１１３に流れる電流ＩｄｓはＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じて式１に示される値をとる。
【００７９】
次に、非発光期間において、図１９（Ｂ）および図２１示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子１１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子１１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ１１１のソースとなる。このとき、ＥＬ発光素子１１３のアノード（ノードＮＤ１１１）は、図１９（Ｅ）に示すように、Ｖｓｓに充電される。
【００８０】
さらに、図１９（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図２２に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰはハイレベルに設定してＴＦＴ１１２をオンし、ＴＦＴ１１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ１１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。
【００８１】
そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子１１３のアノード（ノードＮＤ１１１）がＴＦＴ１１１のソースとして機能し、図２５に示すように電流が流れる。
ＥＬ発光素子１１３の等価回路は、図２３に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ１１１の電流はキャパシタＣ１１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図２４に示すように上昇してゆく。一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
【００８２】
しきい値キャンセル動作終了後、図１９（Ａ），（Ｃ）、および図２５に示すように、ＴＦＴ１１２をオンした状態で信号線ＳＧＬの電位をＶｓｉｇとする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ１１１のゲート電位は、ＴＦＴ１１２をオンしているために、図１９（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ１１１のソース電圧がＥＬ発光素子１１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さければ）、ＴＦＴ１１１に流れる電流はキャパシタＣ１１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ１１１のしきい値補正動作は完了しているため、ＴＦＴ１１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図２６に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ１１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。
【００８３】
最後に、図１９（Ａ）〜（Ｃ）、および図２７に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ１１２をオフして書き込みを終了させ、ＥＬ発光素子１１３を発光させる。
ＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流Ｉｄｓ’をＥＬ発光素子１１３に流し、ＶｅｌはＥＬ発光素子１１３にＩｄｓ’という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１３は発光する。
本画素回路１０１においてもＥＬ発光素子１１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ１１１）の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子１１３に流れる電流は変化しない。よってＥＬ発光素子１１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１３の輝度が変化することはない。
【００８４】
このように駆動される画素回路においては、前述したような第１および第２の接続形態例に係る構成を有することから、ウィンドウを表示しても電源の電圧降下の差が小さくなるため、均一な画質を得ることができる。
また、電源配線を細く配線することが可能となるため、高精細、高歩留りが可能となる。
また、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
【００８５】
以上、本実施形態においては、図１１の回路、すなわち、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対しての効果的な接続形態について説明した。
ただし、第１および第２の接続形態例は、２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対して効果的であるが、これらの対策を、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
【図面の簡単な説明】
【００８６】
【図１】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の画素回路の一構成例を示す回路図である。
【図３】有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図４】図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【図５】初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ発光素子の動作点を示す図である。
【図６】２値の電圧パルスで画素を駆動させる場合の有機ＥＬ表示装置の構成を示すブロック図である。
【図７】ウィンドウパターンの一例を示す図である。
【図８】６画素におけるパワー駆動線と画素回路との接続形態例を示す図である。
【図９】６画素の場合の有機ＥＬ発行素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図１０】本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１１】本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１２】図１１の画素回路の基本的な動作を示すタイミングチャートである。
【図１３】本実施形態に係るパワー駆動線と画素回路との第１の接続形態例を示す図である。
【図１４】ウィンドウ周辺での電圧降下を示す図である。
【図１５】本実施形態に係るパワー駆動線と画素回路との第２の接続形態例を示す図である。
【図１６】画質等を改善するための対策の一例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【図１７】図１６の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。
【図１８】画質等を改善するための他の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図１９】図１１の画素回路の具体的な動作を示すタイミングチャートである。
【図２０】図１１の画素回路の動作を説明するための図であって、発光期間の状態を示す図である。
【図２１】図１１の画素回路の動作を説明するための図であって、非発光期間において電圧をＶｓｓとした状態を示す図である。
【図２２】図１１の画素回路の動作を説明するための図であって、オフセット信号を入力した状態を示す図である。
【図２３】図１１の画素回路の動作を説明するための図であって、電圧をＶｃｃにした状態を示す図である。
【図２４】図１１の画素回路の動作を説明するための図であって、電圧をＶｃｃにしたときの駆動トランジスタのソース電圧の遷移を示す図である。
【図２５】図１１の画素回路の動作を説明するための図であって、データ信号Ｖｓｉｇを書き込むときの状態を示す図である。
【図２６】図１１の画素回路の動作を説明するための図であって、移動度の大小に応じた駆動トランジスタのソース電圧の遷移を示す図である。
【図２７】図１１の画素回路の動作を説明するための図であって、発光状態を示す図である。
【符号の説明】
【００８７】
１００・・・表示装置、１０１・・・画素回路、１０２・・画素アレイ部、１０３・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、ＳＧＬ・・・信号線、ＷＳＬ・・・走査線、ＰＳＬ・・・パワー駆動線、１１１・・・駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、１１２・・・スイッチとしてのｎチャネルＴＦＴ、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード。
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electroluminescence）等の発光素子を含む画素回路がマトリクス状に配列されたアクティブマトリクス型表示装置に関するものである。
【背景技術】
【０００２】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
【０００５】
図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2 …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１５】
一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
【００１６】
ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００１７】
次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。
【００１８】
図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【００１９】
図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
【００２０】
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
【００２１】
図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
【００２２】
図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
【００２３】
【特許文献１】ＵＳＰ５，６８４，３６５
【特許文献２】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上述した画素回路は、駆動（ドライブ）トランジスタとしてのＴＦＴ２１とスイッチングトランジスタとしてのＴＦＴ２２とＯＬＥＤ２３とを有する最も単純な回路であるが、電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が設けられる構成が採用される場合がある。
【００２５】
これらスイッチングトランジスタとしてのＴＦＴ、あるいは別途設けられるしきい値や移動度用のＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
【００２６】
しかしながら、たとえば電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成の表示装置においては、電源ライン５１を水平方向に配線して、なおかつ電源ライン５１は２値の電圧を持つパルスでなければならないため、図６に示すように、スキャナ４もしくはドライバ５のバッファ５０より出力しなければならない。電源配線５１は水平方向に配線されており必ず抵抗ｒが存在する。
【００２７】
ここで図７のようなウィンドウパターンを表示させた場合を考察する。
黒ウィンドウ表示ラインは白表示ラインと比較して１ラインあたりの電流量が少なくなっている。このため電源電圧からの電圧降下は小さい。
【００２８】
図８に６画素の例を示す。
電源ライン５１の１画素あたりの抵抗をr、白発光電流をＩとすると白ラインは２１Ｉｒの電圧降下、ウィンドウラインは１４Ｉｒの電圧降下となる。
つまり電源電圧をＶｃｃとすると白ラインはＶｃｃ−２１Ｉｒ、ウィンドウラインはＶｃｃ−１４Ｉｒとなり、終端画素に与えられる電源電圧は白ラインの方が小さくなる。
【００２９】
駆動トランジスタは飽和領域で動作させているため、図９に示すように、電源電圧の変化に対してアーリー効果が現れ、ウィンドウラインの方が明るく見えてしまう。
一般に輝度変化は急激に変化する部分、つまりエッジで視認しやすいため、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくする必要がある。
この対策としては電源ラインを太く配線する等が挙げられるがレイアウト上面積を要するため、高精細化、高歩留まり化という点では不利である。
【００３０】
本発明は、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を図ることができる表示装置を提供することにある。
【課題を解決するための手段】
【００３１】
本発明の第１の観点の表示装置は、マトリクス状に配列された複数の画素回路と、上記画素回路の行配列に応じて配線され、上記画素回路が接続される複数の電源配線と、を有し、同一行に配列された複数の画素回路において、接続される上記電源配線が異なる行である画素回路が混在するように形成されている。
【００３２】
好適には、上記電源配線が、対応する行の所定の画素回路の縁部に沿うように蛇行させ配線されている。
【００３３】
好適には、同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている。
【００３４】
好適には、同一行に配列された複数の画素回路が数画素回路おきに異なる隣接パワー駆動線に接続されている。
【００３５】
好適には、上記電源配線は、異なる電圧が印加可能で、上記画素回路は、基準電位と、駆動信号が伝搬される駆動配線と、流れる電流によって輝度が変化する発光素子と、駆動トランジスタと、信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御されるスイッチングトランジスタと、上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている。
【発明の効果】
【００３６】
本発明によれば、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を図ることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３８】
図１０は、本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１１は、本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３９】
この表示装置１００は、図１０および図１１に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、パワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。
【００４０】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１０においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図１１においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
【００４１】
本実施形態に係る画素回路１０１は、図１１に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ１１２、キャパシタＣ１１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
【００４２】
画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインがパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。
また、キャパシタＣ１１１の第１電極が第１のノード１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ１１２との間にＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬに接続されている。
【００４３】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続されている。
【００４４】
図１２（Ａ）〜（Ｃ）は、図１１の画素回路の基本的な動作を示すタイミングチャートである。
図１２（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１２（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１２（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。
【００４５】
画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図１２（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させＴＦＴ１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ＴＦＴ１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ＴＦＴ１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。
【００４６】
そして、本実施形態においては、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を実現するために、パワー駆動線ＰＳＬを画素回路の行配列に対応して各行に配線するが、同一行に配列された複数の画素回路１０１において、接続される隣接するパワー駆動線ＰＳＬが異なる行である画素回路１０１が混在するように構成されている。
【００４７】
図１３は、本実施形態に係るパワー駆動線ＰＳＬと画素回路との第１の接続形態例を示す図である。
【００４８】
図１３においては、パワー駆動線は、第Ｍ行に配線されたＰＬＳ１０Ｍ、第Ｍ−１行に配線されたＰＬＳ１０Ｍ−１、および第Ｍ＋１行に配線されたＰＬＳ１０Ｍ＋１が配線されている。
また、第Ｍ行には６つの画素回路１０１−Ｍ１〜Ｍ６が配列され、第Ｍ−１行には６つの画素回路１０１−（Ｍ−１）１〜（Ｍ−１）６が配列され、第Ｍ＋１行には６つの画素回路１０１−（Ｍ＋１）１〜（Ｍ＋１）６が配列されている。
【００４９】
そして、第Ｍ行の６つの画素回路１０１−Ｍ１〜Ｍ６のうち、画素回路１０１−Ｍ１，１０１−Ｍ３，１０１−Ｍ５がパワー駆動線ＰＬＳ１０Ｍに接続され、画素回路１０１−Ｍ２，１０１−Ｍ４，１０１−Ｍ６がパワー駆動線ＰＬＳ１０Ｍ＋１に接続されている。
第Ｍ−１行の６つの画素回路１０１−（Ｍ−１）１〜（Ｍ−１）６のうち、画素回路１０１−（Ｍ−１）１，１０１−（Ｍ−１）３，１０１−（Ｍ−１）５がパワー駆動線ＰＬＳ１０Ｍ−１に接続され、画素回路１０１−（Ｍ−１）２，１０１−（Ｍ−１）４，１０１−（Ｍ−１）６がパワー駆動線ＰＬＳ１０Ｍに接続されている。
第Ｍ＋１行の６つの画素回路１０１−（Ｍ＋１）１〜（Ｍ＋１）６のうち、画素回路１０１−（Ｍ＋１）１，１０１−（Ｍ＋１）３，１０１−（Ｍ＋１）５がパワー駆動線ＰＬＳ１０Ｍ＋１に接続され、画素回路１０１−（Ｍ＋１）２，１０１−（Ｍ＋１）４，１０１−（Ｍ＋１）６が図示しないパワー駆動線ＰＬＳ１０Ｍ＋２に接続されている。
【００５０】
このように、図１３の例では、同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている。
ただし、１画素おきのみに限らず、数画素おきでも問題ない。
そして、図１３において、画素回路１０１−Ｍ３，１０１−Ｍ４，１０１−（Ｍ＋１）３，１０１−（Ｍ＋１）４がウィンドウ表示画素である。
また、パワー駆動線ＰＳＬは水平方向に配線されており必ず抵抗ｒが存在する。
【００５１】
ここで図１３のようなウィンドウパターンを表示させた場合を考察する。
黒ウィンドウ表示ラインは白表示ラインと比較して１ラインあたりの電流量が少なくなっている。このため電源電圧からの電圧降下は小さい。
【００５２】
電源ラインであるパワー駆動線ＰＬＳの１画素あたりの抵抗をr、白発光電流をＩとすると、以下の式（１）〜（３）に示すように、白ラインは２１Ｉｒの電圧降下、ウィンドウ（ＷＮ）エッジラインは１７Ｉｒ、ウィンドウラインは１４Ｉｒの電圧降下となる。
【００５３】
【数２】
【００５４】
【数３】
【００５５】
【数４】
【００５６】
つまり電源電圧をＶｃｃとすると白ラインはＶｃｃ−２１Ｉｒ、ウィンドウエッジラインはＶｃｃ−１７Ｉｒ、ウィンドウラインはＶｃｃ−１４Ｉｒとなり、終端画素に与えられる電源電圧は白ラインの方が小さくなる。
しかし、本実施形態においては、上述した接続形態を採用することにより、ウィンドウのエッジでの電圧降下をウィンドウライン、白表示ラインの電圧降下の中間とすることが可能である。
これにより、ウィンドウ周辺での電圧降下は図１４に示すようになり、ウィンドウエッジで電源電圧が急激に変化することがなくなるためウィンドウ左右での輝度変化が小さくなり均一な画質を得ることができる。
また、図１３の構成においては、電源配線の抵抗を小さく抑えることが可能である。その結果、電源配線を細く配線することが可能であり、高精細化、高歩留り化が可能である。
【００５７】
図１５は、本実施形態に係るパワー駆動線ＰＳＬと画素回路との第２の接続形態例を示す図である。
【００５８】
本第２の接続形態例が上述した第１の接続形態例と異なる点は、パワー駆動線ＰＬＳを水平方向数画素おきに、図１５の例では１画素おきに蛇行させて配線したことにある。すなわち、この例では、パワー駆動線ＰＬＳは、画素回路配列に対応する行の画素回路の行列方向における縁部に沿うように蛇行させ配線されている。
【００５９】
この場合、第Ｍ行の６つの画素回路１０１−Ｍ１〜Ｍ６のうち、画素回路１０１−Ｍ１，１０１−Ｍ３，１０１−Ｍ５がパワー駆動線ＰＬＳ１０Ｍに接続され、画素回路１０１−Ｍ２，１０１−Ｍ４，１０１−Ｍ６がパワー駆動線ＰＬＳ１０Ｍ−１に接続されている。
第Ｍ−１行の６つの画素回路１０１−（Ｍ−１）１〜（Ｍ−１）６のうち、画素回路１０１−（Ｍ−１）１，１０１−（Ｍ−１）３，１０１−（Ｍ−１）５がパワー駆動線ＰＬＳ１０Ｍ−１に接続され、画素回路１０１−（Ｍ−１）２，１０１−（Ｍ−１）４，１０１−（Ｍ−１）６がパワー駆動線ＰＬＳ１０Ｍ−２に接続されている。
第Ｍ＋１行の６つの画素回路１０１−（Ｍ＋１）１〜（Ｍ＋１）６のうち、画素回路１０１−（Ｍ＋１）１，１０１−（Ｍ＋１）３，１０１−（Ｍ＋１）５がパワー駆動線ＰＬＳ１０Ｍ＋１に接続され、画素回路１０１−（Ｍ＋１）２，１０１−（Ｍ＋１）４，１０１−（Ｍ＋１）６が図示しないパワー駆動線ＰＬＳ１０Ｍに接続されている。
【００６０】
このように、図１５の例においても、同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている。
ただし、１画素おきのみに限らず、数画素おきでも問題ない。
【００６１】
電源ラインであるパワー駆動線ＰＬＳの１画素あたりの抵抗をr、白発光電流をＩとすると、上記の式（１）〜（３）に示すように、白ラインは２１Ｉｒの電圧降下、ウィンドウ（ＷＮ）エッジラインは１７Ｉｒ、ウィンドウラインは１４Ｉｒの電圧降下となる。
【００６２】
つまり電源電圧をＶｃｃとすると白ラインはＶｃｃ−２１Ｉｒ、ウィンドウエッジラインはＶｃｃ−１７Ｉｒ、ウィンドウラインはＶｃｃ−１４Ｉｒとなり、終端画素に与えられる電源電圧は白ラインの方が小さくなる。
しかし、本実施形態においては、上述した接続形態を採用することにより、ウィンドウのエッジでの電圧降下をウィンドウライン、白表示ラインの電圧降下の中間とすることが可能である。
これにより、ウィンドウ周辺での電圧降下は図１４に示すようになり、ウィンドウエッジで電源電圧が急激に変化することがなくなるためウィンドウ左右での輝度変化が小さくなり均一な画質を得ることができる。
また、図１５の構成においては、電源配線の抵抗を小さく抑えることが可能である。
【００６３】
また、第２の接続形態例においては、隣接する画素回路間にパワー駆動線ＰＳＬが位置することになる。
上述した図１１の回路は、信号線ＳＧＬのデータ信号を画素回路１０１内に着き込むときには、パワー駆動線ＰＳＬは固定電位Ｖｃｃに設定されていることから、いわゆるシールド機能を発現することが可能で、隣接する列の信号線ＳＧＬの干渉等を防止することができる利点がある。
【００６４】
以上のように、本実施形態に係る第１の接続形態例および第２の接続形態例によれば、ウィンドウを表示しても電源の電圧降下の差が小さくなるため、均一な画質を得ることができる。
また、電源配線を細く配線することが可能となるため、高精細、高歩留りが可能となる。
【００６５】
また、本実施形態の表示装置１００においては、画素回路１０１内のＴＦＴ(トランジスタ)のゲートに印加する駆動パルス（ゲートパルス）を印加している配線である走査線ＷＳＬの配線抵抗や配線容量によるパルス遅延に起因するシェーディング、スジムラを改善するため、および／または、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善、すなわち画質等を改善するために、以下の対策を施している。
【００６６】
図１６は、画質等を改善するための対策の一例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【００６７】
第１の対策例においては、各画素回路１０１のスイッチングトランジスタであるＴＦＴ１１２のゲートＧＴが接続される走査線（ゲートライン）ＷＳＬを、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される電源ライン（パワー信号線）ＰＳＬと同層で同材料の配線として形成し、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される信号線ＳＧＬを、走査線ＷＳＬおよび電源ラインＰＳＬより下層（図示しない基板側の層）として形成している。
そして、上層にある走査線ＷＳＬと、この走査線ＷＳＬより下層にある信号線ＳＧＬと同層で同材料の低抵抗配線層１１４とを、ＳＩＮやＳｉＯ２等の層間絶縁膜１１５に形成したコンタクト１１６を通して接続し、２段配線構造としている。
さらに、本第１の対策例においては、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置している。
【００６８】
なお、各画素回路のＴＦＴ１１２は、いわゆるボトムゲート型であり、そのゲート電極（制御端子）は図示しない絶縁膜に形成されたコンタクトを介して引き上げられて、走査線ＷＳＬに接続されている。
一般に、ＴＦＴのゲート電極は、高抵抗配線、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
【００６９】
以上のように、この対策例においては、走査線（ゲートライン）ＷＳＬを低抵抗な電源配線と同一の層と信号線と同一の層１１５の２段配線でレイアウトすることを特徴としている。
【００７０】
このような特徴を有する対策例によれば、走査線（ゲートライン）ＷＳＬの抵抗、容量を小さくすることができる。すなわち、電源ラインを形成する配線層は低抵抗金属で形成され、信号線ＳＧＬを形成する配線層も低抵抗金属で形成されることから、２段配線とすることにより、走査線ＷＳＬの抵抗は半分程度にすることが可能である。このため、スイッチングトランジスタとしてのＴＦＴ１１２のゲートラインのトランジェントを早くすることが可能となる。
また、ライトスキャナ１０３のゲートパルス（制御信号）ＧＰの走査線ＷＳＬへの出力端側と、この出力端から離れた位置のゲートパルスＧＰのパルス幅の差を小さくすることができ、書込み不足やムラ、シェーディングのない均一な画質を得ることが可能となる。 そして、ゲートラインのトランジェントを高速化することが可能となり、高精細化が実現可能となる、という利点がある。
【００７１】
図１７は、図１６の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。
【００７２】
図１７に示すように、走査線(ゲートライン)ＷＳＬの層の積層方向に重なる位置に容量（キャパシタ）や信号線を配置した構成をとることで、走査線ＷＳＬの寄生容量を増加させる傾向にある。
これに対して、本第１の対策例のように、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置し、走査線ＷＳＬ下には信号線ＳＧＬのみがオーバーラップする状態となり、寄生容量の増加を防止することができ、ゲートパルスの伝搬速度のいっそうの高速化を実現することが可能となる。
【００７３】
図１８は、画質等を改善するための他の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【００７４】
本対策例は、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善するために、電源ライン（パワー駆動線）ＰＳＬを多層配線化している。
【００７５】
前述したように、本来の電源ラインＰＳＬは走査線（ゲートライン）ＷＳＬと同層で同材料の低抵抗配線（Ａｌ等）によりゲート絶縁膜１１８の所定の位置に形成される。
そして、電源ラインＰＳＬ上に形成した層間絶縁膜１１５にコンタクト１２１が形成され、層間絶縁膜１１５上に形成したＡｌ等の低抵抗配線層１２２をコンタクト１２１を介して電源ラインＰＳＬと接続して多層化し、電源ラインを２段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
また、図１８においては、上層の電源用配線層１２２上に平坦化膜１２３が形成され、平坦化膜１２３にアノード電極１２４が形成されている。
【００７６】
本対策例によれば、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを抑止することができる。
【００７７】
次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図１９（Ａ）〜（Ｅ）、および図２０〜図２７に関連付けて説明する。
なお、図１９（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１９（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１９（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図１９（Ｄ）は第２のノードＮＤ１１２の電位ＶND112を、図１９（Ｅ）は第１のノードＮＤ１１１の電位ＶND111を、それぞれ示している。
【００７８】
まず、ＥＬ発光素子１１３の発光状態時は、図１９（Ｂ）および図２０に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ１１２がオフした状態である。
このとき、駆動トランジスタでるＴＦＴ１１１は飽和領域で動作するように設定されているため、ＥＬ発光素子１１３に流れる電流ＩｄｓはＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じて式１に示される値をとる。
【００７９】
次に、非発光期間において、図１９（Ｂ）および図２１示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子１１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子１１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ１１１のソースとなる。このとき、ＥＬ発光素子１１３のアノード（ノードＮＤ１１１）は、図１９（Ｅ）に示すように、Ｖｓｓに充電される。
【００８０】
さらに、図１９（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図２２に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰはハイレベルに設定してＴＦＴ１１２をオンし、ＴＦＴ１１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ１１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。
【００８１】
そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子１１３のアノード（ノードＮＤ１１１）がＴＦＴ１１１のソースとして機能し、図２５に示すように電流が流れる。
ＥＬ発光素子１１３の等価回路は、図２３に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ１１１の電流はキャパシタＣ１１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図２４に示すように上昇してゆく。一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
【００８２】
しきい値キャンセル動作終了後、図１９（Ａ），（Ｃ）、および図２５に示すように、ＴＦＴ１１２をオンした状態で信号線ＳＧＬの電位をＶｓｉｇとする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ１１１のゲート電位は、ＴＦＴ１１２をオンしているために、図１９（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ１１１のソース電圧がＥＬ発光素子１１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さければ）、ＴＦＴ１１１に流れる電流はキャパシタＣ１１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ１１１のしきい値補正動作は完了しているため、ＴＦＴ１１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図２６に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ１１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。
【００８３】
最後に、図１９（Ａ）〜（Ｃ）、および図２７に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ１１２をオフして書き込みを終了させ、ＥＬ発光素子１１３を発光させる。
ＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流Ｉｄｓ’をＥＬ発光素子１１３に流し、ＶｅｌはＥＬ発光素子１１３にＩｄｓ’という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１３は発光する。
本画素回路１０１においてもＥＬ発光素子１１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ１１１）の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子１１３に流れる電流は変化しない。よってＥＬ発光素子１１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１３の輝度が変化することはない。
【００８４】
このように駆動される画素回路においては、前述したような第１および第２の接続形態例に係る構成を有することから、ウィンドウを表示しても電源の電圧降下の差が小さくなるため、均一な画質を得ることができる。
また、電源配線を細く配線することが可能となるため、高精細、高歩留りが可能となる。
また、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
【００８５】
以上、本実施形態においては、図１１の回路、すなわち、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対しての効果的な接続形態について説明した。
ただし、第１および第２の接続形態例は、２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対して効果的であるが、これらの対策を、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
【図面の簡単な説明】
【００８６】
【図１】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の画素回路の一構成例を示す回路図である。
【図３】有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図４】図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【図５】初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ発光素子の動作点を示す図である。
【図６】２値の電圧パルスで画素を駆動させる場合の有機ＥＬ表示装置の構成を示すブロック図である。
【図７】ウィンドウパターンの一例を示す図である。
【図８】６画素におけるパワー駆動線と画素回路との接続形態例を示す図である。
【図９】６画素の場合の有機ＥＬ発行素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図１０】本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１１】本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１２】図１１の画素回路の基本的な動作を示すタイミングチャートである。
【図１３】本実施形態に係るパワー駆動線と画素回路との第１の接続形態例を示す図である。
【図１４】ウィンドウ周辺での電圧降下を示す図である。
【図１５】本実施形態に係るパワー駆動線と画素回路との第２の接続形態例を示す図である。
【図１６】画質等を改善するための対策の一例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。
【図１７】図１６の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。
【図１８】画質等を改善するための他の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。
【図１９】図１１の画素回路の具体的な動作を示すタイミングチャートである。
【図２０】図１１の画素回路の動作を説明するための図であって、発光期間の状態を示す図である。
【図２１】図１１の画素回路の動作を説明するための図であって、非発光期間において電圧をＶｓｓとした状態を示す図である。
【図２２】図１１の画素回路の動作を説明するための図であって、オフセット信号を入力した状態を示す図である。
【図２３】図１１の画素回路の動作を説明するための図であって、電圧をＶｃｃにした状態を示す図である。
【図２４】図１１の画素回路の動作を説明するための図であって、電圧をＶｃｃにしたときの駆動トランジスタのソース電圧の遷移を示す図である。
【図２５】図１１の画素回路の動作を説明するための図であって、データ信号Ｖｓｉｇを書き込むときの状態を示す図である。
【図２６】図１１の画素回路の動作を説明するための図であって、移動度の大小に応じた駆動トランジスタのソース電圧の遷移を示す図である。
【図２７】図１１の画素回路の動作を説明するための図であって、発光状態を示す図である。
【符号の説明】
【００８７】
１００・・・表示装置、１０１・・・画素回路、１０２・・画素アレイ部、１０３・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、ＳＧＬ・・・信号線、ＷＳＬ・・・走査線、ＰＳＬ・・・パワー駆動線、１１１・・・駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、１１２・・・スイッチとしてのｎチャネルＴＦＴ、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード。
【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数の画素回路と、
上記画素回路の行配列に応じて配線され、上記画素回路が接続される複数の電源配線と、 を有し、
同一行に配列された複数の画素回路において、接続される上記電源配線が異なる行である画素回路が混在するように形成されている
表示装置。
【請求項２】
上記電源配線が、対応する行の所定の画素回路の縁部に沿うように蛇行させ配線されている
請求項１記載の表示装置。
【請求項３】
同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている
請求項１記載の表示装置。
【請求項４】
同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている
請求項２記載の表示装置。
【請求項５】
同一行に配列された複数の画素回路が数画素回路おきに異なる隣接パワー駆動線に接続されている
請求項１記載の表示装置。
【請求項６】
同一行に配列された複数の画素回路が数画素回路おきに異なる隣接パワー駆動線に接続されている
請求項２記載の表示装置。
【請求項７】
上記電源配線は、異なる電圧が印加可能で、
上記画素回路は、
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御されるスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている
請求項１記載の表示装置。
【請求項８】
上記電源配線は、異なる電圧が印加可能で、
上記画素回路は、
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御されるスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている
請求項２記載の表示装置。
【請求項１】
マトリクス状に配列された複数の画素回路と、
上記画素回路の行配列に応じて配線され、上記画素回路が接続される複数の電源配線と、 を有し、
同一行に配列された複数の画素回路において、接続される上記電源配線が異なる行である画素回路が混在するように形成されている
表示装置。
【請求項２】
上記電源配線が、対応する行の所定の画素回路の縁部に沿うように蛇行させ配線されている
請求項１記載の表示装置。
【請求項３】
同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている
請求項１記載の表示装置。
【請求項４】
同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている
請求項２記載の表示装置。
【請求項５】
同一行に配列された複数の画素回路が数画素回路おきに異なる隣接パワー駆動線に接続されている
請求項１記載の表示装置。
【請求項６】
同一行に配列された複数の画素回路が数画素回路おきに異なる隣接パワー駆動線に接続されている
請求項２記載の表示装置。
【請求項７】
上記電源配線は、異なる電圧が印加可能で、
上記画素回路は、
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御されるスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている
請求項１記載の表示装置。
【請求項８】
上記電源配線は、異なる電圧が印加可能で、
上記画素回路は、
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御されるスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている
請求項２記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２００８−２３３４００（Ｐ２００８−２３３４００Ａ）
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願番号】特願２００７−７１２５８（Ｐ２００７−７１２５８）
【出願日】平成１９年３月１９日（２００７．３．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願日】平成１９年３月１９日（２００７．３．１９）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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