表示装置
【課題】画素回路に対するスイッチ制御信号の供給能力を向上させること。
【解決手段】表示装置は、所定の方向に並ぶとともにそれぞれ複数の画素回路から構成される画素行と、前記画素行に対応して設けられ、それぞれが、対応する前記画素行に沿って延びる複数のスイッチ制御線と、スイッチ制御信号を供給する信号供給回路と、前記スイッチ制御線に対応して設けられ、前記スイッチ制御信号を増幅して対応する前記スイッチ制御線に供給する複数の増幅回路と、を含む複数の画素行制御回路と、所定の方向に延び、前記増幅回路のそれぞれに第１の電源電位を供給する第１の電源線と、所定の方向に延び、前記スイッチ制御信号供給回路に前記第１の電源電位を供給する少なくとも一つの第２の電源線と、前記第１の電源線内の点と前記第２の電源線内の点とを接続する少なくとも一つの第１のバイパス線と、を含む。
【解決手段】表示装置は、所定の方向に並ぶとともにそれぞれ複数の画素回路から構成される画素行と、前記画素行に対応して設けられ、それぞれが、対応する前記画素行に沿って延びる複数のスイッチ制御線と、スイッチ制御信号を供給する信号供給回路と、前記スイッチ制御線に対応して設けられ、前記スイッチ制御信号を増幅して対応する前記スイッチ制御線に供給する複数の増幅回路と、を含む複数の画素行制御回路と、所定の方向に延び、前記増幅回路のそれぞれに第１の電源電位を供給する第１の電源線と、所定の方向に延び、前記スイッチ制御信号供給回路に前記第１の電源電位を供給する少なくとも一つの第２の電源線と、前記第１の電源線内の点と前記第２の電源線内の点とを接続する少なくとも一つの第１のバイパス線と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブマトリクス方式を用いた表示装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置や有機ＥＬ表示装置などのアクティブマトリクス方式を用いた表示装置において、垂直走査回路をアレイ基板上に設けたものが開発されている。アレイ基板上には表示領域と垂直走査回路とが設けられ、垂直走査回路は表示領域とアレイ基板の端との間にある額縁領域に形成される。表示領域には画素回路がマトリクス状に配置され、画素回路は並んで設けられるデータ線からのデータ信号と、データ線に交差する複数のスイッチ制御線からのスイッチ制御信号とによって制御される。
【０００３】
このような表示装置においては、データ線とスイッチ制御線とのカップリングや垂直走査回路の電源供給能力の不足により横スメアが発生することが知られている。一方で、画面サイズの拡大、高精細化に伴いスイッチ制御線等へ電位を供給する能力の向上も望まれている。
【０００４】
特許文献１には、従来の表示装置における垂直走査回路の例が開示されている。特許文献１に開示された垂直走査回路では、上下方向に延びる一組の電源線が２段のバッファアンプに電源を供給しており、表示領域側のバッファアンプの出力は各画素回路の発光素子に電源を供給している。特許文献２には、走査信号線の配線抵抗、寄生容量により横スメアが発生し表示品質が低下することが開示されている。また特許文献２には表示品質の低下を防止するために走査回路に対し補助回路を設ける構成が開示されている。特許文献３には、シフトレジスタ回路、走査電圧生成回路、および共通電圧生成回路を備えた垂直駆動回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４７９６号公報
【特許文献２】特開２００３−３４４８２４号公報
【特許文献３】特開２００８−３０９９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、例えば表示装置を構成するアレイ基板の額縁領域を狭くするために、垂直走査回路内で電源電位を供給する線の幅が狭くなってきている。すると、画素回路に対してスイッチ制御信号を供給する能力が低下する。それにより例えば表示品質の劣化などの問題が生じる。
【０００７】
本発明は上記課題を鑑みてなされたものであって、その目的は、画素回路に対するスイッチ制御信号の供給能力を向上させた表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
【０００９】
（１）表示領域内において所定の方向に並んで配置される画素行であって、それぞれ複数の画素回路から構成される画素行と、前記画素行に対応して前記所定の方向に並んで設けられ、それぞれが、対応する前記画素行を構成する前記複数の画素回路を制御する少なくとも一つのスイッチ制御線と、スイッチ制御信号を供給するスイッチ制御信号供給回路と、前記スイッチ制御線に対応して設けられ、前記スイッチ制御信号を増幅して対応する前記スイッチ制御線に供給する少なくとも一つの増幅回路と、を含む複数の画素行制御回路と、前記所定の方向に延び、前記増幅回路のそれぞれに第１の電源電位を供給する第１の電源線と、前記所定の方向に延び、前記スイッチ制御信号供給回路に前記第１の電源電位を供給する少なくとも一つの第２の電源線と、前記第１の電源線内の点と前記第２の電源線内の点とを接続する少なくとも一つの第１のバイパス線と、を含むことを特徴とする表示装置。
【００１０】
（２）（１）において、前記少なくとも一つの第１のバイパス線は、前記表示領域の前記所定の方向に対する中心線を軸として対称に配置される、ことを特徴とする表示装置。
【００１１】
（３）（１）または（２）において、前記少なくとも一つの第１のバイパス線は、前記第１の電源線と前記第２の電源線のうち最も前記第１の電源線に近い一つとを接続する、ことを特徴とする表示装置。
【００１２】
（４）（１）から（３）のいずれかにおいて、２以上の所定数の前記画素行制御回路ごとに一つの前記第１のバイパス線が配置される、ことを特徴とする表示装置。
【００１３】
（５）（１）から（４）のいずれかにおいて、前記所定の方向に延び、前記増幅回路のそれぞれに第２の電源電位を供給する第３の電源線と、前記所定の方向に延び、前記スイッチ制御信号供給回路に前記第２の電源電位を供給する少なくとも一つの第４の電源線と、前記第３の電源線内の点と前記第４の電源線内の点とを接続する少なくとも一つの第２のバイパス線と、ことを特徴とする表示装置。
【００１４】
（６）（５）において、前記少なくとも一つの第２のバイパス線は、前記表示領域の前記所定の方向に対する中心線を軸として対称に配置される、ことを特徴とする表示装置。
【００１５】
（７）（５）または（６）において、前記少なくとも一つの第２のバイパス線は、前記第３の電源線と前記第４の電源線のうち最も前記第３の電源線に近い一つとを接続する、ことを特徴とする表示装置。
【００１６】
（８）（５）から（７）のいずれかにおいて、２以上の所定数の前記画素行制御回路ごとに一つの前記第２のバイパス線が配置される、ことを特徴とする表示装置。
【００１７】
（９）（５）から（８）のいずれかにおいて、隣り合う前記第１のバイパス線の間隔と、隣り合う前記第２のバイパス線の間隔とが異なる、ことを特徴とする表示装置。
【００１８】
（１０）（５）から（７）のいずれかにおいて、前記第１のバイパス線は前記表示領域の前記所定の方向に対する中心線を軸として対称かつ互いに等間隔に配置され、前記第２のバイパス線は前記中心線上に配置される、ことを特徴とする表示装置。
【発明の効果】
【００１９】
本発明によれば、画素回路に対するスイッチ制御信号の供給能力を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係る有機ＥＬ表示装置の部品配置を示す図である。
【図２】第１の実施形態に係る有機ＥＬ表示装置の回路構成を示す回路図である。
【図３】各画素回路の構成を示す回路図である。
【図４】第１の実施形態に係る垂直走査回路の構成を示す回路図である。
【図５】バッファアンプの回路構成を示す回路図である。
【図６】ある画素行において一水平期間に画素回路やＲＧＢ切替制御線に向けて供給される理想的な信号の電位と、従来の垂直走査回路におけるスイッチ制御線やデータ線の電位とを示す波形図である。
【図７】従来の有機ＥＬ表示装置で起きる画質劣化の一例を示す図である。
【図８】第２の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図９】第３の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図１０】第３の実施形態に係る垂直走査回路の全体構成の例を示す回路図である。
【図１１】第４の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図１２】第５の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図１３】第６の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図１４】第７の実施形態に係る垂直走査回路の全体構成の例を示す回路図である。
【図１５】第１のバイパス線や第２のバイパス線がない垂直走査回路の構成を示す回路図である。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお以下では、本発明を有機ＥＬ表示装置に適用した場合について説明する。
【００２２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の部品配置を示す図である。有機ＥＬ表示装置は、物理的には、アレイ基板ＳＵＢと、フレキシブルプリント基板ＦＰＣと、パッケージに封入されたドライバ集積回路ＤＩＣとを含む。アレイ基板ＳＵＢ上には、画像を表示する表示領域ＤＡが配置される。ここでアレイ基板ＳＵＢ上の領域で、表示領域ＤＡ以外の領域を額縁領域という。垂直走査回路ＹＤＶは額縁領域のうち表示領域ＤＡの右側に配置される。垂直走査回路ＹＤＶにはドライバ集積回路ＤＩＣからの制御信号線が接続されている。
【００２３】
図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の回路構成を示す回路図である。有機ＥＬ表示装置は、回路構成として、表示領域内にマトリクス状に配置された画素回路ＰＣと、画素回路ＰＣの列に対応して設けられたデータ線ＤＡＴと、画素回路ＰＣの行（以下画素行Ｐｒｏｗと記す）に対応して設けられたリセットスイッチ制御線ＲＥＳ、点灯スイッチ制御線ＩＬＭ、および検査スイッチ制御線ＭＳＴと、画素回路駆動電源線ＰＷＲと、データ線ＤＡＴに対応して設けられたＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢと、統合データ線ＤＡＴＩと、データ線駆動回路ＸＤＶと、垂直走査回路ＹＤＶとを含む。
【００２４】
１つの画素回路ＰＣは、赤、緑、青のうちいずれかの色を表示する。赤を表示する画素回路ＰＣ、緑を表示する画素回路ＰＣ、および青を表示する画素回路ＰＣが１つずつ組合せられて１つの画素となる。表示領域にはＭ列×Ｎ行の画素が配置されている。なお、ｌ行目ｍ列目の画素を表示する赤の画素回路ＰＣをＰＣＲ（ｍ，ｌ）、緑の画素回路ＰＣをＰＣＧ（ｍ，ｌ）、青の画素回路ＰＣをＰＣＢ（ｍ，ｌ）と記す。また表示領域内には（３×Ｍ）列×Ｎ行の画素回路ＰＣが並んでおり、ある列に並んでいる画素回路ＰＣは同じ色を表示する。
【００２５】
画素回路ＰＣの列に対応して、複数のデータ線ＤＡＴが表示領域内をその列が延びる方向（垂直方向）に延びている。データ線ＤＡＴは対応する画素回路ＰＣに接続されている。同じデータ線ＤＡＴに接続される画素回路ＰＣは同じ色を表示する。以下では、ｍ列の画素の列を構成する赤の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴＲ（ｍ）と、緑の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴＧ（ｍ）と、青の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴＢ（ｍ）と記す。また、表示領域内において垂直方向に並ぶＮ行の画素行Ｐｒｏｗのそれぞれに対応して、Ｎ本のリセットスイッチ制御線ＲＥＳと、Ｎ本の点灯スイッチ制御線ＩＬＭと、Ｎ本の検査スイッチ制御線ＭＳＴとが画素行内を画素回路ＰＣが並ぶ方向に延びている。それぞれの画素行Ｐｒｏｗは画素の行に対応する画素回路ＰＣから構成される。ここで、ｌ列目の画素行ＰｒｏｗをＰｒｏｗ（ｌ）と記し、Ｐｒｏｗ（ｌ）に対応するリセットスイッチ制御線をＲＥＳ（ｌ）、点灯スイッチ制御線をＩＬＭ（ｌ）、検査スイッチ制御線ＭＳＴをＭＳＴ（ｌ）と記す。また、リセットスイッチ制御線ＲＥＳと、点灯スイッチ制御線ＩＬＭと、検査スイッチ制御線ＭＳＴとは画素回路ＰＣ内のスイッチを制御する点で同じ機能を有しているため、以下では総称してスイッチ制御線と記す。スイッチ制御線は垂直走査回路ＹＤＶに接続され、対応する画素行Ｐｒｏｗに含まれる画素回路ＰＣにスイッチを制御する信号（スイッチ制御信号）を供給する。また、各画素回路ＰＣに電源を供給する画素回路駆動電源線ＰＷＲが設けられている。
【００２６】
ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢは薄膜トランジスタであって、画素の列に対応してそれぞれｍ個設けられている。ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＡが接続され、ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＢが接続され、ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＣが接続される。
【００２７】
画素のｍ列目に対応するデータ線ＤＡＴのうち赤の画素回路ＰＣに対応するデータ線ＤＡＴＲ（ｍ）の下端には、ＲＧＢ切替スイッチＤＳＲの一端が接続されている。ＲＧＢ切替スイッチＤＳＲの他端は、画素列に対応してＭ本設けられた統合データ線ＤＡＴＩのうちｍ列目の画素に対応する１つの一端と接続されている。同様に、データ線ＤＡＴＧ（ｍ）の下端はＲＧＢ切替スイッチＤＳＧを介して対応する統合データ線ＤＡＴＩの一端と接続されており、データ線ＤＡＴＢ（ｍ）の下端はＲＧＢ切替スイッチＤＳＢを介して対応する統合データ線ＤＡＴＩの一端と接続されている。統合データ線ＤＡＴＩの他端は、データ線駆動回路ＸＤＶに接続されている。
【００２８】
なお、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢのドレイン電極は統合データ線ＤＡＴＩに接続され、ソース電極は対応するデータ線ＤＡＴに接続されている。なお、薄膜トランジスタのソース電極とドレイン電極は、その薄膜トランジスタを流れる電流の向きやトランジスタがｎＭＯＳかｐＭＯＳかによって定まる。よって電流の向きやトランジスタの性質によってソース電極とドレイン電極の接続先が反対になっていてもよい。
【００２９】
図３は各画素回路ＰＣの構成を示す回路図である。各画素回路ＰＣは、電流に応じて輝度が変化する自発光素子である有機ＥＬ素子ＩＬと、有機ＥＬ素子ＩＬに流れる電流を制御する駆動トランジスタＤＴＲと、有機ＥＬ素子ＩＬの発光タイミングを制御する点灯制御スイッチＩＴＲと、駆動トランジスタＤＴＲが流す電流量を制御する記憶容量ＭＣＰと、記憶容量ＭＣＰに貯まった電荷をリセットするリセットスイッチＲＴＲと、検査スイッチＭＴＲとを含む。駆動トランジスタＤＴＲはＰチャンネル型の薄膜トランジスタであり、点灯制御スイッチＩＴＲ、リセットスイッチＲＴＲ、および検査スイッチＭＴＲはＮチャンネル型の薄膜トランジスタである。有機ＥＬ素子ＩＬは一般的にダイオードの性質を示すため、ＯＬＥＤ(Organic light-emitting diode)とも呼ばれる。
【００３０】
有機ＥＬ素子ＩＬのアノードは点灯制御スイッチＩＴＲを介して駆動トランジスタＤＴＲのドレイン電極に接続され、カソードは基準電位を供給する配線に接続される。駆動トランジスタＤＴＲのドレイン電極とゲート電極の間に、リセットスイッチＲＴＲが設けられる。記憶容量ＭＣＰの一端が駆動トランジスタＤＴＲのゲート電極と接続され、他端がこの画素回路ＰＣに対応するデータ線ＤＡＴと接続される。また、検査スイッチＭＴＲの一端は有機ＥＬ素子ＩＬのアノードに接続されている。
【００３１】
リセットスイッチＲＴＲのゲート電極はその画素回路ＰＣを含む画素行Ｐｒｏｗに対応するリセットスイッチ制御線ＲＥＳに接続され、点灯制御スイッチＩＴＲのゲート電極はその画素行Ｐｒｏｗに対応する点灯スイッチ制御線ＩＬＭに接続され、検査スイッチＭＴＲのゲート電極はその画素行Ｐｒｏｗに対応する検査スイッチ制御線ＭＳＴに接続される。
【００３２】
図４は、垂直走査回路ＹＤＶの構成の例を示す回路図である。垂直走査回路ＹＤＶは、スイッチ制御線に対応して設けられる第１のバッファアンプＢＦ１と、画素行Ｐｒｏｗに対応して設けられるスイッチ制御信号供給回路ＳＣＲと、第１の低電源電位供給線ＶＳＳ１と、第１の高電源電位供給線ＶＤＤ１と、第２の低電源電位供給線ＶＳＳ２と、第２の高電源電位供給線ＶＤＤ２と、第３の低電源電位供給線ＶＳＳ３と、第３の高電源電位供給線ＶＤＤ３と、第４の低電源電位供給線ＶＳＳ４と、複数の低電位バイパス線ＢＬＳと、複数の高電位バイパス線ＢＬＤと、タイミング制御線ＧＡ，ＧＢ，ＧＣと、発光期間制御線ＧＳと、クロック線ＣＫＢ１，ＣＫ１，ＣＫＢ２，ＣＫ２と、垂直スタート信号線ＶＳと、を含む。
【００３３】
第１の低電源電位供給線ＶＳＳ１と、第１の高電源電位供給線ＶＤＤ１と、第２の低電源電位供給線ＶＳＳ２と、第２の高電源電位供給線ＶＤＤ２と、タイミング制御線ＧＡ，ＧＢ，ＧＣと、発光期間制御線ＧＳと、第３の低電源電位供給線ＶＳＳ３と、第３の高電源電位供給線ＶＤＤ３と、クロック線ＣＫＢ１，ＣＫ１，ＣＫＢ２，ＣＫ２と、垂直スタート信号線ＶＳと、第４の低電源電位供給線ＶＳＳ４とは、垂直方向に順に並んで延びている。第１から第４の低電源電位供給線ＶＳＳ１〜ＶＳＳ４は低い方の電源電位（第１の電源電位）を供給する。第１から第３の高電源電位供給線ＶＤＤ１〜ＶＤＤ３は高い方の電源電位（第２の電源電位）を供給する。
【００３４】
１つの画素行Ｐｒｏｗに３本のスイッチ制御線があることに対応し、第１のバッファアンプＢＦ１の数は（Ｎ×３）である。スイッチ制御信号供給回路ＳＣＲの数はＮである。以下では画素行Ｐｒｏｗ（ｌ）に対応するスイッチ制御信号供給回路ＳＣＲをＳＣＲ（ｌ）と記す。ここで、ある画素行Ｐｒｏｗに対応するスイッチ制御線と、第１のバッファアンプＢＦ１と、スイッチ制御信号供給回路ＳＣＲとは、その画素行Ｐｒｏｗに属する画素回路ＰＣを制御する機能を有することから、これらをまとめて画素行制御回路と呼ぶ。垂直走査回路ＹＤＶには、Ｎ個の画素行制御回路が垂直方向に並んで配置されている。
【００３５】
スイッチ制御信号供給回路ＳＣＲは、画素行制御回路内のスイッチ制御線のそれぞれに対応するスイッチ制御信号を供給する。各スイッチ制御信号供給回路ＳＣＲは第２のバッファアンプＢＦ２、第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１、第２のＮＯＴ回路ＮＴ２、ＮＯＲ回路ＮＲ１、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦを有する。第２のバッファアンプＢＦ２、第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１の数はスイッチ制御線に対応してスイッチ制御信号供給回路ＳＣＲごとに複数であり、第２のＮＯＴ回路ＮＴ２、ＮＯＲ回路ＮＲ１、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦの数はスイッチ制御信号供給回路ＳＣＲごとに１つである。
【００３６】
フリップフロップ回路ＦＦのＬ端子はクロック線ＣＫ１またはクロック線ＣＫ２と接続され、フリップフロップ回路ＦＦのＨ端子はクロック線ＣＫＢ１またはＣＫＢ２と接続される。フリップフロップ回路ＦＦのＱ端子は次段のスイッチ制御信号供給回路ＳＣＲに含まれるフリップフロップ回路ＦＦのＤ端子に接続される。また、フリップフロップ回路ＦＦのＤ端子とＱ端子とはそれぞれ第２のＮＡＮＤ回路ＮＡ２の入力に接続され、その出力は第３のＮＯＴ回路ＮＴ３に入力される。つまり、フリップフロップ回路ＦＦのＤ端子とＱ端子との論理積が第３のＮＯＴ回路ＮＴ３から出力される。これにより、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦはいわゆるシフトレジスタ回路として動作する。
【００３７】
ＮＯＲ回路ＮＲ１の入力の一方は、第３のＮＯＴ回路ＮＴ３の出力と接続され、入力のもう一方は発光期間制御線ＧＳと接続されている。ＮＯＲ回路ＮＲ１の出力は、第２のＮＯＴ回路ＮＴ２の入力と接続される。つまり、第２のＮＯＴ回路ＮＴ２およびＮＯＲ回路ＮＲ１は、シフトレジスタ回路からの出力と発光期間制御線ＧＳとの論理和を出力する。これにより発光期間制御線ＧＳからハイレベルの電位が供給される場合には、シフトレジスタ回路の出力にかかわらず各画素行Ｐｒｏｗがスイッチ制御信号の供給対象となり、各画素回路ＰＣが一斉に駆動される。なお、本実施形態では、１フレーム期間はデータ書込みを行うデータ書込み期間と画素を発光させる発光期間と有機ＥＬ素子の検査を行う検査期間とに分かれている。各画素回路ＰＣは発光期間に一斉に点灯されるように設けられている。
【００３８】
第１のＮＯＴ回路ＮＴ１および第１のＮＡＮＤ回路ＮＡ１は、あわせてＡＮＤ回路として機能する。そのＡＮＤ回路は、第２のＮＯＴ回路ＮＴ２およびＮＯＲ回路ＮＲ１により選択された画素行Ｐｒｏｗにおいて、スイッチ制御信号の供給タイミングの調整を行う。ある画素行が選択される期間内で、スイッチ制御線の種類によって信号を供給するタイミングが異なるからである。具体的には第１のＮＡＮＤ回路ＮＡ１のうちリセットスイッチ制御線ＲＥＳに対応するもの、点灯スイッチ制御線ＩＬＭに対応するもの、検査スイッチ制御線ＭＳＴに対応するもの、の入力の一方にはそれぞれタイミング制御線ＧＡ、タイミング制御線ＧＢ、タイミング制御線ＧＣが接続される。また、それらの入力の他方には第２のＮＯＴ回路ＮＴ２の出力が接続される。タイミング制御線ＧＡ、タイミング制御線ＧＢ、タイミング制御線ＧＣのそれぞれにタイミングを制御する信号が送られるため、対応する画素行Ｐｒｏｗだけでなくスイッチ制御線の種類ごとにスイッチ制御信号を送るタイミングを制御することができる。
【００３９】
第２のバッファアンプＢＦ２は、第１のＮＯＴ回路ＮＴ１の出力に接続され、第１のＮＯＴ回路ＮＴ１および第１のＮＡＮＤ回路ＮＡ１からの信号を受取り、その信号を増幅して、スイッチ制御信号として第１のバッファアンプＢＦ１に出力する。
【００４０】
第１のバッファアンプＢＦ１は、第２のバッファアンプＢＦ２から送信されるスイッチ制御信号を増幅し、対応するスイッチ制御線にその信号を出力する増幅回路である。図５は第１のバッファアンプＢＦ１の回路構成を示す回路図である。第１のバッファアンプＢＦ１は、ＣＭＯＳのインバータ（ＮＯＴ）回路である。第１のバッファアンプＢＦ１は、ｎＭＯＳのトランジスタＴＲＮと、ｐＭＯＳのトランジスタＴＲＰとを含む。トランジスタＴＲＮのドレイン電極は対応するスイッチ制御線に接続され、そのソース電極は第１の低電源電位供給線ＶＳＳ１に接続される。トランジスタＴＲＰのドレイン電極は対応するスイッチ制御線に接続され、そのソース電極は第１の高電源電位供給線ＶＤＤ１に接続される。トランジスタＴＲＮ，ＴＲＰのゲート電極は第１のバッファアンプＢＦ１の入力として第２のバッファアンプＢＦ２の出力と接続される。スイッチ制御線には、第１のバッファアンプＢＦ１に入力される信号に応じて第１の低電源電位供給線ＶＳＳ１もしくは第１の高電源電位供給線ＶＤＤ１からの電流が流れる。
【００４１】
第２のバッファアンプＢＦ２も、電源を供給する配線や入出力の接続先が異なるが、他の回路構成は同様である。正確には電源供給能力やインピーダンスを考慮し、トランジスタのチャネル幅は第１のＮＯＴ回路ＮＴ１より大きく、第１のバッファアンプＢＦ１より小さくなっている。
【００４２】
第２のバッファアンプＢＦ２には、第２の低電源電位供給線ＶＳＳ２と第１の高電源電位供給線ＶＤＤ１とが接続され、それらから電源が供給される。第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１、第２のＮＯＴ回路ＮＴ２、およびＮＯＲ回路ＮＲ１には第２の高電源電位供給線ＶＤＤ２および第３の低電源電位供給線ＶＳＳ３が接続され、それらから電源が供給される。シフトレジスタ回路には第３の高電源電位供給線ＶＤＤ３と第４の低電源電位供給線ＶＳＳ４とが接続され、それらから電源が供給される。
【００４３】
ここで、スイッチ制御信号供給回路ＳＣＲには、第１のバッファアンプＢＦ１に接続された電源線以外の電源線と接続されている。この点に着目し、低電源電位を供給する配線について第１のバッファアンプＢＦ１に接続された第１の低電源電位供給線ＶＳＳ１を第１の電源線と、接続されない第２の低電源電位供給線ＶＳＳ２、第３の低電源電位供給線ＶＳＳ３、および第４の低電源電位供給線ＶＳＳ４を第２の電源線とよぶ。また高電源電位を供給する配線について第１のバッファアンプＢＦ１に接続された第１の高電源電位供給線ＶＤＤ１を第３の電源線と、接続されない第２の高電源電位供給線ＶＤＤ２および第３の高電源電位供給線ＶＤＤ３を第４の電源線と呼ぶ。
【００４４】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２と、第３の低電源電位供給線ＶＳＳ３と、および第４の低電源電位供給線ＶＳＳ４とを接続する。低電位バイパス線ＢＬＳは１つの画素行制御回路ごとに１本が対応し、互いの間隔は１つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、隣り合う画素行制御回路の間にある第１の電源線の点および第２の電源線の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２と、第３の高電源電位供給線ＶＤＤ３とを接続する。高電位バイパス線ＢＬＤは１つの画素行制御回路ごとに１本が対応し、互いの間隔は１つの画素行制御回路の垂直方向の長さである。それぞれの第２のバイパス線は、隣り合う画素行制御回路の間にある第３の電源線の点および第４の電源線の点に接続される。
【００４５】
本実施形態にかかる有機ＥＬ表示装置の動作について従来のものと比較しながら説明する。本実施形態に示す有機ＥＬ表示装置では、１フレーム期間がデータ書込み期間と発光期間とに分かれており、データ書込み期間には画素行Ｐｒｏｗごとにその画素行Ｐｒｏｗを構成する画素回路ＰＣに含まれる記憶容量ＭＣＰにデータが書込まれる。発光期間には有機ＥＬ表示装置は全ての画素行Ｐｒｏｗに対応する画素回路ＰＣを一斉に発光させる。１つの画素行Ｐｒｏｗを構成する画素回路ＰＣに含まれる記憶容量ＭＣＰにデータ書込みの操作を行う期間を一水平期間（１Ｈ）と呼ぶ。また、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢにより、赤のデータ線ＤＡＴＲと緑のデータ線ＤＡＴＧと青のデータ線ＤＡＴＢとで、異なるタイミングでその画素回路ＰＣが表示する階調を示すデータ信号が供給される。
【００４６】
図６は、ある画素行Ｐｒｏｗにおいて一水平期間に画素回路ＰＣ、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣおよびデータ線ＤＡＴに向けて供給される理想的な信号の電位と、従来の有機ＥＬ表示装置におけるスイッチ制御線やデータ線ＤＡＴの実際の電位とを示す波形図である。図６は上から順にＲＧＢ切替制御線ＣＬＡの電位、ＲＧＢ切替制御線ＣＬＢの電位、ＲＧＢ切替制御線ＣＬＣの電位、垂直走査回路ＹＤＶが点灯スイッチ制御線ＩＬＭに供給する理想的な電位ＶｉＩ、垂直走査回路ＹＤＶがリセットスイッチ制御線ＲＥＳに供給する理想的な電位ＶｉＲ、垂直走査回路ＹＤＶが検査スイッチ制御線ＭＳＴに供給する理想的な電位ＶｉＭ、データ線駆動回路ＸＤＶからｋ列目の青のデータ線ＤＡＴＢ（ｋ）に供給する理想的な電位ＶｉＤＢ（ｋ）、そして、従来の有機ＥＬ表示装置における点灯スイッチ制御線ＩＬＭの電位、従来の有機ＥＬ表示装置におけるリセットスイッチ制御線ＲＥＳの電位、従来の有機ＥＬ表示装置における検査スイッチ制御線ＭＳＴの電位、従来の有機ＥＬ表示装置におけるｋ列目の青のデータ線ＤＡＴＢ（ｋ）の電位、従来の有機ＥＬ表示装置におけるｋ列目と異なるｘ列目の青のデータ線ＤＡＴＢ（ｘ）の電位を示す。
【００４７】
一水平期間では、はじめにＲＧＢ切替制御線ＣＬＡにハイレベルの電位が供給され、データ線駆動回路ＸＤＶから統合データ線ＤＡＴＩを介して赤のデータ線ＤＡＴＲにデータ信号が供給され、その電位はデータ線ＤＡＴＲの寄生容量に充電される。そして、ＲＧＢ切替制御線ＣＬＡがオフになっても選択された行の各列の画素の赤の画素回路ＰＣに含まれる記憶容量ＭＣＰの一端にデータ信号の電位が印加される。次にＲＧＢ切替制御線ＣＬＢにハイレベルの電位が供給されて緑のデータ線ＤＡＴＧにデータ信号が供給され、選択された行の各列の画素の緑の画素回路ＰＣに含まれる記憶容量ＭＣＰの一端にデータ信号の電位が印加される。次にＲＧＢ切替制御線ＣＬＣにハイレベルの電位が供給されて青のデータ線ＤＡＴＢにデータ信号が供給され、選択された行の各列の画素の青の画素回路ＰＣに含まれる記憶容量ＭＣＰの一端にデータ信号の電位が印加される。
【００４８】
その後点灯スイッチ制御線ＩＬＭとリセットスイッチ制御線ＲＥＳの電位がハイレベルになり点灯制御スイッチＩＴＲとリセットスイッチＲＴＲがオンとなり駆動トランジスタＤＴＲのゲート−ソース間がプリチャージされる。その後すぐに点灯スイッチ制御線ＩＬＭがローレベルになり点灯制御スイッチＩＴＲがオフになり、ゲート−ソース間の電位差が閾値電圧に相当するまで駆動トランジスタＤＴＲに電流が流れる。この操作により駆動トランジスタの閾値電圧のばらつきがリセットされる。この操作はオートゼロと呼ばれる。
【００４９】
その後リセットスイッチ制御線ＲＥＳの電位がハイレベルからローレベルに変わると、記憶容量ＭＣＰの駆動トランジスタＤＴＲのゲート側の電荷が移動できなくなり、各記憶容量の両端に生じた電位差が次の発光期間まで記憶される。なお、書込み期間では検査スイッチ制御線ＭＳＴの電位はローレベルである。
【００５０】
ここで、表示領域ＤＡ内では各データ線ＤＡＴは複数のスイッチ制御線と交差しており、その交差している箇所では寄生容量が生じている。それにより、従来の有機ＥＬ表示装置ではある列のデータ線ＤＡＴの電位の変化によりスイッチ制御線の電位が変動し、そのスイッチ制御線の電位の変動により、他のデータ線ＤＡＴの電位も変動する。図６ではＤＡＴＢ（ｋ）には白を表示するために高い電位が供給される。すると寄生容量によりリセットスイッチ制御線ＲＥＳ、点灯スイッチ制御線ＩＬＭおよび検査スイッチ制御線ＭＳＴの電位も一時的に高くなり、その後、垂直走査回路ＹＤＶの低電源電位供給線ＶＳＳ１〜ＶＳＳ４から電荷の供給を受けて一定の時間をかけて本来の電位に戻っていく。この電位の戻りが遅いと、データ線ＤＡＴＢ（ｋ）にデータ信号の供給が停止する時点で各スイッチ制御線に本来の電位との差Ｖｄｌが生じる。この時点ではデータ線ＤＡＴＢには外部から電位が供給されないため、データ線ＤＡＴＢの電位はスイッチ制御線の電位が本来の電位に戻る際に寄生容量による影響を受けて電位差Ｖｄｋだけ低下してしまう。その後リセットスイッチ制御線ＲＥＳの電位をローレベルにし、リセットスイッチＲＴＲをオフにする際に理想的な電位に対して電位差Ｖｄｋの分だけ記憶容量ＭＣＰに記憶される電位がずれ、表示される輝度がその分変化する。電位差Ｖｄｋの大きさは他の要素の影響がなければ電位差Ｖｄｌと同じである。また、他のデータ線ＤＡＴＢ（ｘ）についても同様の理由で理想的な電位に対して電位差Ｖｄｎの分だけ記憶容量ＭＣＰに記憶される電位がずれ、表示される輝度がその分変化する。電位差Ｖｄｎの大きさは電位差Ｖｄｋと概ね等しくなる。
【００５１】
図７は、従来の有機ＥＬ表示装置で起きる画質劣化の例を示す図である。表示領域ＤＡには、矩形の黒領域ＢＡとその周辺のグレー領域ＷＡとを表示するようにデータ線信号が供給されている。データ線ＤＡＴ（Ｂ，ｋ）は表示領域ＤＡにおいて黒領域ＢＡを貫くように上下方向に延びており、データ線ＤＡＴ（Ｂ，ｘ）は、表示領域ＤＡにおいて黒領域ＢＡを貫かないように上下に延びている。従来の有機ＥＬ表示装置では、黒領域ＢＡの上端部分から左右方向に周辺より輝度の低い横スメア線ＳＬ１が、黒領域ＢＡの下端部分から左右方向に周辺より輝度の高い横スメア線ＳＬ２が表示される。
【００５２】
従来の有機ＥＬ表示装置で横スメアが表示される原因の１つは、スイッチ制御線に電流を流すための電源供給能力が不足しているからである。本実施形態ではスイッチ制御信号供給回路ＳＣＲに接続された第２の電源線や第４の電源線からも電流が供給されるため、スイッチ制御線への電源供給能力が向上する。電源供給能力が向上するとスイッチ制御線の電位の変動が抑制され、また変動しても短時間で元の電位に戻る。それによりデータ線ＤＡＴ（Ｂ，ｘ）の電位変動による書込み不良が抑えられ、横スメアは抑制される。
【００５３】
［第２の実施形態］
本実施形態は、第１の実施形態と比べると、垂直走査回路ＹＤＶ内の低電位バイパス線ＢＬＳおよび高電位バイパス線ＢＬＤの接続の方法が異なる。以下ではその相違点を中心として説明する。図８は、第２の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００５４】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２とを接続する。低電位バイパス線ＢＬＳは１つの画素行制御回路ごとに１本が対応し、互いの間隔は１つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、画素行制御回路の間にある第１の電源線の点および第２の電源線のうち最も第１の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２とを接続する。高電位バイパス線ＢＬＤは１つの画素行制御回路ごとに１本が対応し、互いの間隔は１つの画素行制御回路の垂直方向の長さである。それぞれの第２のバイパス線は、画素行制御回路の間にある第３の電源線の点および第４の電源線のうち最も第３の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。
【００５５】
こうすると、第１の実施形態に比べ短い配線で電源供給能力を向上させることができる。また第１の実施形態においても配線抵抗のために、遠い第２の電源線から供給される電流より近い第２の電源線から供給される電流の方が大きい。そのため近くにある第２の電源線のみと接続することで配線の量に比してより効率的に電源供給能力を向上させることができる。また、第１の実施形態と同様に横スメアが抑制される。
【００５６】
［第３の実施形態］
本実施形態は、第２の実施形態と比べ、垂直走査回路ＹＤＶ内の低電位バイパス線ＢＬＳおよび高電位バイパス線ＢＬＤの間隔が異なる。以下ではその相違点を中心として説明する。図９は、第３の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００５７】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、（２ａ−１）行目と２ａ行目（ａは１以上Ｎ／２以下の整数）の画素行制御回路の間にある第１の電源線の点および第２の電源線のうち最も第１の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２とを接続する。高電位バイパス線ＢＬＤは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第２のバイパス線は、２ｂ行目と（２ｂ＋１）行目（ｂは１以上（Ｎ／２−１）以下の整数）の画素行制御回路の間にある第３の電源線の点および第４の電源線のうち最も第３の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。また、１つの画素行制御回路の垂直方向の長さごとに、低電位バイパス線ＢＬＳと高電位バイパス線ＢＬＤとが交互に配置されている。
【００５８】
こうすると、第２の実施形態に比べさらに少ない配線の数で電源供給能力を向上させることができる。また、第１の実施形態と同様に横スメアが抑制される。
【００５９】
図１０は、第３の実施形態に係る垂直走査回路の全体構成の例を示す回路図である。本実施形態では第１のバイパス線および第２のバイパス線は、表示領域ＤＡの垂直方向に対する中心線を軸として対称に配置される。表示領域ＤＡの垂直方向に対する中心線は、Ｎ／２番目の画素行制御回路と、（Ｎ／２＋１）番目の画素行制御回路との間にある。１番目の画素行制御回路の上側では、第１の電源線の上端と第２の電源線の上端をつなぐ低電位上端接続線ＶＳＳＴと、第３の電源線の上端と第４の電源線の上端とをつなぐ高電位上端接続線ＶＤＤＴとが配置される。Ｎ番目の画素行制御回路の下側では、第１の電源線の下端と第２の電源線の下端をつなぐ低電位下端接続線ＶＳＳＢと、第３の電源線の下端と第４の電源線の下端とをつなぐ高電位下端接続線ＶＤＤＢとが配置される。
【００６０】
本実施形態ではＮ／２番目の画素行制御回路と、（Ｎ／２＋１）番目の画素行制御回路との間を中心として垂直方向に対称となるため、配線のレイアウトが第２の実施形態と比べて容易になる。例えば第１のバイパス線や第２のバイパス線を置く垂直方向のスペースが不足していても、中央の画素行制御回路を中央に配置し、上下の画素行制御回路やバイパス線を中心から少しずつ垂直方向にずらしてレイアウトすることも可能となる。
【００６１】
［第４の実施形態］
本実施形態は、第３の実施形態と比べ、垂直走査回路ＹＤＶ内での低電位バイパス線ＢＬＳおよび高電位バイパス線ＢＬＤの接続先が異なる。以下ではその相違点を中心として説明する。図１１は、第４の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００６２】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２と、第３の低電源電位供給線ＶＳＳ３と、第４の低電源電位供給線ＶＳＳ４とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、（２ａ−１）行目と２ａ行目（ａは１以上Ｎ／２以下の整数）の画素行制御回路の間にある第１の電源線の点および第２の電源線の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と全ての第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２と、第３の高電源電位供給線ＶＤＤ３とを接続する。高電位バイパス線ＢＬＤは２つの画素行制御回路ごとに２本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第２のバイパス線は、２ｂ行目と（２ｂ＋１）行目（ｂは１以上（Ｎ／２−１）以下の整数）の画素行制御回路の間にある第３の電源線の点および全ての第４の電源線の点に接続される。また、１つの画素行制御回路の垂直方向の長さごとに、低電位バイパス線ＢＬＳと高電位バイパス線ＢＬＤとが交互に配置されている。
【００６３】
こうすると、第１の実施形態に比べ少ない配線の数で電源供給能力を向上させることができる。また、第１の実施形態と同様に横スメアが抑制される。第３の実施形態と同様に表示領域ＤＡの中心線を軸として垂直方向に対称であり、回路のレイアウトも容易である。
【００６４】
［第５の実施形態］
本実施形態は、第１の実施形態と比べると、垂直走査回路ＹＤＶ内に高電位バイパス線ＢＬＤが存在しない点が異なる。以下ではその相違点を中心として説明する。図１２は、第５の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００６５】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２と、第３の低電源電位供給線ＶＳＳ３と、第４の低電源電位供給線ＶＳＳ４とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、隣り合う画素行制御回路の間にある第１の電源線の点および第２の電源線の点に接続される。
【００６６】
こうすると、データ書込み期間に高い電位を供給するスイッチ制御線の数が低い電位を供給するスイッチ制御線の数より少ない場合など、必要な電源電位の供給能力に応じて電源供給能力を強化することができる。なお、電源供給能力が不足するのが高い電源電位である場合には、高電位バイパス線ＢＬＤを設け、低電位バイパス線ＢＬＳを設けないようにしてもよい。
【００６７】
［第６の実施形態］
本実施形態は、第５の実施形態と比べると、第１のバイパス線の接続先が異なる。以下ではその相違点を中心として説明する。図１３は、第６の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００６８】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、（２ａ−１）行目と２ａ行目（ａは１以上Ｎ／２以下の整数）の画素行制御回路の間にある第１の電源線の点および第２の電源線の点に接続される。
【００６９】
こうすると、第５の実施形態に比べ、第１のバイパス線の長さが短くなり、その分回路のレイアウトが容易になる。なお、電源供給能力が不足するのが高い電源電位である場合には、高電位バイパス線ＢＬＤを設け、低電位バイパス線ＢＬＳを設けないようにしてもよい。
【００７０】
［第７の実施形態］
第７の実施形態は、第３の実施形態と比べると、高電位バイパス線ＢＬＤの本数が異なる。以下ではその相違点を中心に説明する。図１４は、第７の実施形態に係る垂直走査回路の全体構成の例を示す回路図である。
【００７１】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、（２ａ−１）行目と２ａ行目（ａは１以上Ｎ／２以下の整数）の画素行制御回路の間にある第１の電源線の点および第２の電源線のうち最も第１の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２とを接続する。高電位バイパス線ＢＬＤは表示領域ＤＡの中心線上、言い換えればＮ／２番目の画素行制御回路と、（Ｎ／２＋１）番目の画素行制御回路との間に一本配置されている。第２のバイパス線は、画素行制御回路の間にある第３の電源線の点および第４の電源線のうち最も第３の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。
【００７２】
こうすると、本実施形態のようにデータ書込み期間に高い電位を供給するスイッチ制御線の数が低い電位を供給するスイッチ制御線の数より少ない場合など、必要な電源電位の供給能力に応じて電源供給能力を強化することができる。なお、電源供給能力が不足するのが高い電源電位である場合には、高電位バイパス線ＢＬＤと低電位バイパス線ＢＬＳとの垂直方向の位置を替えて配置してもよい。
【００７３】
また、これまでに説明した実施形態にかかる垂直走査回路から第１のバイパス線や第２のバイパス線が除かれた構成についても説明する。図１５は、第１のバイパス線や第２のバイパス線がない垂直走査回路の構成を示す図である。垂直走査回路は、図中縦方向に並びそれぞれ一つの行の画素回路を制御する画素行制御回路と、図中縦方向に延びる第１から第４の低電源電位供給線ＶＳＳ１〜ＶＳＳ４と、第１から第３の高電源電位供給線ＶＤＤ１〜ＶＤＤ３とを有する。第１から第４の低電源電位供給線ＶＳＳ１〜ＶＳＳ４は一つの電源電位を供給し、第１から第３の高電源電位供給線ＶＤＤ１〜ＶＤＤ３はもう一つの電源電位を供給する。
【００７４】
各画素行制御回路は、スイッチ制御線に対応して設けられ電流を増幅する増幅回路である複数の第１のバッファアンプＢＦ１と、スイッチ制御信号供給回路ＳＣＲとに分けられる。第１のバッファアンプＢＦ１には、第１の低電源電位供給線ＶＳＳ１と第１の高電源電位供給線ＶＤＤ１とから電源電位が供給される。第１のバッファアンプＢＦ１はスイッチ制御信号供給回路ＳＣＲから供給されるスイッチ制御信号を増幅し、対応するスイッチ制御線に供給する。スイッチ制御信号供給回路ＳＣＲは各スイッチ制御線に対応するスイッチ制御信号を第１のバッファアンプＢＦ１に供給する。スイッチ制御信号供給回路ＳＣＲは、第２のバッファアンプＢＦ２、第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１、第２のＮＯＴ回路ＮＴ２、ＮＯＲ回路ＮＲ１、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦを有する。第１のバッファアンプＢＦ１は具体的にはＮＯＴ回路であり、第１のバッファアンプＢＦ１に含まれるトランジスタのチャネル幅は第２のバッファアンプＢＦ２より広くなっている。
【００７５】
スイッチ制御信号供給回路ＳＣＲには、第２から第４の低電源電位供給線ＶＳＳ２〜ＶＳＳ４と、第２および第３の高電源電位供給線ＶＤＤ２，ＶＤＤ３とから電源電位が供給されている。電源供給部からの配線長を短くするために、各画素行制御回路に含まれる複数の回路ブロック毎に高電源電位供給線及び低電源電位供給線が配置されている。
【００７６】
これまで本発明の実施形態について説明してきたが、本発明は以上に説明した形態に限定されるものではない。例えば、液晶表示装置やＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢが設けられていない有機ＥＬ表示装置であっても、本発明が適用できる。スイッチ制御線とデータ線が交差し寄生容量が生じることには変わりなく、スイッチ制御線の電位変動は同様に起きるからである。
【符号の説明】
【００７７】
ＤＡ 表示領域、ＤＩＣ ドライバ集積回路、ＦＰＣ フレキシブルプリント基板、ＳＵＢ アレイ基板、ＸＤＶ データ線駆動回路、ＹＤＶ 垂直走査回路、ＣＬＡ，ＣＬＢ，ＣＬＣ ＲＧＢ切替制御線、ＤＡＴ，ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ データ線、ＤＡＴＩ 統合データ線、ＤＳＲ，ＤＳＧ，ＤＳＢ ＲＧＢ切替スイッチ、ＩＬＭ 点灯スイッチ制御線、ＭＳＴ 検査スイッチ制御線、ＰＣ，ＰＣＲ，ＰＣＧ，ＰＣＢ 画素回路、Ｐｒｏｗ 画素行、ＰＷＲ 画素回路駆動電源線、ＲＥＳ リセットスイッチ制御線、ＤＴＲ 駆動トランジスタ、ＩＬ 有機ＥＬ素子、ＩＴＲ 点灯制御スイッチ、ＭＣＰ 記憶容量、ＭＴＲ 検査スイッチ、ＲＴＲ リセットスイッチ、ＴＲＮ，ＴＲＰ トランジスタ、ＢＦ１，ＢＦ２ バッファアンプ、ＢＬＤ 高電位バイパス線、ＢＬＳ 低電位バイパス線、ＣＫＢ１，ＣＫ１，ＣＫＢ２，ＣＫ２ クロック線、ＦＦ フリップフロップ回路、ＧＡ，ＧＢ，ＧＣ タイミング制御線、ＧＳ 発光期間制御線、ＮＡ１ 第１のＮＡＮＤ回路、ＮＡ２ 第２のＮＡＮＤ回路、ＮＲ１ ＮＯＲ回路、ＮＴ１ 第１のＮＯＴ回路、ＮＴ２ 第２のＮＯＴ回路、ＮＴ３ 第３のＮＯＴ回路、ＳＣＲ スイッチ制御信号供給回路、ＶＤＤ１ 第１の高電源電位供給線、ＶＤＤ２ 第２の高電源電位供給線、ＶＤＤ３ 第３の高電源電位供給線、ＶＤＤＢ 高電位下端接続線、ＶＤＤＴ 高電位上端接続線、ＶＳ 垂直スタート信号線、ＶＳＳ１ 第１の低電源電位供給線、ＶＳＳ２ 第２の低電源電位供給線、ＶＳＳ３ 第３の低電源電位供給線、ＶＳＳ４ 第４の低電源電位供給線、ＶＳＳＢ 低電位下端接続線、ＶＳＳＴ 低電位上端接続線、ＢＡ 黒領域、ＷＡ グレー領域、ＳＬ１，ＳＬ２ 横スメア線。
【技術分野】
【０００１】
本発明はアクティブマトリクス方式を用いた表示装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置や有機ＥＬ表示装置などのアクティブマトリクス方式を用いた表示装置において、垂直走査回路をアレイ基板上に設けたものが開発されている。アレイ基板上には表示領域と垂直走査回路とが設けられ、垂直走査回路は表示領域とアレイ基板の端との間にある額縁領域に形成される。表示領域には画素回路がマトリクス状に配置され、画素回路は並んで設けられるデータ線からのデータ信号と、データ線に交差する複数のスイッチ制御線からのスイッチ制御信号とによって制御される。
【０００３】
このような表示装置においては、データ線とスイッチ制御線とのカップリングや垂直走査回路の電源供給能力の不足により横スメアが発生することが知られている。一方で、画面サイズの拡大、高精細化に伴いスイッチ制御線等へ電位を供給する能力の向上も望まれている。
【０００４】
特許文献１には、従来の表示装置における垂直走査回路の例が開示されている。特許文献１に開示された垂直走査回路では、上下方向に延びる一組の電源線が２段のバッファアンプに電源を供給しており、表示領域側のバッファアンプの出力は各画素回路の発光素子に電源を供給している。特許文献２には、走査信号線の配線抵抗、寄生容量により横スメアが発生し表示品質が低下することが開示されている。また特許文献２には表示品質の低下を防止するために走査回路に対し補助回路を設ける構成が開示されている。特許文献３には、シフトレジスタ回路、走査電圧生成回路、および共通電圧生成回路を備えた垂直駆動回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４７９６号公報
【特許文献２】特開２００３−３４４８２４号公報
【特許文献３】特開２００８−３０９９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、例えば表示装置を構成するアレイ基板の額縁領域を狭くするために、垂直走査回路内で電源電位を供給する線の幅が狭くなってきている。すると、画素回路に対してスイッチ制御信号を供給する能力が低下する。それにより例えば表示品質の劣化などの問題が生じる。
【０００７】
本発明は上記課題を鑑みてなされたものであって、その目的は、画素回路に対するスイッチ制御信号の供給能力を向上させた表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
【０００９】
（１）表示領域内において所定の方向に並んで配置される画素行であって、それぞれ複数の画素回路から構成される画素行と、前記画素行に対応して前記所定の方向に並んで設けられ、それぞれが、対応する前記画素行を構成する前記複数の画素回路を制御する少なくとも一つのスイッチ制御線と、スイッチ制御信号を供給するスイッチ制御信号供給回路と、前記スイッチ制御線に対応して設けられ、前記スイッチ制御信号を増幅して対応する前記スイッチ制御線に供給する少なくとも一つの増幅回路と、を含む複数の画素行制御回路と、前記所定の方向に延び、前記増幅回路のそれぞれに第１の電源電位を供給する第１の電源線と、前記所定の方向に延び、前記スイッチ制御信号供給回路に前記第１の電源電位を供給する少なくとも一つの第２の電源線と、前記第１の電源線内の点と前記第２の電源線内の点とを接続する少なくとも一つの第１のバイパス線と、を含むことを特徴とする表示装置。
【００１０】
（２）（１）において、前記少なくとも一つの第１のバイパス線は、前記表示領域の前記所定の方向に対する中心線を軸として対称に配置される、ことを特徴とする表示装置。
【００１１】
（３）（１）または（２）において、前記少なくとも一つの第１のバイパス線は、前記第１の電源線と前記第２の電源線のうち最も前記第１の電源線に近い一つとを接続する、ことを特徴とする表示装置。
【００１２】
（４）（１）から（３）のいずれかにおいて、２以上の所定数の前記画素行制御回路ごとに一つの前記第１のバイパス線が配置される、ことを特徴とする表示装置。
【００１３】
（５）（１）から（４）のいずれかにおいて、前記所定の方向に延び、前記増幅回路のそれぞれに第２の電源電位を供給する第３の電源線と、前記所定の方向に延び、前記スイッチ制御信号供給回路に前記第２の電源電位を供給する少なくとも一つの第４の電源線と、前記第３の電源線内の点と前記第４の電源線内の点とを接続する少なくとも一つの第２のバイパス線と、ことを特徴とする表示装置。
【００１４】
（６）（５）において、前記少なくとも一つの第２のバイパス線は、前記表示領域の前記所定の方向に対する中心線を軸として対称に配置される、ことを特徴とする表示装置。
【００１５】
（７）（５）または（６）において、前記少なくとも一つの第２のバイパス線は、前記第３の電源線と前記第４の電源線のうち最も前記第３の電源線に近い一つとを接続する、ことを特徴とする表示装置。
【００１６】
（８）（５）から（７）のいずれかにおいて、２以上の所定数の前記画素行制御回路ごとに一つの前記第２のバイパス線が配置される、ことを特徴とする表示装置。
【００１７】
（９）（５）から（８）のいずれかにおいて、隣り合う前記第１のバイパス線の間隔と、隣り合う前記第２のバイパス線の間隔とが異なる、ことを特徴とする表示装置。
【００１８】
（１０）（５）から（７）のいずれかにおいて、前記第１のバイパス線は前記表示領域の前記所定の方向に対する中心線を軸として対称かつ互いに等間隔に配置され、前記第２のバイパス線は前記中心線上に配置される、ことを特徴とする表示装置。
【発明の効果】
【００１９】
本発明によれば、画素回路に対するスイッチ制御信号の供給能力を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係る有機ＥＬ表示装置の部品配置を示す図である。
【図２】第１の実施形態に係る有機ＥＬ表示装置の回路構成を示す回路図である。
【図３】各画素回路の構成を示す回路図である。
【図４】第１の実施形態に係る垂直走査回路の構成を示す回路図である。
【図５】バッファアンプの回路構成を示す回路図である。
【図６】ある画素行において一水平期間に画素回路やＲＧＢ切替制御線に向けて供給される理想的な信号の電位と、従来の垂直走査回路におけるスイッチ制御線やデータ線の電位とを示す波形図である。
【図７】従来の有機ＥＬ表示装置で起きる画質劣化の一例を示す図である。
【図８】第２の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図９】第３の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図１０】第３の実施形態に係る垂直走査回路の全体構成の例を示す回路図である。
【図１１】第４の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図１２】第５の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図１３】第６の実施形態に係る垂直走査回路の構成例を示す回路図である。
【図１４】第７の実施形態に係る垂直走査回路の全体構成の例を示す回路図である。
【図１５】第１のバイパス線や第２のバイパス線がない垂直走査回路の構成を示す回路図である。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお以下では、本発明を有機ＥＬ表示装置に適用した場合について説明する。
【００２２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の部品配置を示す図である。有機ＥＬ表示装置は、物理的には、アレイ基板ＳＵＢと、フレキシブルプリント基板ＦＰＣと、パッケージに封入されたドライバ集積回路ＤＩＣとを含む。アレイ基板ＳＵＢ上には、画像を表示する表示領域ＤＡが配置される。ここでアレイ基板ＳＵＢ上の領域で、表示領域ＤＡ以外の領域を額縁領域という。垂直走査回路ＹＤＶは額縁領域のうち表示領域ＤＡの右側に配置される。垂直走査回路ＹＤＶにはドライバ集積回路ＤＩＣからの制御信号線が接続されている。
【００２３】
図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の回路構成を示す回路図である。有機ＥＬ表示装置は、回路構成として、表示領域内にマトリクス状に配置された画素回路ＰＣと、画素回路ＰＣの列に対応して設けられたデータ線ＤＡＴと、画素回路ＰＣの行（以下画素行Ｐｒｏｗと記す）に対応して設けられたリセットスイッチ制御線ＲＥＳ、点灯スイッチ制御線ＩＬＭ、および検査スイッチ制御線ＭＳＴと、画素回路駆動電源線ＰＷＲと、データ線ＤＡＴに対応して設けられたＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢと、統合データ線ＤＡＴＩと、データ線駆動回路ＸＤＶと、垂直走査回路ＹＤＶとを含む。
【００２４】
１つの画素回路ＰＣは、赤、緑、青のうちいずれかの色を表示する。赤を表示する画素回路ＰＣ、緑を表示する画素回路ＰＣ、および青を表示する画素回路ＰＣが１つずつ組合せられて１つの画素となる。表示領域にはＭ列×Ｎ行の画素が配置されている。なお、ｌ行目ｍ列目の画素を表示する赤の画素回路ＰＣをＰＣＲ（ｍ，ｌ）、緑の画素回路ＰＣをＰＣＧ（ｍ，ｌ）、青の画素回路ＰＣをＰＣＢ（ｍ，ｌ）と記す。また表示領域内には（３×Ｍ）列×Ｎ行の画素回路ＰＣが並んでおり、ある列に並んでいる画素回路ＰＣは同じ色を表示する。
【００２５】
画素回路ＰＣの列に対応して、複数のデータ線ＤＡＴが表示領域内をその列が延びる方向（垂直方向）に延びている。データ線ＤＡＴは対応する画素回路ＰＣに接続されている。同じデータ線ＤＡＴに接続される画素回路ＰＣは同じ色を表示する。以下では、ｍ列の画素の列を構成する赤の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴＲ（ｍ）と、緑の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴＧ（ｍ）と、青の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴＢ（ｍ）と記す。また、表示領域内において垂直方向に並ぶＮ行の画素行Ｐｒｏｗのそれぞれに対応して、Ｎ本のリセットスイッチ制御線ＲＥＳと、Ｎ本の点灯スイッチ制御線ＩＬＭと、Ｎ本の検査スイッチ制御線ＭＳＴとが画素行内を画素回路ＰＣが並ぶ方向に延びている。それぞれの画素行Ｐｒｏｗは画素の行に対応する画素回路ＰＣから構成される。ここで、ｌ列目の画素行ＰｒｏｗをＰｒｏｗ（ｌ）と記し、Ｐｒｏｗ（ｌ）に対応するリセットスイッチ制御線をＲＥＳ（ｌ）、点灯スイッチ制御線をＩＬＭ（ｌ）、検査スイッチ制御線ＭＳＴをＭＳＴ（ｌ）と記す。また、リセットスイッチ制御線ＲＥＳと、点灯スイッチ制御線ＩＬＭと、検査スイッチ制御線ＭＳＴとは画素回路ＰＣ内のスイッチを制御する点で同じ機能を有しているため、以下では総称してスイッチ制御線と記す。スイッチ制御線は垂直走査回路ＹＤＶに接続され、対応する画素行Ｐｒｏｗに含まれる画素回路ＰＣにスイッチを制御する信号（スイッチ制御信号）を供給する。また、各画素回路ＰＣに電源を供給する画素回路駆動電源線ＰＷＲが設けられている。
【００２６】
ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢは薄膜トランジスタであって、画素の列に対応してそれぞれｍ個設けられている。ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＡが接続され、ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＢが接続され、ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＣが接続される。
【００２７】
画素のｍ列目に対応するデータ線ＤＡＴのうち赤の画素回路ＰＣに対応するデータ線ＤＡＴＲ（ｍ）の下端には、ＲＧＢ切替スイッチＤＳＲの一端が接続されている。ＲＧＢ切替スイッチＤＳＲの他端は、画素列に対応してＭ本設けられた統合データ線ＤＡＴＩのうちｍ列目の画素に対応する１つの一端と接続されている。同様に、データ線ＤＡＴＧ（ｍ）の下端はＲＧＢ切替スイッチＤＳＧを介して対応する統合データ線ＤＡＴＩの一端と接続されており、データ線ＤＡＴＢ（ｍ）の下端はＲＧＢ切替スイッチＤＳＢを介して対応する統合データ線ＤＡＴＩの一端と接続されている。統合データ線ＤＡＴＩの他端は、データ線駆動回路ＸＤＶに接続されている。
【００２８】
なお、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢのドレイン電極は統合データ線ＤＡＴＩに接続され、ソース電極は対応するデータ線ＤＡＴに接続されている。なお、薄膜トランジスタのソース電極とドレイン電極は、その薄膜トランジスタを流れる電流の向きやトランジスタがｎＭＯＳかｐＭＯＳかによって定まる。よって電流の向きやトランジスタの性質によってソース電極とドレイン電極の接続先が反対になっていてもよい。
【００２９】
図３は各画素回路ＰＣの構成を示す回路図である。各画素回路ＰＣは、電流に応じて輝度が変化する自発光素子である有機ＥＬ素子ＩＬと、有機ＥＬ素子ＩＬに流れる電流を制御する駆動トランジスタＤＴＲと、有機ＥＬ素子ＩＬの発光タイミングを制御する点灯制御スイッチＩＴＲと、駆動トランジスタＤＴＲが流す電流量を制御する記憶容量ＭＣＰと、記憶容量ＭＣＰに貯まった電荷をリセットするリセットスイッチＲＴＲと、検査スイッチＭＴＲとを含む。駆動トランジスタＤＴＲはＰチャンネル型の薄膜トランジスタであり、点灯制御スイッチＩＴＲ、リセットスイッチＲＴＲ、および検査スイッチＭＴＲはＮチャンネル型の薄膜トランジスタである。有機ＥＬ素子ＩＬは一般的にダイオードの性質を示すため、ＯＬＥＤ(Organic light-emitting diode)とも呼ばれる。
【００３０】
有機ＥＬ素子ＩＬのアノードは点灯制御スイッチＩＴＲを介して駆動トランジスタＤＴＲのドレイン電極に接続され、カソードは基準電位を供給する配線に接続される。駆動トランジスタＤＴＲのドレイン電極とゲート電極の間に、リセットスイッチＲＴＲが設けられる。記憶容量ＭＣＰの一端が駆動トランジスタＤＴＲのゲート電極と接続され、他端がこの画素回路ＰＣに対応するデータ線ＤＡＴと接続される。また、検査スイッチＭＴＲの一端は有機ＥＬ素子ＩＬのアノードに接続されている。
【００３１】
リセットスイッチＲＴＲのゲート電極はその画素回路ＰＣを含む画素行Ｐｒｏｗに対応するリセットスイッチ制御線ＲＥＳに接続され、点灯制御スイッチＩＴＲのゲート電極はその画素行Ｐｒｏｗに対応する点灯スイッチ制御線ＩＬＭに接続され、検査スイッチＭＴＲのゲート電極はその画素行Ｐｒｏｗに対応する検査スイッチ制御線ＭＳＴに接続される。
【００３２】
図４は、垂直走査回路ＹＤＶの構成の例を示す回路図である。垂直走査回路ＹＤＶは、スイッチ制御線に対応して設けられる第１のバッファアンプＢＦ１と、画素行Ｐｒｏｗに対応して設けられるスイッチ制御信号供給回路ＳＣＲと、第１の低電源電位供給線ＶＳＳ１と、第１の高電源電位供給線ＶＤＤ１と、第２の低電源電位供給線ＶＳＳ２と、第２の高電源電位供給線ＶＤＤ２と、第３の低電源電位供給線ＶＳＳ３と、第３の高電源電位供給線ＶＤＤ３と、第４の低電源電位供給線ＶＳＳ４と、複数の低電位バイパス線ＢＬＳと、複数の高電位バイパス線ＢＬＤと、タイミング制御線ＧＡ，ＧＢ，ＧＣと、発光期間制御線ＧＳと、クロック線ＣＫＢ１，ＣＫ１，ＣＫＢ２，ＣＫ２と、垂直スタート信号線ＶＳと、を含む。
【００３３】
第１の低電源電位供給線ＶＳＳ１と、第１の高電源電位供給線ＶＤＤ１と、第２の低電源電位供給線ＶＳＳ２と、第２の高電源電位供給線ＶＤＤ２と、タイミング制御線ＧＡ，ＧＢ，ＧＣと、発光期間制御線ＧＳと、第３の低電源電位供給線ＶＳＳ３と、第３の高電源電位供給線ＶＤＤ３と、クロック線ＣＫＢ１，ＣＫ１，ＣＫＢ２，ＣＫ２と、垂直スタート信号線ＶＳと、第４の低電源電位供給線ＶＳＳ４とは、垂直方向に順に並んで延びている。第１から第４の低電源電位供給線ＶＳＳ１〜ＶＳＳ４は低い方の電源電位（第１の電源電位）を供給する。第１から第３の高電源電位供給線ＶＤＤ１〜ＶＤＤ３は高い方の電源電位（第２の電源電位）を供給する。
【００３４】
１つの画素行Ｐｒｏｗに３本のスイッチ制御線があることに対応し、第１のバッファアンプＢＦ１の数は（Ｎ×３）である。スイッチ制御信号供給回路ＳＣＲの数はＮである。以下では画素行Ｐｒｏｗ（ｌ）に対応するスイッチ制御信号供給回路ＳＣＲをＳＣＲ（ｌ）と記す。ここで、ある画素行Ｐｒｏｗに対応するスイッチ制御線と、第１のバッファアンプＢＦ１と、スイッチ制御信号供給回路ＳＣＲとは、その画素行Ｐｒｏｗに属する画素回路ＰＣを制御する機能を有することから、これらをまとめて画素行制御回路と呼ぶ。垂直走査回路ＹＤＶには、Ｎ個の画素行制御回路が垂直方向に並んで配置されている。
【００３５】
スイッチ制御信号供給回路ＳＣＲは、画素行制御回路内のスイッチ制御線のそれぞれに対応するスイッチ制御信号を供給する。各スイッチ制御信号供給回路ＳＣＲは第２のバッファアンプＢＦ２、第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１、第２のＮＯＴ回路ＮＴ２、ＮＯＲ回路ＮＲ１、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦを有する。第２のバッファアンプＢＦ２、第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１の数はスイッチ制御線に対応してスイッチ制御信号供給回路ＳＣＲごとに複数であり、第２のＮＯＴ回路ＮＴ２、ＮＯＲ回路ＮＲ１、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦの数はスイッチ制御信号供給回路ＳＣＲごとに１つである。
【００３６】
フリップフロップ回路ＦＦのＬ端子はクロック線ＣＫ１またはクロック線ＣＫ２と接続され、フリップフロップ回路ＦＦのＨ端子はクロック線ＣＫＢ１またはＣＫＢ２と接続される。フリップフロップ回路ＦＦのＱ端子は次段のスイッチ制御信号供給回路ＳＣＲに含まれるフリップフロップ回路ＦＦのＤ端子に接続される。また、フリップフロップ回路ＦＦのＤ端子とＱ端子とはそれぞれ第２のＮＡＮＤ回路ＮＡ２の入力に接続され、その出力は第３のＮＯＴ回路ＮＴ３に入力される。つまり、フリップフロップ回路ＦＦのＤ端子とＱ端子との論理積が第３のＮＯＴ回路ＮＴ３から出力される。これにより、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦはいわゆるシフトレジスタ回路として動作する。
【００３７】
ＮＯＲ回路ＮＲ１の入力の一方は、第３のＮＯＴ回路ＮＴ３の出力と接続され、入力のもう一方は発光期間制御線ＧＳと接続されている。ＮＯＲ回路ＮＲ１の出力は、第２のＮＯＴ回路ＮＴ２の入力と接続される。つまり、第２のＮＯＴ回路ＮＴ２およびＮＯＲ回路ＮＲ１は、シフトレジスタ回路からの出力と発光期間制御線ＧＳとの論理和を出力する。これにより発光期間制御線ＧＳからハイレベルの電位が供給される場合には、シフトレジスタ回路の出力にかかわらず各画素行Ｐｒｏｗがスイッチ制御信号の供給対象となり、各画素回路ＰＣが一斉に駆動される。なお、本実施形態では、１フレーム期間はデータ書込みを行うデータ書込み期間と画素を発光させる発光期間と有機ＥＬ素子の検査を行う検査期間とに分かれている。各画素回路ＰＣは発光期間に一斉に点灯されるように設けられている。
【００３８】
第１のＮＯＴ回路ＮＴ１および第１のＮＡＮＤ回路ＮＡ１は、あわせてＡＮＤ回路として機能する。そのＡＮＤ回路は、第２のＮＯＴ回路ＮＴ２およびＮＯＲ回路ＮＲ１により選択された画素行Ｐｒｏｗにおいて、スイッチ制御信号の供給タイミングの調整を行う。ある画素行が選択される期間内で、スイッチ制御線の種類によって信号を供給するタイミングが異なるからである。具体的には第１のＮＡＮＤ回路ＮＡ１のうちリセットスイッチ制御線ＲＥＳに対応するもの、点灯スイッチ制御線ＩＬＭに対応するもの、検査スイッチ制御線ＭＳＴに対応するもの、の入力の一方にはそれぞれタイミング制御線ＧＡ、タイミング制御線ＧＢ、タイミング制御線ＧＣが接続される。また、それらの入力の他方には第２のＮＯＴ回路ＮＴ２の出力が接続される。タイミング制御線ＧＡ、タイミング制御線ＧＢ、タイミング制御線ＧＣのそれぞれにタイミングを制御する信号が送られるため、対応する画素行Ｐｒｏｗだけでなくスイッチ制御線の種類ごとにスイッチ制御信号を送るタイミングを制御することができる。
【００３９】
第２のバッファアンプＢＦ２は、第１のＮＯＴ回路ＮＴ１の出力に接続され、第１のＮＯＴ回路ＮＴ１および第１のＮＡＮＤ回路ＮＡ１からの信号を受取り、その信号を増幅して、スイッチ制御信号として第１のバッファアンプＢＦ１に出力する。
【００４０】
第１のバッファアンプＢＦ１は、第２のバッファアンプＢＦ２から送信されるスイッチ制御信号を増幅し、対応するスイッチ制御線にその信号を出力する増幅回路である。図５は第１のバッファアンプＢＦ１の回路構成を示す回路図である。第１のバッファアンプＢＦ１は、ＣＭＯＳのインバータ（ＮＯＴ）回路である。第１のバッファアンプＢＦ１は、ｎＭＯＳのトランジスタＴＲＮと、ｐＭＯＳのトランジスタＴＲＰとを含む。トランジスタＴＲＮのドレイン電極は対応するスイッチ制御線に接続され、そのソース電極は第１の低電源電位供給線ＶＳＳ１に接続される。トランジスタＴＲＰのドレイン電極は対応するスイッチ制御線に接続され、そのソース電極は第１の高電源電位供給線ＶＤＤ１に接続される。トランジスタＴＲＮ，ＴＲＰのゲート電極は第１のバッファアンプＢＦ１の入力として第２のバッファアンプＢＦ２の出力と接続される。スイッチ制御線には、第１のバッファアンプＢＦ１に入力される信号に応じて第１の低電源電位供給線ＶＳＳ１もしくは第１の高電源電位供給線ＶＤＤ１からの電流が流れる。
【００４１】
第２のバッファアンプＢＦ２も、電源を供給する配線や入出力の接続先が異なるが、他の回路構成は同様である。正確には電源供給能力やインピーダンスを考慮し、トランジスタのチャネル幅は第１のＮＯＴ回路ＮＴ１より大きく、第１のバッファアンプＢＦ１より小さくなっている。
【００４２】
第２のバッファアンプＢＦ２には、第２の低電源電位供給線ＶＳＳ２と第１の高電源電位供給線ＶＤＤ１とが接続され、それらから電源が供給される。第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１、第２のＮＯＴ回路ＮＴ２、およびＮＯＲ回路ＮＲ１には第２の高電源電位供給線ＶＤＤ２および第３の低電源電位供給線ＶＳＳ３が接続され、それらから電源が供給される。シフトレジスタ回路には第３の高電源電位供給線ＶＤＤ３と第４の低電源電位供給線ＶＳＳ４とが接続され、それらから電源が供給される。
【００４３】
ここで、スイッチ制御信号供給回路ＳＣＲには、第１のバッファアンプＢＦ１に接続された電源線以外の電源線と接続されている。この点に着目し、低電源電位を供給する配線について第１のバッファアンプＢＦ１に接続された第１の低電源電位供給線ＶＳＳ１を第１の電源線と、接続されない第２の低電源電位供給線ＶＳＳ２、第３の低電源電位供給線ＶＳＳ３、および第４の低電源電位供給線ＶＳＳ４を第２の電源線とよぶ。また高電源電位を供給する配線について第１のバッファアンプＢＦ１に接続された第１の高電源電位供給線ＶＤＤ１を第３の電源線と、接続されない第２の高電源電位供給線ＶＤＤ２および第３の高電源電位供給線ＶＤＤ３を第４の電源線と呼ぶ。
【００４４】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２と、第３の低電源電位供給線ＶＳＳ３と、および第４の低電源電位供給線ＶＳＳ４とを接続する。低電位バイパス線ＢＬＳは１つの画素行制御回路ごとに１本が対応し、互いの間隔は１つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、隣り合う画素行制御回路の間にある第１の電源線の点および第２の電源線の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２と、第３の高電源電位供給線ＶＤＤ３とを接続する。高電位バイパス線ＢＬＤは１つの画素行制御回路ごとに１本が対応し、互いの間隔は１つの画素行制御回路の垂直方向の長さである。それぞれの第２のバイパス線は、隣り合う画素行制御回路の間にある第３の電源線の点および第４の電源線の点に接続される。
【００４５】
本実施形態にかかる有機ＥＬ表示装置の動作について従来のものと比較しながら説明する。本実施形態に示す有機ＥＬ表示装置では、１フレーム期間がデータ書込み期間と発光期間とに分かれており、データ書込み期間には画素行Ｐｒｏｗごとにその画素行Ｐｒｏｗを構成する画素回路ＰＣに含まれる記憶容量ＭＣＰにデータが書込まれる。発光期間には有機ＥＬ表示装置は全ての画素行Ｐｒｏｗに対応する画素回路ＰＣを一斉に発光させる。１つの画素行Ｐｒｏｗを構成する画素回路ＰＣに含まれる記憶容量ＭＣＰにデータ書込みの操作を行う期間を一水平期間（１Ｈ）と呼ぶ。また、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢにより、赤のデータ線ＤＡＴＲと緑のデータ線ＤＡＴＧと青のデータ線ＤＡＴＢとで、異なるタイミングでその画素回路ＰＣが表示する階調を示すデータ信号が供給される。
【００４６】
図６は、ある画素行Ｐｒｏｗにおいて一水平期間に画素回路ＰＣ、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣおよびデータ線ＤＡＴに向けて供給される理想的な信号の電位と、従来の有機ＥＬ表示装置におけるスイッチ制御線やデータ線ＤＡＴの実際の電位とを示す波形図である。図６は上から順にＲＧＢ切替制御線ＣＬＡの電位、ＲＧＢ切替制御線ＣＬＢの電位、ＲＧＢ切替制御線ＣＬＣの電位、垂直走査回路ＹＤＶが点灯スイッチ制御線ＩＬＭに供給する理想的な電位ＶｉＩ、垂直走査回路ＹＤＶがリセットスイッチ制御線ＲＥＳに供給する理想的な電位ＶｉＲ、垂直走査回路ＹＤＶが検査スイッチ制御線ＭＳＴに供給する理想的な電位ＶｉＭ、データ線駆動回路ＸＤＶからｋ列目の青のデータ線ＤＡＴＢ（ｋ）に供給する理想的な電位ＶｉＤＢ（ｋ）、そして、従来の有機ＥＬ表示装置における点灯スイッチ制御線ＩＬＭの電位、従来の有機ＥＬ表示装置におけるリセットスイッチ制御線ＲＥＳの電位、従来の有機ＥＬ表示装置における検査スイッチ制御線ＭＳＴの電位、従来の有機ＥＬ表示装置におけるｋ列目の青のデータ線ＤＡＴＢ（ｋ）の電位、従来の有機ＥＬ表示装置におけるｋ列目と異なるｘ列目の青のデータ線ＤＡＴＢ（ｘ）の電位を示す。
【００４７】
一水平期間では、はじめにＲＧＢ切替制御線ＣＬＡにハイレベルの電位が供給され、データ線駆動回路ＸＤＶから統合データ線ＤＡＴＩを介して赤のデータ線ＤＡＴＲにデータ信号が供給され、その電位はデータ線ＤＡＴＲの寄生容量に充電される。そして、ＲＧＢ切替制御線ＣＬＡがオフになっても選択された行の各列の画素の赤の画素回路ＰＣに含まれる記憶容量ＭＣＰの一端にデータ信号の電位が印加される。次にＲＧＢ切替制御線ＣＬＢにハイレベルの電位が供給されて緑のデータ線ＤＡＴＧにデータ信号が供給され、選択された行の各列の画素の緑の画素回路ＰＣに含まれる記憶容量ＭＣＰの一端にデータ信号の電位が印加される。次にＲＧＢ切替制御線ＣＬＣにハイレベルの電位が供給されて青のデータ線ＤＡＴＢにデータ信号が供給され、選択された行の各列の画素の青の画素回路ＰＣに含まれる記憶容量ＭＣＰの一端にデータ信号の電位が印加される。
【００４８】
その後点灯スイッチ制御線ＩＬＭとリセットスイッチ制御線ＲＥＳの電位がハイレベルになり点灯制御スイッチＩＴＲとリセットスイッチＲＴＲがオンとなり駆動トランジスタＤＴＲのゲート−ソース間がプリチャージされる。その後すぐに点灯スイッチ制御線ＩＬＭがローレベルになり点灯制御スイッチＩＴＲがオフになり、ゲート−ソース間の電位差が閾値電圧に相当するまで駆動トランジスタＤＴＲに電流が流れる。この操作により駆動トランジスタの閾値電圧のばらつきがリセットされる。この操作はオートゼロと呼ばれる。
【００４９】
その後リセットスイッチ制御線ＲＥＳの電位がハイレベルからローレベルに変わると、記憶容量ＭＣＰの駆動トランジスタＤＴＲのゲート側の電荷が移動できなくなり、各記憶容量の両端に生じた電位差が次の発光期間まで記憶される。なお、書込み期間では検査スイッチ制御線ＭＳＴの電位はローレベルである。
【００５０】
ここで、表示領域ＤＡ内では各データ線ＤＡＴは複数のスイッチ制御線と交差しており、その交差している箇所では寄生容量が生じている。それにより、従来の有機ＥＬ表示装置ではある列のデータ線ＤＡＴの電位の変化によりスイッチ制御線の電位が変動し、そのスイッチ制御線の電位の変動により、他のデータ線ＤＡＴの電位も変動する。図６ではＤＡＴＢ（ｋ）には白を表示するために高い電位が供給される。すると寄生容量によりリセットスイッチ制御線ＲＥＳ、点灯スイッチ制御線ＩＬＭおよび検査スイッチ制御線ＭＳＴの電位も一時的に高くなり、その後、垂直走査回路ＹＤＶの低電源電位供給線ＶＳＳ１〜ＶＳＳ４から電荷の供給を受けて一定の時間をかけて本来の電位に戻っていく。この電位の戻りが遅いと、データ線ＤＡＴＢ（ｋ）にデータ信号の供給が停止する時点で各スイッチ制御線に本来の電位との差Ｖｄｌが生じる。この時点ではデータ線ＤＡＴＢには外部から電位が供給されないため、データ線ＤＡＴＢの電位はスイッチ制御線の電位が本来の電位に戻る際に寄生容量による影響を受けて電位差Ｖｄｋだけ低下してしまう。その後リセットスイッチ制御線ＲＥＳの電位をローレベルにし、リセットスイッチＲＴＲをオフにする際に理想的な電位に対して電位差Ｖｄｋの分だけ記憶容量ＭＣＰに記憶される電位がずれ、表示される輝度がその分変化する。電位差Ｖｄｋの大きさは他の要素の影響がなければ電位差Ｖｄｌと同じである。また、他のデータ線ＤＡＴＢ（ｘ）についても同様の理由で理想的な電位に対して電位差Ｖｄｎの分だけ記憶容量ＭＣＰに記憶される電位がずれ、表示される輝度がその分変化する。電位差Ｖｄｎの大きさは電位差Ｖｄｋと概ね等しくなる。
【００５１】
図７は、従来の有機ＥＬ表示装置で起きる画質劣化の例を示す図である。表示領域ＤＡには、矩形の黒領域ＢＡとその周辺のグレー領域ＷＡとを表示するようにデータ線信号が供給されている。データ線ＤＡＴ（Ｂ，ｋ）は表示領域ＤＡにおいて黒領域ＢＡを貫くように上下方向に延びており、データ線ＤＡＴ（Ｂ，ｘ）は、表示領域ＤＡにおいて黒領域ＢＡを貫かないように上下に延びている。従来の有機ＥＬ表示装置では、黒領域ＢＡの上端部分から左右方向に周辺より輝度の低い横スメア線ＳＬ１が、黒領域ＢＡの下端部分から左右方向に周辺より輝度の高い横スメア線ＳＬ２が表示される。
【００５２】
従来の有機ＥＬ表示装置で横スメアが表示される原因の１つは、スイッチ制御線に電流を流すための電源供給能力が不足しているからである。本実施形態ではスイッチ制御信号供給回路ＳＣＲに接続された第２の電源線や第４の電源線からも電流が供給されるため、スイッチ制御線への電源供給能力が向上する。電源供給能力が向上するとスイッチ制御線の電位の変動が抑制され、また変動しても短時間で元の電位に戻る。それによりデータ線ＤＡＴ（Ｂ，ｘ）の電位変動による書込み不良が抑えられ、横スメアは抑制される。
【００５３】
［第２の実施形態］
本実施形態は、第１の実施形態と比べると、垂直走査回路ＹＤＶ内の低電位バイパス線ＢＬＳおよび高電位バイパス線ＢＬＤの接続の方法が異なる。以下ではその相違点を中心として説明する。図８は、第２の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００５４】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２とを接続する。低電位バイパス線ＢＬＳは１つの画素行制御回路ごとに１本が対応し、互いの間隔は１つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、画素行制御回路の間にある第１の電源線の点および第２の電源線のうち最も第１の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２とを接続する。高電位バイパス線ＢＬＤは１つの画素行制御回路ごとに１本が対応し、互いの間隔は１つの画素行制御回路の垂直方向の長さである。それぞれの第２のバイパス線は、画素行制御回路の間にある第３の電源線の点および第４の電源線のうち最も第３の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。
【００５５】
こうすると、第１の実施形態に比べ短い配線で電源供給能力を向上させることができる。また第１の実施形態においても配線抵抗のために、遠い第２の電源線から供給される電流より近い第２の電源線から供給される電流の方が大きい。そのため近くにある第２の電源線のみと接続することで配線の量に比してより効率的に電源供給能力を向上させることができる。また、第１の実施形態と同様に横スメアが抑制される。
【００５６】
［第３の実施形態］
本実施形態は、第２の実施形態と比べ、垂直走査回路ＹＤＶ内の低電位バイパス線ＢＬＳおよび高電位バイパス線ＢＬＤの間隔が異なる。以下ではその相違点を中心として説明する。図９は、第３の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００５７】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、（２ａ−１）行目と２ａ行目（ａは１以上Ｎ／２以下の整数）の画素行制御回路の間にある第１の電源線の点および第２の電源線のうち最も第１の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２とを接続する。高電位バイパス線ＢＬＤは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第２のバイパス線は、２ｂ行目と（２ｂ＋１）行目（ｂは１以上（Ｎ／２−１）以下の整数）の画素行制御回路の間にある第３の電源線の点および第４の電源線のうち最も第３の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。また、１つの画素行制御回路の垂直方向の長さごとに、低電位バイパス線ＢＬＳと高電位バイパス線ＢＬＤとが交互に配置されている。
【００５８】
こうすると、第２の実施形態に比べさらに少ない配線の数で電源供給能力を向上させることができる。また、第１の実施形態と同様に横スメアが抑制される。
【００５９】
図１０は、第３の実施形態に係る垂直走査回路の全体構成の例を示す回路図である。本実施形態では第１のバイパス線および第２のバイパス線は、表示領域ＤＡの垂直方向に対する中心線を軸として対称に配置される。表示領域ＤＡの垂直方向に対する中心線は、Ｎ／２番目の画素行制御回路と、（Ｎ／２＋１）番目の画素行制御回路との間にある。１番目の画素行制御回路の上側では、第１の電源線の上端と第２の電源線の上端をつなぐ低電位上端接続線ＶＳＳＴと、第３の電源線の上端と第４の電源線の上端とをつなぐ高電位上端接続線ＶＤＤＴとが配置される。Ｎ番目の画素行制御回路の下側では、第１の電源線の下端と第２の電源線の下端をつなぐ低電位下端接続線ＶＳＳＢと、第３の電源線の下端と第４の電源線の下端とをつなぐ高電位下端接続線ＶＤＤＢとが配置される。
【００６０】
本実施形態ではＮ／２番目の画素行制御回路と、（Ｎ／２＋１）番目の画素行制御回路との間を中心として垂直方向に対称となるため、配線のレイアウトが第２の実施形態と比べて容易になる。例えば第１のバイパス線や第２のバイパス線を置く垂直方向のスペースが不足していても、中央の画素行制御回路を中央に配置し、上下の画素行制御回路やバイパス線を中心から少しずつ垂直方向にずらしてレイアウトすることも可能となる。
【００６１】
［第４の実施形態］
本実施形態は、第３の実施形態と比べ、垂直走査回路ＹＤＶ内での低電位バイパス線ＢＬＳおよび高電位バイパス線ＢＬＤの接続先が異なる。以下ではその相違点を中心として説明する。図１１は、第４の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００６２】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２と、第３の低電源電位供給線ＶＳＳ３と、第４の低電源電位供給線ＶＳＳ４とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、（２ａ−１）行目と２ａ行目（ａは１以上Ｎ／２以下の整数）の画素行制御回路の間にある第１の電源線の点および第２の電源線の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と全ての第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２と、第３の高電源電位供給線ＶＤＤ３とを接続する。高電位バイパス線ＢＬＤは２つの画素行制御回路ごとに２本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第２のバイパス線は、２ｂ行目と（２ｂ＋１）行目（ｂは１以上（Ｎ／２−１）以下の整数）の画素行制御回路の間にある第３の電源線の点および全ての第４の電源線の点に接続される。また、１つの画素行制御回路の垂直方向の長さごとに、低電位バイパス線ＢＬＳと高電位バイパス線ＢＬＤとが交互に配置されている。
【００６３】
こうすると、第１の実施形態に比べ少ない配線の数で電源供給能力を向上させることができる。また、第１の実施形態と同様に横スメアが抑制される。第３の実施形態と同様に表示領域ＤＡの中心線を軸として垂直方向に対称であり、回路のレイアウトも容易である。
【００６４】
［第５の実施形態］
本実施形態は、第１の実施形態と比べると、垂直走査回路ＹＤＶ内に高電位バイパス線ＢＬＤが存在しない点が異なる。以下ではその相違点を中心として説明する。図１２は、第５の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００６５】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２と、第３の低電源電位供給線ＶＳＳ３と、第４の低電源電位供給線ＶＳＳ４とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、隣り合う画素行制御回路の間にある第１の電源線の点および第２の電源線の点に接続される。
【００６６】
こうすると、データ書込み期間に高い電位を供給するスイッチ制御線の数が低い電位を供給するスイッチ制御線の数より少ない場合など、必要な電源電位の供給能力に応じて電源供給能力を強化することができる。なお、電源供給能力が不足するのが高い電源電位である場合には、高電位バイパス線ＢＬＤを設け、低電位バイパス線ＢＬＳを設けないようにしてもよい。
【００６７】
［第６の実施形態］
本実施形態は、第５の実施形態と比べると、第１のバイパス線の接続先が異なる。以下ではその相違点を中心として説明する。図１３は、第６の実施形態にかかる垂直走査回路の構成例を示す回路図である。
【００６８】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、（２ａ−１）行目と２ａ行目（ａは１以上Ｎ／２以下の整数）の画素行制御回路の間にある第１の電源線の点および第２の電源線の点に接続される。
【００６９】
こうすると、第５の実施形態に比べ、第１のバイパス線の長さが短くなり、その分回路のレイアウトが容易になる。なお、電源供給能力が不足するのが高い電源電位である場合には、高電位バイパス線ＢＬＤを設け、低電位バイパス線ＢＬＳを設けないようにしてもよい。
【００７０】
［第７の実施形態］
第７の実施形態は、第３の実施形態と比べると、高電位バイパス線ＢＬＤの本数が異なる。以下ではその相違点を中心に説明する。図１４は、第７の実施形態に係る垂直走査回路の全体構成の例を示す回路図である。
【００７１】
低電位バイパス線ＢＬＳ（第１のバイパス線）は、第１の電源線内の点と第２の電源線内の点とを接続する。低電位バイパス線ＢＬＳは、第１の低電源電位供給線ＶＳＳ１と、第２の低電源電位供給線ＶＳＳ２とを接続する。低電位バイパス線ＢＬＳは２つの画素行制御回路ごとに１本が対応し、互いの間隔は２つの画素行制御回路の垂直方向の長さである。それぞれの第１のバイパス線は、（２ａ−１）行目と２ａ行目（ａは１以上Ｎ／２以下の整数）の画素行制御回路の間にある第１の電源線の点および第２の電源線のうち最も第１の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。高電位バイパス線ＢＬＤ（第２のバイパス線）は、第３の電源線内の点と第４の電源線内の点とを接続する。高電位バイパス線ＢＬＤは、第１の高電源電位供給線ＶＤＤ１と、第２の高電源電位供給線ＶＤＤ２とを接続する。高電位バイパス線ＢＬＤは表示領域ＤＡの中心線上、言い換えればＮ／２番目の画素行制御回路と、（Ｎ／２＋１）番目の画素行制御回路との間に一本配置されている。第２のバイパス線は、画素行制御回路の間にある第３の電源線の点および第４の電源線のうち最も第３の電源線に近い第２の低電源電位供給線ＶＳＳ２の点に接続される。
【００７２】
こうすると、本実施形態のようにデータ書込み期間に高い電位を供給するスイッチ制御線の数が低い電位を供給するスイッチ制御線の数より少ない場合など、必要な電源電位の供給能力に応じて電源供給能力を強化することができる。なお、電源供給能力が不足するのが高い電源電位である場合には、高電位バイパス線ＢＬＤと低電位バイパス線ＢＬＳとの垂直方向の位置を替えて配置してもよい。
【００７３】
また、これまでに説明した実施形態にかかる垂直走査回路から第１のバイパス線や第２のバイパス線が除かれた構成についても説明する。図１５は、第１のバイパス線や第２のバイパス線がない垂直走査回路の構成を示す図である。垂直走査回路は、図中縦方向に並びそれぞれ一つの行の画素回路を制御する画素行制御回路と、図中縦方向に延びる第１から第４の低電源電位供給線ＶＳＳ１〜ＶＳＳ４と、第１から第３の高電源電位供給線ＶＤＤ１〜ＶＤＤ３とを有する。第１から第４の低電源電位供給線ＶＳＳ１〜ＶＳＳ４は一つの電源電位を供給し、第１から第３の高電源電位供給線ＶＤＤ１〜ＶＤＤ３はもう一つの電源電位を供給する。
【００７４】
各画素行制御回路は、スイッチ制御線に対応して設けられ電流を増幅する増幅回路である複数の第１のバッファアンプＢＦ１と、スイッチ制御信号供給回路ＳＣＲとに分けられる。第１のバッファアンプＢＦ１には、第１の低電源電位供給線ＶＳＳ１と第１の高電源電位供給線ＶＤＤ１とから電源電位が供給される。第１のバッファアンプＢＦ１はスイッチ制御信号供給回路ＳＣＲから供給されるスイッチ制御信号を増幅し、対応するスイッチ制御線に供給する。スイッチ制御信号供給回路ＳＣＲは各スイッチ制御線に対応するスイッチ制御信号を第１のバッファアンプＢＦ１に供給する。スイッチ制御信号供給回路ＳＣＲは、第２のバッファアンプＢＦ２、第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１、第２のＮＯＴ回路ＮＴ２、ＮＯＲ回路ＮＲ１、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦを有する。第１のバッファアンプＢＦ１は具体的にはＮＯＴ回路であり、第１のバッファアンプＢＦ１に含まれるトランジスタのチャネル幅は第２のバッファアンプＢＦ２より広くなっている。
【００７５】
スイッチ制御信号供給回路ＳＣＲには、第２から第４の低電源電位供給線ＶＳＳ２〜ＶＳＳ４と、第２および第３の高電源電位供給線ＶＤＤ２，ＶＤＤ３とから電源電位が供給されている。電源供給部からの配線長を短くするために、各画素行制御回路に含まれる複数の回路ブロック毎に高電源電位供給線及び低電源電位供給線が配置されている。
【００７６】
これまで本発明の実施形態について説明してきたが、本発明は以上に説明した形態に限定されるものではない。例えば、液晶表示装置やＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢが設けられていない有機ＥＬ表示装置であっても、本発明が適用できる。スイッチ制御線とデータ線が交差し寄生容量が生じることには変わりなく、スイッチ制御線の電位変動は同様に起きるからである。
【符号の説明】
【００７７】
ＤＡ 表示領域、ＤＩＣ ドライバ集積回路、ＦＰＣ フレキシブルプリント基板、ＳＵＢ アレイ基板、ＸＤＶ データ線駆動回路、ＹＤＶ 垂直走査回路、ＣＬＡ，ＣＬＢ，ＣＬＣ ＲＧＢ切替制御線、ＤＡＴ，ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ データ線、ＤＡＴＩ 統合データ線、ＤＳＲ，ＤＳＧ，ＤＳＢ ＲＧＢ切替スイッチ、ＩＬＭ 点灯スイッチ制御線、ＭＳＴ 検査スイッチ制御線、ＰＣ，ＰＣＲ，ＰＣＧ，ＰＣＢ 画素回路、Ｐｒｏｗ 画素行、ＰＷＲ 画素回路駆動電源線、ＲＥＳ リセットスイッチ制御線、ＤＴＲ 駆動トランジスタ、ＩＬ 有機ＥＬ素子、ＩＴＲ 点灯制御スイッチ、ＭＣＰ 記憶容量、ＭＴＲ 検査スイッチ、ＲＴＲ リセットスイッチ、ＴＲＮ，ＴＲＰ トランジスタ、ＢＦ１，ＢＦ２ バッファアンプ、ＢＬＤ 高電位バイパス線、ＢＬＳ 低電位バイパス線、ＣＫＢ１，ＣＫ１，ＣＫＢ２，ＣＫ２ クロック線、ＦＦ フリップフロップ回路、ＧＡ，ＧＢ，ＧＣ タイミング制御線、ＧＳ 発光期間制御線、ＮＡ１ 第１のＮＡＮＤ回路、ＮＡ２ 第２のＮＡＮＤ回路、ＮＲ１ ＮＯＲ回路、ＮＴ１ 第１のＮＯＴ回路、ＮＴ２ 第２のＮＯＴ回路、ＮＴ３ 第３のＮＯＴ回路、ＳＣＲ スイッチ制御信号供給回路、ＶＤＤ１ 第１の高電源電位供給線、ＶＤＤ２ 第２の高電源電位供給線、ＶＤＤ３ 第３の高電源電位供給線、ＶＤＤＢ 高電位下端接続線、ＶＤＤＴ 高電位上端接続線、ＶＳ 垂直スタート信号線、ＶＳＳ１ 第１の低電源電位供給線、ＶＳＳ２ 第２の低電源電位供給線、ＶＳＳ３ 第３の低電源電位供給線、ＶＳＳ４ 第４の低電源電位供給線、ＶＳＳＢ 低電位下端接続線、ＶＳＳＴ 低電位上端接続線、ＢＡ 黒領域、ＷＡ グレー領域、ＳＬ１，ＳＬ２ 横スメア線。
【特許請求の範囲】
【請求項１】
表示領域内において所定の方向に並んで配置される画素行であって、それぞれ複数の画素回路から構成される画素行と、
前記画素行に対応して前記所定の方向に並んで設けられ、それぞれが、
対応する前記画素行を構成する前記複数の画素回路を制御する少なくとも一つのスイッチ制御線と、
スイッチ制御信号を供給するスイッチ制御信号供給回路と、
前記スイッチ制御線に対応して設けられ、前記スイッチ制御信号を増幅して対応する前記スイッチ制御線に供給する少なくとも一つの増幅回路と、
を含む複数の画素行制御回路と、
前記所定の方向に延び、前記増幅回路のそれぞれに第１の電源電位を供給する第１の電源線と、
前記所定の方向に延び、前記スイッチ制御信号供給回路に前記第１の電源電位を供給する少なくとも一つの第２の電源線と、
前記第１の電源線内の点と前記第２の電源線内の点とを接続する少なくとも一つの第１のバイパス線と、
を含むことを特徴とする表示装置。
【請求項２】
前記少なくとも一つの第１のバイパス線は、前記表示領域の前記所定の方向に対する中心線を軸として対称に配置される、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記少なくとも一つの第１のバイパス線は、前記第１の電源線と前記第２の電源線のうち最も前記第１の電源線に近い一つとを接続する、
ことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
２以上の所定数の前記画素行制御回路ごとに一つの前記第１のバイパス線が配置される、
ことを特徴とする請求項１から３のいずれか一項に記載の表示装置。
【請求項５】
前記所定の方向に延び、前記増幅回路のそれぞれに第２の電源電位を供給する第３の電源線と、
前記所定の方向に延び、前記スイッチ制御信号供給回路に前記第２の電源電位を供給する少なくとも一つの第４の電源線と、
前記第３の電源線内の点と前記第４の電源線内の点とを接続する少なくとも一つの第２のバイパス線と、
を含むことを特徴とする請求項１から４のいずれか一項に記載の表示装置。
【請求項６】
前記少なくとも一つの第２のバイパス線は、前記表示領域の前記所定の方向に対する中心線を軸として対称に配置される、
ことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記少なくとも一つの第２のバイパス線は、前記第３の電源線と前記第４の電源線のうち最も前記第３の電源線に近い一つとを接続する、
ことを特徴とする請求項５または６に記載の表示装置。
【請求項８】
２以上の所定数の前記画素行制御回路ごとに一つの前記第２のバイパス線が配置される、
ことを特徴とする請求項５から７のいずれか一項に記載の表示装置。
【請求項９】
隣り合う前記第１のバイパス線の間隔と、隣り合う前記第２のバイパス線の間隔とが異なる、
ことを特徴とする請求項５から８のうちいずれか一項に記載の表示装置。
【請求項１０】
前記第１のバイパス線は前記表示領域の前記所定の方向に対する中心線を軸として対称かつ互いに等間隔に配置され、
前記第２のバイパス線は前記中心線上に配置される、
ことを特徴とする請求項５から７のいずれか一項に記載の表示装置。
【請求項１】
表示領域内において所定の方向に並んで配置される画素行であって、それぞれ複数の画素回路から構成される画素行と、
前記画素行に対応して前記所定の方向に並んで設けられ、それぞれが、
対応する前記画素行を構成する前記複数の画素回路を制御する少なくとも一つのスイッチ制御線と、
スイッチ制御信号を供給するスイッチ制御信号供給回路と、
前記スイッチ制御線に対応して設けられ、前記スイッチ制御信号を増幅して対応する前記スイッチ制御線に供給する少なくとも一つの増幅回路と、
を含む複数の画素行制御回路と、
前記所定の方向に延び、前記増幅回路のそれぞれに第１の電源電位を供給する第１の電源線と、
前記所定の方向に延び、前記スイッチ制御信号供給回路に前記第１の電源電位を供給する少なくとも一つの第２の電源線と、
前記第１の電源線内の点と前記第２の電源線内の点とを接続する少なくとも一つの第１のバイパス線と、
を含むことを特徴とする表示装置。
【請求項２】
前記少なくとも一つの第１のバイパス線は、前記表示領域の前記所定の方向に対する中心線を軸として対称に配置される、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記少なくとも一つの第１のバイパス線は、前記第１の電源線と前記第２の電源線のうち最も前記第１の電源線に近い一つとを接続する、
ことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
２以上の所定数の前記画素行制御回路ごとに一つの前記第１のバイパス線が配置される、
ことを特徴とする請求項１から３のいずれか一項に記載の表示装置。
【請求項５】
前記所定の方向に延び、前記増幅回路のそれぞれに第２の電源電位を供給する第３の電源線と、
前記所定の方向に延び、前記スイッチ制御信号供給回路に前記第２の電源電位を供給する少なくとも一つの第４の電源線と、
前記第３の電源線内の点と前記第４の電源線内の点とを接続する少なくとも一つの第２のバイパス線と、
を含むことを特徴とする請求項１から４のいずれか一項に記載の表示装置。
【請求項６】
前記少なくとも一つの第２のバイパス線は、前記表示領域の前記所定の方向に対する中心線を軸として対称に配置される、
ことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記少なくとも一つの第２のバイパス線は、前記第３の電源線と前記第４の電源線のうち最も前記第３の電源線に近い一つとを接続する、
ことを特徴とする請求項５または６に記載の表示装置。
【請求項８】
２以上の所定数の前記画素行制御回路ごとに一つの前記第２のバイパス線が配置される、
ことを特徴とする請求項５から７のいずれか一項に記載の表示装置。
【請求項９】
隣り合う前記第１のバイパス線の間隔と、隣り合う前記第２のバイパス線の間隔とが異なる、
ことを特徴とする請求項５から８のうちいずれか一項に記載の表示装置。
【請求項１０】
前記第１のバイパス線は前記表示領域の前記所定の方向に対する中心線を軸として対称かつ互いに等間隔に配置され、
前記第２のバイパス線は前記中心線上に配置される、
ことを特徴とする請求項５から７のいずれか一項に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１５００９０（Ｐ２０１１−１５００９０Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１０４７４（Ｐ２０１０−１０４７４）
【出願日】平成２２年１月２０日（２０１０．１．２０）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月２０日（２０１０．１．２０）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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