読み出し作業の間のクロスカップリング補償を有するフラッシュメモリシステム
メモリシステムのアドレス指定されたセルを読み出す方法は、メモリセルアレイ内のメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加することを含み、そのメモリセルは、アドレス指定されたメモリセルに隣接するとともにアドレス指定されたメモリセルと電場を及ぼし合う。少なくとも２つの異なる印加電圧レベルの各々において、アドレス指定されたメモリセルのしきい値電圧が測定される。アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも２つは、アドレス指定されたメモリセル内に記憶されている１つ以上のビット値に変換される。ビット値はメモリシステムのホストに提供される。この方法を実行する装置も開示される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してフラッシュメモリシステムに関し、より具体的には、アドレス指定されたメモリセルの読み出しの間のクロスカップリング効果の低減に関する。
【背景技術】
【０００２】
フラッシュデバイスは、クロスカップリング効果に起因する読み出しエラーを呈する場合がある。クロスカップリング効果は、読み出されるアドレス指定されたセルと電場を及ぼし合う隣接したセルのフローティングゲート間のカップリングによって引き起こされる場合がある。フローティングゲート間のカップリング現象は、異なる時にプログラムされる隣接したメモリセルのセットの間で生じる場合がある。例えば、第１のメモリセルが、そのフローティングゲートに、１つ以上のビット値に対応する電荷のレベルを加えるようにプログラムされてよい。その後、１つ以上の隣接するメモリセルが、それらのフローティングゲートに、１つ以上のビット値に対応する電荷のレベルを加えるようにプログラムされてよい。隣接するメモリセルのうちの１つ以上がプログラムされた後では、隣接するメモリセル上の電荷が第１のメモリセルに及ぼすクロスカップリング効果の故に、第１のメモリセルから読み出される電荷レベルは、本来プログラムされたのとは異なって見えてしまう場合がある。このように、隣接するメモリセルからのクロスカップリングは、第１のメモリセルから読み出される見掛けの電荷レベルをシフトさせ得る。このシフトは、第１のメモリセル内に記憶されているデータの誤読を生じさせてしまう場合がある。
【発明の概要】
【０００３】
アドレス指定されたメモリセルの状態が読み出される際に、アドレス指定されたメモリセルとその隣接するセルのうちの１つ以上との間のクロスカップリングの補償が行われてよい。従来の方法は、隣接するセルの読み出し電圧、および隣接するセルからのクロスカップリング効果に起因する予想電圧シフトに基づく、アドレス指定されたセルの読み出し電圧（またはその記憶されているビットの推定値）の補正に基づいている。これらの予想電圧シフトは、同じ相対ロケーションを有する隣接するセルおよびアドレス指定されたセルのすべての対にわたって取られた平均クロスカップリング係数に基づく。このアプローチの問題点は、フラッシュアレイの製造プロセスにおけるばらつきの故に、異なる対の間にクロスカップリング係数のばらつきが存在することである。これらのばらつきは、平均値に基づくこのようなクロスカップリング補償技法の精度の低下を招く。製作プロセスがフラッシュメモリデバイスのサイズを小さくするほど、これらのむらの変動は増大する場合がある。
【０００４】
メモリシステム内のメモリダイのアドレス指定されたセルを読み出す方法は、メモリセルアレイ内のメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加することを含み、そのメモリセルは、アドレス指定されたメモリセルに隣接するとともにアドレス指定されたメモリセルと電場を及ぼし合う。少なくとも２つの異なる印加電圧レベルの各々において、アドレス指定されたメモリセルのしきい値電圧が測定される。アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも２つは、アドレス指定されたメモリセル内に記憶されている１つ以上のビット値に変換される。ここで、少なくとも２つの測定された電圧の変換はメモリダイの外部でなされる。ビット値はメモリシステムのホストに提供される。この方法を実行する装置も開示される。
【０００５】
別の態様によれば、メモリシステムのメモリダイ内のアドレス指定されたメモリセルを読み出す方法が開示される。この方法は、メモリセルアレイの複数のターゲットメモリセルについての基準電圧差を求めることを含む。アドレス指定されたメモリセルと電場を及ぼし合う隣接するメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルが印加される。少なくとも２つの異なる印加電圧レベルの各々において、アドレス指定されたメモリセルのしきい値電圧が測定される。この方法は、隣接するメモリセルに印加される異なる電圧レベルのうちの２つにおいて測定されたアドレス指定されたメモリセルのしきい値電圧の特定の電圧差を算出することをさらに含む。特定の電圧差を用い、アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも１つが１つ以上のビット値に変換される。ここで、変換は特定の電圧差と基準電圧差との差に依存する。１つ以上のビット値はメモリシステムのホストシステムに提供される。
【０００６】
添付の図面および詳細な説明を吟味すれば、他のシステム、方法、フィーチャおよび利点が当業者には明らかであるかまたは明らかとなる。このような追加的なシステム、方法、フィーチャおよび利点は、すべて本願明細書内に含まれ、本発明の範囲内であり、添付の特許請求の範囲によって保護されることが意図されている。
図中の構成要素は必ずしも原寸に比例しておらず、それよりも、本発明の原理を示すことに重点が置かれている。さらに、図において、同じ値を有する参照符号は、異なる図すべてを通じて対応する部分を示す。
【図面の簡単な説明】
【０００７】
【図１】メモリシステムのブロック図である。
【図２】図１のメモリシステムにおいて用いられてよい大容量メモリ記憶システムの１つの例のブロック図である。
【図３Ａ】単一のフローティングゲートメモリセルの断面図である。
【図３Ｂ】メモリセルアレイの複数のフローティングゲートメモリセルのブロック図である。
【図４】図３に示されるアレイのアドレス指定されたメモリセルからビット値を抽出するために用いられてよい作業を示す図である。
【図５】アドレス指定されたメモリセルと１つ以上の隣接するメモリセルとの間のクロスカップリング効果の存在下におけるアドレス指定されたセルのしきい値を測定する代替的かつ／または補助的な方法を示す図である。
【図６】特定のクロスカップリング係数を平均クロスカップリング係数と比較し、アドレス指定されたメモリセル内のビット値を算出する作業を示す図である。
【図７】クロスカップリング効果の存在を補償し、同時に、メモリセルアレイ内の同じ相対位置にあるアドレス指定されたメモリセル内に記憶されているデータのビット値を算出するために用いられてよい作業を示す図である。
【図８】メモリセルアレイの異なる領域内のアドレス指定されたメモリセルと隣接するメモリセルとの間の相対位置を示すために複数の領域に論理的に分割されたメモリセルアレイの部分のブロック図である。
【発明を実施するための形態】
【０００８】
図１に、大容量メモリ記憶システム１０５が示されている。メモリシステム１０５は、１１５において全体的に示されるホストシステムのシステムバス１１０に接続されてよい。ホストシステム１１５は、１つ以上のプロセッサ１２０、揮発性メモリ１２５、ならびに入出力デバイスまたは回路との接続を提供する入出力インターフェイス１３０を含んでよい。ホストシステム１１５は、パーソナルコンピュータ、カメラ、または大容量記憶メモリシステムを用いる任意の他のシステムであってよい。メモリシステム１０５は、フラッシュメモリ記憶セルアレイ、デコーダおよび制御回路を含むことができるフラッシュメモリ回路網１３５を含んでよい。メモリシステム１０５は、バス１４５を通じてフラッシュメモリ回路網１３５に接続されるコントローラ１４０も含んでよい。バス１４５はアドレスバス、制御ステータスバス、シリアル書き込みデータ線およびシリアル読み出しデータ線を含んでよい。メモリセルアレイのフラッシュメモリ回路網１３５およびフラッシュメモリコントローラ１４０、ならびにメモリシステム１０５の他の部分は、単一のモノリシックな集積回路チップ上に実装されてよい。代替的に、フラッシュメモリ回路網１３５および／またはメモリコントローラ１４０を形成するために２つ以上の集積回路チップまたはダイが用いられてもよい。別個の集積回路チップまたはダイ上に、同じメモリコントローラ１４０の制御を受けるかまたは異なるメモリコントローラの制御を受ける追加のフラッシュメモリ回路網１３５が含まれてもよい。
メモリシステム１０５はホストシステム１１５内に固定されてもよい。加えてまたは別の方法では、メモリシステム１０５は、例えばホストシステム入出力インターフェイス１３０を通じてホストシステム１１５に接続されてよい取り外し可能なカードとして実装されてもよい。
【０００９】
図２は、図１の大容量メモリ記憶システム１０５の１つの例を示す。図２では、メモリセルアレイ２０５が行および列状に編成されている。メモリセルアレイ２０５は、コントロールゲート、少なくとも１つのフローティングゲート、ソース、およびドレインを各々含む複数のフローティングゲートトランジスタを含む。行アドレスデコーダ２１０が、メモリシステムアドレスバス２２０上のアドレスの少なくとも一部分によって指定される１本以上の行（ワード）線２１５を選択する。列アドレスデコーダ２２５が、アドレスバス２２０上のアドレスの別の部分によって指定される通りの１本以上の列（ビット）線２３０を選択する。アレイ２０５内のメモリセルのソース線にはソーススイッチ２３５が接続される。行線２１５はメモリセルの行のコントロールゲートに接続され、列線２３０はソース／ドレイン拡散に接続される。
【００１０】
読み出し作業の間、選択された行および列線は、アドレス指定されたメモリセルのための電圧の特定のセットまで加圧される。これらの電圧は行および列アドレスデコーダ２１０および２２５を通じて印加され、フラッシュメモリコントローラ１４０によって制御されてよい。アドレス指定されたメモリセルを通った電流はセンス増幅器２５０に提供され、アドレス指定されたセル（単数または複数）から読み出されたデータビットはバッファに提供され、そこでそれらはデータレジスタ２４０によって読み込まれる。データレジスタ２４０は、１つ以上の線２６０を通じてフラッシュメモリコントローラ１４０からの読み出しデータ／フラッシュメモリコントローラ１４０への書き込みデータを提供する。
【００１１】
プログラミングの間、選択された列線の電圧は、データレジスタ２４０によって受け取られ、書き込みバッファ２４５内に一時的に記憶される受信データに基づき設定される。プログラムの読み出しおよび消去作業は制御論理２６５によって制御／ステータスバス２７０上の信号に応答して制御される。制御論理２６５はデータレジスタ２４０から、データのチャンクの全ビットがうまくプログラムされたことがいつベリファイされたのかを示す１つ以上の信号も受け取る。
２０５において、メモリセルアレイが示されている。アレイはワード線（例えば、水平ワード線）およびビット線（例えば、垂直ビット線）の格子として構築されている。「水平」および「垂直」という用語が本願明細書において用いられるが、これらの用語は相対的なものであり、単に、メモリセルアレイを形成する例示的な格子を記述するにすぎない。
【００１２】
作業時、各垂直ビット線は１つのセルのソースをその垂直に隣接するセルのドレインに接続する。各水平ワード線は、例えば読み出し作業または同様のものの間に同時にアクセスされるべきすべてのセルのコントロールゲートを接続する。このように、各ワード線はセルのコントロールゲートをその左右の隣接するセルのコントロールゲートに接続する。アレイは、消去のための基本単位として用いられるブロックに分割されてよい。各ブロックは、例えば、各ページが１本のワード線に対応する６４個のページを内包してよい。ページは通例、プログラミングおよび読み出しのために用いられる基本単位である。ページ／ワード線は、例えば、情報を記憶するための６４Ｋのセル、およびオーバーヘッド（例えば、誤り訂正符号のパリティビット）を記憶するためのいくらかの追加のセルを内包してよい。
【００１３】
メモリセルのフローティングゲート上の電荷の量は、メモリセルを通じた伝導を制御する。メモリセルのデータビット値を読み出すために、そのソースおよびドレイン間に電圧が印加され、同時にそのコントロールゲートに電圧が固定電圧で印加される。セル内に記憶されているデータは、セルが電流を伝導し始める、セルのコントロールゲートに印加される電圧に基づき確認される。
【００１４】
図３Ａは、単一のビットメモリセル３５０の例である。メモリセル３５０は、ｐ形基板等の、ドープされた基板３５７内に形成されたソース３５３およびドレイン３５５を含む。コントロールゲート３６０およびフローティングゲート３６３がインターポリ酸化物３６５内に封入されている。フローティングゲート３６３はトンネル酸化膜３６７によってソース３５３、ドレイン３５５、および基板３５７から隔離されている。
【００１５】
プログラミング作業の際には、フラッシュメモリコントローラ１４０の制御を受ける電圧がメモリセル３５０に印加され、そのため、トンネル酸化膜３６７を通じて電荷がフローティングゲート３６３に置かれるかまたはそこから除去される。読み出し作業の間は、ソース３５３およびドレイン３５５間に電圧が印加され、同時に、フローティングゲート３６３にさらなる電圧が印加される。フローティングゲート３６３がしきい値電圧に達すると、ソース３５３とドレイン３５５との間に電流が流れる。電流が流れる電圧はフローティングゲート３６３上の電荷に依存する。フローティングゲート３６３上の電荷が、ひいては、メモリセル３５０内に記憶されている論理データビットに対応する。この構造は、セル構造内に離散ビットを記憶するために多数の互いに異なる電荷レベルが用いられるマルチビットセルに用いられてもよい。
【００１６】
図３Ｂは、メモリセルアレイ２０５の複数のフローティングゲートメモリセルを示す。アレイ２０５内で互いに隣接するメモリセルは互いに電場を及ぼし合う。このため、メモリセルは、メモリセル同士の間の破線の矢印によって示されるように、互いにクロスカップリングする。例えば、図３Ｂのメモリセル３０５は隣接するメモリセル３１０〜３４５とクロスカップリングしてよい。クロスカップリング補償はメモリセル３０５からのデータの読み出しに関して説明されるが、クロスカップリング補償は、アレイ２０５の各メモリセルを読み出すために用いられてよい。
【００１７】
クロスカップリング係数は、アドレス指定されたセルの読み出し電圧に対して誘起される電圧シフトを、アドレス指定されたセルがそのプログラミング作業を終えた後の隣接するセルのしきい値電圧の変化の関数として求める。従って、アドレス指定されたセルと隣接するセルとの間の実際のクロスカップリング係数を測定するために、隣接するセルの電圧しきい値を変化させてよく、結果として生じる、アドレス指定されたセルのしきい値電圧の変化が測定されてよい。しかし、このアプローチは、クロスカップリング係数のオンライン推定には適さない場合がある。というのも、隣接するセルの電圧しきい値を変化させることが隣接するセル内に記憶されている情報を損なうからである（この情報はセルの電圧しきい値によって表されるため）。
【００１８】
本願明細書において開示される方法および装置は、アドレス指定されたセルおよびその隣接するセルのクロスカップリング係数のオンライン推定を利用する。オンライン推定は、隣接するセルのフローティングゲートとアドレス指定されたセルのフローティングゲートとの間のクロスカップリング係数が隣接するセルのコントロールゲートとアドレス指定されたセルのフローティングゲートとの間のクロスカップリング係数と高い相関性があるという観察に基づく。これは、セルのコントロールゲートおよびフローティングゲートが極近接しているためである。この観察に基づけば、コントロールゲートとフローティングゲート間のクロスカップリング係数の推定値がフローティングゲート間のクロスカップリング係数のための推定値の役割を果たすことができる。クロスカップリング係数の推定値が、隣接するセル内に記憶されている情報を損なわない非破壊的な方法で得られてよい。この推定値は、隣接するセルのコントロールゲートに印加される電圧を、そのフローティングゲート内に蓄えられている電荷に影響を及ぼすことなく（すなわち、そのしきい値電圧を変化させることなく）変化させることに基づく。図４に、図３Ｂと関連して１つの実施形態が示されている。
【００１９】
図３Ｂを参照すると、メモリセルアレイ２０５のメモリセル３０５が、図２に示される回路網を用いてアドレス指定されるべきものとなっている。図４の４０５において、コントローラ１４０を用いてデコーダ２１０および２２５を制御し、アドレス指定されたメモリセルに隣接するメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加する。４１０において、アドレス指定されたメモリセルのしきい値電圧が２つの異なる印加電圧において測定される。４１５において、測定されたしきい値電圧のうちの少なくとも２つが、アドレス指定されたメモリセル内に記憶されているデータに対応する１つ以上のビット値に変換される。１つの実施形態では、コントローラ１４０は、アドレス指定されたメモリセルがあるメモリダイの外部に配置され、測定されたしきい値のうちの少なくとも２つをメモリダイの外部で１つ以上のビット値に変換する。４２０において、ビット値はメモリシステムのホストに提供される。ビット値は、ホストシステムにアクセス可能であるバッファに提供されてよく、かつ／またはホストシステムによる即時利用のためにデータバスに沿って直接伝送されてよい。プロセスは、推定をベリファイするため、かつ／またはアドレス指定されたメモリセルの実際のしきい値電圧のより良い推定を達成するために、再度または必要に応じて別の時に繰り返すことができる。１つの実施形態では、少なくとも２つの測定しきい値電圧をすべて用いて、ビット値のただ１つのセットを総合して生成する。
【００２０】
図３Ｂでは、アドレス指定されたメモリセル３０５に隣接するとともにアドレス指定されたメモリセル３０５と電場を及ぼし合うメモリセルとしてメモリセル３１０〜３４５がある。図４の４０５および４１０において示される作業は、各メモリセル３１０〜３４５に関連して適用されてよい。代替的に、メモリセル３１０〜３４５のうちの１つ以上が、４０５および４１０において示される作業の適用のために選択されてもよい。例えば、アドレス指定されたメモリセル３０５に対して最も影響のあるクロスカップリング効果を有することが分かっている１つ以上の隣接するメモリセルが作業の適用のために選択されてよい。この目的のために、選択は、メモリ記憶システム１０５の製作中に行われるクロスカップリングの測定に基づいてよい。加えてまたは代替的に、選択は、フラッシュメモリ１３５の特定のアーキテクチャに共通の周知のクロスカップリング効果に基づいてもよい。
【００２１】
他の選択基準が用いられてもよい。図４には、アドレス指定されたメモリセルと、アドレス指定されたメモリセルのワード線に隣接するワード線内に配置される近隣のメモリセルとの間のクロスカップリング係数を推定するための作業の１つのセットが示されている。アドレス指定されたメモリセルはセル３０５であると仮定すると、その場合、作業は、メモリセル３１０、３１５または３２０とのクロスカップリング係数を推定するために用いることができる。しかし、それは、アドレス指定されたメモリセルと同じワード線上に配置されるセル３２５または３４５とのクロスカップリング係数の推定に必ずしも適用できるとは限らない。この理由は、既存のメモリアレイ構造における電圧は、隣接するセル３４５のコントロールゲート上およびアドレス指定されたセル３０５のコントロールゲート上に独立して印加することができないためである。というのも、これらの２つのセルのコントロールゲートは共通のワード線を通じて接続されているからである。
【００２２】
４１０において示される作業は多数の異なる様式で実装されてよい。例えば、アドレス指定されたメモリセルのコントロールゲート上の電圧は、そのソースおよびドレイン間に所与の電圧をかけた状態で、細かいステップで増加させてもよいしあるいは連続的に増やしてもよい。このようにコントロールゲート上の電圧が変更されると、アドレス指定されたメモリセルを通じて流れる電流が検知される。アドレス指定されたメモリセルを通じた電流が所定のレベルに達するときの、アドレス指定されたメモリセルのコントロールゲート上の電圧が、隣接するメモリセルに印加されている電圧レベルにおける、アドレス指定されたメモリセルについてのしきい値電圧となる。
【００２３】
読み出しプロセスは、アドレス指定されたメモリセル、および隣接するメモリセルのうちの１つ以上がユーザデータを包含するリアルタイムプロセスである場合がある。それ故、アドレス指定されたメモリセルが読み出される際には、隣接するメモリセル内に記憶されているデータに対する改変を防ぐことが望まれてよい。このような場合には、読み出しプロセスの間、隣接するセルに印加される電圧レベルはコントロールゲートに印加され、隣接するメモリセルのフローティングゲートには印加されず、電圧レベルは、隣接するメモリセル内に記憶されているデータを乱さない範囲に限ることができる。
【００２４】
メモリセルの対の間の特定のクロスカップリング係数はオンラインで算出されてもよいしまたはオフラインで算出されてもよい。オンラインプロセスでは、メモリセルの対の間のクロスカップリング係数は、実質的にメモリセルがアドレス指定される度にフラッシュメモリコントローラ１４０によって算出される。オフラインプロセスでは、クロスカップリング係数がフラッシュメモリコントローラ１４０によって算出される頻度はより少なくてもよいしまたは１度だけであってもよい。いずれの場合でも、クロスカップリング係数はフラッシュメモリコントローラ１４０によってメモリシステム１０５内にローカル（一時的にまたは永久的）に記憶されてよい。係数は記憶される前に圧縮されてよい。
明解にするために、この方法を説明するために用いられるモデルは、ターゲットセルに対する１つの隣接するセルの効果のみを考慮する。しかし、このモデルは複数の隣接セルに外挿されてよい。
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
１つ以上の隣接するメモリセルとのクロスカップリング効果の存在下におけるアドレス指定されたセルのしきい値を測定する代替的かつ／または補助的な方法が用いられてもよい。図５および６に、１つの方法が示されている。この実施例では、５０５において、フラッシュメモリコントローラ１４０を用いてフラッシュメモリ１３５の種々の構成要素を制御し、第１のワード線上のメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加する。第１のワード線上のメモリセルは、第２のワード線上のアドレス指定されるべきメモリセルに隣接する。５１０において、第２のワード線上のメモリセルのしきい値電圧が、少なくとも２つの異なる電圧レベルの各々において測定される。５１５において、第１のワード線上のメモリセルの、第２のワード線上のメモリセルに対する平均クロスカップリング係数が算出される。ここで、平均クロスカップリング係数は、第１のワード線に印加される２つの異なる電圧レベルにおける第２のワード線の読み出し値の差の平均の関数として計算されてよい。代替的に、平均クロスカップリング係数は、例えば特定のフラッシュメモリ技術の定性測定に基づき、あるいは製造中にフラッシュメモリダイ毎、ブロック毎もしくはワード線毎、またはセルの任意の群毎に、オフラインで計算し、記憶することができる。平均クロスカップリング係数についてなされるようなこうしたオフラインのクロスカップリング推定は、セル毎の特定のクロスカップリング係数の推定値を用いる場合には、特定のセル毎のクロスカップリング係数群を記憶するために必要とされる高い記憶要求の故に、経費が非常に高くなる場合がある。従って、セル毎の特定のクロスカップリング係数のためには、オンライン推定が、必須ではないものの望ましい。５２０において、第２のワード線上のアドレス指定されたメモリセルの読み出し作業が実行されると、第２のワード線の隣接するメモリセルに対する特定のクロスカップリング係数が算出される。ここで、特定のクロスカップリング係数は、２つの異なる電圧レベルにおけるアドレス指定されたセルの読み出し値の差の関数として計算されてよい。
【００３０】
次に、図６に示されるように、特定のクロスカップリング係数を平均クロスカップリング係数と比較する１つ以上の作業がコントローラ１４０によって実行されてよい。６０５において、特定のクロスカップリング係数と平均クロスカップリング係数との差の大きさは第１の値以下であるかどうかの判定が行われる。この差が第１の値以下であれば、６１０において補正ファクタは必要なく、６１２において、アドレス指定されたメモリセル内のビット値は、ビット値が６１４においてホストシステムに送られる前に算出されてよい。その差が第１の値よりも大きければ、６１５において、特定のクロスカップリング係数と平均クロスカップリング係数との差が第１の値と第２の値との間にあるかどうかの判定が行われる。差の大きさが第１の値と第２の値との間にあれば、６２０において、特定のクロスカップリング係数に第１の補正ファクタ等の第１の計算規則が適用される。６１２において、コントローラ１４０によって、補正されたクロスカップリング係数が用いられ、アドレス指定されたメモリセル内のビット値を、ビット値が６１４においてホストシステムに送られる前に算出する。差の大きさが第１の値と第２の値との間になければ、６２５において、特定のクロスカップリング係数と平均クロスカップリング係数との差の大きさが第２の値と第３の値との間にあるかどうかの判定が行われる。そうであれば、６３０において、特定のクロスカップリング係数に第２の補正ファクタ等の第２の計算規則が適用される。６１２において、補正された特定のクロスカップリング係数が用いられ、アドレス指定されたメモリセル内のビット値を、ビット値が６１４においてホストシステムに送られる前に算出する。
【００３１】
特定のクロスカップリング係数と平均クロスカップリング係数との差の大きさが第３の値よりも大きければ、６３０において、特定のクロスカップリング係数に第３の補正ファクタ等の第３の計算規則が適用されてよい。６１２において、補正されたクロスカップリング係数が用いられ、アドレス指定されたメモリセル内のビット値を、６１４においてホストシステムに送る前に算出する。一般的に、特定の電圧差と平均電圧差との差が増すほど、特定のセルはその隣接するセルとより高いクロスカップリングを有することを示し、従って、その読み出し電圧のクロスカップリングにより誘起されたシフトを補償するために、その読み出ししきい値電圧により大きい補正ファクタが適用されなければならない。それ故、１つの実施形態では、第１、第２および第３の計算規則はそれぞれ、特定のクロスカップリング係数に適用されるより大きい補正ファクタとなってよい。代替的に、差が、特定のクロスカップリング係数および平均クロスカップリング係数のいずれかまたは両方を正しく算出できなかったことを示す大きさを越えるかどうかを判定するためにさらなる比較が行われてよい。第３の大きさを越える場合にはハードウェア障害が示されてよく、６３７において中止作業が実行されてよい。障害の場合には、大容量記憶システム１０５の運用に対する適切な処置が実行されてよい。例えば、影響を受けたセルはシステムの論理アドレステーブル内で、破損していると標識されてよい。
【００３２】
この場合も先と同様に、クロスカップリング係数の計算はコントローラ１４０によってオンラインまたはオフライン算出プロセスにおいて実行されてよい。その結果得られる算出されたクロスカップリング係数は、対応するアドレス指定されたセルの読み出しの間の利用のためにメモリシステム１０５内に記憶されてよい。メモリセルの対についてのクロスカップリング係数はオンラインまたはオフラインプロセスにおいて算出され、それぞれのメモリセルがアドレス指定されるたびに利用するためにメモリ１０５内に記憶されてよい。１つの実施形態では、平均クロスカップリング係数はオフラインで計算され（それらは係数が少数である故に記憶要求が小さいため）、特定のセル毎のクロスカップリング係数は、読み出しの間、読み出されるセルのしきい値電圧を推定するためにオンラインで計算され、用いられる（かくして、セル毎の係数を記憶する必要を回避する）。加えてまたは代替的に、メモリシステム１０５内に記憶されているクロスカップリング係数は、選択された基準に基づき更新されてよい。例えば、メモリセルの多数の読み出しの後、隣接するメモリセルへの書き込み作業の後、および／またはアドレス指定されたメモリセルに関連付けられるクロスカップリング係数に影響を及ぼす同様の作業の後に更新が行われてよい。その後、更新されたクロスカップリング係数は、対応するアドレス指定されたメモリセル内に記憶されているビット値を算出するために用いられてよい。
【００３３】
【００３４】
前述したクロスカップリング係数の作業は、セル当たり複数ビット（ＭＢＣ）のメモリセル構造からビット値を得るために用いられてもよい。ＭＢＣ構造は、メモリセル内に記憶されているビット値を特定するために複数のしきい値を用いる。例えば、第１のしきい値はビット値００に対応してよい。第２のしきい値はビット値０１に対応してよい。第３のしきい値はビット値１０に対応してよい。第４のしきい値はビット値１１に対応してよい。所望の場合には、アドレス指定されたメモリセルの複数のビット値状態に対する、隣接するメモリセルの複数のビット値状態のクロスカップリング効果に対応するクロスカップリング係数が算出されてよい。Ｎ個のレベルを有するアドレス指定されたセルを読み出す場合には、アドレス指定されたセルに少なくともＮ−１個の読み出し電圧が印加されてよい。
【００３５】
アドレス指定されたセルと１つ以上の隣接するセルとの間のクロスカップリングが処理されてよい別の例が図７および８に関連して示されている。図８を参照すると、アレイ２０５は複数のメモリセルを含む。領域８０５内のメモリセルは第１および第２のワード線８１０および８１５上にそれぞれ配置されてよい。同様に、領域８２０内のメモリセルは第３および第４のワード線８２５および８３０上にそれぞれ配置されてよい。領域８０５のメモリセル間のクロスカップリングは、図３に示されているクロスカップリングの矢印に対応してよいが、図８は、別個のワード線８１０および８１５上で互いにすぐ隣接するメモリセル間のクロスカップリングのみを示している。同様に、図８には、別個のワード線８２５および８３０上で互いにすぐ隣接するメモリセル間のクロスカップリングのみが示されている。
【００３６】
領域８０５内のメモリセルとアレイ２０５の領域８２０内のメモリセルとの間には種々の幾何学的関係が存在する。例えば、メモリ領域８０５のメモリセル８３５および８４０は、メモリ領域８２０のメモリセル８４５および８５０と同じ相対位置をメモリセルアレイ２０５内で互いの間に有する。同様に、領域８０５のメモリセル８５５および８６０は、メモリセル８６５および８７０と同じ相対位置をメモリセルアレイ２０５内で有する。場合によっては、アドレス指定されたセルはフラッシュメモリアレイの同じワード線上にあってよい一方で、別の場合では、アドレス指定されたセルは異なるワード線上にあってよい。
【００３７】
図８の幾何学的関係は、図７に示される作業において利用される。７０５において示されるように、メモリセルアレイ２０５の第１の領域８０５内に配置されたアドレス指定されたセルおよび隣接するセルの対の間の第１のクロスカップリング係数が算出される。７１０において、メモリセルアレイ２０５の第２の領域８２０内に配置されたアドレス指定されたセルおよび隣接するセルの対の間の第２のクロスカップリング係数が算出される。ここで、第１の領域８０５内のアドレス指定されたセルと隣接するセルとの間の相対位置は第２の領域８２０内のアドレス指定されたセルおよび隣接するセルと同じ相対位置を有する。第１の領域８０５内に配置されたアドレス指定されたセル内のビット値は７１５において隣接するセルに対する第１のクロスカップリング係数を用いて求められる。第２の領域８２０内に配置されたアドレス指定されたセル内のビット値は７２５において第２のクロスカップリング係数を用いて求められる。ここで、第２のクロスカップリング係数は、第１のクロスカップリング係数とは異なる値を有する。
【００３８】
【００３９】
図４〜７において開示されている作業は、フラッシュメモリコントローラ１４０による、バス１４５を通じて提供される電気信号を用いた、フラッシュメモリ１３５の種々の構成要素の操作を通して遂行されてよい。この操作はフラッシュメモリコントローラ１４０によるコードの実行に基づくものであってよい。ここで、コードはメモリ１２５内に記憶されている。加えてまたは代替的に、操作は、フラッシュメモリコントローラ１４０内に実装されるステートマシンに基づくものであってよい。同様に、算出作業はフラッシュメモリコントローラ１４０によって、バス１４５を通じて提供される論理データおよび／またはアナログ信号に基づき実行されてよい。このように、作業の各々は自動的に実行される。
【００４０】
他の実施形態では、平均クロスカップリング係数およびアドレス指定されたセルについての特定のクロスカップリング係数を求めるために用いられる測定は、異なる時に行われてよい。同様に、アドレス指定されたセルについての平均クロスカップリング係数を求めるために実際の測定を行うのではなく、アレイのための設計パラメータに基づき理論的算出が行われてよく、平均クロスカップリングを測定する代わりにその理論的基準値または既定値が用いられてよい。さらに他の実施例では、実際のアドレス指定されたセルがあるアレイとは全く異なるセルのアレイ内の既定または「ダミー」のアドレス指定されたセル上の測定結果を用いて平均クロスカップリング係数が求められてよい。加えて、特定の係数の算出は完全に省かれてよく、既知の条件（例えば、隣接するセルのコントロールゲートに２つの既知の電圧を印加する）の下における２度の（または２度を越える）読み出し作業を遂行する場合の、アレイ内のセルについての平均しきい値電圧差を表す基準または既定電圧差が、既知の条件の下における２度の（または２度を越える）読み出し作業を遂行することによってオンラインで測定されてよい特定の電圧差と併せて用いられてよい。基準電圧差は、アドレス指定されたメモリセルと同じアレイ上の実際の測定値によって求められてもよいし、アドレス指定されたメモリセルのものとは異なるアレイ上の実際の測定値によって求められてもよいし、または理論的算出を通じて求められてもよい。
【００４１】
本発明の種々の実施形態が記載されているが、さらに多くの実施形態および実施例が本発明の範囲内で可能であることは当業者には明らかである。従って、本発明は、添付の特許請求の範囲およびそれらの等価物に鑑みる以外には、限定されてはならない。
【技術分野】
【０００１】
本発明は、概してフラッシュメモリシステムに関し、より具体的には、アドレス指定されたメモリセルの読み出しの間のクロスカップリング効果の低減に関する。
【背景技術】
【０００２】
フラッシュデバイスは、クロスカップリング効果に起因する読み出しエラーを呈する場合がある。クロスカップリング効果は、読み出されるアドレス指定されたセルと電場を及ぼし合う隣接したセルのフローティングゲート間のカップリングによって引き起こされる場合がある。フローティングゲート間のカップリング現象は、異なる時にプログラムされる隣接したメモリセルのセットの間で生じる場合がある。例えば、第１のメモリセルが、そのフローティングゲートに、１つ以上のビット値に対応する電荷のレベルを加えるようにプログラムされてよい。その後、１つ以上の隣接するメモリセルが、それらのフローティングゲートに、１つ以上のビット値に対応する電荷のレベルを加えるようにプログラムされてよい。隣接するメモリセルのうちの１つ以上がプログラムされた後では、隣接するメモリセル上の電荷が第１のメモリセルに及ぼすクロスカップリング効果の故に、第１のメモリセルから読み出される電荷レベルは、本来プログラムされたのとは異なって見えてしまう場合がある。このように、隣接するメモリセルからのクロスカップリングは、第１のメモリセルから読み出される見掛けの電荷レベルをシフトさせ得る。このシフトは、第１のメモリセル内に記憶されているデータの誤読を生じさせてしまう場合がある。
【発明の概要】
【０００３】
アドレス指定されたメモリセルの状態が読み出される際に、アドレス指定されたメモリセルとその隣接するセルのうちの１つ以上との間のクロスカップリングの補償が行われてよい。従来の方法は、隣接するセルの読み出し電圧、および隣接するセルからのクロスカップリング効果に起因する予想電圧シフトに基づく、アドレス指定されたセルの読み出し電圧（またはその記憶されているビットの推定値）の補正に基づいている。これらの予想電圧シフトは、同じ相対ロケーションを有する隣接するセルおよびアドレス指定されたセルのすべての対にわたって取られた平均クロスカップリング係数に基づく。このアプローチの問題点は、フラッシュアレイの製造プロセスにおけるばらつきの故に、異なる対の間にクロスカップリング係数のばらつきが存在することである。これらのばらつきは、平均値に基づくこのようなクロスカップリング補償技法の精度の低下を招く。製作プロセスがフラッシュメモリデバイスのサイズを小さくするほど、これらのむらの変動は増大する場合がある。
【０００４】
メモリシステム内のメモリダイのアドレス指定されたセルを読み出す方法は、メモリセルアレイ内のメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加することを含み、そのメモリセルは、アドレス指定されたメモリセルに隣接するとともにアドレス指定されたメモリセルと電場を及ぼし合う。少なくとも２つの異なる印加電圧レベルの各々において、アドレス指定されたメモリセルのしきい値電圧が測定される。アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも２つは、アドレス指定されたメモリセル内に記憶されている１つ以上のビット値に変換される。ここで、少なくとも２つの測定された電圧の変換はメモリダイの外部でなされる。ビット値はメモリシステムのホストに提供される。この方法を実行する装置も開示される。
【０００５】
別の態様によれば、メモリシステムのメモリダイ内のアドレス指定されたメモリセルを読み出す方法が開示される。この方法は、メモリセルアレイの複数のターゲットメモリセルについての基準電圧差を求めることを含む。アドレス指定されたメモリセルと電場を及ぼし合う隣接するメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルが印加される。少なくとも２つの異なる印加電圧レベルの各々において、アドレス指定されたメモリセルのしきい値電圧が測定される。この方法は、隣接するメモリセルに印加される異なる電圧レベルのうちの２つにおいて測定されたアドレス指定されたメモリセルのしきい値電圧の特定の電圧差を算出することをさらに含む。特定の電圧差を用い、アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも１つが１つ以上のビット値に変換される。ここで、変換は特定の電圧差と基準電圧差との差に依存する。１つ以上のビット値はメモリシステムのホストシステムに提供される。
【０００６】
添付の図面および詳細な説明を吟味すれば、他のシステム、方法、フィーチャおよび利点が当業者には明らかであるかまたは明らかとなる。このような追加的なシステム、方法、フィーチャおよび利点は、すべて本願明細書内に含まれ、本発明の範囲内であり、添付の特許請求の範囲によって保護されることが意図されている。
図中の構成要素は必ずしも原寸に比例しておらず、それよりも、本発明の原理を示すことに重点が置かれている。さらに、図において、同じ値を有する参照符号は、異なる図すべてを通じて対応する部分を示す。
【図面の簡単な説明】
【０００７】
【図１】メモリシステムのブロック図である。
【図２】図１のメモリシステムにおいて用いられてよい大容量メモリ記憶システムの１つの例のブロック図である。
【図３Ａ】単一のフローティングゲートメモリセルの断面図である。
【図３Ｂ】メモリセルアレイの複数のフローティングゲートメモリセルのブロック図である。
【図４】図３に示されるアレイのアドレス指定されたメモリセルからビット値を抽出するために用いられてよい作業を示す図である。
【図５】アドレス指定されたメモリセルと１つ以上の隣接するメモリセルとの間のクロスカップリング効果の存在下におけるアドレス指定されたセルのしきい値を測定する代替的かつ／または補助的な方法を示す図である。
【図６】特定のクロスカップリング係数を平均クロスカップリング係数と比較し、アドレス指定されたメモリセル内のビット値を算出する作業を示す図である。
【図７】クロスカップリング効果の存在を補償し、同時に、メモリセルアレイ内の同じ相対位置にあるアドレス指定されたメモリセル内に記憶されているデータのビット値を算出するために用いられてよい作業を示す図である。
【図８】メモリセルアレイの異なる領域内のアドレス指定されたメモリセルと隣接するメモリセルとの間の相対位置を示すために複数の領域に論理的に分割されたメモリセルアレイの部分のブロック図である。
【発明を実施するための形態】
【０００８】
図１に、大容量メモリ記憶システム１０５が示されている。メモリシステム１０５は、１１５において全体的に示されるホストシステムのシステムバス１１０に接続されてよい。ホストシステム１１５は、１つ以上のプロセッサ１２０、揮発性メモリ１２５、ならびに入出力デバイスまたは回路との接続を提供する入出力インターフェイス１３０を含んでよい。ホストシステム１１５は、パーソナルコンピュータ、カメラ、または大容量記憶メモリシステムを用いる任意の他のシステムであってよい。メモリシステム１０５は、フラッシュメモリ記憶セルアレイ、デコーダおよび制御回路を含むことができるフラッシュメモリ回路網１３５を含んでよい。メモリシステム１０５は、バス１４５を通じてフラッシュメモリ回路網１３５に接続されるコントローラ１４０も含んでよい。バス１４５はアドレスバス、制御ステータスバス、シリアル書き込みデータ線およびシリアル読み出しデータ線を含んでよい。メモリセルアレイのフラッシュメモリ回路網１３５およびフラッシュメモリコントローラ１４０、ならびにメモリシステム１０５の他の部分は、単一のモノリシックな集積回路チップ上に実装されてよい。代替的に、フラッシュメモリ回路網１３５および／またはメモリコントローラ１４０を形成するために２つ以上の集積回路チップまたはダイが用いられてもよい。別個の集積回路チップまたはダイ上に、同じメモリコントローラ１４０の制御を受けるかまたは異なるメモリコントローラの制御を受ける追加のフラッシュメモリ回路網１３５が含まれてもよい。
メモリシステム１０５はホストシステム１１５内に固定されてもよい。加えてまたは別の方法では、メモリシステム１０５は、例えばホストシステム入出力インターフェイス１３０を通じてホストシステム１１５に接続されてよい取り外し可能なカードとして実装されてもよい。
【０００９】
図２は、図１の大容量メモリ記憶システム１０５の１つの例を示す。図２では、メモリセルアレイ２０５が行および列状に編成されている。メモリセルアレイ２０５は、コントロールゲート、少なくとも１つのフローティングゲート、ソース、およびドレインを各々含む複数のフローティングゲートトランジスタを含む。行アドレスデコーダ２１０が、メモリシステムアドレスバス２２０上のアドレスの少なくとも一部分によって指定される１本以上の行（ワード）線２１５を選択する。列アドレスデコーダ２２５が、アドレスバス２２０上のアドレスの別の部分によって指定される通りの１本以上の列（ビット）線２３０を選択する。アレイ２０５内のメモリセルのソース線にはソーススイッチ２３５が接続される。行線２１５はメモリセルの行のコントロールゲートに接続され、列線２３０はソース／ドレイン拡散に接続される。
【００１０】
読み出し作業の間、選択された行および列線は、アドレス指定されたメモリセルのための電圧の特定のセットまで加圧される。これらの電圧は行および列アドレスデコーダ２１０および２２５を通じて印加され、フラッシュメモリコントローラ１４０によって制御されてよい。アドレス指定されたメモリセルを通った電流はセンス増幅器２５０に提供され、アドレス指定されたセル（単数または複数）から読み出されたデータビットはバッファに提供され、そこでそれらはデータレジスタ２４０によって読み込まれる。データレジスタ２４０は、１つ以上の線２６０を通じてフラッシュメモリコントローラ１４０からの読み出しデータ／フラッシュメモリコントローラ１４０への書き込みデータを提供する。
【００１１】
プログラミングの間、選択された列線の電圧は、データレジスタ２４０によって受け取られ、書き込みバッファ２４５内に一時的に記憶される受信データに基づき設定される。プログラムの読み出しおよび消去作業は制御論理２６５によって制御／ステータスバス２７０上の信号に応答して制御される。制御論理２６５はデータレジスタ２４０から、データのチャンクの全ビットがうまくプログラムされたことがいつベリファイされたのかを示す１つ以上の信号も受け取る。
２０５において、メモリセルアレイが示されている。アレイはワード線（例えば、水平ワード線）およびビット線（例えば、垂直ビット線）の格子として構築されている。「水平」および「垂直」という用語が本願明細書において用いられるが、これらの用語は相対的なものであり、単に、メモリセルアレイを形成する例示的な格子を記述するにすぎない。
【００１２】
作業時、各垂直ビット線は１つのセルのソースをその垂直に隣接するセルのドレインに接続する。各水平ワード線は、例えば読み出し作業または同様のものの間に同時にアクセスされるべきすべてのセルのコントロールゲートを接続する。このように、各ワード線はセルのコントロールゲートをその左右の隣接するセルのコントロールゲートに接続する。アレイは、消去のための基本単位として用いられるブロックに分割されてよい。各ブロックは、例えば、各ページが１本のワード線に対応する６４個のページを内包してよい。ページは通例、プログラミングおよび読み出しのために用いられる基本単位である。ページ／ワード線は、例えば、情報を記憶するための６４Ｋのセル、およびオーバーヘッド（例えば、誤り訂正符号のパリティビット）を記憶するためのいくらかの追加のセルを内包してよい。
【００１３】
メモリセルのフローティングゲート上の電荷の量は、メモリセルを通じた伝導を制御する。メモリセルのデータビット値を読み出すために、そのソースおよびドレイン間に電圧が印加され、同時にそのコントロールゲートに電圧が固定電圧で印加される。セル内に記憶されているデータは、セルが電流を伝導し始める、セルのコントロールゲートに印加される電圧に基づき確認される。
【００１４】
図３Ａは、単一のビットメモリセル３５０の例である。メモリセル３５０は、ｐ形基板等の、ドープされた基板３５７内に形成されたソース３５３およびドレイン３５５を含む。コントロールゲート３６０およびフローティングゲート３６３がインターポリ酸化物３６５内に封入されている。フローティングゲート３６３はトンネル酸化膜３６７によってソース３５３、ドレイン３５５、および基板３５７から隔離されている。
【００１５】
プログラミング作業の際には、フラッシュメモリコントローラ１４０の制御を受ける電圧がメモリセル３５０に印加され、そのため、トンネル酸化膜３６７を通じて電荷がフローティングゲート３６３に置かれるかまたはそこから除去される。読み出し作業の間は、ソース３５３およびドレイン３５５間に電圧が印加され、同時に、フローティングゲート３６３にさらなる電圧が印加される。フローティングゲート３６３がしきい値電圧に達すると、ソース３５３とドレイン３５５との間に電流が流れる。電流が流れる電圧はフローティングゲート３６３上の電荷に依存する。フローティングゲート３６３上の電荷が、ひいては、メモリセル３５０内に記憶されている論理データビットに対応する。この構造は、セル構造内に離散ビットを記憶するために多数の互いに異なる電荷レベルが用いられるマルチビットセルに用いられてもよい。
【００１６】
図３Ｂは、メモリセルアレイ２０５の複数のフローティングゲートメモリセルを示す。アレイ２０５内で互いに隣接するメモリセルは互いに電場を及ぼし合う。このため、メモリセルは、メモリセル同士の間の破線の矢印によって示されるように、互いにクロスカップリングする。例えば、図３Ｂのメモリセル３０５は隣接するメモリセル３１０〜３４５とクロスカップリングしてよい。クロスカップリング補償はメモリセル３０５からのデータの読み出しに関して説明されるが、クロスカップリング補償は、アレイ２０５の各メモリセルを読み出すために用いられてよい。
【００１７】
クロスカップリング係数は、アドレス指定されたセルの読み出し電圧に対して誘起される電圧シフトを、アドレス指定されたセルがそのプログラミング作業を終えた後の隣接するセルのしきい値電圧の変化の関数として求める。従って、アドレス指定されたセルと隣接するセルとの間の実際のクロスカップリング係数を測定するために、隣接するセルの電圧しきい値を変化させてよく、結果として生じる、アドレス指定されたセルのしきい値電圧の変化が測定されてよい。しかし、このアプローチは、クロスカップリング係数のオンライン推定には適さない場合がある。というのも、隣接するセルの電圧しきい値を変化させることが隣接するセル内に記憶されている情報を損なうからである（この情報はセルの電圧しきい値によって表されるため）。
【００１８】
本願明細書において開示される方法および装置は、アドレス指定されたセルおよびその隣接するセルのクロスカップリング係数のオンライン推定を利用する。オンライン推定は、隣接するセルのフローティングゲートとアドレス指定されたセルのフローティングゲートとの間のクロスカップリング係数が隣接するセルのコントロールゲートとアドレス指定されたセルのフローティングゲートとの間のクロスカップリング係数と高い相関性があるという観察に基づく。これは、セルのコントロールゲートおよびフローティングゲートが極近接しているためである。この観察に基づけば、コントロールゲートとフローティングゲート間のクロスカップリング係数の推定値がフローティングゲート間のクロスカップリング係数のための推定値の役割を果たすことができる。クロスカップリング係数の推定値が、隣接するセル内に記憶されている情報を損なわない非破壊的な方法で得られてよい。この推定値は、隣接するセルのコントロールゲートに印加される電圧を、そのフローティングゲート内に蓄えられている電荷に影響を及ぼすことなく（すなわち、そのしきい値電圧を変化させることなく）変化させることに基づく。図４に、図３Ｂと関連して１つの実施形態が示されている。
【００１９】
図３Ｂを参照すると、メモリセルアレイ２０５のメモリセル３０５が、図２に示される回路網を用いてアドレス指定されるべきものとなっている。図４の４０５において、コントローラ１４０を用いてデコーダ２１０および２２５を制御し、アドレス指定されたメモリセルに隣接するメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加する。４１０において、アドレス指定されたメモリセルのしきい値電圧が２つの異なる印加電圧において測定される。４１５において、測定されたしきい値電圧のうちの少なくとも２つが、アドレス指定されたメモリセル内に記憶されているデータに対応する１つ以上のビット値に変換される。１つの実施形態では、コントローラ１４０は、アドレス指定されたメモリセルがあるメモリダイの外部に配置され、測定されたしきい値のうちの少なくとも２つをメモリダイの外部で１つ以上のビット値に変換する。４２０において、ビット値はメモリシステムのホストに提供される。ビット値は、ホストシステムにアクセス可能であるバッファに提供されてよく、かつ／またはホストシステムによる即時利用のためにデータバスに沿って直接伝送されてよい。プロセスは、推定をベリファイするため、かつ／またはアドレス指定されたメモリセルの実際のしきい値電圧のより良い推定を達成するために、再度または必要に応じて別の時に繰り返すことができる。１つの実施形態では、少なくとも２つの測定しきい値電圧をすべて用いて、ビット値のただ１つのセットを総合して生成する。
【００２０】
図３Ｂでは、アドレス指定されたメモリセル３０５に隣接するとともにアドレス指定されたメモリセル３０５と電場を及ぼし合うメモリセルとしてメモリセル３１０〜３４５がある。図４の４０５および４１０において示される作業は、各メモリセル３１０〜３４５に関連して適用されてよい。代替的に、メモリセル３１０〜３４５のうちの１つ以上が、４０５および４１０において示される作業の適用のために選択されてもよい。例えば、アドレス指定されたメモリセル３０５に対して最も影響のあるクロスカップリング効果を有することが分かっている１つ以上の隣接するメモリセルが作業の適用のために選択されてよい。この目的のために、選択は、メモリ記憶システム１０５の製作中に行われるクロスカップリングの測定に基づいてよい。加えてまたは代替的に、選択は、フラッシュメモリ１３５の特定のアーキテクチャに共通の周知のクロスカップリング効果に基づいてもよい。
【００２１】
他の選択基準が用いられてもよい。図４には、アドレス指定されたメモリセルと、アドレス指定されたメモリセルのワード線に隣接するワード線内に配置される近隣のメモリセルとの間のクロスカップリング係数を推定するための作業の１つのセットが示されている。アドレス指定されたメモリセルはセル３０５であると仮定すると、その場合、作業は、メモリセル３１０、３１５または３２０とのクロスカップリング係数を推定するために用いることができる。しかし、それは、アドレス指定されたメモリセルと同じワード線上に配置されるセル３２５または３４５とのクロスカップリング係数の推定に必ずしも適用できるとは限らない。この理由は、既存のメモリアレイ構造における電圧は、隣接するセル３４５のコントロールゲート上およびアドレス指定されたセル３０５のコントロールゲート上に独立して印加することができないためである。というのも、これらの２つのセルのコントロールゲートは共通のワード線を通じて接続されているからである。
【００２２】
４１０において示される作業は多数の異なる様式で実装されてよい。例えば、アドレス指定されたメモリセルのコントロールゲート上の電圧は、そのソースおよびドレイン間に所与の電圧をかけた状態で、細かいステップで増加させてもよいしあるいは連続的に増やしてもよい。このようにコントロールゲート上の電圧が変更されると、アドレス指定されたメモリセルを通じて流れる電流が検知される。アドレス指定されたメモリセルを通じた電流が所定のレベルに達するときの、アドレス指定されたメモリセルのコントロールゲート上の電圧が、隣接するメモリセルに印加されている電圧レベルにおける、アドレス指定されたメモリセルについてのしきい値電圧となる。
【００２３】
読み出しプロセスは、アドレス指定されたメモリセル、および隣接するメモリセルのうちの１つ以上がユーザデータを包含するリアルタイムプロセスである場合がある。それ故、アドレス指定されたメモリセルが読み出される際には、隣接するメモリセル内に記憶されているデータに対する改変を防ぐことが望まれてよい。このような場合には、読み出しプロセスの間、隣接するセルに印加される電圧レベルはコントロールゲートに印加され、隣接するメモリセルのフローティングゲートには印加されず、電圧レベルは、隣接するメモリセル内に記憶されているデータを乱さない範囲に限ることができる。
【００２４】
メモリセルの対の間の特定のクロスカップリング係数はオンラインで算出されてもよいしまたはオフラインで算出されてもよい。オンラインプロセスでは、メモリセルの対の間のクロスカップリング係数は、実質的にメモリセルがアドレス指定される度にフラッシュメモリコントローラ１４０によって算出される。オフラインプロセスでは、クロスカップリング係数がフラッシュメモリコントローラ１４０によって算出される頻度はより少なくてもよいしまたは１度だけであってもよい。いずれの場合でも、クロスカップリング係数はフラッシュメモリコントローラ１４０によってメモリシステム１０５内にローカル（一時的にまたは永久的）に記憶されてよい。係数は記憶される前に圧縮されてよい。
明解にするために、この方法を説明するために用いられるモデルは、ターゲットセルに対する１つの隣接するセルの効果のみを考慮する。しかし、このモデルは複数の隣接セルに外挿されてよい。
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
１つ以上の隣接するメモリセルとのクロスカップリング効果の存在下におけるアドレス指定されたセルのしきい値を測定する代替的かつ／または補助的な方法が用いられてもよい。図５および６に、１つの方法が示されている。この実施例では、５０５において、フラッシュメモリコントローラ１４０を用いてフラッシュメモリ１３５の種々の構成要素を制御し、第１のワード線上のメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加する。第１のワード線上のメモリセルは、第２のワード線上のアドレス指定されるべきメモリセルに隣接する。５１０において、第２のワード線上のメモリセルのしきい値電圧が、少なくとも２つの異なる電圧レベルの各々において測定される。５１５において、第１のワード線上のメモリセルの、第２のワード線上のメモリセルに対する平均クロスカップリング係数が算出される。ここで、平均クロスカップリング係数は、第１のワード線に印加される２つの異なる電圧レベルにおける第２のワード線の読み出し値の差の平均の関数として計算されてよい。代替的に、平均クロスカップリング係数は、例えば特定のフラッシュメモリ技術の定性測定に基づき、あるいは製造中にフラッシュメモリダイ毎、ブロック毎もしくはワード線毎、またはセルの任意の群毎に、オフラインで計算し、記憶することができる。平均クロスカップリング係数についてなされるようなこうしたオフラインのクロスカップリング推定は、セル毎の特定のクロスカップリング係数の推定値を用いる場合には、特定のセル毎のクロスカップリング係数群を記憶するために必要とされる高い記憶要求の故に、経費が非常に高くなる場合がある。従って、セル毎の特定のクロスカップリング係数のためには、オンライン推定が、必須ではないものの望ましい。５２０において、第２のワード線上のアドレス指定されたメモリセルの読み出し作業が実行されると、第２のワード線の隣接するメモリセルに対する特定のクロスカップリング係数が算出される。ここで、特定のクロスカップリング係数は、２つの異なる電圧レベルにおけるアドレス指定されたセルの読み出し値の差の関数として計算されてよい。
【００３０】
次に、図６に示されるように、特定のクロスカップリング係数を平均クロスカップリング係数と比較する１つ以上の作業がコントローラ１４０によって実行されてよい。６０５において、特定のクロスカップリング係数と平均クロスカップリング係数との差の大きさは第１の値以下であるかどうかの判定が行われる。この差が第１の値以下であれば、６１０において補正ファクタは必要なく、６１２において、アドレス指定されたメモリセル内のビット値は、ビット値が６１４においてホストシステムに送られる前に算出されてよい。その差が第１の値よりも大きければ、６１５において、特定のクロスカップリング係数と平均クロスカップリング係数との差が第１の値と第２の値との間にあるかどうかの判定が行われる。差の大きさが第１の値と第２の値との間にあれば、６２０において、特定のクロスカップリング係数に第１の補正ファクタ等の第１の計算規則が適用される。６１２において、コントローラ１４０によって、補正されたクロスカップリング係数が用いられ、アドレス指定されたメモリセル内のビット値を、ビット値が６１４においてホストシステムに送られる前に算出する。差の大きさが第１の値と第２の値との間になければ、６２５において、特定のクロスカップリング係数と平均クロスカップリング係数との差の大きさが第２の値と第３の値との間にあるかどうかの判定が行われる。そうであれば、６３０において、特定のクロスカップリング係数に第２の補正ファクタ等の第２の計算規則が適用される。６１２において、補正された特定のクロスカップリング係数が用いられ、アドレス指定されたメモリセル内のビット値を、ビット値が６１４においてホストシステムに送られる前に算出する。
【００３１】
特定のクロスカップリング係数と平均クロスカップリング係数との差の大きさが第３の値よりも大きければ、６３０において、特定のクロスカップリング係数に第３の補正ファクタ等の第３の計算規則が適用されてよい。６１２において、補正されたクロスカップリング係数が用いられ、アドレス指定されたメモリセル内のビット値を、６１４においてホストシステムに送る前に算出する。一般的に、特定の電圧差と平均電圧差との差が増すほど、特定のセルはその隣接するセルとより高いクロスカップリングを有することを示し、従って、その読み出し電圧のクロスカップリングにより誘起されたシフトを補償するために、その読み出ししきい値電圧により大きい補正ファクタが適用されなければならない。それ故、１つの実施形態では、第１、第２および第３の計算規則はそれぞれ、特定のクロスカップリング係数に適用されるより大きい補正ファクタとなってよい。代替的に、差が、特定のクロスカップリング係数および平均クロスカップリング係数のいずれかまたは両方を正しく算出できなかったことを示す大きさを越えるかどうかを判定するためにさらなる比較が行われてよい。第３の大きさを越える場合にはハードウェア障害が示されてよく、６３７において中止作業が実行されてよい。障害の場合には、大容量記憶システム１０５の運用に対する適切な処置が実行されてよい。例えば、影響を受けたセルはシステムの論理アドレステーブル内で、破損していると標識されてよい。
【００３２】
この場合も先と同様に、クロスカップリング係数の計算はコントローラ１４０によってオンラインまたはオフライン算出プロセスにおいて実行されてよい。その結果得られる算出されたクロスカップリング係数は、対応するアドレス指定されたセルの読み出しの間の利用のためにメモリシステム１０５内に記憶されてよい。メモリセルの対についてのクロスカップリング係数はオンラインまたはオフラインプロセスにおいて算出され、それぞれのメモリセルがアドレス指定されるたびに利用するためにメモリ１０５内に記憶されてよい。１つの実施形態では、平均クロスカップリング係数はオフラインで計算され（それらは係数が少数である故に記憶要求が小さいため）、特定のセル毎のクロスカップリング係数は、読み出しの間、読み出されるセルのしきい値電圧を推定するためにオンラインで計算され、用いられる（かくして、セル毎の係数を記憶する必要を回避する）。加えてまたは代替的に、メモリシステム１０５内に記憶されているクロスカップリング係数は、選択された基準に基づき更新されてよい。例えば、メモリセルの多数の読み出しの後、隣接するメモリセルへの書き込み作業の後、および／またはアドレス指定されたメモリセルに関連付けられるクロスカップリング係数に影響を及ぼす同様の作業の後に更新が行われてよい。その後、更新されたクロスカップリング係数は、対応するアドレス指定されたメモリセル内に記憶されているビット値を算出するために用いられてよい。
【００３３】
【００３４】
前述したクロスカップリング係数の作業は、セル当たり複数ビット（ＭＢＣ）のメモリセル構造からビット値を得るために用いられてもよい。ＭＢＣ構造は、メモリセル内に記憶されているビット値を特定するために複数のしきい値を用いる。例えば、第１のしきい値はビット値００に対応してよい。第２のしきい値はビット値０１に対応してよい。第３のしきい値はビット値１０に対応してよい。第４のしきい値はビット値１１に対応してよい。所望の場合には、アドレス指定されたメモリセルの複数のビット値状態に対する、隣接するメモリセルの複数のビット値状態のクロスカップリング効果に対応するクロスカップリング係数が算出されてよい。Ｎ個のレベルを有するアドレス指定されたセルを読み出す場合には、アドレス指定されたセルに少なくともＮ−１個の読み出し電圧が印加されてよい。
【００３５】
アドレス指定されたセルと１つ以上の隣接するセルとの間のクロスカップリングが処理されてよい別の例が図７および８に関連して示されている。図８を参照すると、アレイ２０５は複数のメモリセルを含む。領域８０５内のメモリセルは第１および第２のワード線８１０および８１５上にそれぞれ配置されてよい。同様に、領域８２０内のメモリセルは第３および第４のワード線８２５および８３０上にそれぞれ配置されてよい。領域８０５のメモリセル間のクロスカップリングは、図３に示されているクロスカップリングの矢印に対応してよいが、図８は、別個のワード線８１０および８１５上で互いにすぐ隣接するメモリセル間のクロスカップリングのみを示している。同様に、図８には、別個のワード線８２５および８３０上で互いにすぐ隣接するメモリセル間のクロスカップリングのみが示されている。
【００３６】
領域８０５内のメモリセルとアレイ２０５の領域８２０内のメモリセルとの間には種々の幾何学的関係が存在する。例えば、メモリ領域８０５のメモリセル８３５および８４０は、メモリ領域８２０のメモリセル８４５および８５０と同じ相対位置をメモリセルアレイ２０５内で互いの間に有する。同様に、領域８０５のメモリセル８５５および８６０は、メモリセル８６５および８７０と同じ相対位置をメモリセルアレイ２０５内で有する。場合によっては、アドレス指定されたセルはフラッシュメモリアレイの同じワード線上にあってよい一方で、別の場合では、アドレス指定されたセルは異なるワード線上にあってよい。
【００３７】
図８の幾何学的関係は、図７に示される作業において利用される。７０５において示されるように、メモリセルアレイ２０５の第１の領域８０５内に配置されたアドレス指定されたセルおよび隣接するセルの対の間の第１のクロスカップリング係数が算出される。７１０において、メモリセルアレイ２０５の第２の領域８２０内に配置されたアドレス指定されたセルおよび隣接するセルの対の間の第２のクロスカップリング係数が算出される。ここで、第１の領域８０５内のアドレス指定されたセルと隣接するセルとの間の相対位置は第２の領域８２０内のアドレス指定されたセルおよび隣接するセルと同じ相対位置を有する。第１の領域８０５内に配置されたアドレス指定されたセル内のビット値は７１５において隣接するセルに対する第１のクロスカップリング係数を用いて求められる。第２の領域８２０内に配置されたアドレス指定されたセル内のビット値は７２５において第２のクロスカップリング係数を用いて求められる。ここで、第２のクロスカップリング係数は、第１のクロスカップリング係数とは異なる値を有する。
【００３８】
【００３９】
図４〜７において開示されている作業は、フラッシュメモリコントローラ１４０による、バス１４５を通じて提供される電気信号を用いた、フラッシュメモリ１３５の種々の構成要素の操作を通して遂行されてよい。この操作はフラッシュメモリコントローラ１４０によるコードの実行に基づくものであってよい。ここで、コードはメモリ１２５内に記憶されている。加えてまたは代替的に、操作は、フラッシュメモリコントローラ１４０内に実装されるステートマシンに基づくものであってよい。同様に、算出作業はフラッシュメモリコントローラ１４０によって、バス１４５を通じて提供される論理データおよび／またはアナログ信号に基づき実行されてよい。このように、作業の各々は自動的に実行される。
【００４０】
他の実施形態では、平均クロスカップリング係数およびアドレス指定されたセルについての特定のクロスカップリング係数を求めるために用いられる測定は、異なる時に行われてよい。同様に、アドレス指定されたセルについての平均クロスカップリング係数を求めるために実際の測定を行うのではなく、アレイのための設計パラメータに基づき理論的算出が行われてよく、平均クロスカップリングを測定する代わりにその理論的基準値または既定値が用いられてよい。さらに他の実施例では、実際のアドレス指定されたセルがあるアレイとは全く異なるセルのアレイ内の既定または「ダミー」のアドレス指定されたセル上の測定結果を用いて平均クロスカップリング係数が求められてよい。加えて、特定の係数の算出は完全に省かれてよく、既知の条件（例えば、隣接するセルのコントロールゲートに２つの既知の電圧を印加する）の下における２度の（または２度を越える）読み出し作業を遂行する場合の、アレイ内のセルについての平均しきい値電圧差を表す基準または既定電圧差が、既知の条件の下における２度の（または２度を越える）読み出し作業を遂行することによってオンラインで測定されてよい特定の電圧差と併せて用いられてよい。基準電圧差は、アドレス指定されたメモリセルと同じアレイ上の実際の測定値によって求められてもよいし、アドレス指定されたメモリセルのものとは異なるアレイ上の実際の測定値によって求められてもよいし、または理論的算出を通じて求められてもよい。
【００４１】
本発明の種々の実施形態が記載されているが、さらに多くの実施形態および実施例が本発明の範囲内で可能であることは当業者には明らかである。従って、本発明は、添付の特許請求の範囲およびそれらの等価物に鑑みる以外には、限定されてはならない。
【特許請求の範囲】
【請求項１】
メモリシステムのメモリダイ内のアドレス指定されたメモリセルを読み出す方法であって、
メモリセルアレイ内のメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加するステップであって、前記メモリセルが前記アドレス指定されたメモリセルに隣接するとともに前記アドレス指定されたメモリセルと電場を及ぼし合うステップと、
少なくとも２つの異なる印加電圧レベルの各々において、前記アドレス指定されたメモリセルのしきい値電圧を測定するステップと、
前記アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも２つを１つ以上のビット値に変換するステップであって、前記変換するステップが前記メモリダイの外部でなされるステップと、
１つ以上のビット値を前記メモリシステムのホストに提供するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記変換するステップは、
前記アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも２つを前記アドレス指定されたメモリセルの調整されたしきい値電圧に変換することと、
調整されたしきい値電圧を１つ以上のビット値に変換することと、
を含む方法。
【請求項３】
請求項１記載の方法において、
隣接したメモリセルは、少なくとも２つの異なる電圧レベルを印加する間、実質的に不変のままであるしきい値電圧を有する方法。
【請求項４】
請求項１記載の方法において、
少なくとも２つの異なる電圧レベルを印加する間、隣接したメモリセル内に１つ以上のデータビットを記憶するステップをさらに含む方法。
【請求項５】
請求項２記載の方法において、
前記アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも２つをアドレス指定されたメモリセルの調整されたしきい値電圧値に変換することは、
２つの異なる印加電圧レベルにおける測定されたしきい値電圧の差を算出することと、
その差を用いて、前記アドレス指定されたメモリセルの調整されたしきい値電圧値を算出することと、
を含む方法。
【請求項６】
請求項５記載の方法において、
クロスカップリング係数を算出するステップをさらに含み、
前記アドレス指定されたメモリセルの調整されたしきい値電圧値を算出することは、クロスカップリング係数も用いる方法。
【請求項７】
請求項１記載の方法において、
前記変換するステップは、
前記メモリセルアレイの複数のメモリセルの各々についてのクロスカップリング係数を算出することであって、所与のメモリセルについてのクロスカップリング係数が、所与のセルに隣接するとともに所与のセルと電場を及ぼし合うメモリセルに印加される２つの異なる電圧レベルにおいて測定された、所与のメモリセルのしきい値電圧の差に対応することと、
前記メモリセルアレイの複数のメモリセルの測定されたクロスカップリング係数を用いて前記メモリセルアレイの複数のメモリセルについての平均クロスカップリング係数を求めることと、
前記アドレス指定されたメモリセルについて、前記アドレス指定されたセルに隣接するとともに前記アドレス指定されたセルと電場を及ぼし合うメモリセルに印加される２つの異なる電圧レベルにおいて測定されたしきい値電圧の差に対応する特定のクロスカップリング係数を算出することと、
補正ファクタを求めるべく平均クロスカップリング係数および特定のクロスカップリング係数を比較することと、
補正ファクタを用いて１つ以上のビット値を生成することと、
を含む方法。
【請求項８】
メモリシステムのメモリダイ内のアドレス指定されたメモリセルを読み出す方法であって、
メモリセルアレイの複数のターゲットメモリセルについての基準電圧差を求めるステップと、
前記アドレス指定されたメモリセルと電場を及ぼし合う隣接するメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加するステップと、
少なくとも２つの異なる印加電圧レベルの各々において、前記アドレス指定されたメモリセルのしきい値電圧を測定するステップと、
前記隣接するメモリセルに印加される異なる電圧レベルのうちの２つにおいて測定された前記アドレス指定されたメモリセルのしきい値電圧の特定の電圧差を算出するステップと、
その特定の電圧差を用いて、前記アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも１つを１つ以上のビット値に変換するステップであって、前記変換するステップが特定の電圧差と基準電圧差との差に依存するステップと、
１つ以上のビット値を前記メモリシステムのホストシステムに提供するステップと、
を含む方法。
【請求項９】
請求項８記載の方法において、
前記変換するステップは、特定の電圧差と基準電圧差との差が第１の大きさよりも大きいが第２の大きさ未満である場合には、第１の計算規則を用い、特定の電圧差と基準電圧差との差が第２の大きさよりも大きい場合には、第１の計算規則とは異なる第２の計算規則を用いることを含む方法。
【請求項１０】
メモリシステムを運用する方法であって、
第１のメモリセルの、第２のメモリセルに対するクロスカップリング効果を示す第１のクロスカップリング係数を算出するステップであって、前記第１のメモリセルがメモリセルアレイ内で前記第２のメモリセルに隣接するとともに前記第２のメモリセルと電場を及ぼし合うステップと、
前記第２のメモリセルのしきい値電圧を測定するステップと、
第３のメモリセルの、第４のメモリセルに対するクロスカップリング効果を示す第２のクロスカップリング係数を算出するステップであって、前記第３のメモリセルがメモリセルアレイ内で前記第４のメモリセルに隣接するとともに前記第４のメモリセルと電場を及ぼし合い、第２のクロスカップリング係数は第１のクロスカップリング係数とは異なるステップと、
前記第４のメモリセルのしきい値電圧を測定するステップと、
第１のクロスカップリング係数を用いて、前記第２のメモリセルの測定されたしきい値を、前記第２のメモリセル内に記憶されている１つ以上のビット値に変換するステップと、
第２のクロスカップリング係数を用いて、前記第４のメモリセルの測定されたしきい値を、前記第４のメモリセル内に記憶されている１つ以上のビット値に変換するステップと、
前記第２および第４のメモリセルの１つ以上のビット値を前記メモリシステムのホストに提供するステップと、を含み、
前記第１および第２のメモリセルは、前記第３および第４のメモリセルの、メモリセルアレイ内の相対的幾何学的位置と同じである、メモリセルアレイ内の相対的幾何学的位置を有する方法。
【請求項１１】
請求項１０記載の方法において、
前記第２および第４のメモリセルは、前記メモリセルアレイ内で同じワード線上に配置される方法。
【請求項１２】
請求項１０記載の方法において、
前記メモリセルアレイ内の隣接するメモリセルについての複数の特定のクロスカップリング係数値を算出するステップと、
係数値の圧縮セットを提供するべく複数のクロスカップリング係数値を圧縮するステップと、
係数値の圧縮セットを前記メモリシステム内に記憶するステップと、
をさらに含む方法。
【請求項１３】
請求項１０記載の方法において、
前記第１のクロスカップリング係数を算出するステップは、
前記第１のメモリセルのコントロールゲートに第１の電圧レベルを印加しつつ前記第２のメモリセルのしきい値電圧の第１の読み出し値を取ることと、
前記第１のメモリセルのコントロールゲートに第２の電圧レベルを印加しつつ前記第２のメモリセルのしきい値電圧の第２の読み出し値を取ることと、
前記第２のメモリセルの第１および第２のしきい値電圧の読み出し値のうちの少なくとも１つを用いて、第１のクロスカップリング係数を算出することと、
を含む方法。
【請求項１４】
請求項１３記載の方法において、
前記第１のクロスカップリング係数を算出するステップは、
前記第２のメモリセルの第１および第２のしきい値電圧の読み出し値の差の値を算出することと、
その差の値を用いて、第１のクロスカップリング係数を算出することと、
を含む方法。
【請求項１５】
請求項１３記載の方法において、
前記第１のメモリセルは、前記第１のメモリセルのコントロールゲートへ第１および第２の電圧レベルを印加する間、実質的に不変のままであるしきい値電圧を有する方法。
【請求項１６】
メモリシステムであって、
コントロールゲートをそれぞれ含む行および列状に編成されるメモリセルアレイと、
前記メモリセルアレイの１つ以上の行を選択するように適合されるワード線デコーダと、
前記メモリセルアレイの１つ以上の列を選択するように適合される列デコーダと、
前記列デコーダと通信し、前記メモリセルアレイの選択されたメモリセルを通る電流の流れを検出する検知回路と、
前記ワード線デコーダ、前記列デコーダ、および前記検知回路と通信するプロセッサと、を備え、
前記ワード線デコーダおよび前記列デコーダは、選択されたメモリセルを読み出すために前記メモリセルアレイの電気線を加圧し、
前記プロセッサ、前記ワード線デコーダ、前記列デコーダ、および前記検知回路は、
前記メモリセルアレイ内のメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加することであって、前記メモリセルがアドレス指定されたメモリセルに隣接するとともにアドレス指定されたメモリセルと電場を及ぼし合うことと、
少なくとも２つの異なる印加電圧レベルの各々における前記アドレス指定されたメモリセルのしきい値電圧を測定することと、
少なくとも、測定されたしきい値電圧のうちの１つおよび印加電圧レベルのうちの２つを、前記アドレス指定されたセル内に記憶されている１つ以上のビット値に変換することと、
１つ以上のビット値を前記メモリシステムのホストに提供することと、を含む作業を協働して実行するシステム。
【請求項１７】
請求項１６記載のシステムにおいて、
隣接したメモリセルは、少なくとも２つの異なる電圧レベルを印加する間、実質的に不変のままであるしきい値電圧を有するシステム。
【請求項１８】
請求項１６記載のシステムにおいて、
前記メモリセルアレイのメモリセルは、セル当たり複数ビットのメモリセルを含むシステム。
【請求項１９】
請求項１８記載のシステムにおいて、
前記メモリセルアレイの各メモリセルは、Ｎ個のビットを記憶し、
前記アドレス指定されたメモリセルのしきい値電圧を測定する作業は、前記メモリセルアレイ内のアドレス指定されたメモリセルのコントロールゲートに少なくとも２N −１個の電圧レベルを印加することを含むシステム。
【請求項２０】
メモリシステムであって、
コントロールゲートをそれぞれ含む行および列状に編成されるメモリセルアレイと、
前記メモリセルアレイの１つ以上の行を選択するように適合されるワード線デコーダと、
前記メモリセルアレイの１つ以上の列を選択するように適合される列デコーダと、
前記列デコーダと通信し、前記メモリセルアレイのメモリセルを通る電流の流れを検出する検知回路と、
前記ワード線デコーダ、前記列デコーダ、および前記検知回路と通信するプロセッサと、を備え、
前記ワード線デコーダおよび前記列デコーダは、選択されたメモリセルを読み出し、かつプログラムするために前記メモリセルアレイの電気線を加圧し、
前記プロセッサ、前記ワード線デコーダ、前記列デコーダ、および前記検知回路は、
第１のメモリセルの、第２のメモリセルに対するクロスカップリング効果を示す第１のクロスカップリング係数を算出することであって、前記第１のメモリセルが前記メモリセルアレイ内の第２のメモリセルに隣接するとともに第２のメモリセルと電場を及ぼし合うことと、
前記第２のメモリセルのしきい値電圧を測定することと、
前記第１のクロスカップリング係数を用い、前記第２のメモリセルの測定されたしきい値電圧を１つ以上のビット値に変換することと、
第３のメモリセルの、第４のメモリセルに対するクロスカップリング効果を示す第２のクロスカップリング係数を算出することであって、前記第３のメモリセルが前記メモリセルアレイ内で第４のメモリセルに隣接するとともに第４のメモリセルと電場を及ぼし合い、第２のクロスカップリング係数は第１のクロスカップリング係数とは異なることと、
前記第４のメモリセルのしきい値電圧を測定することと、
第２のクロスカップリング係数を用いて、前記第４のメモリセルのしきい値電圧を１つ以上のビット値に変換することと、を含む作業を協働して実行するように構成され、
前記第１および第２のメモリセルは、前記第３および第４のメモリセルの、前記メモリセルアレイ内の相対的幾何学的位置と同じである、前記メモリセルアレイ内の相対的幾何学的位置を有するシステム。
【請求項２１】
請求項２０記載のシステムにおいて、
前記第２および第４のメモリセルは、前記メモリセルアレイ内で同じワード線上に配置されるシステム。
【請求項２２】
請求項２０記載のシステムにおいて、
前記プロセッサ、前記ワード線デコーダ、前記列デコーダ、および前記検知回路は、
前記メモリセルアレイ内の隣接したメモリセルについての複数のクロスカップリング係数値を算出することと、
係数値の圧縮セットを提供するべく複数のクロスカップリング係数値を圧縮することと、
係数値の圧縮セットを前記メモリシステム内に記憶することと、を含むさらなる作業を協働して実行するシステム。
【請求項１】
メモリシステムのメモリダイ内のアドレス指定されたメモリセルを読み出す方法であって、
メモリセルアレイ内のメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加するステップであって、前記メモリセルが前記アドレス指定されたメモリセルに隣接するとともに前記アドレス指定されたメモリセルと電場を及ぼし合うステップと、
少なくとも２つの異なる印加電圧レベルの各々において、前記アドレス指定されたメモリセルのしきい値電圧を測定するステップと、
前記アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも２つを１つ以上のビット値に変換するステップであって、前記変換するステップが前記メモリダイの外部でなされるステップと、
１つ以上のビット値を前記メモリシステムのホストに提供するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記変換するステップは、
前記アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも２つを前記アドレス指定されたメモリセルの調整されたしきい値電圧に変換することと、
調整されたしきい値電圧を１つ以上のビット値に変換することと、
を含む方法。
【請求項３】
請求項１記載の方法において、
隣接したメモリセルは、少なくとも２つの異なる電圧レベルを印加する間、実質的に不変のままであるしきい値電圧を有する方法。
【請求項４】
請求項１記載の方法において、
少なくとも２つの異なる電圧レベルを印加する間、隣接したメモリセル内に１つ以上のデータビットを記憶するステップをさらに含む方法。
【請求項５】
請求項２記載の方法において、
前記アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも２つをアドレス指定されたメモリセルの調整されたしきい値電圧値に変換することは、
２つの異なる印加電圧レベルにおける測定されたしきい値電圧の差を算出することと、
その差を用いて、前記アドレス指定されたメモリセルの調整されたしきい値電圧値を算出することと、
を含む方法。
【請求項６】
請求項５記載の方法において、
クロスカップリング係数を算出するステップをさらに含み、
前記アドレス指定されたメモリセルの調整されたしきい値電圧値を算出することは、クロスカップリング係数も用いる方法。
【請求項７】
請求項１記載の方法において、
前記変換するステップは、
前記メモリセルアレイの複数のメモリセルの各々についてのクロスカップリング係数を算出することであって、所与のメモリセルについてのクロスカップリング係数が、所与のセルに隣接するとともに所与のセルと電場を及ぼし合うメモリセルに印加される２つの異なる電圧レベルにおいて測定された、所与のメモリセルのしきい値電圧の差に対応することと、
前記メモリセルアレイの複数のメモリセルの測定されたクロスカップリング係数を用いて前記メモリセルアレイの複数のメモリセルについての平均クロスカップリング係数を求めることと、
前記アドレス指定されたメモリセルについて、前記アドレス指定されたセルに隣接するとともに前記アドレス指定されたセルと電場を及ぼし合うメモリセルに印加される２つの異なる電圧レベルにおいて測定されたしきい値電圧の差に対応する特定のクロスカップリング係数を算出することと、
補正ファクタを求めるべく平均クロスカップリング係数および特定のクロスカップリング係数を比較することと、
補正ファクタを用いて１つ以上のビット値を生成することと、
を含む方法。
【請求項８】
メモリシステムのメモリダイ内のアドレス指定されたメモリセルを読み出す方法であって、
メモリセルアレイの複数のターゲットメモリセルについての基準電圧差を求めるステップと、
前記アドレス指定されたメモリセルと電場を及ぼし合う隣接するメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加するステップと、
少なくとも２つの異なる印加電圧レベルの各々において、前記アドレス指定されたメモリセルのしきい値電圧を測定するステップと、
前記隣接するメモリセルに印加される異なる電圧レベルのうちの２つにおいて測定された前記アドレス指定されたメモリセルのしきい値電圧の特定の電圧差を算出するステップと、
その特定の電圧差を用いて、前記アドレス指定されたメモリセルの測定されたしきい値電圧のうちの少なくとも１つを１つ以上のビット値に変換するステップであって、前記変換するステップが特定の電圧差と基準電圧差との差に依存するステップと、
１つ以上のビット値を前記メモリシステムのホストシステムに提供するステップと、
を含む方法。
【請求項９】
請求項８記載の方法において、
前記変換するステップは、特定の電圧差と基準電圧差との差が第１の大きさよりも大きいが第２の大きさ未満である場合には、第１の計算規則を用い、特定の電圧差と基準電圧差との差が第２の大きさよりも大きい場合には、第１の計算規則とは異なる第２の計算規則を用いることを含む方法。
【請求項１０】
メモリシステムを運用する方法であって、
第１のメモリセルの、第２のメモリセルに対するクロスカップリング効果を示す第１のクロスカップリング係数を算出するステップであって、前記第１のメモリセルがメモリセルアレイ内で前記第２のメモリセルに隣接するとともに前記第２のメモリセルと電場を及ぼし合うステップと、
前記第２のメモリセルのしきい値電圧を測定するステップと、
第３のメモリセルの、第４のメモリセルに対するクロスカップリング効果を示す第２のクロスカップリング係数を算出するステップであって、前記第３のメモリセルがメモリセルアレイ内で前記第４のメモリセルに隣接するとともに前記第４のメモリセルと電場を及ぼし合い、第２のクロスカップリング係数は第１のクロスカップリング係数とは異なるステップと、
前記第４のメモリセルのしきい値電圧を測定するステップと、
第１のクロスカップリング係数を用いて、前記第２のメモリセルの測定されたしきい値を、前記第２のメモリセル内に記憶されている１つ以上のビット値に変換するステップと、
第２のクロスカップリング係数を用いて、前記第４のメモリセルの測定されたしきい値を、前記第４のメモリセル内に記憶されている１つ以上のビット値に変換するステップと、
前記第２および第４のメモリセルの１つ以上のビット値を前記メモリシステムのホストに提供するステップと、を含み、
前記第１および第２のメモリセルは、前記第３および第４のメモリセルの、メモリセルアレイ内の相対的幾何学的位置と同じである、メモリセルアレイ内の相対的幾何学的位置を有する方法。
【請求項１１】
請求項１０記載の方法において、
前記第２および第４のメモリセルは、前記メモリセルアレイ内で同じワード線上に配置される方法。
【請求項１２】
請求項１０記載の方法において、
前記メモリセルアレイ内の隣接するメモリセルについての複数の特定のクロスカップリング係数値を算出するステップと、
係数値の圧縮セットを提供するべく複数のクロスカップリング係数値を圧縮するステップと、
係数値の圧縮セットを前記メモリシステム内に記憶するステップと、
をさらに含む方法。
【請求項１３】
請求項１０記載の方法において、
前記第１のクロスカップリング係数を算出するステップは、
前記第１のメモリセルのコントロールゲートに第１の電圧レベルを印加しつつ前記第２のメモリセルのしきい値電圧の第１の読み出し値を取ることと、
前記第１のメモリセルのコントロールゲートに第２の電圧レベルを印加しつつ前記第２のメモリセルのしきい値電圧の第２の読み出し値を取ることと、
前記第２のメモリセルの第１および第２のしきい値電圧の読み出し値のうちの少なくとも１つを用いて、第１のクロスカップリング係数を算出することと、
を含む方法。
【請求項１４】
請求項１３記載の方法において、
前記第１のクロスカップリング係数を算出するステップは、
前記第２のメモリセルの第１および第２のしきい値電圧の読み出し値の差の値を算出することと、
その差の値を用いて、第１のクロスカップリング係数を算出することと、
を含む方法。
【請求項１５】
請求項１３記載の方法において、
前記第１のメモリセルは、前記第１のメモリセルのコントロールゲートへ第１および第２の電圧レベルを印加する間、実質的に不変のままであるしきい値電圧を有する方法。
【請求項１６】
メモリシステムであって、
コントロールゲートをそれぞれ含む行および列状に編成されるメモリセルアレイと、
前記メモリセルアレイの１つ以上の行を選択するように適合されるワード線デコーダと、
前記メモリセルアレイの１つ以上の列を選択するように適合される列デコーダと、
前記列デコーダと通信し、前記メモリセルアレイの選択されたメモリセルを通る電流の流れを検出する検知回路と、
前記ワード線デコーダ、前記列デコーダ、および前記検知回路と通信するプロセッサと、を備え、
前記ワード線デコーダおよび前記列デコーダは、選択されたメモリセルを読み出すために前記メモリセルアレイの電気線を加圧し、
前記プロセッサ、前記ワード線デコーダ、前記列デコーダ、および前記検知回路は、
前記メモリセルアレイ内のメモリセルのコントロールゲートに少なくとも２つの異なる電圧レベルを印加することであって、前記メモリセルがアドレス指定されたメモリセルに隣接するとともにアドレス指定されたメモリセルと電場を及ぼし合うことと、
少なくとも２つの異なる印加電圧レベルの各々における前記アドレス指定されたメモリセルのしきい値電圧を測定することと、
少なくとも、測定されたしきい値電圧のうちの１つおよび印加電圧レベルのうちの２つを、前記アドレス指定されたセル内に記憶されている１つ以上のビット値に変換することと、
１つ以上のビット値を前記メモリシステムのホストに提供することと、を含む作業を協働して実行するシステム。
【請求項１７】
請求項１６記載のシステムにおいて、
隣接したメモリセルは、少なくとも２つの異なる電圧レベルを印加する間、実質的に不変のままであるしきい値電圧を有するシステム。
【請求項１８】
請求項１６記載のシステムにおいて、
前記メモリセルアレイのメモリセルは、セル当たり複数ビットのメモリセルを含むシステム。
【請求項１９】
請求項１８記載のシステムにおいて、
前記メモリセルアレイの各メモリセルは、Ｎ個のビットを記憶し、
前記アドレス指定されたメモリセルのしきい値電圧を測定する作業は、前記メモリセルアレイ内のアドレス指定されたメモリセルのコントロールゲートに少なくとも２N −１個の電圧レベルを印加することを含むシステム。
【請求項２０】
メモリシステムであって、
コントロールゲートをそれぞれ含む行および列状に編成されるメモリセルアレイと、
前記メモリセルアレイの１つ以上の行を選択するように適合されるワード線デコーダと、
前記メモリセルアレイの１つ以上の列を選択するように適合される列デコーダと、
前記列デコーダと通信し、前記メモリセルアレイのメモリセルを通る電流の流れを検出する検知回路と、
前記ワード線デコーダ、前記列デコーダ、および前記検知回路と通信するプロセッサと、を備え、
前記ワード線デコーダおよび前記列デコーダは、選択されたメモリセルを読み出し、かつプログラムするために前記メモリセルアレイの電気線を加圧し、
前記プロセッサ、前記ワード線デコーダ、前記列デコーダ、および前記検知回路は、
第１のメモリセルの、第２のメモリセルに対するクロスカップリング効果を示す第１のクロスカップリング係数を算出することであって、前記第１のメモリセルが前記メモリセルアレイ内の第２のメモリセルに隣接するとともに第２のメモリセルと電場を及ぼし合うことと、
前記第２のメモリセルのしきい値電圧を測定することと、
前記第１のクロスカップリング係数を用い、前記第２のメモリセルの測定されたしきい値電圧を１つ以上のビット値に変換することと、
第３のメモリセルの、第４のメモリセルに対するクロスカップリング効果を示す第２のクロスカップリング係数を算出することであって、前記第３のメモリセルが前記メモリセルアレイ内で第４のメモリセルに隣接するとともに第４のメモリセルと電場を及ぼし合い、第２のクロスカップリング係数は第１のクロスカップリング係数とは異なることと、
前記第４のメモリセルのしきい値電圧を測定することと、
第２のクロスカップリング係数を用いて、前記第４のメモリセルのしきい値電圧を１つ以上のビット値に変換することと、を含む作業を協働して実行するように構成され、
前記第１および第２のメモリセルは、前記第３および第４のメモリセルの、前記メモリセルアレイ内の相対的幾何学的位置と同じである、前記メモリセルアレイ内の相対的幾何学的位置を有するシステム。
【請求項２１】
請求項２０記載のシステムにおいて、
前記第２および第４のメモリセルは、前記メモリセルアレイ内で同じワード線上に配置されるシステム。
【請求項２２】
請求項２０記載のシステムにおいて、
前記プロセッサ、前記ワード線デコーダ、前記列デコーダ、および前記検知回路は、
前記メモリセルアレイ内の隣接したメモリセルについての複数のクロスカップリング係数値を算出することと、
係数値の圧縮セットを提供するべく複数のクロスカップリング係数値を圧縮することと、
係数値の圧縮セットを前記メモリシステム内に記憶することと、を含むさらなる作業を協働して実行するシステム。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２０１３−５１６７２２（Ｐ２０１３−５１６７２２Ａ）
【公表日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１２−５４６５１４（Ｐ２０１２−５４６５１４）
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【国際出願番号】ＰＣＴ／ＩＢ２０１０／００３３３８
【国際公開番号】ＷＯ２０１１／０８０５６４
【国際公開日】平成２３年７月７日（２０１１．７．７）
【出願人】（５０８１５９２６０）サンディスク アイエル リミテッド (33)
【Ｆターム（参考）】
【公表日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【国際出願番号】ＰＣＴ／ＩＢ２０１０／００３３３８
【国際公開番号】ＷＯ２０１１／０８０５６４
【国際公開日】平成２３年７月７日（２０１１．７．７）
【出願人】（５０８１５９２６０）サンディスク アイエル リミテッド (33)
【Ｆターム（参考）】
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