連続操作時間領域検知をともなう不揮発性メモリおよび方法
ワード線上の不揮発性マルチレベルメモリセルのページは、ビット線を介する検知増幅器によって同時に検知される。ワード線に印加される時間の増加関数としての所定の入力検知電圧は、メモリセルのしきい値の全範囲を一挙に走査することを可能にする。次いで、個別セルが導通状態になる時間に留意することによって、個別セルのしきい値を検知することが時間領域検知で短縮される。ワード線およびビット線の遅延に合わせて調整した各導通時間を使用して、セルが導通状態になった場合のセル局所のワード線の一部で発生した検知電圧レベルを求めることができる。この局所的に発生した検知電圧レベルがセルのしきい値を形成する。この時間領域検知は、マルチレベルメモリのレベルの数に比較的無関係なため、多くのレベルを一挙に迅速に分析する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、電気的に消去可能でプログラム可能な読み出し専用メモリ(EEPROM)およびフラッシュEEPROMなどの不揮発性半導体メモリに関し、特に、時間領域において高速で実施される検知動作に関する。
【背景技術】
【0002】
近年、様々な携帯型およびハンドヘルド型装置、とりわけ情報機器および家庭用電化製品において、特に、小形のフォームファクタカードとしてパッケージ化されたEEPROMおよびフラッシュEEPROMの形態をとる電荷の不揮発性記憶が可能なソリッドステートメモリが好んで用いられる記憶装置となっている。同じくソリッドステートメモリであるRAM(ランダムアクセスメモリ)とは異なり、フラッシュメモリは不揮発性であり、電源を切った後でもその記憶データを保持している。コストが上昇するにもかかわらず、フラッシュメモリは、大容量記憶用途でますます使用されつつある。ハードドライブやフロッピーディスクなどの回転式磁気媒体に基づく従来の大容量記憶装置は、携帯型およびハンドヘルド型の環境には適していない。その理由は、ハードドライブは大型になりがちで機械的不良を起こしやすく、長い待ち時間および大電力要件を有するためである。このような望ましくない属性により、ディスクに基づく記憶装置は大部分の携帯型および移動式用途において実用的でなくなっている。一方、フラッシュメモリは内蔵型でも取り外し可能なカードの形態をとるものでも、小型、低消費電力、高速および高信頼性というその特徴によって携帯型およびハンドヘルド型の環境に理想的に適している。
【0003】
EEPROMおよび電気的にプログラム可能な読み出し専用メモリ(EPROM)は、消去するとともにそのメモリセル内に新しいデータを書き込むかまたは「プログラムする」ことができる不揮発性メモリである。両方とも半導体基板内のソース領域とドレイン領域との間のチャネル領域上に位置する電界効果トランジスタ構造のフローティング(接続されていない)導電ゲートを使用している。次に、フローティングゲート上にはコントロールゲートが設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷量によって制御される。すなわち、フローティングゲート上の所与の電荷レベルに対して対応する電圧(しきい値)が存在し、トランジスタが「オン」に転換されてそのソース領域とドレイン領域との間で導通が可能になる前にこの対応する電圧をコントロールゲートに印加する必要がある。
【0004】
フローティングゲートは、様々な範囲の電荷を保持することができるので、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウの大きさは、デバイスの最小および最大しきい値レベルであり、フローティングゲート上にプログラムすることができる電荷の範囲に対応するレベルによって画定されている。しきい値ウィンドウは、一般に、メモリデバイスの特性、動作条件および動作履歴に依存している。原則として、ウィンドウ内のそれぞれ特異的で分解可能なしきい値電圧レベルの範囲を用いて、セルの明確なメモリ状態を指定することもできる。しきい値電圧ウィンドウが2つの個別領域に区分されている場合には、各メモリセルは、1ビットのデータを記憶することができることになる。同様に、しきい値電圧ウィンドウが3つ以上の個別領域に区分されている場合には、各メモリセルは、2ビット以上のデータを記憶することができることになる。
【0005】
通常の2状態EEPROMセルでは、導通ウィンドウを2つの領域に区分するように、少なくとも1つの電流ブレークポイントレベルが設定される。セルが所定の固定電圧を印加することによって読み出される場合、セルのソース/ドレイン電流は、ブレークポイントレベル(または基準電流IREF)と比較することによってメモリ状態が決定される。読み出された電流がブレークポイントレベルの電流よりも高い場合には、セルは一方の論理状態(例えば、「0」状態)にあると判断される。一方、電流がブレークポイントレベルの電流よりも低い場合には、セルは他方の論理状態(例えば、「1」状態)にあると判断される。したがって、このような2状態セルは、1ビットのデジタル情報を記憶している。外部からプログラム可能であってもよい基準電流源をメモリシステムの一部として設けることでブレークポイントレベル電流を発生させることが多い。
【0006】
メモリ容量を増やすために、フラッシュEEPROMデバイスは、半導体技術の状況が進歩するに従いますます高密度で製造されるようになっている。記憶容量を増やす別の方法は、各メモリセルに3状態以上を記憶させることである。
多状態またはマルチレベルEEPROMメモリセルの場合、導通ウィンドウは2つ以上のブレークポイントによって3つ以上の領域に区分され、各セルが2ビット以上のデータを記憶することができるようになっている。したがって、所与のEEPROMアレイが記憶することができる情報は、各セルが記憶することができる状態の数とともに増加する。多状態またはマルチレベルメモリセルを有するEEPROMまたはフラッシュEEPROMは、米国特許第5,172,338号(特許文献1)に記載されている。
メモリセルとして働くトランジスタは、一般に、2つのメカニズムのうちの1つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加される高い電圧によって、基板のチャネル領域にわたって電子が加速される。同時に、コントロールゲートに印加される高い電圧によって、ホットエレクトロンは薄いゲート誘電体を介してフローティングゲート上に引き込まれる。「トンネル注入」では、基板に対して高い電圧がコントロールゲートに印加される。このようにして、基板から挟持のフローティングゲートに電子が引き込まれる。
【0007】
メモリデバイスは、多くのメカニズムによって消去され得る。EPROMの場合、紫外線照射によりフローティングゲートから電荷を取り除くことによってメモリは一括消去可能である。EEPROMの場合、コントロールゲートに対して相対的に高い電圧を基板に印加することでフローティングゲート内の電子を誘導して薄い酸化物を介して基板のチャネル領域にトンネルさせるようにすること(すなわち、ファウラー−ノルドハイムトンネル現象)によって、メモリセルが電気的に消去可能である。一般に、EEPROMは、1バイト毎に消去可能である。フラッシュEEPROMの場合、メモリは一度に全てのブロックあるいは一度に1つ以上のブロックを電気的に消去可能であり、ブロックは、512バイト以上のメモリから構成されてもよい。
メモリデバイスは、一般に、カード上に搭載されることもある1つ以上のメモリチップを含む。各メモリチップは、デコーダならびに消去、書き込みおよび読み出し回路などの周辺回路によってサポートされるメモリセルのアレイを含む。さらに高度なメモリデバイスは、インテリジェントでかつ高水準のメモリ動作およびインターフェイスを実行する外部メモリコントローラで動作する。
【0008】
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、フラッシュEEPROMである場合もあれば他の種類の不揮発性メモリセルを使用している場合もある。フラッシュメモリならびにこれらを製造するシステムおよび方法の例は、米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)および第5,661,053号(特許文献6)、第5,313,421号(特許文献7)ならびに第6,222,762号(特許文献8)により提供されている。特に、NANDストリング構造を有するフラッシュメモリデバイスは、米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)に記載されている。さらに、不揮発性メモリデバイスは、電荷を蓄積する誘電層を有するメモリセルからも製造される。前に説明した導電性フローティングゲート素子の代わりに、誘電層が使用される。このような誘電体記憶素子を使用するメモリデバイスは、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 (非特許文献1)に記載されている。ONO誘電層は、ソース拡散とドレイン拡散との間のチャネルにわたって延在する。一方のデータビットに対する電荷はドレインに隣接する誘電層に局在し、他方のデータビットに対する電荷はソースに隣接する誘電層に局在する。例えば、米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)には、2つの二酸化シリコン層の間に挟まれたトラッピング誘電体を有する不揮発性メモリセルが開示されている。誘電体内の空間的に分離される電荷記憶領域のバイナリ状態を別々に読み出すことによって、多状態データ記憶が実施される。
【0009】
読み出しおよびプログラミング性能を改善するために、アレイ内の複数の電荷蓄積素子またはメモリトランジスタは、並列に読み出されたりプログラムされたりする。したがって、メモリ素子の「ページ」は、同時に読み出されたりプログラムされたりする。既存のメモリアーキテクチャでは、1つの行は、一般に、インターリーブされたいくつかのページを含むか、1つのページを構成する場合もある。1つのページのすべてのメモリ素子は、同時に読み出されたりプログラムされたりすることになる。一般に、物理ページは、対応する記憶素子のページから形成される。ページの各記憶素子が1ビットのデータを記憶している場合には、その物理ページは1つのデータページを含む。各記憶素子が複数の(例えば、3ビットの)データを記憶している場合には、その物理ページは3つのデータページ(例えば、下位、中位および上位ビットのページ)を含むことになる。
【0010】
並列性が増すことによって読み出しまたは検知性能は向上するが、各記憶素子により多くのビットのデータを記憶させることによって記憶密度が増大するのにともない従来の検知技術ではますます時間がかかるようになっている。例えば、従来の1ビットメモリでは、各記憶素子は、記憶素子の2つのそれぞれのしきい値ゾーン内にある2つのメモリ状態のうちのどちらか一方にプログラムされる。一般に、検知動作は、2つの状態を識別するために、境界しきい値レベルに対応する1つの読み出しレベルに対して実施する必要がある。一方、3ビットメモリの場合、記憶素子のしきい値ウィンドウは少なくとも8つのしきい値ゾーンに区分され、各ゾーンは8つのメモリ状態のうちの1つに対応している。3ビット記憶素子を検知するには、記憶素子のしきい値がどのしきい値ゾーン内にあるかを分析するために少なくとも7つの読み出しレベルが必要になる。一般に、nビットメモリでは2n −1個の検知レベルを検知することが必要となり、各レベルにおける検知ではセットアップ時間が発生することになる。
【0011】
検知時間は、隣接記憶素子にプログラムされる様々な電荷による摂動によって訂正が行われる場合、さらに延びる。例えば、ページが一般に共通ワード線によってアクセスされる。ワード線WLnが読み出される場合、摂動を判断するために、ワード線WLn+1をまず読み出さなければならない。これにより、合計検知レベルを(2n −1)2 に一層長くし得る。同様に、各検知レベルのセットアップ時間も一層長くなる。
【0012】
したがって、大容量で高性能な不揮発性メモリが一般的に必要である。特に、前述した欠点が最小限に抑えられた改善された検知プログラミング性能を有する大容量不揮発性メモリを有する必要がある。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第5,172,338号
【特許文献2】米国特許第5,070,032号
【特許文献3】米国特許第5,095,344号
【特許文献4】米国特許第5,315,541号
【特許文献5】米国特許第5,343,063号
【特許文献6】米国特許第5,661,053号
【特許文献7】米国特許第5,313,421号
【特許文献8】米国特許第6,222,762号
【特許文献9】米国特許第5,570,315号
【特許文献10】米国特許第5,903,495号
【特許文献11】米国特許第6,046,935号
【特許文献12】米国特許第5,768,192号
【特許文献13】米国特許第6,011,725号
【特許文献14】米国特許第5,595,924号
【特許文献15】米国公開特許出願第2006/0140007号
【特許文献16】米国特許第6,781,877号
【特許文献17】米国特許第7,196,928号
【特許文献18】米国公開特許出願第2006/0221714号
【特許文献19】米国特許出願第11/377,972号
【非特許文献】
【0014】
【非特許文献1】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545
【発明の概要】
【0015】
連続走査時間領域検知
本発明の一般的な態様によれば、ワード線上の不揮発性マルチレベルメモリセルのページは、ビット線を介する検知増幅器によって同時に検知される。ワード線に印加される時間の増加関数としての所定の入力検知電圧VINWL(t)は、メモリセルのしきい値の全範囲を一挙に走査することを可能にする。次いで、個別セルが導通状態になる時間に留意することによって、個別セルのしきい値を検知することが時間領域検知で短縮される。ワード線およびビット線の遅延に合わせて調整した各導通時間を使用して、セルが導通状態になった場合のセル付近のワード線の一部で発生した検知電圧レベルを求めることができる。この局所的に発生した検知電圧レベルがセルのしきい値を形成する。
1つの実施形態では、入力VINWL(t)に応答するセル位置xiの関数としてワード線の電圧VWL(xi,t)が予め決められる。ページは周期的に検知され、セルiが導通を開始する時間tiを使用して(xi,ti)におけるワード線応答関数を求めることによってしきい値VTHiを決定する。すなわち、VTHi=VWL(xi,ti)。
【0016】
(xi,ti)におけるワード線応答関数を求める好ましい実施例では、シフト時間ti’’の入力検知電圧を求めることになる。シフト時間は、メモリアレイ内の(xi,yi)におけるセルに関連するワード線遅延およびビット線遅延を許容した後の時間である。したがって、このセルのしきい値は、VTHi=VINWL(ti’−ΔTWL(xi)−ΔTBL(yi))=VINWL(ti’’)となる。ここで、ti’は、検知増幅器における導通の検出時間であり、ΔTWL(xi)およびΔTBL(yi)は、それぞれセルiに関連するワード線およびビット線の遅延である。
【0017】
連続走査時間領域検知技術は、マルチレベルメモリのレベルの数に比較的無関係である。この方式では、各微小検知レベルについてワード線遅延およびビット線遅延ならびに検知および出力期間を次々と「パイプライン処理」していくことになる。これによって、検知性能が大幅に改善される。同時に、最低限必要な分解能より高い分解能で(追加のソフトビットを含めて)マルチレベルメモリを検知することが可能になる。この追加のソフトビットを使用してECC動作に役立てることができる。
【図面の簡単な説明】
【0018】
【図1】本発明が実施され得る不揮発性メモリチップの機能ブロックを示す概略図である。
【図2】不揮発性メモリセルを示す概略図である。
【図3】フローティングゲートが一度に選択的に蓄積してもよい4つの異なる電荷Q1〜Q4についてのソース−ドレイン電流ID とコントロールゲート電圧VCGとの間の関係を示す図である。
【図4】メモリセルのNORアレイの例を示す図である。
【図5A】NANDストリングに編成されるメモリセルのストリングを示す概略図である。
【図5B】図5Aに示されるようなNANDストリング50から構成されるメモリセルのNANDアレイ200の例を示す図である。
【図6】メモリセルのアレイにわたってp個のセンスモジュールのバンクを含む、図1に示される読み出し/書き込み回路270Aおよび270Bを示す図である。
【図7】図6に示されるセンスモジュールの好ましい編成を示す概略図である。
【図8A】図7に示される読み出し/書き込みスタックをさらに詳細に示す図である。
【図8B】図7に示される読み出し/書き込みスタックをさらに詳細に示す図である。
【図9】(0)〜(2)は4状態メモリセルの集団をプログラムする例を示す図である。
【図10】(0)〜(2)は8状態メモリセルの集団をプログラムする例を示す図である。
【図11】同時に検知またはプログラムされる、例えば、NAND構成に編成されるメモリセルのページを示す図である。
【図12】アレイ内の所与のメモリセルにアクセスする場合の遅延を示す図である。
【図13】(A)はワード線WL42に沿って入力端からx1、x2・・・xi・・・xpの位置に配置されるメモリセルのページを示し、(B)はアクセスノードに対するワード線の所与のセグメントの抵抗と容量の積を示す図である。
【図14】所与の位置xiのワード線電圧を時間の関数として示す図である。
【図15】(A)は本質的にレベルrV1、rV2およびrV3を通して走査するステップ関数である検知電圧VWLをワード線に印加することによって検知が達成されることを示し、(B)は各検知レベルのタイミングを示す図である。
【図16】(A)はマルチレベルメモリセルのすべてのレベルを検知するための好ましい入力連続走査電圧を示し、(B)は入力走査電圧が印加される位置からの位置xiにおけるワード線の電圧応答を示す図である。
【図17】時間領域技術の連続走査による検知を示す流れ図である。
【図18】入力走査電圧が線形ランプ電圧であるのが好ましい、図17に示される流れ図の追加部分を示す図である。
【図19】検知の好ましい実施例が規定される、図17に示される流れ図の追加部分を示す図である。
【図20】連続走査技術における記憶素子のしきい値を求める好ましい実施例が規定される、図17に示される流れ図の追加部分を示す図である。
【図21】(A)は経時的連続ランプ電圧としての入力走査検知電圧の例を示し、(B)は時間領域の連続走査検知の本方式による合計検知時間のタイミングを示す図である。
【図22】隣接ワード線上のメモリセル間のユーピン効果を最小限に抑えるように最適シーケンスでプログラムされたページを有するメモリアレイを有するメモリの例を示す図である。
【図23】読み出しまたはプログラミング動作中にLA訂正が実施されることになるメモリアレイの一部を示す図である。
【図24A】検知されるワード線WLnならびに隣接ワード線WLn−1およびWLn+1のプログラムベリファイ中のDLA方式でのバイアス条件を示す図である。
【図24B】検知されるワード線およびその隣接ワード線の補償読み出し中のDLA方式でのバイアス条件を示す図である。
【図25】従来のDLA方式の第1の部分による隣接ワード線WLn+1の隣接ページを検知するための概略タイミング図である。
【図26】従来のDLA方式の第2の部分による選択ワード線WLnのページを検知するための概略タイミング図である。
【図27】隣接ワード線WLn+1上のマルチレベルメモリセルのすべてのレベルを検知するための好ましい連続走査電圧を示す図である。
【図28】本発明の第2の部分による選択ワード線WLnのページを検知するための概略タイミング図である。
【図29】時間領域で検知するための連続走査検知電圧を使用して検知することを示す流れ図である。
【図30】第2の電圧がさらに規定される、図29で示される流れ図の追加部分を示す図である。
【発明を実施するための形態】
【0019】
メモリシステム
図1〜図12は、本発明の様々な態様が実施されてもあるいは説明されてもよい例示的なメモリシステムを提供する。
図13〜図21は、時間領域検知の本発明の第1の態様による様々な実施形態の内容および詳細を示す。
図22〜図30は、時間領域検知技術を適用して現在のワード線上を検知するとともに隣接ワード線からの摂動を補償する本発明の第2の態様による様々な実施形態の内容および詳細を示す。
【0020】
図1は、本発明が実施され得る不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ100は、メモリセルの二次元アレイ200と、制御回路210と、デコーダ、読み出し/書き込み回路およびマルチプレクサなどの周辺回路とを含む。
メモリアレイ200は、行デコーダ230(230Aと230Bとに分割)を介してワード線によって、および列デコーダ260(260Aと260Bとに分割)を介してビット線によってアドレス指定可能である(図4および図5も参照)。読み出し/書き込み回路270(270Aと270Bとに分割)は、メモリセルのページを並列に読み出すかまたはプログラムできるようにする。データI/Oバス231は、読み出し/書き込み回路270に接続されている。
好適な実施形態では、ページは、同一ワード線を共有するメモリセルの隣接する行から構成される。別の実施形態では、メモリセルの行が複数のページに区分されるが、読み出し/書き込み回路270を個々のページに多重化するためにブロックマルチプレクサ250(250Aと250Bとに分割)が設けられる。例えば、メモリセルの奇数列および偶数列によってそれぞれ形成される2つのページが読み出し/書き込み回路に多重化される。
【0021】
図1は、様々な周辺回路によるメモリアレイ200へのアクセスがアレイの両側で対称的に実施され、それぞれの側のアクセス線および回路の密度を半分に減らすようにしている好適な配置を示す。したがって、行デコーダは行デコーダ230Aと230Bとに分割され、列デコーダは列デコーダ260Aと260Bとに分割されている。メモリセルの行が複数のページに区分されている実施形態では、ページマルチプレクサ250は、ページマルチプレクサ250Aと250Bとに分割されている。同様に、読み出し/書き込み回路270は、アレイ200の下部からビット線に接続する読み出し/書き込み回路270Aと、アレイ200の上部からビット線に接続する読み出し/書き込み回路270Bとに分割されている。このようにして、読み出し/書き込みモジュールの密度、したがってセンスモジュール380の密度は、本質的に2分の1に削減される。
【0022】
制御回路110は、読み出し/書き込み回路270と協働してメモリアレイ200でメモリ動作を実施するオンチップコントローラである。制御回路110は、一般に、状態マシン112と、オンチップアドレスデコーダおよび出力制御モジュール(明確に図示せず)などの他の回路とを含む。状態マシン112は、メモリ動作のチップレベル制御を提供する。制御回路は、外部メモリコントローラを介してホストと通信している。
メモリアレイ200は、一般に、行および列に配置されるメモリセルの2次元アレイとして編成され、ワード線およびビット線によってアドレス指定可能である。NOR型またはNAND型アーキテクチャに従ってアレイを形成することができる。
【0023】
図2は、不揮発性メモリセルを概略的に示す。メモリセル10は、フローティングゲートまたは誘電層などの電荷蓄積ユニット20を有する電界効果トランジスタによって実施することができる。メモリセル10は、ソース14、ドレイン16およびコントロールゲート30も含む。
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、異なる種類のメモリセルを使用してもよく、それぞれの種類は1つ以上の電荷蓄積素子を有している。
一般的な不揮発性メモリセルは、EEPROMおよびフラッシュEEPROMを含む。EEPROMセルおよびそれを製造する方法の例は、米国特許第5,595,924号(特許文献14)により提供されている。フラッシュEEPROMセル、メモリシステムにおけるその使用およびそれを製造する方法の例は、米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)、第5,661,053号(特許文献6)、第5,313,421号(特許文献7)および第6,222,762号(特許文献8)により提供されている。特に、NANDセル構造を有するメモリデバイスの例は、米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)に記載されている。さらに、誘電体記憶素子を利用するメモリデバイスの例は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 、ならびに米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)に記載されている。
【0024】
実際には、セルのメモリ状態は、通常、基準電圧がコントロールゲートに印加されている場合にセルのソース電極とドレイン電極との間の導通電流を検知することによって読み出される。したがって、セルのフローティングゲートの所与の各電荷について、固定基準コントロールゲート電圧に対して対応する導通電流を検出することもできる。同様に、フローティングゲート上にプログラム可能な電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する導通電流ウィンドウを定義する。
あるいは、区分された電流ウィンドウの中で導通電流を検出する代わりに、テスト中に所与のメモリ状態に対するしきい値電圧をコントロールゲートで設定し、導通電流がしきい値電流より小さいか大きいかを検出することも可能である。1つの実施例では、しきい値電流に対する導通電流の検出は、導通電流がビット線の容量を介して放電する速度を評価することによって達成される。
【0025】
図3は、フローティングゲートが一度に選択的に蓄積してもよい4つの異なる電荷Q1〜Q4についてのソース−ドレイン電流ID とコントロールゲート電圧VCGとの間の関係を示す。4つの実線のID 対VCG曲線は、メモリセルのフローティングゲート上にプログラム可能な4つの可能な電荷レベルを表し、それぞれ4つの可能なメモリ状態に対応する。例として、セルの集団のしきい値電圧ウィンドウは、0.5V〜3.5Vの範囲であってもよい。7つの可能なメモリ状態「0」、「1」、「2」、「3」、「4」、「5」、「6」はそれぞれ1つの消去状態および6つのプログラム状態を表し、しきい値ウィンドウをそれぞれ0.5Vの間隔で5つの領域に区分することによって画定すればよい。例えば、2μAの基準電流IREFを図に示すように使用する場合、Q1でプログラムされたセルは、メモリ状態「1」と見なされてもよい。これはその曲線がVCG=0.5Vおよび1.0Vによって画定されるしきい値ウィンドウの領域でIREF と交わるためである。同様に、Q4はメモリ状態「5」にある。
【0026】
前の説明から分かるように、メモリセルが多くの状態を記憶するように作製されるほど、そのしきい値ウィンドウは細かく分割される。例えば、メモリデバイスは、−1.5V〜5Vの範囲のしきい値ウィンドウを有するメモリセルを有してもよい。これは6.5Vの最大幅を供給する。メモリセルが16状態を記憶することになっている場合、各状態は、しきい値ウィンドウ内で200mVから300mVを占めてもよい。これには必要な分解能を達成可能にするために、プログラミングおよび読み出し動作でより高い精度が必要となる。
【0027】
図4は、メモリセルのNORアレイの例を示す。メモリアレイ200では、メモリセルの各行は、そのソース14およびドレイン16によってデイジーチェーン方式で接続されている。このような設計は、仮想接地設計と称されることがある。行におけるセル10は、ワード線42のようなワード線に接続されるコントロールゲート30を有する。列におけるセルは、ビット線34および36のような選択されたビット線にそれぞれ接続されるソースおよびドレインを有する。
【0028】
図5Aは、NANDストリングに編成されるメモリセルのストリングを概略的に示す。NANDストリング50は、そのソースおよびドレインによってデイジーチェーン接続される一連のメモリトランジスタM1、M2・・・Mn(例えば、n=4、8、16あるいはそれ以上)から構成される。1対の選択トランジスタS1、S2は、それぞれNANDストリングのソース端子54およびドレイン端子56を介してメモリトランジスタチェーンの外部への接続を制御する。メモリアレイでは、ソース選択トランジスタS1がオンに転換すると、ソース端子がソース線に接続される(図5B参照)。同様に、ドレイン選択トランジスタS2がオンに転換すると、NANDストリングのドレイン端子がメモリアレイのビット線に接続される。チェーン内の各メモリトランジスタ10はメモリセルとして機能し、所定の電荷量を蓄積して意図されるメモリ状態を表すようにするための電荷蓄積素子20を有する。各メモリトランジスタのコントロールゲート30は、読み出しおよび書き込み動作の制御を可能にする。図5Bに示されるように、NANDストリングの行の対応するメモリトランジスタのコントロールゲート30は、同一ワード線にすべて接続されている。同様に、選択トランジスタS1、S2のそれぞれのコントロールゲート32は、それぞれそのソース端子54およびドレイン端子56を介するNANDストリングへのアクセスを制御することができる。同様に、NANDストリングの行の対応する選択トランジスタのコントロールゲート32は、同一選択線にすべて接続されている。
【0029】
NANDストリング内のアドレス指定されたメモリトランジスタ10が、プログラミング中に読み出されたりベリファイされたりする場合には、そのコントロールゲート30に適切な電圧が供給される。同時に、NANDストリング50のアドレス指定されていない残りのメモリトランジスタは、そのコントロールゲートに充分な電圧を印加することによって完全にオンに転換される。このようにして、NANDストリングの個々のメモリトランジスタのソースからそのソース端子54まで、同じく個々のメモリトランジスタのドレインについてはセルのドレイン端子56まで導通経路が効果的に形成される。このようなNANDストリング構造を有するメモリデバイスは、米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)に記載されている。
【0030】
図5Bは、図5Aに示されるようなNANDストリング50から構成されるメモリセルのNANDアレイ200の例を示す。NANDストリングの各列に沿って、ビット線36などのビット線は、各NANDストリングのドレイン端子56に接続される。NANDストリングの各バンクに沿って、ソース線34などのソース線は、各NANDストリングのソース端子54に接続される。さらに、NANDストリングのバンク内のメモリセルの行に沿ったコントロールゲートは、ワード線42などのワード線に接続される。NANDストリングのバンク内の選択トランジスタの行に沿ったコントロールゲートは、選択線44などの選択線に接続される。NANDストリングのバンク内のメモリセルの行全体は、NANDストリングのバンクのワード線および選択線にかかる適切な電圧によってアドレス指定することができる。NANDストリング内のメモリトランジスタが読み出される場合、ストリング内の残りのメモリトランジスタは、その関連するワード線を介して確実にオンに転換され、ストリングを通って流れる電流は、本質的に、読み出されるセルに蓄積される電荷のレベルに依存するようになっている。
【0031】
検知回路および技術
図6は、メモリセルのアレイにわたってp個のセンスモジュールのバンクを含む、図1に示される読み出し/書き込み回路270Aおよび270Bを示す。並列に動作するp個のセンスモジュール480のバンク全体によって、行に沿ったp個のセル10のブロック(またはページ)を並列に読み出したりプログラムしたりすることが可能になる。本質的に、センスモジュール1はセル1の電流I1 を検知し、センスモジュール2はセル2の電流I2 を検知し・・・センスモジュールpはセルpの電流Ip を検知することになるなど、以下同様である。ソース線34から集約ノードCLSRCに、さらにそこから接地に流れるそのページのすべてのセル電流iTOT は、p個のセルのすべての電流の総和となる。従来のメモリアーキテクチャでは、共通ワード線を有するメモリセルの行は2つ以上のページを形成し、ページ内のメモリセルは並列に読み出しおよびプログラムされる。2つのページを有する行の場合、一方のページは偶数ビット線によってアクセスされ、他方のページは奇数ビット線によってアクセスされる。検知回路のページは、偶数ビット線か奇数ビット線かに一度に接続される。その場合、読み出し/書き込み回路270Aおよび270Bを個々のページにそれぞれ多重化するように、ページマルチプレクサ250Aおよび250Bが設けられる。
【0032】
現在製造されている56nm技術に基づくチップではp>64,000であり、43nm 32Gbit×4のチップではp>150,000である。好適な実施形態では、ブロックはセルの一連の行全体である。これはいわゆる「全ビット線」アーキテクチャであり、ページは隣接するビット線にそれぞれ接続される隣接するメモリセルの行から構成されている。別の実施形態では、ブロックは、行の中のセルのサブセットである。例えば、セルのサブセットは、行全体の2分の1または行全体の4分の1であってもよい。セルのサブセットは、一連の隣接するセルまたは1つおきのセルあるいは所定数おきのセルであってもよい。各センスモジュールは、ビット線を介してメモリセルに接続され、メモリセルの導通電流を検知する検知増幅器を含む。一般に、読み出し/書き込み回路がメモリアレイの両側に分配されている場合、p個のセンスモジュールのバンクは、2セットの読み出し/書き込み回路270Aと270Bとの間に分配されることになる。
【0033】
図7は、図6に示されるセンスモジュールの好ましい編成を概略的に示す。p個のセンスモジュールを含む読み出し/書き込み回路270Aおよび270Bは、読み出し/書き込みスタック400のバンクに分けられる。
【0034】
図8Aおよび図8Bは、図7に示される読み出し/書き込みスタックをさらに詳細に示す。各読み出し/書き込みスタック400は、k本のビット線のグループ上で並列に動作する。1つのページがp=r*k本のビット線を有する場合、r個の読み出し/書き込みスタック400−1・・・400−rが存在することになる。本質的に、このアーキテクチャは、スペースを節約するためにk個のセンスモジュールの各スタックが共通プロセッサ500によって操作されるようになっている。共通プロセッサ500は、センスモジュール480およびデータラッチ430に配置されるラッチに記憶される更新データをラッチの電流値および状態マシン112からの制御に基づいて計算する。共通プロセッサの詳細な説明は、その全体が本願明細書において参照により援用されている、2006年6月29日付の米国公開特許出願第2006/0140007号(特許文献15)に開示されている。
【0035】
並列に動作する区分された読み出し/書き込みスタック400のバンク全体は、行に沿ったp個のセルのブロック(またはページ)を並列に読み出したりプログラムしたりできるようにする。したがって、セルの行全体についてp個の読み出し/書き込みモジュールが存在することになる。各スタックはk個のメモリセルを操作しているので、バンク内の読み出し/書き込みスタックの総数は、r=p/kで与えられる。例えば、rがバンク内のスタック数である場合、p=r*kである。1つの例示的なメモリアレイは、p=150,000、k=8を有してもよく、したがってr=18,750である。
【0036】
400−1などの各読み出し/書き込みスタックは、本質的に、k個のメモリセルのセグメントを並列に操作するセンスモジュール480−1〜480−kのスタックを含む。ページコントローラ410は、配線411を介して読み出し/書き込み回路370に制御およびタイミング信号を提供する。ページコントローラは、配線311を介してメモリコントローラ310にそれ自体依存している。各読み出し/書き込みスタック400間の通信は、相互接続スタックバス431によって達成され、ページコントローラ410によって制御される。制御線411は、ページコントローラ410から読み出し/書き込みスタック400−1の部品に制御およびクロック信号を提供する。
【0037】
好適な配置では、スタックバスは、共通プロセッサ500とセンスモジュールのスタック480との間の通信のためのSAバス422と、プロセッサとデータラッチのスタック430との間の通信のためのDバス423とに区分されている。
データラッチのスタック430は、そのスタックに関連する各メモリセルについて1つのデータラッチ430−1〜430−kから構成されている。I/Oモジュール440は、データラッチがI/Oバス231を介して外部とデータを交換することができるようにする。
さらに、共通プロセッサは、エラー状態などのメモリ動作の状態を示す状態信号を出力する出力507も含む。状態信号を使用して、ワイヤードOR構成でフラグバス509に接続されるn形トランジスタ550のゲートを駆動する。フラグバスは、コントローラ310によってプリチャージされるのが好ましく、状態信号が読み出し/書き込みスタックのいずれかでアサートされるとプルダウンされることになる。
【0038】
多状態メモリ区分化の例
メモリセルがそれぞれ複数ビットのデータを記憶する不揮発性メモリを、図3に関連してこれまで説明した。特定の例は、電界効果トランジスタのアレイから形成されるメモリであって、各電界効果トランジスタはそのチャネル領域とそのコントロールゲートとの間に電荷蓄積層を有する。電荷蓄積層またはユニットは、各電界効果トランジスタのしきい値電圧の範囲のもとになる電荷の範囲を蓄積することができる。可能なしきい値電圧の範囲は、しきい値ウィンドウの範囲にわたる。しきい値ウィンドウが複数の小領域またはゾーンのしきい値電圧に区分される場合、それぞれの分解可能なゾーンを使用してメモリセルの異なるメモリ状態を表す。1つ以上のバイナリビットによって複数のメモリ状態を符号化することができる。例えば、4つのゾーンに区分されるメモリセルは、2ビットのデータとして符号化することができる4つの状態をサポートすることができる。同様に、8つのゾーンに区分されるメモリセルは、3ビットのデータとして符号化することができる8つのメモリ状態をサポートすることができるなど、以下同様である。
【0039】
図9(0)〜(2)は、4状態メモリセルの集団をプログラムする例を示す。図9(0)は、それぞれメモリ状態「0」、「1」、「2」および「3」を表すしきい値電圧の4つの特異的な分布にプログラム可能なメモリセルの集団を示す。図9(1)は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図9(2)は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってvV1 、vV2 およびvV3 によって画定される3つのゾーンのうちの1つに変化することになる。このようにして、各メモリセルは、3つのプログラム状態「1」、「2」および「3」のうちの1つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図9(1)に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「0」状態によって表される。
【0040】
下位ビットおよび上位ビットを有する2ビット符号を使用して、4つの各メモリ状態を表すことができる。例えば、「0」、「1」、「2」および「3」状態は、それぞれ「11」、「01」、「00」および「10」によって表される。2ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、3つのサブパスでそれぞれ読み出し境界しきい値rV1 、rV2 およびrV3 に対して検知することによって2ビットがまとめて検知される。
【0041】
図10(0)〜(2)は、8状態メモリセルの集団をプログラムする例を示す。図10(1)は、それぞれメモリ状態「0」〜「7」を表すしきい値電圧の8つの特異的な分布にプログラム可能なメモリセルの集団を示す。図10(1)は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図10(2)は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってvV1 〜vV7 によって画定される7つのゾーンのうちの1つに変化することになる。このようにして、各メモリセルは、7つのプログラム状態「1」〜「7」のうちの1つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図10(1)に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「0」状態によって表される。
【0042】
下位ビット、中位ビット、および上位ビットを有する3ビット符号を使用して、8つの各メモリ状態を表すことができる。例えば、「0」、「1」、「2」、「3」、「4」、「5」、「6」および「7」状態は、それぞれ「111」、「011」、「001」、「101」、「100」、「000」、「010」、および「110」によって表される。3ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、7つのサブパスでそれぞれ読み出し境界しきい値rV1 〜rV7 に対して検知することによって3ビットがまとめて検知される。
同様に、4ビットコードは、16の各状態を示す下位、第1の中位、第2の中位および上位ビットを有することになる。
【0043】
連続走査時間領域検知
図11は、例えば、同時に検知またはプログラムされるNAND構成に編成されるメモリセルのページを示す。図11は、本質的に、図5Bのメモリアレイ200のNANDチェーン50のバンクを示し、各NANDチェーンの詳細は図5Aにあるように明確に示される。ページ60のような「ページ」は、同時に検知またはプログラムすることが可能なメモリセルのグループである。ページは、ワード線42に共通に接続されるページのセルのコントロールゲートによって有効になり、各セルはビット線36を介してアクセス可能な検知回路(例えば、図8に示される検知モジュール480)によってアクセス可能である。例として、セル60のページをそれぞれ検知またはプログラムする場合、それぞれ検知電圧またはプログラミング電圧が共通ワード線WL3に印加されるとともに、ビット線に適切な電圧が印加される。
【0044】
図12は、アレイ内の所与のメモリセルにアクセスする場合の遅延を示す。メモリアレイ200は、行方向にはワード線が延在し、列方向にはビット線が延在する。メモリセル10がページの一部としてアクセスされる場合、x(行)方向はワード線WL42によってアドレスされ、y(列)方向はビット線BL36によってアドレスされる。検知動作中に、選択ワード線WLの入力端からxデコーダ230を介してワード線電圧として検知電圧が供給される。ビット線は、WL42によってアドレスされたメモリセルのページを読み出し/書き込み回路270内の検知モジュールに個別に接続する。図12は、読み出し/書き込み回路270を概略的に示し、これらの回路はy列の下部端に位置している。図1に示されるように、好ましい構成では、読み出し/書き込み回路が読み出し/書き込み回路270Aおよび270Bとしてメモリアレイの上部および下部に配置されている。
【0045】
したがって、図12は、ワード線WL42およびビット線BL36によってアクセス可能なアレイ座標(x,y)を有するページの1つのセル10を示す。例えば、検知動作中に、ワード線WL42を介してセル10のコントロールゲートに検知電圧が供給される。検知動作のための適切な電圧にビット線BL36がプリチャージされ、ビット線BL36を介して接続される読み出し/書き込み回路270の検知増幅器によってセルのソース−ドレイン電流を検知することができる。
ワード線およびビット線は有限の抵抗および容量を有するため、これらの線ではRC遅延が生じることになる。図12は、それぞれxデコーダおよび読み出し/書き込み回路270からの座標(x,y)を有するセル10の場合、xデコーダで印加されるワード線電圧は、期間ΔTWL(x)だけ遅延することになることを示す。同様に、セル10のソース−ドレイン電流は、期間ΔTBL(y)だけ遅延して読み出し/書き込み回路270のうちの1つによって検知されることになる。
【0046】
図13(A)は、ワード線WL42に沿って入力端からx1、x2・・・xi・・・xpの位置に配置されるメモリセルのページを示す。ワード線の入力端が接続され、xデコーダ230からワード線電圧供給を受け取る。
図13(B)は、アクセスノードに対するワード線の所与のセグメントの抵抗と容量の積を示す。ワード線WL42は、有限抵抗を有する導体から形成される。ワード線のセグメントの抵抗は、そのセグメントの長さに比例する。同様に、セグメントの容量もその長さに比例する。したがって、ワード線のセグメントのRCの積は、その長さの二次関数として増加する。
【0047】
図14は、所与の位置xiのワード線電圧を時間の関数として示す。入力端の入力電圧に対する応答は、RC(xi)によって与えられる時定数を有するワード線の一部の充電となる。位置xiおよび時間tにおける充電電圧は、VWL(xi,t)=VWL(x=0)[1−EXP(−t/RC)]である。後で入力電圧を取り除く場合には、位置xiおよび時間tにおける放電電圧は、VWL(xi,t)=VWL(x=0)EXP(−t/RC)となる。一般に、積RC(x)(図13(B)参照)は、位置xでワード線が充電または放電される速度を決定する時定数である。図14は、入力電圧に正規化される応答ワード線電圧とRC時定数に正規化される時間とを示す。1単位の時定数後にワード線は63.2%まで充電されることになる。2単位の時定数後にワード線は86.5%まで充電されることになるなど、以下同様である。したがって、RCが大きいほど充電および放電が遅くなることになる。ワード線に沿ったRC変動の効果は、xデコーダからさらに離れているこれらセルの場合、RC遅延がさらに大きくなるので充電にさらに時間がかかるということである。
【0048】
マルチレベル検知の遅延
2ビットメモリセルの例示的な分割が図9(0)に示される。2ビットセルは、4つのメモリ状態のいずれかにある可能性があり、各メモリ状態はしきい値範囲と関連している。セルのしきい値がどのしきい値範囲内にあるかを分析するために検知が3回実施され、各回の検知は読み出し境界レベルrV1、rV2およびrV3のうちの1つに関連している。
図15(A)および図15(B)は、2ビットメモリセルを検知するための一般的なタイミングを示す。図15(A)は、本質的にレベルrV1、rV2およびrV3を通して走査するステップ関数である検知電圧VWLをワード線に印加することによって検知が達成されることを示す。(図14に示される)ワード線のRC遅延のために、ワード線の遠端も所望のレベルに充電されて初めて全ページに対する検知を実施することができる。
【0049】
図15(B)は、各検知レベルのタイミングを示す。ページを検知するために、ビット線プリチャージの期間0において検知動作に適した電圧でビット線をセットアップする。ワード線にrV1電圧レベルを印加すると、rV1レベルの検知が開始される。ワード線遅延の期間1を許容した後に、ワード線は一様に所望のrV1レベルとなる。ビット線電圧およびワード線電圧がセットアップされることで、セルはオンまたはオフされる。セルがオンされる場合、セルは少なくともrV1のしきい値レベルを有することを意味する。しかし、ビット線を介して遠く離れてセルに接続される検知モジュール(図8参照)内の検知増幅器によって検知が実施されるため、セルの導通電流は、ビット線アクセスの期間2を経て検知増幅器に届くことになる。この時間を経て、検知の期間3の検知ストローブによって検知増幅器が導通電流を判定することができる。その後、検知結果は、検知増幅出力の期間4である次の期間で検知増幅器からデータラッチへ出力される。
【0050】
様々な検知の実施例に応じて、各検知レベルについてビット線プリチャージの期間0を繰り返しても繰り返さなくてもよい。しかし、期間1〜4は、各検知レベルについて繰り返す必要がある。例は、各期間の相対的な継続時間を示す。検知の期間3および出力の期間4は、一般に、それぞれ約1マイクロ秒であり、ワード線遅延およびビット線アクセスは、一般に、さらに10倍程度長くそれぞれ約10マイクロ秒である。その結果各検知レベルについて合計で約20マイクロ秒となる。初期ビット線プリチャージ時間は、さらに10マイクロ秒かかることもある。2ビットセルの場合、2**2−1すなわち3レベルあり、合計検知時間は、20×3+10=70マイクロ秒である。3ビットセルの場合、2**3−1すなわち7レベルあり、合計検知時間は、20×7+10=150マイクロ秒である。4ビットセルの場合は15レベルあり、合計検知時間は、20×15+10=310マイクロ秒である。各検知レベルの検知時間の大部分はワード線およびビット線遅延の待ち時間であり、実際の検知および出力期間よりもほぼ1桁大きいことがわかる。
【0051】
連続走査検知電圧を使用する時間領域検知
本発明の一般的な態様によれば、ワード線上の不揮発性マルチレベルメモリセルのページは、ビット線を介する検知増幅器によって同時に検知される。ワード線に印加される時間の増加関数としての所定の入力検知電圧VINWL(t)は、メモリセルのしきい値の全範囲を一挙に走査することを可能にする。次いで、個別セルが導通状態になる時間に留意することによって、個別セルのしきい値を検知することが時間領域検知で短縮される。ワード線およびビット線の遅延に合わせて調整した各導通時間を使用して、セルが導通状態になった場合のセル付近のワード線の一部で発生した検知電圧レベルを求めることができる。この局所的に発生した検知電圧レベルがセルのしきい値を形成する。
【0052】
1つの実施形態では、入力VINWL(t)に応答するセル位置xiの関数としてワード線の電圧VWL(xi,t)が予め決められる。ページは周期的に検知され、セルiが導通を開始する時間tiを使用して(xi,ti)におけるワード線応答関数を求めることによってしきい値VTHiを決定する。すなわち、VTHi=VWL(xi,ti)。
【0053】
図16(A)は、マルチレベルメモリセルのすべてのレベルを検知するための好ましい入力連続走査電圧を示す。入力走査電圧VINWL(t)は、ワード線に印加されるすべての検知レベルを含む範囲を有する線形ランプ電圧である。この電圧は一定のランプ速度を有し、本質的に、走査期間ΔTRAMP=範囲/(ランプ速度)内の範囲全体を走査する。
図16(B)は、入力走査電圧が印加される位置からの位置xiにおけるワード線の電圧応答を示す。入力走査電圧VINWL(t)が選択ワード線の入力端(図13(A)および図13(B)を参照)から入力されると、入力端から距離xiのワード線の電圧応答は、VWL(xi,t)によって与えられる。同様に、VWL(0,t)=VINWL(t)である。好ましい実施形態では、入力走査電圧のランプ速度が実質的にWLのRC定数よりも小さい場合、xiにおける電圧は実質的にx=0の電圧であるがΔTWL(xi)だけ遅延する。したがって、xiにおけるワード線電圧は、VWL(xi,t)〜VINWL(t−ΔTWL(xi))によって与えられる。これはxiに位置するセルiのコントロールゲートに与えられることになる電圧である。
【0054】
1つの実施形態では、入力電圧VINWL(t)に対する応答関数としてのワード線応答電圧VWL(xi,t)は、図13および図14に関連して説明されるRCモデルに基づいて求めることができる。別の実施形態では、ワード線応答電圧はシミュレーションによって求められる。1つの実施形態では、応答関数は、所与の時間を使用して所与の位置のワード線電圧を調べる参照テーブルによって実施することができる。
入力走査電圧に対するワード線応答が分かれば、セルが導通を開始する時間を決定することによって位置xiのセルiのしきい値を求めることができる。したがって、タイムマーカtiは、セルが導通を開始する時間を示す。このとき、xiにおけるワード線電圧はVWL(xi,ti)であり、当然ながらxiに位置するセルiのしきい値電圧VTHiである。次に、(xi,ti)におけるワード線電圧関数を求めることによってしきい値電圧VTHiが簡単に与えられる。したがって、VTHi=VWL(xi,ti)である。
【0055】
時間マーカtiは、セルの局所的時間を示す。実際には、セルの電流が離れた検知増幅器によって検出される場合、検知増幅器に届くまでのさらなる遅延を考慮する必要がある。例えば、図12に示される配置では、電流は、メモリアレイ200の周辺部の読み出し/書き込み回路270の中の検知モジュール480内の検知増幅器490(図8B参照)によって検出される。検知増幅器は、ビット線を介してセルのドレインに接続される。動作中、検知クロック信号によって同期が取られ周期的に検知するように検知増幅器を作製することができる。例えば、マイクロ秒毎に繰り返すように検知ストローブの同期が取られてもよい。図12と関連して説明されるように、ビット線は、yをビット線の長さとすると、セルから検知増幅器までに遅延ΔTBL(y)を必要とすることになる。したがって、セルiが検知増幅器によって検出されて時間t’ijで導通を開始する場合、その場所のタイムマーカtiは、t’ijを(x,y)におけるセルの検知増幅器の検出時間とすると、ti=t’ij−ΔTBL(y)によって求めることができる。1つの実施形態では、ビット線アクセスΔTBL(y)はワード線遅延と同じRCモデルによって求めることができる。別の実施形態では、ビット線アクセスはシミュレーションによって求めることができる。ビット線アクセスは同じワード線またはページに沿ったセルのグループについて一定なので、2つの検知間の共通遅延を差し引くことができるという差分検知技術によって測定することもできる。
【0056】
図17は、時間領域技術の連続走査による検知を示す流れ図である。
ステップ500:記憶素子のアレイを有する不揮発性メモリにおいて、入力端からワード線に沿ってx1、x2・・・xi・・・xnの位置に配置される記憶素子のグループにアクセスするワード線を提供する。
ステップ510:ワード線の入力端に印加される入力走査検知電圧VINWL(t)を提供する。
ステップ520:xiとワード線の入力端に印加される入力走査検知電圧VINWL(t)に対してワード線が電気的に応答する時間との関数として電圧振幅を有するワード線応答関数VWL(xi,t)を予め決定する。
ステップ530:ワード線に検知電圧VINWL(t)を印加して、各記憶素子が電流を導通し始めるときのグループの各記憶素子におけるタイムマーカtiを決定する。
ステップ540:タイムマーカtiによって示される時間の記憶素子の位置におけるワード線応答関数を求めることによって、各記憶素子のしきい電圧VTiを決定する(すなわち、VTi=VWL(xi,ti))。
一般に、入力走査検知電圧は、時間の関数として単調増加する電圧である必要がある。図16(A)に示されるように、好ましい入力走査検知電圧は、一定のランプ速度を有する線形関数である。
【0057】
図18は、入力走査電圧が線形ランプ電圧であるのが好ましい、図17に示される流れ図の追加部分である。
ステップ512:入力検知電圧VINWL(t)は、所定の一定ランプ速度を有する。
【0058】
図19は、検知の好ましい実施例が規定される、図17に示される流れ図の追加部分である。好ましい検知は、ビット線を介して接続される検知増幅器によって記憶素子の導通を検出しその結果得られる遅延を考慮する連続検知技術によるものである。前述したようにおよび図12と関連して説明されるように、タイムマーカは、記憶素子iがオンになる実時間に関連している。記憶素子の電流がビット線によって接続される検知増幅器によって検出される場合には、検知増幅器における検出時間は、記憶素子から検知増幅器までの信号伝播分だけ遅延する。
ステップ532:記憶素子のタイムマーカを決定することは、ビット線を介して記憶素子に接続される検知増幅器によって導通電流を検出することを含み、タイムマーカは、所定の遅延期間だけオフセットされた検知増幅器における検出時間である。
【0059】
(xi,ti)におけるワード線応答関数を求める好ましい実施例では、VTHi=VINWL(tij−ΔTWL(xi)−ΔTBL(yi))を使用して、メモリアレイ内の(xi,ti)における記憶素子に関連するワード線およびビット線遅延を許容した後に入力検知電圧を求めることになる。ここで、tijは、検知増幅器における導通の検出時間であり、ΔTWL(xi)およびΔTBL(yi)は、それぞれ記憶素子iに関連するワード線およびビット線の遅延である。
【0060】
図20は、連続走査技術における記憶素子のしきい値を求める好ましい実施例が規定される、図17に示される流れ図の追加部分である。図16(A)および図16(B)から分かるように、入力電圧VINWL(t)がワード線に印加され、ワード線に沿って位置xiにおける記憶素子iにおいてΔTWL(xi)だけ遅延する。応答関数VWL(x,t)から遅延を計算することができる。したがって、xiにおけるワード線上に発生する電圧は、時間の遅延によってシフトされた入力電圧によって簡単に与えられる。すなわち、VWL(xi,t)=VINWL(t−ΔTWL(xi))。同様に、検知増幅器は、t’=t+ΔTBL(y)においてビット線によって遅延された記憶素子の導通現象を検出する。したがって、記憶素子iのしきい値は、ワード線およびビット線の両方の遅延によって時間がシフトされた入力電圧によって与えられる。すなわち、VTHi=VINWL(t’’)=VINWL(t−ΔTWL(xi))=VINWL(t’−ΔTWL(xi)−ΔTBL(y))。
ステップ540’:タイムマーカtiによって示される時間の記憶素子の位置におけるワード線応答関数を求めることによって各記憶素子のしきい値電圧VTiを決定することは、所定のワード線遅延および所定のビット線アクセスによって時間がシフトされた検知増幅器における検出時間の入力電圧関数を求めることになる(すなわち、VTi=VWL(xi,ti)=VINWL(t’−ΔTWL(xi)−ΔTBL(y)))。
【0061】
連続走査検知技術は、特にマルチレベル検知に関する検知性能を大幅に改善することができる。図15と関連して前に説明したように、従来のマルチレベル検知方式は、各検知レベルを悪化させるワード線およびビット線遅延を有する。したがって、合計検知時間は、検知レベルの数に対応する。
【0062】
図21(A)および図21(B)は、連続走査検知技術のタイミングの利点を示す。図21(A)は、経時的連続ランプ電圧としての入力走査検知電圧の例を示す。
図21(B)は、時間領域の連続走査検知の本方式による合計検知時間のタイミングを示す。ランピングの前に、約10マイクロ秒かかることもある初期ビット線プリチャージ時間の期間0が存在することになる。この期間0は、図15に示されるような従来の検知方式に存在する期間と同様である。連続走査検知電圧が印加されると、各微小レベルについて、ワード線遅延の期間1およびビット線アクセスの期間2ならびに検知の期間3および出力の期間4の合計によって得られる合計時間を次々と「パイプライン処理」していくことになる。一般に、合計検知時間は、ランプ期間ΔTRAMP+Sum(期間1〜4)によって与えられることになる。この時間は、マルチレベルメモリセルの分析されるレベルの数とは無関係なところがある。例えば、ランプ期間ΔTRAMPが期間1〜4の合計とほぼ同じであるとすると、すべてのレベルの合計検知時間は、2×Sum(期間1〜4)となる。これと比較して、従来の方法では3ビットセルの検知時間は大体7×Sum(期間1〜4)となる。同様に比較すると、4ビットセルの検知時間は、従来の方法では大体15×Sum(期間1〜4)となる。
【0063】
連続走査検知技術の別の利点は、その検知時間が検知されるレベルの数に無関係なところがあるので、メモリセルのマルチレベルの数が通常必要とするよりかなり高い分解能で検知するのが実用的である。例えば、3ビットセルの場合、通常、検知は最低でも7レベルを分析する必要がある。しかし、連続走査検知技術によってより一層長い検知時間を発生させることなく4ビット、5ビットまたはそれ以上のビット数を分析する検知が可能になることもある。追加ビットは「ソフトビット」と呼ばれ、セルのしきい値をより正確に特定する際、あるいはECC(エラー訂正コード)動作を支援するのに役立つ。代償として追加のソフトビットを格納するラッチが多くなるくらいである。
【0064】
隣接セルの摂動に対するパイプライン訂正をともなう検知
本発明の別の態様によれば、時間領域検知を使用することで隣接セルに蓄えられた電荷からの摂動(「ユーピン効果」)を補償することができるマルチレベルメモリの検知に役立てることができる。特に、各ページがワード線によってアクセス可能なページ毎にメモリアレイが検知される場合、ワード線WLnの検知には、どの程度補償すべきかを知るためにまず隣接ワード線WLn+1の状態を検知することが必要となる。複数のレベルを各ワード線において検知することにより、検知の総数は検知される複数のレベルの2乗で増加し、各セルがさらに多くのビットを記憶するように構成される場合には膨大な数に上ることになる。
【0065】
隣接する電荷蓄積素子からの摂動またはセル間のフローティングゲート結合(「ユーピン効果」)
1つのメモリセルの電荷蓄積素子にプログラムされる電荷によって電界が生成され、この電界が隣接メモリセルの電界を摂動させる。これが本質的に電荷蓄積素子を有する電界効果トランジスタである隣接メモリセルの特性に影響を及ぼすことになる。特に、メモリセルを検知する場合、摂動をそれほど受けない場合よりも高いしきい値レベルを有する(あるいはより高くプログラムされた)ように見えることになる。
一般に、メモリセルは、最初の電界環境でプログラムベリファイされ、続いて異なる電荷でプログラムされた隣接セルのために異なる電界環境で後から再び読み出される場合、いわゆる「ユーピン効果」にある隣接フローティングゲート間の結合によって読み出し精度が影響される場合もある。半導体メモリの高集積化の進展に合わせて、メモリセル間の蓄積電荷による電界の摂動(ユーピン効果)は、セル間隔の縮小にともないますます目立つようになっている。
ユーピン効果を最小限に抑え、かつ/または訂正する数多くの方法がある。
【0066】
プログラミング中のフローティングゲート結合(「ユーピン効果」)の最小化
ユーピン効果は隣接セルにより大きく影響を及ぼし、メモリアレイの行に沿ったビット線全体(BL−BLユーピン効果)および列に沿ったワード線全体(WL−WLユーピン効果)にわたって存在する可能性がある。ユーピン効果は、隣接セルがプログラムされた後のプログラムベリファイの時間と読み出しの時間との間のセルの電界環境の非対称性を最小限に抑えることによって軽減することができる。
【0067】
プログラミング中のユーピン効果を低減するいくつかの方法がある。1つの方法は、ワード線に沿うメモリセルのページに対するプログラミングを2パス以上で完了するマルチパスプログラミングを実施することである。一般に、少なくとも2つのプログラミングパスが実施される。最初のパスは、通常目標状態に適合すべきレベルよりも低くオフセットされた対応するベリファイレベルを使用してセルのそれぞれの目標状態付近にページ内のすべてのセルをプログラムする。続くパスは、このようなオフセットのない通常のベリファイレベルを使用してプログラミングを完了させる。セルのユーピン効果の原因は、セルのプログラミング後の隣接セルの変化(すなわち、プログラミング)だけである。後ろのパスがフローティングゲート間の電荷の変化を最小限にした状態で実施される場合、プログラムベリファイとその後の読み出し動作との間の電界環境の非対称性を最小限に抑えることになる。したがって、ユーピン効果は、2パスプログラミング技術で最小限に抑えられる。この技術は、BL−BLユーピン効果を抑えることができる。後で説明するように、ワード線からワード線へのプログラミング時に特定シーケンスでこの2つのパスが実施される場合には、WL−WLユーピン効果についても低減することができる。
米国特許第6,781,877号(特許文献16)には、メモリアレイ内のページを最適な順序でプログラムすることによってWL−WLユーピン効果についても低減されるプログラミング方式が開示されている。
【0068】
図22は、隣接ワード線上のメモリセル間のユーピン効果を最小限に抑えるように最適シーケンスでプログラムされたページを有するメモリアレイを有するメモリの例を示す。ページは、例えば、下方から上方へWL0、WL1、WL2・・・の順序で一定の方向に沿って連続的にプログラムされる。このように、特定のページがプログラムされる場合、その下側のページは既にプログラムされている。下側のページが現在のページに対してどんな摂動効果を及ぼそうと、現在のページがこのような摂動を考慮してプログラムベリファイされるように下側のページが考慮される。本質的に、ページをプログラムするシーケンスによって、プログラムされる現在のページがプログラムされた後に受ける環境の変化を最小限にすることができるようにするべきである。したがって、WLn上などの各プログラムページは、それよりも上側のページ、例えば、WLn+1またはそれ以上のWLによって摂動されるだけであり、このようなプログラムシーケンスによってWL−WLユーピン効果は効果的に半減する。
【0069】
したがって、隣接ワード線上のメモリセル間に摂動が存在するWL−WLユーピン効果の場合、前述した好ましいプログラミング方式を使用するプログラミングの中で軽減される。これによって摂動は効果的に半減されることになる。残りの半分は、さらにプログラミングまたは読み出し動作中に訂正する必要があることになる。
【0070】
検知中のBL−BLおよびWL−WLユーピン効果の訂正
一般に、記憶素子のしきい値レベルを検知することは、読み出し動作またはプログラムベリファイ動作中に実施される。読み出しとプログラムベリファイとは、わずかに異なる検知レベルを使用してもよい。本願明細書の記載では、「検知」と「読み出し」という用語は、前述した差異が存在することもあることを理解の上で交換可能に使用されることがある。同様に、「記憶素子」と「メモリセル」と「セル」という用語は、各セルが1つの記憶素子を有する例に適用されることを理解の上で交換可能に使用される。1つのセルが複数の記憶素子を含む場合には、「セル」という用語は、「記憶素子」として解釈されるべきである。
【0071】
検知中のWL−WLユーピン効果の訂正は、ルックアヘッド(「LA」)技術によって達成することができる。LA検知方式は、その全体が本願明細書において参照により援用されている、米国特許第7,196,928号(特許文献17)および2006年10月に公開された「Read Operations for Non-Volatile Storage that Includes Compensation for Coupling」という米国公開特許出願第2006/0221714号(特許文献18)に開示されている。LA訂正をともなう読み出しは、基本的に、隣接ワード線上のセルにプログラムされるメモリ状態を分析し、現在のワード線上で読み出されるメモリセルに影響を及ぼすどんな摂動効果も訂正する。前述した好ましいプログラミング方式に従ってページをプログラムする場合、隣接ワード線とは現在のワード線(WLn)のすぐ上のワード線(WLn+1)からとなる。LA訂正方式には、現在のページに先立って読み出される隣接ワード線上のデータが必要となる。
【0072】
図23は、読み出しまたはプログラミング動作中にLA訂正が実施されることになるメモリアレイの一部を示す。例えば、ワード線WLnによって接続されるメモリセルのページは同時に検知される。メモリセル600などのページ内のセルのどのセルのユーピン効果も、大部分はプログラムされるメモリセル600と隣接する隣接セルのその後のプログラミングによるものである。特に、ワード線WLnに沿って、左側隣はセル610であり右側隣はセル612である。同様に、プログラミングセル600は、ビット線BL2を介して検知増幅器(図示せず)に接続されている。ビット線BL2に沿って、ワード線WLn−1上のプログラミングセル600の下に隣接するのはセル620であり、その上のワード線WLn+1上で隣接するのはセル630である。
【0073】
メモリセル600に隣接するセルは、可能なメモリ状態のうちの任意の1つである可能性があり、各メモリ状態はその電荷蓄積素子に異なる量の電荷を有するので異なる量の摂動を与える。一般に、プログラム状態が高いほどセルの電荷蓄積素子の負電荷の量が多いことになる。4つある隣接セルにより、摂動の範囲は、これらの隣接セルの可能なメモリ状態の摂動によって与えられる。一般に、唯一の関連のある隣接セルは、メモリセル600がプログラミングを完了した後にプログラムされることになるセルである。実際には、メモリセル600で観察される摂動の量、したがって補償レベルの数を扱いやすい数に量子化するのが好ましい。例えば、補償レベルの数を1ビットで符号化してもよい。このとき、「0」が補償なしを示してもよく、「1」が所定レベルの補償を示してもよい。別の実施形態では、2ビットを使用して4つの可能な補償レベルまで表してもよい。さらに多くのビットも可能である。
【0074】
したがって、検知されるセルのワード線上の検知レベルであって、検知中の隣接メモリセルの目標状態と所定のメモリ状態との関数としての検知レベルを調整することによって、隣接セル上に存在するあるいは予測される電荷によるユーピン効果を補償する。
【0075】
隣接ワード線WLn+1に印加される所定のオフセットレベルを使用する補償(「DLA読み出し」)
読み出し中にユーピン効果を訂正する代替のさらに好ましい方式は、ダイレクトLA方式(「DLA」)である。DLAは、その全体が本願明細書において参照により援用されている、2006年3月17日に出願された「System for Performing Read Operations on Non-Volatile Storage with Compensation for Coupling」という米国特許出願第11/377,972号(特許文献19)に開示されている。DLA方式は、次のワード線上の隣接セルのプログラム状態を考慮することによって現在のワード線のセルの読み出しにも訂正を加える。読み出し中に現在のワード線を単にバイアスするのではなく、結果として発生するフローティングゲート結合がWL−WLユーピン効果誤差をオフセットするように隣接ワード線をバイアスすることによって訂正が達成される。
【0076】
検知レベルの調整は、後で隣接メモリセルにプログラムされる電荷が摂動を受けたとしても正しい目標状態をセルから読み出すことになるように、隣接ワード線に適宜バイアスすることによって事実上達成される。この方法には、プログラムされるセルのベリファイレベルに実際のオフセットを使用することを避け、これによって最も低いメモリ状態をベリファイする場合に負電圧検知を必要とするほどベリファイレベルを低くシフトさせ過ぎてしまう可能性があるという問題を避けるという利点がある。
【0077】
前述したように、ユーピン効果は、セルがプログラムベリファイされた時間と読み出される時間との間にセルが受ける電荷環境の非対称性が原因で発生する。さらに詳細には、ワード線WLn上のセルのプログラミングの間、WLn+1上のセルはプログラムされなかったので、その電荷蓄積素子は負電荷をほとんど有していないか、あるいは全く有していない。したがって、WLnのセルは、このような環境でプログラムベリファイされる。その後、WLn+1上のセルもプログラムされ、ここでその電荷蓄積素子の一部はさらに負電荷でプログラムされる。このような負電荷は、WLn上のセルが読み出される場合に、ここでさらに負電荷の環境を示す。この効果は、まるでWLn上のセルがさらに負電荷でプログラムされるようである。すなわち、セルがより高いしきい値でさらにプログラムされるように見える。
【0078】
図24Aおよび図24Bは、それぞれプログラムベリファイおよびその後の読み出し中のワード線上のバイアス電圧を示す。
図24Aは、検知されるワード線WLnならびに隣接ワード線WLn−1およびWLn+1のプログラムベリファイ中のDLA方式でのバイアス条件を示す。プログラムベリファイの間、WLnに印加される検知電圧レベルは、vV1 、vV2 ・・・のうちの1つである(図9および図10参照)。NANDセルの場合、検知されるセルのすぐ下およびすぐ上の隣接セルは、同じNANDストリングの一部である(図11を参照)。したがって、隣接セルをオンにするのに充分な電圧VreadがWLn−1とWLn+1との両方に印加される。さらに好ましくは、(図22と関連して説明したように、)WLn+1上のセルは消去状態にあるため、WLn+1へのバイアスは、実質的に通常のVreadより低くてもWLn+1上のセルをオンすることができるVreadXである。このような好ましい抑えられたバイアスレベルによって、過剰なワード線電圧を印加する必要なしにその後の読み出し動作で差動バイアスブーストを印加することができるようになる。
【0079】
図24Bは、検知されるワード線およびその隣接ワード線の補償読み出し中のDLA方式でのバイアス条件を示す。特に、WLnは、NANDチェーンの中で選択されたワード線である(図2参照)。検知中、通常検知レベル(例えば、rV1、rV2・・・)のうちの選択された1つが、選択ワード線WLnに印加される。WLn+1を除く残りの非選択ワード線は、NANDチェーンの他のセルをオンする電圧Vreadを有することになる。ワード線WLn+1は、これに印加される電圧VreadXを有することになる。補償が必要ない場合には、VreadXはV1でプログラムベリファイする場合と同じ電圧ということになる。一般に、VreadXは、隣接する状態に依存している。隣接状態が高くプログラムされるほど摂動が大きくなり補償がさらに必要になる。補償は、VreadXをV1から上げることによって達成される。例は、1ビットで符号化された2つの可能な補償レベルを示す。
【0080】
WLn+1の隣接セルを全体の摂動が所定のしきい値よりも低い状態で低くプログラムする場合、補償は使用されない(補償コード「1」)。したがって、WLn+1のバイアスはVreadX=V1でプログラムベリファイする場合と同じである。
一方、全体の摂動が所定のしきい値よりも高い状態で隣接セルがさらに高いプログラム状態にある場合、補償が必要となる(補償コード「0」)。この場合、VreadX=V1+ΔVDLA の所定の量だけWLn+1へのバイアスを上げることによって補償が達成される。
2つの補償レベルを有する1ビット訂正をともなうDLA読み出しについて説明したが、補償レベルを増やすと補償はさらに正確になるが、WLn+1での検知精度を上げることを犠牲にすることになるのは明らかである。
前述したように、DLA検知方式では選択ワード線WLnと隣接ワード線WLn+1との両方を検知することが必要になる。補償量を知るために、まずWLn+1を検知することによってWLn+1上の状態またはしきい値を最初に決定する。マルチレベルメモリの場合、WLn+1は、複数レベルの1つを1回として複数回検知する必要がある。
【0081】
図25は、従来のDLA方式の第1の部分による隣接ワード線WLn+1の隣接ページを検知するための概略タイミング図である。DLA方式の第1の部分では、従来の検知技術によってWLn+1上の記憶素子の状態を決定する。タイミングは図15に示されるものと同様であり、ワード線およびビット線の遅延のために各検知レベルで相当な遅延がある。3つの検知レベルが存在する2ビットメモリの例が与えられる。
【0082】
図26は、従来のDLA方式の第2の部分による選択ワード線WLnのページを検知するための概略タイミング図である。DLA方式の第2の部分では、選択ワード線WLnにおけるページを検知するとともに、隣接ワード線WLn+1上の摂動状態を補償する。2ビットメモリの例では、WLn+1で4つの可能なメモリ状態が存在する。WLn上の記憶素子のページは4つのグループに分割され、各グループはこれら4つの状態の1つによって摂動を受ける記憶素子を有する。DLA方式の合計検知時間は、WLnでの検知レベルの数にWLn+1上の補償レベルの数を乗じ、これに各補償レベルを設定する時間を乗じたものであることは明らかである。
【0083】
DLA読み出しに適用される時間領域の検知
本発明の別の態様によれば、ワード線WLn上の不揮発性マルチレベル記憶素子のページを同時に検知するとともに、隣接ワード線WLn+1上の隣接ページからの摂動を補償する。「ダイレクトルックアヘッド」検知方式では、隣接状態に依存するバイアス電圧をWLn+1に印加してこのような隣接状態を有するWLn上の検知されるセルを補償する。最初に、WLn+1上の記憶素子のプログラムしきい値を時間領域で検知してタイムマーカとして符号化する。これは時間とともに増加する走査検知電圧によって達成される。記憶素子のタイムマーカは、記憶素子が導通を開始する時間、あるいは同等に走査検知電圧が記憶素子のしきい値に達した時間を示す。次に、WLn上のページを検知するとともに、オフセットレベルを有する同じ走査電圧をWLn+1に補償として印加する。特に、WLn上の記憶素子は、WLn+1上の隣接記憶素子のタイムマーカによって示される時間であって、オフセットされた走査電圧がWLn+1上に適切な状態依存補償バイアス電圧を発生させる時間に検知されることになる。
【0084】
図27は、隣接ワード線WLn+1上のマルチレベルメモリセルのすべてのレベルを検知するための好ましい連続走査電圧を示す。走査電圧VWLn+1 (t)は、ワード線に印加されるすべての検知レベルを含む範囲を有する線形ランプ電圧である。この電圧は一定のランプ速度を有し、本質的に、走査期間ΔTRAMP=範囲/(ランプ速度)内の範囲全体を走査する。
【0085】
図28は、本発明の第2の部分による選択ワード線WLnのページを検知するための概略タイミング図である。選択ワード線WLnのページを検知するとともに、隣接ワード線WLn+1上の摂動状態を補償する。時間領域方式では、WLn+1のメモリ状態がタイムマーカとして検出される。WLn上の記憶素子のページはグループに分割され、各グループは、タイムマーカが指定した状態のうちの1つによって摂動される記憶素子を有する。本方式では、合計検知時間は、WLnでの検知レベルの数に走査期間ΔTRAMPを乗じたものである。
図21に示されるタイミングと同様に、時間領域方式の連続走査電圧を使用する利点によって、各電圧レベルについてワード線WLn+1による遅延およびビット線アクセスを「パイプライン処理」して圧縮することができるようになることが分かる。
【0086】
図29は、時間領域で検知するための連続走査検知電圧を使用して検知することを示す流れ図である。
ステップ600:ワード線およびビット線によってアクセス可能な記憶素子のアレイを有する不揮発性メモリにおいて、選択ワード線によってアクセス可能な記憶素子の選択グループと、隣接ワード線によってアクセス可能な記憶素子の隣接グループであって、選択グループのプログラミングに続いてプログラムされる記憶素子の隣接グループとを提供する。
ステップ610:第1の所定の初期振幅および所定のランプ速度を有する第1の電圧を提供する。
ステップ620:第1の電圧を隣接ワード線に印加することによって、隣接グループの各記憶素子について、関連する記憶素子が電流を導通し始める時間を示すタイムマーカを決定し、これによって各記憶素子の状態を時間領域で符号化する。
ステップ630:第2の所定の初期振幅および第1の電圧のランプ速度と同様なランプ速度を有する第2の電圧を提供する。
ステップ640:第2の電圧を隣接ワード線に印加するのと同時に、隣接グループの隣接記憶素子のタイムマーカによって示される時間に、選択グループの各記憶素子を検知する。
一般に、入力走査検知電圧は、時間の関数として単調増加する電圧である必要がある。
【0087】
図30は、第2の電圧がさらに規定される、図29で示される流れ図の追加部分である。
ステップ632:第2の所定の初期振幅は、選択グループの検知中に隣接ワード線上の第2の電圧が隣接グループからの摂動に補償を提供するように、第1の所定の初期振幅から所定のオフセットで存在する。
従来のDLA方式では、マルチレベルメモリの複数のレベルのそれぞれを現在のワード線WLn上で検知する必要があり、これらの各レベルにおける検知に隣接ワード線WLn+1上の補償レベルの数をさらに乗じる。ワード線内の遅延およびビット線アクセスのために、WLn+1の全長を所望の補償レベルにプリチャージしてWLnでの検知を完了するまでには充分な時間(例えば、約20マイクロ秒)を許容する必要がある。したがって、合計DLA検知時間は、WLn+1上の各補償レベルをセットアップする際の遅延およびその後のビット線アクセスによって一層長くなる。
【0088】
本発明の方式では、オフセットされた走査電圧が隣接するワード線WLn+1に様々な補償レベルを一挙に印加し、各微小補償レベルのワード線遅延およびビット線アクセス期間を次々と「パイプライン処理」していくことになる。これによってすべての補償レベルの合計セットアップ時間が大幅に削減されることになり、したがって検知性能が向上することになる。DLA検知の大幅な改善を実現することができる。
本発明の方式は、消費電力を低減する点においても有効である。高速ランプタイミングおよびパイプライン動作を使用することで、特にビット線動作での使用で、平均消費電流が大幅に低減される。
【0089】
本願明細書で言及されるすべての特許、特許出願、論文、書籍、仕様書、他の刊行物、文書および事柄は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている刊行物、文書または本願明細書の事柄および文章のいずれかの間で用語の定義または使用が矛盾または衝突する場合には、本願明細書中の用語の定義または使用が優先するものとする。
本発明の様々な態様を特定の実施形態を参照しながら説明してきたが、当然のことながら、本発明は、添付の特許請求の範囲の全範囲内においてその権利が保護される権利を有する。
【技術分野】
【0001】
本発明は、一般に、電気的に消去可能でプログラム可能な読み出し専用メモリ(EEPROM)およびフラッシュEEPROMなどの不揮発性半導体メモリに関し、特に、時間領域において高速で実施される検知動作に関する。
【背景技術】
【0002】
近年、様々な携帯型およびハンドヘルド型装置、とりわけ情報機器および家庭用電化製品において、特に、小形のフォームファクタカードとしてパッケージ化されたEEPROMおよびフラッシュEEPROMの形態をとる電荷の不揮発性記憶が可能なソリッドステートメモリが好んで用いられる記憶装置となっている。同じくソリッドステートメモリであるRAM(ランダムアクセスメモリ)とは異なり、フラッシュメモリは不揮発性であり、電源を切った後でもその記憶データを保持している。コストが上昇するにもかかわらず、フラッシュメモリは、大容量記憶用途でますます使用されつつある。ハードドライブやフロッピーディスクなどの回転式磁気媒体に基づく従来の大容量記憶装置は、携帯型およびハンドヘルド型の環境には適していない。その理由は、ハードドライブは大型になりがちで機械的不良を起こしやすく、長い待ち時間および大電力要件を有するためである。このような望ましくない属性により、ディスクに基づく記憶装置は大部分の携帯型および移動式用途において実用的でなくなっている。一方、フラッシュメモリは内蔵型でも取り外し可能なカードの形態をとるものでも、小型、低消費電力、高速および高信頼性というその特徴によって携帯型およびハンドヘルド型の環境に理想的に適している。
【0003】
EEPROMおよび電気的にプログラム可能な読み出し専用メモリ(EPROM)は、消去するとともにそのメモリセル内に新しいデータを書き込むかまたは「プログラムする」ことができる不揮発性メモリである。両方とも半導体基板内のソース領域とドレイン領域との間のチャネル領域上に位置する電界効果トランジスタ構造のフローティング(接続されていない)導電ゲートを使用している。次に、フローティングゲート上にはコントロールゲートが設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷量によって制御される。すなわち、フローティングゲート上の所与の電荷レベルに対して対応する電圧(しきい値)が存在し、トランジスタが「オン」に転換されてそのソース領域とドレイン領域との間で導通が可能になる前にこの対応する電圧をコントロールゲートに印加する必要がある。
【0004】
フローティングゲートは、様々な範囲の電荷を保持することができるので、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウの大きさは、デバイスの最小および最大しきい値レベルであり、フローティングゲート上にプログラムすることができる電荷の範囲に対応するレベルによって画定されている。しきい値ウィンドウは、一般に、メモリデバイスの特性、動作条件および動作履歴に依存している。原則として、ウィンドウ内のそれぞれ特異的で分解可能なしきい値電圧レベルの範囲を用いて、セルの明確なメモリ状態を指定することもできる。しきい値電圧ウィンドウが2つの個別領域に区分されている場合には、各メモリセルは、1ビットのデータを記憶することができることになる。同様に、しきい値電圧ウィンドウが3つ以上の個別領域に区分されている場合には、各メモリセルは、2ビット以上のデータを記憶することができることになる。
【0005】
通常の2状態EEPROMセルでは、導通ウィンドウを2つの領域に区分するように、少なくとも1つの電流ブレークポイントレベルが設定される。セルが所定の固定電圧を印加することによって読み出される場合、セルのソース/ドレイン電流は、ブレークポイントレベル(または基準電流IREF)と比較することによってメモリ状態が決定される。読み出された電流がブレークポイントレベルの電流よりも高い場合には、セルは一方の論理状態(例えば、「0」状態)にあると判断される。一方、電流がブレークポイントレベルの電流よりも低い場合には、セルは他方の論理状態(例えば、「1」状態)にあると判断される。したがって、このような2状態セルは、1ビットのデジタル情報を記憶している。外部からプログラム可能であってもよい基準電流源をメモリシステムの一部として設けることでブレークポイントレベル電流を発生させることが多い。
【0006】
メモリ容量を増やすために、フラッシュEEPROMデバイスは、半導体技術の状況が進歩するに従いますます高密度で製造されるようになっている。記憶容量を増やす別の方法は、各メモリセルに3状態以上を記憶させることである。
多状態またはマルチレベルEEPROMメモリセルの場合、導通ウィンドウは2つ以上のブレークポイントによって3つ以上の領域に区分され、各セルが2ビット以上のデータを記憶することができるようになっている。したがって、所与のEEPROMアレイが記憶することができる情報は、各セルが記憶することができる状態の数とともに増加する。多状態またはマルチレベルメモリセルを有するEEPROMまたはフラッシュEEPROMは、米国特許第5,172,338号(特許文献1)に記載されている。
メモリセルとして働くトランジスタは、一般に、2つのメカニズムのうちの1つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加される高い電圧によって、基板のチャネル領域にわたって電子が加速される。同時に、コントロールゲートに印加される高い電圧によって、ホットエレクトロンは薄いゲート誘電体を介してフローティングゲート上に引き込まれる。「トンネル注入」では、基板に対して高い電圧がコントロールゲートに印加される。このようにして、基板から挟持のフローティングゲートに電子が引き込まれる。
【0007】
メモリデバイスは、多くのメカニズムによって消去され得る。EPROMの場合、紫外線照射によりフローティングゲートから電荷を取り除くことによってメモリは一括消去可能である。EEPROMの場合、コントロールゲートに対して相対的に高い電圧を基板に印加することでフローティングゲート内の電子を誘導して薄い酸化物を介して基板のチャネル領域にトンネルさせるようにすること(すなわち、ファウラー−ノルドハイムトンネル現象)によって、メモリセルが電気的に消去可能である。一般に、EEPROMは、1バイト毎に消去可能である。フラッシュEEPROMの場合、メモリは一度に全てのブロックあるいは一度に1つ以上のブロックを電気的に消去可能であり、ブロックは、512バイト以上のメモリから構成されてもよい。
メモリデバイスは、一般に、カード上に搭載されることもある1つ以上のメモリチップを含む。各メモリチップは、デコーダならびに消去、書き込みおよび読み出し回路などの周辺回路によってサポートされるメモリセルのアレイを含む。さらに高度なメモリデバイスは、インテリジェントでかつ高水準のメモリ動作およびインターフェイスを実行する外部メモリコントローラで動作する。
【0008】
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、フラッシュEEPROMである場合もあれば他の種類の不揮発性メモリセルを使用している場合もある。フラッシュメモリならびにこれらを製造するシステムおよび方法の例は、米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)および第5,661,053号(特許文献6)、第5,313,421号(特許文献7)ならびに第6,222,762号(特許文献8)により提供されている。特に、NANDストリング構造を有するフラッシュメモリデバイスは、米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)に記載されている。さらに、不揮発性メモリデバイスは、電荷を蓄積する誘電層を有するメモリセルからも製造される。前に説明した導電性フローティングゲート素子の代わりに、誘電層が使用される。このような誘電体記憶素子を使用するメモリデバイスは、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 (非特許文献1)に記載されている。ONO誘電層は、ソース拡散とドレイン拡散との間のチャネルにわたって延在する。一方のデータビットに対する電荷はドレインに隣接する誘電層に局在し、他方のデータビットに対する電荷はソースに隣接する誘電層に局在する。例えば、米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)には、2つの二酸化シリコン層の間に挟まれたトラッピング誘電体を有する不揮発性メモリセルが開示されている。誘電体内の空間的に分離される電荷記憶領域のバイナリ状態を別々に読み出すことによって、多状態データ記憶が実施される。
【0009】
読み出しおよびプログラミング性能を改善するために、アレイ内の複数の電荷蓄積素子またはメモリトランジスタは、並列に読み出されたりプログラムされたりする。したがって、メモリ素子の「ページ」は、同時に読み出されたりプログラムされたりする。既存のメモリアーキテクチャでは、1つの行は、一般に、インターリーブされたいくつかのページを含むか、1つのページを構成する場合もある。1つのページのすべてのメモリ素子は、同時に読み出されたりプログラムされたりすることになる。一般に、物理ページは、対応する記憶素子のページから形成される。ページの各記憶素子が1ビットのデータを記憶している場合には、その物理ページは1つのデータページを含む。各記憶素子が複数の(例えば、3ビットの)データを記憶している場合には、その物理ページは3つのデータページ(例えば、下位、中位および上位ビットのページ)を含むことになる。
【0010】
並列性が増すことによって読み出しまたは検知性能は向上するが、各記憶素子により多くのビットのデータを記憶させることによって記憶密度が増大するのにともない従来の検知技術ではますます時間がかかるようになっている。例えば、従来の1ビットメモリでは、各記憶素子は、記憶素子の2つのそれぞれのしきい値ゾーン内にある2つのメモリ状態のうちのどちらか一方にプログラムされる。一般に、検知動作は、2つの状態を識別するために、境界しきい値レベルに対応する1つの読み出しレベルに対して実施する必要がある。一方、3ビットメモリの場合、記憶素子のしきい値ウィンドウは少なくとも8つのしきい値ゾーンに区分され、各ゾーンは8つのメモリ状態のうちの1つに対応している。3ビット記憶素子を検知するには、記憶素子のしきい値がどのしきい値ゾーン内にあるかを分析するために少なくとも7つの読み出しレベルが必要になる。一般に、nビットメモリでは2n −1個の検知レベルを検知することが必要となり、各レベルにおける検知ではセットアップ時間が発生することになる。
【0011】
検知時間は、隣接記憶素子にプログラムされる様々な電荷による摂動によって訂正が行われる場合、さらに延びる。例えば、ページが一般に共通ワード線によってアクセスされる。ワード線WLnが読み出される場合、摂動を判断するために、ワード線WLn+1をまず読み出さなければならない。これにより、合計検知レベルを(2n −1)2 に一層長くし得る。同様に、各検知レベルのセットアップ時間も一層長くなる。
【0012】
したがって、大容量で高性能な不揮発性メモリが一般的に必要である。特に、前述した欠点が最小限に抑えられた改善された検知プログラミング性能を有する大容量不揮発性メモリを有する必要がある。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第5,172,338号
【特許文献2】米国特許第5,070,032号
【特許文献3】米国特許第5,095,344号
【特許文献4】米国特許第5,315,541号
【特許文献5】米国特許第5,343,063号
【特許文献6】米国特許第5,661,053号
【特許文献7】米国特許第5,313,421号
【特許文献8】米国特許第6,222,762号
【特許文献9】米国特許第5,570,315号
【特許文献10】米国特許第5,903,495号
【特許文献11】米国特許第6,046,935号
【特許文献12】米国特許第5,768,192号
【特許文献13】米国特許第6,011,725号
【特許文献14】米国特許第5,595,924号
【特許文献15】米国公開特許出願第2006/0140007号
【特許文献16】米国特許第6,781,877号
【特許文献17】米国特許第7,196,928号
【特許文献18】米国公開特許出願第2006/0221714号
【特許文献19】米国特許出願第11/377,972号
【非特許文献】
【0014】
【非特許文献1】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545
【発明の概要】
【0015】
連続走査時間領域検知
本発明の一般的な態様によれば、ワード線上の不揮発性マルチレベルメモリセルのページは、ビット線を介する検知増幅器によって同時に検知される。ワード線に印加される時間の増加関数としての所定の入力検知電圧VINWL(t)は、メモリセルのしきい値の全範囲を一挙に走査することを可能にする。次いで、個別セルが導通状態になる時間に留意することによって、個別セルのしきい値を検知することが時間領域検知で短縮される。ワード線およびビット線の遅延に合わせて調整した各導通時間を使用して、セルが導通状態になった場合のセル付近のワード線の一部で発生した検知電圧レベルを求めることができる。この局所的に発生した検知電圧レベルがセルのしきい値を形成する。
1つの実施形態では、入力VINWL(t)に応答するセル位置xiの関数としてワード線の電圧VWL(xi,t)が予め決められる。ページは周期的に検知され、セルiが導通を開始する時間tiを使用して(xi,ti)におけるワード線応答関数を求めることによってしきい値VTHiを決定する。すなわち、VTHi=VWL(xi,ti)。
【0016】
(xi,ti)におけるワード線応答関数を求める好ましい実施例では、シフト時間ti’’の入力検知電圧を求めることになる。シフト時間は、メモリアレイ内の(xi,yi)におけるセルに関連するワード線遅延およびビット線遅延を許容した後の時間である。したがって、このセルのしきい値は、VTHi=VINWL(ti’−ΔTWL(xi)−ΔTBL(yi))=VINWL(ti’’)となる。ここで、ti’は、検知増幅器における導通の検出時間であり、ΔTWL(xi)およびΔTBL(yi)は、それぞれセルiに関連するワード線およびビット線の遅延である。
【0017】
連続走査時間領域検知技術は、マルチレベルメモリのレベルの数に比較的無関係である。この方式では、各微小検知レベルについてワード線遅延およびビット線遅延ならびに検知および出力期間を次々と「パイプライン処理」していくことになる。これによって、検知性能が大幅に改善される。同時に、最低限必要な分解能より高い分解能で(追加のソフトビットを含めて)マルチレベルメモリを検知することが可能になる。この追加のソフトビットを使用してECC動作に役立てることができる。
【図面の簡単な説明】
【0018】
【図1】本発明が実施され得る不揮発性メモリチップの機能ブロックを示す概略図である。
【図2】不揮発性メモリセルを示す概略図である。
【図3】フローティングゲートが一度に選択的に蓄積してもよい4つの異なる電荷Q1〜Q4についてのソース−ドレイン電流ID とコントロールゲート電圧VCGとの間の関係を示す図である。
【図4】メモリセルのNORアレイの例を示す図である。
【図5A】NANDストリングに編成されるメモリセルのストリングを示す概略図である。
【図5B】図5Aに示されるようなNANDストリング50から構成されるメモリセルのNANDアレイ200の例を示す図である。
【図6】メモリセルのアレイにわたってp個のセンスモジュールのバンクを含む、図1に示される読み出し/書き込み回路270Aおよび270Bを示す図である。
【図7】図6に示されるセンスモジュールの好ましい編成を示す概略図である。
【図8A】図7に示される読み出し/書き込みスタックをさらに詳細に示す図である。
【図8B】図7に示される読み出し/書き込みスタックをさらに詳細に示す図である。
【図9】(0)〜(2)は4状態メモリセルの集団をプログラムする例を示す図である。
【図10】(0)〜(2)は8状態メモリセルの集団をプログラムする例を示す図である。
【図11】同時に検知またはプログラムされる、例えば、NAND構成に編成されるメモリセルのページを示す図である。
【図12】アレイ内の所与のメモリセルにアクセスする場合の遅延を示す図である。
【図13】(A)はワード線WL42に沿って入力端からx1、x2・・・xi・・・xpの位置に配置されるメモリセルのページを示し、(B)はアクセスノードに対するワード線の所与のセグメントの抵抗と容量の積を示す図である。
【図14】所与の位置xiのワード線電圧を時間の関数として示す図である。
【図15】(A)は本質的にレベルrV1、rV2およびrV3を通して走査するステップ関数である検知電圧VWLをワード線に印加することによって検知が達成されることを示し、(B)は各検知レベルのタイミングを示す図である。
【図16】(A)はマルチレベルメモリセルのすべてのレベルを検知するための好ましい入力連続走査電圧を示し、(B)は入力走査電圧が印加される位置からの位置xiにおけるワード線の電圧応答を示す図である。
【図17】時間領域技術の連続走査による検知を示す流れ図である。
【図18】入力走査電圧が線形ランプ電圧であるのが好ましい、図17に示される流れ図の追加部分を示す図である。
【図19】検知の好ましい実施例が規定される、図17に示される流れ図の追加部分を示す図である。
【図20】連続走査技術における記憶素子のしきい値を求める好ましい実施例が規定される、図17に示される流れ図の追加部分を示す図である。
【図21】(A)は経時的連続ランプ電圧としての入力走査検知電圧の例を示し、(B)は時間領域の連続走査検知の本方式による合計検知時間のタイミングを示す図である。
【図22】隣接ワード線上のメモリセル間のユーピン効果を最小限に抑えるように最適シーケンスでプログラムされたページを有するメモリアレイを有するメモリの例を示す図である。
【図23】読み出しまたはプログラミング動作中にLA訂正が実施されることになるメモリアレイの一部を示す図である。
【図24A】検知されるワード線WLnならびに隣接ワード線WLn−1およびWLn+1のプログラムベリファイ中のDLA方式でのバイアス条件を示す図である。
【図24B】検知されるワード線およびその隣接ワード線の補償読み出し中のDLA方式でのバイアス条件を示す図である。
【図25】従来のDLA方式の第1の部分による隣接ワード線WLn+1の隣接ページを検知するための概略タイミング図である。
【図26】従来のDLA方式の第2の部分による選択ワード線WLnのページを検知するための概略タイミング図である。
【図27】隣接ワード線WLn+1上のマルチレベルメモリセルのすべてのレベルを検知するための好ましい連続走査電圧を示す図である。
【図28】本発明の第2の部分による選択ワード線WLnのページを検知するための概略タイミング図である。
【図29】時間領域で検知するための連続走査検知電圧を使用して検知することを示す流れ図である。
【図30】第2の電圧がさらに規定される、図29で示される流れ図の追加部分を示す図である。
【発明を実施するための形態】
【0019】
メモリシステム
図1〜図12は、本発明の様々な態様が実施されてもあるいは説明されてもよい例示的なメモリシステムを提供する。
図13〜図21は、時間領域検知の本発明の第1の態様による様々な実施形態の内容および詳細を示す。
図22〜図30は、時間領域検知技術を適用して現在のワード線上を検知するとともに隣接ワード線からの摂動を補償する本発明の第2の態様による様々な実施形態の内容および詳細を示す。
【0020】
図1は、本発明が実施され得る不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ100は、メモリセルの二次元アレイ200と、制御回路210と、デコーダ、読み出し/書き込み回路およびマルチプレクサなどの周辺回路とを含む。
メモリアレイ200は、行デコーダ230(230Aと230Bとに分割)を介してワード線によって、および列デコーダ260(260Aと260Bとに分割)を介してビット線によってアドレス指定可能である(図4および図5も参照)。読み出し/書き込み回路270(270Aと270Bとに分割)は、メモリセルのページを並列に読み出すかまたはプログラムできるようにする。データI/Oバス231は、読み出し/書き込み回路270に接続されている。
好適な実施形態では、ページは、同一ワード線を共有するメモリセルの隣接する行から構成される。別の実施形態では、メモリセルの行が複数のページに区分されるが、読み出し/書き込み回路270を個々のページに多重化するためにブロックマルチプレクサ250(250Aと250Bとに分割)が設けられる。例えば、メモリセルの奇数列および偶数列によってそれぞれ形成される2つのページが読み出し/書き込み回路に多重化される。
【0021】
図1は、様々な周辺回路によるメモリアレイ200へのアクセスがアレイの両側で対称的に実施され、それぞれの側のアクセス線および回路の密度を半分に減らすようにしている好適な配置を示す。したがって、行デコーダは行デコーダ230Aと230Bとに分割され、列デコーダは列デコーダ260Aと260Bとに分割されている。メモリセルの行が複数のページに区分されている実施形態では、ページマルチプレクサ250は、ページマルチプレクサ250Aと250Bとに分割されている。同様に、読み出し/書き込み回路270は、アレイ200の下部からビット線に接続する読み出し/書き込み回路270Aと、アレイ200の上部からビット線に接続する読み出し/書き込み回路270Bとに分割されている。このようにして、読み出し/書き込みモジュールの密度、したがってセンスモジュール380の密度は、本質的に2分の1に削減される。
【0022】
制御回路110は、読み出し/書き込み回路270と協働してメモリアレイ200でメモリ動作を実施するオンチップコントローラである。制御回路110は、一般に、状態マシン112と、オンチップアドレスデコーダおよび出力制御モジュール(明確に図示せず)などの他の回路とを含む。状態マシン112は、メモリ動作のチップレベル制御を提供する。制御回路は、外部メモリコントローラを介してホストと通信している。
メモリアレイ200は、一般に、行および列に配置されるメモリセルの2次元アレイとして編成され、ワード線およびビット線によってアドレス指定可能である。NOR型またはNAND型アーキテクチャに従ってアレイを形成することができる。
【0023】
図2は、不揮発性メモリセルを概略的に示す。メモリセル10は、フローティングゲートまたは誘電層などの電荷蓄積ユニット20を有する電界効果トランジスタによって実施することができる。メモリセル10は、ソース14、ドレイン16およびコントロールゲート30も含む。
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、異なる種類のメモリセルを使用してもよく、それぞれの種類は1つ以上の電荷蓄積素子を有している。
一般的な不揮発性メモリセルは、EEPROMおよびフラッシュEEPROMを含む。EEPROMセルおよびそれを製造する方法の例は、米国特許第5,595,924号(特許文献14)により提供されている。フラッシュEEPROMセル、メモリシステムにおけるその使用およびそれを製造する方法の例は、米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)、第5,661,053号(特許文献6)、第5,313,421号(特許文献7)および第6,222,762号(特許文献8)により提供されている。特に、NANDセル構造を有するメモリデバイスの例は、米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)に記載されている。さらに、誘電体記憶素子を利用するメモリデバイスの例は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 、ならびに米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)に記載されている。
【0024】
実際には、セルのメモリ状態は、通常、基準電圧がコントロールゲートに印加されている場合にセルのソース電極とドレイン電極との間の導通電流を検知することによって読み出される。したがって、セルのフローティングゲートの所与の各電荷について、固定基準コントロールゲート電圧に対して対応する導通電流を検出することもできる。同様に、フローティングゲート上にプログラム可能な電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する導通電流ウィンドウを定義する。
あるいは、区分された電流ウィンドウの中で導通電流を検出する代わりに、テスト中に所与のメモリ状態に対するしきい値電圧をコントロールゲートで設定し、導通電流がしきい値電流より小さいか大きいかを検出することも可能である。1つの実施例では、しきい値電流に対する導通電流の検出は、導通電流がビット線の容量を介して放電する速度を評価することによって達成される。
【0025】
図3は、フローティングゲートが一度に選択的に蓄積してもよい4つの異なる電荷Q1〜Q4についてのソース−ドレイン電流ID とコントロールゲート電圧VCGとの間の関係を示す。4つの実線のID 対VCG曲線は、メモリセルのフローティングゲート上にプログラム可能な4つの可能な電荷レベルを表し、それぞれ4つの可能なメモリ状態に対応する。例として、セルの集団のしきい値電圧ウィンドウは、0.5V〜3.5Vの範囲であってもよい。7つの可能なメモリ状態「0」、「1」、「2」、「3」、「4」、「5」、「6」はそれぞれ1つの消去状態および6つのプログラム状態を表し、しきい値ウィンドウをそれぞれ0.5Vの間隔で5つの領域に区分することによって画定すればよい。例えば、2μAの基準電流IREFを図に示すように使用する場合、Q1でプログラムされたセルは、メモリ状態「1」と見なされてもよい。これはその曲線がVCG=0.5Vおよび1.0Vによって画定されるしきい値ウィンドウの領域でIREF と交わるためである。同様に、Q4はメモリ状態「5」にある。
【0026】
前の説明から分かるように、メモリセルが多くの状態を記憶するように作製されるほど、そのしきい値ウィンドウは細かく分割される。例えば、メモリデバイスは、−1.5V〜5Vの範囲のしきい値ウィンドウを有するメモリセルを有してもよい。これは6.5Vの最大幅を供給する。メモリセルが16状態を記憶することになっている場合、各状態は、しきい値ウィンドウ内で200mVから300mVを占めてもよい。これには必要な分解能を達成可能にするために、プログラミングおよび読み出し動作でより高い精度が必要となる。
【0027】
図4は、メモリセルのNORアレイの例を示す。メモリアレイ200では、メモリセルの各行は、そのソース14およびドレイン16によってデイジーチェーン方式で接続されている。このような設計は、仮想接地設計と称されることがある。行におけるセル10は、ワード線42のようなワード線に接続されるコントロールゲート30を有する。列におけるセルは、ビット線34および36のような選択されたビット線にそれぞれ接続されるソースおよびドレインを有する。
【0028】
図5Aは、NANDストリングに編成されるメモリセルのストリングを概略的に示す。NANDストリング50は、そのソースおよびドレインによってデイジーチェーン接続される一連のメモリトランジスタM1、M2・・・Mn(例えば、n=4、8、16あるいはそれ以上)から構成される。1対の選択トランジスタS1、S2は、それぞれNANDストリングのソース端子54およびドレイン端子56を介してメモリトランジスタチェーンの外部への接続を制御する。メモリアレイでは、ソース選択トランジスタS1がオンに転換すると、ソース端子がソース線に接続される(図5B参照)。同様に、ドレイン選択トランジスタS2がオンに転換すると、NANDストリングのドレイン端子がメモリアレイのビット線に接続される。チェーン内の各メモリトランジスタ10はメモリセルとして機能し、所定の電荷量を蓄積して意図されるメモリ状態を表すようにするための電荷蓄積素子20を有する。各メモリトランジスタのコントロールゲート30は、読み出しおよび書き込み動作の制御を可能にする。図5Bに示されるように、NANDストリングの行の対応するメモリトランジスタのコントロールゲート30は、同一ワード線にすべて接続されている。同様に、選択トランジスタS1、S2のそれぞれのコントロールゲート32は、それぞれそのソース端子54およびドレイン端子56を介するNANDストリングへのアクセスを制御することができる。同様に、NANDストリングの行の対応する選択トランジスタのコントロールゲート32は、同一選択線にすべて接続されている。
【0029】
NANDストリング内のアドレス指定されたメモリトランジスタ10が、プログラミング中に読み出されたりベリファイされたりする場合には、そのコントロールゲート30に適切な電圧が供給される。同時に、NANDストリング50のアドレス指定されていない残りのメモリトランジスタは、そのコントロールゲートに充分な電圧を印加することによって完全にオンに転換される。このようにして、NANDストリングの個々のメモリトランジスタのソースからそのソース端子54まで、同じく個々のメモリトランジスタのドレインについてはセルのドレイン端子56まで導通経路が効果的に形成される。このようなNANDストリング構造を有するメモリデバイスは、米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)に記載されている。
【0030】
図5Bは、図5Aに示されるようなNANDストリング50から構成されるメモリセルのNANDアレイ200の例を示す。NANDストリングの各列に沿って、ビット線36などのビット線は、各NANDストリングのドレイン端子56に接続される。NANDストリングの各バンクに沿って、ソース線34などのソース線は、各NANDストリングのソース端子54に接続される。さらに、NANDストリングのバンク内のメモリセルの行に沿ったコントロールゲートは、ワード線42などのワード線に接続される。NANDストリングのバンク内の選択トランジスタの行に沿ったコントロールゲートは、選択線44などの選択線に接続される。NANDストリングのバンク内のメモリセルの行全体は、NANDストリングのバンクのワード線および選択線にかかる適切な電圧によってアドレス指定することができる。NANDストリング内のメモリトランジスタが読み出される場合、ストリング内の残りのメモリトランジスタは、その関連するワード線を介して確実にオンに転換され、ストリングを通って流れる電流は、本質的に、読み出されるセルに蓄積される電荷のレベルに依存するようになっている。
【0031】
検知回路および技術
図6は、メモリセルのアレイにわたってp個のセンスモジュールのバンクを含む、図1に示される読み出し/書き込み回路270Aおよび270Bを示す。並列に動作するp個のセンスモジュール480のバンク全体によって、行に沿ったp個のセル10のブロック(またはページ)を並列に読み出したりプログラムしたりすることが可能になる。本質的に、センスモジュール1はセル1の電流I1 を検知し、センスモジュール2はセル2の電流I2 を検知し・・・センスモジュールpはセルpの電流Ip を検知することになるなど、以下同様である。ソース線34から集約ノードCLSRCに、さらにそこから接地に流れるそのページのすべてのセル電流iTOT は、p個のセルのすべての電流の総和となる。従来のメモリアーキテクチャでは、共通ワード線を有するメモリセルの行は2つ以上のページを形成し、ページ内のメモリセルは並列に読み出しおよびプログラムされる。2つのページを有する行の場合、一方のページは偶数ビット線によってアクセスされ、他方のページは奇数ビット線によってアクセスされる。検知回路のページは、偶数ビット線か奇数ビット線かに一度に接続される。その場合、読み出し/書き込み回路270Aおよび270Bを個々のページにそれぞれ多重化するように、ページマルチプレクサ250Aおよび250Bが設けられる。
【0032】
現在製造されている56nm技術に基づくチップではp>64,000であり、43nm 32Gbit×4のチップではp>150,000である。好適な実施形態では、ブロックはセルの一連の行全体である。これはいわゆる「全ビット線」アーキテクチャであり、ページは隣接するビット線にそれぞれ接続される隣接するメモリセルの行から構成されている。別の実施形態では、ブロックは、行の中のセルのサブセットである。例えば、セルのサブセットは、行全体の2分の1または行全体の4分の1であってもよい。セルのサブセットは、一連の隣接するセルまたは1つおきのセルあるいは所定数おきのセルであってもよい。各センスモジュールは、ビット線を介してメモリセルに接続され、メモリセルの導通電流を検知する検知増幅器を含む。一般に、読み出し/書き込み回路がメモリアレイの両側に分配されている場合、p個のセンスモジュールのバンクは、2セットの読み出し/書き込み回路270Aと270Bとの間に分配されることになる。
【0033】
図7は、図6に示されるセンスモジュールの好ましい編成を概略的に示す。p個のセンスモジュールを含む読み出し/書き込み回路270Aおよび270Bは、読み出し/書き込みスタック400のバンクに分けられる。
【0034】
図8Aおよび図8Bは、図7に示される読み出し/書き込みスタックをさらに詳細に示す。各読み出し/書き込みスタック400は、k本のビット線のグループ上で並列に動作する。1つのページがp=r*k本のビット線を有する場合、r個の読み出し/書き込みスタック400−1・・・400−rが存在することになる。本質的に、このアーキテクチャは、スペースを節約するためにk個のセンスモジュールの各スタックが共通プロセッサ500によって操作されるようになっている。共通プロセッサ500は、センスモジュール480およびデータラッチ430に配置されるラッチに記憶される更新データをラッチの電流値および状態マシン112からの制御に基づいて計算する。共通プロセッサの詳細な説明は、その全体が本願明細書において参照により援用されている、2006年6月29日付の米国公開特許出願第2006/0140007号(特許文献15)に開示されている。
【0035】
並列に動作する区分された読み出し/書き込みスタック400のバンク全体は、行に沿ったp個のセルのブロック(またはページ)を並列に読み出したりプログラムしたりできるようにする。したがって、セルの行全体についてp個の読み出し/書き込みモジュールが存在することになる。各スタックはk個のメモリセルを操作しているので、バンク内の読み出し/書き込みスタックの総数は、r=p/kで与えられる。例えば、rがバンク内のスタック数である場合、p=r*kである。1つの例示的なメモリアレイは、p=150,000、k=8を有してもよく、したがってr=18,750である。
【0036】
400−1などの各読み出し/書き込みスタックは、本質的に、k個のメモリセルのセグメントを並列に操作するセンスモジュール480−1〜480−kのスタックを含む。ページコントローラ410は、配線411を介して読み出し/書き込み回路370に制御およびタイミング信号を提供する。ページコントローラは、配線311を介してメモリコントローラ310にそれ自体依存している。各読み出し/書き込みスタック400間の通信は、相互接続スタックバス431によって達成され、ページコントローラ410によって制御される。制御線411は、ページコントローラ410から読み出し/書き込みスタック400−1の部品に制御およびクロック信号を提供する。
【0037】
好適な配置では、スタックバスは、共通プロセッサ500とセンスモジュールのスタック480との間の通信のためのSAバス422と、プロセッサとデータラッチのスタック430との間の通信のためのDバス423とに区分されている。
データラッチのスタック430は、そのスタックに関連する各メモリセルについて1つのデータラッチ430−1〜430−kから構成されている。I/Oモジュール440は、データラッチがI/Oバス231を介して外部とデータを交換することができるようにする。
さらに、共通プロセッサは、エラー状態などのメモリ動作の状態を示す状態信号を出力する出力507も含む。状態信号を使用して、ワイヤードOR構成でフラグバス509に接続されるn形トランジスタ550のゲートを駆動する。フラグバスは、コントローラ310によってプリチャージされるのが好ましく、状態信号が読み出し/書き込みスタックのいずれかでアサートされるとプルダウンされることになる。
【0038】
多状態メモリ区分化の例
メモリセルがそれぞれ複数ビットのデータを記憶する不揮発性メモリを、図3に関連してこれまで説明した。特定の例は、電界効果トランジスタのアレイから形成されるメモリであって、各電界効果トランジスタはそのチャネル領域とそのコントロールゲートとの間に電荷蓄積層を有する。電荷蓄積層またはユニットは、各電界効果トランジスタのしきい値電圧の範囲のもとになる電荷の範囲を蓄積することができる。可能なしきい値電圧の範囲は、しきい値ウィンドウの範囲にわたる。しきい値ウィンドウが複数の小領域またはゾーンのしきい値電圧に区分される場合、それぞれの分解可能なゾーンを使用してメモリセルの異なるメモリ状態を表す。1つ以上のバイナリビットによって複数のメモリ状態を符号化することができる。例えば、4つのゾーンに区分されるメモリセルは、2ビットのデータとして符号化することができる4つの状態をサポートすることができる。同様に、8つのゾーンに区分されるメモリセルは、3ビットのデータとして符号化することができる8つのメモリ状態をサポートすることができるなど、以下同様である。
【0039】
図9(0)〜(2)は、4状態メモリセルの集団をプログラムする例を示す。図9(0)は、それぞれメモリ状態「0」、「1」、「2」および「3」を表すしきい値電圧の4つの特異的な分布にプログラム可能なメモリセルの集団を示す。図9(1)は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図9(2)は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってvV1 、vV2 およびvV3 によって画定される3つのゾーンのうちの1つに変化することになる。このようにして、各メモリセルは、3つのプログラム状態「1」、「2」および「3」のうちの1つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図9(1)に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「0」状態によって表される。
【0040】
下位ビットおよび上位ビットを有する2ビット符号を使用して、4つの各メモリ状態を表すことができる。例えば、「0」、「1」、「2」および「3」状態は、それぞれ「11」、「01」、「00」および「10」によって表される。2ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、3つのサブパスでそれぞれ読み出し境界しきい値rV1 、rV2 およびrV3 に対して検知することによって2ビットがまとめて検知される。
【0041】
図10(0)〜(2)は、8状態メモリセルの集団をプログラムする例を示す。図10(1)は、それぞれメモリ状態「0」〜「7」を表すしきい値電圧の8つの特異的な分布にプログラム可能なメモリセルの集団を示す。図10(1)は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図10(2)は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってvV1 〜vV7 によって画定される7つのゾーンのうちの1つに変化することになる。このようにして、各メモリセルは、7つのプログラム状態「1」〜「7」のうちの1つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図10(1)に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「0」状態によって表される。
【0042】
下位ビット、中位ビット、および上位ビットを有する3ビット符号を使用して、8つの各メモリ状態を表すことができる。例えば、「0」、「1」、「2」、「3」、「4」、「5」、「6」および「7」状態は、それぞれ「111」、「011」、「001」、「101」、「100」、「000」、「010」、および「110」によって表される。3ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、7つのサブパスでそれぞれ読み出し境界しきい値rV1 〜rV7 に対して検知することによって3ビットがまとめて検知される。
同様に、4ビットコードは、16の各状態を示す下位、第1の中位、第2の中位および上位ビットを有することになる。
【0043】
連続走査時間領域検知
図11は、例えば、同時に検知またはプログラムされるNAND構成に編成されるメモリセルのページを示す。図11は、本質的に、図5Bのメモリアレイ200のNANDチェーン50のバンクを示し、各NANDチェーンの詳細は図5Aにあるように明確に示される。ページ60のような「ページ」は、同時に検知またはプログラムすることが可能なメモリセルのグループである。ページは、ワード線42に共通に接続されるページのセルのコントロールゲートによって有効になり、各セルはビット線36を介してアクセス可能な検知回路(例えば、図8に示される検知モジュール480)によってアクセス可能である。例として、セル60のページをそれぞれ検知またはプログラムする場合、それぞれ検知電圧またはプログラミング電圧が共通ワード線WL3に印加されるとともに、ビット線に適切な電圧が印加される。
【0044】
図12は、アレイ内の所与のメモリセルにアクセスする場合の遅延を示す。メモリアレイ200は、行方向にはワード線が延在し、列方向にはビット線が延在する。メモリセル10がページの一部としてアクセスされる場合、x(行)方向はワード線WL42によってアドレスされ、y(列)方向はビット線BL36によってアドレスされる。検知動作中に、選択ワード線WLの入力端からxデコーダ230を介してワード線電圧として検知電圧が供給される。ビット線は、WL42によってアドレスされたメモリセルのページを読み出し/書き込み回路270内の検知モジュールに個別に接続する。図12は、読み出し/書き込み回路270を概略的に示し、これらの回路はy列の下部端に位置している。図1に示されるように、好ましい構成では、読み出し/書き込み回路が読み出し/書き込み回路270Aおよび270Bとしてメモリアレイの上部および下部に配置されている。
【0045】
したがって、図12は、ワード線WL42およびビット線BL36によってアクセス可能なアレイ座標(x,y)を有するページの1つのセル10を示す。例えば、検知動作中に、ワード線WL42を介してセル10のコントロールゲートに検知電圧が供給される。検知動作のための適切な電圧にビット線BL36がプリチャージされ、ビット線BL36を介して接続される読み出し/書き込み回路270の検知増幅器によってセルのソース−ドレイン電流を検知することができる。
ワード線およびビット線は有限の抵抗および容量を有するため、これらの線ではRC遅延が生じることになる。図12は、それぞれxデコーダおよび読み出し/書き込み回路270からの座標(x,y)を有するセル10の場合、xデコーダで印加されるワード線電圧は、期間ΔTWL(x)だけ遅延することになることを示す。同様に、セル10のソース−ドレイン電流は、期間ΔTBL(y)だけ遅延して読み出し/書き込み回路270のうちの1つによって検知されることになる。
【0046】
図13(A)は、ワード線WL42に沿って入力端からx1、x2・・・xi・・・xpの位置に配置されるメモリセルのページを示す。ワード線の入力端が接続され、xデコーダ230からワード線電圧供給を受け取る。
図13(B)は、アクセスノードに対するワード線の所与のセグメントの抵抗と容量の積を示す。ワード線WL42は、有限抵抗を有する導体から形成される。ワード線のセグメントの抵抗は、そのセグメントの長さに比例する。同様に、セグメントの容量もその長さに比例する。したがって、ワード線のセグメントのRCの積は、その長さの二次関数として増加する。
【0047】
図14は、所与の位置xiのワード線電圧を時間の関数として示す。入力端の入力電圧に対する応答は、RC(xi)によって与えられる時定数を有するワード線の一部の充電となる。位置xiおよび時間tにおける充電電圧は、VWL(xi,t)=VWL(x=0)[1−EXP(−t/RC)]である。後で入力電圧を取り除く場合には、位置xiおよび時間tにおける放電電圧は、VWL(xi,t)=VWL(x=0)EXP(−t/RC)となる。一般に、積RC(x)(図13(B)参照)は、位置xでワード線が充電または放電される速度を決定する時定数である。図14は、入力電圧に正規化される応答ワード線電圧とRC時定数に正規化される時間とを示す。1単位の時定数後にワード線は63.2%まで充電されることになる。2単位の時定数後にワード線は86.5%まで充電されることになるなど、以下同様である。したがって、RCが大きいほど充電および放電が遅くなることになる。ワード線に沿ったRC変動の効果は、xデコーダからさらに離れているこれらセルの場合、RC遅延がさらに大きくなるので充電にさらに時間がかかるということである。
【0048】
マルチレベル検知の遅延
2ビットメモリセルの例示的な分割が図9(0)に示される。2ビットセルは、4つのメモリ状態のいずれかにある可能性があり、各メモリ状態はしきい値範囲と関連している。セルのしきい値がどのしきい値範囲内にあるかを分析するために検知が3回実施され、各回の検知は読み出し境界レベルrV1、rV2およびrV3のうちの1つに関連している。
図15(A)および図15(B)は、2ビットメモリセルを検知するための一般的なタイミングを示す。図15(A)は、本質的にレベルrV1、rV2およびrV3を通して走査するステップ関数である検知電圧VWLをワード線に印加することによって検知が達成されることを示す。(図14に示される)ワード線のRC遅延のために、ワード線の遠端も所望のレベルに充電されて初めて全ページに対する検知を実施することができる。
【0049】
図15(B)は、各検知レベルのタイミングを示す。ページを検知するために、ビット線プリチャージの期間0において検知動作に適した電圧でビット線をセットアップする。ワード線にrV1電圧レベルを印加すると、rV1レベルの検知が開始される。ワード線遅延の期間1を許容した後に、ワード線は一様に所望のrV1レベルとなる。ビット線電圧およびワード線電圧がセットアップされることで、セルはオンまたはオフされる。セルがオンされる場合、セルは少なくともrV1のしきい値レベルを有することを意味する。しかし、ビット線を介して遠く離れてセルに接続される検知モジュール(図8参照)内の検知増幅器によって検知が実施されるため、セルの導通電流は、ビット線アクセスの期間2を経て検知増幅器に届くことになる。この時間を経て、検知の期間3の検知ストローブによって検知増幅器が導通電流を判定することができる。その後、検知結果は、検知増幅出力の期間4である次の期間で検知増幅器からデータラッチへ出力される。
【0050】
様々な検知の実施例に応じて、各検知レベルについてビット線プリチャージの期間0を繰り返しても繰り返さなくてもよい。しかし、期間1〜4は、各検知レベルについて繰り返す必要がある。例は、各期間の相対的な継続時間を示す。検知の期間3および出力の期間4は、一般に、それぞれ約1マイクロ秒であり、ワード線遅延およびビット線アクセスは、一般に、さらに10倍程度長くそれぞれ約10マイクロ秒である。その結果各検知レベルについて合計で約20マイクロ秒となる。初期ビット線プリチャージ時間は、さらに10マイクロ秒かかることもある。2ビットセルの場合、2**2−1すなわち3レベルあり、合計検知時間は、20×3+10=70マイクロ秒である。3ビットセルの場合、2**3−1すなわち7レベルあり、合計検知時間は、20×7+10=150マイクロ秒である。4ビットセルの場合は15レベルあり、合計検知時間は、20×15+10=310マイクロ秒である。各検知レベルの検知時間の大部分はワード線およびビット線遅延の待ち時間であり、実際の検知および出力期間よりもほぼ1桁大きいことがわかる。
【0051】
連続走査検知電圧を使用する時間領域検知
本発明の一般的な態様によれば、ワード線上の不揮発性マルチレベルメモリセルのページは、ビット線を介する検知増幅器によって同時に検知される。ワード線に印加される時間の増加関数としての所定の入力検知電圧VINWL(t)は、メモリセルのしきい値の全範囲を一挙に走査することを可能にする。次いで、個別セルが導通状態になる時間に留意することによって、個別セルのしきい値を検知することが時間領域検知で短縮される。ワード線およびビット線の遅延に合わせて調整した各導通時間を使用して、セルが導通状態になった場合のセル付近のワード線の一部で発生した検知電圧レベルを求めることができる。この局所的に発生した検知電圧レベルがセルのしきい値を形成する。
【0052】
1つの実施形態では、入力VINWL(t)に応答するセル位置xiの関数としてワード線の電圧VWL(xi,t)が予め決められる。ページは周期的に検知され、セルiが導通を開始する時間tiを使用して(xi,ti)におけるワード線応答関数を求めることによってしきい値VTHiを決定する。すなわち、VTHi=VWL(xi,ti)。
【0053】
図16(A)は、マルチレベルメモリセルのすべてのレベルを検知するための好ましい入力連続走査電圧を示す。入力走査電圧VINWL(t)は、ワード線に印加されるすべての検知レベルを含む範囲を有する線形ランプ電圧である。この電圧は一定のランプ速度を有し、本質的に、走査期間ΔTRAMP=範囲/(ランプ速度)内の範囲全体を走査する。
図16(B)は、入力走査電圧が印加される位置からの位置xiにおけるワード線の電圧応答を示す。入力走査電圧VINWL(t)が選択ワード線の入力端(図13(A)および図13(B)を参照)から入力されると、入力端から距離xiのワード線の電圧応答は、VWL(xi,t)によって与えられる。同様に、VWL(0,t)=VINWL(t)である。好ましい実施形態では、入力走査電圧のランプ速度が実質的にWLのRC定数よりも小さい場合、xiにおける電圧は実質的にx=0の電圧であるがΔTWL(xi)だけ遅延する。したがって、xiにおけるワード線電圧は、VWL(xi,t)〜VINWL(t−ΔTWL(xi))によって与えられる。これはxiに位置するセルiのコントロールゲートに与えられることになる電圧である。
【0054】
1つの実施形態では、入力電圧VINWL(t)に対する応答関数としてのワード線応答電圧VWL(xi,t)は、図13および図14に関連して説明されるRCモデルに基づいて求めることができる。別の実施形態では、ワード線応答電圧はシミュレーションによって求められる。1つの実施形態では、応答関数は、所与の時間を使用して所与の位置のワード線電圧を調べる参照テーブルによって実施することができる。
入力走査電圧に対するワード線応答が分かれば、セルが導通を開始する時間を決定することによって位置xiのセルiのしきい値を求めることができる。したがって、タイムマーカtiは、セルが導通を開始する時間を示す。このとき、xiにおけるワード線電圧はVWL(xi,ti)であり、当然ながらxiに位置するセルiのしきい値電圧VTHiである。次に、(xi,ti)におけるワード線電圧関数を求めることによってしきい値電圧VTHiが簡単に与えられる。したがって、VTHi=VWL(xi,ti)である。
【0055】
時間マーカtiは、セルの局所的時間を示す。実際には、セルの電流が離れた検知増幅器によって検出される場合、検知増幅器に届くまでのさらなる遅延を考慮する必要がある。例えば、図12に示される配置では、電流は、メモリアレイ200の周辺部の読み出し/書き込み回路270の中の検知モジュール480内の検知増幅器490(図8B参照)によって検出される。検知増幅器は、ビット線を介してセルのドレインに接続される。動作中、検知クロック信号によって同期が取られ周期的に検知するように検知増幅器を作製することができる。例えば、マイクロ秒毎に繰り返すように検知ストローブの同期が取られてもよい。図12と関連して説明されるように、ビット線は、yをビット線の長さとすると、セルから検知増幅器までに遅延ΔTBL(y)を必要とすることになる。したがって、セルiが検知増幅器によって検出されて時間t’ijで導通を開始する場合、その場所のタイムマーカtiは、t’ijを(x,y)におけるセルの検知増幅器の検出時間とすると、ti=t’ij−ΔTBL(y)によって求めることができる。1つの実施形態では、ビット線アクセスΔTBL(y)はワード線遅延と同じRCモデルによって求めることができる。別の実施形態では、ビット線アクセスはシミュレーションによって求めることができる。ビット線アクセスは同じワード線またはページに沿ったセルのグループについて一定なので、2つの検知間の共通遅延を差し引くことができるという差分検知技術によって測定することもできる。
【0056】
図17は、時間領域技術の連続走査による検知を示す流れ図である。
ステップ500:記憶素子のアレイを有する不揮発性メモリにおいて、入力端からワード線に沿ってx1、x2・・・xi・・・xnの位置に配置される記憶素子のグループにアクセスするワード線を提供する。
ステップ510:ワード線の入力端に印加される入力走査検知電圧VINWL(t)を提供する。
ステップ520:xiとワード線の入力端に印加される入力走査検知電圧VINWL(t)に対してワード線が電気的に応答する時間との関数として電圧振幅を有するワード線応答関数VWL(xi,t)を予め決定する。
ステップ530:ワード線に検知電圧VINWL(t)を印加して、各記憶素子が電流を導通し始めるときのグループの各記憶素子におけるタイムマーカtiを決定する。
ステップ540:タイムマーカtiによって示される時間の記憶素子の位置におけるワード線応答関数を求めることによって、各記憶素子のしきい電圧VTiを決定する(すなわち、VTi=VWL(xi,ti))。
一般に、入力走査検知電圧は、時間の関数として単調増加する電圧である必要がある。図16(A)に示されるように、好ましい入力走査検知電圧は、一定のランプ速度を有する線形関数である。
【0057】
図18は、入力走査電圧が線形ランプ電圧であるのが好ましい、図17に示される流れ図の追加部分である。
ステップ512:入力検知電圧VINWL(t)は、所定の一定ランプ速度を有する。
【0058】
図19は、検知の好ましい実施例が規定される、図17に示される流れ図の追加部分である。好ましい検知は、ビット線を介して接続される検知増幅器によって記憶素子の導通を検出しその結果得られる遅延を考慮する連続検知技術によるものである。前述したようにおよび図12と関連して説明されるように、タイムマーカは、記憶素子iがオンになる実時間に関連している。記憶素子の電流がビット線によって接続される検知増幅器によって検出される場合には、検知増幅器における検出時間は、記憶素子から検知増幅器までの信号伝播分だけ遅延する。
ステップ532:記憶素子のタイムマーカを決定することは、ビット線を介して記憶素子に接続される検知増幅器によって導通電流を検出することを含み、タイムマーカは、所定の遅延期間だけオフセットされた検知増幅器における検出時間である。
【0059】
(xi,ti)におけるワード線応答関数を求める好ましい実施例では、VTHi=VINWL(tij−ΔTWL(xi)−ΔTBL(yi))を使用して、メモリアレイ内の(xi,ti)における記憶素子に関連するワード線およびビット線遅延を許容した後に入力検知電圧を求めることになる。ここで、tijは、検知増幅器における導通の検出時間であり、ΔTWL(xi)およびΔTBL(yi)は、それぞれ記憶素子iに関連するワード線およびビット線の遅延である。
【0060】
図20は、連続走査技術における記憶素子のしきい値を求める好ましい実施例が規定される、図17に示される流れ図の追加部分である。図16(A)および図16(B)から分かるように、入力電圧VINWL(t)がワード線に印加され、ワード線に沿って位置xiにおける記憶素子iにおいてΔTWL(xi)だけ遅延する。応答関数VWL(x,t)から遅延を計算することができる。したがって、xiにおけるワード線上に発生する電圧は、時間の遅延によってシフトされた入力電圧によって簡単に与えられる。すなわち、VWL(xi,t)=VINWL(t−ΔTWL(xi))。同様に、検知増幅器は、t’=t+ΔTBL(y)においてビット線によって遅延された記憶素子の導通現象を検出する。したがって、記憶素子iのしきい値は、ワード線およびビット線の両方の遅延によって時間がシフトされた入力電圧によって与えられる。すなわち、VTHi=VINWL(t’’)=VINWL(t−ΔTWL(xi))=VINWL(t’−ΔTWL(xi)−ΔTBL(y))。
ステップ540’:タイムマーカtiによって示される時間の記憶素子の位置におけるワード線応答関数を求めることによって各記憶素子のしきい値電圧VTiを決定することは、所定のワード線遅延および所定のビット線アクセスによって時間がシフトされた検知増幅器における検出時間の入力電圧関数を求めることになる(すなわち、VTi=VWL(xi,ti)=VINWL(t’−ΔTWL(xi)−ΔTBL(y)))。
【0061】
連続走査検知技術は、特にマルチレベル検知に関する検知性能を大幅に改善することができる。図15と関連して前に説明したように、従来のマルチレベル検知方式は、各検知レベルを悪化させるワード線およびビット線遅延を有する。したがって、合計検知時間は、検知レベルの数に対応する。
【0062】
図21(A)および図21(B)は、連続走査検知技術のタイミングの利点を示す。図21(A)は、経時的連続ランプ電圧としての入力走査検知電圧の例を示す。
図21(B)は、時間領域の連続走査検知の本方式による合計検知時間のタイミングを示す。ランピングの前に、約10マイクロ秒かかることもある初期ビット線プリチャージ時間の期間0が存在することになる。この期間0は、図15に示されるような従来の検知方式に存在する期間と同様である。連続走査検知電圧が印加されると、各微小レベルについて、ワード線遅延の期間1およびビット線アクセスの期間2ならびに検知の期間3および出力の期間4の合計によって得られる合計時間を次々と「パイプライン処理」していくことになる。一般に、合計検知時間は、ランプ期間ΔTRAMP+Sum(期間1〜4)によって与えられることになる。この時間は、マルチレベルメモリセルの分析されるレベルの数とは無関係なところがある。例えば、ランプ期間ΔTRAMPが期間1〜4の合計とほぼ同じであるとすると、すべてのレベルの合計検知時間は、2×Sum(期間1〜4)となる。これと比較して、従来の方法では3ビットセルの検知時間は大体7×Sum(期間1〜4)となる。同様に比較すると、4ビットセルの検知時間は、従来の方法では大体15×Sum(期間1〜4)となる。
【0063】
連続走査検知技術の別の利点は、その検知時間が検知されるレベルの数に無関係なところがあるので、メモリセルのマルチレベルの数が通常必要とするよりかなり高い分解能で検知するのが実用的である。例えば、3ビットセルの場合、通常、検知は最低でも7レベルを分析する必要がある。しかし、連続走査検知技術によってより一層長い検知時間を発生させることなく4ビット、5ビットまたはそれ以上のビット数を分析する検知が可能になることもある。追加ビットは「ソフトビット」と呼ばれ、セルのしきい値をより正確に特定する際、あるいはECC(エラー訂正コード)動作を支援するのに役立つ。代償として追加のソフトビットを格納するラッチが多くなるくらいである。
【0064】
隣接セルの摂動に対するパイプライン訂正をともなう検知
本発明の別の態様によれば、時間領域検知を使用することで隣接セルに蓄えられた電荷からの摂動(「ユーピン効果」)を補償することができるマルチレベルメモリの検知に役立てることができる。特に、各ページがワード線によってアクセス可能なページ毎にメモリアレイが検知される場合、ワード線WLnの検知には、どの程度補償すべきかを知るためにまず隣接ワード線WLn+1の状態を検知することが必要となる。複数のレベルを各ワード線において検知することにより、検知の総数は検知される複数のレベルの2乗で増加し、各セルがさらに多くのビットを記憶するように構成される場合には膨大な数に上ることになる。
【0065】
隣接する電荷蓄積素子からの摂動またはセル間のフローティングゲート結合(「ユーピン効果」)
1つのメモリセルの電荷蓄積素子にプログラムされる電荷によって電界が生成され、この電界が隣接メモリセルの電界を摂動させる。これが本質的に電荷蓄積素子を有する電界効果トランジスタである隣接メモリセルの特性に影響を及ぼすことになる。特に、メモリセルを検知する場合、摂動をそれほど受けない場合よりも高いしきい値レベルを有する(あるいはより高くプログラムされた)ように見えることになる。
一般に、メモリセルは、最初の電界環境でプログラムベリファイされ、続いて異なる電荷でプログラムされた隣接セルのために異なる電界環境で後から再び読み出される場合、いわゆる「ユーピン効果」にある隣接フローティングゲート間の結合によって読み出し精度が影響される場合もある。半導体メモリの高集積化の進展に合わせて、メモリセル間の蓄積電荷による電界の摂動(ユーピン効果)は、セル間隔の縮小にともないますます目立つようになっている。
ユーピン効果を最小限に抑え、かつ/または訂正する数多くの方法がある。
【0066】
プログラミング中のフローティングゲート結合(「ユーピン効果」)の最小化
ユーピン効果は隣接セルにより大きく影響を及ぼし、メモリアレイの行に沿ったビット線全体(BL−BLユーピン効果)および列に沿ったワード線全体(WL−WLユーピン効果)にわたって存在する可能性がある。ユーピン効果は、隣接セルがプログラムされた後のプログラムベリファイの時間と読み出しの時間との間のセルの電界環境の非対称性を最小限に抑えることによって軽減することができる。
【0067】
プログラミング中のユーピン効果を低減するいくつかの方法がある。1つの方法は、ワード線に沿うメモリセルのページに対するプログラミングを2パス以上で完了するマルチパスプログラミングを実施することである。一般に、少なくとも2つのプログラミングパスが実施される。最初のパスは、通常目標状態に適合すべきレベルよりも低くオフセットされた対応するベリファイレベルを使用してセルのそれぞれの目標状態付近にページ内のすべてのセルをプログラムする。続くパスは、このようなオフセットのない通常のベリファイレベルを使用してプログラミングを完了させる。セルのユーピン効果の原因は、セルのプログラミング後の隣接セルの変化(すなわち、プログラミング)だけである。後ろのパスがフローティングゲート間の電荷の変化を最小限にした状態で実施される場合、プログラムベリファイとその後の読み出し動作との間の電界環境の非対称性を最小限に抑えることになる。したがって、ユーピン効果は、2パスプログラミング技術で最小限に抑えられる。この技術は、BL−BLユーピン効果を抑えることができる。後で説明するように、ワード線からワード線へのプログラミング時に特定シーケンスでこの2つのパスが実施される場合には、WL−WLユーピン効果についても低減することができる。
米国特許第6,781,877号(特許文献16)には、メモリアレイ内のページを最適な順序でプログラムすることによってWL−WLユーピン効果についても低減されるプログラミング方式が開示されている。
【0068】
図22は、隣接ワード線上のメモリセル間のユーピン効果を最小限に抑えるように最適シーケンスでプログラムされたページを有するメモリアレイを有するメモリの例を示す。ページは、例えば、下方から上方へWL0、WL1、WL2・・・の順序で一定の方向に沿って連続的にプログラムされる。このように、特定のページがプログラムされる場合、その下側のページは既にプログラムされている。下側のページが現在のページに対してどんな摂動効果を及ぼそうと、現在のページがこのような摂動を考慮してプログラムベリファイされるように下側のページが考慮される。本質的に、ページをプログラムするシーケンスによって、プログラムされる現在のページがプログラムされた後に受ける環境の変化を最小限にすることができるようにするべきである。したがって、WLn上などの各プログラムページは、それよりも上側のページ、例えば、WLn+1またはそれ以上のWLによって摂動されるだけであり、このようなプログラムシーケンスによってWL−WLユーピン効果は効果的に半減する。
【0069】
したがって、隣接ワード線上のメモリセル間に摂動が存在するWL−WLユーピン効果の場合、前述した好ましいプログラミング方式を使用するプログラミングの中で軽減される。これによって摂動は効果的に半減されることになる。残りの半分は、さらにプログラミングまたは読み出し動作中に訂正する必要があることになる。
【0070】
検知中のBL−BLおよびWL−WLユーピン効果の訂正
一般に、記憶素子のしきい値レベルを検知することは、読み出し動作またはプログラムベリファイ動作中に実施される。読み出しとプログラムベリファイとは、わずかに異なる検知レベルを使用してもよい。本願明細書の記載では、「検知」と「読み出し」という用語は、前述した差異が存在することもあることを理解の上で交換可能に使用されることがある。同様に、「記憶素子」と「メモリセル」と「セル」という用語は、各セルが1つの記憶素子を有する例に適用されることを理解の上で交換可能に使用される。1つのセルが複数の記憶素子を含む場合には、「セル」という用語は、「記憶素子」として解釈されるべきである。
【0071】
検知中のWL−WLユーピン効果の訂正は、ルックアヘッド(「LA」)技術によって達成することができる。LA検知方式は、その全体が本願明細書において参照により援用されている、米国特許第7,196,928号(特許文献17)および2006年10月に公開された「Read Operations for Non-Volatile Storage that Includes Compensation for Coupling」という米国公開特許出願第2006/0221714号(特許文献18)に開示されている。LA訂正をともなう読み出しは、基本的に、隣接ワード線上のセルにプログラムされるメモリ状態を分析し、現在のワード線上で読み出されるメモリセルに影響を及ぼすどんな摂動効果も訂正する。前述した好ましいプログラミング方式に従ってページをプログラムする場合、隣接ワード線とは現在のワード線(WLn)のすぐ上のワード線(WLn+1)からとなる。LA訂正方式には、現在のページに先立って読み出される隣接ワード線上のデータが必要となる。
【0072】
図23は、読み出しまたはプログラミング動作中にLA訂正が実施されることになるメモリアレイの一部を示す。例えば、ワード線WLnによって接続されるメモリセルのページは同時に検知される。メモリセル600などのページ内のセルのどのセルのユーピン効果も、大部分はプログラムされるメモリセル600と隣接する隣接セルのその後のプログラミングによるものである。特に、ワード線WLnに沿って、左側隣はセル610であり右側隣はセル612である。同様に、プログラミングセル600は、ビット線BL2を介して検知増幅器(図示せず)に接続されている。ビット線BL2に沿って、ワード線WLn−1上のプログラミングセル600の下に隣接するのはセル620であり、その上のワード線WLn+1上で隣接するのはセル630である。
【0073】
メモリセル600に隣接するセルは、可能なメモリ状態のうちの任意の1つである可能性があり、各メモリ状態はその電荷蓄積素子に異なる量の電荷を有するので異なる量の摂動を与える。一般に、プログラム状態が高いほどセルの電荷蓄積素子の負電荷の量が多いことになる。4つある隣接セルにより、摂動の範囲は、これらの隣接セルの可能なメモリ状態の摂動によって与えられる。一般に、唯一の関連のある隣接セルは、メモリセル600がプログラミングを完了した後にプログラムされることになるセルである。実際には、メモリセル600で観察される摂動の量、したがって補償レベルの数を扱いやすい数に量子化するのが好ましい。例えば、補償レベルの数を1ビットで符号化してもよい。このとき、「0」が補償なしを示してもよく、「1」が所定レベルの補償を示してもよい。別の実施形態では、2ビットを使用して4つの可能な補償レベルまで表してもよい。さらに多くのビットも可能である。
【0074】
したがって、検知されるセルのワード線上の検知レベルであって、検知中の隣接メモリセルの目標状態と所定のメモリ状態との関数としての検知レベルを調整することによって、隣接セル上に存在するあるいは予測される電荷によるユーピン効果を補償する。
【0075】
隣接ワード線WLn+1に印加される所定のオフセットレベルを使用する補償(「DLA読み出し」)
読み出し中にユーピン効果を訂正する代替のさらに好ましい方式は、ダイレクトLA方式(「DLA」)である。DLAは、その全体が本願明細書において参照により援用されている、2006年3月17日に出願された「System for Performing Read Operations on Non-Volatile Storage with Compensation for Coupling」という米国特許出願第11/377,972号(特許文献19)に開示されている。DLA方式は、次のワード線上の隣接セルのプログラム状態を考慮することによって現在のワード線のセルの読み出しにも訂正を加える。読み出し中に現在のワード線を単にバイアスするのではなく、結果として発生するフローティングゲート結合がWL−WLユーピン効果誤差をオフセットするように隣接ワード線をバイアスすることによって訂正が達成される。
【0076】
検知レベルの調整は、後で隣接メモリセルにプログラムされる電荷が摂動を受けたとしても正しい目標状態をセルから読み出すことになるように、隣接ワード線に適宜バイアスすることによって事実上達成される。この方法には、プログラムされるセルのベリファイレベルに実際のオフセットを使用することを避け、これによって最も低いメモリ状態をベリファイする場合に負電圧検知を必要とするほどベリファイレベルを低くシフトさせ過ぎてしまう可能性があるという問題を避けるという利点がある。
【0077】
前述したように、ユーピン効果は、セルがプログラムベリファイされた時間と読み出される時間との間にセルが受ける電荷環境の非対称性が原因で発生する。さらに詳細には、ワード線WLn上のセルのプログラミングの間、WLn+1上のセルはプログラムされなかったので、その電荷蓄積素子は負電荷をほとんど有していないか、あるいは全く有していない。したがって、WLnのセルは、このような環境でプログラムベリファイされる。その後、WLn+1上のセルもプログラムされ、ここでその電荷蓄積素子の一部はさらに負電荷でプログラムされる。このような負電荷は、WLn上のセルが読み出される場合に、ここでさらに負電荷の環境を示す。この効果は、まるでWLn上のセルがさらに負電荷でプログラムされるようである。すなわち、セルがより高いしきい値でさらにプログラムされるように見える。
【0078】
図24Aおよび図24Bは、それぞれプログラムベリファイおよびその後の読み出し中のワード線上のバイアス電圧を示す。
図24Aは、検知されるワード線WLnならびに隣接ワード線WLn−1およびWLn+1のプログラムベリファイ中のDLA方式でのバイアス条件を示す。プログラムベリファイの間、WLnに印加される検知電圧レベルは、vV1 、vV2 ・・・のうちの1つである(図9および図10参照)。NANDセルの場合、検知されるセルのすぐ下およびすぐ上の隣接セルは、同じNANDストリングの一部である(図11を参照)。したがって、隣接セルをオンにするのに充分な電圧VreadがWLn−1とWLn+1との両方に印加される。さらに好ましくは、(図22と関連して説明したように、)WLn+1上のセルは消去状態にあるため、WLn+1へのバイアスは、実質的に通常のVreadより低くてもWLn+1上のセルをオンすることができるVreadXである。このような好ましい抑えられたバイアスレベルによって、過剰なワード線電圧を印加する必要なしにその後の読み出し動作で差動バイアスブーストを印加することができるようになる。
【0079】
図24Bは、検知されるワード線およびその隣接ワード線の補償読み出し中のDLA方式でのバイアス条件を示す。特に、WLnは、NANDチェーンの中で選択されたワード線である(図2参照)。検知中、通常検知レベル(例えば、rV1、rV2・・・)のうちの選択された1つが、選択ワード線WLnに印加される。WLn+1を除く残りの非選択ワード線は、NANDチェーンの他のセルをオンする電圧Vreadを有することになる。ワード線WLn+1は、これに印加される電圧VreadXを有することになる。補償が必要ない場合には、VreadXはV1でプログラムベリファイする場合と同じ電圧ということになる。一般に、VreadXは、隣接する状態に依存している。隣接状態が高くプログラムされるほど摂動が大きくなり補償がさらに必要になる。補償は、VreadXをV1から上げることによって達成される。例は、1ビットで符号化された2つの可能な補償レベルを示す。
【0080】
WLn+1の隣接セルを全体の摂動が所定のしきい値よりも低い状態で低くプログラムする場合、補償は使用されない(補償コード「1」)。したがって、WLn+1のバイアスはVreadX=V1でプログラムベリファイする場合と同じである。
一方、全体の摂動が所定のしきい値よりも高い状態で隣接セルがさらに高いプログラム状態にある場合、補償が必要となる(補償コード「0」)。この場合、VreadX=V1+ΔVDLA の所定の量だけWLn+1へのバイアスを上げることによって補償が達成される。
2つの補償レベルを有する1ビット訂正をともなうDLA読み出しについて説明したが、補償レベルを増やすと補償はさらに正確になるが、WLn+1での検知精度を上げることを犠牲にすることになるのは明らかである。
前述したように、DLA検知方式では選択ワード線WLnと隣接ワード線WLn+1との両方を検知することが必要になる。補償量を知るために、まずWLn+1を検知することによってWLn+1上の状態またはしきい値を最初に決定する。マルチレベルメモリの場合、WLn+1は、複数レベルの1つを1回として複数回検知する必要がある。
【0081】
図25は、従来のDLA方式の第1の部分による隣接ワード線WLn+1の隣接ページを検知するための概略タイミング図である。DLA方式の第1の部分では、従来の検知技術によってWLn+1上の記憶素子の状態を決定する。タイミングは図15に示されるものと同様であり、ワード線およびビット線の遅延のために各検知レベルで相当な遅延がある。3つの検知レベルが存在する2ビットメモリの例が与えられる。
【0082】
図26は、従来のDLA方式の第2の部分による選択ワード線WLnのページを検知するための概略タイミング図である。DLA方式の第2の部分では、選択ワード線WLnにおけるページを検知するとともに、隣接ワード線WLn+1上の摂動状態を補償する。2ビットメモリの例では、WLn+1で4つの可能なメモリ状態が存在する。WLn上の記憶素子のページは4つのグループに分割され、各グループはこれら4つの状態の1つによって摂動を受ける記憶素子を有する。DLA方式の合計検知時間は、WLnでの検知レベルの数にWLn+1上の補償レベルの数を乗じ、これに各補償レベルを設定する時間を乗じたものであることは明らかである。
【0083】
DLA読み出しに適用される時間領域の検知
本発明の別の態様によれば、ワード線WLn上の不揮発性マルチレベル記憶素子のページを同時に検知するとともに、隣接ワード線WLn+1上の隣接ページからの摂動を補償する。「ダイレクトルックアヘッド」検知方式では、隣接状態に依存するバイアス電圧をWLn+1に印加してこのような隣接状態を有するWLn上の検知されるセルを補償する。最初に、WLn+1上の記憶素子のプログラムしきい値を時間領域で検知してタイムマーカとして符号化する。これは時間とともに増加する走査検知電圧によって達成される。記憶素子のタイムマーカは、記憶素子が導通を開始する時間、あるいは同等に走査検知電圧が記憶素子のしきい値に達した時間を示す。次に、WLn上のページを検知するとともに、オフセットレベルを有する同じ走査電圧をWLn+1に補償として印加する。特に、WLn上の記憶素子は、WLn+1上の隣接記憶素子のタイムマーカによって示される時間であって、オフセットされた走査電圧がWLn+1上に適切な状態依存補償バイアス電圧を発生させる時間に検知されることになる。
【0084】
図27は、隣接ワード線WLn+1上のマルチレベルメモリセルのすべてのレベルを検知するための好ましい連続走査電圧を示す。走査電圧VWLn+1 (t)は、ワード線に印加されるすべての検知レベルを含む範囲を有する線形ランプ電圧である。この電圧は一定のランプ速度を有し、本質的に、走査期間ΔTRAMP=範囲/(ランプ速度)内の範囲全体を走査する。
【0085】
図28は、本発明の第2の部分による選択ワード線WLnのページを検知するための概略タイミング図である。選択ワード線WLnのページを検知するとともに、隣接ワード線WLn+1上の摂動状態を補償する。時間領域方式では、WLn+1のメモリ状態がタイムマーカとして検出される。WLn上の記憶素子のページはグループに分割され、各グループは、タイムマーカが指定した状態のうちの1つによって摂動される記憶素子を有する。本方式では、合計検知時間は、WLnでの検知レベルの数に走査期間ΔTRAMPを乗じたものである。
図21に示されるタイミングと同様に、時間領域方式の連続走査電圧を使用する利点によって、各電圧レベルについてワード線WLn+1による遅延およびビット線アクセスを「パイプライン処理」して圧縮することができるようになることが分かる。
【0086】
図29は、時間領域で検知するための連続走査検知電圧を使用して検知することを示す流れ図である。
ステップ600:ワード線およびビット線によってアクセス可能な記憶素子のアレイを有する不揮発性メモリにおいて、選択ワード線によってアクセス可能な記憶素子の選択グループと、隣接ワード線によってアクセス可能な記憶素子の隣接グループであって、選択グループのプログラミングに続いてプログラムされる記憶素子の隣接グループとを提供する。
ステップ610:第1の所定の初期振幅および所定のランプ速度を有する第1の電圧を提供する。
ステップ620:第1の電圧を隣接ワード線に印加することによって、隣接グループの各記憶素子について、関連する記憶素子が電流を導通し始める時間を示すタイムマーカを決定し、これによって各記憶素子の状態を時間領域で符号化する。
ステップ630:第2の所定の初期振幅および第1の電圧のランプ速度と同様なランプ速度を有する第2の電圧を提供する。
ステップ640:第2の電圧を隣接ワード線に印加するのと同時に、隣接グループの隣接記憶素子のタイムマーカによって示される時間に、選択グループの各記憶素子を検知する。
一般に、入力走査検知電圧は、時間の関数として単調増加する電圧である必要がある。
【0087】
図30は、第2の電圧がさらに規定される、図29で示される流れ図の追加部分である。
ステップ632:第2の所定の初期振幅は、選択グループの検知中に隣接ワード線上の第2の電圧が隣接グループからの摂動に補償を提供するように、第1の所定の初期振幅から所定のオフセットで存在する。
従来のDLA方式では、マルチレベルメモリの複数のレベルのそれぞれを現在のワード線WLn上で検知する必要があり、これらの各レベルにおける検知に隣接ワード線WLn+1上の補償レベルの数をさらに乗じる。ワード線内の遅延およびビット線アクセスのために、WLn+1の全長を所望の補償レベルにプリチャージしてWLnでの検知を完了するまでには充分な時間(例えば、約20マイクロ秒)を許容する必要がある。したがって、合計DLA検知時間は、WLn+1上の各補償レベルをセットアップする際の遅延およびその後のビット線アクセスによって一層長くなる。
【0088】
本発明の方式では、オフセットされた走査電圧が隣接するワード線WLn+1に様々な補償レベルを一挙に印加し、各微小補償レベルのワード線遅延およびビット線アクセス期間を次々と「パイプライン処理」していくことになる。これによってすべての補償レベルの合計セットアップ時間が大幅に削減されることになり、したがって検知性能が向上することになる。DLA検知の大幅な改善を実現することができる。
本発明の方式は、消費電力を低減する点においても有効である。高速ランプタイミングおよびパイプライン動作を使用することで、特にビット線動作での使用で、平均消費電流が大幅に低減される。
【0089】
本願明細書で言及されるすべての特許、特許出願、論文、書籍、仕様書、他の刊行物、文書および事柄は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている刊行物、文書または本願明細書の事柄および文章のいずれかの間で用語の定義または使用が矛盾または衝突する場合には、本願明細書中の用語の定義または使用が優先するものとする。
本発明の様々な態様を特定の実施形態を参照しながら説明してきたが、当然のことながら、本発明は、添付の特許請求の範囲の全範囲内においてその権利が保護される権利を有する。
【特許請求の範囲】
【請求項1】
不揮発性記憶素子のグループを同時に検知する方法であって、
ワード線の入力端からx1、x2・・・xi・・・xnの位置に配置される前記記憶素子のグループにアクセスするワード線を提供するステップと、
前記ワード線の入力端に印加される入力走査検知電圧VINWL(t)を提供するステップと、
xiと時間との関数として、前記ワード線の入力端に印加される前記入力走査検知電圧VINWL(t)に対する前記ワード線の電気的応答である、電圧振幅を有するワード線応答関数VWL(xi、t)を予め決定するステップと、
前記ワード線に前記検知電圧VINWL(t)を印加して、前記記憶素子が電流を導通し始める時間を示す、前記グループの各記憶素子におけるタイムマーカtiを決定するステップと、
前記記憶素子の位置および前記記憶素子と関連するタイムマーカtiによって示される時間でのワード線応答関数を求めることによって、各記憶素子のしきい値電圧VTiを決定するステップと、
を含む方法。
【請求項2】
請求項1記載の方法において、
所定の入力走査検知電圧が、時間とともに単調増加する方法。
【請求項3】
請求項1記載の方法において、
所定の入力走査検知電圧が、所定の一定ランプ速度を有する方法。
【請求項4】
請求項1記載の方法において、
前記不揮発性記憶素子は、フラッシュメモリセルの一部である方法。
【請求項5】
請求項1記載の方法において、
前記不揮発性記憶素子が、NAND構成の記憶素子のアレイに編成される方法。
【請求項6】
請求項1記載の方法において、
前記タイムマーカtiを決定するステップが、ビット線を介して前記記憶素子に接続される検知増幅器によって導通電流を検出することを含み、前記タイムマーカによって示される時間は、所定のビット線遅延期間だけオフセットされた前記検知増幅器における検出時間である方法。
【請求項7】
請求項6記載の方法において、
前記各記憶素子のしきい値電圧VTiを決定するステップが、前記検知増幅器による検知時間であるが、所定のワード線遅延期間および所定のビット線遅延期間だけ時間がシフトされた検出時間の入力走査検知電圧関数を求めることになる方法。
【請求項8】
請求項7記載の方法において、
前記所定のワード線遅延期間は、前記入力端からの各記憶素子の位置の所定の関数である方法。
【請求項9】
不揮発性記憶素子のアレイの中の不揮発性記憶素子のグループを同時に検知する方法であって、
ワード線の入力端からx1、x2・・・xi・・・xnの位置に配置される前記記憶素子のグループにアクセスするワード線を提供するステップと、
前記ワード線の入力端に印加される入力走査検知電圧VINWL(t)を提供するステップと、
前記記憶素子が入力走査検知電圧に応答して導通し始める検出導通時間を決定するために、ビット線を介して各記憶素子に接続される検知増幅器を提供するステップと、
各記憶素子について、入力走査検知電圧が前記記憶素子に届くまでのワード線遅延と、前記記憶素子での導通が前記検知増幅器によって検出されるまでのビット線遅延とを予め決定するステップと、
前記ワード線遅延および前記ビット線遅延に合わせて調整された検出導通時間の入力走査検知電圧VINWL(t)を求めることによって、各記憶素子のしきい値電圧VTiを決定するステップと、
を含む方法。
【請求項10】
請求項9記載の方法において、
所定の入力走査検知電圧が、時間とともに単調増加する方法。
【請求項11】
請求項9記載の方法において、
所定の入力走査検知電圧が、所定の一定ランプ速度を有する方法。
【請求項12】
請求項9記載の方法において、
前記不揮発性記憶素子は、フラッシュメモリセルの一部である方法。
【請求項13】
不揮発性メモリであって、
メモリセルのアレイと、
メモリセルのグループを同時にアクセスするワード線と、
入力端から前記ワード線に供給される入力走査検知電圧VINWL(t)と、
記憶素子が入力走査検知電圧に応答して導通し始める検知導通時間を決定するために、ビット線を介して各記憶素子に接続される検知増幅器と、
入力走査検知電圧が前記記憶素子に届くまでの所定のワード線遅延と、前記記憶素子での導通が前記検知増幅器によって検出されるまでの所定のビット線遅延とを有する各記憶素子と、
各記憶素子と関連する前記ワード線遅延および前記ビット線遅延に合わせて調整された検出導通時間の入力走査検知電圧VINWL(t)を求めることによって、各記憶素子のしきい値電圧VTiを決定するコントローラと、
を備える不揮発性メモリ。
【請求項14】
請求項13記載の不揮発性メモリにおいて、
所定の入力走査検知電圧が、時間とともに単調増加する不揮発性メモリ。
【請求項15】
請求項13記載の不揮発性メモリにおいて、
所定の入力走査検知電圧が、所定の一定ランプ速度を有する不揮発性メモリ。
【請求項16】
請求項13記載の不揮発性メモリにおいて、
前記記憶素子は、フラッシュメモリセルの一部である不揮発性メモリ。
【請求項17】
請求項13記載の不揮発性メモリにおいて、
前記記憶素子が、NAND構成の記憶素子のアレイに編成される不揮発性メモリ。
【請求項1】
不揮発性記憶素子のグループを同時に検知する方法であって、
ワード線の入力端からx1、x2・・・xi・・・xnの位置に配置される前記記憶素子のグループにアクセスするワード線を提供するステップと、
前記ワード線の入力端に印加される入力走査検知電圧VINWL(t)を提供するステップと、
xiと時間との関数として、前記ワード線の入力端に印加される前記入力走査検知電圧VINWL(t)に対する前記ワード線の電気的応答である、電圧振幅を有するワード線応答関数VWL(xi、t)を予め決定するステップと、
前記ワード線に前記検知電圧VINWL(t)を印加して、前記記憶素子が電流を導通し始める時間を示す、前記グループの各記憶素子におけるタイムマーカtiを決定するステップと、
前記記憶素子の位置および前記記憶素子と関連するタイムマーカtiによって示される時間でのワード線応答関数を求めることによって、各記憶素子のしきい値電圧VTiを決定するステップと、
を含む方法。
【請求項2】
請求項1記載の方法において、
所定の入力走査検知電圧が、時間とともに単調増加する方法。
【請求項3】
請求項1記載の方法において、
所定の入力走査検知電圧が、所定の一定ランプ速度を有する方法。
【請求項4】
請求項1記載の方法において、
前記不揮発性記憶素子は、フラッシュメモリセルの一部である方法。
【請求項5】
請求項1記載の方法において、
前記不揮発性記憶素子が、NAND構成の記憶素子のアレイに編成される方法。
【請求項6】
請求項1記載の方法において、
前記タイムマーカtiを決定するステップが、ビット線を介して前記記憶素子に接続される検知増幅器によって導通電流を検出することを含み、前記タイムマーカによって示される時間は、所定のビット線遅延期間だけオフセットされた前記検知増幅器における検出時間である方法。
【請求項7】
請求項6記載の方法において、
前記各記憶素子のしきい値電圧VTiを決定するステップが、前記検知増幅器による検知時間であるが、所定のワード線遅延期間および所定のビット線遅延期間だけ時間がシフトされた検出時間の入力走査検知電圧関数を求めることになる方法。
【請求項8】
請求項7記載の方法において、
前記所定のワード線遅延期間は、前記入力端からの各記憶素子の位置の所定の関数である方法。
【請求項9】
不揮発性記憶素子のアレイの中の不揮発性記憶素子のグループを同時に検知する方法であって、
ワード線の入力端からx1、x2・・・xi・・・xnの位置に配置される前記記憶素子のグループにアクセスするワード線を提供するステップと、
前記ワード線の入力端に印加される入力走査検知電圧VINWL(t)を提供するステップと、
前記記憶素子が入力走査検知電圧に応答して導通し始める検出導通時間を決定するために、ビット線を介して各記憶素子に接続される検知増幅器を提供するステップと、
各記憶素子について、入力走査検知電圧が前記記憶素子に届くまでのワード線遅延と、前記記憶素子での導通が前記検知増幅器によって検出されるまでのビット線遅延とを予め決定するステップと、
前記ワード線遅延および前記ビット線遅延に合わせて調整された検出導通時間の入力走査検知電圧VINWL(t)を求めることによって、各記憶素子のしきい値電圧VTiを決定するステップと、
を含む方法。
【請求項10】
請求項9記載の方法において、
所定の入力走査検知電圧が、時間とともに単調増加する方法。
【請求項11】
請求項9記載の方法において、
所定の入力走査検知電圧が、所定の一定ランプ速度を有する方法。
【請求項12】
請求項9記載の方法において、
前記不揮発性記憶素子は、フラッシュメモリセルの一部である方法。
【請求項13】
不揮発性メモリであって、
メモリセルのアレイと、
メモリセルのグループを同時にアクセスするワード線と、
入力端から前記ワード線に供給される入力走査検知電圧VINWL(t)と、
記憶素子が入力走査検知電圧に応答して導通し始める検知導通時間を決定するために、ビット線を介して各記憶素子に接続される検知増幅器と、
入力走査検知電圧が前記記憶素子に届くまでの所定のワード線遅延と、前記記憶素子での導通が前記検知増幅器によって検出されるまでの所定のビット線遅延とを有する各記憶素子と、
各記憶素子と関連する前記ワード線遅延および前記ビット線遅延に合わせて調整された検出導通時間の入力走査検知電圧VINWL(t)を求めることによって、各記憶素子のしきい値電圧VTiを決定するコントローラと、
を備える不揮発性メモリ。
【請求項14】
請求項13記載の不揮発性メモリにおいて、
所定の入力走査検知電圧が、時間とともに単調増加する不揮発性メモリ。
【請求項15】
請求項13記載の不揮発性メモリにおいて、
所定の入力走査検知電圧が、所定の一定ランプ速度を有する不揮発性メモリ。
【請求項16】
請求項13記載の不揮発性メモリにおいて、
前記記憶素子は、フラッシュメモリセルの一部である不揮発性メモリ。
【請求項17】
請求項13記載の不揮発性メモリにおいて、
前記記憶素子が、NAND構成の記憶素子のアレイに編成される不揮発性メモリ。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16(A)】
【図16(B)】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24A】
【図24B】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16(A)】
【図16(B)】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24A】
【図24B】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【公表番号】特表2012−514283(P2012−514283A)
【公表日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2011−543572(P2011−543572)
【出願日】平成21年12月15日(2009.12.15)
【国際出願番号】PCT/US2009/067993
【国際公開番号】WO2010/077846
【国際公開日】平成22年7月8日(2010.7.8)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(506197901)サンディスク コーポレイション (175)
【Fターム(参考)】
【公表日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成21年12月15日(2009.12.15)
【国際出願番号】PCT/US2009/067993
【国際公開番号】WO2010/077846
【国際公開日】平成22年7月8日(2010.7.8)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(506197901)サンディスク コーポレイション (175)
【Fターム(参考)】
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