過電圧保護回路、及び過電圧保護方法
【課題】電圧供給が不必要に遮断されてしまうことのない、過電圧保護回路および過電圧保護法方を提供する。
【解決手段】第１入力ラインに設けられ、所定値以上の電流が流れると切断される過電流遮断回路と、第１入力ラインと第２入力ラインとの間に介装されるサイリスタと、サイリスタと第１入力ラインとの間に介装され、サイリスタと第１入力ラインとを導通させるか否かを切り替えるスイッチ回路と、第１入力ラインと第２入力ラインとの間の電圧差が予め設定された制限電圧以上になった場合に第１入力ラインをサイリスタのゲートと導通させる過電圧検出回路と、スイッチ回路の動作を制御する制御回路とを具備する。制御手段は、サイリスタのゲートにゲートトリガ以上の電圧が印加された期間が予め設定された制限期間を超えた場合に、サイリスタと第１入力ラインとを導通させるように、スイッチ回路の動作を制御する。
【解決手段】第１入力ラインに設けられ、所定値以上の電流が流れると切断される過電流遮断回路と、第１入力ラインと第２入力ラインとの間に介装されるサイリスタと、サイリスタと第１入力ラインとの間に介装され、サイリスタと第１入力ラインとを導通させるか否かを切り替えるスイッチ回路と、第１入力ラインと第２入力ラインとの間の電圧差が予め設定された制限電圧以上になった場合に第１入力ラインをサイリスタのゲートと導通させる過電圧検出回路と、スイッチ回路の動作を制御する制御回路とを具備する。制御手段は、サイリスタのゲートにゲートトリガ以上の電圧が印加された期間が予め設定された制限期間を超えた場合に、サイリスタと第１入力ラインとを導通させるように、スイッチ回路の動作を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧保護回路、及び過電圧保護方法に関する。
【背景技術】
【０００２】
電源装置などにおいては、負荷に対して過電圧が印加されることを防止するために、過電圧保護回路が設けられる。
【０００３】
関連技術として、特許文献１（実開昭６１−１４４７３７）に、過電圧保護装置が記載されている。この過電圧保護装置は、商用交流電源に電気ヒューズを介して接続された電源トランスを設けた電源回路と、交流電源に整流用ダイオード及びツェナー電圧が交流電源電圧の正常時における半波電圧よりも大きい定電圧ダイオードを直列に介して接続された時定数の比較的大きいＣＲ積分回路と、交流電源に電気ヒューズを介して接続され、ＣＲ積分回路のコンデンサの所定充電電圧に応動する半導体スイッチング素子とを具備してなることを特徴としている。
【０００４】
他の関連技術として、特許文献２（特開平３−２１４０６７）に記載された電源装置が挙げられる。この公報には、電源回路に対する商用電源入力ライン間に、ターンオン時にライン間を短絡するトライアックと、ツェナーダイオード、抵抗、ダイオード、抵抗及びコンデンサからなる定電圧検出回路とをそれぞれ並列接続することが記載されている。
【０００５】
その他に、本願発明者が知りえた関連技術として、特許文献３（特開２００７−４３８２２）に記載された過電圧保護回路、特許文献４（特開昭５６−１３９０２８）に記載された電源回路、特許文献５（特開昭５８−６０３２）に記載された定電圧電源の保護回路、特許文献６（特開平１−１４４３１４）に記載された電源装置、及び特許文献７（特開平５−１３０７３０）に記載されたＤＣ−ＤＣコンバータの保護回路が挙げられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】実開昭６１−１４４７３７
【特許文献２】特開平３−２１４０６７
【特許文献３】特開２００７−４３８２２
【特許文献４】特開昭５６−１３９０２８
【特許文献５】特開昭５８−６０３２
【特許文献６】特開平１−１４４３１４
【特許文献７】特開平５−１３０７３０
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１は、本願発明者が考えた過電圧保護回路の一例を示す回路図である。図１に示される過電圧保護回路は、ヒューズＦ１、ツェナーダイオードＤ１、抵抗Ｒ１、及びサイリスタＤ２を備えている。ヒューズＦ１は、高電圧入力端ＩＮ＋と負荷とを接続する高電圧入力ラインに設けられている。ツェナーダイオードＤ１は、カソードで高電圧入力ラインに接続されている。ツェナーダイオードＤ１のアノードは、抵抗Ｒ１を介して、低電圧入力ライン（低電圧入力端ＩＮ−と負荷とを接続するライン）に接続されている。サイリスタＤ２は、アノードで高電圧入力ラインに接続されており、カソードで低電圧入力ラインに接続されている。また、ツェナーダイオードＤ１のアノードは、サイリスタＤ２のゲートに接続されている。
【０００８】
図１に示される過電圧保護回路において、入力ライン間に過電圧が印加されると、ツェナーダイオードＤ１が逆方向に導通する。その結果、サイリスタＤ２のゲートにゲート電流が流れる。サイリスタＤ２のアノードとカソード間が導通状態となり、高電圧入力ラインと低電圧入力ラインとの間が導通する。その結果、短絡電流が高電圧入力端ＩＮ＋からサイリスタＤ２を介して低電圧入力端ＩＮ−に流れ、ヒューズＦ１が溶断する。従って、負荷に対して過電圧が印加されることが防止され、負荷の故障が防止される。
【０００９】
ところで、過電圧の発生が瞬間的である場合には、負荷が過電圧の影響を受けないことがある。従って、過電圧の発生が瞬間的である場合には、負荷を過電圧から保護する必要は無いと考えられる。しかしながら、図１に示される過電圧保護回路では、瞬間的であっても、過電圧が印加されると、サイリスタＤ２のゲートに、ゲートトリガ電圧以上の電圧が印加される。その結果、サイリスタＤ２が導通する。サイリスタＤ２は、一度導通状態になると、保持電流以上の電流が流れていれば、導通状態を保持する。サイリスタをオフ状態にするためには、アノード電流を保持電流以下にするか、アノードをある一定以上の時間、逆バイアスにするしかない。そのため、瞬間的であったとしても、過電圧が発生すれば、短絡電流が流れ続け、ヒューズＦ１が確実に溶断される。その後、負荷に対して所望する電圧を供給するためには、溶断されたヒューズＦ１を修理しなければならない。
【００１０】
また、サイリスタＤ２は、何らかの原因により、誤点弧することも考えられる。サイリスタＤ２が誤点弧した場合も、瞬間的に過電圧が発生した場合と同様に、短絡電流が流れつづけ、ヒューズＦ１が確実に溶断されてしまう。
【００１１】
すなわち、図１に示される過電圧保護回路では、負荷に対する電圧供給が不必要に遮断されてしまうことがある、という問題点があった。
【課題を解決するための手段】
【００１２】
本発明に係る過電圧保護回路は、第１電圧供給端と負荷とを接続する第１入力ラインに設けられ、所定値以上の電流が流れると切断される、過電流遮断回路と、前記第１入力ラインと、第２電圧供給端と負荷とを接続する第２入力ラインとの間に介装される、サイリスタと、前記サイリスタと前記第１入力ラインとの間に介装され、前記サイリスタと前記第１入力ラインとを導通させるか否かを切り替える、スイッチ回路と、一端で前記第１入力ラインに接続され、他端で前記第２入力ラインに接続され、前記第１入力ラインと前記第２入力ラインとの間の電圧差が予め設定された制限電圧以上になった場合に、前記第１入力ラインを前記サイリスタのゲートと導通させる、過電圧検出回路と、前記スイッチ回路の動作を制御する、制御回路とを具備する。前記サイリスタのゲートにゲートトリガ電圧以上の電圧が印加された期間が、予め設定された制限期間を超えた場合に、前記制御手段は、前記サイリスタが前記第１入力ラインと導通するように、前記スイッチ回路の動作を制御する。
【００１３】
本発明に係る電圧保護方法は、第１電圧供給端と負荷とを接続する第１入力ラインと、第２電圧供給端と前記負荷とを接続する第２入力ラインとの間の電圧差が、予め設定された制限電圧以上であるか否かを検出するステップと、前記電圧差が前記制限電圧以上である場合に、前記第１入力ラインと、第２電圧供給端と負荷とを接続する第２入力ラインにカソードで接続されるサイリスタのゲートとを、導通させるステップと、前記サイリスタのゲートに前記制限電圧以上の電圧が印加された期間が、予め設定された制限期間を超えた場合に、前記サイリスタのアノードと前記第１入力ラインとを導通させるステップとを具備する。
【発明の効果】
【００１４】
本発明によれば、負荷に対する電圧供給が不必要に遮断されることの無い、過電圧保護回路、及び過電圧保護方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】図１は、過電圧保護回路の一例を示す回路図である。
【図２】図２は、第１の実施形態に係る過電圧保護回路が適用される電気回路を示す概略図である。
【図３】図３は、第２の実施形態に係る過電圧保護回路を示す構成図である。
【図４】図４は、第３の実施形態に係る過電圧保護回路を示す構成図である。
【図５】図５は、第４の実施形態に係る過電圧保護回路を示す構成図である。
【図６】図６は、第２の実施形態と第３の実施形態を組み合わせた過電圧保護回路を示す図である。
【図７】図７は、第２の実施形態と第４の実施形態を組み合わせた過電圧保護回路を示す図である。
【発明を実施するための形態】
【００１６】
以下に、図面を参照しつつ、本発明の実施形態について説明する。
【００１７】
（第１の実施形態）
図２は、本実施形態に係る過電圧保護回路１が適用される電気回路を示す概略図である。この電気回路は、過電圧保護回路１に加え、負荷２、高電圧入力端３（第１電圧入力端）、及び低電圧入力端４（第２電圧入力端）を有している。高電圧入力端３は、高電圧入力ライン２０（第１電圧入力ライン）を介して負荷２に接続されており、負荷２に対して高電圧を供給する。低電圧入力端４は、低電圧入力ライン２１（第２電圧入力ライン）を介して負荷２に接続されており、負荷２に対して低電圧を供給する。
【００１８】
過電圧保護回路１は、負荷２に対して、負荷２が故障してしまうような過電圧が供給されてしまうことを防止する回路である。過電圧保護回路１は、ヒューズ２３、過電圧検出回路５、サイリスタ６、制御回路７、及びスイッチ回路８を備えている。
【００１９】
ヒューズ２３は、高電圧入力ライン２０に介装されている。ヒューズ２３は、所定値以上の電流が流れると切断される過電流遮断回路として機能する。
【００２０】
サイリスタ６は、過電圧が発生した場合に、高電圧入力ライン２０と低電圧入力ライン２１とを短絡させるために設けられている。サイリスタ６は、アノード側で高電圧入力ライン２０に接続され、カソード側で低電圧入力ライン２１に接続されている。
【００２１】
過電圧検出回路５は、入力ライン（２０、２１）間に過電圧が発生しているか否かを検出するために設けられている。過電圧検出回路５は、入力ライン間の電圧差が予め設定された制限電圧以上になった場合に、過電圧の発生を検知する。そして、サイリスタ６のゲートを高電圧入力ライン２０と導通させる。具体的には、過電圧検出回路５は、ツェナーダイオード９及び抵抗素子１０を有している。ツェナーダイオード９は、カソードで高電圧入力ライン２０に接続されており、アノードで抵抗素子１０の一端に接続されている。また、ツェナーダイオード９のアノードは、サイリスタ６のゲートに接続されている。抵抗素子１０の他端は、低電圧入力ライン２１に接続されている。このような構成を採用すれば、入力ライン（２０、２１）間の電圧差が制限電圧（ツェナーダイオード９が導通するような電圧）以上になった場合（過電圧が発生した場合）に、ツェナーダイオード９を介して、サイリスタ６のゲートと高電圧入力ライン２０とが導通する。その結果、サイリスタ６のゲートに、ゲートトリガ電圧以上の電圧が印加され、サイリスタ６がオン状態になる。
【００２２】
スイッチ回路８は、高電圧入力ライン２０とサイリスタ６のアノードとの間を導通させるか否かを切り替えるように、設けられている。
【００２３】
制御回路７は、スイッチ回路８の動作を制御する回路である。制御回路７は、サイリスタ６のゲートに接続されている。制御回路７は、サイリスタ６のゲート電圧がゲートトリガ電圧以上となった期間が、予め設定された制限期間を超えたか否かを検出する。そして、制限期間を超えた場合にのみ、スイッチ回路８に対して、高電圧入力ライン２０とサイリスタ６のアノードとを導通させるような制御信号を送出する。すなわち、高電圧入力ライン２０とサイリスタ６のアノードとの間は、サイリスタ６のゲートに、パルス幅が制限期間以上であるゲートトリガ電圧以上の電圧信号が印加された場合にのみ、導通する。尚、制限期間は、過電圧が負荷２に供給された時間が制限期間以内であれば負荷２が故障しないような長さに、設定される。
【００２４】
続いて、過電圧保護回路１の動作方法について説明する。正常時運転時には、入力ライン（２０、２１）間に１２ＶＤＣの電圧が印加されるものと仮定する。そして、負荷２の入力電圧の絶対最大定格にマージンを考慮して、制限電圧として１６ＶＤＣが設定されているものとする。すなわち、ツェナーダイオード９のツェナー電圧が、入力ライン（２０、２１）間に１６Ｖ以上の電圧が印加された場合にツェナーダイオード９が逆方向にも導通するように、設定されているものとする。
【００２５】
何らかの理由により、高電圧入力端３と低電圧入力端４との間の電圧が１６Ｖに達したものとする。このとき、ツェナーダイオード９は、逆方向にも導通し、サイリスタ６のゲートにゲート電流が流れる。その結果、サイリスタ６のゲート電圧は、ゲートトリガ電圧以上になる。
【００２６】
ここで、サイリスタ６のゲート電圧がゲートトリガ電圧以上となった時間（期間）が制限期間を超えた場合、制御回路７は、スイッチ回路８に対して、高電圧入力ライン２０とサイリスタ６のアノードとを導通させるような制御信号を送出する。その結果、サイリスタ６のアノードとカソード間が導通状態となり、入力ライン（２０、２１）間が短絡する。これにより、高電圧入力端３から、ヒューズ２３、及びサイリスタ６を介して、低電圧入力端４に短絡電流が流れる。ヒューズ２３が溶断され、負荷２に過電圧（１６Ｖを越える電圧）が印加されることが防止される。すなわち、負荷は、過電圧から保護される。
【００２７】
一方で、サイリスタ６のゲート電圧がゲートトリガ電圧以上となったとしても、その期間が制限期間を超えない場合、制御回路７は、スイッチ回路８に対して、高電圧入力ライン２０とサイリスタ６のアノードとの間を遮断するような制御信号を送出する。この場合、入力ライン（２０、２１）間が短絡することはなく、ヒューズ２３は溶断されない。負荷２に対しては、瞬間的に過電圧が印加されることになる。しかし、負荷２過電圧が加えられる期間は制限期間内であるため、負荷２が故障することも無い。
【００２８】
以上説明したように、本実施形態によれば、入力ライン（２０、２１）間に過電圧が印加されたとしても、制限期間を超えない限り、入力ライン（２０、２１）間が短絡しない。従って、過電圧の発生が瞬間的である場合、及び瞬間的なノイズによりサイリスタ６のゲートにゲートトリガ電圧以上の電圧が加わりサイリスタ６が誤点弧した場合などにおいては、ヒューズ２３が溶断されない。従って、不必要にヒューズ２３が溶断されることが防止される。
【００２９】
（第２の実施形態）
続いて、第２の実施形態について説明する。図３は、本実施形態に係る過電圧保護回路１を示す構成図である。本実施形態では、制御回路７の具体的構成について説明する。制御回路７の構成以外については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。尚、スイッチ回路８は、制御回路７からロウレベル電圧を取得した場合に、高電圧入力ライン２０とサイリスタ６のアノードとを導通させ、ハイレベル電圧を取得した場合に、高電圧入力ライン２０とサイリスタ６のアノードとの間を遮断するように構成されている。
【００３０】
図３に示されるように、制御回路７は、コンパレータ１２、ＣＲ積分回路１１、およびツェナーダイオード１８を備えている。
【００３１】
ＣＲ積分回路１１は、容量素子１９、抵抗素子１４、及び抵抗素子１５を備えている。容量素子１９は、一端でサイリスタ６のゲートに接続され、他端で低電圧入力ライン２１に接続されている。抵抗素子１４は、一端でサイリスタ６のゲートに接続され、他端で抵抗素子１５の一端に接続されている。抵抗素子１５の他端は、コンパレータ１２の反転入力端に接続されている。
【００３２】
コンパレータ１２は、ハイレベル電圧端子３３から供給されるハイレベル電圧と、低電圧供給端４から供給される低電圧（ロウレベル電圧）との何れかを出力するように構成されている。コンパレータ１２の出力端は、スイッチ回路８に接続されている。コンパレータ１２の反転入力端は、既述のように、ＣＲ積分回路１１に接続されている。コンパレータの非反転入力端は、抵抗素子１６を介して、ツェナーダイオード１８のカソードに接続されている。また、非反転入力端は、抵抗素子１７を介して、低電圧入力ライン２１に接続されている。抵抗素子１７、抵抗素子１６、及び抵抗素子１３は、コンパレータ１２の非反転入力端に、基準電圧が印加されるように、設計されている。コンパレータ１２は、反転入力端に印加された電圧が基準電圧を超えた場合にロウレベル電圧を出力し、反転入力端に印加された電圧が基準電圧よりも低い場合にハイレベル電圧を出力するように、構成されている。
【００３３】
ツェナーダイオード１８は、アノードで低電圧入力ライン２１に接続されている。ツェナーダイオード１８のカソードは、抵抗素子１３を介して、ハイレベル電圧端子３３に接続されている。
【００３４】
ＣＲ積分回路１１の時定数は、サイリスタ６のゲート電圧にゲートトリガ電圧以上の電圧が印加された期間が制限期間を超えた場合にコンパレータ１２の反転入力端に対して基準電圧を超える電圧が供給されるように、設定されている。
【００３５】
本実施形態によれば、サイリスタ６のゲート電圧が定常的にゲートトリガ電圧以上になった場合（制限期間を超えてゲート電圧がゲートトリガ電圧以上になった場合）、ＣＲ積分回路１４が、コンパレータ１５に対して、基準電圧以上の電圧を供給する。その結果、コンパレータ１２は、ロウレベル電圧をスイッチ回路８に出力する。スイッチ回路８は、ロウレベル電圧を取得すると、高電圧入力ライン２０とサイリスタ６のアノードとの間を導通させる。その結果、短絡電流が流れ、ヒューズ２３が溶断される。
【００３６】
一方、過電圧の発生が瞬間的である場合には、ＣＲ積分回路１４は、コンパレータ１５に対して、基準電圧を下回る電圧を供給する。その結果、コンパレータ１５は、スイッチ回路８に、ハイレベル電圧を出力する。スイッチ回路８は、ハイレベル電圧を取得すると、高電圧入力ライン２０とサイリスタ６のアノードとの間を遮断する。従って、短絡電流が流れることはなく、ヒューズ２３は溶断されない。ゲートトリガ電圧以上のノイズがゲートに加わることによりサイリスタ６が誤点弧した場合も、同様に、ヒューズ２３は溶断されない。通常動作時も、同様に、ヒューズ２３は溶断されない。
【００３７】
以上説明したように、本実施形態のような構成を採用しても、第１の実施形態と同様の作用効果を奏することができる。
【００３８】
（第３の実施形態）
続いて、第３の実施形態について説明する。図４は、本実施形態に係る過電圧保護回路１を示す構成図である。本実施形態では、スイッチ回路８の具体的構成について説明する。図４に示されるように、スイッチ回路８は、トランジスタ２５、及びＰチャネル型ＭＯＳＦＥＴ２４を備えている。
【００３９】
ＦＥＴ２４は、ソースで高電圧入力ライン２０に接続され、ドレインでサイリスタ６のアノードに接続されている。ＦＥＴ２４のゲートは、抵抗素子２９を介して、接地されている。
【００４０】
トランジスタ２５のベースは、抵抗素子２８を介して制御回路７に接続されている。また、トランジスタ２５のエミッタは、ＦＥＴ２４のゲートに接続されている。トランジスタのコレクタは、高電圧入力ライン２０に接続されている。トランジスタ２５のベースは、抵抗素子２７を介して、トランジスタ２５のコレクタに接続されている。また、トランジスタ２５のコレクタは、抵抗素子２６を介して、トランジスタ２５のエミッタと接続されている。
【００４１】
スイッチ回路８として上述のような構成を採用すれば、制御回路７からロウレベル電圧が供給された場合に、サイリスタ６のアノードと高電圧入力ライン２０とを導通させることができる。また、制御回路７からハイレベル電圧が供給された場合に、サイリスタ６のアノードを高電圧入力ライン２０から遮断することができる。すなわち、制御回路７がロウレベル電圧を出力した場合、トランジスタ２５がオフ状態になり、ＦＥＴ２４がオン状態になる。一方、制御回路７がハイレベル電圧を出力した場合、トランジスタ２５がオン状態になり、ＦＥＴ２４がオフ状態になる。従って、制御回路７が、過電圧が定常的に発生した場合にのみロウレベル電圧を出力するように構成されていれば、過電圧が定常的に発生した場合にのみ、高電圧入力ライン２０と低電圧入力ライン２１とを短絡させることができる。その結果、既述の実施形態と同様の作用効果を得ることができる。
【００４２】
（第４の実施形態）
続いて、第４の実施形態について説明する。図５は、本実施形態に係る過電圧保護回路１を示す構成図である。本実施形態では、第３の実施形態に対して、スイッチ回路８の具体的構成が変更されている。その他の点については、第３の実施形態と同様の構成を採用することができるので、詳細な説明は省略する。
【００４３】
図５に示されるように、スイッチ回路８は、ノーマリオンのフォトＭＯＳリレー回路を備えている。すなわち、スイッチ回路８は、フォトダイオード３１、及びスイッチ素子３２を備えている。フォトダイオード３１のアノードは、抵抗素子３０を介して、制御回路７に接続されている。フォトダイオード３１のカソードは、接地されている。スイッチ素子３２は、高電圧入力ライン２０とサイリスタ６のアノードとの間に介装されており、フォトダイオード３１が発光した場合にオフ状態になり、フォトダイオード３１が発光していない場合にはオン状態になるように構成されている。
【００４４】
本実施形態のような構成を採用しても、制御回路７が、過電圧が定常的に発生した場合にのみロウレベル電圧を出力するように構成されていれば、過電圧が定常的に発生した場合にのみ、フォトダイオード３１が消光し、高電圧入力ライン２０と低電圧入力ライン２１とを短絡させることができる。その結果、既述の実施形態と同様の作用効果を得ることができる。
【００４５】
以上、本発明について、第１の実施形態乃至第４の実施形態について説明した。尚、これらの実施形態は互いに独立するものではなく、矛盾の無い範囲内で組み合わせて用いることも可能である。
【００４６】
図６は、第２の実施形態と第３の実施形態を組み合わせた過電圧保護回路１を示す図である。図６に示される例では、制御回路７として、ＣＲ積分回路１１及びコンパレータ１２を含む回路が用いられ、スイッチ回路８として、トランジスタ２５及びＦＥＴ２４を含む回路が用いられている。このような構成を採用しても、既述の実施形態と同様の作用効果を得ることができる。
【００４７】
また、図７は、第２の実施形態と第４の実施形態を組み合わせた過電圧保護回路１を示す図である。図７に示される例では、制御回路７として、ＣＲ積分回路１１及びコンパレータ１２を含む回路が用いられ、スイッチ回路８として、ノーマリオンのフォトＭＯＳリレー回路が用いられている。このような構成を採用しても、既述の実施形態と同様の作用効果を得ることができる。
【符号の説明】
【００４８】
１ 過電圧保護回路
２ 負荷
３ 高電圧入力端
４ 低電圧入力端
５ 過電圧検出回路
６ サイリスタ
７ 制御回路
８ スイッチ回路
９ ツェナーダイオード
１０ 抵抗素子
１１ ＣＲ積分回路
１２ コンパレータ
１３ 抵抗素子
１４ 抵抗素子
１５ 抵抗素子
１６ 抵抗素子
１７ 抵抗素子
１８ ツェナーダイオード
１９ 容量素子
２０ 高電圧入力ライン
２１ 低電圧入力ライン
２３ ヒューズ
２４ ＦＥＴ
２５ トランジスタ
２６ 抵抗素子
２７ 抵抗素子
２８ 抵抗素子
２９ 抵抗素子
３０ 抵抗素子
３１ フォトダイオード
３２ スイッチ素子
３３ ハイレベル電圧供給端子
【技術分野】
【０００１】
本発明は、過電圧保護回路、及び過電圧保護方法に関する。
【背景技術】
【０００２】
電源装置などにおいては、負荷に対して過電圧が印加されることを防止するために、過電圧保護回路が設けられる。
【０００３】
関連技術として、特許文献１（実開昭６１−１４４７３７）に、過電圧保護装置が記載されている。この過電圧保護装置は、商用交流電源に電気ヒューズを介して接続された電源トランスを設けた電源回路と、交流電源に整流用ダイオード及びツェナー電圧が交流電源電圧の正常時における半波電圧よりも大きい定電圧ダイオードを直列に介して接続された時定数の比較的大きいＣＲ積分回路と、交流電源に電気ヒューズを介して接続され、ＣＲ積分回路のコンデンサの所定充電電圧に応動する半導体スイッチング素子とを具備してなることを特徴としている。
【０００４】
他の関連技術として、特許文献２（特開平３−２１４０６７）に記載された電源装置が挙げられる。この公報には、電源回路に対する商用電源入力ライン間に、ターンオン時にライン間を短絡するトライアックと、ツェナーダイオード、抵抗、ダイオード、抵抗及びコンデンサからなる定電圧検出回路とをそれぞれ並列接続することが記載されている。
【０００５】
その他に、本願発明者が知りえた関連技術として、特許文献３（特開２００７−４３８２２）に記載された過電圧保護回路、特許文献４（特開昭５６−１３９０２８）に記載された電源回路、特許文献５（特開昭５８−６０３２）に記載された定電圧電源の保護回路、特許文献６（特開平１−１４４３１４）に記載された電源装置、及び特許文献７（特開平５−１３０７３０）に記載されたＤＣ−ＤＣコンバータの保護回路が挙げられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】実開昭６１−１４４７３７
【特許文献２】特開平３−２１４０６７
【特許文献３】特開２００７−４３８２２
【特許文献４】特開昭５６−１３９０２８
【特許文献５】特開昭５８−６０３２
【特許文献６】特開平１−１４４３１４
【特許文献７】特開平５−１３０７３０
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１は、本願発明者が考えた過電圧保護回路の一例を示す回路図である。図１に示される過電圧保護回路は、ヒューズＦ１、ツェナーダイオードＤ１、抵抗Ｒ１、及びサイリスタＤ２を備えている。ヒューズＦ１は、高電圧入力端ＩＮ＋と負荷とを接続する高電圧入力ラインに設けられている。ツェナーダイオードＤ１は、カソードで高電圧入力ラインに接続されている。ツェナーダイオードＤ１のアノードは、抵抗Ｒ１を介して、低電圧入力ライン（低電圧入力端ＩＮ−と負荷とを接続するライン）に接続されている。サイリスタＤ２は、アノードで高電圧入力ラインに接続されており、カソードで低電圧入力ラインに接続されている。また、ツェナーダイオードＤ１のアノードは、サイリスタＤ２のゲートに接続されている。
【０００８】
図１に示される過電圧保護回路において、入力ライン間に過電圧が印加されると、ツェナーダイオードＤ１が逆方向に導通する。その結果、サイリスタＤ２のゲートにゲート電流が流れる。サイリスタＤ２のアノードとカソード間が導通状態となり、高電圧入力ラインと低電圧入力ラインとの間が導通する。その結果、短絡電流が高電圧入力端ＩＮ＋からサイリスタＤ２を介して低電圧入力端ＩＮ−に流れ、ヒューズＦ１が溶断する。従って、負荷に対して過電圧が印加されることが防止され、負荷の故障が防止される。
【０００９】
ところで、過電圧の発生が瞬間的である場合には、負荷が過電圧の影響を受けないことがある。従って、過電圧の発生が瞬間的である場合には、負荷を過電圧から保護する必要は無いと考えられる。しかしながら、図１に示される過電圧保護回路では、瞬間的であっても、過電圧が印加されると、サイリスタＤ２のゲートに、ゲートトリガ電圧以上の電圧が印加される。その結果、サイリスタＤ２が導通する。サイリスタＤ２は、一度導通状態になると、保持電流以上の電流が流れていれば、導通状態を保持する。サイリスタをオフ状態にするためには、アノード電流を保持電流以下にするか、アノードをある一定以上の時間、逆バイアスにするしかない。そのため、瞬間的であったとしても、過電圧が発生すれば、短絡電流が流れ続け、ヒューズＦ１が確実に溶断される。その後、負荷に対して所望する電圧を供給するためには、溶断されたヒューズＦ１を修理しなければならない。
【００１０】
また、サイリスタＤ２は、何らかの原因により、誤点弧することも考えられる。サイリスタＤ２が誤点弧した場合も、瞬間的に過電圧が発生した場合と同様に、短絡電流が流れつづけ、ヒューズＦ１が確実に溶断されてしまう。
【００１１】
すなわち、図１に示される過電圧保護回路では、負荷に対する電圧供給が不必要に遮断されてしまうことがある、という問題点があった。
【課題を解決するための手段】
【００１２】
本発明に係る過電圧保護回路は、第１電圧供給端と負荷とを接続する第１入力ラインに設けられ、所定値以上の電流が流れると切断される、過電流遮断回路と、前記第１入力ラインと、第２電圧供給端と負荷とを接続する第２入力ラインとの間に介装される、サイリスタと、前記サイリスタと前記第１入力ラインとの間に介装され、前記サイリスタと前記第１入力ラインとを導通させるか否かを切り替える、スイッチ回路と、一端で前記第１入力ラインに接続され、他端で前記第２入力ラインに接続され、前記第１入力ラインと前記第２入力ラインとの間の電圧差が予め設定された制限電圧以上になった場合に、前記第１入力ラインを前記サイリスタのゲートと導通させる、過電圧検出回路と、前記スイッチ回路の動作を制御する、制御回路とを具備する。前記サイリスタのゲートにゲートトリガ電圧以上の電圧が印加された期間が、予め設定された制限期間を超えた場合に、前記制御手段は、前記サイリスタが前記第１入力ラインと導通するように、前記スイッチ回路の動作を制御する。
【００１３】
本発明に係る電圧保護方法は、第１電圧供給端と負荷とを接続する第１入力ラインと、第２電圧供給端と前記負荷とを接続する第２入力ラインとの間の電圧差が、予め設定された制限電圧以上であるか否かを検出するステップと、前記電圧差が前記制限電圧以上である場合に、前記第１入力ラインと、第２電圧供給端と負荷とを接続する第２入力ラインにカソードで接続されるサイリスタのゲートとを、導通させるステップと、前記サイリスタのゲートに前記制限電圧以上の電圧が印加された期間が、予め設定された制限期間を超えた場合に、前記サイリスタのアノードと前記第１入力ラインとを導通させるステップとを具備する。
【発明の効果】
【００１４】
本発明によれば、負荷に対する電圧供給が不必要に遮断されることの無い、過電圧保護回路、及び過電圧保護方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】図１は、過電圧保護回路の一例を示す回路図である。
【図２】図２は、第１の実施形態に係る過電圧保護回路が適用される電気回路を示す概略図である。
【図３】図３は、第２の実施形態に係る過電圧保護回路を示す構成図である。
【図４】図４は、第３の実施形態に係る過電圧保護回路を示す構成図である。
【図５】図５は、第４の実施形態に係る過電圧保護回路を示す構成図である。
【図６】図６は、第２の実施形態と第３の実施形態を組み合わせた過電圧保護回路を示す図である。
【図７】図７は、第２の実施形態と第４の実施形態を組み合わせた過電圧保護回路を示す図である。
【発明を実施するための形態】
【００１６】
以下に、図面を参照しつつ、本発明の実施形態について説明する。
【００１７】
（第１の実施形態）
図２は、本実施形態に係る過電圧保護回路１が適用される電気回路を示す概略図である。この電気回路は、過電圧保護回路１に加え、負荷２、高電圧入力端３（第１電圧入力端）、及び低電圧入力端４（第２電圧入力端）を有している。高電圧入力端３は、高電圧入力ライン２０（第１電圧入力ライン）を介して負荷２に接続されており、負荷２に対して高電圧を供給する。低電圧入力端４は、低電圧入力ライン２１（第２電圧入力ライン）を介して負荷２に接続されており、負荷２に対して低電圧を供給する。
【００１８】
過電圧保護回路１は、負荷２に対して、負荷２が故障してしまうような過電圧が供給されてしまうことを防止する回路である。過電圧保護回路１は、ヒューズ２３、過電圧検出回路５、サイリスタ６、制御回路７、及びスイッチ回路８を備えている。
【００１９】
ヒューズ２３は、高電圧入力ライン２０に介装されている。ヒューズ２３は、所定値以上の電流が流れると切断される過電流遮断回路として機能する。
【００２０】
サイリスタ６は、過電圧が発生した場合に、高電圧入力ライン２０と低電圧入力ライン２１とを短絡させるために設けられている。サイリスタ６は、アノード側で高電圧入力ライン２０に接続され、カソード側で低電圧入力ライン２１に接続されている。
【００２１】
過電圧検出回路５は、入力ライン（２０、２１）間に過電圧が発生しているか否かを検出するために設けられている。過電圧検出回路５は、入力ライン間の電圧差が予め設定された制限電圧以上になった場合に、過電圧の発生を検知する。そして、サイリスタ６のゲートを高電圧入力ライン２０と導通させる。具体的には、過電圧検出回路５は、ツェナーダイオード９及び抵抗素子１０を有している。ツェナーダイオード９は、カソードで高電圧入力ライン２０に接続されており、アノードで抵抗素子１０の一端に接続されている。また、ツェナーダイオード９のアノードは、サイリスタ６のゲートに接続されている。抵抗素子１０の他端は、低電圧入力ライン２１に接続されている。このような構成を採用すれば、入力ライン（２０、２１）間の電圧差が制限電圧（ツェナーダイオード９が導通するような電圧）以上になった場合（過電圧が発生した場合）に、ツェナーダイオード９を介して、サイリスタ６のゲートと高電圧入力ライン２０とが導通する。その結果、サイリスタ６のゲートに、ゲートトリガ電圧以上の電圧が印加され、サイリスタ６がオン状態になる。
【００２２】
スイッチ回路８は、高電圧入力ライン２０とサイリスタ６のアノードとの間を導通させるか否かを切り替えるように、設けられている。
【００２３】
制御回路７は、スイッチ回路８の動作を制御する回路である。制御回路７は、サイリスタ６のゲートに接続されている。制御回路７は、サイリスタ６のゲート電圧がゲートトリガ電圧以上となった期間が、予め設定された制限期間を超えたか否かを検出する。そして、制限期間を超えた場合にのみ、スイッチ回路８に対して、高電圧入力ライン２０とサイリスタ６のアノードとを導通させるような制御信号を送出する。すなわち、高電圧入力ライン２０とサイリスタ６のアノードとの間は、サイリスタ６のゲートに、パルス幅が制限期間以上であるゲートトリガ電圧以上の電圧信号が印加された場合にのみ、導通する。尚、制限期間は、過電圧が負荷２に供給された時間が制限期間以内であれば負荷２が故障しないような長さに、設定される。
【００２４】
続いて、過電圧保護回路１の動作方法について説明する。正常時運転時には、入力ライン（２０、２１）間に１２ＶＤＣの電圧が印加されるものと仮定する。そして、負荷２の入力電圧の絶対最大定格にマージンを考慮して、制限電圧として１６ＶＤＣが設定されているものとする。すなわち、ツェナーダイオード９のツェナー電圧が、入力ライン（２０、２１）間に１６Ｖ以上の電圧が印加された場合にツェナーダイオード９が逆方向にも導通するように、設定されているものとする。
【００２５】
何らかの理由により、高電圧入力端３と低電圧入力端４との間の電圧が１６Ｖに達したものとする。このとき、ツェナーダイオード９は、逆方向にも導通し、サイリスタ６のゲートにゲート電流が流れる。その結果、サイリスタ６のゲート電圧は、ゲートトリガ電圧以上になる。
【００２６】
ここで、サイリスタ６のゲート電圧がゲートトリガ電圧以上となった時間（期間）が制限期間を超えた場合、制御回路７は、スイッチ回路８に対して、高電圧入力ライン２０とサイリスタ６のアノードとを導通させるような制御信号を送出する。その結果、サイリスタ６のアノードとカソード間が導通状態となり、入力ライン（２０、２１）間が短絡する。これにより、高電圧入力端３から、ヒューズ２３、及びサイリスタ６を介して、低電圧入力端４に短絡電流が流れる。ヒューズ２３が溶断され、負荷２に過電圧（１６Ｖを越える電圧）が印加されることが防止される。すなわち、負荷は、過電圧から保護される。
【００２７】
一方で、サイリスタ６のゲート電圧がゲートトリガ電圧以上となったとしても、その期間が制限期間を超えない場合、制御回路７は、スイッチ回路８に対して、高電圧入力ライン２０とサイリスタ６のアノードとの間を遮断するような制御信号を送出する。この場合、入力ライン（２０、２１）間が短絡することはなく、ヒューズ２３は溶断されない。負荷２に対しては、瞬間的に過電圧が印加されることになる。しかし、負荷２過電圧が加えられる期間は制限期間内であるため、負荷２が故障することも無い。
【００２８】
以上説明したように、本実施形態によれば、入力ライン（２０、２１）間に過電圧が印加されたとしても、制限期間を超えない限り、入力ライン（２０、２１）間が短絡しない。従って、過電圧の発生が瞬間的である場合、及び瞬間的なノイズによりサイリスタ６のゲートにゲートトリガ電圧以上の電圧が加わりサイリスタ６が誤点弧した場合などにおいては、ヒューズ２３が溶断されない。従って、不必要にヒューズ２３が溶断されることが防止される。
【００２９】
（第２の実施形態）
続いて、第２の実施形態について説明する。図３は、本実施形態に係る過電圧保護回路１を示す構成図である。本実施形態では、制御回路７の具体的構成について説明する。制御回路７の構成以外については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。尚、スイッチ回路８は、制御回路７からロウレベル電圧を取得した場合に、高電圧入力ライン２０とサイリスタ６のアノードとを導通させ、ハイレベル電圧を取得した場合に、高電圧入力ライン２０とサイリスタ６のアノードとの間を遮断するように構成されている。
【００３０】
図３に示されるように、制御回路７は、コンパレータ１２、ＣＲ積分回路１１、およびツェナーダイオード１８を備えている。
【００３１】
ＣＲ積分回路１１は、容量素子１９、抵抗素子１４、及び抵抗素子１５を備えている。容量素子１９は、一端でサイリスタ６のゲートに接続され、他端で低電圧入力ライン２１に接続されている。抵抗素子１４は、一端でサイリスタ６のゲートに接続され、他端で抵抗素子１５の一端に接続されている。抵抗素子１５の他端は、コンパレータ１２の反転入力端に接続されている。
【００３２】
コンパレータ１２は、ハイレベル電圧端子３３から供給されるハイレベル電圧と、低電圧供給端４から供給される低電圧（ロウレベル電圧）との何れかを出力するように構成されている。コンパレータ１２の出力端は、スイッチ回路８に接続されている。コンパレータ１２の反転入力端は、既述のように、ＣＲ積分回路１１に接続されている。コンパレータの非反転入力端は、抵抗素子１６を介して、ツェナーダイオード１８のカソードに接続されている。また、非反転入力端は、抵抗素子１７を介して、低電圧入力ライン２１に接続されている。抵抗素子１７、抵抗素子１６、及び抵抗素子１３は、コンパレータ１２の非反転入力端に、基準電圧が印加されるように、設計されている。コンパレータ１２は、反転入力端に印加された電圧が基準電圧を超えた場合にロウレベル電圧を出力し、反転入力端に印加された電圧が基準電圧よりも低い場合にハイレベル電圧を出力するように、構成されている。
【００３３】
ツェナーダイオード１８は、アノードで低電圧入力ライン２１に接続されている。ツェナーダイオード１８のカソードは、抵抗素子１３を介して、ハイレベル電圧端子３３に接続されている。
【００３４】
ＣＲ積分回路１１の時定数は、サイリスタ６のゲート電圧にゲートトリガ電圧以上の電圧が印加された期間が制限期間を超えた場合にコンパレータ１２の反転入力端に対して基準電圧を超える電圧が供給されるように、設定されている。
【００３５】
本実施形態によれば、サイリスタ６のゲート電圧が定常的にゲートトリガ電圧以上になった場合（制限期間を超えてゲート電圧がゲートトリガ電圧以上になった場合）、ＣＲ積分回路１４が、コンパレータ１５に対して、基準電圧以上の電圧を供給する。その結果、コンパレータ１２は、ロウレベル電圧をスイッチ回路８に出力する。スイッチ回路８は、ロウレベル電圧を取得すると、高電圧入力ライン２０とサイリスタ６のアノードとの間を導通させる。その結果、短絡電流が流れ、ヒューズ２３が溶断される。
【００３６】
一方、過電圧の発生が瞬間的である場合には、ＣＲ積分回路１４は、コンパレータ１５に対して、基準電圧を下回る電圧を供給する。その結果、コンパレータ１５は、スイッチ回路８に、ハイレベル電圧を出力する。スイッチ回路８は、ハイレベル電圧を取得すると、高電圧入力ライン２０とサイリスタ６のアノードとの間を遮断する。従って、短絡電流が流れることはなく、ヒューズ２３は溶断されない。ゲートトリガ電圧以上のノイズがゲートに加わることによりサイリスタ６が誤点弧した場合も、同様に、ヒューズ２３は溶断されない。通常動作時も、同様に、ヒューズ２３は溶断されない。
【００３７】
以上説明したように、本実施形態のような構成を採用しても、第１の実施形態と同様の作用効果を奏することができる。
【００３８】
（第３の実施形態）
続いて、第３の実施形態について説明する。図４は、本実施形態に係る過電圧保護回路１を示す構成図である。本実施形態では、スイッチ回路８の具体的構成について説明する。図４に示されるように、スイッチ回路８は、トランジスタ２５、及びＰチャネル型ＭＯＳＦＥＴ２４を備えている。
【００３９】
ＦＥＴ２４は、ソースで高電圧入力ライン２０に接続され、ドレインでサイリスタ６のアノードに接続されている。ＦＥＴ２４のゲートは、抵抗素子２９を介して、接地されている。
【００４０】
トランジスタ２５のベースは、抵抗素子２８を介して制御回路７に接続されている。また、トランジスタ２５のエミッタは、ＦＥＴ２４のゲートに接続されている。トランジスタのコレクタは、高電圧入力ライン２０に接続されている。トランジスタ２５のベースは、抵抗素子２７を介して、トランジスタ２５のコレクタに接続されている。また、トランジスタ２５のコレクタは、抵抗素子２６を介して、トランジスタ２５のエミッタと接続されている。
【００４１】
スイッチ回路８として上述のような構成を採用すれば、制御回路７からロウレベル電圧が供給された場合に、サイリスタ６のアノードと高電圧入力ライン２０とを導通させることができる。また、制御回路７からハイレベル電圧が供給された場合に、サイリスタ６のアノードを高電圧入力ライン２０から遮断することができる。すなわち、制御回路７がロウレベル電圧を出力した場合、トランジスタ２５がオフ状態になり、ＦＥＴ２４がオン状態になる。一方、制御回路７がハイレベル電圧を出力した場合、トランジスタ２５がオン状態になり、ＦＥＴ２４がオフ状態になる。従って、制御回路７が、過電圧が定常的に発生した場合にのみロウレベル電圧を出力するように構成されていれば、過電圧が定常的に発生した場合にのみ、高電圧入力ライン２０と低電圧入力ライン２１とを短絡させることができる。その結果、既述の実施形態と同様の作用効果を得ることができる。
【００４２】
（第４の実施形態）
続いて、第４の実施形態について説明する。図５は、本実施形態に係る過電圧保護回路１を示す構成図である。本実施形態では、第３の実施形態に対して、スイッチ回路８の具体的構成が変更されている。その他の点については、第３の実施形態と同様の構成を採用することができるので、詳細な説明は省略する。
【００４３】
図５に示されるように、スイッチ回路８は、ノーマリオンのフォトＭＯＳリレー回路を備えている。すなわち、スイッチ回路８は、フォトダイオード３１、及びスイッチ素子３２を備えている。フォトダイオード３１のアノードは、抵抗素子３０を介して、制御回路７に接続されている。フォトダイオード３１のカソードは、接地されている。スイッチ素子３２は、高電圧入力ライン２０とサイリスタ６のアノードとの間に介装されており、フォトダイオード３１が発光した場合にオフ状態になり、フォトダイオード３１が発光していない場合にはオン状態になるように構成されている。
【００４４】
本実施形態のような構成を採用しても、制御回路７が、過電圧が定常的に発生した場合にのみロウレベル電圧を出力するように構成されていれば、過電圧が定常的に発生した場合にのみ、フォトダイオード３１が消光し、高電圧入力ライン２０と低電圧入力ライン２１とを短絡させることができる。その結果、既述の実施形態と同様の作用効果を得ることができる。
【００４５】
以上、本発明について、第１の実施形態乃至第４の実施形態について説明した。尚、これらの実施形態は互いに独立するものではなく、矛盾の無い範囲内で組み合わせて用いることも可能である。
【００４６】
図６は、第２の実施形態と第３の実施形態を組み合わせた過電圧保護回路１を示す図である。図６に示される例では、制御回路７として、ＣＲ積分回路１１及びコンパレータ１２を含む回路が用いられ、スイッチ回路８として、トランジスタ２５及びＦＥＴ２４を含む回路が用いられている。このような構成を採用しても、既述の実施形態と同様の作用効果を得ることができる。
【００４７】
また、図７は、第２の実施形態と第４の実施形態を組み合わせた過電圧保護回路１を示す図である。図７に示される例では、制御回路７として、ＣＲ積分回路１１及びコンパレータ１２を含む回路が用いられ、スイッチ回路８として、ノーマリオンのフォトＭＯＳリレー回路が用いられている。このような構成を採用しても、既述の実施形態と同様の作用効果を得ることができる。
【符号の説明】
【００４８】
１ 過電圧保護回路
２ 負荷
３ 高電圧入力端
４ 低電圧入力端
５ 過電圧検出回路
６ サイリスタ
７ 制御回路
８ スイッチ回路
９ ツェナーダイオード
１０ 抵抗素子
１１ ＣＲ積分回路
１２ コンパレータ
１３ 抵抗素子
１４ 抵抗素子
１５ 抵抗素子
１６ 抵抗素子
１７ 抵抗素子
１８ ツェナーダイオード
１９ 容量素子
２０ 高電圧入力ライン
２１ 低電圧入力ライン
２３ ヒューズ
２４ ＦＥＴ
２５ トランジスタ
２６ 抵抗素子
２７ 抵抗素子
２８ 抵抗素子
２９ 抵抗素子
３０ 抵抗素子
３１ フォトダイオード
３２ スイッチ素子
３３ ハイレベル電圧供給端子
【特許請求の範囲】
【請求項１】
第１電圧供給端と負荷とを接続する第１入力ラインに設けられ、所定値以上の電流が流れると切断される、過電流遮断回路と、
前記第１入力ラインと、第２電圧供給端と前記負荷とを接続する第２入力ラインとの間に介装される、サイリスタと、
前記サイリスタと前記第１入力ラインとの間に介装され、前記サイリスタと前記第１入力ラインとを導通させるか否かを切り替える、スイッチ回路と、
前記第１入力ラインと前記第２入力ラインとの間の電圧差が予め設定された制限電圧以上になった場合に、前記第１入力ラインを前記サイリスタのゲートと導通させる、過電圧検出回路と、
前記スイッチ回路の動作を制御する、制御回路と、
を具備し、
前記制御手段は、前記サイリスタのゲートにゲートトリガ以上の電圧が印加された期間が、予め設定された制限期間を超えた場合に、前記サイリスタと前記第１入力ラインとを導通させるように、前記スイッチ回路の動作を制御する
過電圧保護回路。
【請求項２】
請求項１に記載された過電圧保護回路であって、
前記制御回路は、
入力端が前記サイリスタのゲートに接続された、ＣＲ積分回路と、
前記ＣＲ積分回路の出力端から出力されるＣＲ積分回路出力電圧を予め定められた基準電圧と比較し、比較結果を示す信号をスイッチ回路制御信号として前記スイッチ回路に供給する、コンパレータとを備え、
前記コンパレータは、前記ＣＲ積分回路出力電圧が前記基準電圧を超えた場合に、前記スイッチ回路がオン状態になるような信号を、前記スイッチ回路制御信号として供給する
過電圧保護回路。
【請求項３】
請求項１又は２に記載された過電圧保護回路であって、
前記スイッチ回路は、電界効果型トランジスタを含んでいる
過電圧保護回路。
【請求項４】
請求項１又は２に記載された過電圧保護回路であって、
前記スイッチ回路は、フォトＭＯＳリレ−回路を有している
過電圧保護回路。
【請求項５】
第１電圧供給端と負荷とを接続する第１入力ラインと、第２電圧供給端と前記負荷とを接続する第２入力ラインとの間の電圧差が、予め設定された制限電圧以上であるか否かを検出するステップと、
前記電圧差が前記制限電圧以上である場合に、前記第１入力ラインと、第２電圧供給端と負荷とを接続する第２入力ラインにカソードで接続されるサイリスタのゲートとを、導通させるステップと、
前記サイリスタのゲートに前記制限電圧以上の電圧が印加された期間が、予め設定された制限期間を超えた場合に、前記サイリスタのアノードと前記第１入力ラインとを導通させるステップと、
を具備する
過電圧保護方法。
【請求項１】
第１電圧供給端と負荷とを接続する第１入力ラインに設けられ、所定値以上の電流が流れると切断される、過電流遮断回路と、
前記第１入力ラインと、第２電圧供給端と前記負荷とを接続する第２入力ラインとの間に介装される、サイリスタと、
前記サイリスタと前記第１入力ラインとの間に介装され、前記サイリスタと前記第１入力ラインとを導通させるか否かを切り替える、スイッチ回路と、
前記第１入力ラインと前記第２入力ラインとの間の電圧差が予め設定された制限電圧以上になった場合に、前記第１入力ラインを前記サイリスタのゲートと導通させる、過電圧検出回路と、
前記スイッチ回路の動作を制御する、制御回路と、
を具備し、
前記制御手段は、前記サイリスタのゲートにゲートトリガ以上の電圧が印加された期間が、予め設定された制限期間を超えた場合に、前記サイリスタと前記第１入力ラインとを導通させるように、前記スイッチ回路の動作を制御する
過電圧保護回路。
【請求項２】
請求項１に記載された過電圧保護回路であって、
前記制御回路は、
入力端が前記サイリスタのゲートに接続された、ＣＲ積分回路と、
前記ＣＲ積分回路の出力端から出力されるＣＲ積分回路出力電圧を予め定められた基準電圧と比較し、比較結果を示す信号をスイッチ回路制御信号として前記スイッチ回路に供給する、コンパレータとを備え、
前記コンパレータは、前記ＣＲ積分回路出力電圧が前記基準電圧を超えた場合に、前記スイッチ回路がオン状態になるような信号を、前記スイッチ回路制御信号として供給する
過電圧保護回路。
【請求項３】
請求項１又は２に記載された過電圧保護回路であって、
前記スイッチ回路は、電界効果型トランジスタを含んでいる
過電圧保護回路。
【請求項４】
請求項１又は２に記載された過電圧保護回路であって、
前記スイッチ回路は、フォトＭＯＳリレ−回路を有している
過電圧保護回路。
【請求項５】
第１電圧供給端と負荷とを接続する第１入力ラインと、第２電圧供給端と前記負荷とを接続する第２入力ラインとの間の電圧差が、予め設定された制限電圧以上であるか否かを検出するステップと、
前記電圧差が前記制限電圧以上である場合に、前記第１入力ラインと、第２電圧供給端と負荷とを接続する第２入力ラインにカソードで接続されるサイリスタのゲートとを、導通させるステップと、
前記サイリスタのゲートに前記制限電圧以上の電圧が印加された期間が、予め設定された制限期間を超えた場合に、前記サイリスタのアノードと前記第１入力ラインとを導通させるステップと、
を具備する
過電圧保護方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１５２００３（Ｐ２０１１−１５２００３Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１２５５０（Ｐ２０１０−１２５５０）
【出願日】平成２２年１月２２日（２０１０．１．２２）
【出願人】（０００１９７３６６）ＮＥＣアクセステクニカ株式会社 (1,236)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月２２日（２０１０．１．２２）
【出願人】（０００１９７３６６）ＮＥＣアクセステクニカ株式会社 (1,236)
【Ｆターム（参考）】
[ Back to top ]