電力変換装置のスナバ回路
【課題】並列接続された各半導体素子をスイッチング素子とする電力変換装置において、配線の長短により電流アンバランスが生じる場合でも、各半導体素子のターンオフ損失のアンバランスを抑制し損失を低減できるようにする。
【解決手段】２つの半導体素子11，12を並列接続した上アームのみについて、配線インダクタンス５を等価回路で表わした図示のような電力変換装置では、配線の長短によりインダクタンスが異なることで電流アンバランスが生じるので、配線長の長くなる方のスナバコンデンサ（同図ではＣｓ２）の容量よりも、短くなる方のスナバコンデンサの容量を大きくすることにより、掲記課題の解決を図る。
【解決手段】２つの半導体素子11，12を並列接続した上アームのみについて、配線インダクタンス５を等価回路で表わした図示のような電力変換装置では、配線の長短によりインダクタンスが異なることで電流アンバランスが生じるので、配線長の長くなる方のスナバコンデンサ（同図ではＣｓ２）の容量よりも、短くなる方のスナバコンデンサの容量を大きくすることにより、掲記課題の解決を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力変換装置で並列接続された半導体素子のターンオフ時のサージ電圧抑制、および損失低減を目的として設けられるスナバ回路に関する。
【背景技術】
【０００２】
誘導性負荷と直列または並列にコンデンサを接続し、ＬＣ共振を利用して電力を供給する共振形インバータが、電磁調理器に代表される誘導加熱装置で多用されている。
図３に、フルブリッジ構成の共振形インバータの一般的な例を示す。以下、図３のインバータを電磁調理器に応用した場合について説明する。
電磁調理器は一般に、平板上に巻いた加熱コイルの上面に鍋を配置し、誘導加熱の原理で鍋を加熱する調理器である。この調理器の加熱コイルと鍋は、結合係数の悪いトランスと見なせることから、図示のようなＬＲ直列回路の誘導性負荷４となる。
【０００３】
上述のような誘導性負荷４に電力を供給するために、誘導性負荷４と直列に共振コンデンサ６を接続し、インバータを誘導性負荷４と共振コンデンサ６の共振周波数近傍で動作させることで、負荷力率を大きくして電力を供給する。また、負荷の共振周波数よりも共振形インバータの動作周波数を高く設定することで、ソフトスイッチングを実現でき、スイッチング損失を大幅に低減できる特徴を有している。
【０００４】
図４に図３の動作波形図を示す。
ｉ 0は負荷電流、ｉ10，ｉ20はそれぞれ半導体素子10，20に流れる電流である。共振形インバータを共振周波数近傍で動作させるため、負荷電流ｉ 0は図４（ａ）のように、おおよそ正弦波波形となる。このとき、共振形インバータのスイッチング周期がＬＣ共振周期より短く、オン直後の半導体素子電流がダイオードに流れるため、ターンオン損失は発生しない（ゼロ電流スイッチング）。また、半導体素子１，２，10，20と並列にスナバコンデンサ31，32， 310，320を接続することで、ターンオフ時の電圧上昇を抑制し、ターンオフ損失を大幅に低減することができる。
【０００５】
上記スナバコンデンサを接続した場合の損失低減効果について、以下に詳述する。
負荷として誘導性負荷を用いる共振形インバータ等でスナバ回路を用いる場合の、スイッチングアーム周辺回路を図５に示す。これは、直流の電位差をもつＰＮ間に、スイッチング素子とこれに逆並列に接続したダイオードからなる半導体素子１，２を直列接続し、これらの素子と並列にスナバコンデンサ31，32を接続して構成している。
【０００６】
図５に示す回路で、半導体素子１がターンオフした瞬間の電圧，電流波形を図６に示す。
同図のｉｃは半導体素子１のコレクタ電流、ｖｃｅは半導体素子１のコレクタ−エミッタ間電圧を示す。スナバコンデンサ31，32がない場合、半導体素子１がターンオフした瞬間のｖｃｅは瞬時に上昇するため、電圧，電流波形は図６（ａ）のようになる。これに対し、スナバコンデンサ31，32を接続すると、半導体素子１がターンオフした瞬間、誘導性負荷４や配線インダクタンスなどに蓄えられていたエネルギーは、スナバコンデンサ31を充電し、スナバコンデンサ32を放電する。その結果、スナバコンデンサ31，32の充放電に伴い、半導体素子１に印加される電圧のｄＶ／ｄｔが図６（ｂ）のように小さくなるため、ターンオフ損失が減少する。
【０００７】
ところで、パワエレ機器の大容量化に伴い、大電流に対応できるように例えば図７のように、半導体素子を並列接続構成とする場合がある。この場合、スナバコンデンサは一般的に図示のように、各素子に対して同じ大きさのコンデンサを並列接続するか、並列接続した半導体素子全体に対して１つのコンデンサを接続して損失を抑制する。しかし、半導体素子を並列接続すると、各半導体素子までの配線長の違いにより各半導体素子に流れる電流にアンバランスが生じる。この電流アンバランスにより、ターンオフ損失もアンバランスになる。この損失アンバランスの発生原理について、２つの半導体素子を並列に接続した場合を例として、以下に説明する。
【０００８】
図８は図７の上アームのみを拡大し、配線インダクタンス５を等価回路で表わしたものである。いま、２つの半導体素子11，12の性能がほぼ同等の場合、半導体素子12は半導体素子11に比べて配線が長いため、インダクタンスは大きくなる。このため、オン時にそれぞれの半導体素子に流れる電流は、各半導体素子に負荷電流の１／２ずつ流れるのではなく、インダクタンスが小さく従ってインピーダンスが小さい半導体素子11の方に大きい電流が流れる。半導体素子11に並列接続されるスナバコンデンサ311と、半導体素子12に並列接続されるスナバコンデンサ312の容量が同じ場合、ターンオフ時の電圧のｄＶ／ｄｔは図９のようにどちらの素子も同じとなるため、図９（ａ）に示す、電流の大きい半導体素子11の損失の方が大きくなる。よって、素子温度にばらつきが生じ冷却の信頼性を損ねることになる。
【０００９】
上述のような損失アンバランスを低減する方法として、特許文献１では図１０のように、例えば半導体素子11と12、13と14のように２個ずつ対にして並列に接続し、さらに対どうしを並列に接続することで、各素子までの配線長を同じにして電流アンバランスを抑制する方法が開示されている。
また、特許文献２では、各半導体素子のゲート電極どうしを接続する導体と、ソース電極どうしを接続する導体とを近接配置し、ゲート−ソース間電圧のばらつきを抑制することで、電流が特定の素子に集中することを防ぎ、電流アンバランスを抑制する方法が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３６４８９５４号明細書
【特許文献２】特許第３８９６９４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の方法では、半導体素子の並列接続数が２ｎの場合に限られるという問題がある。また、実際に半導体素子を基板に実装する場合、他部品の配線の位置関係などにより、特許文献１，２のような配線ができない可能性がある。さらに、複数の半導体素子をモジュール化した部品を用いる場合、端子配置により上記のような配線が困難であったり、モジュール内部の配線の影響などで電流アンバランスが生じたりすることがある。
【００１２】
したがって、この発明の課題は、並列接続された各半導体素子について、配線の長短により電流アンバランスが生じた場合でも、各半導体素子のターンオフ損失のアンバランスを抑制しながら損失を低減することにある。
【課題を解決するための手段】
【００１３】
このような課題を解決するため、請求項１の発明では、スイッチング素子とこれに逆並列に接続されたダイオードとからなる半導体素子を複数個並列に接続するとともに、この半導体素子のそれぞれと並列にコンデンサを接続してスイッチングアームを形成し、このスイッチングアームを直列接続した直列回路を直流の電位差を持つ二点間に接続し、その直列回路の中間接続点に負荷の一端を接続して電力を供給する電力変換装置において、
前記負荷の一端から前記半導体素子を経て、前記直流の電位差を持つ二点のいずれかに至る線路の配線長が長い方の半導体素子と並列に接続されるコンデンサの静電容量よりも、同じく配線長が短い半導体素子と並列に接続されるコンデンサの静電容量の方を大きくする措置を、直流の電位差を持つ二点のうちの高電位側または低電位側につながる少なくとも一方のスイッチングアームにおいて施すことを特徴とする。
この請求項１の発明では、前記各コンデンサの容量比を、並列接続された各半導体素子に流れる電流値の比に応じて定めることができる（請求項２の発明）。
【発明の効果】
【００１４】
この発明によれば、複数の半導体素子を並列接続する場合、各素子への配線の長短により電流アンバランスが生じる場合でも、各素子のアンバランスを抑制しつつターンオフ損失を低減できる。これにより、各素子温度のばらつきを抑制し、冷却の信頼性を高めることができる。また、配線パターンに関わらず効果を発揮できるため、モジュール型部品など、配線を変更することが困難な場合にも適用可能になるという利点もある。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態を示す回路図。
【図２】図１におけるターンオフ時の電圧・電流波形図。
【図３】共振形インバータの一般的な例を示す回路図。
【図４】図３の動作波形図。
【図５】スナバ回路を備えたインバータの従来例を示す回路図。
【図６】図５におけるターンオフ時の電圧・電流波形図。
【図７】図５で半導体素子を並列接続した場合を示す回路図。
【図８】図７の部分拡大図。
【図９】図７における電圧・電流波形図。
【図１０】特許文献１に開示された電流アンバランス低減のための回路図。
【発明を実施するための形態】
【００１６】
図１はこの発明の実施の形態を示す回路構成図である。これは、２つの半導体素子を並列接続した図７の上アームのみを拡大し、配線インダクタンス５を等価回路で表わした、図８と同じものと言える。回路構成上は同じであるが、以下の点で相違する。
いま、半導体素子11がオンのときに流れる電流をｉc1、同じく半導体素子12がオンのときに流れる電流をｉc2とすると、２つの半導体素子の性能がほぼ同じであれば、配線インダクタンス５の影響により、ｉc1＞ｉc2となる。
【００１７】
そこで、各半導体素子に並列に接続したスナバコンデンサ311，312の値を、それぞれの半導体素子に流れるオン時の電流値に応じて決定する。すなわち、流れる電流の小さい半導体素子12のスナバコンデンサ312の容量Ｃｓ２に対し、流れる電流の大きい半導体素子11のスナバコンデンサ311の容量Ｃｓ１の方をより大きなものへと変更する。
この発明を適用した場合の電圧，電流波形を図２に示す。ターンオフの瞬間、半導体素子11，12に流れていた電流（破線参照）は並列に接続されたコンデンサ311，312に流れ、これらを充電する。一方で、半導体素子11，12に流れていた電流は、或るターンオフ時間をかけて急速に０に近づいていく。
【００１８】
一般に、コンデンサに印加される電圧ｖは、これに流れる電流をｉ、コンデンサ容量をＣとして、
ｖ＝∫ｉｄｔ／Ｃ…（１）
で表わされる。従って、図１のスナバコンデンサ311，312の電圧変化率ｄｖ／ｄｔは、１／Ｃに比例（Ｃに反比例）する。つまり、コンデンサ容量が大きいほど、ｄｖ／ｄｔは小さくなる。
【００１９】
半導体素子11，12に掛かる電圧はスナバコンデンサ311，312電圧と等しいため、半導体素子11，12の電圧のｄｖ／ｄｔも、スナバコンデンサ311，312の容量が大きいほど小さくなる。また、損失は電圧と電流との積で表わされるため、電流の大きい半導体素子11に掛かる電圧のｄｖ／ｄｔを図２（a）のように小さくすることで、半導体素子11，12のターンオフ損失を同等にすることができる。
【００２０】
次に、スナバコンデンサ容量の具体的な決定方法について説明する。
半導体素子11，12に流れていた電流は、ターンオフとともに並列接続されているスナバコンデンサ311，312に転流し、充電が開始される。このときスナバコンデンサ311，312に流れる電流をそれぞれｉｃｓ１，ｉｃｓ２とすると、スナバコンデンサ311，312に印加される電圧、すなわち半導体素子11，12のコレクタ−エミッタ間電圧ｖｃｅ１，ｖｃｅ２は、次の（２）式のように求められる。
ｖｃｅ１＝∫ｉｃｓ１ｄｔ／Ｃｓ１，
ｖｃｅ２＝∫ｉｃｓ２ｄｔ／Ｃｓ２…（２）
【００２１】
よって、各半導体素子11，12のターンオフ損失Ｐｏｆｆ１，Ｐｏｆｆ２は、
Ｐｏｆｆ１＝ｉｃ１×∫ｉｃｓ１ｄｔ／Ｃｓ１，
Ｐｏｆｆ２＝ｉｃ２×∫ｉｃｓ２ｄｔ／Ｃｓ２…（３）
と表わせる。ここで、
ｉｃ１＝ｋ・（ｋ：実数）ｉｃ２…（４）
であるとすると、スナバコンデンサ311，312に流れる電流は、ターンオフ直前に半導体素子11，12に流れていた電流に依存するので、
ｉｃｓ１＝ｋ・ｉｃｓ２…（５）
の関係となる。
【００２２】
ターンオフ損失のアンバランスを抑制するには、Ｐｏｆｆ１＝Ｐｏｆｆ２であれれば良いと考えられるので、上記（３）式から、
ｉｃ１×∫ｉｃｓ１ｄｔ／Ｃｓ１＝ｉｃ２×∫ｉｃｓ２ｄｔ／Ｃｓ２…（６）
が成立する。この（６）式に上記（４），（５）式の電流の関係を考慮すると、
ｋ・ｉｃ２×∫ｋ・ｉｃｓ２ｄｔ／Ｃｓ１＝ｉｃ２×∫ｉｃｓ２ｄｔ／Ｃｓ２…（７）
となる。これより、
Ｃｓ１＝ｋ２・Ｃｓ２…（８）
なる関係が導かれる。
【００２３】
すなわち、半導体素子11のオン電流が半導体素子12のオン電流のｋ倍であるとき、スナバコンデンサ311の容量をスナバコンデンサ312の容量のｋ２倍にすることで、ターンオフ損失をほぼ均等にすることができる。
実際には、メーカの提供するコンデンサの容量は予め定まっているため、ｋ２倍となる容量のコンデンサを選ぶことは必ずしも容易ではない。しかし、ｋ２倍に最も近い容量のコンデンサとすることで、ターンオフ損失のアンバランスを最低限に抑えることが可能となる。
【００２４】
なお、以上ではインバータの高電位側について説明したが、低電位側も同様に構成でき、高電位側，低電位側の双方とも同様の構成にすることができる。また、半導体素子を２つ並列にする場合について説明したが、これに限るものではなく一般的には複数個とすることができる。
【符号の説明】
【００２５】
１，２，10，11，12，13，14，20，21，22…半導体素子、31，32，310，311，312，320，321，322…スナバコンデンサ、４…誘導性負荷、５…配線インダクタンス、６…共振コンデンサ。
【技術分野】
【０００１】
この発明は、電力変換装置で並列接続された半導体素子のターンオフ時のサージ電圧抑制、および損失低減を目的として設けられるスナバ回路に関する。
【背景技術】
【０００２】
誘導性負荷と直列または並列にコンデンサを接続し、ＬＣ共振を利用して電力を供給する共振形インバータが、電磁調理器に代表される誘導加熱装置で多用されている。
図３に、フルブリッジ構成の共振形インバータの一般的な例を示す。以下、図３のインバータを電磁調理器に応用した場合について説明する。
電磁調理器は一般に、平板上に巻いた加熱コイルの上面に鍋を配置し、誘導加熱の原理で鍋を加熱する調理器である。この調理器の加熱コイルと鍋は、結合係数の悪いトランスと見なせることから、図示のようなＬＲ直列回路の誘導性負荷４となる。
【０００３】
上述のような誘導性負荷４に電力を供給するために、誘導性負荷４と直列に共振コンデンサ６を接続し、インバータを誘導性負荷４と共振コンデンサ６の共振周波数近傍で動作させることで、負荷力率を大きくして電力を供給する。また、負荷の共振周波数よりも共振形インバータの動作周波数を高く設定することで、ソフトスイッチングを実現でき、スイッチング損失を大幅に低減できる特徴を有している。
【０００４】
図４に図３の動作波形図を示す。
ｉ 0は負荷電流、ｉ10，ｉ20はそれぞれ半導体素子10，20に流れる電流である。共振形インバータを共振周波数近傍で動作させるため、負荷電流ｉ 0は図４（ａ）のように、おおよそ正弦波波形となる。このとき、共振形インバータのスイッチング周期がＬＣ共振周期より短く、オン直後の半導体素子電流がダイオードに流れるため、ターンオン損失は発生しない（ゼロ電流スイッチング）。また、半導体素子１，２，10，20と並列にスナバコンデンサ31，32， 310，320を接続することで、ターンオフ時の電圧上昇を抑制し、ターンオフ損失を大幅に低減することができる。
【０００５】
上記スナバコンデンサを接続した場合の損失低減効果について、以下に詳述する。
負荷として誘導性負荷を用いる共振形インバータ等でスナバ回路を用いる場合の、スイッチングアーム周辺回路を図５に示す。これは、直流の電位差をもつＰＮ間に、スイッチング素子とこれに逆並列に接続したダイオードからなる半導体素子１，２を直列接続し、これらの素子と並列にスナバコンデンサ31，32を接続して構成している。
【０００６】
図５に示す回路で、半導体素子１がターンオフした瞬間の電圧，電流波形を図６に示す。
同図のｉｃは半導体素子１のコレクタ電流、ｖｃｅは半導体素子１のコレクタ−エミッタ間電圧を示す。スナバコンデンサ31，32がない場合、半導体素子１がターンオフした瞬間のｖｃｅは瞬時に上昇するため、電圧，電流波形は図６（ａ）のようになる。これに対し、スナバコンデンサ31，32を接続すると、半導体素子１がターンオフした瞬間、誘導性負荷４や配線インダクタンスなどに蓄えられていたエネルギーは、スナバコンデンサ31を充電し、スナバコンデンサ32を放電する。その結果、スナバコンデンサ31，32の充放電に伴い、半導体素子１に印加される電圧のｄＶ／ｄｔが図６（ｂ）のように小さくなるため、ターンオフ損失が減少する。
【０００７】
ところで、パワエレ機器の大容量化に伴い、大電流に対応できるように例えば図７のように、半導体素子を並列接続構成とする場合がある。この場合、スナバコンデンサは一般的に図示のように、各素子に対して同じ大きさのコンデンサを並列接続するか、並列接続した半導体素子全体に対して１つのコンデンサを接続して損失を抑制する。しかし、半導体素子を並列接続すると、各半導体素子までの配線長の違いにより各半導体素子に流れる電流にアンバランスが生じる。この電流アンバランスにより、ターンオフ損失もアンバランスになる。この損失アンバランスの発生原理について、２つの半導体素子を並列に接続した場合を例として、以下に説明する。
【０００８】
図８は図７の上アームのみを拡大し、配線インダクタンス５を等価回路で表わしたものである。いま、２つの半導体素子11，12の性能がほぼ同等の場合、半導体素子12は半導体素子11に比べて配線が長いため、インダクタンスは大きくなる。このため、オン時にそれぞれの半導体素子に流れる電流は、各半導体素子に負荷電流の１／２ずつ流れるのではなく、インダクタンスが小さく従ってインピーダンスが小さい半導体素子11の方に大きい電流が流れる。半導体素子11に並列接続されるスナバコンデンサ311と、半導体素子12に並列接続されるスナバコンデンサ312の容量が同じ場合、ターンオフ時の電圧のｄＶ／ｄｔは図９のようにどちらの素子も同じとなるため、図９（ａ）に示す、電流の大きい半導体素子11の損失の方が大きくなる。よって、素子温度にばらつきが生じ冷却の信頼性を損ねることになる。
【０００９】
上述のような損失アンバランスを低減する方法として、特許文献１では図１０のように、例えば半導体素子11と12、13と14のように２個ずつ対にして並列に接続し、さらに対どうしを並列に接続することで、各素子までの配線長を同じにして電流アンバランスを抑制する方法が開示されている。
また、特許文献２では、各半導体素子のゲート電極どうしを接続する導体と、ソース電極どうしを接続する導体とを近接配置し、ゲート−ソース間電圧のばらつきを抑制することで、電流が特定の素子に集中することを防ぎ、電流アンバランスを抑制する方法が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３６４８９５４号明細書
【特許文献２】特許第３８９６９４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の方法では、半導体素子の並列接続数が２ｎの場合に限られるという問題がある。また、実際に半導体素子を基板に実装する場合、他部品の配線の位置関係などにより、特許文献１，２のような配線ができない可能性がある。さらに、複数の半導体素子をモジュール化した部品を用いる場合、端子配置により上記のような配線が困難であったり、モジュール内部の配線の影響などで電流アンバランスが生じたりすることがある。
【００１２】
したがって、この発明の課題は、並列接続された各半導体素子について、配線の長短により電流アンバランスが生じた場合でも、各半導体素子のターンオフ損失のアンバランスを抑制しながら損失を低減することにある。
【課題を解決するための手段】
【００１３】
このような課題を解決するため、請求項１の発明では、スイッチング素子とこれに逆並列に接続されたダイオードとからなる半導体素子を複数個並列に接続するとともに、この半導体素子のそれぞれと並列にコンデンサを接続してスイッチングアームを形成し、このスイッチングアームを直列接続した直列回路を直流の電位差を持つ二点間に接続し、その直列回路の中間接続点に負荷の一端を接続して電力を供給する電力変換装置において、
前記負荷の一端から前記半導体素子を経て、前記直流の電位差を持つ二点のいずれかに至る線路の配線長が長い方の半導体素子と並列に接続されるコンデンサの静電容量よりも、同じく配線長が短い半導体素子と並列に接続されるコンデンサの静電容量の方を大きくする措置を、直流の電位差を持つ二点のうちの高電位側または低電位側につながる少なくとも一方のスイッチングアームにおいて施すことを特徴とする。
この請求項１の発明では、前記各コンデンサの容量比を、並列接続された各半導体素子に流れる電流値の比に応じて定めることができる（請求項２の発明）。
【発明の効果】
【００１４】
この発明によれば、複数の半導体素子を並列接続する場合、各素子への配線の長短により電流アンバランスが生じる場合でも、各素子のアンバランスを抑制しつつターンオフ損失を低減できる。これにより、各素子温度のばらつきを抑制し、冷却の信頼性を高めることができる。また、配線パターンに関わらず効果を発揮できるため、モジュール型部品など、配線を変更することが困難な場合にも適用可能になるという利点もある。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態を示す回路図。
【図２】図１におけるターンオフ時の電圧・電流波形図。
【図３】共振形インバータの一般的な例を示す回路図。
【図４】図３の動作波形図。
【図５】スナバ回路を備えたインバータの従来例を示す回路図。
【図６】図５におけるターンオフ時の電圧・電流波形図。
【図７】図５で半導体素子を並列接続した場合を示す回路図。
【図８】図７の部分拡大図。
【図９】図７における電圧・電流波形図。
【図１０】特許文献１に開示された電流アンバランス低減のための回路図。
【発明を実施するための形態】
【００１６】
図１はこの発明の実施の形態を示す回路構成図である。これは、２つの半導体素子を並列接続した図７の上アームのみを拡大し、配線インダクタンス５を等価回路で表わした、図８と同じものと言える。回路構成上は同じであるが、以下の点で相違する。
いま、半導体素子11がオンのときに流れる電流をｉc1、同じく半導体素子12がオンのときに流れる電流をｉc2とすると、２つの半導体素子の性能がほぼ同じであれば、配線インダクタンス５の影響により、ｉc1＞ｉc2となる。
【００１７】
そこで、各半導体素子に並列に接続したスナバコンデンサ311，312の値を、それぞれの半導体素子に流れるオン時の電流値に応じて決定する。すなわち、流れる電流の小さい半導体素子12のスナバコンデンサ312の容量Ｃｓ２に対し、流れる電流の大きい半導体素子11のスナバコンデンサ311の容量Ｃｓ１の方をより大きなものへと変更する。
この発明を適用した場合の電圧，電流波形を図２に示す。ターンオフの瞬間、半導体素子11，12に流れていた電流（破線参照）は並列に接続されたコンデンサ311，312に流れ、これらを充電する。一方で、半導体素子11，12に流れていた電流は、或るターンオフ時間をかけて急速に０に近づいていく。
【００１８】
一般に、コンデンサに印加される電圧ｖは、これに流れる電流をｉ、コンデンサ容量をＣとして、
ｖ＝∫ｉｄｔ／Ｃ…（１）
で表わされる。従って、図１のスナバコンデンサ311，312の電圧変化率ｄｖ／ｄｔは、１／Ｃに比例（Ｃに反比例）する。つまり、コンデンサ容量が大きいほど、ｄｖ／ｄｔは小さくなる。
【００１９】
半導体素子11，12に掛かる電圧はスナバコンデンサ311，312電圧と等しいため、半導体素子11，12の電圧のｄｖ／ｄｔも、スナバコンデンサ311，312の容量が大きいほど小さくなる。また、損失は電圧と電流との積で表わされるため、電流の大きい半導体素子11に掛かる電圧のｄｖ／ｄｔを図２（a）のように小さくすることで、半導体素子11，12のターンオフ損失を同等にすることができる。
【００２０】
次に、スナバコンデンサ容量の具体的な決定方法について説明する。
半導体素子11，12に流れていた電流は、ターンオフとともに並列接続されているスナバコンデンサ311，312に転流し、充電が開始される。このときスナバコンデンサ311，312に流れる電流をそれぞれｉｃｓ１，ｉｃｓ２とすると、スナバコンデンサ311，312に印加される電圧、すなわち半導体素子11，12のコレクタ−エミッタ間電圧ｖｃｅ１，ｖｃｅ２は、次の（２）式のように求められる。
ｖｃｅ１＝∫ｉｃｓ１ｄｔ／Ｃｓ１，
ｖｃｅ２＝∫ｉｃｓ２ｄｔ／Ｃｓ２…（２）
【００２１】
よって、各半導体素子11，12のターンオフ損失Ｐｏｆｆ１，Ｐｏｆｆ２は、
Ｐｏｆｆ１＝ｉｃ１×∫ｉｃｓ１ｄｔ／Ｃｓ１，
Ｐｏｆｆ２＝ｉｃ２×∫ｉｃｓ２ｄｔ／Ｃｓ２…（３）
と表わせる。ここで、
ｉｃ１＝ｋ・（ｋ：実数）ｉｃ２…（４）
であるとすると、スナバコンデンサ311，312に流れる電流は、ターンオフ直前に半導体素子11，12に流れていた電流に依存するので、
ｉｃｓ１＝ｋ・ｉｃｓ２…（５）
の関係となる。
【００２２】
ターンオフ損失のアンバランスを抑制するには、Ｐｏｆｆ１＝Ｐｏｆｆ２であれれば良いと考えられるので、上記（３）式から、
ｉｃ１×∫ｉｃｓ１ｄｔ／Ｃｓ１＝ｉｃ２×∫ｉｃｓ２ｄｔ／Ｃｓ２…（６）
が成立する。この（６）式に上記（４），（５）式の電流の関係を考慮すると、
ｋ・ｉｃ２×∫ｋ・ｉｃｓ２ｄｔ／Ｃｓ１＝ｉｃ２×∫ｉｃｓ２ｄｔ／Ｃｓ２…（７）
となる。これより、
Ｃｓ１＝ｋ２・Ｃｓ２…（８）
なる関係が導かれる。
【００２３】
すなわち、半導体素子11のオン電流が半導体素子12のオン電流のｋ倍であるとき、スナバコンデンサ311の容量をスナバコンデンサ312の容量のｋ２倍にすることで、ターンオフ損失をほぼ均等にすることができる。
実際には、メーカの提供するコンデンサの容量は予め定まっているため、ｋ２倍となる容量のコンデンサを選ぶことは必ずしも容易ではない。しかし、ｋ２倍に最も近い容量のコンデンサとすることで、ターンオフ損失のアンバランスを最低限に抑えることが可能となる。
【００２４】
なお、以上ではインバータの高電位側について説明したが、低電位側も同様に構成でき、高電位側，低電位側の双方とも同様の構成にすることができる。また、半導体素子を２つ並列にする場合について説明したが、これに限るものではなく一般的には複数個とすることができる。
【符号の説明】
【００２５】
１，２，10，11，12，13，14，20，21，22…半導体素子、31，32，310，311，312，320，321，322…スナバコンデンサ、４…誘導性負荷、５…配線インダクタンス、６…共振コンデンサ。
【特許請求の範囲】
【請求項１】
スイッチング素子とこれに逆並列に接続されたダイオードとからなる半導体素子を複数個並列に接続するとともに、この半導体素子のそれぞれと並列にコンデンサを接続してスイッチングアームを形成し、このスイッチングアームを直列接続した直列回路を直流の電位差を持つ二点間に接続し、その直列回路の中間接続点に負荷の一端を接続して電力を供給する電力変換装置において、
前記負荷の一端から前記半導体素子を経て、前記直流の電位差を持つ二点のいずれかに至る線路の配線長が長い方の半導体素子と並列に接続されるコンデンサの静電容量よりも、同じく配線長が短い半導体素子と並列に接続されるコンデンサの静電容量の方を大きくする措置を、直流の電位差を持つ二点のうちの高電位側または低電位側につながる少なくとも一方のスイッチングアームにおいて施すことを特徴とする電力変換装置のスナバ回路。
【請求項２】
前記各コンデンサの容量比を、並列接続された各半導体素子に流れる電流値の比に応じて定めることを特徴とする請求項１に記載の電力変換装置のスナバ回路。
【請求項１】
スイッチング素子とこれに逆並列に接続されたダイオードとからなる半導体素子を複数個並列に接続するとともに、この半導体素子のそれぞれと並列にコンデンサを接続してスイッチングアームを形成し、このスイッチングアームを直列接続した直列回路を直流の電位差を持つ二点間に接続し、その直列回路の中間接続点に負荷の一端を接続して電力を供給する電力変換装置において、
前記負荷の一端から前記半導体素子を経て、前記直流の電位差を持つ二点のいずれかに至る線路の配線長が長い方の半導体素子と並列に接続されるコンデンサの静電容量よりも、同じく配線長が短い半導体素子と並列に接続されるコンデンサの静電容量の方を大きくする措置を、直流の電位差を持つ二点のうちの高電位側または低電位側につながる少なくとも一方のスイッチングアームにおいて施すことを特徴とする電力変換装置のスナバ回路。
【請求項２】
前記各コンデンサの容量比を、並列接続された各半導体素子に流れる電流値の比に応じて定めることを特徴とする請求項１に記載の電力変換装置のスナバ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１４７２１２（Ｐ２０１１−１４７２１２Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１０−３９５９（Ｐ２０１０−３９５９）
【出願日】平成２２年１月１２日（２０１０．１．１２）
【出願人】（５０２１６５３００）富士電機サーモシステムズ株式会社 (33)
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２２年１月１２日（２０１０．１．１２）
【出願人】（５０２１６５３００）富士電機サーモシステムズ株式会社 (33)
【Ｆターム（参考）】
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