電圧制御発振器、並びにそれを用いたＰＬＬ回路及び無線通信機器
【課題】複数の可変容量回路を用いることなく、広い制御電位の範囲で制御電位に対する発振周波数の変化割合の線形性が高い電圧制御発振器を提供する。
【解決手段】電圧制御発振器１００は、インダクタ１０１及び１０２を含むインダクタ回路と、両端子の電位差によって容量値を変化させる可変容量素子１１１及び１１２と直流成分を遮断するための容量性素子１１３及び１１４とを含み、インダクタ回路と並列に接続される可変容量回路１１０と、発振トランジスタ１０３及び１０４がクロスカップリング接続された負性抵抗回路と、出力する基準電位を時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路１０８とを備える。接続点Ａには発振周波数を制御するための制御電位Ｖｔが印加され、接続点Ｂ及びＣには時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆが抵抗１１５及び１１６を介して印加される。
【解決手段】電圧制御発振器１００は、インダクタ１０１及び１０２を含むインダクタ回路と、両端子の電位差によって容量値を変化させる可変容量素子１１１及び１１２と直流成分を遮断するための容量性素子１１３及び１１４とを含み、インダクタ回路と並列に接続される可変容量回路１１０と、発振トランジスタ１０３及び１０４がクロスカップリング接続された負性抵抗回路と、出力する基準電位を時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路１０８とを備える。接続点Ａには発振周波数を制御するための制御電位Ｖｔが印加され、接続点Ｂ及びＣには時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆが抵抗１１５及び１１６を介して印加される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信機の局部発振信号の生成等に用いられる電圧制御発振器、並びにそれを用いたＰＬＬ回路及び無線通信機器に関する。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ）は、無線通信機の局部発振信号を発生させるデバイスとして広く使用されている。図１５は、従来の電圧制御発振器６００の構成例を示す図である。この従来の電圧制御発振器６００は、インダクタ６０１及び６０２と、可変容量素子６１１及び６１２と、発振トランジスタ６０３及び６０４と、電流源６０５とを備える。
【０００３】
インダクタ６０１及び６０２と可変容量素子６１１及び６１２とで、並列共振回路を構成している。可変容量素子６１１及び６１２の容量値は、その両端子の電位差によって変化する。すなわち、外部回路から周波数制御端子６０７に加えられた制御電位Ｖｔに応じて、可変容量素子６１１及び６１２の容量値が変化し、その結果並列共振回路の共振周波数が変化する。従来の電圧制御発振器６００は、並列共振回路の共振周波数近傍で発振するので、制御電位Ｖｔを調整することで、従来の電圧制御発振器６００の発振周波数を所望の周波数に制御することができる。発振トランジスタ６０３及び６０４は、負性抵抗を発生して並列共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させるために、設けられる。
【０００４】
ここで、従来の電圧制御発振器６００の制御電位Ｖｔと発振周波数との関係は、可変容量素子６１１及び６１２の特性でほぼ決定される。このため、使用する可変容量素子６１１及び６１２としては、広い範囲の制御電位Ｖｔにわたって緩やかに容量変化することが望ましい。これは、発振周波数が、広い範囲の制御電位Ｖｔにわたって線形に変化することが望ましいことと、同義である。
【０００５】
なぜならば、従来の電圧制御発振器６００を用いてＰＬＬ（フェーズロックドループ）回路を構成した場合、ＰＬＬ回路の過渡応答特性や雑音帯域特性は周波数感度（制御電位Ｖｔに対する発振周波数の変化の割合）に依存する。よって、周波数によって周波数感度が異なる（周波数が非線形に変化する）と、ＰＬＬ回路自身の特性が周波数によって変動してしまうからである。また、制御電位Ｖｔに対する周波数感度が高い領域では、周波数制御端子６０７に加わるわずかな雑音によっても周波数が変動するため、位相雑音特性が劣化するという問題もある。
【０００６】
しかし、上述した従来の電圧制御発振器６００を半導体基板上に実現する際、可変容量素子６１１及び６１２を形成するために特殊なプロセスを導入するとコストアップにつながるため、実際には線形性の高い可変容量素子を利用することが難しい。図１６Ａは、ＣＭＯＳプロセスで広く用いられるゲート容量を利用した可変容量素子の構成例を示す図である。図１６Ｂは、ＭＯＳトランジスタのゲートに基準電位Ｖｒｅｆを加え、ドレイン及びソースに制御電位Ｖｔを印加した場合のゲート容量の変化を示している。
【０００７】
このように、一般的に用いられるＭＯＳトランジスタのゲート容量を利用した可変容量素子では、閾値電位（図１６Ｂ中の電位Ｖｔｈ）近傍で容量値が急峻に変化するため、発振周波数も閾値近傍の領域で急峻に変化する。その結果、従来の電圧制御発振器６００を用いたＰＬＬ回路の過渡応答特性や雑音帯域特性は、周波数によって大きく変動するといった問題が生じる。
【０００８】
そこで、上記問題を解決するため、可変容量素子の線形性を改善させた従来の電圧制御発振器７００及び８００が提案されている（例えば、特許文献１及び特許文献２を参照）。図１７及び図１８は、従来の電圧制御発振器７００及び８００の構成例を示す図である。なお、図１７及び図１８において図１５と同様の構成部分には、同じ参照符号を付してその説明は省略する。なお、従来の電圧制御発振器７００も従来の電圧制御発振器８００も基本的な動作は同じであるため、従来の電圧制御発振器７００を代表して説明することにする。
【０００９】
従来の電圧制御発振器７００は、インダクタ６０１及び６０２と、発振トランジスタ６０３及び６０４と、電流源６０５と、基準電位発生部７０８と、可変容量素子７１１、７１２、７２１、７２２、７３１及び７３２と、ＤＣカット用容量性素子７１３、７１４、７２３、７２４、７３３及び７３４と、高周波阻止用抵抗７１５、７１６、７２５、７２６、７３５及び７３６とを備える。
【００１０】
可変容量素子７１１及び７１２とＤＣカット用容量性素子７１３及び７１４は、第１の可変容量回路７１０を構成している。可変容量素子７２１及び７２２とＤＣカット用容量性素子７２３及び７２４は、第２の可変容量回路７２０を構成している。可変容量素子７３１及び７３２とＤＣカット用容量性素子７３３及び７３４は、第３の可変容量回路７３０を構成している。可変容量素子７１１、７１２、７２１、７２２、７３１及び７３２は、各々の可変容量素子とＤＣカット用容量性素子との接続点Ｂに入力される基準電位と、周波数制御端子６０７に加えられた制御電位Ｖｔとによって、その容量値が変化し、その結果並列共振回路の共振周波数が変化する。
【００１１】
ここで、基準電位発生部７０８は、可変容量回路７１０、７２０、及び７３０に入力する基準電位が、それぞれＶｒｅｆ、Ｖｒｅｆ−Ｖｄ、及びＶｒｅｆ−２Ｖｄの電圧となるように、出力を制御する。このとき、制御電位に対する可変容量回路７１０、７２０、及び７３０の特性は、図１９に示すように電圧Ｖｄｄずつシフトした特性になる。並列共振回路の容量は、これら３つの可変容量回路の容量の合計になるため、それらの合計容量は、図１９の一点鎖線で示す特性になり、制御電位Ｖｔに対する容量の変化を緩やかにすることができる。
【特許文献１】特開２００４−１４７３１０号公報
【特許文献２】特開２００１−３５２２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来の従来の電圧制御発振器７００及び８００では、制御電位Ｖｔに対する容量の変化を緩やかにするためには、複数の可変容量回路を使用する必要があり、より広い制御電位の範囲で容量の変化を緩やかにするためには、可変容量回路の並列数を多くする必要がある。このため、チップ面積が増大してしまうという問題を有していた。また、可変容量回路の並列数を多くすると、半導体チップにおけるレイアウトが困難となり、並列数にも限界が生じ、広い制御電位Ｖｔの範囲で容量の変化を緩やかにすることは困難であった。
【００１３】
それ故に、本発明の目的は、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性が高い電圧制御発振器、並びにその電圧制御発振器を用いたＰＬＬ回路及び無線通信機器を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、高周波信号を発振するための電圧制御発振器、並びにその電圧制御発振器を用いたＰＬＬ回路及び無線通信機器に向けられている。そして、上記目的を達成するために、本発明の電圧制御発振器は、インダクタを含むインダクタ回路と、両端子の電位差によって容量値を変化させる可変容量素子とこの可変容量素子の両端子に接続される直流成分を遮断するための容量性素子とを含み、インダクタ回路と並列に接続される可変容量回路と、インダクタ回路と可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、出力する基準電位を時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備えている。
【００１５】
そして、可変容量素子の一方端子には、発振周波数を制御するための制御電位を印加し、可変容量素子の他方端子には、時間切換えレベルシフト回路が出力する基準電位を印加する。又は、可変容量素子の一方端子には、発振周波数を制御するための制御電位と時間切換えレベルシフト回路が出力する基準電位とを印加し、可変容量素子の他方端子に固定電位を印加する。後者の場合には、容量性素子を削除することも可能である。
【００１６】
ここで、時間切換えレベルシフト回路は、基準電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させるか、基準電位のレベルをランダムに変化させる制御を行うことが好ましい。また、時間切換えレベルシフト回路が基準電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差が全て同一に設定されているか、電位が隣り合うレベル間の電位差のうち少なくとも１つが他の電位差と異なる値に設定されていることが好ましい。さらには、どちらの場合であっても、時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるか異なるように、２つ以上のレベルにシフトさせることが望ましい。
なお、典型的な時間切換えレベルシフト回路は、デジタル−アナログ変換器、アナログ−デジタル変換器、デルタシグマ変調回路、又はデルタシグマ変調回路及びローパスフィルタ、のいずれかを用いて構成されている。
【発明の効果】
【００１７】
上記本発明によれば、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性が高い電圧制御発振器、並びにそれを用いたＰＬＬ回路及び無線通信機器を実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電圧制御発振器１００の構成を示す図である。図１において、第１の実施形態に係る電圧制御発振器１００は、インダクタ１０１及び１０２と、発振トランジスタ１０３及び１０４と、電流源１０５と、時間切換えレベルシフト回路１０８と、可変容量素子１１１及び１１２と、ＤＣカット用容量性素子１１３及び１１４と、高周波阻止用抵抗１１５及び１１６とを備える。
【００１９】
インダクタ１０１及び１０２は、直列に接続されてインダクタ回路を構成する。発振トランジスタ１０３及び１０４は、互いにクロスカップリング接続されて負性抵抗回路を構成する。この発振トランジスタ１０３及び１０４は、ＭＯＳトランジスタ又はバイポーラトランジスタが適している。可変容量素子１１１及び１１２、及びＤＣカット用容量性素子１１３及び１１４は、可変容量素子１１１及び１１２が接続点Ａにて直列に接続され、その直列回路の両端を接続点Ｂ及びＣとして直流成分を遮断するためのＤＣカット用容量性素子１１３及び１１４がそれぞれ直列に接続されることで、可変容量回路１１０を構成する。また、可変容量素子１１１及び１１２の直列回路（点Ｂ−Ｃ間）には、高周波阻止用抵抗１１５及び１１６の直列回路が並列に接続される。
【００２０】
本発明の第１の実施形態に係る電圧制御発振器１００は、上述したインダクタ回路、負性抵抗回路、及び可変容量回路１１０が、互いに並列接続された発振回路である。インダクタ回路及び可変容量回路１１０は、電圧制御発振器１００の並列共振回路を構成している。
【００２１】
可変容量素子１１１と可変容量素子１１２との接続点Ａには、周波数制御端子１０７から制御電位Ｖｔが印加される。高周波阻止用抵抗１１５と高周波阻止用抵抗１１６との接続点Ｄには、時間切換えレベルシフト回路１０８から基準電位Ｖｒｅｆが印加される。インダクタ１０１とインダクタ１０２との接続点には、電源端子１０６から電源電圧Ｖｄｄが供給される。発振トランジスタ１０３のソース及び発振トランジスタ１０４のソースは、共通接続されて電流源１０５を介して接地されている。
【００２２】
可変容量素子１１１及び１１２は、例えば図２Ａ〜図２Ｃに示す素子が適している。図２Ａは、ＣＭＯＳプロセスで用いられるゲート容量を利用した可変容量素子であり、周波数制御端子１０７から供給される制御電位Ｖｔは、ゲート側又はドレイン・ソース共通接続側のいずれかに印加される。図２Ｂも、ＣＭＯＳプロセスで用いられるゲート容量を利用した可変容量素子であるが、制御電位Ｖｔはゲート側又はバックゲート側のいずれかに印加される。図２Ｃは、ＰＮバラクターである。
【００２３】
時間切換えレベルシフト回路１０８は、時間に応じて変化する電圧値を、基準電位Ｖｒｅｆとして高周波阻止用抵抗１１５及び１１６へ供給する。この時間切換えレベルシフト回路１０８は、例えば、図３Ａに示す電流加算型や積分型のデジタル−アナログ変換器（ＤＡＣ）や、図３Ｂに示す逐次比較型や積分型のアナログ−デジタル変換器（ＡＤＣ）や、図３Ｃに示すデルタシグマ変調回路を用いて構成される。
【００２４】
次に、上記構成による本発明の第１の実施形態に係る電圧制御発振器１００の動作を説明する。
今、図１に示した電圧制御発振器１００において、インダクタ１０１のインダクタンスをＬと、可変容量素子１１１及び１１２の容量値をＣ１と、ＤＣカット用容量性素子１１３及び１１４の容量値をＣ２とすると、並列共振回路の共振周波数ｆ０は、次式［１］で表される。但し、Ｃ’＝Ｃ１・Ｃ２／（Ｃ１＋Ｃ２）である。
ｆ０＝１／（２π√（２Ｌ・Ｃ’／２））
＝１／（２π√（Ｌ・Ｃ’）） ‥‥［１］
【００２５】
可変容量回路１１０では、接続点Ａに供給される制御電位Ｖｔと接続点Ｂに印加される基準電位Ｖｒｅｆとの電位差によって、すなわち両端子に印加される電位差によって可変容量素子１１１の容量値Ｃ１が変化し、かつ、接続点Ａに供給される制御電位Ｖｔと接続点Ｃに印加される基準電位Ｖｒｅｆとの電位差によって、すなわち両端子に印加される電位差によって可変容量素子１１２の容量値Ｃ１が変化する。その結果、並列共振回路の共振周波数ｆ０が変化する。
【００２６】
そこで、時間切換えレベルシフト回路１０８では、この共振周波数ｆ０が広い範囲の制御電位にて線形変化するように可変容量素子１１１及び１１２の容量値を制御すべく、出力する基準電位Ｖｒｅｆを時間に応じて複数の値に変化させる。例えば、デジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）を用いて構成された時間切換えレベルシフト回路１０８を用いて、図４Ａに示すように、所定周期当たりで３つの電圧Ｖ１、Ｖ２、及びＶ３が同じ割合で出現するように、基準電位Ｖｒｅｆを切り換えることが考えられる。
【００２７】
ここで、基準電位Ｖｒｅｆが電圧Ｖ１の時に、可変容量素子１１１及び１１２の容量が制御電位Ｖｔｈ近傍で変化する場合を考える。この場合、基準電位Ｖｒｅｆの電圧Ｖ１、Ｖ２、及びＶ３時の容量値は、制御電位Ｖｔに対して図４Ｂのように変化する。時間に応じて電位差Ｖａ又はＶｂだけシフトした電圧Ｖ１、Ｖ２、及びＶ３を、基準電位Ｖｒｅｆとして時間切換えレベルシフト回路１０８から供給することで、その容量特性は時間に応じてＶａ又はＶｂだけシフトした特性になる。並列共振回路の容量は、時間で平均するとこれら３つの可変容量特性の平均値になるので、その合計容量は図４Ｂ及び図４Ｃの一点鎖線で示すように制御電位Ｖｔに対して緩やかに線形変化し、その結果広い制御電位の範囲で周波数感度（制御電位に対する発振周波数の変化の割合）の線形性が向上する。
【００２８】
ところで、上記式［１］を可変容量回路１１０の容量値Ｃ’について解くと、次式［２］となる。
Ｃ’＝１／（４π2Ｌｆ０2） ‥‥［２］
この式［２］におけるインダクタンスＬは一定であるので、周波数感度の線形性を向上させるためには、可変容量回路１１０の容量値Ｃ’を線形に変化させるのではなく、１／（ｆ０2）に比例して変化させることが望ましいことが理解できる。
【００２９】
そこで、容量値Ｃ’を１／（ｆ０2）に比例して変化させる手法として、図４Ｄ〜図４Ｆに示すように、所定周期内において基準電位Ｖｒｅｆが電圧Ｖ１、Ｖ２、及びＶ３となる割合は同じで、かつ、電位差Ｖａ及びＶｂを異なる値にすることが考えられる。電位差Ｖａ及びＶｂが異なる値となる電圧Ｖ１、Ｖ２、及びＶ３は、例えば等電位差の４レベルの電圧（Ｖ00＜Ｖ01＜Ｖ10＜Ｖ11）を出力する２ビットＤＡＣを用い、３つの電圧（Ｖ00、Ｖ10、及びＶ11）だけを使用すること等によって、簡単に得ることができる。
また、図４Ｇ〜図４Ｉに示すように、電位差Ｖａ及びＶｂは同じ値で、かつ、所定周期内において基準電位Ｖｒｅｆが電圧Ｖ１、Ｖ２、及びＶ３となる割合を異ならせることも考えられる。
【００３０】
また、例えば、図５Ａに示すように、所定周期内で５つの電圧Ｖ１〜Ｖ５が同じ割合で出現するように、基準電位Ｖｒｅｆを切り換えるようにしてもよい。この場合、並列共振回路の合計容量は、図５Ｂの一点鎖線で示すように図４Ｂよりも緩やかな傾斜で変化させことができ、周波数感度の線形性をより向上させることができる。このように、基準電位Ｖｒｅｆで変化させる電圧値の数を増やせば増やすほど、周波数感度の線形性を向上させることが可能となる。なお、基準電位Ｖｒｅｆで変化させる電圧値の数を増やすことは、例えばデジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）のビット数を増やせば容易に実現できる。また、基準電位Ｖｒｅｆで変化させる電圧値の数は奇数に限られず偶数であってもよく、どれだけの数をどの値で変化させるかは、電圧制御発振器が必要とする特性を満足するように自由に設計することが可能である。なお、図５Ｄに示すように、電圧Ｖ１〜Ｖ５間の電位差は全て同じ値で、かつ、所定周期内で５つの電圧Ｖ１〜Ｖ５が異なる割合で出現するように、基準電位Ｖｒｅｆを切り換えるようにしてもよい。
【００３１】
なお、時間切換えレベルシフト回路１０８にデジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）を用いた場合には、その出力が図５Ａに示したように周期性を持つため、電圧制御発振器１００の出力スペクトラムは図５Ｃに示すように発振周波数近傍にスプリアスが発生する場合がある。
【００３２】
これに対して、時間切換えレベルシフト回路１０８にデルタシグマ変調回路を用いた場合、電圧Ｖ１から電圧Ｖ５までをランダムに発生させることができるため、その出力は例えば図６Ａに示すように周期性は崩れ、電力制御発振器１００の出力スペクトラムは図６Ｂに示すように発振周波数近傍にスプリアスが発生しにくい。なお、図６Ｃに示すように、所定周期内で５つの電圧Ｖ１〜Ｖ５が同じ割合で出現し、かつ、電圧Ｖ１〜Ｖ５間の電位差が全て同じ値とならないように基準電位Ｖｒｅｆを切り換えるようにしてもよい。
【００３３】
また、時間切換えレベルシフト回路１０８にデジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）を用いた場合には、その出力には図７の実線で示すように周波数に対して一定の量子化ノイズが出力されるため、電圧制御発振器１００の出力は重畳されるノイズによって発振周波数近傍の位相雑音が劣化してしまう場合がある。
これに対して、時間切換えレベルシフト回路１０８にデルタシグマ変調回路を用いた場合、出力される量子化ノイズは図７の実線以外で示すように周波数に対する傾きを持っており、デジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）よりも周波数が低い領域では低いノイズとなり、周波数が高い領域では高いノイズになる。また、デルタシグマ変調回路の次数が高くなるほど近傍のノイズは低くなる。次数が高くなると発振周波数より遙かに高い周波数のノイズは高くなるが、図８に示すようにデルタシグマ変調回路の出力にローパスフィルタを接続することで、遙かに高い周波数のノイズは低減することができ、適切な次数を選択することで、電圧制御発振器出力の位相雑音の劣化を抑えることができる。
【００３４】
以上のように、本発明の第１の実施形態に係る電圧制御発振器１００によれば、複数の可変容量回路を用いることなく、広い制御電位の範囲で周波数感度の線形性を向上させることができる。また、複数の可変容量回路を用いないので、チップ面積が増大してしまうことや、レイアウトが困難となることもない。
【００３５】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る電圧制御発振器２１０の構成を示す図である。図９において、第２の実施形態に係る電圧制御発振器２１０は、上記第１の実施形態に係る電圧制御発振器１００と、時間切換えレベルシフト回路１０８が挿入される位置が異なる。なお、電圧制御発振器２１０における各構成の詳細な回路及び動作は、上述した電圧制御発振器１００と基本的に同様であるので、同一の参照符号を付してその説明を省略する。
【００３６】
この電圧制御発振器２１０では、時間切換えレベルシフト回路１０８の出力が周波数制御端子１０７に接続される。これにより、時間切換えレベルシフト回路１０８が出力する時間に応じて変化する電圧値は、制御電位Ｖｔに加算されて接続点Ａへ印加されることになる。一方、接続点Ｄに印加される基準電位Ｖｒｅｆは、固定値となる。この固定値は、周波数感度の線形性が確保できる範囲であれば自由に設定できる。例えば、固定値としては、電源電圧Ｖｄｄの半分であるＶｄｄ／２や、時間切換えレベルシフト回路１０８が出力する変動電圧値の中間電圧（図４Ａの例では電圧Ｖ２、図５Ａの例では電圧Ｖ３）等が考えられる。
【００３７】
すなわち、上記第１の実施形態に係る電圧制御発振器１００が、制御電位Ｖｔを固定側とし基準電位Ｖｒｅｆを変動側としているのに対し、本第２の実施形態に係る電圧制御発振器２１０は、制御電位Ｖｔを変動側とし基準電位Ｖｒｅｆを固定側としていることが異なるだけで、双方共に制御電位Ｖｔと基準電位Ｖｒｅｆとの相対的電位差を利用した電圧制御発振器であることには変わりはない。
【００３８】
以上のように、本発明の第２の実施形態に係る電圧制御発振器２１０によれば、複数の可変容量回路を用いることなく、広い制御電位の範囲で周波数感度の線形性を向上させることができる。また、複数の可変容量回路を用いないので、チップ面積が増大してしまうことや、レイアウトが困難となることもない。
なお、時間切換えレベルシフト回路１０８の挿入位置は、図９に示した位置に限られず、例えば図１０に示す電圧制御発振器２２０の位置であっても構わない。
【００３９】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係る電圧制御発振器３１０の構成を示す図である。図１１において、第３の実施形態に係る電圧制御発振器３１０は、インダクタ１０１及び１０２と、発振トランジスタ１０３及び１０４と、電流源１０５と、時間切換えレベルシフト回路１０８と、可変容量素子１１１及び１１２とを備える。
【００４０】
この第３の実施形態に係る電圧制御発振器３１０は、上記第２の実施形態に係る電圧制御発振器２１０から、ＤＣカット用容量性素子１１３及び１１４と、高周波阻止用抵抗１１５及び１１６とを削除した構成である。なお、電圧制御発振器３１０における各構成の詳細な回路及び動作は、上述した電圧制御発振器１００及び２１０と基本的に同様であるので、同一の参照符号を付してその説明を省略する。
【００４１】
この電圧制御発振器３１０では、接続点Ａに供給される制御電位Ｖｔに基準電位Ｖｒｅｆが加算された電位によって、可変容量素子１１１及び１１２の容量値Ｃ１が変化する。その結果、並列共振回路の共振周波数ｆ０が変化する。従って、時間切換えレベルシフト回路１０８では、この共振周波数ｆ０が広い範囲の制御電位にて線形変化するように可変容量素子１１１及び１１２の容量値を制御すべく、制御電位Ｖｔが時間に応じて複数の値に変化するように、制御電位Ｖｔに加算する電圧値を変化させる。
【００４２】
以上のように、本発明の第３の実施形態に係る電圧制御発振器３１０によれば、複数の可変容量回路を用いることなく、広い制御電位の範囲で周波数感度の線形性を向上させることができる。また、複数の可変容量回路を用いないので、チップ面積が増大してしまうことや、レイアウトが困難となることもない。
なお、時間切換えレベルシフト回路１０８の挿入位置は、図１１に示した位置に限られず、例えば図１２に示す電圧制御発振器３２０の位置であっても構わない。
【００４３】
（電圧制御発振器を用いた構成例）
図１３は、本発明の第１〜第３の実施形態に係る電圧制御発振器を用いたＰＬＬ回路４００の構成例を示す図である。図１３において、ＰＬＬ回路４００は、位相比較器４０１と、ループフィルタ４０２と、本発明の電圧制御発振器４０３と、分周器４０４とを備える。
【００４４】
位相比較器４０１は、入力される基準信号と、電圧制御発振器４０３の出力信号を分周器４０４で分周した信号とを比較する。位相比較器４０１から出力される信号は、ループフィルタ４０２を介して電圧制御発振器４０３の周波数制御端子１０７に制御電位Ｖｔとして入力される。電圧制御発振器４０３は、制御電位Ｖｔに基づいて所望周波数の信号を出力する。なお、分周器４０４の代わりにミキサを用いてもよいし、分周器４０４とミキサを併用してもよい。
【００４５】
また、図１４は、上記ＰＬＬ回路４００を用いた無線通信機器５００の構成例を示す図である。図１４において、無線通信機器５００は、アンテナ５０１と、電力増幅器５０２と、変調器５０３と、スイッチ５０４と、低雑音増幅器５０５と、復調器５０６と、ＰＬＬ回路４００とを備える。
【００４６】
無線信号を送信する場合、変調器５０３は、ＰＬＬ回路４００から出力される所望の高周波信号をベースバンド変調信号で変調して出力する。変調器５０３から出力される高周波変調信号は、電力増幅器５０２によって増幅され、スイッチ５０４を介してアンテナ５０１から放射される。無線信号を受信する場合、アンテナ５０１から受信された高周波変調信号は、スイッチ５０４を介して低雑音増幅器５０５に入力されて増幅され、復調器５０６に入力される。復調器５０６は、ＰＬＬ回路４００から出力される高周波信号によって、入力された高周波変調信号をベースバンド変調信号に復調する。なお、ＰＬＬ回路４００は、送信側及び受信側で複数用いてもよい。また、ＰＬＬ回路４００が変調器を兼ねてもよい。
【００４７】
このように、広い制御電位の範囲で周波数感度の線形性を向上させることができるＰＬＬ回路及び無線通信機器を実現することができる。
【産業上の利用可能性】
【００４８】
本発明の電圧制御発振器は、無線通信機の局部発振信号の生成等に利用可能であり、特に、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性を向上させたい場合等に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る電圧制御発振器１００の構成を示す図
【図２Ａ】可変容量素子１１１及び１１２の具体的な構成例を示す図
【図２Ｂ】可変容量素子１１１及び１１２の具体的な構成例を示す図
【図２Ｃ】可変容量素子１１１及び１１２の具体的な構成例を示す図
【図３Ａ】時間切換えレベルシフト回路１０８の具体的な構成例を示す図
【図３Ｂ】時間切換えレベルシフト回路１０８の具体的な構成例を示す図
【図３Ｃ】時間切換えレベルシフト回路１０８の具体的な構成例を示す図
【図４Ａ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの一例を示す図
【図４Ｂ】図４Ａにおける制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図４Ｃ】容量値と周波数との関係を説明する図
【図４Ｄ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの他の一例を示す図
【図４Ｅ】図４Ｄにおける制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図４Ｆ】容量値と周波数との関係を説明する図
【図４Ｇ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの他の一例を示す図
【図４Ｈ】図４Ｇにおける制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図４Ｉ】容量値と周波数との関係を説明する図
【図５Ａ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの一例を示す図
【図５Ｂ】図５Ａにおける制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図５Ｃ】図５Ａにおける電圧制御発振器１００の出力スペクトラムを説明する図
【図５Ｄ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの他の一例を示す図
【図６Ａ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの一例を示す図
【図６Ｂ】図６Ａにおける電圧制御発振器１００の出力スペクトラムを説明する図
【図６Ｃ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの他の一例を示す図
【図７】時間切換えレベルシフト回路１０８が出力するノイズレベルを説明する図
【図８】時間切換えレベルシフト回路１０８の具体的な構成例を示す図
【図９】本発明の第２の実施形態に係る電圧制御発振器２１０の構成を示す図
【図１０】本発明の第２の実施形態に係る他の電圧制御発振器２２０の構成を示す図
【図１１】本発明の第３の実施形態に係る電圧制御発振器３１０の構成を示す図
【図１２】本発明の第３の実施形態に係る他の電圧制御発振器３２０の構成を示す図
【図１３】本発明の電圧制御発振器を用いたＰＬＬ回路４００の構成例を示す図
【図１４】本発明の電圧制御発振器を用いた無線通信機器５００の構成例を示す図
【図１５】従来の電圧制御発振器６００の構成を示す図
【図１６Ａ】可変容量素子６１１及び６１２の具体的な構成例を示す図
【図１６Ｂ】図１５における制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図１７】従来の電圧制御発振器７００の構成を示す図
【図１８】従来の電圧制御発振器８００の構成を示す図
【図１９】図１７における制御電位Ｖｔに対する容量値の変化の一例を説明する図
【符号の説明】
【００５０】
１００、２１０、２２０、３１０、３２０、６００、７００、８００ 電圧制御発振器
１０１、１０２、６０１、６０２ インダクタ
１０３、１０４、６０３、６０４ 発振トランジスタ
１０５、６０５ 電流源
１０８ 時間切換えレベルシフト回路
１１０、７１０、７２０、７３０ 可変容量回路
１１１、１１２、６１１、６１２、７１１、７１２、７２１、７２２、７３１、７３２ 可変容量素子
１１３、１１４、７１３、７１４、７２３、７２４、７３３、７３４ ＤＣカット用容量性素子
１１５、１１６、７１５、７１６、７２５、７２６、７３５、７３６ 高周波阻止用抵抗
４００ ＰＬＬ回路
４０１ 位相比較器
４０２ ループフィルタ
４０４ 分周器
５００ 無線通信機器
５０１ アンテナ
５０２ 電力増幅器
５０３ 変調器
５０４ スイッチ
５０５ 低雑音増幅器
５０６ 復調器
７０８ 基準電位発生部
【技術分野】
【０００１】
本発明は、無線通信機の局部発振信号の生成等に用いられる電圧制御発振器、並びにそれを用いたＰＬＬ回路及び無線通信機器に関する。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ）は、無線通信機の局部発振信号を発生させるデバイスとして広く使用されている。図１５は、従来の電圧制御発振器６００の構成例を示す図である。この従来の電圧制御発振器６００は、インダクタ６０１及び６０２と、可変容量素子６１１及び６１２と、発振トランジスタ６０３及び６０４と、電流源６０５とを備える。
【０００３】
インダクタ６０１及び６０２と可変容量素子６１１及び６１２とで、並列共振回路を構成している。可変容量素子６１１及び６１２の容量値は、その両端子の電位差によって変化する。すなわち、外部回路から周波数制御端子６０７に加えられた制御電位Ｖｔに応じて、可変容量素子６１１及び６１２の容量値が変化し、その結果並列共振回路の共振周波数が変化する。従来の電圧制御発振器６００は、並列共振回路の共振周波数近傍で発振するので、制御電位Ｖｔを調整することで、従来の電圧制御発振器６００の発振周波数を所望の周波数に制御することができる。発振トランジスタ６０３及び６０４は、負性抵抗を発生して並列共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させるために、設けられる。
【０００４】
ここで、従来の電圧制御発振器６００の制御電位Ｖｔと発振周波数との関係は、可変容量素子６１１及び６１２の特性でほぼ決定される。このため、使用する可変容量素子６１１及び６１２としては、広い範囲の制御電位Ｖｔにわたって緩やかに容量変化することが望ましい。これは、発振周波数が、広い範囲の制御電位Ｖｔにわたって線形に変化することが望ましいことと、同義である。
【０００５】
なぜならば、従来の電圧制御発振器６００を用いてＰＬＬ（フェーズロックドループ）回路を構成した場合、ＰＬＬ回路の過渡応答特性や雑音帯域特性は周波数感度（制御電位Ｖｔに対する発振周波数の変化の割合）に依存する。よって、周波数によって周波数感度が異なる（周波数が非線形に変化する）と、ＰＬＬ回路自身の特性が周波数によって変動してしまうからである。また、制御電位Ｖｔに対する周波数感度が高い領域では、周波数制御端子６０７に加わるわずかな雑音によっても周波数が変動するため、位相雑音特性が劣化するという問題もある。
【０００６】
しかし、上述した従来の電圧制御発振器６００を半導体基板上に実現する際、可変容量素子６１１及び６１２を形成するために特殊なプロセスを導入するとコストアップにつながるため、実際には線形性の高い可変容量素子を利用することが難しい。図１６Ａは、ＣＭＯＳプロセスで広く用いられるゲート容量を利用した可変容量素子の構成例を示す図である。図１６Ｂは、ＭＯＳトランジスタのゲートに基準電位Ｖｒｅｆを加え、ドレイン及びソースに制御電位Ｖｔを印加した場合のゲート容量の変化を示している。
【０００７】
このように、一般的に用いられるＭＯＳトランジスタのゲート容量を利用した可変容量素子では、閾値電位（図１６Ｂ中の電位Ｖｔｈ）近傍で容量値が急峻に変化するため、発振周波数も閾値近傍の領域で急峻に変化する。その結果、従来の電圧制御発振器６００を用いたＰＬＬ回路の過渡応答特性や雑音帯域特性は、周波数によって大きく変動するといった問題が生じる。
【０００８】
そこで、上記問題を解決するため、可変容量素子の線形性を改善させた従来の電圧制御発振器７００及び８００が提案されている（例えば、特許文献１及び特許文献２を参照）。図１７及び図１８は、従来の電圧制御発振器７００及び８００の構成例を示す図である。なお、図１７及び図１８において図１５と同様の構成部分には、同じ参照符号を付してその説明は省略する。なお、従来の電圧制御発振器７００も従来の電圧制御発振器８００も基本的な動作は同じであるため、従来の電圧制御発振器７００を代表して説明することにする。
【０００９】
従来の電圧制御発振器７００は、インダクタ６０１及び６０２と、発振トランジスタ６０３及び６０４と、電流源６０５と、基準電位発生部７０８と、可変容量素子７１１、７１２、７２１、７２２、７３１及び７３２と、ＤＣカット用容量性素子７１３、７１４、７２３、７２４、７３３及び７３４と、高周波阻止用抵抗７１５、７１６、７２５、７２６、７３５及び７３６とを備える。
【００１０】
可変容量素子７１１及び７１２とＤＣカット用容量性素子７１３及び７１４は、第１の可変容量回路７１０を構成している。可変容量素子７２１及び７２２とＤＣカット用容量性素子７２３及び７２４は、第２の可変容量回路７２０を構成している。可変容量素子７３１及び７３２とＤＣカット用容量性素子７３３及び７３４は、第３の可変容量回路７３０を構成している。可変容量素子７１１、７１２、７２１、７２２、７３１及び７３２は、各々の可変容量素子とＤＣカット用容量性素子との接続点Ｂに入力される基準電位と、周波数制御端子６０７に加えられた制御電位Ｖｔとによって、その容量値が変化し、その結果並列共振回路の共振周波数が変化する。
【００１１】
ここで、基準電位発生部７０８は、可変容量回路７１０、７２０、及び７３０に入力する基準電位が、それぞれＶｒｅｆ、Ｖｒｅｆ−Ｖｄ、及びＶｒｅｆ−２Ｖｄの電圧となるように、出力を制御する。このとき、制御電位に対する可変容量回路７１０、７２０、及び７３０の特性は、図１９に示すように電圧Ｖｄｄずつシフトした特性になる。並列共振回路の容量は、これら３つの可変容量回路の容量の合計になるため、それらの合計容量は、図１９の一点鎖線で示す特性になり、制御電位Ｖｔに対する容量の変化を緩やかにすることができる。
【特許文献１】特開２００４−１４７３１０号公報
【特許文献２】特開２００１−３５２２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来の従来の電圧制御発振器７００及び８００では、制御電位Ｖｔに対する容量の変化を緩やかにするためには、複数の可変容量回路を使用する必要があり、より広い制御電位の範囲で容量の変化を緩やかにするためには、可変容量回路の並列数を多くする必要がある。このため、チップ面積が増大してしまうという問題を有していた。また、可変容量回路の並列数を多くすると、半導体チップにおけるレイアウトが困難となり、並列数にも限界が生じ、広い制御電位Ｖｔの範囲で容量の変化を緩やかにすることは困難であった。
【００１３】
それ故に、本発明の目的は、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性が高い電圧制御発振器、並びにその電圧制御発振器を用いたＰＬＬ回路及び無線通信機器を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、高周波信号を発振するための電圧制御発振器、並びにその電圧制御発振器を用いたＰＬＬ回路及び無線通信機器に向けられている。そして、上記目的を達成するために、本発明の電圧制御発振器は、インダクタを含むインダクタ回路と、両端子の電位差によって容量値を変化させる可変容量素子とこの可変容量素子の両端子に接続される直流成分を遮断するための容量性素子とを含み、インダクタ回路と並列に接続される可変容量回路と、インダクタ回路と可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、出力する基準電位を時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備えている。
【００１５】
そして、可変容量素子の一方端子には、発振周波数を制御するための制御電位を印加し、可変容量素子の他方端子には、時間切換えレベルシフト回路が出力する基準電位を印加する。又は、可変容量素子の一方端子には、発振周波数を制御するための制御電位と時間切換えレベルシフト回路が出力する基準電位とを印加し、可変容量素子の他方端子に固定電位を印加する。後者の場合には、容量性素子を削除することも可能である。
【００１６】
ここで、時間切換えレベルシフト回路は、基準電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させるか、基準電位のレベルをランダムに変化させる制御を行うことが好ましい。また、時間切換えレベルシフト回路が基準電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差が全て同一に設定されているか、電位が隣り合うレベル間の電位差のうち少なくとも１つが他の電位差と異なる値に設定されていることが好ましい。さらには、どちらの場合であっても、時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるか異なるように、２つ以上のレベルにシフトさせることが望ましい。
なお、典型的な時間切換えレベルシフト回路は、デジタル−アナログ変換器、アナログ−デジタル変換器、デルタシグマ変調回路、又はデルタシグマ変調回路及びローパスフィルタ、のいずれかを用いて構成されている。
【発明の効果】
【００１７】
上記本発明によれば、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性が高い電圧制御発振器、並びにそれを用いたＰＬＬ回路及び無線通信機器を実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電圧制御発振器１００の構成を示す図である。図１において、第１の実施形態に係る電圧制御発振器１００は、インダクタ１０１及び１０２と、発振トランジスタ１０３及び１０４と、電流源１０５と、時間切換えレベルシフト回路１０８と、可変容量素子１１１及び１１２と、ＤＣカット用容量性素子１１３及び１１４と、高周波阻止用抵抗１１５及び１１６とを備える。
【００１９】
インダクタ１０１及び１０２は、直列に接続されてインダクタ回路を構成する。発振トランジスタ１０３及び１０４は、互いにクロスカップリング接続されて負性抵抗回路を構成する。この発振トランジスタ１０３及び１０４は、ＭＯＳトランジスタ又はバイポーラトランジスタが適している。可変容量素子１１１及び１１２、及びＤＣカット用容量性素子１１３及び１１４は、可変容量素子１１１及び１１２が接続点Ａにて直列に接続され、その直列回路の両端を接続点Ｂ及びＣとして直流成分を遮断するためのＤＣカット用容量性素子１１３及び１１４がそれぞれ直列に接続されることで、可変容量回路１１０を構成する。また、可変容量素子１１１及び１１２の直列回路（点Ｂ−Ｃ間）には、高周波阻止用抵抗１１５及び１１６の直列回路が並列に接続される。
【００２０】
本発明の第１の実施形態に係る電圧制御発振器１００は、上述したインダクタ回路、負性抵抗回路、及び可変容量回路１１０が、互いに並列接続された発振回路である。インダクタ回路及び可変容量回路１１０は、電圧制御発振器１００の並列共振回路を構成している。
【００２１】
可変容量素子１１１と可変容量素子１１２との接続点Ａには、周波数制御端子１０７から制御電位Ｖｔが印加される。高周波阻止用抵抗１１５と高周波阻止用抵抗１１６との接続点Ｄには、時間切換えレベルシフト回路１０８から基準電位Ｖｒｅｆが印加される。インダクタ１０１とインダクタ１０２との接続点には、電源端子１０６から電源電圧Ｖｄｄが供給される。発振トランジスタ１０３のソース及び発振トランジスタ１０４のソースは、共通接続されて電流源１０５を介して接地されている。
【００２２】
可変容量素子１１１及び１１２は、例えば図２Ａ〜図２Ｃに示す素子が適している。図２Ａは、ＣＭＯＳプロセスで用いられるゲート容量を利用した可変容量素子であり、周波数制御端子１０７から供給される制御電位Ｖｔは、ゲート側又はドレイン・ソース共通接続側のいずれかに印加される。図２Ｂも、ＣＭＯＳプロセスで用いられるゲート容量を利用した可変容量素子であるが、制御電位Ｖｔはゲート側又はバックゲート側のいずれかに印加される。図２Ｃは、ＰＮバラクターである。
【００２３】
時間切換えレベルシフト回路１０８は、時間に応じて変化する電圧値を、基準電位Ｖｒｅｆとして高周波阻止用抵抗１１５及び１１６へ供給する。この時間切換えレベルシフト回路１０８は、例えば、図３Ａに示す電流加算型や積分型のデジタル−アナログ変換器（ＤＡＣ）や、図３Ｂに示す逐次比較型や積分型のアナログ−デジタル変換器（ＡＤＣ）や、図３Ｃに示すデルタシグマ変調回路を用いて構成される。
【００２４】
次に、上記構成による本発明の第１の実施形態に係る電圧制御発振器１００の動作を説明する。
今、図１に示した電圧制御発振器１００において、インダクタ１０１のインダクタンスをＬと、可変容量素子１１１及び１１２の容量値をＣ１と、ＤＣカット用容量性素子１１３及び１１４の容量値をＣ２とすると、並列共振回路の共振周波数ｆ０は、次式［１］で表される。但し、Ｃ’＝Ｃ１・Ｃ２／（Ｃ１＋Ｃ２）である。
ｆ０＝１／（２π√（２Ｌ・Ｃ’／２））
＝１／（２π√（Ｌ・Ｃ’）） ‥‥［１］
【００２５】
可変容量回路１１０では、接続点Ａに供給される制御電位Ｖｔと接続点Ｂに印加される基準電位Ｖｒｅｆとの電位差によって、すなわち両端子に印加される電位差によって可変容量素子１１１の容量値Ｃ１が変化し、かつ、接続点Ａに供給される制御電位Ｖｔと接続点Ｃに印加される基準電位Ｖｒｅｆとの電位差によって、すなわち両端子に印加される電位差によって可変容量素子１１２の容量値Ｃ１が変化する。その結果、並列共振回路の共振周波数ｆ０が変化する。
【００２６】
そこで、時間切換えレベルシフト回路１０８では、この共振周波数ｆ０が広い範囲の制御電位にて線形変化するように可変容量素子１１１及び１１２の容量値を制御すべく、出力する基準電位Ｖｒｅｆを時間に応じて複数の値に変化させる。例えば、デジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）を用いて構成された時間切換えレベルシフト回路１０８を用いて、図４Ａに示すように、所定周期当たりで３つの電圧Ｖ１、Ｖ２、及びＶ３が同じ割合で出現するように、基準電位Ｖｒｅｆを切り換えることが考えられる。
【００２７】
ここで、基準電位Ｖｒｅｆが電圧Ｖ１の時に、可変容量素子１１１及び１１２の容量が制御電位Ｖｔｈ近傍で変化する場合を考える。この場合、基準電位Ｖｒｅｆの電圧Ｖ１、Ｖ２、及びＶ３時の容量値は、制御電位Ｖｔに対して図４Ｂのように変化する。時間に応じて電位差Ｖａ又はＶｂだけシフトした電圧Ｖ１、Ｖ２、及びＶ３を、基準電位Ｖｒｅｆとして時間切換えレベルシフト回路１０８から供給することで、その容量特性は時間に応じてＶａ又はＶｂだけシフトした特性になる。並列共振回路の容量は、時間で平均するとこれら３つの可変容量特性の平均値になるので、その合計容量は図４Ｂ及び図４Ｃの一点鎖線で示すように制御電位Ｖｔに対して緩やかに線形変化し、その結果広い制御電位の範囲で周波数感度（制御電位に対する発振周波数の変化の割合）の線形性が向上する。
【００２８】
ところで、上記式［１］を可変容量回路１１０の容量値Ｃ’について解くと、次式［２］となる。
Ｃ’＝１／（４π2Ｌｆ０2） ‥‥［２］
この式［２］におけるインダクタンスＬは一定であるので、周波数感度の線形性を向上させるためには、可変容量回路１１０の容量値Ｃ’を線形に変化させるのではなく、１／（ｆ０2）に比例して変化させることが望ましいことが理解できる。
【００２９】
そこで、容量値Ｃ’を１／（ｆ０2）に比例して変化させる手法として、図４Ｄ〜図４Ｆに示すように、所定周期内において基準電位Ｖｒｅｆが電圧Ｖ１、Ｖ２、及びＶ３となる割合は同じで、かつ、電位差Ｖａ及びＶｂを異なる値にすることが考えられる。電位差Ｖａ及びＶｂが異なる値となる電圧Ｖ１、Ｖ２、及びＶ３は、例えば等電位差の４レベルの電圧（Ｖ00＜Ｖ01＜Ｖ10＜Ｖ11）を出力する２ビットＤＡＣを用い、３つの電圧（Ｖ00、Ｖ10、及びＶ11）だけを使用すること等によって、簡単に得ることができる。
また、図４Ｇ〜図４Ｉに示すように、電位差Ｖａ及びＶｂは同じ値で、かつ、所定周期内において基準電位Ｖｒｅｆが電圧Ｖ１、Ｖ２、及びＶ３となる割合を異ならせることも考えられる。
【００３０】
また、例えば、図５Ａに示すように、所定周期内で５つの電圧Ｖ１〜Ｖ５が同じ割合で出現するように、基準電位Ｖｒｅｆを切り換えるようにしてもよい。この場合、並列共振回路の合計容量は、図５Ｂの一点鎖線で示すように図４Ｂよりも緩やかな傾斜で変化させことができ、周波数感度の線形性をより向上させることができる。このように、基準電位Ｖｒｅｆで変化させる電圧値の数を増やせば増やすほど、周波数感度の線形性を向上させることが可能となる。なお、基準電位Ｖｒｅｆで変化させる電圧値の数を増やすことは、例えばデジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）のビット数を増やせば容易に実現できる。また、基準電位Ｖｒｅｆで変化させる電圧値の数は奇数に限られず偶数であってもよく、どれだけの数をどの値で変化させるかは、電圧制御発振器が必要とする特性を満足するように自由に設計することが可能である。なお、図５Ｄに示すように、電圧Ｖ１〜Ｖ５間の電位差は全て同じ値で、かつ、所定周期内で５つの電圧Ｖ１〜Ｖ５が異なる割合で出現するように、基準電位Ｖｒｅｆを切り換えるようにしてもよい。
【００３１】
なお、時間切換えレベルシフト回路１０８にデジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）を用いた場合には、その出力が図５Ａに示したように周期性を持つため、電圧制御発振器１００の出力スペクトラムは図５Ｃに示すように発振周波数近傍にスプリアスが発生する場合がある。
【００３２】
これに対して、時間切換えレベルシフト回路１０８にデルタシグマ変調回路を用いた場合、電圧Ｖ１から電圧Ｖ５までをランダムに発生させることができるため、その出力は例えば図６Ａに示すように周期性は崩れ、電力制御発振器１００の出力スペクトラムは図６Ｂに示すように発振周波数近傍にスプリアスが発生しにくい。なお、図６Ｃに示すように、所定周期内で５つの電圧Ｖ１〜Ｖ５が同じ割合で出現し、かつ、電圧Ｖ１〜Ｖ５間の電位差が全て同じ値とならないように基準電位Ｖｒｅｆを切り換えるようにしてもよい。
【００３３】
また、時間切換えレベルシフト回路１０８にデジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）を用いた場合には、その出力には図７の実線で示すように周波数に対して一定の量子化ノイズが出力されるため、電圧制御発振器１００の出力は重畳されるノイズによって発振周波数近傍の位相雑音が劣化してしまう場合がある。
これに対して、時間切換えレベルシフト回路１０８にデルタシグマ変調回路を用いた場合、出力される量子化ノイズは図７の実線以外で示すように周波数に対する傾きを持っており、デジタル−アナログ変換器（ＤＡＣ）やアナログ−デジタル変換器（ＡＤＣ）よりも周波数が低い領域では低いノイズとなり、周波数が高い領域では高いノイズになる。また、デルタシグマ変調回路の次数が高くなるほど近傍のノイズは低くなる。次数が高くなると発振周波数より遙かに高い周波数のノイズは高くなるが、図８に示すようにデルタシグマ変調回路の出力にローパスフィルタを接続することで、遙かに高い周波数のノイズは低減することができ、適切な次数を選択することで、電圧制御発振器出力の位相雑音の劣化を抑えることができる。
【００３４】
以上のように、本発明の第１の実施形態に係る電圧制御発振器１００によれば、複数の可変容量回路を用いることなく、広い制御電位の範囲で周波数感度の線形性を向上させることができる。また、複数の可変容量回路を用いないので、チップ面積が増大してしまうことや、レイアウトが困難となることもない。
【００３５】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る電圧制御発振器２１０の構成を示す図である。図９において、第２の実施形態に係る電圧制御発振器２１０は、上記第１の実施形態に係る電圧制御発振器１００と、時間切換えレベルシフト回路１０８が挿入される位置が異なる。なお、電圧制御発振器２１０における各構成の詳細な回路及び動作は、上述した電圧制御発振器１００と基本的に同様であるので、同一の参照符号を付してその説明を省略する。
【００３６】
この電圧制御発振器２１０では、時間切換えレベルシフト回路１０８の出力が周波数制御端子１０７に接続される。これにより、時間切換えレベルシフト回路１０８が出力する時間に応じて変化する電圧値は、制御電位Ｖｔに加算されて接続点Ａへ印加されることになる。一方、接続点Ｄに印加される基準電位Ｖｒｅｆは、固定値となる。この固定値は、周波数感度の線形性が確保できる範囲であれば自由に設定できる。例えば、固定値としては、電源電圧Ｖｄｄの半分であるＶｄｄ／２や、時間切換えレベルシフト回路１０８が出力する変動電圧値の中間電圧（図４Ａの例では電圧Ｖ２、図５Ａの例では電圧Ｖ３）等が考えられる。
【００３７】
すなわち、上記第１の実施形態に係る電圧制御発振器１００が、制御電位Ｖｔを固定側とし基準電位Ｖｒｅｆを変動側としているのに対し、本第２の実施形態に係る電圧制御発振器２１０は、制御電位Ｖｔを変動側とし基準電位Ｖｒｅｆを固定側としていることが異なるだけで、双方共に制御電位Ｖｔと基準電位Ｖｒｅｆとの相対的電位差を利用した電圧制御発振器であることには変わりはない。
【００３８】
以上のように、本発明の第２の実施形態に係る電圧制御発振器２１０によれば、複数の可変容量回路を用いることなく、広い制御電位の範囲で周波数感度の線形性を向上させることができる。また、複数の可変容量回路を用いないので、チップ面積が増大してしまうことや、レイアウトが困難となることもない。
なお、時間切換えレベルシフト回路１０８の挿入位置は、図９に示した位置に限られず、例えば図１０に示す電圧制御発振器２２０の位置であっても構わない。
【００３９】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係る電圧制御発振器３１０の構成を示す図である。図１１において、第３の実施形態に係る電圧制御発振器３１０は、インダクタ１０１及び１０２と、発振トランジスタ１０３及び１０４と、電流源１０５と、時間切換えレベルシフト回路１０８と、可変容量素子１１１及び１１２とを備える。
【００４０】
この第３の実施形態に係る電圧制御発振器３１０は、上記第２の実施形態に係る電圧制御発振器２１０から、ＤＣカット用容量性素子１１３及び１１４と、高周波阻止用抵抗１１５及び１１６とを削除した構成である。なお、電圧制御発振器３１０における各構成の詳細な回路及び動作は、上述した電圧制御発振器１００及び２１０と基本的に同様であるので、同一の参照符号を付してその説明を省略する。
【００４１】
この電圧制御発振器３１０では、接続点Ａに供給される制御電位Ｖｔに基準電位Ｖｒｅｆが加算された電位によって、可変容量素子１１１及び１１２の容量値Ｃ１が変化する。その結果、並列共振回路の共振周波数ｆ０が変化する。従って、時間切換えレベルシフト回路１０８では、この共振周波数ｆ０が広い範囲の制御電位にて線形変化するように可変容量素子１１１及び１１２の容量値を制御すべく、制御電位Ｖｔが時間に応じて複数の値に変化するように、制御電位Ｖｔに加算する電圧値を変化させる。
【００４２】
以上のように、本発明の第３の実施形態に係る電圧制御発振器３１０によれば、複数の可変容量回路を用いることなく、広い制御電位の範囲で周波数感度の線形性を向上させることができる。また、複数の可変容量回路を用いないので、チップ面積が増大してしまうことや、レイアウトが困難となることもない。
なお、時間切換えレベルシフト回路１０８の挿入位置は、図１１に示した位置に限られず、例えば図１２に示す電圧制御発振器３２０の位置であっても構わない。
【００４３】
（電圧制御発振器を用いた構成例）
図１３は、本発明の第１〜第３の実施形態に係る電圧制御発振器を用いたＰＬＬ回路４００の構成例を示す図である。図１３において、ＰＬＬ回路４００は、位相比較器４０１と、ループフィルタ４０２と、本発明の電圧制御発振器４０３と、分周器４０４とを備える。
【００４４】
位相比較器４０１は、入力される基準信号と、電圧制御発振器４０３の出力信号を分周器４０４で分周した信号とを比較する。位相比較器４０１から出力される信号は、ループフィルタ４０２を介して電圧制御発振器４０３の周波数制御端子１０７に制御電位Ｖｔとして入力される。電圧制御発振器４０３は、制御電位Ｖｔに基づいて所望周波数の信号を出力する。なお、分周器４０４の代わりにミキサを用いてもよいし、分周器４０４とミキサを併用してもよい。
【００４５】
また、図１４は、上記ＰＬＬ回路４００を用いた無線通信機器５００の構成例を示す図である。図１４において、無線通信機器５００は、アンテナ５０１と、電力増幅器５０２と、変調器５０３と、スイッチ５０４と、低雑音増幅器５０５と、復調器５０６と、ＰＬＬ回路４００とを備える。
【００４６】
無線信号を送信する場合、変調器５０３は、ＰＬＬ回路４００から出力される所望の高周波信号をベースバンド変調信号で変調して出力する。変調器５０３から出力される高周波変調信号は、電力増幅器５０２によって増幅され、スイッチ５０４を介してアンテナ５０１から放射される。無線信号を受信する場合、アンテナ５０１から受信された高周波変調信号は、スイッチ５０４を介して低雑音増幅器５０５に入力されて増幅され、復調器５０６に入力される。復調器５０６は、ＰＬＬ回路４００から出力される高周波信号によって、入力された高周波変調信号をベースバンド変調信号に復調する。なお、ＰＬＬ回路４００は、送信側及び受信側で複数用いてもよい。また、ＰＬＬ回路４００が変調器を兼ねてもよい。
【００４７】
このように、広い制御電位の範囲で周波数感度の線形性を向上させることができるＰＬＬ回路及び無線通信機器を実現することができる。
【産業上の利用可能性】
【００４８】
本発明の電圧制御発振器は、無線通信機の局部発振信号の生成等に利用可能であり、特に、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性を向上させたい場合等に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る電圧制御発振器１００の構成を示す図
【図２Ａ】可変容量素子１１１及び１１２の具体的な構成例を示す図
【図２Ｂ】可変容量素子１１１及び１１２の具体的な構成例を示す図
【図２Ｃ】可変容量素子１１１及び１１２の具体的な構成例を示す図
【図３Ａ】時間切換えレベルシフト回路１０８の具体的な構成例を示す図
【図３Ｂ】時間切換えレベルシフト回路１０８の具体的な構成例を示す図
【図３Ｃ】時間切換えレベルシフト回路１０８の具体的な構成例を示す図
【図４Ａ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの一例を示す図
【図４Ｂ】図４Ａにおける制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図４Ｃ】容量値と周波数との関係を説明する図
【図４Ｄ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの他の一例を示す図
【図４Ｅ】図４Ｄにおける制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図４Ｆ】容量値と周波数との関係を説明する図
【図４Ｇ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの他の一例を示す図
【図４Ｈ】図４Ｇにおける制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図４Ｉ】容量値と周波数との関係を説明する図
【図５Ａ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの一例を示す図
【図５Ｂ】図５Ａにおける制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図５Ｃ】図５Ａにおける電圧制御発振器１００の出力スペクトラムを説明する図
【図５Ｄ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの他の一例を示す図
【図６Ａ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの一例を示す図
【図６Ｂ】図６Ａにおける電圧制御発振器１００の出力スペクトラムを説明する図
【図６Ｃ】時間切換えレベルシフト回路１０８が出力する基準電位Ｖｒｅｆの他の一例を示す図
【図７】時間切換えレベルシフト回路１０８が出力するノイズレベルを説明する図
【図８】時間切換えレベルシフト回路１０８の具体的な構成例を示す図
【図９】本発明の第２の実施形態に係る電圧制御発振器２１０の構成を示す図
【図１０】本発明の第２の実施形態に係る他の電圧制御発振器２２０の構成を示す図
【図１１】本発明の第３の実施形態に係る電圧制御発振器３１０の構成を示す図
【図１２】本発明の第３の実施形態に係る他の電圧制御発振器３２０の構成を示す図
【図１３】本発明の電圧制御発振器を用いたＰＬＬ回路４００の構成例を示す図
【図１４】本発明の電圧制御発振器を用いた無線通信機器５００の構成例を示す図
【図１５】従来の電圧制御発振器６００の構成を示す図
【図１６Ａ】可変容量素子６１１及び６１２の具体的な構成例を示す図
【図１６Ｂ】図１５における制御電位Ｖｔに対する容量値の変化の一例を説明する図
【図１７】従来の電圧制御発振器７００の構成を示す図
【図１８】従来の電圧制御発振器８００の構成を示す図
【図１９】図１７における制御電位Ｖｔに対する容量値の変化の一例を説明する図
【符号の説明】
【００５０】
１００、２１０、２２０、３１０、３２０、６００、７００、８００ 電圧制御発振器
１０１、１０２、６０１、６０２ インダクタ
１０３、１０４、６０３、６０４ 発振トランジスタ
１０５、６０５ 電流源
１０８ 時間切換えレベルシフト回路
１１０、７１０、７２０、７３０ 可変容量回路
１１１、１１２、６１１、６１２、７１１、７１２、７２１、７２２、７３１、７３２ 可変容量素子
１１３、１１４、７１３、７１４、７２３、７２４、７３３、７３４ ＤＣカット用容量性素子
１１５、１１６、７１５、７１６、７２５、７２６、７３５、７３６ 高周波阻止用抵抗
４００ ＰＬＬ回路
４０１ 位相比較器
４０２ ループフィルタ
４０４ 分周器
５００ 無線通信機器
５０１ アンテナ
５０２ 電力増幅器
５０３ 変調器
５０４ スイッチ
５０５ 低雑音増幅器
５０６ 復調器
７０８ 基準電位発生部
【特許請求の範囲】
【請求項１】
高周波信号を発振するための電圧制御発振器であって、
インダクタを含むインダクタ回路と、
両端子の電位差によって容量値を変化させる可変容量素子と、当該可変容量素子に接続される直流成分を遮断するための容量性素子とを含み、前記インダクタ回路と並列に接続される可変容量回路と、
前記インダクタ回路と前記可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、
出力する基準電位を、時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備え、
前記可変容量素子の一方端子に、発振周波数を制御するための制御電位が印加され、前記可変容量素子の他方端子に、前記時間切換えレベルシフト回路が出力する基準電位が印加される、電圧制御発振器。
【請求項２】
高周波信号を発振するための電圧制御発振器であって、
インダクタを含むインダクタ回路と、
両端子の電位差によって容量値を変化させる可変容量素子と、当該可変容量素子に接続される直流成分を遮断するための容量性素子とを含み、前記インダクタ回路と並列に接続される可変容量回路と、
前記インダクタ回路と前記可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、
出力する電位を、時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備え、
前記可変容量素子の一方端子に、発振周波数を制御するための制御電位と前記時間切換えレベルシフト回路が出力する電位とが印加され、前記可変容量素子の他方端子に固定の基準電位が印加される、電圧制御発振器。
【請求項３】
高周波信号を発振するための電圧制御発振器であって、
インダクタを含むインダクタ回路と、
両端子の電位差によって容量値を変化させる可変容量素子を含み、前記インダクタ回路と並列に接続される可変容量回路と、
前記インダクタ回路と前記可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、
出力する電位を、時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備え、
前記可変容量素子の一方端子に、発振周波数を制御するための制御電位と前記時間切換えレベルシフト回路が出力する電位とが印加される、電圧制御発振器。
【請求項４】
前記時間切換えレベルシフト回路は、前記基準電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項５】
前記時間切換えレベルシフト回路は、前記電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項６】
前記時間切換えレベルシフト回路は、前記電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項７】
前記時間切換えレベルシフト回路は、前記基準電位のレベルをランダムに変化させることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項８】
前記時間切換えレベルシフト回路は、前記電位のレベルをランダムに変化させることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項９】
前記時間切換えレベルシフト回路は、前記電位のレベルをランダムに変化させることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項１０】
前記時間切換えレベルシフト回路が前記基準電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差が、全て同一に設定されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項１１】
前記時間切換えレベルシフト回路が前記電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差が、全て同一に設定されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項１２】
前記時間切換えレベルシフト回路が前記電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差が、全て同一に設定されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項１３】
前記時間切換えレベルシフト回路が前記基準電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差のうち少なくとも１つが、他の電位差と異なる値に設定されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項１４】
前記時間切換えレベルシフト回路が前記電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差のうち少なくとも１つが、他の電位差と異なる値に設定されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項１５】
前記時間切換えレベルシフト回路が前記電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差のうち少なくとも１つが、他の電位差と異なる値に設定されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項１６】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項１７】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項１８】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項１９】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が異なるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項２０】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が異なるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項２１】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が異なるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項２２】
前記時間切換えレベルシフト回路は、デジタル−アナログ変換器を用いて構成されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項２３】
前記時間切換えレベルシフト回路は、デジタル−アナログ変換器を用いて構成されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項２４】
前記時間切換えレベルシフト回路は、デジタル−アナログ変換器を用いて構成されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項２５】
前記時間切換えレベルシフト回路は、アナログ−デジタル変換器を用いて構成されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項２６】
前記時間切換えレベルシフト回路は、アナログ−デジタル変換器を用いて構成されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項２７】
前記時間切換えレベルシフト回路は、アナログ−デジタル変換器を用いて構成されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項２８】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路を用いて構成されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項２９】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路を用いて構成されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項３０】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路を用いて構成されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項３１】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路及びローパスフィルタを用いて構成されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項３２】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路及びローパスフィルタを用いて構成されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項３３】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路及びローパスフィルタを用いて構成されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項３４】
請求項１に記載の電圧制御発振器を備えた、ＰＬＬ回路。
【請求項３５】
請求項２に記載の電圧制御発振器を備えた、ＰＬＬ回路。
【請求項３６】
請求項３に記載の電圧制御発振器を備えた、ＰＬＬ回路。
【請求項３７】
請求項１に記載の電圧制御発振器を備えた、無線通信機器。
【請求項３８】
請求項２に記載の電圧制御発振器を備えた、無線通信機器。
【請求項３９】
請求項３に記載の電圧制御発振器を備えた、無線通信機器。
【請求項１】
高周波信号を発振するための電圧制御発振器であって、
インダクタを含むインダクタ回路と、
両端子の電位差によって容量値を変化させる可変容量素子と、当該可変容量素子に接続される直流成分を遮断するための容量性素子とを含み、前記インダクタ回路と並列に接続される可変容量回路と、
前記インダクタ回路と前記可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、
出力する基準電位を、時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備え、
前記可変容量素子の一方端子に、発振周波数を制御するための制御電位が印加され、前記可変容量素子の他方端子に、前記時間切換えレベルシフト回路が出力する基準電位が印加される、電圧制御発振器。
【請求項２】
高周波信号を発振するための電圧制御発振器であって、
インダクタを含むインダクタ回路と、
両端子の電位差によって容量値を変化させる可変容量素子と、当該可変容量素子に接続される直流成分を遮断するための容量性素子とを含み、前記インダクタ回路と並列に接続される可変容量回路と、
前記インダクタ回路と前記可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、
出力する電位を、時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備え、
前記可変容量素子の一方端子に、発振周波数を制御するための制御電位と前記時間切換えレベルシフト回路が出力する電位とが印加され、前記可変容量素子の他方端子に固定の基準電位が印加される、電圧制御発振器。
【請求項３】
高周波信号を発振するための電圧制御発振器であって、
インダクタを含むインダクタ回路と、
両端子の電位差によって容量値を変化させる可変容量素子を含み、前記インダクタ回路と並列に接続される可変容量回路と、
前記インダクタ回路と前記可変容量回路とで構成される並列共振回路の寄生抵抗成分による損失をキャンセルする負性抵抗回路と、
出力する電位を、時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路とを備え、
前記可変容量素子の一方端子に、発振周波数を制御するための制御電位と前記時間切換えレベルシフト回路が出力する電位とが印加される、電圧制御発振器。
【請求項４】
前記時間切換えレベルシフト回路は、前記基準電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項５】
前記時間切換えレベルシフト回路は、前記電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項６】
前記時間切換えレベルシフト回路は、前記電位のレベルを最低電位から最高電位まで連続増加させ、かつ、最高電位から最低電位まで連続減少させることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項７】
前記時間切換えレベルシフト回路は、前記基準電位のレベルをランダムに変化させることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項８】
前記時間切換えレベルシフト回路は、前記電位のレベルをランダムに変化させることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項９】
前記時間切換えレベルシフト回路は、前記電位のレベルをランダムに変化させることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項１０】
前記時間切換えレベルシフト回路が前記基準電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差が、全て同一に設定されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項１１】
前記時間切換えレベルシフト回路が前記電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差が、全て同一に設定されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項１２】
前記時間切換えレベルシフト回路が前記電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差が、全て同一に設定されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項１３】
前記時間切換えレベルシフト回路が前記基準電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差のうち少なくとも１つが、他の電位差と異なる値に設定されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項１４】
前記時間切換えレベルシフト回路が前記電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差のうち少なくとも１つが、他の電位差と異なる値に設定されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項１５】
前記時間切換えレベルシフト回路が前記電位をシフトする２つ以上のレベルは、電位が隣り合うレベル間の電位差のうち少なくとも１つが、他の電位差と異なる値に設定されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項１６】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項１７】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項１８】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が同一になるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項１９】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が異なるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項２０】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が異なるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項２１】
前記時間切換えレベルシフト回路は、所定周期当たりの各レベル出現割合が異なるように、前記２つ以上のレベルにシフトさせることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項２２】
前記時間切換えレベルシフト回路は、デジタル−アナログ変換器を用いて構成されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項２３】
前記時間切換えレベルシフト回路は、デジタル−アナログ変換器を用いて構成されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項２４】
前記時間切換えレベルシフト回路は、デジタル−アナログ変換器を用いて構成されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項２５】
前記時間切換えレベルシフト回路は、アナログ−デジタル変換器を用いて構成されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項２６】
前記時間切換えレベルシフト回路は、アナログ−デジタル変換器を用いて構成されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項２７】
前記時間切換えレベルシフト回路は、アナログ−デジタル変換器を用いて構成されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項２８】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路を用いて構成されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項２９】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路を用いて構成されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項３０】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路を用いて構成されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項３１】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路及びローパスフィルタを用いて構成されていることを特徴とする、請求項１に記載の電圧制御発振器。
【請求項３２】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路及びローパスフィルタを用いて構成されていることを特徴とする、請求項２に記載の電圧制御発振器。
【請求項３３】
前記時間切換えレベルシフト回路は、デルタシグマ変調回路及びローパスフィルタを用いて構成されていることを特徴とする、請求項３に記載の電圧制御発振器。
【請求項３４】
請求項１に記載の電圧制御発振器を備えた、ＰＬＬ回路。
【請求項３５】
請求項２に記載の電圧制御発振器を備えた、ＰＬＬ回路。
【請求項３６】
請求項３に記載の電圧制御発振器を備えた、ＰＬＬ回路。
【請求項３７】
請求項１に記載の電圧制御発振器を備えた、無線通信機器。
【請求項３８】
請求項２に記載の電圧制御発振器を備えた、無線通信機器。
【請求項３９】
請求項３に記載の電圧制御発振器を備えた、無線通信機器。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８】
【図１９】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００８−６７３６８（Ｐ２００８−６７３６８Ａ）
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願番号】特願２００７−２０５６０６（Ｐ２００７−２０５６０６）
【出願日】平成１９年８月７日（２００７．８．７）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願日】平成１９年８月７日（２００７．８．７）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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