電圧比較回路
【課題】
消費電力がより少ない電圧比較回路を提供する。
【解決手段】
入力端子ＩＮ１がゲートに接続されるＦＥＴＱ１と、入力端子ＩＮ２がゲートに接続されるＦＥＴＱ２と、双安定回路と、ＡＮＤ回路Ｇと、ＦＥＴＱ１１を備える。双安定回路は、比較のストローブ信号となるパルス信号φが供給され、パルス信号φがローレベルにある時に出力端子ＯＵＴ１、ＯＵＴ２の論理値がハイレベルとなり、ＡＮＤ回路Ｇの出力がハイとなってＦＥＴＱ１１をオンとする。パルス信号φがローレベルからハイレベルに変化した時に、入力電圧の比較がなされ、ＦＥＴＱ１、Ｑ２のドレイン電流の大小関係に対応して出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルに変化してＡＮＤ回路Ｇの出力がローレベルとなってＦＥＴＱ１１をオフとする。比較動作を行う短い期間にのみＦＥＴＱ１、Ｑ２のソース電流が流れるので低消費電力化が実現される。
消費電力がより少ない電圧比較回路を提供する。
【解決手段】
入力端子ＩＮ１がゲートに接続されるＦＥＴＱ１と、入力端子ＩＮ２がゲートに接続されるＦＥＴＱ２と、双安定回路と、ＡＮＤ回路Ｇと、ＦＥＴＱ１１を備える。双安定回路は、比較のストローブ信号となるパルス信号φが供給され、パルス信号φがローレベルにある時に出力端子ＯＵＴ１、ＯＵＴ２の論理値がハイレベルとなり、ＡＮＤ回路Ｇの出力がハイとなってＦＥＴＱ１１をオンとする。パルス信号φがローレベルからハイレベルに変化した時に、入力電圧の比較がなされ、ＦＥＴＱ１、Ｑ２のドレイン電流の大小関係に対応して出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルに変化してＡＮＤ回路Ｇの出力がローレベルとなってＦＥＴＱ１１をオフとする。比較動作を行う短い期間にのみＦＥＴＱ１、Ｑ２のソース電流が流れるので低消費電力化が実現される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧比較回路に関し、特に低消費電力の電圧比較回路に関する。
【背景技術】
【０００２】
近年、携帯端末等に代表される各種の電子機器においては、高機能化、高性能化に伴い、搭載される回路数が増大し、一方では、小型軽量化の要求も高まり、回路の省電力化が大きな課題になってきている。電圧比較回路は、各種電子回路の機能回路ブロックとして広く用いられている。特に、アナログ信号をディジタル信号に変換する回路、すなわちＡＤ変換回路には、多用されている。このような電圧比較回路における省電力化も例外ではなく、回路上の工夫によって消費電流の低減がなされている。
【０００３】
例えば、特許文献１には、低消費電力の電圧比較回路が開示されている。この回路は、図７に示すような二重のフリップフロップ回路（ダブルラッチ型）の電圧比較器によって構成されている。以下に、この回路の詳細について説明する。
【０００４】
図７において、電圧比較回路は、１対の交叉結合されたｎ型の電界効果トランジスタ（以下、ＦＥＴという）Ｑ１０３、Ｑ１０４により構成される第１のフリップフロップと、このフリップフロップを構成するＦＥＴＱ１０３、Ｑ１０４とソースおよびドレインをそれぞれ共通にするｎ型ＦＥＴＱ１０１、Ｑ１０２と、を備える。また、第１のフリップフロップとは異極性の１対の交叉結合されたｐ型ＦＥＴＱ１０５、Ｑ１０６により構成される第２のフリップフロップと、第２のフリップフロップを構成するｐ型ＦＥＴＱ１０５、Ｑ１０６とソースおよびドレインをそれぞれ共通にするｐ型ＦＥＴＱ１０７、Ｑ１０８と、ＦＥＴＱ１０３、Ｑ１０４のドレインとＦＥＴＱ１０５、Ｑ１０６のドレインとの間にそれぞれソース、ドレインが接続されるｎ型ＦＥＴＱ１０９、Ｑ１１０と、を備える。ＦＥＴＱ１０７、Ｑ１０８、Ｑ１０９、Ｑ１１０のゲートは、共通とされ、パルス信号（ストローブ信号）φが供給される。ＦＥＴＱ１０１、Ｑ１０２のゲートは、それぞれ信号入力端子ＩＮ１、ＩＮ２に接続されて比較すべき電圧が入力される。また、ＦＥＴＱ１０９、Ｑ１１０のドレインは、それぞれ出力端子ＯＵＴ２、ＯＵＴ１に接続される。さらに、ＦＥＴＱ１０１、Ｑ１０２、Ｑ１０３、Ｑ１０４のソースは、低電位の電源ＶＳＳに接続され、ＦＥＴＱ１０５、Ｑ１０６、Ｑ１０７、Ｑ１０８のソースは、高電位の電源ＶＤＤに接続される。
【０００５】
以上のように構成される電圧比較回路の動作について説明する。この回路は、最初パルス信号φがローレベル（電源ＶＳＳの電位）からスタートする。電源ＶＤＤの電圧として５Ｖ、ｎ型ＦＥＴのしきい値電圧が０．８Ｖの場合には入力電圧は、望ましくはＦＥＴＱ１０１、Ｑ１０２のしきい値電圧より１Ｖ程度高いことが回路を最も高速に動作させることができる。以下この条件で説明する。ＦＥＴＱ１０１、Ｑ１０２は、導通しているから、ＦＥＴＱ１０３、Ｑ１０４のドレイン電圧は、零（電源ＶＳＳの電位）でＦＥＴＱ１０９、Ｑ１１０は、非導通であり、ＦＥＴＱ１０７、Ｑ１０８は、導通となるから、出力端子ＯＵＴ１、ＯＵＴ２の電位は、電源ＶＤＤの電圧（ハイレベル）と等しい。
【０００６】
次に、パルス信号φがハイレベル（電源ＶＤＤの電位）となるパルスを印加すると、ＦＥＴＱ１０９、Ｑ１１０は導通し、ＦＥＴＱ１０７、Ｑ１０８は非導通となり、ＦＥＴＱ１０９、Ｑ１１０を通してＦＥＴＱ１０３、Ｑ１０４のフリップフロップへ電流が流入する。このとき信号入力端子ＩＮ１の電位が信号入力端子ＩＮ２の電位より高かったとすると、ＦＥＴＱ１０１に流れる電流の方がＦＥＴＱ１０２に流れる電流より多くなる。それぞれＦＥＴＱ１０３のドレイン電位もしくはＦＥＴＱ１０４のドレイン電位がしきい値電圧を超えるまでは、ＦＥＴＱ１０３、Ｑ１０４にドレイン電流が流れない。ＦＥＴＱ１０９、Ｑ１１０が導通した初期においてはＦＥＴＱ１０３のドレインもＦＥＴＱ１０４のドレインも同じように充電されるが、ＦＥＴＱ１０３のドレインの方が放電量が多いため、ＦＥＴＱ１０４のドレイン（ＦＥＴＱ１０３のゲート）の方が先にしきい値電圧を超える。するとＦＥＴＱ１０３も放電を開始し、ＦＥＴＱ１０３のドレイン（ＦＥＴＱ１０４のゲート）の電位は上昇しない。したがってＦＥＴＱ１０４のドレインの電位は、上昇をつづける。そのためＦＥＴＱ１０９に流れる電流の方がＦＥＴＱ１１０に流れる電流より多くなる。すると、出力端子ＯＵＴ２の電位の方が出力端子ＯＵＴ１の電位より低くなるからＦＥＴＱ１０５、Ｑ１０６でつくられるフリップフロップも動作し、出力端子ＯＵＴ２の電位は、急速に低下する。このようにして入力端子の電位に応じて出力端子の状態が定まる。
【０００７】
以上のように電圧比較回路は、二重のフリップフロップで構成され、出力状態が定まるに要する時間が高速となる。また、入力から出力まで完全な対称構成となっているため、オフセット電圧の生ずる原因を除去することができ、電源雑音が両入力電圧に対して等しく加わるためキャンセルされ、雑音に対して誤動作するおそれも全くない。さらに、初期状態（パルス信号φがローレベル）において、電流を消費せず、比較動作（パルス信号φがハイレベル）においても微少な電流を消費するだけであるので、低消費電力の電圧比較回路が実現される。
【０００８】
また、非特許文献１にも、低消費電力の電圧比較回路が記載されている。この回路は、特許文献１の電圧比較回路とほぼ同様の構成であるが、入力段がｐ型ＦＥＴの差動アンプにより構成されるものである。
【０００９】
【特許文献１】特公平２−３４４９０号公報 （図４）
【非特許文献１】ジー・エム・ユィン（G. M. Yin）他、「８ビット解像度を有する高速ＣＭＯＳ比較器（A High-Speed CMOS Comparator with 8-b Resolution）」、（米国）、アイイーイーイー ジャーナル オブ ソリッドステート サーキット（IEEE Journal of Solid-state Circuits）、２７巻２号、１９９２年２月、ｐ．２０８−２１１
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の電圧比較回路は、初期状態（パルス信号φがローレベル）において、電流を消費しないが、比較動作（パルス信号φがハイレベル）においては微少な電流を消費している。すなわち、図７において、パルス信号φがハイレベルであって、信号入力端子ＩＮ１の電位が信号入力端子ＩＮ２の電位より高かったとする。この状態で、ＦＥＴＱ１０４、Ｑ１０５、Ｑ１０７、ＦＥＴＱ１０８は、オフ状態となり、ＦＥＴＱ１０３、Ｑ１０６、Ｑ１０９、ＦＥＴＱ１１０は、オン状態となる。したがって、ＦＥＴＱ１０６、Ｑ１１０、Ｑ１０２を通して微少な電流が流れることになる。また、信号入力端子ＩＮ２の電位が信号入力端子ＩＮ１の電位より高い場合には、ＦＥＴＱ１０５、Ｑ１０９、Ｑ１０１を通して微少な電流が流れることになる。この微少な電流は、比較動作において信号を増幅するために必要であるが、出力状態が決まった後でも流れている。しかしながら、従来の回路では、この電流は不可欠なものであると長年考えられており、微少電流を止むを得ないものとして放置されていた。そして、従来、この電流を削減して消費電力をさらに少なくするような電圧比較回路の試みは、なされていなかった。
【００１１】
したがって、本発明の目的は、消費電力がより少ない電圧比較回路を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明者は、電圧比較回路の出力状態が決まった後にあっては、ＦＥＴＱ１０１あるいはＱ１０２を流れる電流は、必ずしも必要のないものであり、この電流を削減することが消費電力をより少なくすることに繋がると着目し、本発明に至った。
【００１３】
本発明の一つのアスペクトに係る電圧比較回路は、第１の入力端子をゲート電極に接続する第１の電界効果トランジスタと、第１の電界効果トランジスタのソース電極とソース電極を共通にし、第２の入力端子をゲート電極に接続する第２の電界効果トランジスタと、を備える。また、クロック信号が供給され、クロック信号が第１の論理値にある時には第１の出力端子の論理値と第２の出力端子の論理値とが同一の論理値となり、クロック信号が第１の論理値から第２の論理値に変化した時に、第１の電界効果トランジスタのドレイン電流と第２の電界効果トランジスタのドレイン電流との大小関係に対応して第１の出力端子の論理値と第２の出力端子の論理値との一方が異なる論理値に変化するように構成される双安定回路を備える。さらに、第１の出力端子の論理値と第２の出力端子の論理値とが同一である場合に、第１および第２の電界効果トランジスタのソース電流を流すようにし、第１の出力端子の論理値と第２の出力端子の論理値とが互いに異なる論理値である場合にソース電流を遮断するように制御する電流制御回路を備える。
【００１４】
第１の展開形態の電圧比較回路において、電流制御回路は、第１の出力端子の論理値と第２の出力端子の論理値とが同一であって、さらにクロック信号が第２の論理値にある場合に、第１および第２の電界効果トランジスタのソース電流を流すように制御することが好ましい。
【００１５】
第２の展開形態の電圧比較回路において、電流制御回路は、第１の出力端子の論理値と第２の出力端子の論理値とが同一である場合に第１の論理値を出力し、第１の出力端子の論理値と第２の出力端子の論理値とが互いに異なる場合に第２の論理値を出力する論理回路と、論理回路が第１の論理値を出力する場合にオンし、論理回路が第２の論理値を出力する場合にオフするスイッチ素子と、を備え、ソース電流は、スイッチ素子がオンの場合に流れ、オフの場合に遮断されることが好ましい。
【００１６】
第３の展開形態の電圧比較回路において、論理回路は、第１の出力端子の論理値と第２の出力端子の論理値とが同一であって、さらにクロック信号が第２の論理値にある場合に第１の論理値を出力することが好ましい。
【００１７】
第４の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタのそれぞれのソース電極は、共通とされてスイッチ素子を介して電圧比較回路の電源に接続されることが好ましい。
【００１８】
第５の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタのそれぞれのソース電極は、共通とされて定電流源を介して電圧比較回路の電源に接続され、スイッチ素子は、定電流源の電流をオンオフすることが好ましい。
【００１９】
第６の展開形態の電圧比較回路において、双安定回路は、１対の交叉結合された第１導電型の第３および第４の電界効果トランジスタにより構成される第１のフリップフロップと、１対の交叉結合された第２導電型の第５および第６の電界効果トランジスタにより構成される第２のフリップフロップと、第５および第６の電界効果トランジスタとソース電極およびドレイン電極をそれぞれ共通にする第２導電型の第７および第８の電界効果トランジスタと、第３および第４の電界効果トランジスタのドレイン電極と第５および第６の電界効果トランジスタのドレイン電極との間にソース電極、ドレイン電極がそれぞれ接続される第１導電型の第９および第１０の電界効果トランジスタと、を備え、第１および第２の電界効果トランジスタのドレイン電極は、第３および第４の電界効果トランジスタのドレイン電極にそれぞれ接続され、第７、第８、第９および第１０の電界効果トランジスタの各ゲート電極は、共通とされてクロック信号が供給され、第３および第４の電界効果トランジスタの各ソース電極は、第１の電源に接続され、第５、第６、第７および第８の電界効果トランジスタの各ソース電極は、第２の電源に接続されることが好ましい。
【００２０】
第７の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタは、第１導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされてスイッチ素子を介して第１の電源に接続され、電流制御回路は、スイッチ素子を含み、スイッチ素子を開閉することでソース電流を制御することが好ましい。
【００２１】
第８の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタは、第１導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされて定電流源を介して第１の電源に接続され、電流制御回路は、定電流源に流れる電流を制御することでソース電流を制御することが好ましい。
【００２２】
第９の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタは、第２導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされて定電流源を介して第２の電源に接続され、電流制御回路は、定電流源に流れる電流を制御することでソース電流を制御することが好ましい。
【発明の効果】
【００２３】
本発明によれば、比較動作を行う短い期間にのみ入力段のＦＥＴのソース電流が流れるように構成されるので、消費電力の極めて少ない電圧比較回路を実現することが可能となる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態に係る電圧比較回路は、第１の信号入力端子（図１のＩＮ１）がゲートに接続される第１のＦＥＴ（図１のＱ１）と、第２の信号入力端子（図１のＩＮ２）がゲートに接続される第２のＦＥＴ（図１のＱ２）と、二重の双安定回路と、電流制御回路と、を備える。双安定回路は、比較のストローブ信号となるパルス信号（図１のφ）が供給され、パルス信号がローレベルにある時には第１の出力端子（図１のＯＵＴ１）の論理値と第２の出力端子（図１のＯＵＴ２）の論理値とがハイレベルとなり、パルス信号がローレベルからハイレベルに変化した時に、第１のＦＥＴのドレイン電流と第２のＦＥＴのドレイン電流との大小関係に対応して第１の出力端子と第２の出力端子の一方がローレベルに変化するように構成される。
【００２５】
電流制御回路は、論理回路（図１のＧ）と、スイッチ素子（図１のＦＥＴＱ１１）と、を備える。論理回路は、第１の出力端子と第２の出力端子との論理値がハイレベルの場合にハイレベルを出力し、第１の出力端子と第２の出力端子の一方がローレベルの場合にローレベルを出力する。また、スイッチ素子は、論理回路がハイレベルを出力する場合にオンし、論理回路がローレベルを出力する場合にオフする。第１のＦＥＴと第２のＦＥＴのソース電流は、スイッチ素子がオンの場合に流れ、オフの場合に遮断される。
【００２６】
以上のように構成される電圧比較回路は、パルス信号がローレベルからハイレベルに変化した時に、第１のＦＥＴのドレイン電流と第２のＦＥＴのドレイン電流との大小関係に対応して第１の出力端子と第２の出力端子の一方がローレベルに変化する。これによって論理回路がローレベルを出力してスイッチ素子がオフし、第１のＦＥＴと第２のＦＥＴのソース電流を遮断する。したがって、比較動作の極めて短い時間においてのみ第１のＦＥＴと第２のＦＥＴのソース電流が流れ、比較によって出力状態が決まった後は、これらのソース電流は遮断されるので、電圧比較回路における消費電力を極めて少なくすることができる。
【実施例１】
【００２７】
次に、実施例に基づき電圧比較回路について詳しく説明する。図１は、本発明の第１の実施例に係る電圧比較回路の構成を示す回路図である。図１において、ＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０は、従来の電圧比較回路である図７のＦＥＴＱ１０１、Ｑ１０２、Ｑ１０３、Ｑ１０４、Ｑ１０５、Ｑ１０６、Ｑ１０７、Ｑ１０８、Ｑ１０９、Ｑ１１０と同一であり、その説明を省略する。ただし、ＦＥＴＱ１、Ｑ２のソース電極は共通とされ、ｎ型ＦＥＴＱ１１のドレイン電極に接続される。また、ｎ型ＦＥＴＱ１１のソース電極は、低電位の電源ＶＳＳに接続される。論理回路は、出力端子ＯＵＴ１、ＯＵＴ２を入力とし、出力ＰがＦＥＴＱ１１のゲート電極に接続される２入力のＡＮＤゲートＧで構成される。
【００２８】
次に、以上のように構成される電圧比較回路の動作について説明する。図２は、本発明の第１の実施例に係る電圧比較回路の動作を説明するタイムチャートである。比較のストローブ信号となるパルス信号φがローレベル（電源ＶＳＳの電位）にある場合は、ＦＥＴＱ７、Ｑ８が導通し、出力端子ＯＵＴ１、ＯＵＴ２の電位は、電源ＶＤＤの電圧（ハイレベル）と等しい。したがって、ＡＮＤゲートＧの出力Ｐは、ハイレベルとなり、ＦＥＴＱ１１がオンとなっていて、ＦＥＴＱ１、Ｑ２は、導通している。
【００２９】
パルス信号φがローレベルからハイレベルに変化すると、従来の図７の電圧比較回路の動作で説明したように、入力端子ＩＮ１、ＩＮ２に供給される電圧差に応じて出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルに変化する。例えば、入力端子ＩＮ１の電位が入力端子ＩＮ２の電位に対して高い場合、出力端子ＯＵＴ２がローレベルに変化し、入力端子ＩＮ２の電位が入力端子ＩＮ１の電位に対して高い場合、出力端子ＯＵＴ１がローレベルに変化する。これによってＡＮＤゲートＧの出力Ｐは、ハイレベルからローレベルと変化し、ＦＥＴＱ１１がオフとなり、ＦＥＴＱ１、Ｑ２のソース電流が遮断される。なお、出力Ｐは、比較結果の状態が定まっているか否かを表す制御信号となり、電圧比較回路を用いる外部回路において有効活用されうる。
【００３０】
電圧比較回路は、以上のように動作するので、比較動作の行われる極めて短い時間τにおいてのみＦＥＴＱ１、Ｑ２のソース電流が流れる。比較によって出力状態が決まった後は、ＦＥＴＱ１１がオフの状態となってＦＥＴＱ１、Ｑ２のソース電流を遮断し続ける。通常、比較のストローブ信号となるパルス信号φのデューティを５０％として電圧比較回路が動作する。したがって、平均の消費電流は、ＦＥＴＱ１、Ｑ２のソース電流の半分となる。しかし、比較期間τは、例えば１ｎｓ程度とはるかに短く、例えばパルス信号φが５０ｎｓ周期であれば（比較を５０ｎｓ周期で行うとすれば）、消費電流は、従来の例において２５ｎｓの期間流れるのに対して本発明では１ｎｓの期間だけ流れて、消費電力が従来の例に比して１／２５程度に減少することとなる。すなわち、電圧比較回路における消費電力を極めて少なくすることができる。
【実施例２】
【００３１】
図３は、本発明の第２の実施例に係る電圧比較回路の構成を示すブロック図である。図３において、図１のＡＮＤゲートＧの代わりに、出力に否定論理を付した排他論理和回路ＥＸＯＲが使用されている。その他の構成は、図１と同一である。出力端子ＯＵＴ１、ＯＵＴ２がハイレベルの場合、排他論理和回路ＥＸＯＲの出力Ｐは、ハイレベルであり、出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルの場合に、排他論理和回路ＥＸＯＲの出力Ｐは、ローレベルとなる。出力端子ＯＵＴ１、ＯＵＴ２が共にローレベルの場合、図１のＡＮＤゲートＧの出力Ｐは、ローレベルとなり、図３の排他論理和回路ＥＸＯＲの出力Ｐは、ハイレベルとなる。しかし、本発明の実施例においては、出力端子ＯＵＴ１、ＯＵＴ２が共にローレベルとなる状態は、存在しないので、第２の実施例は、第１の実施例と全く同じに動作することとなる。なお、ＡＮＤゲートＧあるいは排他論理和回路ＥＸＯＲの代わりに、出力端子ＯＵＴ１、ＯＵＴ２がハイレベルの場合、ハイレベルを出力し、出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルの場合に、ローレベルを出力するような種々の論理回路を用いることができる。
【実施例３】
【００３２】
図４は、本発明の第３の実施例に係る電圧比較回路の構成を示すブロック図である。図４において、図１と同じ符号は、同一物あるいは相当物を表し、その説明を省略する。ｎ型ＦＥＴＱ１２は、ドレイン電極がＦＥＴＱ１、Ｑ２のソース電極と共通に接続され、ソース電極が低電位の電源ＶＳＳに接続される。ｎ型ＦＥＴＱ１３は、ドレイン電極とゲート電極が共通とされ定電流源Ｉに接続され、ソース電極が低電位の電源ＶＳＳに接続される。ｎ型ＦＥＴＱ１４は、ドレイン電極がｎ型ＦＥＴＱ１５のドレイン電極とｎ型ＦＥＴＱ１２のゲート電極とに接続され、ソース電極がｎ型ＦＥＴＱ１３のドレイン電極に接続される。ｎ型ＦＥＴＱ１５は、ドレイン電極がＦＥＴＱ１４のドレイン電極とＦＥＴＱ１２のゲート電極とに接続され、ソース電極が低電位の電源ＶＳＳに接続される。
【００３３】
また、ＡＮＤゲートＧの出力Ｐは、ＦＥＴＱ１４のゲート電極に接続されると共に、インバータ回路ＩＮＶに接続され、インバータ回路ＩＮＶにより論理反転された信号がＦＥＴＱ１５のゲート電極に供給される。
【００３４】
以上のように構成される電圧比較回路において、出力Ｐがハイレベルの場合、ＦＥＴＱ１４がオンし、ＦＥＴＱ１５がオフする。定電流源ＩとＦＥＴＱ１３とにより発生するバイアス電圧が、オンしたＦＥＴＱ１４を介してＦＥＴＱ１２のゲート電極に供給され、ＦＥＴＱ１２は、定電流源として動作する。ＦＥＴＱ１、Ｑ２は、双方のソース電極がこの定電流源に接続される比較回路の入力段を構成する。
【００３５】
一方、出力Ｐがローレベルの場合、ＦＥＴＱ１４がオフし、ＦＥＴＱ１５がオンする。これにより、ＦＥＴＱ１２がオフしてＦＥＴＱ１、Ｑ２のソース電流を遮断する。
【００３６】
第３の実施例に係る電圧比較回路は、第１の実施例と同様に比較動作の極めて短い時間においてのみＦＥＴＱ１、Ｑ２のソース電流がＦＥＴＱ１２の定電流源を介して流れる。比較によって出力状態が決まった後は、ＦＥＴＱ１２がオフの状態となってＦＥＴＱ１、Ｑ２のソース電流を遮断し続けるので、電圧比較回路における消費電力を極めて少なくすることができる。また、ＦＥＴＱ１、Ｑ２は、比較動作時にＦＥＴＱ１２を定電流源とする差動増幅器として動作するので、入力端子ＩＮ１、ＩＮ２に供給される入力電圧を第１の実施例の電圧比較回路より広い範囲とすることができる。さらに、同相の雑音成分の除去能力もより高めることができる。なお、定電流源ＩとＦＥＴＱ１３とを介して常時バイアス電流が流れるが、この電流は、極めて微少であって、電圧比較回路における消費電力にはほとんど影響を与えないものである。
【実施例４】
【００３７】
図５は、本発明の第４の実施例に係る電圧比較回路の構成を示すブロック図である。図５に示す電圧比較回路は、非特許文献１に記載の比較回路に本発明を適用して消費電力をより低減するように構成したものであって、図４と同じ符号は、同一物あるいは相当物を表し、その説明を省略する。図５において、ＦＥＴＱ２１、Ｑ２２、Ｑ２４、Ｑ２５、Ｑ２６、Ｑ２７は、図４のＦＥＴＱ１、Ｑ２、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５にそれぞれ対応するが、ｐ型ＦＥＴであることが異なる。また、ＦＥＴＱ２４、Ｑ２５、Ｑ２７の各ソース電極は、高電位の電源ＶＤＤに接続される。
【００３８】
新たに追加されたｎ型ＦＥＴＱ２３のドレイン電極およびソース電極は、ＦＥＴＱ２１、Ｑ２２のドレイン電極にそれぞれ接続され、ゲート電極には、クロック信号φ２が供給される。一方、クロック信号φ１は、図４のクロック信号φに相当し、出力端子ＯＵＴ１、ＯＵＴ２と共に３入力のＡＮＤゲートＧ０に入力される。ＡＮＤゲートＧ０の出力Ｐ０は、ＦＥＴＱ２７のゲート電極に接続されると共に、インバータ回路ＩＮＶの入力に接続される。インバータ回路ＩＮＶの出力は、ＦＥＴＱ２６のゲート電極に接続される。
【００３９】
次に、以上のように構成される電圧比較回路の動作について説明する。図６は、本発明の第４の実施例に係る電圧比較回路の動作を説明するタイムチャートである。比較のストローブ信号となるパルス信号φ１がローレベル（電源ＶＳＳの電位）にある場合は、ＦＥＴＱ７、Ｑ８が導通し、出力端子ＯＵＴ１、ＯＵＴ２の電位は、電源ＶＤＤの電圧（ハイレベル）と等しい。したがって、ＡＮＤゲートＧ０の出力Ｐは、ローレベルとなり、ＦＥＴＱ２７がオンとなっていて、ＦＥＴＱ２４がオフとなり、ＦＥＴＱ２１、Ｑ２２のソース電流は流れない。
【００４０】
パルス信号φ１がローレベルにある間にパルス信号φ２をハイレベルにして（パルス信号φ１とパルス信号φ２とは同時にハイレベルにならないようにして）ＦＥＴＱ２３をオンさせる。これによってＦＥＴＱ３、Ｑ４のドレインの電位を同一とする。すなわち、ラッチ段の電圧を平衡させる。その後、パルス信号φ２をローレベルにしてＦＥＴＱ２３をオフとする。
【００４１】
さらにその後、パルス信号φ１がローレベルからハイレベルに変化すると、ＡＮＤゲートＧ０の出力Ｐ０は、ハイレベルとなり、ＦＥＴＱ２７がオフ、ＦＥＴＱ２６がオンとなって、ＦＥＴＱ２４がオンして定電流源として機能する。したがって、ＦＥＴＱ２１、Ｑ２２のソース電流が流れ、従来の図７の電圧比較回路の動作で説明したように、入力端子ＩＮ１、ＩＮ２に供給される電圧差に応じて出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルに変化する。例えば、入力端子ＩＮ１の電位が入力端子ＩＮ２の電位に対して高い場合、出力端子ＯＵＴ２がローレベルに変化し、入力端子ＩＮ２の電位が入力端子ＩＮ１の電位に対して高い場合、出力端子ＯＵＴ１がローレベルに変化する。これによって、ＡＮＤゲートＧ０の出力Ｐ０は、ハイレベルからローレベルと変化し、ＦＥＴＱ２７がオンとなっていて、ＦＥＴＱ２４がオフとなり、ＦＥＴＱ２１、Ｑ２２のソース電流が遮断される。
【００４２】
電圧比較回路は、以上のように動作し、比較動作の行われる極めて短い時間τにおいてのみＦＥＴＱ２１、Ｑ２２のソース電流が流れる。比較動作の期間以外では、ＦＥＴＱ２４がオフの状態となってＦＥＴＱ２１、Ｑ２２のソース電流を遮断する。したがって、実施例３と同様に、電圧比較回路における消費電力を極めて少なくすることができる。また、ＦＥＴＱ２１、Ｑ２２は、ＦＥＴＱ２４を定電流源とする差動増幅器として動作するので、入力端子ＩＮ１、ＩＮ２に供給される入力電圧を第１の実施例の電圧比較回路より広い範囲とすることができる。さらに、同相の雑音成分の除去能力もより高めることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施例に係る電圧比較回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係る電圧比較回路の動作を説明するタイムチャートである。
【図３】本発明の第２の実施例に係る電圧比較回路の構成を示すブロック図である。
【図４】本発明の第３の実施例に係る電圧比較回路の構成を示すブロック図である。
【図５】本発明の第４の実施例に係る電圧比較回路の構成を示すブロック図である。
【図６】本発明の第４の実施例に係る電圧比較回路の動作を説明するタイムチャートである。
【図７】従来の電圧比較回路の構成を示すブロック図である。
【符号の説明】
【００４４】
ＥＸＯＲ 排他論理和回路
Ｇ ２入力ＡＮＤ回路
Ｇ０ ３入力ＡＮＤ回路
Ｉ 定電流源
ＩＮＶ インバータ回路
ＩＮ１、ＩＮ２ 入力端子
ＯＵＴ１、ＯＵＴ２ 出力端子
Ｐ、Ｐ０ 出力
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２，Ｑ１３、Ｑ１４、Ｑ１５、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ２５、Ｑ２６、Ｑ２７ 電界効果トランジスタ（ＦＥＴ）
ＶＤＤ、ＶＳＳ 電源
φ、φ１、φ２ パルス信号
【技術分野】
【０００１】
本発明は、電圧比較回路に関し、特に低消費電力の電圧比較回路に関する。
【背景技術】
【０００２】
近年、携帯端末等に代表される各種の電子機器においては、高機能化、高性能化に伴い、搭載される回路数が増大し、一方では、小型軽量化の要求も高まり、回路の省電力化が大きな課題になってきている。電圧比較回路は、各種電子回路の機能回路ブロックとして広く用いられている。特に、アナログ信号をディジタル信号に変換する回路、すなわちＡＤ変換回路には、多用されている。このような電圧比較回路における省電力化も例外ではなく、回路上の工夫によって消費電流の低減がなされている。
【０００３】
例えば、特許文献１には、低消費電力の電圧比較回路が開示されている。この回路は、図７に示すような二重のフリップフロップ回路（ダブルラッチ型）の電圧比較器によって構成されている。以下に、この回路の詳細について説明する。
【０００４】
図７において、電圧比較回路は、１対の交叉結合されたｎ型の電界効果トランジスタ（以下、ＦＥＴという）Ｑ１０３、Ｑ１０４により構成される第１のフリップフロップと、このフリップフロップを構成するＦＥＴＱ１０３、Ｑ１０４とソースおよびドレインをそれぞれ共通にするｎ型ＦＥＴＱ１０１、Ｑ１０２と、を備える。また、第１のフリップフロップとは異極性の１対の交叉結合されたｐ型ＦＥＴＱ１０５、Ｑ１０６により構成される第２のフリップフロップと、第２のフリップフロップを構成するｐ型ＦＥＴＱ１０５、Ｑ１０６とソースおよびドレインをそれぞれ共通にするｐ型ＦＥＴＱ１０７、Ｑ１０８と、ＦＥＴＱ１０３、Ｑ１０４のドレインとＦＥＴＱ１０５、Ｑ１０６のドレインとの間にそれぞれソース、ドレインが接続されるｎ型ＦＥＴＱ１０９、Ｑ１１０と、を備える。ＦＥＴＱ１０７、Ｑ１０８、Ｑ１０９、Ｑ１１０のゲートは、共通とされ、パルス信号（ストローブ信号）φが供給される。ＦＥＴＱ１０１、Ｑ１０２のゲートは、それぞれ信号入力端子ＩＮ１、ＩＮ２に接続されて比較すべき電圧が入力される。また、ＦＥＴＱ１０９、Ｑ１１０のドレインは、それぞれ出力端子ＯＵＴ２、ＯＵＴ１に接続される。さらに、ＦＥＴＱ１０１、Ｑ１０２、Ｑ１０３、Ｑ１０４のソースは、低電位の電源ＶＳＳに接続され、ＦＥＴＱ１０５、Ｑ１０６、Ｑ１０７、Ｑ１０８のソースは、高電位の電源ＶＤＤに接続される。
【０００５】
以上のように構成される電圧比較回路の動作について説明する。この回路は、最初パルス信号φがローレベル（電源ＶＳＳの電位）からスタートする。電源ＶＤＤの電圧として５Ｖ、ｎ型ＦＥＴのしきい値電圧が０．８Ｖの場合には入力電圧は、望ましくはＦＥＴＱ１０１、Ｑ１０２のしきい値電圧より１Ｖ程度高いことが回路を最も高速に動作させることができる。以下この条件で説明する。ＦＥＴＱ１０１、Ｑ１０２は、導通しているから、ＦＥＴＱ１０３、Ｑ１０４のドレイン電圧は、零（電源ＶＳＳの電位）でＦＥＴＱ１０９、Ｑ１１０は、非導通であり、ＦＥＴＱ１０７、Ｑ１０８は、導通となるから、出力端子ＯＵＴ１、ＯＵＴ２の電位は、電源ＶＤＤの電圧（ハイレベル）と等しい。
【０００６】
次に、パルス信号φがハイレベル（電源ＶＤＤの電位）となるパルスを印加すると、ＦＥＴＱ１０９、Ｑ１１０は導通し、ＦＥＴＱ１０７、Ｑ１０８は非導通となり、ＦＥＴＱ１０９、Ｑ１１０を通してＦＥＴＱ１０３、Ｑ１０４のフリップフロップへ電流が流入する。このとき信号入力端子ＩＮ１の電位が信号入力端子ＩＮ２の電位より高かったとすると、ＦＥＴＱ１０１に流れる電流の方がＦＥＴＱ１０２に流れる電流より多くなる。それぞれＦＥＴＱ１０３のドレイン電位もしくはＦＥＴＱ１０４のドレイン電位がしきい値電圧を超えるまでは、ＦＥＴＱ１０３、Ｑ１０４にドレイン電流が流れない。ＦＥＴＱ１０９、Ｑ１１０が導通した初期においてはＦＥＴＱ１０３のドレインもＦＥＴＱ１０４のドレインも同じように充電されるが、ＦＥＴＱ１０３のドレインの方が放電量が多いため、ＦＥＴＱ１０４のドレイン（ＦＥＴＱ１０３のゲート）の方が先にしきい値電圧を超える。するとＦＥＴＱ１０３も放電を開始し、ＦＥＴＱ１０３のドレイン（ＦＥＴＱ１０４のゲート）の電位は上昇しない。したがってＦＥＴＱ１０４のドレインの電位は、上昇をつづける。そのためＦＥＴＱ１０９に流れる電流の方がＦＥＴＱ１１０に流れる電流より多くなる。すると、出力端子ＯＵＴ２の電位の方が出力端子ＯＵＴ１の電位より低くなるからＦＥＴＱ１０５、Ｑ１０６でつくられるフリップフロップも動作し、出力端子ＯＵＴ２の電位は、急速に低下する。このようにして入力端子の電位に応じて出力端子の状態が定まる。
【０００７】
以上のように電圧比較回路は、二重のフリップフロップで構成され、出力状態が定まるに要する時間が高速となる。また、入力から出力まで完全な対称構成となっているため、オフセット電圧の生ずる原因を除去することができ、電源雑音が両入力電圧に対して等しく加わるためキャンセルされ、雑音に対して誤動作するおそれも全くない。さらに、初期状態（パルス信号φがローレベル）において、電流を消費せず、比較動作（パルス信号φがハイレベル）においても微少な電流を消費するだけであるので、低消費電力の電圧比較回路が実現される。
【０００８】
また、非特許文献１にも、低消費電力の電圧比較回路が記載されている。この回路は、特許文献１の電圧比較回路とほぼ同様の構成であるが、入力段がｐ型ＦＥＴの差動アンプにより構成されるものである。
【０００９】
【特許文献１】特公平２−３４４９０号公報 （図４）
【非特許文献１】ジー・エム・ユィン（G. M. Yin）他、「８ビット解像度を有する高速ＣＭＯＳ比較器（A High-Speed CMOS Comparator with 8-b Resolution）」、（米国）、アイイーイーイー ジャーナル オブ ソリッドステート サーキット（IEEE Journal of Solid-state Circuits）、２７巻２号、１９９２年２月、ｐ．２０８−２１１
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の電圧比較回路は、初期状態（パルス信号φがローレベル）において、電流を消費しないが、比較動作（パルス信号φがハイレベル）においては微少な電流を消費している。すなわち、図７において、パルス信号φがハイレベルであって、信号入力端子ＩＮ１の電位が信号入力端子ＩＮ２の電位より高かったとする。この状態で、ＦＥＴＱ１０４、Ｑ１０５、Ｑ１０７、ＦＥＴＱ１０８は、オフ状態となり、ＦＥＴＱ１０３、Ｑ１０６、Ｑ１０９、ＦＥＴＱ１１０は、オン状態となる。したがって、ＦＥＴＱ１０６、Ｑ１１０、Ｑ１０２を通して微少な電流が流れることになる。また、信号入力端子ＩＮ２の電位が信号入力端子ＩＮ１の電位より高い場合には、ＦＥＴＱ１０５、Ｑ１０９、Ｑ１０１を通して微少な電流が流れることになる。この微少な電流は、比較動作において信号を増幅するために必要であるが、出力状態が決まった後でも流れている。しかしながら、従来の回路では、この電流は不可欠なものであると長年考えられており、微少電流を止むを得ないものとして放置されていた。そして、従来、この電流を削減して消費電力をさらに少なくするような電圧比較回路の試みは、なされていなかった。
【００１１】
したがって、本発明の目的は、消費電力がより少ない電圧比較回路を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明者は、電圧比較回路の出力状態が決まった後にあっては、ＦＥＴＱ１０１あるいはＱ１０２を流れる電流は、必ずしも必要のないものであり、この電流を削減することが消費電力をより少なくすることに繋がると着目し、本発明に至った。
【００１３】
本発明の一つのアスペクトに係る電圧比較回路は、第１の入力端子をゲート電極に接続する第１の電界効果トランジスタと、第１の電界効果トランジスタのソース電極とソース電極を共通にし、第２の入力端子をゲート電極に接続する第２の電界効果トランジスタと、を備える。また、クロック信号が供給され、クロック信号が第１の論理値にある時には第１の出力端子の論理値と第２の出力端子の論理値とが同一の論理値となり、クロック信号が第１の論理値から第２の論理値に変化した時に、第１の電界効果トランジスタのドレイン電流と第２の電界効果トランジスタのドレイン電流との大小関係に対応して第１の出力端子の論理値と第２の出力端子の論理値との一方が異なる論理値に変化するように構成される双安定回路を備える。さらに、第１の出力端子の論理値と第２の出力端子の論理値とが同一である場合に、第１および第２の電界効果トランジスタのソース電流を流すようにし、第１の出力端子の論理値と第２の出力端子の論理値とが互いに異なる論理値である場合にソース電流を遮断するように制御する電流制御回路を備える。
【００１４】
第１の展開形態の電圧比較回路において、電流制御回路は、第１の出力端子の論理値と第２の出力端子の論理値とが同一であって、さらにクロック信号が第２の論理値にある場合に、第１および第２の電界効果トランジスタのソース電流を流すように制御することが好ましい。
【００１５】
第２の展開形態の電圧比較回路において、電流制御回路は、第１の出力端子の論理値と第２の出力端子の論理値とが同一である場合に第１の論理値を出力し、第１の出力端子の論理値と第２の出力端子の論理値とが互いに異なる場合に第２の論理値を出力する論理回路と、論理回路が第１の論理値を出力する場合にオンし、論理回路が第２の論理値を出力する場合にオフするスイッチ素子と、を備え、ソース電流は、スイッチ素子がオンの場合に流れ、オフの場合に遮断されることが好ましい。
【００１６】
第３の展開形態の電圧比較回路において、論理回路は、第１の出力端子の論理値と第２の出力端子の論理値とが同一であって、さらにクロック信号が第２の論理値にある場合に第１の論理値を出力することが好ましい。
【００１７】
第４の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタのそれぞれのソース電極は、共通とされてスイッチ素子を介して電圧比較回路の電源に接続されることが好ましい。
【００１８】
第５の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタのそれぞれのソース電極は、共通とされて定電流源を介して電圧比較回路の電源に接続され、スイッチ素子は、定電流源の電流をオンオフすることが好ましい。
【００１９】
第６の展開形態の電圧比較回路において、双安定回路は、１対の交叉結合された第１導電型の第３および第４の電界効果トランジスタにより構成される第１のフリップフロップと、１対の交叉結合された第２導電型の第５および第６の電界効果トランジスタにより構成される第２のフリップフロップと、第５および第６の電界効果トランジスタとソース電極およびドレイン電極をそれぞれ共通にする第２導電型の第７および第８の電界効果トランジスタと、第３および第４の電界効果トランジスタのドレイン電極と第５および第６の電界効果トランジスタのドレイン電極との間にソース電極、ドレイン電極がそれぞれ接続される第１導電型の第９および第１０の電界効果トランジスタと、を備え、第１および第２の電界効果トランジスタのドレイン電極は、第３および第４の電界効果トランジスタのドレイン電極にそれぞれ接続され、第７、第８、第９および第１０の電界効果トランジスタの各ゲート電極は、共通とされてクロック信号が供給され、第３および第４の電界効果トランジスタの各ソース電極は、第１の電源に接続され、第５、第６、第７および第８の電界効果トランジスタの各ソース電極は、第２の電源に接続されることが好ましい。
【００２０】
第７の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタは、第１導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされてスイッチ素子を介して第１の電源に接続され、電流制御回路は、スイッチ素子を含み、スイッチ素子を開閉することでソース電流を制御することが好ましい。
【００２１】
第８の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタは、第１導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされて定電流源を介して第１の電源に接続され、電流制御回路は、定電流源に流れる電流を制御することでソース電流を制御することが好ましい。
【００２２】
第９の展開形態の電圧比較回路において、第１および第２の電界効果トランジスタは、第２導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされて定電流源を介して第２の電源に接続され、電流制御回路は、定電流源に流れる電流を制御することでソース電流を制御することが好ましい。
【発明の効果】
【００２３】
本発明によれば、比較動作を行う短い期間にのみ入力段のＦＥＴのソース電流が流れるように構成されるので、消費電力の極めて少ない電圧比較回路を実現することが可能となる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態に係る電圧比較回路は、第１の信号入力端子（図１のＩＮ１）がゲートに接続される第１のＦＥＴ（図１のＱ１）と、第２の信号入力端子（図１のＩＮ２）がゲートに接続される第２のＦＥＴ（図１のＱ２）と、二重の双安定回路と、電流制御回路と、を備える。双安定回路は、比較のストローブ信号となるパルス信号（図１のφ）が供給され、パルス信号がローレベルにある時には第１の出力端子（図１のＯＵＴ１）の論理値と第２の出力端子（図１のＯＵＴ２）の論理値とがハイレベルとなり、パルス信号がローレベルからハイレベルに変化した時に、第１のＦＥＴのドレイン電流と第２のＦＥＴのドレイン電流との大小関係に対応して第１の出力端子と第２の出力端子の一方がローレベルに変化するように構成される。
【００２５】
電流制御回路は、論理回路（図１のＧ）と、スイッチ素子（図１のＦＥＴＱ１１）と、を備える。論理回路は、第１の出力端子と第２の出力端子との論理値がハイレベルの場合にハイレベルを出力し、第１の出力端子と第２の出力端子の一方がローレベルの場合にローレベルを出力する。また、スイッチ素子は、論理回路がハイレベルを出力する場合にオンし、論理回路がローレベルを出力する場合にオフする。第１のＦＥＴと第２のＦＥＴのソース電流は、スイッチ素子がオンの場合に流れ、オフの場合に遮断される。
【００２６】
以上のように構成される電圧比較回路は、パルス信号がローレベルからハイレベルに変化した時に、第１のＦＥＴのドレイン電流と第２のＦＥＴのドレイン電流との大小関係に対応して第１の出力端子と第２の出力端子の一方がローレベルに変化する。これによって論理回路がローレベルを出力してスイッチ素子がオフし、第１のＦＥＴと第２のＦＥＴのソース電流を遮断する。したがって、比較動作の極めて短い時間においてのみ第１のＦＥＴと第２のＦＥＴのソース電流が流れ、比較によって出力状態が決まった後は、これらのソース電流は遮断されるので、電圧比較回路における消費電力を極めて少なくすることができる。
【実施例１】
【００２７】
次に、実施例に基づき電圧比較回路について詳しく説明する。図１は、本発明の第１の実施例に係る電圧比較回路の構成を示す回路図である。図１において、ＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０は、従来の電圧比較回路である図７のＦＥＴＱ１０１、Ｑ１０２、Ｑ１０３、Ｑ１０４、Ｑ１０５、Ｑ１０６、Ｑ１０７、Ｑ１０８、Ｑ１０９、Ｑ１１０と同一であり、その説明を省略する。ただし、ＦＥＴＱ１、Ｑ２のソース電極は共通とされ、ｎ型ＦＥＴＱ１１のドレイン電極に接続される。また、ｎ型ＦＥＴＱ１１のソース電極は、低電位の電源ＶＳＳに接続される。論理回路は、出力端子ＯＵＴ１、ＯＵＴ２を入力とし、出力ＰがＦＥＴＱ１１のゲート電極に接続される２入力のＡＮＤゲートＧで構成される。
【００２８】
次に、以上のように構成される電圧比較回路の動作について説明する。図２は、本発明の第１の実施例に係る電圧比較回路の動作を説明するタイムチャートである。比較のストローブ信号となるパルス信号φがローレベル（電源ＶＳＳの電位）にある場合は、ＦＥＴＱ７、Ｑ８が導通し、出力端子ＯＵＴ１、ＯＵＴ２の電位は、電源ＶＤＤの電圧（ハイレベル）と等しい。したがって、ＡＮＤゲートＧの出力Ｐは、ハイレベルとなり、ＦＥＴＱ１１がオンとなっていて、ＦＥＴＱ１、Ｑ２は、導通している。
【００２９】
パルス信号φがローレベルからハイレベルに変化すると、従来の図７の電圧比較回路の動作で説明したように、入力端子ＩＮ１、ＩＮ２に供給される電圧差に応じて出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルに変化する。例えば、入力端子ＩＮ１の電位が入力端子ＩＮ２の電位に対して高い場合、出力端子ＯＵＴ２がローレベルに変化し、入力端子ＩＮ２の電位が入力端子ＩＮ１の電位に対して高い場合、出力端子ＯＵＴ１がローレベルに変化する。これによってＡＮＤゲートＧの出力Ｐは、ハイレベルからローレベルと変化し、ＦＥＴＱ１１がオフとなり、ＦＥＴＱ１、Ｑ２のソース電流が遮断される。なお、出力Ｐは、比較結果の状態が定まっているか否かを表す制御信号となり、電圧比較回路を用いる外部回路において有効活用されうる。
【００３０】
電圧比較回路は、以上のように動作するので、比較動作の行われる極めて短い時間τにおいてのみＦＥＴＱ１、Ｑ２のソース電流が流れる。比較によって出力状態が決まった後は、ＦＥＴＱ１１がオフの状態となってＦＥＴＱ１、Ｑ２のソース電流を遮断し続ける。通常、比較のストローブ信号となるパルス信号φのデューティを５０％として電圧比較回路が動作する。したがって、平均の消費電流は、ＦＥＴＱ１、Ｑ２のソース電流の半分となる。しかし、比較期間τは、例えば１ｎｓ程度とはるかに短く、例えばパルス信号φが５０ｎｓ周期であれば（比較を５０ｎｓ周期で行うとすれば）、消費電流は、従来の例において２５ｎｓの期間流れるのに対して本発明では１ｎｓの期間だけ流れて、消費電力が従来の例に比して１／２５程度に減少することとなる。すなわち、電圧比較回路における消費電力を極めて少なくすることができる。
【実施例２】
【００３１】
図３は、本発明の第２の実施例に係る電圧比較回路の構成を示すブロック図である。図３において、図１のＡＮＤゲートＧの代わりに、出力に否定論理を付した排他論理和回路ＥＸＯＲが使用されている。その他の構成は、図１と同一である。出力端子ＯＵＴ１、ＯＵＴ２がハイレベルの場合、排他論理和回路ＥＸＯＲの出力Ｐは、ハイレベルであり、出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルの場合に、排他論理和回路ＥＸＯＲの出力Ｐは、ローレベルとなる。出力端子ＯＵＴ１、ＯＵＴ２が共にローレベルの場合、図１のＡＮＤゲートＧの出力Ｐは、ローレベルとなり、図３の排他論理和回路ＥＸＯＲの出力Ｐは、ハイレベルとなる。しかし、本発明の実施例においては、出力端子ＯＵＴ１、ＯＵＴ２が共にローレベルとなる状態は、存在しないので、第２の実施例は、第１の実施例と全く同じに動作することとなる。なお、ＡＮＤゲートＧあるいは排他論理和回路ＥＸＯＲの代わりに、出力端子ＯＵＴ１、ＯＵＴ２がハイレベルの場合、ハイレベルを出力し、出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルの場合に、ローレベルを出力するような種々の論理回路を用いることができる。
【実施例３】
【００３２】
図４は、本発明の第３の実施例に係る電圧比較回路の構成を示すブロック図である。図４において、図１と同じ符号は、同一物あるいは相当物を表し、その説明を省略する。ｎ型ＦＥＴＱ１２は、ドレイン電極がＦＥＴＱ１、Ｑ２のソース電極と共通に接続され、ソース電極が低電位の電源ＶＳＳに接続される。ｎ型ＦＥＴＱ１３は、ドレイン電極とゲート電極が共通とされ定電流源Ｉに接続され、ソース電極が低電位の電源ＶＳＳに接続される。ｎ型ＦＥＴＱ１４は、ドレイン電極がｎ型ＦＥＴＱ１５のドレイン電極とｎ型ＦＥＴＱ１２のゲート電極とに接続され、ソース電極がｎ型ＦＥＴＱ１３のドレイン電極に接続される。ｎ型ＦＥＴＱ１５は、ドレイン電極がＦＥＴＱ１４のドレイン電極とＦＥＴＱ１２のゲート電極とに接続され、ソース電極が低電位の電源ＶＳＳに接続される。
【００３３】
また、ＡＮＤゲートＧの出力Ｐは、ＦＥＴＱ１４のゲート電極に接続されると共に、インバータ回路ＩＮＶに接続され、インバータ回路ＩＮＶにより論理反転された信号がＦＥＴＱ１５のゲート電極に供給される。
【００３４】
以上のように構成される電圧比較回路において、出力Ｐがハイレベルの場合、ＦＥＴＱ１４がオンし、ＦＥＴＱ１５がオフする。定電流源ＩとＦＥＴＱ１３とにより発生するバイアス電圧が、オンしたＦＥＴＱ１４を介してＦＥＴＱ１２のゲート電極に供給され、ＦＥＴＱ１２は、定電流源として動作する。ＦＥＴＱ１、Ｑ２は、双方のソース電極がこの定電流源に接続される比較回路の入力段を構成する。
【００３５】
一方、出力Ｐがローレベルの場合、ＦＥＴＱ１４がオフし、ＦＥＴＱ１５がオンする。これにより、ＦＥＴＱ１２がオフしてＦＥＴＱ１、Ｑ２のソース電流を遮断する。
【００３６】
第３の実施例に係る電圧比較回路は、第１の実施例と同様に比較動作の極めて短い時間においてのみＦＥＴＱ１、Ｑ２のソース電流がＦＥＴＱ１２の定電流源を介して流れる。比較によって出力状態が決まった後は、ＦＥＴＱ１２がオフの状態となってＦＥＴＱ１、Ｑ２のソース電流を遮断し続けるので、電圧比較回路における消費電力を極めて少なくすることができる。また、ＦＥＴＱ１、Ｑ２は、比較動作時にＦＥＴＱ１２を定電流源とする差動増幅器として動作するので、入力端子ＩＮ１、ＩＮ２に供給される入力電圧を第１の実施例の電圧比較回路より広い範囲とすることができる。さらに、同相の雑音成分の除去能力もより高めることができる。なお、定電流源ＩとＦＥＴＱ１３とを介して常時バイアス電流が流れるが、この電流は、極めて微少であって、電圧比較回路における消費電力にはほとんど影響を与えないものである。
【実施例４】
【００３７】
図５は、本発明の第４の実施例に係る電圧比較回路の構成を示すブロック図である。図５に示す電圧比較回路は、非特許文献１に記載の比較回路に本発明を適用して消費電力をより低減するように構成したものであって、図４と同じ符号は、同一物あるいは相当物を表し、その説明を省略する。図５において、ＦＥＴＱ２１、Ｑ２２、Ｑ２４、Ｑ２５、Ｑ２６、Ｑ２７は、図４のＦＥＴＱ１、Ｑ２、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５にそれぞれ対応するが、ｐ型ＦＥＴであることが異なる。また、ＦＥＴＱ２４、Ｑ２５、Ｑ２７の各ソース電極は、高電位の電源ＶＤＤに接続される。
【００３８】
新たに追加されたｎ型ＦＥＴＱ２３のドレイン電極およびソース電極は、ＦＥＴＱ２１、Ｑ２２のドレイン電極にそれぞれ接続され、ゲート電極には、クロック信号φ２が供給される。一方、クロック信号φ１は、図４のクロック信号φに相当し、出力端子ＯＵＴ１、ＯＵＴ２と共に３入力のＡＮＤゲートＧ０に入力される。ＡＮＤゲートＧ０の出力Ｐ０は、ＦＥＴＱ２７のゲート電極に接続されると共に、インバータ回路ＩＮＶの入力に接続される。インバータ回路ＩＮＶの出力は、ＦＥＴＱ２６のゲート電極に接続される。
【００３９】
次に、以上のように構成される電圧比較回路の動作について説明する。図６は、本発明の第４の実施例に係る電圧比較回路の動作を説明するタイムチャートである。比較のストローブ信号となるパルス信号φ１がローレベル（電源ＶＳＳの電位）にある場合は、ＦＥＴＱ７、Ｑ８が導通し、出力端子ＯＵＴ１、ＯＵＴ２の電位は、電源ＶＤＤの電圧（ハイレベル）と等しい。したがって、ＡＮＤゲートＧ０の出力Ｐは、ローレベルとなり、ＦＥＴＱ２７がオンとなっていて、ＦＥＴＱ２４がオフとなり、ＦＥＴＱ２１、Ｑ２２のソース電流は流れない。
【００４０】
パルス信号φ１がローレベルにある間にパルス信号φ２をハイレベルにして（パルス信号φ１とパルス信号φ２とは同時にハイレベルにならないようにして）ＦＥＴＱ２３をオンさせる。これによってＦＥＴＱ３、Ｑ４のドレインの電位を同一とする。すなわち、ラッチ段の電圧を平衡させる。その後、パルス信号φ２をローレベルにしてＦＥＴＱ２３をオフとする。
【００４１】
さらにその後、パルス信号φ１がローレベルからハイレベルに変化すると、ＡＮＤゲートＧ０の出力Ｐ０は、ハイレベルとなり、ＦＥＴＱ２７がオフ、ＦＥＴＱ２６がオンとなって、ＦＥＴＱ２４がオンして定電流源として機能する。したがって、ＦＥＴＱ２１、Ｑ２２のソース電流が流れ、従来の図７の電圧比較回路の動作で説明したように、入力端子ＩＮ１、ＩＮ２に供給される電圧差に応じて出力端子ＯＵＴ１、ＯＵＴ２の一方がローレベルに変化する。例えば、入力端子ＩＮ１の電位が入力端子ＩＮ２の電位に対して高い場合、出力端子ＯＵＴ２がローレベルに変化し、入力端子ＩＮ２の電位が入力端子ＩＮ１の電位に対して高い場合、出力端子ＯＵＴ１がローレベルに変化する。これによって、ＡＮＤゲートＧ０の出力Ｐ０は、ハイレベルからローレベルと変化し、ＦＥＴＱ２７がオンとなっていて、ＦＥＴＱ２４がオフとなり、ＦＥＴＱ２１、Ｑ２２のソース電流が遮断される。
【００４２】
電圧比較回路は、以上のように動作し、比較動作の行われる極めて短い時間τにおいてのみＦＥＴＱ２１、Ｑ２２のソース電流が流れる。比較動作の期間以外では、ＦＥＴＱ２４がオフの状態となってＦＥＴＱ２１、Ｑ２２のソース電流を遮断する。したがって、実施例３と同様に、電圧比較回路における消費電力を極めて少なくすることができる。また、ＦＥＴＱ２１、Ｑ２２は、ＦＥＴＱ２４を定電流源とする差動増幅器として動作するので、入力端子ＩＮ１、ＩＮ２に供給される入力電圧を第１の実施例の電圧比較回路より広い範囲とすることができる。さらに、同相の雑音成分の除去能力もより高めることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施例に係る電圧比較回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係る電圧比較回路の動作を説明するタイムチャートである。
【図３】本発明の第２の実施例に係る電圧比較回路の構成を示すブロック図である。
【図４】本発明の第３の実施例に係る電圧比較回路の構成を示すブロック図である。
【図５】本発明の第４の実施例に係る電圧比較回路の構成を示すブロック図である。
【図６】本発明の第４の実施例に係る電圧比較回路の動作を説明するタイムチャートである。
【図７】従来の電圧比較回路の構成を示すブロック図である。
【符号の説明】
【００４４】
ＥＸＯＲ 排他論理和回路
Ｇ ２入力ＡＮＤ回路
Ｇ０ ３入力ＡＮＤ回路
Ｉ 定電流源
ＩＮＶ インバータ回路
ＩＮ１、ＩＮ２ 入力端子
ＯＵＴ１、ＯＵＴ２ 出力端子
Ｐ、Ｐ０ 出力
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２，Ｑ１３、Ｑ１４、Ｑ１５、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ２５、Ｑ２６、Ｑ２７ 電界効果トランジスタ（ＦＥＴ）
ＶＤＤ、ＶＳＳ 電源
φ、φ１、φ２ パルス信号
【特許請求の範囲】
【請求項１】
第１の入力端子をゲート電極に接続する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのソース電極とソース電極を共通にし、第２の入力端子をゲート電極に接続する第２の電界効果トランジスタと、
クロック信号が供給され、前記クロック信号が第１の論理値にある時には第１の出力端子の論理値と第２の出力端子の論理値とが同一の論理値となり、前記クロック信号が前記第１の論理値から第２の論理値に変化した時に、前記第１の電界効果トランジスタのドレイン電流と前記第２の電界効果トランジスタのドレイン電流との大小関係に対応して前記第１の出力端子の論理値と前記第２の出力端子の論理値との一方が異なる論理値に変化するように構成される双安定回路と、
前記第１の出力端子の論理値と前記第２の出力端子の論理値とが同一である場合に、前記第１および前記第２の電界効果トランジスタのソース電流を流すようにし、前記第１の出力端子の論理値と前記第２の出力端子の論理値とが互いに異なる論理値である場合に前記ソース電流を遮断するように制御する電流制御回路と、
を備えることを特徴とする電圧比較回路。
【請求項２】
前記電流制御回路は、前記第１の出力端子の論理値と前記第２の出力端子の論理値とが同一であって、さらに前記クロック信号が前記第２の論理値にある場合に、前記第１および前記第２の電界効果トランジスタのソース電流を流すように制御することを特徴とする請求項１記載の電圧比較回路。
【請求項３】
前記電流制御回路は、
前記第１の出力端子の論理値と前記第２の出力端子の論理値とが同一である場合に第１の論理値を出力し、前記第１の出力端子の論理値と前記第２の出力端子の論理値とが互いに異なる場合に第２の論理値を出力する論理回路と、
前記論理回路が前記第１の論理値を出力する場合にオンし、前記論理回路が前記第２の論理値を出力する場合にオフするスイッチ素子と、を備え、
前記ソース電流は、前記スイッチ素子がオンの場合に流れ、オフの場合に遮断されることを特徴とする請求項１記載の電圧比較回路。
【請求項４】
前記論理回路は、前記第１の出力端子の論理値と前記第２の出力端子の論理値とが同一であって、さらに前記クロック信号が前記第２の論理値にある場合に第１の論理値を出力することを特徴とする請求項３記載の電圧比較回路。
【請求項５】
前記第１および前記第２の電界効果トランジスタのそれぞれのソース電極は、共通とされて前記スイッチ素子を介して電圧比較回路の電源に接続されることを特徴とする請求項３または４記載の電圧比較回路。
【請求項６】
前記第１および前記第２の電界効果トランジスタのそれぞれのソース電極は、共通とされて定電流源を介して電圧比較回路の電源に接続され、前記スイッチ素子は、前記定電流源の電流をオンオフすることを特徴とする請求項３または４記載の電圧比較回路。
【請求項７】
前記双安定回路は、
１対の交叉結合された第１導電型の第３および第４の電界効果トランジスタにより構成される第１のフリップフロップと、
１対の交叉結合された第２導電型の第５および第６の電界効果トランジスタにより構成される第２のフリップフロップと、
前記第５および前記第６の電界効果トランジスタとソース電極およびドレイン電極をそれぞれ共通にする第２導電型の第７および第８の電界効果トランジスタと、
前記第３および前記第４の電界効果トランジスタのドレイン電極と前記第５および前記第６の電界効果トランジスタのドレイン電極との間にソース電極、ドレイン電極がそれぞれ接続される第１導電型の第９および第１０の電界効果トランジスタと、
を備え、
前記第１および前記第２の電界効果トランジスタのドレイン電極は、前記第３および前記第４の電界効果トランジスタのドレイン電極にそれぞれ接続され、前記第７、前記第８、前記第９および前記第１０の電界効果トランジスタの各ゲート電極は、共通とされて前記クロック信号が供給され、前記第３および前記第４の電界効果トランジスタの各ソース電極は、第１の電源に接続され、前記第５、前記第６、前記第７および前記第８の電界効果トランジスタの各ソース電極は、第２の電源に接続されることを特徴とする請求項１記載の電圧比較回路。
【請求項８】
前記第１および前記第２の電界効果トランジスタは、第１導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされてスイッチ素子を介して前記第１の電源に接続され、前記電流制御回路は、前記スイッチ素子を含み、前記スイッチ素子を開閉することで前記ソース電流を制御することを特徴とする請求項７記載の電圧比較回路。
【請求項９】
前記第１および前記第２の電界効果トランジスタは、第１導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされて定電流源を介して前記第１の電源に接続され、前記電流制御回路は、前記定電流源に流れる電流を制御することで前記ソース電流を制御することを特徴とする請求項７記載の電圧比較回路。
【請求項１０】
前記第１および前記第２の電界効果トランジスタは、第２導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされて定電流源を介して前記第２の電源に接続され、前記電流制御回路は、前記定電流源に流れる電流を制御することで前記ソース電流を制御することを特徴とする請求項７記載の電圧比較回路。
【請求項１】
第１の入力端子をゲート電極に接続する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのソース電極とソース電極を共通にし、第２の入力端子をゲート電極に接続する第２の電界効果トランジスタと、
クロック信号が供給され、前記クロック信号が第１の論理値にある時には第１の出力端子の論理値と第２の出力端子の論理値とが同一の論理値となり、前記クロック信号が前記第１の論理値から第２の論理値に変化した時に、前記第１の電界効果トランジスタのドレイン電流と前記第２の電界効果トランジスタのドレイン電流との大小関係に対応して前記第１の出力端子の論理値と前記第２の出力端子の論理値との一方が異なる論理値に変化するように構成される双安定回路と、
前記第１の出力端子の論理値と前記第２の出力端子の論理値とが同一である場合に、前記第１および前記第２の電界効果トランジスタのソース電流を流すようにし、前記第１の出力端子の論理値と前記第２の出力端子の論理値とが互いに異なる論理値である場合に前記ソース電流を遮断するように制御する電流制御回路と、
を備えることを特徴とする電圧比較回路。
【請求項２】
前記電流制御回路は、前記第１の出力端子の論理値と前記第２の出力端子の論理値とが同一であって、さらに前記クロック信号が前記第２の論理値にある場合に、前記第１および前記第２の電界効果トランジスタのソース電流を流すように制御することを特徴とする請求項１記載の電圧比較回路。
【請求項３】
前記電流制御回路は、
前記第１の出力端子の論理値と前記第２の出力端子の論理値とが同一である場合に第１の論理値を出力し、前記第１の出力端子の論理値と前記第２の出力端子の論理値とが互いに異なる場合に第２の論理値を出力する論理回路と、
前記論理回路が前記第１の論理値を出力する場合にオンし、前記論理回路が前記第２の論理値を出力する場合にオフするスイッチ素子と、を備え、
前記ソース電流は、前記スイッチ素子がオンの場合に流れ、オフの場合に遮断されることを特徴とする請求項１記載の電圧比較回路。
【請求項４】
前記論理回路は、前記第１の出力端子の論理値と前記第２の出力端子の論理値とが同一であって、さらに前記クロック信号が前記第２の論理値にある場合に第１の論理値を出力することを特徴とする請求項３記載の電圧比較回路。
【請求項５】
前記第１および前記第２の電界効果トランジスタのそれぞれのソース電極は、共通とされて前記スイッチ素子を介して電圧比較回路の電源に接続されることを特徴とする請求項３または４記載の電圧比較回路。
【請求項６】
前記第１および前記第２の電界効果トランジスタのそれぞれのソース電極は、共通とされて定電流源を介して電圧比較回路の電源に接続され、前記スイッチ素子は、前記定電流源の電流をオンオフすることを特徴とする請求項３または４記載の電圧比較回路。
【請求項７】
前記双安定回路は、
１対の交叉結合された第１導電型の第３および第４の電界効果トランジスタにより構成される第１のフリップフロップと、
１対の交叉結合された第２導電型の第５および第６の電界効果トランジスタにより構成される第２のフリップフロップと、
前記第５および前記第６の電界効果トランジスタとソース電極およびドレイン電極をそれぞれ共通にする第２導電型の第７および第８の電界効果トランジスタと、
前記第３および前記第４の電界効果トランジスタのドレイン電極と前記第５および前記第６の電界効果トランジスタのドレイン電極との間にソース電極、ドレイン電極がそれぞれ接続される第１導電型の第９および第１０の電界効果トランジスタと、
を備え、
前記第１および前記第２の電界効果トランジスタのドレイン電極は、前記第３および前記第４の電界効果トランジスタのドレイン電極にそれぞれ接続され、前記第７、前記第８、前記第９および前記第１０の電界効果トランジスタの各ゲート電極は、共通とされて前記クロック信号が供給され、前記第３および前記第４の電界効果トランジスタの各ソース電極は、第１の電源に接続され、前記第５、前記第６、前記第７および前記第８の電界効果トランジスタの各ソース電極は、第２の電源に接続されることを特徴とする請求項１記載の電圧比較回路。
【請求項８】
前記第１および前記第２の電界効果トランジスタは、第１導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされてスイッチ素子を介して前記第１の電源に接続され、前記電流制御回路は、前記スイッチ素子を含み、前記スイッチ素子を開閉することで前記ソース電流を制御することを特徴とする請求項７記載の電圧比較回路。
【請求項９】
前記第１および前記第２の電界効果トランジスタは、第１導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされて定電流源を介して前記第１の電源に接続され、前記電流制御回路は、前記定電流源に流れる電流を制御することで前記ソース電流を制御することを特徴とする請求項７記載の電圧比較回路。
【請求項１０】
前記第１および前記第２の電界効果トランジスタは、第２導電型の電界効果トランジスタであって、それぞれのソース電極は、共通とされて定電流源を介して前記第２の電源に接続され、前記電流制御回路は、前記定電流源に流れる電流を制御することで前記ソース電流を制御することを特徴とする請求項７記載の電圧比較回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−８０６７９（Ｐ２００６−８０６７９Ａ）
【公開日】平成１８年３月２３日（２００６．３．２３）
【国際特許分類】
【出願番号】特願２００４−２６０２００（Ｐ２００４−２６０２００）
【出願日】平成１６年９月７日（２００４．９．７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年３月２３日（２００６．３．２３）
【国際特許分類】
【出願日】平成１６年９月７日（２００４．９．７）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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