電圧発生回路
【課題】低電源電圧で動作するバンドギャップ基準電圧発生回路は、分流パスを設けるため消費電流が多くなってしまう。公知技術の消費電流は、従来の低電源電圧動作のバンドギャップ回路から電流を削減したとはいえ、未だ多い。本発明では、低電源電圧で動作し、かつ、消費電流のさらに少ないバンドギャップ基準電圧発生回路を提供する。
【解決手段】本発明の基準電圧発生回路では、低電源電圧動作の本質を維持したまま、さらに分流パスを共通化することで、消費電流を削減する。
【解決手段】本発明の基準電圧発生回路では、低電源電圧動作の本質を維持したまま、さらに分流パスを共通化することで、消費電流を削減する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧発生回路に係り、特に、半導体装置のバンドギャップ基準電圧として用いられる所定の電圧を発生する電圧発生回路に係る。
【背景技術】
【０００２】
近年、世界規模で温暖化対策が取り上げられている。ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に関しても、低消費電力の需要が増してきている。ロジック回路では、電源電圧を下げることで、低消費電力を実現している。しかし、バンドギャップ基準電圧発生回路のようなアナログ回路では、この電源電圧の低下によって、回路動作自体が厳しい現状となっている。そのため、低電源電圧で動作可能であり、かつ、低消費電力であるアナログ回路の需要が増してきている。
【０００３】
図１は、特許文献１（特開２００７−９５０３１号公報）に記載された低電圧用バンドギャップ基準電圧発生回路の構成を示す回路図である。ただし、図１の素子番号は便宜上改めているため、上記公報に記載のものと一致しない。
【０００４】
特許文献１に記載の低電圧用バンドギャップ基準電圧発生回路では、接点ＮＡ、ＮＢを各々抵抗ＲＣで接点ＮＣに接続し、共通の抵抗ＲＢでグランドに接続されている。これにより、電流分流パスを共通化して、低電源電圧動作を実現している。基準電圧ＶＲＥＦは、以下の式１に与えられる電圧となる。
ＶＲＥＦ＝（ＲＤ／（ＲＣ＋２ＲＢ））（（（ＲＣ＋２ＲＢ）・ＶＴ・ｌｎ（ｍ）／ＲＡ）＋ＶＦ） ……（式１）
ここで、ＶＴは熱電圧であり、ダイオードの面積比はＤＡ：ＤＢ＝１：ｍであり、ＶＦはダイオードの順方向電圧（＝ＶＡ）である。
【０００５】
次に、消費電流を、数式展開によって明らかにする。なお、演算増幅器で消費される電流は含めない。演算増幅器によって、非反転側入力電圧ＶＡ＝反転側入力電圧ＶＢに制御されているから、電流ＩＡは次の式２で与えられる。
ＩＡ＝ＶＴ・ｌｎ（ｍ）／ＲＡ ……（式２）
【０００６】
ＩＢは共通の接点ＮＡ及びＮＢから共通の非反転側入力電圧ＶＡと抵抗ＲＣを並列に接点ＮＣと接続し、接点ＮＣからグランドに抵抗ＲＢで接続したものとして計算できる。よって、電流ＩＢは次の式３で与えられる。
ＩＢ＝ＶＡ／（（ＲＣ／２）＋ＲＢ）＝２ＶＦ／（ＲＣ＋２ＲＢ） ……（式３）
【０００７】
トランジスタＭＰＡ、ＭＰＢ、ＭＰＣはサイズが共通であるため、消費電流は電流ＩＤの３倍となり、次の式４で与えられる。
３ＩＤ＝３（ＩＡ＋（ＩＢ／２））
＝（３ＶＴ・ｌｎ（ｍ）／ＲＡ）＋（３ＶＦ／（ＲＣ＋２ＲＢ）） ……（式４）
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−９５０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
低電源電圧で動作するバンドギャップ基準電圧発生回路は、分流パスを設けるため消費電流が多くなってしまう。低電源電圧で動作しない、いわゆる１．２Ｖ近傍の基準電圧ＶＲＥＦを出力するバンドギャップ基準電圧発生回路では、式４におけるＩＢ／２の項は無い。つまり、ＩＢ／２の項は、低電源電圧動作のために追加された消費電流の項である。よって、この公知技術の消費電流は、従来の低電源電圧動作のバンドギャップ回路から電流を削減したとはいえ、未だ多いことが分かる。
【課題を解決するための手段】
【００１０】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による基準電圧発生回路は、演算増幅器（ＯＡ０）と、第一電圧生成部（ＭＰ１、Ｎ１、Ｄ１）と、第二電圧生成部（ＭＰ２、Ｎ０、Ｒ０、Ｄ２）と、第三電圧生成部（ＭＰ３、ＮＲ、Ｒ２）と、第一抵抗（Ｒ１Ａ）と、第二抵抗（Ｒ１Ｂ）とを具備する。ここで、演算増幅器（ＯＡ０）は、第一電圧（Ｖ１）および第二電圧（Ｖ０）を入力して演算増幅信号を出力する。第一電圧生成部（ＭＰ１、Ｎ１、Ｄ１）は、演算増幅信号に応じて第一電圧（Ｖ１）を出力する。第二電圧生成部（ＭＰ２、Ｎ０、Ｒ０、Ｄ２）は、演算増幅信号に応じて第二電圧（Ｖ０）を出力する。第三電圧生成部（ＭＰ３、ＮＲ、Ｒ２）は、演算増幅信号に応じて基準電圧としての第三電圧（ＶＲＥＦ）を出力する。第一抵抗（Ｒ１Ａ）は、第一電圧生成部（ＭＰ１、Ｎ１、Ｄ１）において第一の電圧（Ｖ１）を出力する第一電圧出力ノード（Ｎ１）および演算増幅器において第三電圧（ＶＲＥＦ）を出力する基準電圧出力ノード（ＮＲ）との間に接続されている。第二抵抗（Ｒ１Ｂ）は、第二電圧生成部（ＭＰ２、Ｎ０、Ｒ０、Ｄ２）において第二の電圧（Ｖ０）を出力する第二電圧出力ノード（Ｎ０）および基準電圧出力ノード（ＮＲ）との間に接続されている。
【発明の効果】
【００１２】
本発明の電圧発生回路は、低電源電圧動作の本質を維持したまま、さらに分流パスを共通化することで、消費電流を削減することが出来る。
【図面の簡単な説明】
【００１３】
【図１】図１は、特許文献１に記載された低電圧用バンドギャップ基準電圧発生回路の構成を示す回路図である。
【図２】図２は、本発明の実施形態による電圧発生回路の構成を示す回路図である。
【発明を実施するための形態】
【００１４】
添付図面を参照して、本発明による電圧発生回路を実施するための形態を以下に説明する。
【００１５】
（実施形態）
図２は、本発明の実施形態による電圧発生回路の構成を示す回路図である。
【００１６】
図２の電圧発生回路の構成要素について説明する。図２の電圧発生回路は、同じ特性を有する第１〜第３のＰＭＯＳ（Ｐｏｓｉｔｉｖｅ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＰ１、ＭＰ２、ＭＰ３と、抵抗Ｒ０、Ｒ１Ａ、Ｒ１Ｂ、Ｒ２と、面積比が１：ｍであるダイオードＤ１、Ｄ２と、演算増幅器ＯＡ０とを具備している。なお、ダイオードＤ１、Ｄ２は、ダイオード接続されたバイポーラトランジスタに置き換えることも可能である。
【００１７】
図２の電圧発生回路の構成要素同士の接続関係について説明する。
【００１８】
第１のＰＭＯＳトランジスタＭＰ１のソースは、電源電圧供給部に接続されている。第１のＰＭＯＳトランジスタＭＰ１のドレインは、抵抗Ｒ１Ａの一方の端部と、演算増幅器ＯＡ０の反転側入力部と、第１のダイオードＤ１のアノードとに接続されている。第１のダイオードＤ１のカソードは、グランドに接続されている。ここで、第１のＰＭＯＳトランジスタＭＰ１と、第１のダイオードＤ１とをまとめて、第一電圧生成部と呼んでも良い。
【００１９】
第２のＰＭＯＳトランジスタＭＰ２のソースは、電源電圧供給部に接続されている。第２のＰＭＯＳトランジスタＭＰ２のドレインは、演算増幅器ＯＡ０の非反転側入力部と、抵抗Ｒ１Ｂの一方の端部と、抵抗Ｒ０の一方の端部とに接続されている。抵抗Ｒ０の他方の端部は、第２のダイオードＤ２のアノードに接続されている。第２のダイオードＤ２のカソードは、グランドに接続されている。ここで、第２のＰＭＯＳトランジスタＭＰ２と、抵抗Ｒ０と、第２のダイオードＤ２とをまとめて、第二電圧生成部と呼んでも良い。
【００２０】
第３のＰＭＯＳトランジスタＭＰ３のソースは、電源電圧供給部に接続されている。第３のＰＭＯＳトランジスタＭＰ３のドレインは、基準電圧出力部を出力する接点ＮＲと、抵抗Ｒ１Ａの他方の端部と、抵抗Ｒ１Ｂの他方の端部と、抵抗Ｒ２の一方の端部とに接続されている。抵抗Ｒ２の他方の端部は、グランドに接続されている。演算増幅器ＯＡ０の出力部は、第１〜第３のＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のそれぞれにおけるゲートに接続されている。ここで、第３のＰＭＯＳトランジスタＭＰ３と、抵抗Ｒ２とをまとめて、第三電圧生成部と呼んでも良い。
【００２１】
図２の電圧発生回路の動作について説明する。第１のＰＭＯＳトランジスタＭＰ１のドレインからダイオードＤ１に掛かる第１のパス、第２のＰＭＯＳトランジスタＭＰ２のドレインから抵抗Ｒ０及びダイオードＤ２に掛かる第２のパス、第３のＰＭＯＳトランジスタＭＰ３のドレインから抵抗Ｒ２に掛かる第３のパス、さらに、第３のパスの接点ＮＲより第１のパスの接点Ｎ０への抵抗Ｒ１Ａと、第３のパスの同接点より第２のパスの接点Ｎ１への抵抗Ｒ１Ｂ、そして、接点Ｎ０と接点Ｎ１を同電圧にフィードバックさせるための演算増幅器ＯＡ０を入力対接点Ｎ０、Ｎ１として構成し、各ＰＭＯＳトランジスタのゲートを制御する構成となっている。
【００２２】
次に、基準電圧ＶＲＥＦを数式展開によって説明する。ここで、本発明による電圧発生回路では、抵抗Ｒ１Ａと抵抗Ｒ１Ｂとが実質的に同じ抵抗値を有するので、Ｒ１の抵抗値＝Ｒ１Ａの抵抗値＝Ｒ１Ｂの抵抗値として取り扱う。まず、接点Ｎ０およびＮ１が同電圧に制御されていることから、非反転側入力電圧Ｖ０＝反転側入力電圧Ｖ１＝電圧ＶＦとなる。ここで、電圧ＶＦは、ダイオードの順方向電圧を示す。このとき、接点Ｎ０に接続されている第２のＰＭＯＳトランジスタＭＰ２および抵抗Ｒ１Ｂに対し、接点Ｎ１に接続されている第１のＰＭＯＳトランジスタＭＰ１および抵抗Ｒ１Ａは実質的に同一の電流経路を形成していることから、ダイオードＤ１およびＤ２にそれぞれ流れる電流は等しくなる。これを電流Ｉ０として計算すると、次の式５が得られる。
Ｉ０＝ＶＴ・ｌｎ（ｍ）／Ｒ０ ……（式５）
【００２３】
一方、抵抗Ｒ１Ａ（＝Ｒ１Ｂ＝Ｒ１）に流れる電流Ｉ２を、接点ＮＲから接点Ｎ１（接点ＮＲから接点Ｎ０）の方向に流れるものと定義すると、次の式６が得られる。
Ｉ２＝（ＶＲＥＦ−ＶＦ）／Ｒ１ ……（式６）
【００２４】
さらに、電流Ｉ３および電流Ｉ１については、次の式７および式８が得られる。
Ｉ３＝Ｉ０−Ｉ２＝（ＶＴ・ｌｎ（ｍ）／Ｒ０）−（（ＶＲＥＦ−ＶＦ）／Ｒ１） ……（式７）
Ｉ１＝ＶＲＥＦ／Ｒ２ ……（式８）
【００２５】
以上より、接点ＮＲに対してキルヒホッフの電流則を適用すると、次の式９が得られる。
Ｉ３＝Ｉ１＋２Ｉ２ ……（式９）
【００２６】
したがって、式６〜式８を式９に代入することにより、次の式１０が得られる。
ＶＲＥＦ＝（３Ｒ２／（Ｒ１＋３Ｒ２））（（Ｒ１ＶＴ・ｌｎ（ｍ）／３Ｒ０）＋ＶＦ） ……（式１０）
【００２７】
次に、本発明における消費電流を数式展開によって明らかにする。なお、演算増幅器で消費される電流は含めない。第１〜第３のＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３に流れる電流は同一であるから、全電流は電流Ｉ３の３倍に等しい。これを式９、式６、式８、式１０によって計算すると、次の式１１が得られる。
３Ｉ３＝３（Ｉ１＋２Ｉ２）＝３（（ＶＲＥＦ／Ｒ２）＋２（ＶＲＥＦ−ＶＦ）／Ｒ１）＝（（３／Ｒ０）（（Ｒ１＋２Ｒ２）／（Ｒ１＋３Ｒ２））ＶＴ・ｌｎ（ｍ））＋（３ＶＦ／（Ｒ１＋３Ｒ２）） ……（式１１）
【００２８】
次に、公知発明と本発明の電流値を比較する。比較のため、同じ基準電圧、同じ温度係数に設定するとして、以下の代表値を定める。公知発明における式１の各係数として、次の式１２ａ〜１２ｃを用いる場合を考える。
ＲＡ＝Ｒ ……（式１２ａ）
ＲＤ／（ＲＣ＋２ＲＢ）＝１／２ ……（式１２ｂ）
（ＲＣ＋２ＲＢ）／ＲＡ＝１０ ……（式１２ｃ）
【００２９】
式１２ａ〜１２ｃから、解の例として、次の式１３ａ〜１３ｃが得られる。
ＲＢ＝３Ｒ ……（式１３ａ）
ＲＣ＝４Ｒ ……（式１３ｂ）
ＲＤ＝５Ｒ ……（式１３ｃ）
【００３０】
これらの式１３ａ〜１３ｃを、前述の式４に代入すると、公知発明の消費電流Ｉｔｏｔａｌとして、次の式１４が得られる。
Ｉｔｏｔａｌ＝（３ＶＴ・ｌｎ（ｍ）／Ｒ）＋（３ＶＦ／１０Ｒ） ……（式１４）
【００３１】
公知発明における式１の各係数と同じ条件を満たすように、本発明における式１０の各係数として、次の式１５ａ〜１５ｃを用いる場合を考える。
Ｒ０＝Ｒ ……（式１５ａ）
３Ｒ２／（Ｒ１＋３Ｒ２）＝１／２ ……（式１５ｂ）
Ｒ１／３Ｒ０＝１０ ……（式１５ｃ）
【００３２】
式１５ａ〜１５ｃから、次の式１６ａ、１６ｂが得られる。
Ｒ１＝３０Ｒ ……（式１６ａ）
Ｒ２＝１０Ｒ ……（式１６ｂ）
【００３３】
式１６ａ、１６ｂを式１１に代入すると、本発明の消費電流Ｉｔｏｔａｌ’として、次の式１７が得られる。
Ｉｔｏｔａｌ’＝（５ＶＴ・ｌｎ（ｍ）／２Ｒ）＋（ＶＦ／２０Ｒ） ……（式１７）
【００３４】
ここで、公知発明の消費電流Ｉｔｏｔａｌと、本発明の消費電流Ｉｔｏｔａｌ’とを比較する。具体的には、式１４と、式１７とで、ＶＴ・ｌｎ（ｍ）の係数およびＶＦの係数をそれぞれ比較すると、次の式１８ａ、１８ｂが得られる。
３／Ｒ＞５／２Ｒ ……（式１８ａ）
３／１０Ｒ＞１／２０Ｒ ……（式１８ｂ）
【００３５】
すなわち、本発明の消費電流Ｉｔｏｔａｌ’が、公知発明の消費電流Ｉｔｏｔａｌよりも小さくなることが分かる。例えば、一般的な値として、Ｒ＝１０ＫΩ、ＶＴ＝２６ｍＶ、ＶＦ＝０．７Ｖ、ｍ＝８を用いると、次の式１９ａ、１９ｂが得られる。
Ｉｔｏｔａｌ≒３７μＡ ……（式１９ａ）
Ｉｔｏｔａｌ’≒１７μＡ ……（式１９ｂ）
【００３６】
また、低電源電圧のアプリケーションでは、バンドギャップ基準電圧発生回路が動作しないため、昇圧回路を用いて動作させる場合がある。このとき、昇圧電源には電力損失が発生することから、本発明における低消費電流のバンドギャップ基準電圧発生回路は特に有用となる。
【００３７】
以上説明したように、本発明によれば、以下の効果がもたらされる。
１．消費電流を少なくすることができる。
２．昇圧電源と組み合わせて実施した場合、さらに大きな消費電力削減効果が得られる。
【符号の説明】
【００３８】
ＤＡ、ＤＢ、Ｄ１、Ｄ２ ダイオード
ＩＡ、ＩＢ、ＩＣ、ＩＤ、Ｉ０、Ｉ１、Ｉ２、Ｉ３ 電流
ＭＰＡ、ＭＰＢ、ＭＰＣ、ＭＰ１、ＭＰ２、ＭＰ３ ＰＭＯＳトランジスタ
ＮＡ、ＮＢ、ＮＣ、Ｎ０、Ｎ１、Ｎ２、ＮＲ 接点
ＯＡ０ 演算増幅器
ＲＡ、ＲＢ、ＲＣ、ＲＤ、Ｒ０、Ｒ１Ａ、Ｒ１Ｂ、Ｒ２ 抵抗
ＶＡ、Ｖ０ 非反転側入力電圧
ＶＢ、Ｖ１ 反転側入力電圧
ＶＲＥＦ 基準電圧
【技術分野】
【０００１】
本発明は、電圧発生回路に係り、特に、半導体装置のバンドギャップ基準電圧として用いられる所定の電圧を発生する電圧発生回路に係る。
【背景技術】
【０００２】
近年、世界規模で温暖化対策が取り上げられている。ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に関しても、低消費電力の需要が増してきている。ロジック回路では、電源電圧を下げることで、低消費電力を実現している。しかし、バンドギャップ基準電圧発生回路のようなアナログ回路では、この電源電圧の低下によって、回路動作自体が厳しい現状となっている。そのため、低電源電圧で動作可能であり、かつ、低消費電力であるアナログ回路の需要が増してきている。
【０００３】
図１は、特許文献１（特開２００７−９５０３１号公報）に記載された低電圧用バンドギャップ基準電圧発生回路の構成を示す回路図である。ただし、図１の素子番号は便宜上改めているため、上記公報に記載のものと一致しない。
【０００４】
特許文献１に記載の低電圧用バンドギャップ基準電圧発生回路では、接点ＮＡ、ＮＢを各々抵抗ＲＣで接点ＮＣに接続し、共通の抵抗ＲＢでグランドに接続されている。これにより、電流分流パスを共通化して、低電源電圧動作を実現している。基準電圧ＶＲＥＦは、以下の式１に与えられる電圧となる。
ＶＲＥＦ＝（ＲＤ／（ＲＣ＋２ＲＢ））（（（ＲＣ＋２ＲＢ）・ＶＴ・ｌｎ（ｍ）／ＲＡ）＋ＶＦ） ……（式１）
ここで、ＶＴは熱電圧であり、ダイオードの面積比はＤＡ：ＤＢ＝１：ｍであり、ＶＦはダイオードの順方向電圧（＝ＶＡ）である。
【０００５】
次に、消費電流を、数式展開によって明らかにする。なお、演算増幅器で消費される電流は含めない。演算増幅器によって、非反転側入力電圧ＶＡ＝反転側入力電圧ＶＢに制御されているから、電流ＩＡは次の式２で与えられる。
ＩＡ＝ＶＴ・ｌｎ（ｍ）／ＲＡ ……（式２）
【０００６】
ＩＢは共通の接点ＮＡ及びＮＢから共通の非反転側入力電圧ＶＡと抵抗ＲＣを並列に接点ＮＣと接続し、接点ＮＣからグランドに抵抗ＲＢで接続したものとして計算できる。よって、電流ＩＢは次の式３で与えられる。
ＩＢ＝ＶＡ／（（ＲＣ／２）＋ＲＢ）＝２ＶＦ／（ＲＣ＋２ＲＢ） ……（式３）
【０００７】
トランジスタＭＰＡ、ＭＰＢ、ＭＰＣはサイズが共通であるため、消費電流は電流ＩＤの３倍となり、次の式４で与えられる。
３ＩＤ＝３（ＩＡ＋（ＩＢ／２））
＝（３ＶＴ・ｌｎ（ｍ）／ＲＡ）＋（３ＶＦ／（ＲＣ＋２ＲＢ）） ……（式４）
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−９５０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
低電源電圧で動作するバンドギャップ基準電圧発生回路は、分流パスを設けるため消費電流が多くなってしまう。低電源電圧で動作しない、いわゆる１．２Ｖ近傍の基準電圧ＶＲＥＦを出力するバンドギャップ基準電圧発生回路では、式４におけるＩＢ／２の項は無い。つまり、ＩＢ／２の項は、低電源電圧動作のために追加された消費電流の項である。よって、この公知技術の消費電流は、従来の低電源電圧動作のバンドギャップ回路から電流を削減したとはいえ、未だ多いことが分かる。
【課題を解決するための手段】
【００１０】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による基準電圧発生回路は、演算増幅器（ＯＡ０）と、第一電圧生成部（ＭＰ１、Ｎ１、Ｄ１）と、第二電圧生成部（ＭＰ２、Ｎ０、Ｒ０、Ｄ２）と、第三電圧生成部（ＭＰ３、ＮＲ、Ｒ２）と、第一抵抗（Ｒ１Ａ）と、第二抵抗（Ｒ１Ｂ）とを具備する。ここで、演算増幅器（ＯＡ０）は、第一電圧（Ｖ１）および第二電圧（Ｖ０）を入力して演算増幅信号を出力する。第一電圧生成部（ＭＰ１、Ｎ１、Ｄ１）は、演算増幅信号に応じて第一電圧（Ｖ１）を出力する。第二電圧生成部（ＭＰ２、Ｎ０、Ｒ０、Ｄ２）は、演算増幅信号に応じて第二電圧（Ｖ０）を出力する。第三電圧生成部（ＭＰ３、ＮＲ、Ｒ２）は、演算増幅信号に応じて基準電圧としての第三電圧（ＶＲＥＦ）を出力する。第一抵抗（Ｒ１Ａ）は、第一電圧生成部（ＭＰ１、Ｎ１、Ｄ１）において第一の電圧（Ｖ１）を出力する第一電圧出力ノード（Ｎ１）および演算増幅器において第三電圧（ＶＲＥＦ）を出力する基準電圧出力ノード（ＮＲ）との間に接続されている。第二抵抗（Ｒ１Ｂ）は、第二電圧生成部（ＭＰ２、Ｎ０、Ｒ０、Ｄ２）において第二の電圧（Ｖ０）を出力する第二電圧出力ノード（Ｎ０）および基準電圧出力ノード（ＮＲ）との間に接続されている。
【発明の効果】
【００１２】
本発明の電圧発生回路は、低電源電圧動作の本質を維持したまま、さらに分流パスを共通化することで、消費電流を削減することが出来る。
【図面の簡単な説明】
【００１３】
【図１】図１は、特許文献１に記載された低電圧用バンドギャップ基準電圧発生回路の構成を示す回路図である。
【図２】図２は、本発明の実施形態による電圧発生回路の構成を示す回路図である。
【発明を実施するための形態】
【００１４】
添付図面を参照して、本発明による電圧発生回路を実施するための形態を以下に説明する。
【００１５】
（実施形態）
図２は、本発明の実施形態による電圧発生回路の構成を示す回路図である。
【００１６】
図２の電圧発生回路の構成要素について説明する。図２の電圧発生回路は、同じ特性を有する第１〜第３のＰＭＯＳ（Ｐｏｓｉｔｉｖｅ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＰ１、ＭＰ２、ＭＰ３と、抵抗Ｒ０、Ｒ１Ａ、Ｒ１Ｂ、Ｒ２と、面積比が１：ｍであるダイオードＤ１、Ｄ２と、演算増幅器ＯＡ０とを具備している。なお、ダイオードＤ１、Ｄ２は、ダイオード接続されたバイポーラトランジスタに置き換えることも可能である。
【００１７】
図２の電圧発生回路の構成要素同士の接続関係について説明する。
【００１８】
第１のＰＭＯＳトランジスタＭＰ１のソースは、電源電圧供給部に接続されている。第１のＰＭＯＳトランジスタＭＰ１のドレインは、抵抗Ｒ１Ａの一方の端部と、演算増幅器ＯＡ０の反転側入力部と、第１のダイオードＤ１のアノードとに接続されている。第１のダイオードＤ１のカソードは、グランドに接続されている。ここで、第１のＰＭＯＳトランジスタＭＰ１と、第１のダイオードＤ１とをまとめて、第一電圧生成部と呼んでも良い。
【００１９】
第２のＰＭＯＳトランジスタＭＰ２のソースは、電源電圧供給部に接続されている。第２のＰＭＯＳトランジスタＭＰ２のドレインは、演算増幅器ＯＡ０の非反転側入力部と、抵抗Ｒ１Ｂの一方の端部と、抵抗Ｒ０の一方の端部とに接続されている。抵抗Ｒ０の他方の端部は、第２のダイオードＤ２のアノードに接続されている。第２のダイオードＤ２のカソードは、グランドに接続されている。ここで、第２のＰＭＯＳトランジスタＭＰ２と、抵抗Ｒ０と、第２のダイオードＤ２とをまとめて、第二電圧生成部と呼んでも良い。
【００２０】
第３のＰＭＯＳトランジスタＭＰ３のソースは、電源電圧供給部に接続されている。第３のＰＭＯＳトランジスタＭＰ３のドレインは、基準電圧出力部を出力する接点ＮＲと、抵抗Ｒ１Ａの他方の端部と、抵抗Ｒ１Ｂの他方の端部と、抵抗Ｒ２の一方の端部とに接続されている。抵抗Ｒ２の他方の端部は、グランドに接続されている。演算増幅器ＯＡ０の出力部は、第１〜第３のＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のそれぞれにおけるゲートに接続されている。ここで、第３のＰＭＯＳトランジスタＭＰ３と、抵抗Ｒ２とをまとめて、第三電圧生成部と呼んでも良い。
【００２１】
図２の電圧発生回路の動作について説明する。第１のＰＭＯＳトランジスタＭＰ１のドレインからダイオードＤ１に掛かる第１のパス、第２のＰＭＯＳトランジスタＭＰ２のドレインから抵抗Ｒ０及びダイオードＤ２に掛かる第２のパス、第３のＰＭＯＳトランジスタＭＰ３のドレインから抵抗Ｒ２に掛かる第３のパス、さらに、第３のパスの接点ＮＲより第１のパスの接点Ｎ０への抵抗Ｒ１Ａと、第３のパスの同接点より第２のパスの接点Ｎ１への抵抗Ｒ１Ｂ、そして、接点Ｎ０と接点Ｎ１を同電圧にフィードバックさせるための演算増幅器ＯＡ０を入力対接点Ｎ０、Ｎ１として構成し、各ＰＭＯＳトランジスタのゲートを制御する構成となっている。
【００２２】
次に、基準電圧ＶＲＥＦを数式展開によって説明する。ここで、本発明による電圧発生回路では、抵抗Ｒ１Ａと抵抗Ｒ１Ｂとが実質的に同じ抵抗値を有するので、Ｒ１の抵抗値＝Ｒ１Ａの抵抗値＝Ｒ１Ｂの抵抗値として取り扱う。まず、接点Ｎ０およびＮ１が同電圧に制御されていることから、非反転側入力電圧Ｖ０＝反転側入力電圧Ｖ１＝電圧ＶＦとなる。ここで、電圧ＶＦは、ダイオードの順方向電圧を示す。このとき、接点Ｎ０に接続されている第２のＰＭＯＳトランジスタＭＰ２および抵抗Ｒ１Ｂに対し、接点Ｎ１に接続されている第１のＰＭＯＳトランジスタＭＰ１および抵抗Ｒ１Ａは実質的に同一の電流経路を形成していることから、ダイオードＤ１およびＤ２にそれぞれ流れる電流は等しくなる。これを電流Ｉ０として計算すると、次の式５が得られる。
Ｉ０＝ＶＴ・ｌｎ（ｍ）／Ｒ０ ……（式５）
【００２３】
一方、抵抗Ｒ１Ａ（＝Ｒ１Ｂ＝Ｒ１）に流れる電流Ｉ２を、接点ＮＲから接点Ｎ１（接点ＮＲから接点Ｎ０）の方向に流れるものと定義すると、次の式６が得られる。
Ｉ２＝（ＶＲＥＦ−ＶＦ）／Ｒ１ ……（式６）
【００２４】
さらに、電流Ｉ３および電流Ｉ１については、次の式７および式８が得られる。
Ｉ３＝Ｉ０−Ｉ２＝（ＶＴ・ｌｎ（ｍ）／Ｒ０）−（（ＶＲＥＦ−ＶＦ）／Ｒ１） ……（式７）
Ｉ１＝ＶＲＥＦ／Ｒ２ ……（式８）
【００２５】
以上より、接点ＮＲに対してキルヒホッフの電流則を適用すると、次の式９が得られる。
Ｉ３＝Ｉ１＋２Ｉ２ ……（式９）
【００２６】
したがって、式６〜式８を式９に代入することにより、次の式１０が得られる。
ＶＲＥＦ＝（３Ｒ２／（Ｒ１＋３Ｒ２））（（Ｒ１ＶＴ・ｌｎ（ｍ）／３Ｒ０）＋ＶＦ） ……（式１０）
【００２７】
次に、本発明における消費電流を数式展開によって明らかにする。なお、演算増幅器で消費される電流は含めない。第１〜第３のＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３に流れる電流は同一であるから、全電流は電流Ｉ３の３倍に等しい。これを式９、式６、式８、式１０によって計算すると、次の式１１が得られる。
３Ｉ３＝３（Ｉ１＋２Ｉ２）＝３（（ＶＲＥＦ／Ｒ２）＋２（ＶＲＥＦ−ＶＦ）／Ｒ１）＝（（３／Ｒ０）（（Ｒ１＋２Ｒ２）／（Ｒ１＋３Ｒ２））ＶＴ・ｌｎ（ｍ））＋（３ＶＦ／（Ｒ１＋３Ｒ２）） ……（式１１）
【００２８】
次に、公知発明と本発明の電流値を比較する。比較のため、同じ基準電圧、同じ温度係数に設定するとして、以下の代表値を定める。公知発明における式１の各係数として、次の式１２ａ〜１２ｃを用いる場合を考える。
ＲＡ＝Ｒ ……（式１２ａ）
ＲＤ／（ＲＣ＋２ＲＢ）＝１／２ ……（式１２ｂ）
（ＲＣ＋２ＲＢ）／ＲＡ＝１０ ……（式１２ｃ）
【００２９】
式１２ａ〜１２ｃから、解の例として、次の式１３ａ〜１３ｃが得られる。
ＲＢ＝３Ｒ ……（式１３ａ）
ＲＣ＝４Ｒ ……（式１３ｂ）
ＲＤ＝５Ｒ ……（式１３ｃ）
【００３０】
これらの式１３ａ〜１３ｃを、前述の式４に代入すると、公知発明の消費電流Ｉｔｏｔａｌとして、次の式１４が得られる。
Ｉｔｏｔａｌ＝（３ＶＴ・ｌｎ（ｍ）／Ｒ）＋（３ＶＦ／１０Ｒ） ……（式１４）
【００３１】
公知発明における式１の各係数と同じ条件を満たすように、本発明における式１０の各係数として、次の式１５ａ〜１５ｃを用いる場合を考える。
Ｒ０＝Ｒ ……（式１５ａ）
３Ｒ２／（Ｒ１＋３Ｒ２）＝１／２ ……（式１５ｂ）
Ｒ１／３Ｒ０＝１０ ……（式１５ｃ）
【００３２】
式１５ａ〜１５ｃから、次の式１６ａ、１６ｂが得られる。
Ｒ１＝３０Ｒ ……（式１６ａ）
Ｒ２＝１０Ｒ ……（式１６ｂ）
【００３３】
式１６ａ、１６ｂを式１１に代入すると、本発明の消費電流Ｉｔｏｔａｌ’として、次の式１７が得られる。
Ｉｔｏｔａｌ’＝（５ＶＴ・ｌｎ（ｍ）／２Ｒ）＋（ＶＦ／２０Ｒ） ……（式１７）
【００３４】
ここで、公知発明の消費電流Ｉｔｏｔａｌと、本発明の消費電流Ｉｔｏｔａｌ’とを比較する。具体的には、式１４と、式１７とで、ＶＴ・ｌｎ（ｍ）の係数およびＶＦの係数をそれぞれ比較すると、次の式１８ａ、１８ｂが得られる。
３／Ｒ＞５／２Ｒ ……（式１８ａ）
３／１０Ｒ＞１／２０Ｒ ……（式１８ｂ）
【００３５】
すなわち、本発明の消費電流Ｉｔｏｔａｌ’が、公知発明の消費電流Ｉｔｏｔａｌよりも小さくなることが分かる。例えば、一般的な値として、Ｒ＝１０ＫΩ、ＶＴ＝２６ｍＶ、ＶＦ＝０．７Ｖ、ｍ＝８を用いると、次の式１９ａ、１９ｂが得られる。
Ｉｔｏｔａｌ≒３７μＡ ……（式１９ａ）
Ｉｔｏｔａｌ’≒１７μＡ ……（式１９ｂ）
【００３６】
また、低電源電圧のアプリケーションでは、バンドギャップ基準電圧発生回路が動作しないため、昇圧回路を用いて動作させる場合がある。このとき、昇圧電源には電力損失が発生することから、本発明における低消費電流のバンドギャップ基準電圧発生回路は特に有用となる。
【００３７】
以上説明したように、本発明によれば、以下の効果がもたらされる。
１．消費電流を少なくすることができる。
２．昇圧電源と組み合わせて実施した場合、さらに大きな消費電力削減効果が得られる。
【符号の説明】
【００３８】
ＤＡ、ＤＢ、Ｄ１、Ｄ２ ダイオード
ＩＡ、ＩＢ、ＩＣ、ＩＤ、Ｉ０、Ｉ１、Ｉ２、Ｉ３ 電流
ＭＰＡ、ＭＰＢ、ＭＰＣ、ＭＰ１、ＭＰ２、ＭＰ３ ＰＭＯＳトランジスタ
ＮＡ、ＮＢ、ＮＣ、Ｎ０、Ｎ１、Ｎ２、ＮＲ 接点
ＯＡ０ 演算増幅器
ＲＡ、ＲＢ、ＲＣ、ＲＤ、Ｒ０、Ｒ１Ａ、Ｒ１Ｂ、Ｒ２ 抵抗
ＶＡ、Ｖ０ 非反転側入力電圧
ＶＢ、Ｖ１ 反転側入力電圧
ＶＲＥＦ 基準電圧
【特許請求の範囲】
【請求項１】
第一電圧および第二電圧を入力して演算増幅信号を出力する演算増幅器と、
前記演算増幅信号に応じて前記第一電圧を出力する第一電圧生成部と、
前記演算増幅信号に応じて前記第二電圧を出力する第二電圧生成部と、
前記演算増幅信号に応じて基準電圧としての第三電圧を出力する第三電圧生成部と、
前記第一電圧生成部において前記第一の電圧を出力する第一電圧出力ノードおよび前記演算増幅器において前記第三電圧を出力する基準電圧出力ノードとの間に接続された第一抵抗と、
前記第二電圧生成部において前記第二の電圧を出力する第二電圧出力ノードおよび前記基準電圧出力ノードとの間に接続された第二抵抗と
を具備する
基準電圧発生回路。
【請求項２】
請求項１に記載の基準電圧発生回路において、
前記第一電圧生成部は、
電源電圧供給部および前記第一電圧出力ノードの間にソースおよびドレインが接続されて、前記演算増幅信号をゲートに入力する第一ＰＭＯＳトランジスタと、
前記第一電圧出力ノードおよびグランドの間に接続された第一ダイオードと
を具備する
基準電圧発生回路。
【請求項３】
請求項２に記載の基準電圧発生回路において、
前記第二電圧生成部は、
前記電源電圧供給部および前記第二電圧出力ノードの間にソースおよびドレインが接続されて、前記演算増幅信号をゲートに入力する第二ＰＭＯＳトランジスタと、
前記第二電圧出力ノードに一方の端部が接続された第三抵抗と、
前記第三抵抗の他方の端部および前記グランドの間に接続された第二ダイオードと
を具備する
基準電圧発生回路。
【請求項４】
請求項３に記載の基準電圧発生回路において、
前記第三電圧生成部は、
前記電源電圧供給部および前記基準電圧出力ノードの間にソースおよびドレインが接続されて、前記演算増幅信号をゲートに入力する第三ＰＭＯＳトランジスタと、
前記基準電圧出力ノードおよび前記グランドの間に接続された第四抵抗と
を具備する
基準電圧発生回路。
【請求項５】
請求項４に記載の基準電圧発生回路において、
前記第一ＰＭＯＳトランジスタ、前記第二ＰＭＯＳトランジスタおよび前記第三ＰＭＯＳトランジスタは、
同じ特性
を具備する
基準電圧発生回路。
【請求項６】
請求項４または５に記載の基準電圧発生回路において、
前記第一抵抗および前記第二抵抗は、
同じ抵抗値
を具備する
基準電圧発生回路。
【請求項１】
第一電圧および第二電圧を入力して演算増幅信号を出力する演算増幅器と、
前記演算増幅信号に応じて前記第一電圧を出力する第一電圧生成部と、
前記演算増幅信号に応じて前記第二電圧を出力する第二電圧生成部と、
前記演算増幅信号に応じて基準電圧としての第三電圧を出力する第三電圧生成部と、
前記第一電圧生成部において前記第一の電圧を出力する第一電圧出力ノードおよび前記演算増幅器において前記第三電圧を出力する基準電圧出力ノードとの間に接続された第一抵抗と、
前記第二電圧生成部において前記第二の電圧を出力する第二電圧出力ノードおよび前記基準電圧出力ノードとの間に接続された第二抵抗と
を具備する
基準電圧発生回路。
【請求項２】
請求項１に記載の基準電圧発生回路において、
前記第一電圧生成部は、
電源電圧供給部および前記第一電圧出力ノードの間にソースおよびドレインが接続されて、前記演算増幅信号をゲートに入力する第一ＰＭＯＳトランジスタと、
前記第一電圧出力ノードおよびグランドの間に接続された第一ダイオードと
を具備する
基準電圧発生回路。
【請求項３】
請求項２に記載の基準電圧発生回路において、
前記第二電圧生成部は、
前記電源電圧供給部および前記第二電圧出力ノードの間にソースおよびドレインが接続されて、前記演算増幅信号をゲートに入力する第二ＰＭＯＳトランジスタと、
前記第二電圧出力ノードに一方の端部が接続された第三抵抗と、
前記第三抵抗の他方の端部および前記グランドの間に接続された第二ダイオードと
を具備する
基準電圧発生回路。
【請求項４】
請求項３に記載の基準電圧発生回路において、
前記第三電圧生成部は、
前記電源電圧供給部および前記基準電圧出力ノードの間にソースおよびドレインが接続されて、前記演算増幅信号をゲートに入力する第三ＰＭＯＳトランジスタと、
前記基準電圧出力ノードおよび前記グランドの間に接続された第四抵抗と
を具備する
基準電圧発生回路。
【請求項５】
請求項４に記載の基準電圧発生回路において、
前記第一ＰＭＯＳトランジスタ、前記第二ＰＭＯＳトランジスタおよび前記第三ＰＭＯＳトランジスタは、
同じ特性
を具備する
基準電圧発生回路。
【請求項６】
請求項４または５に記載の基準電圧発生回路において、
前記第一抵抗および前記第二抵抗は、
同じ抵抗値
を具備する
基準電圧発生回路。
【図１】
【図２】
【図２】
【公開番号】特開２０１１−１８１０４５（Ｐ２０１１−１８１０４５Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１０−４７５３９（Ｐ２０１０−４７５３９）
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]