電気光学装置、電子機器、および電気光学装置の製造方法
【課題】引き回し配線間に大きな容量が寄生せず、かつ、引き回し配線の引き回し領域が占有する面積を狭めることのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供すること。
【解決手段】液晶装置１の素子基板において、複数本のゲート引き回し配線１ｘが平行な平行配線領域１ｇでは、ゲート引き回し配線１ｘを一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとし、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとする。第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓは、第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭く、例えば０である。
【解決手段】液晶装置１の素子基板において、複数本のゲート引き回し配線１ｘが平行な平行配線領域１ｇでは、ゲート引き回し配線１ｘを一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとし、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとする。第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓは、第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭く、例えば０である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子基板上に複数の画素トランジスタを備えた電気光学装置、電子機器、および電気光学装置の製造方法に関するものである。
【背景技術】
【０００２】
各種の電気光学装置のうち、例えば、アクティブマトリクス型の液晶装置では、複数の画素がマトリクス状に配置された画素領域内に複数本のゲート線と複数本のソース線とが交差するように形成されており、素子基板上の画素領域の外側には、複数本のゲート線の各々から端子に向けて複数の複数本のゲート引き回し配線が形成されている、また、素子基板上の画素領域の外側には、複数本のソース線から端子に向けて複数本のソース引き回し配線が形成されている。従って、素子基板では、例えば、図１４（ａ）に示すように、複数本のゲート引き回し配線１ｘが全て層間絶縁膜４ｓの下層側で並列して延びているため、素子基板には、画素領域の外側に、画像の表示に直接、寄与しない額縁領域が幅広に形成されてしまう。
【０００３】
ここで、ソース線は、層間絶縁膜の上層に形成されている。そこで、図１４（ｂ）に示すように、例えば、ゲート引き回し配線１ｘについては、その一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、第１メタル配線３ｓと第２メタル配線６ｓを層間絶縁膜４ｓを介して完全に重ねることにより、配線領域の幅寸法を狭くすることが提案されている（特許文献１参照）。
【０００４】
また、図１４（ｂ）に示す構成では、第１メタル配線３ｓと第２メタル配線６ｓとの間の寄生容量が大きいとして、図１４（ｃ）に示すように、ライン＆スペースが例えば８μｍとなるように第１メタル配線３ｓと第２メタル配線６ｓとを平面的に大きくずらして配置することが提案されている（特許文献２参照）。
【特許文献１】特許第３２７６５５７号公報の図３
【特許文献２】特開２００５−９１９６２号の図２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１４（ｃ）に示すような構成を採用した場合、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅が第１メタル配線３ｓのライン幅あるいは第２メタル配線６ｓのライン幅の数倍もあるため、配線領域の幅寸法を狭くできず、画素領域の外側に、画像の表示に直接、寄与しない額縁領域が幅広に形成されてしまうという問題点がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、引き回し配線間に大きな容量が寄生せず、かつ、引き回し配線の引き回し領域が占有する面積を狭めることのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供することにある。
【０００７】
また、本発明の課題は、素子基板上に形成される保持容量の単位面積当たりの静電容量を高めた場合でも、引き回し配線間に大きな容量が寄生することを防止することのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明では、素子基板上に、複数本のゲート線と複数本の
ソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有する電気光学装置において、前記複数のゲート線は第１メタル層により形成され、前記複数のソース線は、前記第１メタル層との間に層間絶縁膜が介在する第２メタル層により形成され、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、１本おきに、前記第１メタル層により形成された第１メタル配線と、前記第２メタル層により形成された第２メタル配線とにより構成されており、前記平行配線領域では、前記第１メタル配線と前記第２メタル配線とが平面的にずれた位置に形成され、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭いことを特徴とする。
【０００９】
本発明において、ゲート線またはソース線からの引き回し配線については、引き回し配線同士が平行に延びた平行配線領域で、一本おきに、第１メタル層により形成された第１メタル配線とする一方、他の１本おきのゲート引き回し配線については第２メタル層により形成された第２メタル配線とし、かつ、平行配線領域において、第１メタル配線および第２メタル配線は平面的にずれた位置に形成されており、平行配線領域において、第１メタル配線と第２メタル配線との間の平面的なスペース幅あるいは重なり幅が第１メタル配線のライン幅および第２メタル配線のライン幅のいずれよりも狭い。このため、第１メタル配線と第２メタル配線とが重なっていない場合には、隣接する引き回し配線間に大きな寄生容量が発生することがなく、第１メタル配線と第２メタル配線とが部分的に重なっている場合でも、その重なり面積が狭いので、第１メタル配線と第２メタル配線とが完全に重なっている場合と違って、隣接する引き回し配線間に大きな寄生容量が発生することがない。また、第１メタル配線と第２メタル配線との間に広いスペースがないので、平行配線領域の幅寸法を狭くすることができ、画素領域の外側において、画像の表示に直接、寄与しない領域を狭くすることができる。
【００１０】
本発明において、前記平行配線領域では、前記第１メタル配線と前記第２メタル配線とが平面的に重なることなく形成され、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭いことが好ましい。このように構成すると、第１メタル配線と第２メタル配線との間に重なり部分がないので、隣接する引き回し配線間に大きな寄生容量が発生することを確実に防止することができる。また、第１メタル配線と第２メタル配線との間のスペース幅が狭いので、平行配線領域の幅寸法を狭くすることができ、画素領域の外側において、画像の表示に直接、寄与しない領域を狭くすることができる。
【００１１】
本発明において、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅および重なり幅が０であることが好ましい。このように構成すると、引き回し配線に大きな寄生容量が発生することを防止しながら、平行配線領域の幅寸法を極限まで狭くすることができる。
【００１２】
本発明において、前記画素トランジスタは、前記第１メタル層により形成されたゲート電極、前記層間絶縁膜と同一の層間に形成されたゲート絶縁層、能動層、および前記第２メタル層により形成されたソース・ドレイン電極を下層側からこの順に備えている構成を採用することができる。
【００１３】
本発明において、前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、前記層間絶縁膜は、膜厚が前記
誘電体層よりも厚いことが好ましい。このように構成すると、単位面積当たりの容量が高い保持容量を形成した場合でも、層間絶縁膜の膜厚が厚いので、第１メタル配線と第２メタル配線との間に大きな寄生容量が発生しない。
【００１４】
本発明において、前記素子基板上には、前記ゲート線および前記ソース線との層間に複数層の絶縁膜が形成され、当該複数層の絶縁膜により前記層間絶縁膜が構成され、前記複数層の絶縁膜のうち、上層側絶縁膜のみによって前記誘電体層が構成されていることが好ましい。下層側絶縁膜を残さずエッチングすれば、絶縁膜を深さ方向の途中位置までエッチングするという構成を採用する必要がないので、エッチング深さのばらつきに起因する誘電体層の膜厚ばらつきを防止することができる。また、上層側絶縁膜であれば、下層側絶縁膜を部分的にドライエッチングする際の静電気やプラズマに晒されることがないので、上層側絶縁膜には静電気やプラズマに起因する表面損傷や欠陥が発生しない。また、下層側絶縁膜のエッチングにウエットエッチングを採用した場合には、上層側絶縁膜が下層側絶縁膜に対するエッチング液に接触することがないので、上層側絶縁膜にはピンホールが発生しない。それ故、保持容量の耐電圧低下などを防止することができる。
【００１５】
本発明において、前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、前記層間絶縁膜は、前記誘電体層を構成する絶縁膜よりも誘電率が低い層を備えていることが好ましい。このように構成すると、単位面積当たりの容量が高い保持容量を形成した場合でも、層間絶縁膜全体としての誘電率が低いので、第１メタル配線と第２メタル配線との間に大きな寄生容量が発生しない。
【００１６】
本発明において、前記層間絶縁膜と前記ゲート絶縁層は、同一の膜構造を備えていることが好ましい。画素トランジスタのゲート絶縁層においても、層間絶縁膜と同様、膜厚を厚くした構成や低誘電率の絶縁膜を備えた構成にすれば、画素トランジスタのゲート−ソース間、あるいは画素トランジスタのゲート−ドレイン間に大きな容量が寄生することを防止することができる。
【００１７】
本発明において、前記第２メタル配線と前記層間絶縁膜との層間には、前記能動層と同一の層間に半導体膜が形成されていることが好ましい。このように構成すると、第１メタル配線と第２メタル配線との間に大きな寄生容量が発生することを確実に防止することができる。
【００１８】
本発明において、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線では、１本の引き回し配線において前記第１メタル配線と前記第２メタル配線とが切り換わる箇所の数が等しいことが好ましい。このように構成すると、１本の引き回し配線における第１メタル配線と第２メタル配線とのコンタクト箇所の数が複数本の引き回し配線間で等しいので、複数本の引き回し配線間にコンタクト抵抗に起因する配線抵抗のばらつきが発生しない。
【００１９】
本発明において、前記複数本のゲート引き回し配線および複数本のソース引き回し配線は各々、駆動回路接続用の端子が接続された実装領域まで引き回されており、前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線は、前記端子に到達する部分が同一の層間に位置し、前記実装領域には、前記ゲート線と前記ソース線に対して共通の駆動用ＩＣまたは配線基板が実装されていることが好ましい。このように構成すると、ゲート引き回し配線とソース引き回し配線に対する端子の構成が同一であるので、実装領域に共通の駆動用ＩＣまたは配線基板を実装する場合に、信頼性の高い実装を行うことができる。
【００２０】
本発明において、前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線のうちの一方の引き回し配線のみが前記平行配線領域に前記第１メタル配線と前記第２メタル配線とを備え、当該一方の引き回し配線では、１本おきに位置する引き回し配線が前記画素領域から前記平行配線領域に向かう途中の１箇所のみで前記第１メタル配線と前記第２メタル配線との間で切り換わり、他の１本おきに位置する引き回し配線は、前記平行配線領域から前記実装領域に向かう途中の１箇所のみで前記第１メタル配線と前記第２メタル配線との間で切り換わっていることが好ましい。
【００２１】
本発明では、素子基板上に、第１メタル層により形成された複数本のゲート線と、前記第１メタル層との間に層間絶縁膜が介在する第２メタル層により形成され、前記複数本のゲート線と交差する方向に延びた複数本のソース線と、前記複数本のゲート線と前記複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有し、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、１本おきに、前記第１メタル層により形成された第１メタル配線と、前記第２メタル層により形成された第２メタル配線とにより構成された電気光学装置の製造方法において、前記ゲート線を形成するとともに、前記平行配線領域に前記第１メタル配線を形成するゲート線形成工程と、前記ゲート線および前記第１メタル配線の上層に前記画素トランジスタのゲート絶縁層および前前記層間絶縁膜を構成するための絶縁膜を成膜する絶縁膜形成工程と、前記ゲート絶縁層の上層側に前記能動層を構成する半導体膜を成膜する半導体膜形成工程と、前記半導体膜をパターニングする半導体膜パターニング工程と、前記ソース線を形成するとともに、前記平行配線領域のうち、前記第１メタル配線に対して平面的にずれた位置であって前記第１メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭くなるような位置に前記第２メタル配線を形成するソース線形成工程と、を有し、前記層間絶縁膜に対して前記第１メタル配線と前記第２メタル配線とを接続するためのコンタクトホールを形成するエッチング工程は、前記半導体膜パターニング工程を行った後、前記ソース線形成工程の前に行うことを特徴とする。本発明では、引き回し配線を第１メタル配線と第２メタル配線とによって構成するため、層間絶縁膜にエッチング工程を行ってコンタクトホールを形成する必要があるが、かかるエッチング工程は、ゲート絶縁層の上層側に能動層を構成する半導体膜を成膜する半導体膜形成工程の後に行うため、ゲート絶縁層と能動層との界面がレジストで汚染されることを防止でき、画素トランジスタの信頼性を向上することができる。
【００２２】
本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用いることができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を相違させてある。また、以下の説明では、図１４に示した例との対応が明確になるように、共通する機能を有する部分には同一の符号を付して説明する。
【００２４】
［実施の形態１］
（液晶装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図１（ａ）、（ｂ）において、本形態の液晶装置１は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、あるいはＶＡＮ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ Ｎｅｍａｔｉｃ）モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置１では、シール材２２を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶１ｆが保持されている。
【００２５】
素子基板１０において、シール材２２の外側に位置する端部領域には、ＩＣ実装領域６０が形成されており、このＩＣ実装領域６０には、ゲート線駆動回路６６およびソース線駆動回路６７を内蔵の駆動用ＩＣ６１がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装されている。また、素子基板１０において、ＩＣ実装領域６０より外周縁側には、フレキシブル配線基板を実装するための端子１２が基板辺に沿って形成されている。シール材２２は、素子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。シール材２２には、その途切れ部分によって液晶注入口２５が形成され、液晶１ｆを注入した後、封止材２６により封止されている。
【００２６】
詳しくは後述するが、素子基板１０には画素トランジスタ１ｃや画素電極２ａがマトリクス状に形成され、その表面に配向膜１９が形成されている。対向基板２０には、シール材２２の内側領域に遮光性材料からなる額縁２４（図１（ｂ）では図示を省略）が形成され、その内側が画像表示領域１ａ（画素領域）になっている。対向基板２０には、図示を省略するが、各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜が形成され、その上層側には、対向電極２８および配向膜２９が形成されている。図１（ｂ）では図示を省略するが、対向基板２０において、素子基板１０の各画素に対向する領域には、ＲＧＢのカラーフィルタがその保護膜とともに形成され、それにより、液晶装置１をモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
【００２７】
なお、図１（ａ）に模式的に示すように、素子基板１０と対向基板２０との間では、後述するように、シール材２２に配合された基板間導通用の導電材２３により、素子基板１０に形成された共通配線と、対向基板２０の対向電極２８とが電気的に接続されている。
【００２８】
（素子基板１０の構成）
図２は、図１に示す液晶装置の素子基板の電気的な構成を示すブロック図である。図２において、ソース引き回し配線およびゲート引き回し配線を構成する第１メタル配線については細い実線で示し、第２メタル配線について太い実線で示してある。
【００２９】
図２に示すように、素子基板１０には、画像表示領域１ａ（画素領域）に相当する領域に複数のソース線６ａ（データ線）およびゲート線３ａ（走査線）が互いに交差する方向に形成され、これらの配線の交差部分に対応する位置に複数の画素１ｅがマトリクス状に配置されている。素子基板１０では、液晶１ｆの駆動を制御するための画素スイッチング用の画素トランジスタ１ｃが各画素１ｅに形成され、画素トランジスタ１ｃのソースにはソース線６ａが電気的に接続され、画素トランジスタ１ｃのゲートにはゲート線３ａが電気的に接続されている。素子基板１０には、ゲート線３ａと並行して容量線３ｂが形成されており、画素トランジスタ１ｃに対して、対向基板２０との間に構成された液晶容量１ｐが直列に接続されているとともに、液晶容量１ｐに対して並列に保持容量１ｈが接続されている。ここで、容量線３ｂは共通配線１ｚに接続され、共通電位ＶＣＯＭに保持されている。共通配線１ｚは、駆動用ＩＣ６０あるいは端子１２を介して共通電位ＶＣＯＭが供給されるが、図２には、共通配線１ｚから駆動用ＩＣ６０あるいは端子１２に向かう配線部分の図示を省略してある。また、駆動用ＩＣ６０と端子１２とを接続する配線の図示
も省略してある。なお、保持容量１ｈは、前段のゲート線３ａとの間に構成される場合があり、この場合、容量線３ｂは省略できる。
【００３０】
このように構成した液晶装置１では、画素トランジスタ１ｃを一定期間だけそのオン状態とすることにより、ソース線６ａから供給される画像信号を各画素１ｅの液晶容量１ｐに所定のタイミングで書き込む。液晶容量１ｐに書き込まれた所定レベルの画像信号は、液晶容量１ｐで一定期間保持されるとともに、保持容量１ｈは、液晶容量１ｐに保持された画像信号がリークするのを防止している。
【００３１】
図１および図２に示すように、ゲート線３ａからＩＣ実装領域６０に向けては、画像表示領域１ａの外側領域１ｂを通ってゲート引き回し配線１ｘが延びており、ゲート引き回し配線１ｘは、ＩＣ実装領域６０で駆動用ＩＣ６１のバンブが接続されるゲート端子１ｉに電気的に接続されている。また、ソース線６ａからからＩＣ実装領域６０に向けては、画像表示領域１ａの外側領域１ｂを通ってソース引き回し配線１ｙが延びており、ソース引き回し配線１ｙは、ＩＣ実装領域６０で駆動用ＩＣ６１のバンブが接続されるソース端子１ｊに電気的に接続されている。
【００３２】
ここで、ゲート引き回し配線１ｘはいずれも、ゲート線３ａの延長線に沿って直線的に延びた後、屈曲し、素子基板１０の側端縁に沿って直線的に延びて、ＩＣ実装領域６０に到達している。このため、画像表示領域１ａと素子基板１０の端縁との間には、複数本のゲート引き回し配線１ｘが平行に延びた平行配線領域１ｇが形成されており、かかる平行配線領域１ｇの幅寸法は、液晶装置１において画像の表示に直接、寄与しない額縁領域の幅を規定する。
【００３３】
（各画素の構成）
図３（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、Ａ１−Ｂ１線、Ｃ１−Ｄ１線、Ｅ１−Ｆ１線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。図３（ａ）、（ｃ）では、画素電極およびそれと同時形成された薄膜を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体膜を細くて短い点線で示してある。なお、コンタクトホールについては、ゲート線などと同様、細い実線で示してある。
【００３４】
図３（ａ）に示すように、素子基板１０では、ゲート線３ａとソース線６ａで囲まれた領域に画素１ｅを構成する以下の要素が構成されている。まず、画素１ｅには、ボトムゲート型の画素トランジスタ１ｃの能動層７ａを構成するアモルファスシリコン膜（半導体膜）が形成されている。また、ゲート線３ａからの突出部分によって画素トランジスタ１ｃのゲート電極が形成されている。能動層７ａを構成する半導体膜に対しては、ソース側の端部にソース線６ａの一部がソース電極として重なっており、ドレイン側の端部にはドレイン電極６ｂが重なっている。また、ゲート線３ａと並列して容量線３ｂが形成されている。また、画素１ｅには、容量線３ｂからの突出部分を下電極３ｃとし、ドレイン電極６ｂからの延設部分を上電極６ｃとする保持容量１ｈが形成されている。上電極６ｃに対しては、コンタクトホール８１を介して、ＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる画素電極２ａが電気的に接続されている。
【００３５】
このように構成した素子基板１０のＡ１−Ｂ１断面は、図３（ｂ）に示すように表される。まず、ガラス基板や石英基板からなる絶縁基板１１上には、ゲート線３ａ、および容量線３ｂ（保持容量１ｈの下電極３ｃ）が形成されている。本形態において、ゲート線３ａおよび容量線３ｂはいずれも、膜厚が１５０ｎｍのネオジウム含有のアルミニウム合金膜の上層に膜厚が２０ｎｍのモリブデン膜を積層した２層構造のゲートメタル層（第１メ
タル層）により形成されている。
【００３６】
ゲート線３ａの上層側にはゲート線３ａを覆うように絶縁膜４が形成されており、この絶縁膜４によって、ゲート絶縁層４ｅが形成されている。また、絶縁膜４のうち、下電極３ｃと平面的に重なる部分によって、保持容量１ｈの誘電体層４ｃが形成されている。さらに、絶縁膜４は、画像表示領域１ａの外側領域１ｂにも形成されており、後述する第１メタル配線３ｓと第２メタル配線６ｓとを絶縁分離する層間絶縁膜４ｓを構成している。
【００３７】
絶縁膜４の上層のうち、ゲート線３ａの突出部分（ゲート電極）と部分的に重なる領域には、画素トランジスタ１ｃの能動層７ａを構成する半導体膜が形成されている。能動層７ａを構成する半導体膜のうち、ソース領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層７ｂ、およびソース線６ａが積層され、ドレイン領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層７ｃ、およびドレイン電極６ｂが形成され、画素トランジスタ１ｃが構成されている。また、ドレイン電極６ｂの延設部分によって保持容量１ｈの上電極６ｃが形成されている。本形態において、能動層７ａは、膜厚が１５０ｎｍの真性のアモルファスシリコン膜からなり、オーミックコンタクト層７ｂ、７ｃは、リンがドープされた膜厚が５０ｎｍのｎ+型のアモルファスシリコン膜からなる。ソース線６ａおよびドレイン電極６ｂ（上電極６ｃ）はいずれも、下層側から上層側に向けて、膜厚が５ｎｍのモリブデン膜、膜厚が１５０ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデン膜を積層した３層構造のソースメタル層（第２メタル層）により形成されている。
【００３８】
ソース線６ａ、ドレイン電極６ｂおよび上電極６ｃの上層側には、シリコン窒化膜などからなるパッシベーション膜８が形成されており、パッシベーション膜８の上層には画素電極２ａが形成されている。画素電極２ａは、パッシベーション膜８に形成されたコンタクトホール８１を介して上電極６ｃに電気的に接続し、上電極６ｃおよびドレイン電極６ｂを介して画素トランジスタ１ｃのドレイン領域に電気的に接続している。画素電極２ａの表面には配向膜１９が形成されている。本形態において、パッシベーション膜８は、膜厚が２５０ｎｍのシリコン窒化膜からなり、画素電極２ａは、膜厚が１００ｎｍのＩＴＯ膜からなる。
【００３９】
素子基板１０には、それに対向するように対向基板２０が配置され、素子基板１０と対向基板２０との間には液晶１ｆが保持されている。対向基板２０には、各色のカラーフィルタ２７、対向電極２８および配向膜２９が形成されており、画素電極２ａと対向電極２８との間に液晶容量１ｐ（図２参照）が構成される。なお、対向基板２０の側にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略する。
【００４０】
（ゲート引き回し配線の構造）
図２および図３（ｂ）、（ｃ）に示すように、画像表示領域１ａの外側領域１ｂには、複数本のゲート引き回し配線１ｘが平行に延びた平行配線領域１ｇが形成されており、かかる平行配線領域１ｇの幅寸法は、液晶装置１において画像の表示に直接、寄与しない額縁領域の幅を規定するため、狭い方が好ましい。そこで、本形態では、以下の構成が採用されている。
【００４１】
まず、複数本のゲート線３ａはいずれも、層間絶縁膜４ｓ（絶縁膜４）の下層側である第１層間にゲートメタル層によって形成されており、複数本のゲート引き回し配線１ｘも、画像表示領域１ａの外周縁部分でゲート線３ａから切り換わる部分は、層間絶縁膜４ｓの下層側である第１層間にゲートメタル層によって第１メタル配線３ｓとして形成されている。但し、複数本のゲート引き回し配線１ｘは、平行配線領域１ｇでは、１本おきに、第１層間にゲートメタル層によって形成された第１メタル配線３ｓと、層間絶縁膜４ｓの
上層側である第２層間にソースメタル層によって形成された第２メタル配線６ｓとにより構成されており、平行配線領域１ｇでは第１メタル配線３ｓと第２メタル配線６ｓとが交互に形成されている。
【００４２】
すなわち、複数本のゲート引き回し配線１ｘのうち、１本おきに位置するゲート引き回し配線１ｘは、画像表示領域１ａから平行配線領域１ｇに向かう途中の１箇所（コンタクトホールでの接続領域１ｓ）で第１メタル配線３ｓから第２メタル配線６ｓに切り換わった後、第２メタル配線６ｓとして平行配線領域１ｇを直線的に延びて、第２メタル配線６ｓのまま、ＩＣ実装領域３０に到達し、ゲート端子１ｉを構成している。これに対して、複数本のゲート引き回し配線１ｘのうち、他の１本おきに位置するゲート引き回し配線１ｘは、第１メタル配線３ｓのまま、画像表示領域１ａから平行配線領域１ｇまで延びて、第１メタル配線３ｓのまま、平行配線領域１ｇを直線的に延びた後、平行配線領域１ｇからＩＣ実装領域に向かう途中の１箇所（コンタクトホールでの接続領域１ｓ）で第１メタル配線３ｓから第２メタル配線６ｓに切り換わり、第２メタル配線６ｓの状態でＩＣ実装領域６０に到達し、ゲート端子１ｉを構成している。
【００４３】
ここで、第１メタル配線３ｓと第２メタル配線６ｓとを接続するにあたっては、接続領域１ｓでは、層間絶縁膜４ｓおよびパッシベーション膜８を貫通するコンタクトホール８９が開口している。また、第２メタル配線６ｓの上方には、パッシベーション膜８に形成されたコンタクトホール８２が開口している。さらに、パッシベーション膜８の上層にはＩＴＯ膜からなる導電パターン２ｓが形成されており、導電パターン２ｓは、コンタクトホール８９を介して第１メタル配線３ｓに電気的に接続し、コンタクトホール８２を介して第２メタル配線６ｓに電気的に接続している。このため、第１メタル配線３ｓと第２メタル配線６ｓとは、導電パターン２ｓを介して電気的に接続している。
【００４４】
このように構成したゲート引き回し配線１ｘにおいて、平行配線領域１ｇでは、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく並列し、かつ、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓが第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭く設定されている。ここで、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓは狭い方が好ましく、本形態では、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓは略０に設定されている。すなわち、第１メタル配線３ｓ同士では、ライン＆スペースが８μｍとなっている一方、第２メタル配線６ｓ同士では、ライン＆スペースが８μｍになっているが、ゲート引き回し配線１ｘは、実質的には、ライン幅が８μｍでスペース幅が０μｍになっている。
【００４５】
なお、図２に示すように、ソース引き回し配線１ｙはいずれも、層間絶縁膜４ｓの上層にソースメタル層により形成された第２メタル配線６ｓのまま、ＩＣ実装領域６０に到達し、ソース端子１ｊを構成している。また、容量線３ｂは、絶縁膜４の下層側である第１層間にゲートメタル層によって形成され、かつ、容量線３ｂに接続する共通配線１ｚは、ソースメタル層によって形成されている。
【００４６】
（液晶装置１の製造方法）
図４（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板１０の製造方法を示す工程断面図である。なお、素子基板１０を製造するには、素子基板１０を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、大型基板についても素子基板１０として説明する。
【００４７】
まず、図４（ａ）に示すゲート線形成工程において、大型のガラス基板などの絶縁基板１１の表面にゲートメタル層（膜厚が１５０ｎｍのアルミニウム合金膜と、膜厚が２０ｎ
ｍのモリブデン膜との積層膜）を形成した後、フォトリソグラフィ技術を用いてゲートメタル層をパターニングし、ゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、ゲート引き回し配線１ｘの第１メタル配線３ｓを同時形成する。
【００４８】
次に、図４（ｂ）に示す絶縁膜形成工程において、プラズマＣＶＤ法により、絶縁膜４（ゲート絶縁層４ｅ、誘電体層４ｃ、層間絶縁膜４ｓ）を形成する。本形態において、絶縁膜４は、膜厚が約４００ｎｍのシリコン窒化膜からなる。
【００４９】
次に、図４（ｃ）に示す半導体膜形成工程において、プラズマＣＶＤ法により、膜厚が１５０ｎｍの真性のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ+型シリコン膜７ｅを連続して形成する。その際、図４（ｂ）に示す絶縁膜形成工程を行った素子基板１０を真空雰囲気中に保持したまま、図４（ｃ）に示す半導体膜形成工程を行い、素子基板１０を大気と接触させない。それにより、絶縁膜４の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。
【００５０】
次に、図４（ｄ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリコン膜７ｄ、およびｎ+型シリコン膜７ｅにエッチングを行い、島状の能動層７ａおよび島状のｎ+型シリコン膜７ｅを形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００５１】
次に、図４（ｅ）に示すソース・ドレイン電極形成工程では、ソースメタル層（膜厚が５ｎｍのモリブデン膜、膜厚が１５０ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてソースメタル層をパターニングし、ソース線６ａ、ドレイン電極６ｂ（上電極６ｃ）、ソース引き回し配線１ｙ、ゲート引き回し配線１ｘの第２メタル配線６ｓ、および共通配線１ｚを同時形成する。
【００５２】
続いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用いてソース線６ａとドレイン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。その結果、オーミックコンタクト層７ｂ、７ｃが形成される。その際、能動層７ａの表面の一部がエッチングされる。このようにして、ボトムゲート型の画素スイッチング用の画素トランジスタ１ｃが形成されるとともに、保持容量１ｈが形成される。
【００５３】
次に、図４（ｆ）に示すパッシベーション膜形成工程において、プラズマＣＶＤ法により、膜厚が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成した後、コンタクトホール形成工程において、フォトリソグラフィ技術を用いてパッシベーション膜８および層間絶縁膜４ｓに対してエッチングを行い、コンタクトホール８１、８２、８９を形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００５４】
次に、図４（ｇ）に示す画素電極形成工程では、スパッタ法により、膜厚が１００ｎｍのＩＴＯ膜を形成した後、フォトリソグラフィ技術およびウエットエッチングを利用してパターニングし、画素電極２ａおよび導電パターン２ｓを形成する。その結果、画素電極２ａは、コンタクトホール８１を介して上電極６ｃに電気的に接続される。また、導電パターン２ｓは、コンタクトホール８２、８９を介して第１メタル配線３ｓと第２メタル配線６ｓとを電気的に接続する。続いて、図３に示す配向膜１９を形成するためのポリイミド膜を形成した後、ラビング処理を施す。
【００５５】
このようにして大型基板の状態で各種配線やＴＦＴを形成した素子基板１０については
、別途形成した大型の対向基板２０とシール材２２で貼り合わせた後、所定のサイズに切断する。それにより、液晶注入口２５が開口するので、液晶注入口２５から素子基板１０と対向基板２０との間に液晶１ｆを注入した後、液晶注入口２５を封止材２６により封止する。
【００５６】
（本形態の主な効果）
以上説明したように、本形態の液晶装置１において、複数本のゲート引き回し配線１ｘが平行に延びた平行配線領域１ｇでは、ゲート引き回し配線１ｘを一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、かつ、平行配線領域１ｇにおいて、第１メタル配線３ｓおよび第２メタル配線６ｓを平面的に重なることなく並列させている。このため、ゲート引き回し配線１ｘを平面的に近接させても、大きな寄生容量が発生しない。また、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓは略０であり、第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭いので、平行配線領域１ｇの幅寸法を狭くすることができる。それ故、画像表示領域１ａの外側領域１ｂにおいて、画像の表示に直接、寄与しない額縁領域の幅を狭くすることができる。特に本形態では、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅が略０であることから、平行配線領域１ｇの幅寸法を極限まで狭くすることができる。
【００５７】
また、本形態では、複数本のゲート引き回し配線１ｘのいずれにおいても、１本の引き回し配線で第１メタル配線３ｓと第２メタル配線６ｓとが切り換わる箇所（接続領域１ｓ）の数が等しいので、複数本のゲート引き回し配線１ｘにおいて、コンタクト抵抗に起因する配線抵抗のばらつきが発生しない。
【００５８】
特に本形態では、複数本のゲート引き回し配線１ｘおよび複数本のソース引き回し配線１ｙのうち、複数本のゲート引き回し配線１ｘの方のみが第１メタル配線３ｓおよび第２メタル配線６ｓを備え、かつ、１本おきに位置するゲート引き回し配線１ｘが画像表示領域１ａから平行配線領域１ｇに向かう途中の１箇所のみで第１メタル配線３ｓと第２メタル配線６ｓとの間で切り換わり、他の１本おきに位置するゲート引き回し配線１ｘは、平行配線領域１ｇからＩＣ実装領域６０に向かう途中の１箇所のみで第１メタル配線３ｓと第２メタル配線６ｓとが切り換わっている。すなわち、層間絶縁膜４ｓの下層側に位置するゲート線３ａに対するゲート引き回し配線１ｘをゲート端子１ｉに到達させる際には、層間絶縁膜４ｓの上層側に位置する第２メタル配線６ｓにしているので、１本当たりの接続領域１ｓの数が１つでよい。従って、接続領域１ｓでのコンタクト抵抗に起因する配線抵抗の増大を抑えることができる。
【００５９】
しかも、複数本のゲート引き回し配線１ｘ、および複数本のソース引き回し配線１ｙは各々、ゲート端子１ｉおよびソース端子１ｊに到達する部分がソースメタルで形成された第２メタル配線６ｓで構成されているので、ゲート端子１ｉとソース端子１ｊとは同一の構造を有している。従って、ゲート線３ａとソース線６ａに対して共通の駆動用ＩＣ６１を実装する場合でも、ゲート端子１ｉとソース端子１ｊとの間に高低差などがないので、実装の信頼性が高い。
【００６０】
さらにまた、本形態では、ゲート引き回し配線１ｘを第１メタル配線３ｓと第２メタル配線６ｓとによって構成するため、層間絶縁膜４ｓおよびパッシベーション膜８にエッチング工程を行ってコンタクトホール８９を形成する必要があるが、かかるエッチング工程は、ゲート絶縁層４ｅの上層側に能動層７ａを構成する半導体膜を成膜した後に行う。このため、絶縁膜４（ゲート絶縁層４ｅ）の成膜とアモルファスシリコン膜７ｄの成膜を連続的に行うことができるので、ゲート絶縁層４と能動層７ａとの界面がレジストで汚染さ
れることを防止でき、画素トランジスタ１ｃの信頼性を向上することができる。
【００６１】
［実施の形態２］
図５（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、Ａ２−Ｂ２線、Ｃ２−Ｄ２線、Ｅ２−Ｆ２線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。なお、本形態および以下に説明するいずれの実施の形態でも、本形態の基本的な構成は、実施の形態１と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略する。
【００６２】
実施の形態１では、第１メタル配線３ｓと第２メタル配線６ｓとを電気的に接続するにあたって、導電パターン２ｓを経由させたが、図５（ａ）、（ｂ）、（ｃ）に示すように、層間絶縁膜４ｓの上層に形成した第２メタル配線６ｓがコンタクトホール４６を介して直接、第１メタル配線３ｓに電気的に接続するように構成してもよい。その他の形態は、実施の形態１と同様であるため、説明を省略する。なお、本形態の接続領域１ｓの構成は、実施の形態１に限らず、以下に説明するいずれの実施の形態に適用してもよい。
【００６３】
［実施の形態３］
図６（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、Ａ３−Ｂ３線、Ｃ３−Ｄ３線、Ｅ３−Ｆ３線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。図７（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板１０の製造方法を示す工程断面図である。
【００６４】
実施の形態１では、ゲート絶縁層４ｅ、誘電体層４ｃ、および層間絶縁膜４ｓが同一の膜構成であったが、図６（ａ）、（ｂ）、（ｃ）に示すように、本形態では、ゲート絶縁層４ｅおよび層間絶縁膜４ｓの膜厚が誘電体層４ｃより厚くなっている。このように構成するにあたって、本形態では、ゲート線３ａと、能動層７ａを構成する半導体膜との層間には、絶縁膜４として、下層側の厚いシリコン窒化膜からなる下層側絶縁膜４ａと、上層側の薄いシリコン窒化膜からなる上層側絶縁膜４ｂとが形成されており、画素トランジスタ１ｃのゲート絶縁層４ｅは下層側絶縁膜４ａと上層側絶縁膜４ｂとの２層構造を有している。また、層間絶縁膜４ｓも、ゲート絶縁層４ｅと同様、下層側絶縁膜４ａと上層側絶縁膜４ｂとの２層構造を有している。
【００６５】
これに対して、保持容量１ｈの下電極３ｃと平面的に重なる領域では、下層側絶縁膜４ａが厚さ方向の全体にわたって除去された除去領域４１が形成されており、誘電体層４ｃは、上層側絶縁膜４ｂのみで構成されている。また、下電極３ｃの上層側のうち、下電極３ｃの端縁に沿っては絶縁膜４と同一厚の厚い部分が残っており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。このため、下電極３ｃの縁部分や上電極６ｃの縁部分で発生しやすい耐電圧低下を防止することができる。
【００６６】
ここで、上層側絶縁膜４ｂの膜厚は下層側ゲート絶縁層４ａよりも薄い。また、下層側ゲート絶縁層下層側ゲート絶縁層４ａは２５０〜５００ｎｍで好ましくは３００ｎｍであり、上層側絶縁膜４ｂの膜厚は５０〜２００ｎｍで好ましくは１００ｎｍである。
【００６７】
下層側ゲート絶縁層４ａおよび上層側絶縁層４ｂの膜厚は、隣接するゲート引き回し配線１ｘの間に大きな寄生容量を抑えるという観点から設定される。また、下層側ゲート絶縁層４ａおよび上層側絶縁層４ｂの膜厚は、画素トランジスタ１ｃの書き込み能力、寄生容量および保持容量１ｈのバランスを考慮した上で最適化して決められる。例えば、高精細で画素の寸法が小さな構造の場合（例えば１画素の短辺が４０um以下）、画素１ｅにおける保持容量１ｈ、液晶容量１ｐが小さくなるが、画素トランジスタ１ｃの最小寸法はフォトリソグラフィの解像度で律則される。このためこのような高精細画素では、画素トラ
ンジスタ１ｃの寄生容量が１画素全体の容量に占める割合が高くなる。この寄生容量の割合(以下、寄生容量比)が大きくなると、液晶装置１ではフリッカや、クロストーク、焼き付きといった表示品位の劣化を招くことが知られており、この寄生容量比が極力小さくなるように設計を行うのが一般的である。しかしながら前記のような高精細なレイアウトによって寄生容量比が制約を受ける場合、従来の手法では、これを改善することが困難である。しかし本発明の構造、プロセスを用いれば、画素トランジスタ１ｃのゲート絶縁層４ｅの膜厚を保持容量１ｈの側とは全く独立に設定・製造できる。すなわち、前記の高精細画素においては、ゲート絶縁層を標準的な条件よりも厚く設定することにより、画素トランジスタ１ｃの寄生容量を低減し、寄生容量比を小さくすることができる。なお、このような条件設定においては、画素トランジスタ１ｃの電流駆動能力（画素への信号書き込み能力）が低下するが、高精細画素は、書き込む画素容量１ｈそのものが小さくなっているため、このようにゲート絶縁層厚を厚くしても書き込み能力的には問題を生じないように設計をおこなうことができる。また、層間絶縁膜４ｓの膜厚も保持容量１ｈの側とは全く独立に設定・製造できる。
【００６８】
本形態の液晶装置１においても、ゲート引き回し配線１ｘについては、引き回し配線同士が平行に延びた平行配線領域１ｇで、一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、かつ、平行配線領域１ｇにおいて、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく、かつ、平面的な隙間をあけずに並列しているなど、その他の構成は実施の形態１と同一であるため、説明を省略する。
【００６９】
本形態の液晶装置１に用いた素子基板１０を製造するにあたっては、まず、実施の形態１と同様、図７（ａ）に示すゲート線形成工程において、大型のガラス基板などの絶縁基板１１の表面にゲートメタル層によって、ゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、ゲート引き回し配線１ｘの第１メタル配線３ｓを同時形成する。
【００７０】
次に、図７（ｂ）に示す絶縁膜形成工程（下層側絶縁膜形成工程）において、プラズマＣＶＤ法により、絶縁膜４の下層側を構成する厚い下層側絶縁膜４ａを形成する。本形態において、下層側絶縁膜４ａは、膜厚が約３００ｎｍのシリコン窒化膜からなる。
【００７１】
次に、図７（ｃ）に示す薄膜化工程では、フォトリソグラフィ技術を用いて、下電極３ｃと平面的に重なる領域に開口を備えたレジストマスク（図示せず）を形成した後、下層側絶縁膜４ａに対して、ＳＦ6などのフッ素系のエッチングガスによる反応性イオンエッチング（ドライエッチング）を行い、除去領域４１を形成する。
【００７２】
次に、図７（ｄ）に示す絶縁膜形成工程（上層側絶縁膜形成工程）では、プラズマＣＶＤ法により、絶縁膜４の上層側を構成する薄い上層側絶縁膜４ｂを形成する。本形態において、上層側絶縁膜４ｂは、膜厚が約１００ｎｍのシリコン窒化膜からなる。その結果、ゲート線３ａ（ゲート電極）の上層側には、厚い下層側絶縁膜４ａと、薄い上層側絶縁膜４ｂとからなる絶縁膜４（ゲート絶縁層４ｅ）が形成される。また、第１メタル配線３ｓの上層側にも、厚い下層側絶縁膜４ａと、薄い上層側絶縁膜４ｂとからなる絶縁膜４（層間絶縁膜４ｓ）が形成される。これに対して、除去領域４１では、下電極３ｃの上層に上層側絶縁膜４ｂのみからなる誘電体層４ｃが形成される。
【００７３】
次に、図７（ｅ）に示す半導体膜形成工程において、プラズマＣＶＤ法により、膜厚が１５０ｎｍの真性のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ+型シリコン膜７ｅを連続して形成する。その際、図７（ｄ）に示す絶縁膜形成工程を行った素子基板１０を真空雰囲気中に保持したまま、図７（ｅ）に示す半導体膜形成工程を行い、素子
基板１０を大気と接触させない。それにより、絶縁膜４の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。
【００７４】
次に、図７（ｆ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリコン膜７ｄ、およびｎ+型シリコン膜７ｅにエッチングを行い、島状の能動層７ａおよび島状のｎ+型シリコン膜７ｅを形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００７５】
次に、図７（ｇ）に示すソース・ドレイン電極形成工程では、ソースメタル層（膜厚が５ｎｍのモリブデン膜、膜厚が１５０ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてソースメタルをパターニングし、ソース線６ａ、ドレイン電極６ｂ（上電極６ｃ）、ソース引き回し配線１ｙ、ゲート引き回し配線１ｘの第２メタル配線６ｓ、および共通配線１ｚを同時形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用いてソース線６ａとドレイン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。その結果、オーミックコンタクト層７ｂ、７ｃが形成される。その際、能動層７ａの表面の一部がエッチングされる。このようにして、ボトムゲート型の画素スイッチング用の画素トランジスタ１ｃが形成されるとともに、保持容量１ｈが形成される。
【００７６】
それ以降は、図４（ａ）を参照して説明したように、パッシベーション膜形成工程において、プラズマＣＶＤ法により、膜厚が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成した後、図４（ｆ）に示すコンタクトホール形成工程において、コンタクトホール８１、８２、８９を形成するなど、実施の形態１と同様であるため、説明を省略する。
【００７７】
以上説明したように、本形態の液晶装置１においても、実施の形態１と同様、ゲート引き回し配線１ｘについては、引き回し配線同士が平行に延びた平行配線領域１ｇに、一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、かつ、平行配線領域１ｇにおいて、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく、かつ、平面的な隙間をあけずに並列している。しかも、本形態では、誘電体層４ｃを薄くして単位面積当たりの容量が高い保持容量１ｈを形成した場合でも、層間絶縁膜４ｓは、下層側絶縁膜４ａと上層側絶縁膜４ｂとの２層構造になっており、膜厚が厚い。従って、引き回し配線に大きな寄生容量が発生することを防止しながら、平行配線領域１ｇの幅寸法を極限まで狭くすることができるなど、実施の形態１と同様な効果を奏する。
【００７８】
また、絶縁膜４の膜厚を薄くして保持容量１ｈの誘電体層４ｃとして用いるため、画素トランジスタ１ｃのゲート耐電圧を低下させることなく、保持容量１ｈの単位面積当たりの静電容量を高めることができる。しかも、誘電体層４ｃを構成する上層側絶縁膜４ｂは、シリコン窒化膜（比誘電率が約７〜８）であり、シリコン酸化膜より誘電率が高いので、保持容量１ｈは、単位面積当たりの静電容量が高い。それ故、保持容量１ｈは、電荷の保持特性が高い一方、単位面積当たりの容量値が高くなった分、その占有面積を縮小すれば画素開口率を高めることができる。
【００７９】
さらに、本形態によれば、層間絶縁膜４ｓおよびゲート絶縁層４ｅの膜厚を保持容量１ｈの側とは全く独立に設定・製造できるので、ゲート引き回し配線１ｘの間の寄生容量や画素トランジスタ１ｃの寄生容量を低減することができる。
【００８０】
また、本形態では、絶縁膜４を部分的に薄くした部分を誘電体層４ｃとして用いるにあたって、下層側絶縁膜４ａを残さず、上層側絶縁膜４ｂのみで誘電体層４ｃを構成したため、下層側絶縁膜４ａを部分的に残す場合と違って、エッチング深さのばらつきに起因する保持容量１ｈの容量ばらつきを防止することができる。しかも、本形態では、絶縁膜４を部分的に薄くした部分を誘電体層４ｃとして用いるにあたって、下層側絶縁膜４ａおよび上層側絶縁膜４ｂのうち、下層側絶縁膜４ａを除去し、この下層側絶縁膜４ａの上層に形成した上層側絶縁膜４ｂを誘電体層４ｃとして用いる。このような上層側絶縁膜４ｂであれば、下層側絶縁膜４ａをドライエッチングにより除去する際の静電気やプラズマに晒されることがないので、上層側絶縁膜４ｂの欠陥密度が低い。それ故、保持容量１ｈの耐電圧の低下などといった不具合の発生を防止することができる。
【００８１】
また、本形態では、上層側絶縁膜４ｂ、能動層７ａを構成するための真性のアモルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成するためのｎ+型シリコン膜７ｅを連続成膜したので、清浄な上層側絶縁膜４ｂの上層にアモルファスシリコン膜７ｄを形成することができる。しかも、本形態では、上層側絶縁膜４ｂ、アモルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成する際、素子基板１０を真空雰囲気中に保持し続けるため、上層側絶縁膜４ｂの表面の汚染を確実に防止することができる。それ故、絶縁膜４と能動層７ａとの界面が清浄であり、画素トランジスタ１ｃの信頼性が高い。
【００８２】
なお、本形態では、下層側絶縁膜４ａに対してドライエッチングを行って除去領域４１を形成したが、ウエットエッチングを行って除去領域４１を形成してもよい。このような場合でも、上層側絶縁膜４ｂは、下層側絶縁膜４ａに対するエッチング液に接触することもないので、上層側絶縁膜４ｂにピンホールが発生することがない。
【００８３】
［実施の形態４］
図８（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、Ａ４−Ｂ４線、Ｃ４−Ｄ４線、Ｅ４−Ｆ４線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【００８４】
実施の形態１〜３では、パッシベーション膜８の上層に画素電極２ａを形成したが、パッシベーション膜８の上層に平坦化層としての感光性樹脂層９を形成し、この上層に画素電極２ａを形成してもよい。この場合、感光性樹脂層９にコンタクトホール９１を形成し、パッシベーション膜８に対して、コンタクトホール９１と重なる位置にコンタクトホール８１を形成すればよい。
【００８５】
ここで、感光性樹脂層９は、画像表示領域１ａのみに形成され、画像表示領域１ａの外側領域１ｂには形成されないので、ゲート引き回し配線１ｘの構成などは実施の形態１と同様である。すなわち、本形態の液晶装置１においても、ゲート引き回し配線１ｘについては、引き回し配線同士が平行に延びた平行配線領域１ｇに、一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、かつ、平行配線領域１ｇにおいて、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく、かつ、平面的な隙間をあけずに並列している。また、絶縁膜４の膜厚を薄くして保持容量１ｈの誘電体層４ｃとして用いるため、保持容量１ｈの単位面積当たりの静電容量を高めることができる。
【００８６】
このような構成の素子基板１０を製造するにあたっては、感光性樹脂層９を形成した後、パッシベーション膜８にコンタクトホール８１を形成する以外は、実施の形態３と同様な工程を行うので、それらの説明を省略する。
【００８７】
なお、本形態では、感光性樹脂層９を平坦化のために形成したが、半透過反射型の液晶装置では、反射表示領域に感光性樹脂層９を形成する一方、透過表示領域には感光性樹脂層９を形成せず、あるいは透過表示領域には薄い感光性樹脂層９を形成することにより、液晶層のリタデーションを反射表示領域と透過表示領域との間で調整することがある。このような場合には、本形態と同様な構成を採用することができる。なお、半透過反射型の液晶装置では、反射表示領域に対して感光性樹脂層９と画素電極２ａの間に反射層を形成するが、その際、感光性樹脂層９の表面に微細な凹凸を形成すれば、反射層に光散乱性を付与することができるので、背景の写りこみなどを防止することができる。
【００８８】
［実施の形態５］
図９（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、Ａ５−Ｂ５線、Ｃ５−Ｄ５線、Ｅ５−Ｆ５線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【００８９】
上記実施の形態３、４では、下層側絶縁膜４ａを除去して誘電体層４ｃを薄くしたが、図９（ａ）、（ｂ）、（ｃ）に示すように、本形態では、上層側絶縁膜４ｂを除去して除去領域４１′を形成し、誘電体層４ｃを層間絶縁膜４ｓやゲート絶縁層４ｅよりも薄くしてある。その他の構成は、実施の形態４と同様であるため、詳細な説明を省略する。
【００９０】
このような構成の素子基板１０を製造するにあたっても、絶縁膜４（ゲート絶縁層４ｅ）の成膜と半導体膜の成膜とを連続的に行った後、絶縁膜４に対するエッチング工程を行えば。ゲート絶縁層４と能動層との界面がレジストで汚染されることを防止でき、画素トランジスタ１ｃの信頼性を向上することができる。
【００９１】
［実施の形態６］
図１０（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態６に係る液晶装置の画素１つ分の平面図、Ａ６−Ｂ６線、Ｃ５−Ｄ６線、Ｅ６−Ｆ６線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【００９２】
上記実施の形態３〜５では、絶縁膜４を下層側絶縁膜４ａと上層側絶縁膜４ｂの２層構造を採用したが、図１０（ａ）、（ｂ）、（ｃ）に示すように、本形態では、絶縁膜４を１層の絶縁膜で構成するとともに、絶縁膜４を厚さ方向の途中位置までエッチングにより除去して除去領域４１″を形成することにより、誘電体層４ｃを層間絶縁膜４ｓやゲート絶縁層４ｅよりも薄くしてある。その他の構成は、実施の形態４と同様であるため、詳細な説明を省略する。
【００９３】
このような構成の素子基板１０を製造するにあたっても、絶縁膜４（ゲート絶縁層４ｅ）の成膜と半導体膜の成膜とを連続的に行った後、絶縁膜４に対するエッチング工程を行えば、ゲート絶縁層４ｅと能動層との界面がレジストで汚染されることを防止でき、画素トランジスタ１ｃの信頼性を向上することができる。
【００９４】
［実施の形態７］
図１１（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態７に係る液晶装置の画素１つ分の平面図、Ａ７−Ｂ７線、Ｃ７−Ｄ７線、Ｅ７−Ｆ７線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【００９５】
上記実施の形態１〜６では、第１メタル配線３ｓと第２メタル配線６ｓとの間に、ゲート絶縁層４ｅと同一の膜構成の層間絶縁膜４ｓのみが介在する構成であったが、本形態では、第２メタル配線６ｓと層間絶縁膜４ｓの間に半導体膜７ｓが介在する。このような半
導体膜７ｓは、画素トランジスタ１ｃの能動層７ａを形成する際、同時形成されたアモルファスシリコン膜である。その他の構成は、実施の形態１と同様であるため、説明を省略するが、本形態では、第２メタル配線６ｓと層間絶縁膜４ｓの間に半導体膜７ｓが介在するので、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅を０に設定した場合でも、ゲート引き回し配線１ｘ間に大きな寄生容量が発生することを確実に防止しながら、平行配線領域１ｇの幅寸法を極限まで狭くすることができる。なお、本形態の構成は、実施の形態１に限らず、上記のいずれの実施の形態に適用してもよい。
【００９６】
［実施の形態８］
上記実施の形態３〜５では、下層側絶縁膜４ａおよび上層側絶縁膜４ｂのいずれをもシリコン窒化膜で構成したが、下層側絶縁膜４ａおよび上層側絶縁膜４ｂの一方をシリコン窒化膜で構成し、他方をシリコン酸化膜で形成してもよい。この場合、層間絶縁膜４ｓやゲート絶縁層４ｅについてはシリコン窒化膜とシリコン酸化膜との２層構造とし、保持容量１ｈの誘電体層４ｃについては、シリコン酸化膜を除去してシリコン窒化膜のみで構成すればよい。このように構成した場合、シリコン酸化膜は、比誘電率がシリコン窒化膜よりも低いので、層間絶縁膜４ｓおよびゲート絶縁層４ｅは、低誘電体層を含むことになる。従って、ゲート引き回し配線１ｘ間および画素トランジスタ１ｃに大きな寄生容量が発生することを確実に防止しながら、単位面積当たりの容量が高い保持容量１ｈを構成することができる。
【００９７】
［その他の実施の形態］
上記実施の形態のいずれにおいても、図３（ｂ）を参照して説明したように、ゲート引き回し配線１ｘについては、平行配線領域１ｇで、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく並列し、かつ、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓを略０に設定したが、図１２（ａ）に示すように、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓが第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭ければ、０に設定されていなくても、従来よりも平行配線領域１ｇの幅寸法を狭くすることができる。その際、第１メタル配線３ｓのライン幅Ｌ１と第２メタル配線６ｓのライン幅Ｌ２とが同一の構成を採用してもよいが、第１メタル配線３ｓおよび第２メタル配線６ｓを構成する導電材料の種類などによっては、図１２（ａ）に示すように、第１メタル配線３ｓのライン幅Ｌ１と第２メタル配線６ｓのライン幅Ｌ２とを相違させてもよい。
【００９８】
また、第１メタル配線３ｓと第２メタル配線６ｓとについては、平面的に重なっていない構成を採用してもよいが、図１２（ｂ）に示すように、第１メタル配線３ｓと第２メタル配線６ｓとが平面的にずれた位置に形成されて部分的に重なっている場合でも、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的な重なり幅Ｔが第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭ければ、第１メタル配線３ｓと第２メタル配線６ｓとの対向面積が狭いので、隣接するゲート引き回し配線１ｘの間に大きな容量が寄生することはない。特に、層間絶縁膜４ｅの膜厚が厚い場合、層間絶縁膜４ｅが低誘電率層を含んでいる場合、第１メタル配線３ｓと第２メタル配線６ｓとの層間に半導体膜が介在している場合には、第１メタル配線３ｓと第２メタル配線６ｓとが部分的に重なっている場合でも、隣接するゲート引き回し配線１ｘの間に大きな容量が寄生することはない。
【００９９】
さらに、図１２（ｃ）に示すように、第１メタル配線３ｓと第２メタル配線６ｓとが平面的にずれた位置に形成されて一部が平面的に重なって、一部が平面的に離間している構成を採用した場合でも、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓおよび重なり幅Ｔが第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭ければ、隣接するゲート引き回し配線１ｘの間に大き
な容量が寄生することはない。特に、層間絶縁膜４ｅの膜厚が厚い場合、層間絶縁膜４ｅが低誘電率層を含んでいる場合、第１メタル配線３ｓと第２メタル配線６ｓとの層間に半導体膜が介在している場合には、第１メタル配線３ｓと第２メタル配線６ｓとが部分的に重なっている場合でも、隣接するゲート引き回し配線１ｘの間に大きな容量が寄生することはない。
【０１００】
なお、上記実施の形態では、ゲート引き回し配線１ｘを第１メタル配線３ｓと第２メタル配線６ｓとにより構成したが、ソース引き回し配線１ｙを第１メタル配線３ｓと第２メタル配線６ｓとにより構成してもよく、ゲート引き回し配線１ｘおよびソース引き回し配線１ｙの双方を第１メタル配線３ｓと第２メタル配線６ｓとにより構成してもよい。
【０１０１】
また、上記実施の形態では、ゲート線３ａにアルミニウム合金膜とモリブデン膜との多層膜（ゲートメタル）を用い、ソース線６ａにアルミニウム膜とモリブデン膜との多層膜（ソースメタル）を用いたが、これらの配線にはその他の金属膜を用いることができ、さらには、シリサイド膜などといった導電膜を用いてもよい。また、上記実施の形態では能動層７ａとして真性のアモルファスシリコン膜を用いたが、その他のシリコン膜を用いてもよい。
【０１０２】
また、上記実施の形態では、ボトムゲート構造の画素トランジスタについて示したが、画素領域内における画素トランジスタと画素領域外における画素トランジスタの構成については、トップゲート構造の画素トランジスタについて適用しても良い。
【０１０３】
また、上記実施の形態では、透過型の液晶装置を例に説明したが、半透過反射型の液晶装置や全反射型の液晶装置に本発明を適用してもよい。また、上記実施の形態では、ＴＮモード、ＥＣＢモード、ＶＡＮモードのアクティブマトリクス型の液晶装置を例に説明したが、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードの液晶装置（電気光学装置）に本発明を適用してもよい。
【０１０４】
さらに、電気光学装置として液晶装置に限らず、例えば、有機ＥＬ（エレクトロルミネッセンス）装置でも、有機ＥＬ膜を電気光学物質として保持する素子基板上の各画素に、画素トランジスタが形成され、画素トランジスタにゲート線およびソース線が形成されるので、かかる有機ＥＬ装置に本発明を適用してもよい。
【０１０５】
［電子機器の実施形態］
図１３は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機などであり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミングジェネレータ１７３、そして液晶装置１を有する。また、液晶装置１は、パネル１７５および駆動回路１７６を有しており、前述した液晶装置１を用いることができる。表示情報出力源１７０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は、各構成要素に所定の電圧を供給する。
【図面の簡単な説明】
【０１０６】
【図１】（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。
【図２】図１に示す液晶装置の素子基板の電気的な構成を示すブロック図である。
【図３】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、Ａ１−Ｂ１線、Ｃ１−Ｄ１線、Ｅ１−Ｆ１線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図４】図３に示す素子基板の製造方法を示す工程断面図である。
【図５】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、Ａ２−Ｂ２線、Ｃ２−Ｄ２線、Ｅ２−Ｆ２線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図６】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、Ａ３−Ｂ３線、Ｃ３−Ｄ３線、Ｅ３−Ｆ３線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図７】図６に示す素子基板の製造方法を示す工程断面図である。
【図８】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、Ａ４−Ｂ４線、Ｃ４−Ｄ４線、Ｅ４−Ｆ４線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図９】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、Ａ５−Ｂ５線、Ｃ５−Ｄ５線、Ｅ５−Ｆ５線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図１０】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態６に係る液晶装置の画素１つ分の平面図、Ａ６−Ｂ６線、Ｃ６−Ｄ６線、Ｅ６−Ｆ６線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図１１】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態７に係る液晶装置の画素１つ分の平面図、Ａ７−Ｂ７線、Ｃ７−Ｄ７線、Ｅ７−Ｆ７線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図１２】（ａ）、（ｂ）、（ｃ）は、本発明のその他の実施の形態に係る液晶装置の説明図である。
【図１３】本発明に係る液晶装置を各種の電子機器の表示装置として用いた場合の説明図である。
【図１４】従来の引き回し配線の説明図である。
【符号の説明】
【０１０７】
１・・液晶装置（電気光学装置）、１ａ・・画像表示領域（画素領域）、１ｂ・・画像表示領域の外側領域、１ｅ・・画素、１ｇ・・平行配線領域、１ｈ・・保持容量、１ｉ・・ゲート端子、１ｊ・・ソース端子、１ｘ・・ゲート引き回し配線、１ｙ・・ソース引き回し配線、２ａ・・画素電極、３ａ・・ゲート線、３ｓ・・第１メタル配線、４・・絶縁膜、４ｃ・・誘電体層、４ｓ・・層間絶縁膜、４ｅ・・ゲート絶縁層、６ａ・・ソース線、６ｓ・・第２メタル配線、７ｓ・・半導体膜、１０・・素子基板、６０・・ＩＣ実装領域、６１・・駆動用ＩＣ、Ｌ１・・第１メタル配線のライン幅、Ｌ２・・第２メタル配線のライン幅、Ｓ・・第１メタル配線と第２メタル配線とのスペース幅、Ｔ・・第１メタル配線と第２メタル配線との重なり幅
【技術分野】
【０００１】
本発明は、素子基板上に複数の画素トランジスタを備えた電気光学装置、電子機器、および電気光学装置の製造方法に関するものである。
【背景技術】
【０００２】
各種の電気光学装置のうち、例えば、アクティブマトリクス型の液晶装置では、複数の画素がマトリクス状に配置された画素領域内に複数本のゲート線と複数本のソース線とが交差するように形成されており、素子基板上の画素領域の外側には、複数本のゲート線の各々から端子に向けて複数の複数本のゲート引き回し配線が形成されている、また、素子基板上の画素領域の外側には、複数本のソース線から端子に向けて複数本のソース引き回し配線が形成されている。従って、素子基板では、例えば、図１４（ａ）に示すように、複数本のゲート引き回し配線１ｘが全て層間絶縁膜４ｓの下層側で並列して延びているため、素子基板には、画素領域の外側に、画像の表示に直接、寄与しない額縁領域が幅広に形成されてしまう。
【０００３】
ここで、ソース線は、層間絶縁膜の上層に形成されている。そこで、図１４（ｂ）に示すように、例えば、ゲート引き回し配線１ｘについては、その一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、第１メタル配線３ｓと第２メタル配線６ｓを層間絶縁膜４ｓを介して完全に重ねることにより、配線領域の幅寸法を狭くすることが提案されている（特許文献１参照）。
【０００４】
また、図１４（ｂ）に示す構成では、第１メタル配線３ｓと第２メタル配線６ｓとの間の寄生容量が大きいとして、図１４（ｃ）に示すように、ライン＆スペースが例えば８μｍとなるように第１メタル配線３ｓと第２メタル配線６ｓとを平面的に大きくずらして配置することが提案されている（特許文献２参照）。
【特許文献１】特許第３２７６５５７号公報の図３
【特許文献２】特開２００５−９１９６２号の図２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１４（ｃ）に示すような構成を採用した場合、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅が第１メタル配線３ｓのライン幅あるいは第２メタル配線６ｓのライン幅の数倍もあるため、配線領域の幅寸法を狭くできず、画素領域の外側に、画像の表示に直接、寄与しない額縁領域が幅広に形成されてしまうという問題点がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、引き回し配線間に大きな容量が寄生せず、かつ、引き回し配線の引き回し領域が占有する面積を狭めることのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供することにある。
【０００７】
また、本発明の課題は、素子基板上に形成される保持容量の単位面積当たりの静電容量を高めた場合でも、引き回し配線間に大きな容量が寄生することを防止することのできる電気光学装置、電子機器、および電気光学装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明では、素子基板上に、複数本のゲート線と複数本の
ソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有する電気光学装置において、前記複数のゲート線は第１メタル層により形成され、前記複数のソース線は、前記第１メタル層との間に層間絶縁膜が介在する第２メタル層により形成され、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、１本おきに、前記第１メタル層により形成された第１メタル配線と、前記第２メタル層により形成された第２メタル配線とにより構成されており、前記平行配線領域では、前記第１メタル配線と前記第２メタル配線とが平面的にずれた位置に形成され、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭いことを特徴とする。
【０００９】
本発明において、ゲート線またはソース線からの引き回し配線については、引き回し配線同士が平行に延びた平行配線領域で、一本おきに、第１メタル層により形成された第１メタル配線とする一方、他の１本おきのゲート引き回し配線については第２メタル層により形成された第２メタル配線とし、かつ、平行配線領域において、第１メタル配線および第２メタル配線は平面的にずれた位置に形成されており、平行配線領域において、第１メタル配線と第２メタル配線との間の平面的なスペース幅あるいは重なり幅が第１メタル配線のライン幅および第２メタル配線のライン幅のいずれよりも狭い。このため、第１メタル配線と第２メタル配線とが重なっていない場合には、隣接する引き回し配線間に大きな寄生容量が発生することがなく、第１メタル配線と第２メタル配線とが部分的に重なっている場合でも、その重なり面積が狭いので、第１メタル配線と第２メタル配線とが完全に重なっている場合と違って、隣接する引き回し配線間に大きな寄生容量が発生することがない。また、第１メタル配線と第２メタル配線との間に広いスペースがないので、平行配線領域の幅寸法を狭くすることができ、画素領域の外側において、画像の表示に直接、寄与しない領域を狭くすることができる。
【００１０】
本発明において、前記平行配線領域では、前記第１メタル配線と前記第２メタル配線とが平面的に重なることなく形成され、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭いことが好ましい。このように構成すると、第１メタル配線と第２メタル配線との間に重なり部分がないので、隣接する引き回し配線間に大きな寄生容量が発生することを確実に防止することができる。また、第１メタル配線と第２メタル配線との間のスペース幅が狭いので、平行配線領域の幅寸法を狭くすることができ、画素領域の外側において、画像の表示に直接、寄与しない領域を狭くすることができる。
【００１１】
本発明において、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅および重なり幅が０であることが好ましい。このように構成すると、引き回し配線に大きな寄生容量が発生することを防止しながら、平行配線領域の幅寸法を極限まで狭くすることができる。
【００１２】
本発明において、前記画素トランジスタは、前記第１メタル層により形成されたゲート電極、前記層間絶縁膜と同一の層間に形成されたゲート絶縁層、能動層、および前記第２メタル層により形成されたソース・ドレイン電極を下層側からこの順に備えている構成を採用することができる。
【００１３】
本発明において、前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、前記層間絶縁膜は、膜厚が前記
誘電体層よりも厚いことが好ましい。このように構成すると、単位面積当たりの容量が高い保持容量を形成した場合でも、層間絶縁膜の膜厚が厚いので、第１メタル配線と第２メタル配線との間に大きな寄生容量が発生しない。
【００１４】
本発明において、前記素子基板上には、前記ゲート線および前記ソース線との層間に複数層の絶縁膜が形成され、当該複数層の絶縁膜により前記層間絶縁膜が構成され、前記複数層の絶縁膜のうち、上層側絶縁膜のみによって前記誘電体層が構成されていることが好ましい。下層側絶縁膜を残さずエッチングすれば、絶縁膜を深さ方向の途中位置までエッチングするという構成を採用する必要がないので、エッチング深さのばらつきに起因する誘電体層の膜厚ばらつきを防止することができる。また、上層側絶縁膜であれば、下層側絶縁膜を部分的にドライエッチングする際の静電気やプラズマに晒されることがないので、上層側絶縁膜には静電気やプラズマに起因する表面損傷や欠陥が発生しない。また、下層側絶縁膜のエッチングにウエットエッチングを採用した場合には、上層側絶縁膜が下層側絶縁膜に対するエッチング液に接触することがないので、上層側絶縁膜にはピンホールが発生しない。それ故、保持容量の耐電圧低下などを防止することができる。
【００１５】
本発明において、前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、前記層間絶縁膜は、前記誘電体層を構成する絶縁膜よりも誘電率が低い層を備えていることが好ましい。このように構成すると、単位面積当たりの容量が高い保持容量を形成した場合でも、層間絶縁膜全体としての誘電率が低いので、第１メタル配線と第２メタル配線との間に大きな寄生容量が発生しない。
【００１６】
本発明において、前記層間絶縁膜と前記ゲート絶縁層は、同一の膜構造を備えていることが好ましい。画素トランジスタのゲート絶縁層においても、層間絶縁膜と同様、膜厚を厚くした構成や低誘電率の絶縁膜を備えた構成にすれば、画素トランジスタのゲート−ソース間、あるいは画素トランジスタのゲート−ドレイン間に大きな容量が寄生することを防止することができる。
【００１７】
本発明において、前記第２メタル配線と前記層間絶縁膜との層間には、前記能動層と同一の層間に半導体膜が形成されていることが好ましい。このように構成すると、第１メタル配線と第２メタル配線との間に大きな寄生容量が発生することを確実に防止することができる。
【００１８】
本発明において、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線では、１本の引き回し配線において前記第１メタル配線と前記第２メタル配線とが切り換わる箇所の数が等しいことが好ましい。このように構成すると、１本の引き回し配線における第１メタル配線と第２メタル配線とのコンタクト箇所の数が複数本の引き回し配線間で等しいので、複数本の引き回し配線間にコンタクト抵抗に起因する配線抵抗のばらつきが発生しない。
【００１９】
本発明において、前記複数本のゲート引き回し配線および複数本のソース引き回し配線は各々、駆動回路接続用の端子が接続された実装領域まで引き回されており、前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線は、前記端子に到達する部分が同一の層間に位置し、前記実装領域には、前記ゲート線と前記ソース線に対して共通の駆動用ＩＣまたは配線基板が実装されていることが好ましい。このように構成すると、ゲート引き回し配線とソース引き回し配線に対する端子の構成が同一であるので、実装領域に共通の駆動用ＩＣまたは配線基板を実装する場合に、信頼性の高い実装を行うことができる。
【００２０】
本発明において、前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線のうちの一方の引き回し配線のみが前記平行配線領域に前記第１メタル配線と前記第２メタル配線とを備え、当該一方の引き回し配線では、１本おきに位置する引き回し配線が前記画素領域から前記平行配線領域に向かう途中の１箇所のみで前記第１メタル配線と前記第２メタル配線との間で切り換わり、他の１本おきに位置する引き回し配線は、前記平行配線領域から前記実装領域に向かう途中の１箇所のみで前記第１メタル配線と前記第２メタル配線との間で切り換わっていることが好ましい。
【００２１】
本発明では、素子基板上に、第１メタル層により形成された複数本のゲート線と、前記第１メタル層との間に層間絶縁膜が介在する第２メタル層により形成され、前記複数本のゲート線と交差する方向に延びた複数本のソース線と、前記複数本のゲート線と前記複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有し、前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、１本おきに、前記第１メタル層により形成された第１メタル配線と、前記第２メタル層により形成された第２メタル配線とにより構成された電気光学装置の製造方法において、前記ゲート線を形成するとともに、前記平行配線領域に前記第１メタル配線を形成するゲート線形成工程と、前記ゲート線および前記第１メタル配線の上層に前記画素トランジスタのゲート絶縁層および前前記層間絶縁膜を構成するための絶縁膜を成膜する絶縁膜形成工程と、前記ゲート絶縁層の上層側に前記能動層を構成する半導体膜を成膜する半導体膜形成工程と、前記半導体膜をパターニングする半導体膜パターニング工程と、前記ソース線を形成するとともに、前記平行配線領域のうち、前記第１メタル配線に対して平面的にずれた位置であって前記第１メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭くなるような位置に前記第２メタル配線を形成するソース線形成工程と、を有し、前記層間絶縁膜に対して前記第１メタル配線と前記第２メタル配線とを接続するためのコンタクトホールを形成するエッチング工程は、前記半導体膜パターニング工程を行った後、前記ソース線形成工程の前に行うことを特徴とする。本発明では、引き回し配線を第１メタル配線と第２メタル配線とによって構成するため、層間絶縁膜にエッチング工程を行ってコンタクトホールを形成する必要があるが、かかるエッチング工程は、ゲート絶縁層の上層側に能動層を構成する半導体膜を成膜する半導体膜形成工程の後に行うため、ゲート絶縁層と能動層との界面がレジストで汚染されることを防止でき、画素トランジスタの信頼性を向上することができる。
【００２２】
本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用いることができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を相違させてある。また、以下の説明では、図１４に示した例との対応が明確になるように、共通する機能を有する部分には同一の符号を付して説明する。
【００２４】
［実施の形態１］
（液晶装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図１（ａ）、（ｂ）において、本形態の液晶装置１は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、あるいはＶＡＮ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ Ｎｅｍａｔｉｃ）モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置１では、シール材２２を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶１ｆが保持されている。
【００２５】
素子基板１０において、シール材２２の外側に位置する端部領域には、ＩＣ実装領域６０が形成されており、このＩＣ実装領域６０には、ゲート線駆動回路６６およびソース線駆動回路６７を内蔵の駆動用ＩＣ６１がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装されている。また、素子基板１０において、ＩＣ実装領域６０より外周縁側には、フレキシブル配線基板を実装するための端子１２が基板辺に沿って形成されている。シール材２２は、素子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。シール材２２には、その途切れ部分によって液晶注入口２５が形成され、液晶１ｆを注入した後、封止材２６により封止されている。
【００２６】
詳しくは後述するが、素子基板１０には画素トランジスタ１ｃや画素電極２ａがマトリクス状に形成され、その表面に配向膜１９が形成されている。対向基板２０には、シール材２２の内側領域に遮光性材料からなる額縁２４（図１（ｂ）では図示を省略）が形成され、その内側が画像表示領域１ａ（画素領域）になっている。対向基板２０には、図示を省略するが、各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜が形成され、その上層側には、対向電極２８および配向膜２９が形成されている。図１（ｂ）では図示を省略するが、対向基板２０において、素子基板１０の各画素に対向する領域には、ＲＧＢのカラーフィルタがその保護膜とともに形成され、それにより、液晶装置１をモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
【００２７】
なお、図１（ａ）に模式的に示すように、素子基板１０と対向基板２０との間では、後述するように、シール材２２に配合された基板間導通用の導電材２３により、素子基板１０に形成された共通配線と、対向基板２０の対向電極２８とが電気的に接続されている。
【００２８】
（素子基板１０の構成）
図２は、図１に示す液晶装置の素子基板の電気的な構成を示すブロック図である。図２において、ソース引き回し配線およびゲート引き回し配線を構成する第１メタル配線については細い実線で示し、第２メタル配線について太い実線で示してある。
【００２９】
図２に示すように、素子基板１０には、画像表示領域１ａ（画素領域）に相当する領域に複数のソース線６ａ（データ線）およびゲート線３ａ（走査線）が互いに交差する方向に形成され、これらの配線の交差部分に対応する位置に複数の画素１ｅがマトリクス状に配置されている。素子基板１０では、液晶１ｆの駆動を制御するための画素スイッチング用の画素トランジスタ１ｃが各画素１ｅに形成され、画素トランジスタ１ｃのソースにはソース線６ａが電気的に接続され、画素トランジスタ１ｃのゲートにはゲート線３ａが電気的に接続されている。素子基板１０には、ゲート線３ａと並行して容量線３ｂが形成されており、画素トランジスタ１ｃに対して、対向基板２０との間に構成された液晶容量１ｐが直列に接続されているとともに、液晶容量１ｐに対して並列に保持容量１ｈが接続されている。ここで、容量線３ｂは共通配線１ｚに接続され、共通電位ＶＣＯＭに保持されている。共通配線１ｚは、駆動用ＩＣ６０あるいは端子１２を介して共通電位ＶＣＯＭが供給されるが、図２には、共通配線１ｚから駆動用ＩＣ６０あるいは端子１２に向かう配線部分の図示を省略してある。また、駆動用ＩＣ６０と端子１２とを接続する配線の図示
も省略してある。なお、保持容量１ｈは、前段のゲート線３ａとの間に構成される場合があり、この場合、容量線３ｂは省略できる。
【００３０】
このように構成した液晶装置１では、画素トランジスタ１ｃを一定期間だけそのオン状態とすることにより、ソース線６ａから供給される画像信号を各画素１ｅの液晶容量１ｐに所定のタイミングで書き込む。液晶容量１ｐに書き込まれた所定レベルの画像信号は、液晶容量１ｐで一定期間保持されるとともに、保持容量１ｈは、液晶容量１ｐに保持された画像信号がリークするのを防止している。
【００３１】
図１および図２に示すように、ゲート線３ａからＩＣ実装領域６０に向けては、画像表示領域１ａの外側領域１ｂを通ってゲート引き回し配線１ｘが延びており、ゲート引き回し配線１ｘは、ＩＣ実装領域６０で駆動用ＩＣ６１のバンブが接続されるゲート端子１ｉに電気的に接続されている。また、ソース線６ａからからＩＣ実装領域６０に向けては、画像表示領域１ａの外側領域１ｂを通ってソース引き回し配線１ｙが延びており、ソース引き回し配線１ｙは、ＩＣ実装領域６０で駆動用ＩＣ６１のバンブが接続されるソース端子１ｊに電気的に接続されている。
【００３２】
ここで、ゲート引き回し配線１ｘはいずれも、ゲート線３ａの延長線に沿って直線的に延びた後、屈曲し、素子基板１０の側端縁に沿って直線的に延びて、ＩＣ実装領域６０に到達している。このため、画像表示領域１ａと素子基板１０の端縁との間には、複数本のゲート引き回し配線１ｘが平行に延びた平行配線領域１ｇが形成されており、かかる平行配線領域１ｇの幅寸法は、液晶装置１において画像の表示に直接、寄与しない額縁領域の幅を規定する。
【００３３】
（各画素の構成）
図３（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、Ａ１−Ｂ１線、Ｃ１−Ｄ１線、Ｅ１−Ｆ１線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。図３（ａ）、（ｃ）では、画素電極およびそれと同時形成された薄膜を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体膜を細くて短い点線で示してある。なお、コンタクトホールについては、ゲート線などと同様、細い実線で示してある。
【００３４】
図３（ａ）に示すように、素子基板１０では、ゲート線３ａとソース線６ａで囲まれた領域に画素１ｅを構成する以下の要素が構成されている。まず、画素１ｅには、ボトムゲート型の画素トランジスタ１ｃの能動層７ａを構成するアモルファスシリコン膜（半導体膜）が形成されている。また、ゲート線３ａからの突出部分によって画素トランジスタ１ｃのゲート電極が形成されている。能動層７ａを構成する半導体膜に対しては、ソース側の端部にソース線６ａの一部がソース電極として重なっており、ドレイン側の端部にはドレイン電極６ｂが重なっている。また、ゲート線３ａと並列して容量線３ｂが形成されている。また、画素１ｅには、容量線３ｂからの突出部分を下電極３ｃとし、ドレイン電極６ｂからの延設部分を上電極６ｃとする保持容量１ｈが形成されている。上電極６ｃに対しては、コンタクトホール８１を介して、ＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる画素電極２ａが電気的に接続されている。
【００３５】
このように構成した素子基板１０のＡ１−Ｂ１断面は、図３（ｂ）に示すように表される。まず、ガラス基板や石英基板からなる絶縁基板１１上には、ゲート線３ａ、および容量線３ｂ（保持容量１ｈの下電極３ｃ）が形成されている。本形態において、ゲート線３ａおよび容量線３ｂはいずれも、膜厚が１５０ｎｍのネオジウム含有のアルミニウム合金膜の上層に膜厚が２０ｎｍのモリブデン膜を積層した２層構造のゲートメタル層（第１メ
タル層）により形成されている。
【００３６】
ゲート線３ａの上層側にはゲート線３ａを覆うように絶縁膜４が形成されており、この絶縁膜４によって、ゲート絶縁層４ｅが形成されている。また、絶縁膜４のうち、下電極３ｃと平面的に重なる部分によって、保持容量１ｈの誘電体層４ｃが形成されている。さらに、絶縁膜４は、画像表示領域１ａの外側領域１ｂにも形成されており、後述する第１メタル配線３ｓと第２メタル配線６ｓとを絶縁分離する層間絶縁膜４ｓを構成している。
【００３７】
絶縁膜４の上層のうち、ゲート線３ａの突出部分（ゲート電極）と部分的に重なる領域には、画素トランジスタ１ｃの能動層７ａを構成する半導体膜が形成されている。能動層７ａを構成する半導体膜のうち、ソース領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層７ｂ、およびソース線６ａが積層され、ドレイン領域の上層には、ドープトシリコン膜からなるオーミックコンタクト層７ｃ、およびドレイン電極６ｂが形成され、画素トランジスタ１ｃが構成されている。また、ドレイン電極６ｂの延設部分によって保持容量１ｈの上電極６ｃが形成されている。本形態において、能動層７ａは、膜厚が１５０ｎｍの真性のアモルファスシリコン膜からなり、オーミックコンタクト層７ｂ、７ｃは、リンがドープされた膜厚が５０ｎｍのｎ+型のアモルファスシリコン膜からなる。ソース線６ａおよびドレイン電極６ｂ（上電極６ｃ）はいずれも、下層側から上層側に向けて、膜厚が５ｎｍのモリブデン膜、膜厚が１５０ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデン膜を積層した３層構造のソースメタル層（第２メタル層）により形成されている。
【００３８】
ソース線６ａ、ドレイン電極６ｂおよび上電極６ｃの上層側には、シリコン窒化膜などからなるパッシベーション膜８が形成されており、パッシベーション膜８の上層には画素電極２ａが形成されている。画素電極２ａは、パッシベーション膜８に形成されたコンタクトホール８１を介して上電極６ｃに電気的に接続し、上電極６ｃおよびドレイン電極６ｂを介して画素トランジスタ１ｃのドレイン領域に電気的に接続している。画素電極２ａの表面には配向膜１９が形成されている。本形態において、パッシベーション膜８は、膜厚が２５０ｎｍのシリコン窒化膜からなり、画素電極２ａは、膜厚が１００ｎｍのＩＴＯ膜からなる。
【００３９】
素子基板１０には、それに対向するように対向基板２０が配置され、素子基板１０と対向基板２０との間には液晶１ｆが保持されている。対向基板２０には、各色のカラーフィルタ２７、対向電極２８および配向膜２９が形成されており、画素電極２ａと対向電極２８との間に液晶容量１ｐ（図２参照）が構成される。なお、対向基板２０の側にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略する。
【００４０】
（ゲート引き回し配線の構造）
図２および図３（ｂ）、（ｃ）に示すように、画像表示領域１ａの外側領域１ｂには、複数本のゲート引き回し配線１ｘが平行に延びた平行配線領域１ｇが形成されており、かかる平行配線領域１ｇの幅寸法は、液晶装置１において画像の表示に直接、寄与しない額縁領域の幅を規定するため、狭い方が好ましい。そこで、本形態では、以下の構成が採用されている。
【００４１】
まず、複数本のゲート線３ａはいずれも、層間絶縁膜４ｓ（絶縁膜４）の下層側である第１層間にゲートメタル層によって形成されており、複数本のゲート引き回し配線１ｘも、画像表示領域１ａの外周縁部分でゲート線３ａから切り換わる部分は、層間絶縁膜４ｓの下層側である第１層間にゲートメタル層によって第１メタル配線３ｓとして形成されている。但し、複数本のゲート引き回し配線１ｘは、平行配線領域１ｇでは、１本おきに、第１層間にゲートメタル層によって形成された第１メタル配線３ｓと、層間絶縁膜４ｓの
上層側である第２層間にソースメタル層によって形成された第２メタル配線６ｓとにより構成されており、平行配線領域１ｇでは第１メタル配線３ｓと第２メタル配線６ｓとが交互に形成されている。
【００４２】
すなわち、複数本のゲート引き回し配線１ｘのうち、１本おきに位置するゲート引き回し配線１ｘは、画像表示領域１ａから平行配線領域１ｇに向かう途中の１箇所（コンタクトホールでの接続領域１ｓ）で第１メタル配線３ｓから第２メタル配線６ｓに切り換わった後、第２メタル配線６ｓとして平行配線領域１ｇを直線的に延びて、第２メタル配線６ｓのまま、ＩＣ実装領域３０に到達し、ゲート端子１ｉを構成している。これに対して、複数本のゲート引き回し配線１ｘのうち、他の１本おきに位置するゲート引き回し配線１ｘは、第１メタル配線３ｓのまま、画像表示領域１ａから平行配線領域１ｇまで延びて、第１メタル配線３ｓのまま、平行配線領域１ｇを直線的に延びた後、平行配線領域１ｇからＩＣ実装領域に向かう途中の１箇所（コンタクトホールでの接続領域１ｓ）で第１メタル配線３ｓから第２メタル配線６ｓに切り換わり、第２メタル配線６ｓの状態でＩＣ実装領域６０に到達し、ゲート端子１ｉを構成している。
【００４３】
ここで、第１メタル配線３ｓと第２メタル配線６ｓとを接続するにあたっては、接続領域１ｓでは、層間絶縁膜４ｓおよびパッシベーション膜８を貫通するコンタクトホール８９が開口している。また、第２メタル配線６ｓの上方には、パッシベーション膜８に形成されたコンタクトホール８２が開口している。さらに、パッシベーション膜８の上層にはＩＴＯ膜からなる導電パターン２ｓが形成されており、導電パターン２ｓは、コンタクトホール８９を介して第１メタル配線３ｓに電気的に接続し、コンタクトホール８２を介して第２メタル配線６ｓに電気的に接続している。このため、第１メタル配線３ｓと第２メタル配線６ｓとは、導電パターン２ｓを介して電気的に接続している。
【００４４】
このように構成したゲート引き回し配線１ｘにおいて、平行配線領域１ｇでは、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく並列し、かつ、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓが第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭く設定されている。ここで、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓは狭い方が好ましく、本形態では、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓは略０に設定されている。すなわち、第１メタル配線３ｓ同士では、ライン＆スペースが８μｍとなっている一方、第２メタル配線６ｓ同士では、ライン＆スペースが８μｍになっているが、ゲート引き回し配線１ｘは、実質的には、ライン幅が８μｍでスペース幅が０μｍになっている。
【００４５】
なお、図２に示すように、ソース引き回し配線１ｙはいずれも、層間絶縁膜４ｓの上層にソースメタル層により形成された第２メタル配線６ｓのまま、ＩＣ実装領域６０に到達し、ソース端子１ｊを構成している。また、容量線３ｂは、絶縁膜４の下層側である第１層間にゲートメタル層によって形成され、かつ、容量線３ｂに接続する共通配線１ｚは、ソースメタル層によって形成されている。
【００４６】
（液晶装置１の製造方法）
図４（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板１０の製造方法を示す工程断面図である。なお、素子基板１０を製造するには、素子基板１０を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、大型基板についても素子基板１０として説明する。
【００４７】
まず、図４（ａ）に示すゲート線形成工程において、大型のガラス基板などの絶縁基板１１の表面にゲートメタル層（膜厚が１５０ｎｍのアルミニウム合金膜と、膜厚が２０ｎ
ｍのモリブデン膜との積層膜）を形成した後、フォトリソグラフィ技術を用いてゲートメタル層をパターニングし、ゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、ゲート引き回し配線１ｘの第１メタル配線３ｓを同時形成する。
【００４８】
次に、図４（ｂ）に示す絶縁膜形成工程において、プラズマＣＶＤ法により、絶縁膜４（ゲート絶縁層４ｅ、誘電体層４ｃ、層間絶縁膜４ｓ）を形成する。本形態において、絶縁膜４は、膜厚が約４００ｎｍのシリコン窒化膜からなる。
【００４９】
次に、図４（ｃ）に示す半導体膜形成工程において、プラズマＣＶＤ法により、膜厚が１５０ｎｍの真性のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ+型シリコン膜７ｅを連続して形成する。その際、図４（ｂ）に示す絶縁膜形成工程を行った素子基板１０を真空雰囲気中に保持したまま、図４（ｃ）に示す半導体膜形成工程を行い、素子基板１０を大気と接触させない。それにより、絶縁膜４の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。
【００５０】
次に、図４（ｄ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリコン膜７ｄ、およびｎ+型シリコン膜７ｅにエッチングを行い、島状の能動層７ａおよび島状のｎ+型シリコン膜７ｅを形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００５１】
次に、図４（ｅ）に示すソース・ドレイン電極形成工程では、ソースメタル層（膜厚が５ｎｍのモリブデン膜、膜厚が１５０ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてソースメタル層をパターニングし、ソース線６ａ、ドレイン電極６ｂ（上電極６ｃ）、ソース引き回し配線１ｙ、ゲート引き回し配線１ｘの第２メタル配線６ｓ、および共通配線１ｚを同時形成する。
【００５２】
続いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用いてソース線６ａとドレイン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。その結果、オーミックコンタクト層７ｂ、７ｃが形成される。その際、能動層７ａの表面の一部がエッチングされる。このようにして、ボトムゲート型の画素スイッチング用の画素トランジスタ１ｃが形成されるとともに、保持容量１ｈが形成される。
【００５３】
次に、図４（ｆ）に示すパッシベーション膜形成工程において、プラズマＣＶＤ法により、膜厚が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成した後、コンタクトホール形成工程において、フォトリソグラフィ技術を用いてパッシベーション膜８および層間絶縁膜４ｓに対してエッチングを行い、コンタクトホール８１、８２、８９を形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００５４】
次に、図４（ｇ）に示す画素電極形成工程では、スパッタ法により、膜厚が１００ｎｍのＩＴＯ膜を形成した後、フォトリソグラフィ技術およびウエットエッチングを利用してパターニングし、画素電極２ａおよび導電パターン２ｓを形成する。その結果、画素電極２ａは、コンタクトホール８１を介して上電極６ｃに電気的に接続される。また、導電パターン２ｓは、コンタクトホール８２、８９を介して第１メタル配線３ｓと第２メタル配線６ｓとを電気的に接続する。続いて、図３に示す配向膜１９を形成するためのポリイミド膜を形成した後、ラビング処理を施す。
【００５５】
このようにして大型基板の状態で各種配線やＴＦＴを形成した素子基板１０については
、別途形成した大型の対向基板２０とシール材２２で貼り合わせた後、所定のサイズに切断する。それにより、液晶注入口２５が開口するので、液晶注入口２５から素子基板１０と対向基板２０との間に液晶１ｆを注入した後、液晶注入口２５を封止材２６により封止する。
【００５６】
（本形態の主な効果）
以上説明したように、本形態の液晶装置１において、複数本のゲート引き回し配線１ｘが平行に延びた平行配線領域１ｇでは、ゲート引き回し配線１ｘを一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、かつ、平行配線領域１ｇにおいて、第１メタル配線３ｓおよび第２メタル配線６ｓを平面的に重なることなく並列させている。このため、ゲート引き回し配線１ｘを平面的に近接させても、大きな寄生容量が発生しない。また、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓは略０であり、第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭いので、平行配線領域１ｇの幅寸法を狭くすることができる。それ故、画像表示領域１ａの外側領域１ｂにおいて、画像の表示に直接、寄与しない額縁領域の幅を狭くすることができる。特に本形態では、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅が略０であることから、平行配線領域１ｇの幅寸法を極限まで狭くすることができる。
【００５７】
また、本形態では、複数本のゲート引き回し配線１ｘのいずれにおいても、１本の引き回し配線で第１メタル配線３ｓと第２メタル配線６ｓとが切り換わる箇所（接続領域１ｓ）の数が等しいので、複数本のゲート引き回し配線１ｘにおいて、コンタクト抵抗に起因する配線抵抗のばらつきが発生しない。
【００５８】
特に本形態では、複数本のゲート引き回し配線１ｘおよび複数本のソース引き回し配線１ｙのうち、複数本のゲート引き回し配線１ｘの方のみが第１メタル配線３ｓおよび第２メタル配線６ｓを備え、かつ、１本おきに位置するゲート引き回し配線１ｘが画像表示領域１ａから平行配線領域１ｇに向かう途中の１箇所のみで第１メタル配線３ｓと第２メタル配線６ｓとの間で切り換わり、他の１本おきに位置するゲート引き回し配線１ｘは、平行配線領域１ｇからＩＣ実装領域６０に向かう途中の１箇所のみで第１メタル配線３ｓと第２メタル配線６ｓとが切り換わっている。すなわち、層間絶縁膜４ｓの下層側に位置するゲート線３ａに対するゲート引き回し配線１ｘをゲート端子１ｉに到達させる際には、層間絶縁膜４ｓの上層側に位置する第２メタル配線６ｓにしているので、１本当たりの接続領域１ｓの数が１つでよい。従って、接続領域１ｓでのコンタクト抵抗に起因する配線抵抗の増大を抑えることができる。
【００５９】
しかも、複数本のゲート引き回し配線１ｘ、および複数本のソース引き回し配線１ｙは各々、ゲート端子１ｉおよびソース端子１ｊに到達する部分がソースメタルで形成された第２メタル配線６ｓで構成されているので、ゲート端子１ｉとソース端子１ｊとは同一の構造を有している。従って、ゲート線３ａとソース線６ａに対して共通の駆動用ＩＣ６１を実装する場合でも、ゲート端子１ｉとソース端子１ｊとの間に高低差などがないので、実装の信頼性が高い。
【００６０】
さらにまた、本形態では、ゲート引き回し配線１ｘを第１メタル配線３ｓと第２メタル配線６ｓとによって構成するため、層間絶縁膜４ｓおよびパッシベーション膜８にエッチング工程を行ってコンタクトホール８９を形成する必要があるが、かかるエッチング工程は、ゲート絶縁層４ｅの上層側に能動層７ａを構成する半導体膜を成膜した後に行う。このため、絶縁膜４（ゲート絶縁層４ｅ）の成膜とアモルファスシリコン膜７ｄの成膜を連続的に行うことができるので、ゲート絶縁層４と能動層７ａとの界面がレジストで汚染さ
れることを防止でき、画素トランジスタ１ｃの信頼性を向上することができる。
【００６１】
［実施の形態２］
図５（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、Ａ２−Ｂ２線、Ｃ２−Ｄ２線、Ｅ２−Ｆ２線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。なお、本形態および以下に説明するいずれの実施の形態でも、本形態の基本的な構成は、実施の形態１と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略する。
【００６２】
実施の形態１では、第１メタル配線３ｓと第２メタル配線６ｓとを電気的に接続するにあたって、導電パターン２ｓを経由させたが、図５（ａ）、（ｂ）、（ｃ）に示すように、層間絶縁膜４ｓの上層に形成した第２メタル配線６ｓがコンタクトホール４６を介して直接、第１メタル配線３ｓに電気的に接続するように構成してもよい。その他の形態は、実施の形態１と同様であるため、説明を省略する。なお、本形態の接続領域１ｓの構成は、実施の形態１に限らず、以下に説明するいずれの実施の形態に適用してもよい。
【００６３】
［実施の形態３］
図６（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、Ａ３−Ｂ３線、Ｃ３−Ｄ３線、Ｅ３−Ｆ３線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。図７（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板１０の製造方法を示す工程断面図である。
【００６４】
実施の形態１では、ゲート絶縁層４ｅ、誘電体層４ｃ、および層間絶縁膜４ｓが同一の膜構成であったが、図６（ａ）、（ｂ）、（ｃ）に示すように、本形態では、ゲート絶縁層４ｅおよび層間絶縁膜４ｓの膜厚が誘電体層４ｃより厚くなっている。このように構成するにあたって、本形態では、ゲート線３ａと、能動層７ａを構成する半導体膜との層間には、絶縁膜４として、下層側の厚いシリコン窒化膜からなる下層側絶縁膜４ａと、上層側の薄いシリコン窒化膜からなる上層側絶縁膜４ｂとが形成されており、画素トランジスタ１ｃのゲート絶縁層４ｅは下層側絶縁膜４ａと上層側絶縁膜４ｂとの２層構造を有している。また、層間絶縁膜４ｓも、ゲート絶縁層４ｅと同様、下層側絶縁膜４ａと上層側絶縁膜４ｂとの２層構造を有している。
【００６５】
これに対して、保持容量１ｈの下電極３ｃと平面的に重なる領域では、下層側絶縁膜４ａが厚さ方向の全体にわたって除去された除去領域４１が形成されており、誘電体層４ｃは、上層側絶縁膜４ｂのみで構成されている。また、下電極３ｃの上層側のうち、下電極３ｃの端縁に沿っては絶縁膜４と同一厚の厚い部分が残っており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。このため、下電極３ｃの縁部分や上電極６ｃの縁部分で発生しやすい耐電圧低下を防止することができる。
【００６６】
ここで、上層側絶縁膜４ｂの膜厚は下層側ゲート絶縁層４ａよりも薄い。また、下層側ゲート絶縁層下層側ゲート絶縁層４ａは２５０〜５００ｎｍで好ましくは３００ｎｍであり、上層側絶縁膜４ｂの膜厚は５０〜２００ｎｍで好ましくは１００ｎｍである。
【００６７】
下層側ゲート絶縁層４ａおよび上層側絶縁層４ｂの膜厚は、隣接するゲート引き回し配線１ｘの間に大きな寄生容量を抑えるという観点から設定される。また、下層側ゲート絶縁層４ａおよび上層側絶縁層４ｂの膜厚は、画素トランジスタ１ｃの書き込み能力、寄生容量および保持容量１ｈのバランスを考慮した上で最適化して決められる。例えば、高精細で画素の寸法が小さな構造の場合（例えば１画素の短辺が４０um以下）、画素１ｅにおける保持容量１ｈ、液晶容量１ｐが小さくなるが、画素トランジスタ１ｃの最小寸法はフォトリソグラフィの解像度で律則される。このためこのような高精細画素では、画素トラ
ンジスタ１ｃの寄生容量が１画素全体の容量に占める割合が高くなる。この寄生容量の割合(以下、寄生容量比)が大きくなると、液晶装置１ではフリッカや、クロストーク、焼き付きといった表示品位の劣化を招くことが知られており、この寄生容量比が極力小さくなるように設計を行うのが一般的である。しかしながら前記のような高精細なレイアウトによって寄生容量比が制約を受ける場合、従来の手法では、これを改善することが困難である。しかし本発明の構造、プロセスを用いれば、画素トランジスタ１ｃのゲート絶縁層４ｅの膜厚を保持容量１ｈの側とは全く独立に設定・製造できる。すなわち、前記の高精細画素においては、ゲート絶縁層を標準的な条件よりも厚く設定することにより、画素トランジスタ１ｃの寄生容量を低減し、寄生容量比を小さくすることができる。なお、このような条件設定においては、画素トランジスタ１ｃの電流駆動能力（画素への信号書き込み能力）が低下するが、高精細画素は、書き込む画素容量１ｈそのものが小さくなっているため、このようにゲート絶縁層厚を厚くしても書き込み能力的には問題を生じないように設計をおこなうことができる。また、層間絶縁膜４ｓの膜厚も保持容量１ｈの側とは全く独立に設定・製造できる。
【００６８】
本形態の液晶装置１においても、ゲート引き回し配線１ｘについては、引き回し配線同士が平行に延びた平行配線領域１ｇで、一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、かつ、平行配線領域１ｇにおいて、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく、かつ、平面的な隙間をあけずに並列しているなど、その他の構成は実施の形態１と同一であるため、説明を省略する。
【００６９】
本形態の液晶装置１に用いた素子基板１０を製造するにあたっては、まず、実施の形態１と同様、図７（ａ）に示すゲート線形成工程において、大型のガラス基板などの絶縁基板１１の表面にゲートメタル層によって、ゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、ゲート引き回し配線１ｘの第１メタル配線３ｓを同時形成する。
【００７０】
次に、図７（ｂ）に示す絶縁膜形成工程（下層側絶縁膜形成工程）において、プラズマＣＶＤ法により、絶縁膜４の下層側を構成する厚い下層側絶縁膜４ａを形成する。本形態において、下層側絶縁膜４ａは、膜厚が約３００ｎｍのシリコン窒化膜からなる。
【００７１】
次に、図７（ｃ）に示す薄膜化工程では、フォトリソグラフィ技術を用いて、下電極３ｃと平面的に重なる領域に開口を備えたレジストマスク（図示せず）を形成した後、下層側絶縁膜４ａに対して、ＳＦ6などのフッ素系のエッチングガスによる反応性イオンエッチング（ドライエッチング）を行い、除去領域４１を形成する。
【００７２】
次に、図７（ｄ）に示す絶縁膜形成工程（上層側絶縁膜形成工程）では、プラズマＣＶＤ法により、絶縁膜４の上層側を構成する薄い上層側絶縁膜４ｂを形成する。本形態において、上層側絶縁膜４ｂは、膜厚が約１００ｎｍのシリコン窒化膜からなる。その結果、ゲート線３ａ（ゲート電極）の上層側には、厚い下層側絶縁膜４ａと、薄い上層側絶縁膜４ｂとからなる絶縁膜４（ゲート絶縁層４ｅ）が形成される。また、第１メタル配線３ｓの上層側にも、厚い下層側絶縁膜４ａと、薄い上層側絶縁膜４ｂとからなる絶縁膜４（層間絶縁膜４ｓ）が形成される。これに対して、除去領域４１では、下電極３ｃの上層に上層側絶縁膜４ｂのみからなる誘電体層４ｃが形成される。
【００７３】
次に、図７（ｅ）に示す半導体膜形成工程において、プラズマＣＶＤ法により、膜厚が１５０ｎｍの真性のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ+型シリコン膜７ｅを連続して形成する。その際、図７（ｄ）に示す絶縁膜形成工程を行った素子基板１０を真空雰囲気中に保持したまま、図７（ｅ）に示す半導体膜形成工程を行い、素子
基板１０を大気と接触させない。それにより、絶縁膜４の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。
【００７４】
次に、図７（ｆ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリコン膜７ｄ、およびｎ+型シリコン膜７ｅにエッチングを行い、島状の能動層７ａおよび島状のｎ+型シリコン膜７ｅを形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００７５】
次に、図７（ｇ）に示すソース・ドレイン電極形成工程では、ソースメタル層（膜厚が５ｎｍのモリブデン膜、膜厚が１５０ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてソースメタルをパターニングし、ソース線６ａ、ドレイン電極６ｂ（上電極６ｃ）、ソース引き回し配線１ｙ、ゲート引き回し配線１ｘの第２メタル配線６ｓ、および共通配線１ｚを同時形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用いてソース線６ａとドレイン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分離を行う。その結果、オーミックコンタクト層７ｂ、７ｃが形成される。その際、能動層７ａの表面の一部がエッチングされる。このようにして、ボトムゲート型の画素スイッチング用の画素トランジスタ１ｃが形成されるとともに、保持容量１ｈが形成される。
【００７６】
それ以降は、図４（ａ）を参照して説明したように、パッシベーション膜形成工程において、プラズマＣＶＤ法により、膜厚が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成した後、図４（ｆ）に示すコンタクトホール形成工程において、コンタクトホール８１、８２、８９を形成するなど、実施の形態１と同様であるため、説明を省略する。
【００７７】
以上説明したように、本形態の液晶装置１においても、実施の形態１と同様、ゲート引き回し配線１ｘについては、引き回し配線同士が平行に延びた平行配線領域１ｇに、一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、かつ、平行配線領域１ｇにおいて、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく、かつ、平面的な隙間をあけずに並列している。しかも、本形態では、誘電体層４ｃを薄くして単位面積当たりの容量が高い保持容量１ｈを形成した場合でも、層間絶縁膜４ｓは、下層側絶縁膜４ａと上層側絶縁膜４ｂとの２層構造になっており、膜厚が厚い。従って、引き回し配線に大きな寄生容量が発生することを防止しながら、平行配線領域１ｇの幅寸法を極限まで狭くすることができるなど、実施の形態１と同様な効果を奏する。
【００７８】
また、絶縁膜４の膜厚を薄くして保持容量１ｈの誘電体層４ｃとして用いるため、画素トランジスタ１ｃのゲート耐電圧を低下させることなく、保持容量１ｈの単位面積当たりの静電容量を高めることができる。しかも、誘電体層４ｃを構成する上層側絶縁膜４ｂは、シリコン窒化膜（比誘電率が約７〜８）であり、シリコン酸化膜より誘電率が高いので、保持容量１ｈは、単位面積当たりの静電容量が高い。それ故、保持容量１ｈは、電荷の保持特性が高い一方、単位面積当たりの容量値が高くなった分、その占有面積を縮小すれば画素開口率を高めることができる。
【００７９】
さらに、本形態によれば、層間絶縁膜４ｓおよびゲート絶縁層４ｅの膜厚を保持容量１ｈの側とは全く独立に設定・製造できるので、ゲート引き回し配線１ｘの間の寄生容量や画素トランジスタ１ｃの寄生容量を低減することができる。
【００８０】
また、本形態では、絶縁膜４を部分的に薄くした部分を誘電体層４ｃとして用いるにあたって、下層側絶縁膜４ａを残さず、上層側絶縁膜４ｂのみで誘電体層４ｃを構成したため、下層側絶縁膜４ａを部分的に残す場合と違って、エッチング深さのばらつきに起因する保持容量１ｈの容量ばらつきを防止することができる。しかも、本形態では、絶縁膜４を部分的に薄くした部分を誘電体層４ｃとして用いるにあたって、下層側絶縁膜４ａおよび上層側絶縁膜４ｂのうち、下層側絶縁膜４ａを除去し、この下層側絶縁膜４ａの上層に形成した上層側絶縁膜４ｂを誘電体層４ｃとして用いる。このような上層側絶縁膜４ｂであれば、下層側絶縁膜４ａをドライエッチングにより除去する際の静電気やプラズマに晒されることがないので、上層側絶縁膜４ｂの欠陥密度が低い。それ故、保持容量１ｈの耐電圧の低下などといった不具合の発生を防止することができる。
【００８１】
また、本形態では、上層側絶縁膜４ｂ、能動層７ａを構成するための真性のアモルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成するためのｎ+型シリコン膜７ｅを連続成膜したので、清浄な上層側絶縁膜４ｂの上層にアモルファスシリコン膜７ｄを形成することができる。しかも、本形態では、上層側絶縁膜４ｂ、アモルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成する際、素子基板１０を真空雰囲気中に保持し続けるため、上層側絶縁膜４ｂの表面の汚染を確実に防止することができる。それ故、絶縁膜４と能動層７ａとの界面が清浄であり、画素トランジスタ１ｃの信頼性が高い。
【００８２】
なお、本形態では、下層側絶縁膜４ａに対してドライエッチングを行って除去領域４１を形成したが、ウエットエッチングを行って除去領域４１を形成してもよい。このような場合でも、上層側絶縁膜４ｂは、下層側絶縁膜４ａに対するエッチング液に接触することもないので、上層側絶縁膜４ｂにピンホールが発生することがない。
【００８３】
［実施の形態４］
図８（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、Ａ４−Ｂ４線、Ｃ４−Ｄ４線、Ｅ４−Ｆ４線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【００８４】
実施の形態１〜３では、パッシベーション膜８の上層に画素電極２ａを形成したが、パッシベーション膜８の上層に平坦化層としての感光性樹脂層９を形成し、この上層に画素電極２ａを形成してもよい。この場合、感光性樹脂層９にコンタクトホール９１を形成し、パッシベーション膜８に対して、コンタクトホール９１と重なる位置にコンタクトホール８１を形成すればよい。
【００８５】
ここで、感光性樹脂層９は、画像表示領域１ａのみに形成され、画像表示領域１ａの外側領域１ｂには形成されないので、ゲート引き回し配線１ｘの構成などは実施の形態１と同様である。すなわち、本形態の液晶装置１においても、ゲート引き回し配線１ｘについては、引き回し配線同士が平行に延びた平行配線領域１ｇに、一本おきに、層間絶縁膜４ｓの下層側に形成された第１メタル配線３ｓとする一方、他の１本おきのゲート引き回し配線１ｘについては層間絶縁膜４ｓの上層側に形成された第２メタル配線６ｓとし、かつ、平行配線領域１ｇにおいて、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく、かつ、平面的な隙間をあけずに並列している。また、絶縁膜４の膜厚を薄くして保持容量１ｈの誘電体層４ｃとして用いるため、保持容量１ｈの単位面積当たりの静電容量を高めることができる。
【００８６】
このような構成の素子基板１０を製造するにあたっては、感光性樹脂層９を形成した後、パッシベーション膜８にコンタクトホール８１を形成する以外は、実施の形態３と同様な工程を行うので、それらの説明を省略する。
【００８７】
なお、本形態では、感光性樹脂層９を平坦化のために形成したが、半透過反射型の液晶装置では、反射表示領域に感光性樹脂層９を形成する一方、透過表示領域には感光性樹脂層９を形成せず、あるいは透過表示領域には薄い感光性樹脂層９を形成することにより、液晶層のリタデーションを反射表示領域と透過表示領域との間で調整することがある。このような場合には、本形態と同様な構成を採用することができる。なお、半透過反射型の液晶装置では、反射表示領域に対して感光性樹脂層９と画素電極２ａの間に反射層を形成するが、その際、感光性樹脂層９の表面に微細な凹凸を形成すれば、反射層に光散乱性を付与することができるので、背景の写りこみなどを防止することができる。
【００８８】
［実施の形態５］
図９（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、Ａ５−Ｂ５線、Ｃ５−Ｄ５線、Ｅ５−Ｆ５線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【００８９】
上記実施の形態３、４では、下層側絶縁膜４ａを除去して誘電体層４ｃを薄くしたが、図９（ａ）、（ｂ）、（ｃ）に示すように、本形態では、上層側絶縁膜４ｂを除去して除去領域４１′を形成し、誘電体層４ｃを層間絶縁膜４ｓやゲート絶縁層４ｅよりも薄くしてある。その他の構成は、実施の形態４と同様であるため、詳細な説明を省略する。
【００９０】
このような構成の素子基板１０を製造するにあたっても、絶縁膜４（ゲート絶縁層４ｅ）の成膜と半導体膜の成膜とを連続的に行った後、絶縁膜４に対するエッチング工程を行えば。ゲート絶縁層４と能動層との界面がレジストで汚染されることを防止でき、画素トランジスタ１ｃの信頼性を向上することができる。
【００９１】
［実施の形態６］
図１０（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態６に係る液晶装置の画素１つ分の平面図、Ａ６−Ｂ６線、Ｃ５−Ｄ６線、Ｅ６−Ｆ６線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【００９２】
上記実施の形態３〜５では、絶縁膜４を下層側絶縁膜４ａと上層側絶縁膜４ｂの２層構造を採用したが、図１０（ａ）、（ｂ）、（ｃ）に示すように、本形態では、絶縁膜４を１層の絶縁膜で構成するとともに、絶縁膜４を厚さ方向の途中位置までエッチングにより除去して除去領域４１″を形成することにより、誘電体層４ｃを層間絶縁膜４ｓやゲート絶縁層４ｅよりも薄くしてある。その他の構成は、実施の形態４と同様であるため、詳細な説明を省略する。
【００９３】
このような構成の素子基板１０を製造するにあたっても、絶縁膜４（ゲート絶縁層４ｅ）の成膜と半導体膜の成膜とを連続的に行った後、絶縁膜４に対するエッチング工程を行えば、ゲート絶縁層４ｅと能動層との界面がレジストで汚染されることを防止でき、画素トランジスタ１ｃの信頼性を向上することができる。
【００９４】
［実施の形態７］
図１１（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態７に係る液晶装置の画素１つ分の平面図、Ａ７−Ｂ７線、Ｃ７−Ｄ７線、Ｅ７−Ｆ７線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【００９５】
上記実施の形態１〜６では、第１メタル配線３ｓと第２メタル配線６ｓとの間に、ゲート絶縁層４ｅと同一の膜構成の層間絶縁膜４ｓのみが介在する構成であったが、本形態では、第２メタル配線６ｓと層間絶縁膜４ｓの間に半導体膜７ｓが介在する。このような半
導体膜７ｓは、画素トランジスタ１ｃの能動層７ａを形成する際、同時形成されたアモルファスシリコン膜である。その他の構成は、実施の形態１と同様であるため、説明を省略するが、本形態では、第２メタル配線６ｓと層間絶縁膜４ｓの間に半導体膜７ｓが介在するので、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅を０に設定した場合でも、ゲート引き回し配線１ｘ間に大きな寄生容量が発生することを確実に防止しながら、平行配線領域１ｇの幅寸法を極限まで狭くすることができる。なお、本形態の構成は、実施の形態１に限らず、上記のいずれの実施の形態に適用してもよい。
【００９６】
［実施の形態８］
上記実施の形態３〜５では、下層側絶縁膜４ａおよび上層側絶縁膜４ｂのいずれをもシリコン窒化膜で構成したが、下層側絶縁膜４ａおよび上層側絶縁膜４ｂの一方をシリコン窒化膜で構成し、他方をシリコン酸化膜で形成してもよい。この場合、層間絶縁膜４ｓやゲート絶縁層４ｅについてはシリコン窒化膜とシリコン酸化膜との２層構造とし、保持容量１ｈの誘電体層４ｃについては、シリコン酸化膜を除去してシリコン窒化膜のみで構成すればよい。このように構成した場合、シリコン酸化膜は、比誘電率がシリコン窒化膜よりも低いので、層間絶縁膜４ｓおよびゲート絶縁層４ｅは、低誘電体層を含むことになる。従って、ゲート引き回し配線１ｘ間および画素トランジスタ１ｃに大きな寄生容量が発生することを確実に防止しながら、単位面積当たりの容量が高い保持容量１ｈを構成することができる。
【００９７】
［その他の実施の形態］
上記実施の形態のいずれにおいても、図３（ｂ）を参照して説明したように、ゲート引き回し配線１ｘについては、平行配線領域１ｇで、第１メタル配線３ｓおよび第２メタル配線６ｓは平面的に重なることなく並列し、かつ、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓを略０に設定したが、図１２（ａ）に示すように、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓが第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭ければ、０に設定されていなくても、従来よりも平行配線領域１ｇの幅寸法を狭くすることができる。その際、第１メタル配線３ｓのライン幅Ｌ１と第２メタル配線６ｓのライン幅Ｌ２とが同一の構成を採用してもよいが、第１メタル配線３ｓおよび第２メタル配線６ｓを構成する導電材料の種類などによっては、図１２（ａ）に示すように、第１メタル配線３ｓのライン幅Ｌ１と第２メタル配線６ｓのライン幅Ｌ２とを相違させてもよい。
【００９８】
また、第１メタル配線３ｓと第２メタル配線６ｓとについては、平面的に重なっていない構成を採用してもよいが、図１２（ｂ）に示すように、第１メタル配線３ｓと第２メタル配線６ｓとが平面的にずれた位置に形成されて部分的に重なっている場合でも、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的な重なり幅Ｔが第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭ければ、第１メタル配線３ｓと第２メタル配線６ｓとの対向面積が狭いので、隣接するゲート引き回し配線１ｘの間に大きな容量が寄生することはない。特に、層間絶縁膜４ｅの膜厚が厚い場合、層間絶縁膜４ｅが低誘電率層を含んでいる場合、第１メタル配線３ｓと第２メタル配線６ｓとの層間に半導体膜が介在している場合には、第１メタル配線３ｓと第２メタル配線６ｓとが部分的に重なっている場合でも、隣接するゲート引き回し配線１ｘの間に大きな容量が寄生することはない。
【００９９】
さらに、図１２（ｃ）に示すように、第１メタル配線３ｓと第２メタル配線６ｓとが平面的にずれた位置に形成されて一部が平面的に重なって、一部が平面的に離間している構成を採用した場合でも、第１メタル配線３ｓと第２メタル配線６ｓとの間の平面的なスペース幅Ｓおよび重なり幅Ｔが第１メタル配線３ｓのライン幅Ｌ１および第２メタル配線６ｓのライン幅Ｌ２のいずれよりも狭ければ、隣接するゲート引き回し配線１ｘの間に大き
な容量が寄生することはない。特に、層間絶縁膜４ｅの膜厚が厚い場合、層間絶縁膜４ｅが低誘電率層を含んでいる場合、第１メタル配線３ｓと第２メタル配線６ｓとの層間に半導体膜が介在している場合には、第１メタル配線３ｓと第２メタル配線６ｓとが部分的に重なっている場合でも、隣接するゲート引き回し配線１ｘの間に大きな容量が寄生することはない。
【０１００】
なお、上記実施の形態では、ゲート引き回し配線１ｘを第１メタル配線３ｓと第２メタル配線６ｓとにより構成したが、ソース引き回し配線１ｙを第１メタル配線３ｓと第２メタル配線６ｓとにより構成してもよく、ゲート引き回し配線１ｘおよびソース引き回し配線１ｙの双方を第１メタル配線３ｓと第２メタル配線６ｓとにより構成してもよい。
【０１０１】
また、上記実施の形態では、ゲート線３ａにアルミニウム合金膜とモリブデン膜との多層膜（ゲートメタル）を用い、ソース線６ａにアルミニウム膜とモリブデン膜との多層膜（ソースメタル）を用いたが、これらの配線にはその他の金属膜を用いることができ、さらには、シリサイド膜などといった導電膜を用いてもよい。また、上記実施の形態では能動層７ａとして真性のアモルファスシリコン膜を用いたが、その他のシリコン膜を用いてもよい。
【０１０２】
また、上記実施の形態では、ボトムゲート構造の画素トランジスタについて示したが、画素領域内における画素トランジスタと画素領域外における画素トランジスタの構成については、トップゲート構造の画素トランジスタについて適用しても良い。
【０１０３】
また、上記実施の形態では、透過型の液晶装置を例に説明したが、半透過反射型の液晶装置や全反射型の液晶装置に本発明を適用してもよい。また、上記実施の形態では、ＴＮモード、ＥＣＢモード、ＶＡＮモードのアクティブマトリクス型の液晶装置を例に説明したが、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードの液晶装置（電気光学装置）に本発明を適用してもよい。
【０１０４】
さらに、電気光学装置として液晶装置に限らず、例えば、有機ＥＬ（エレクトロルミネッセンス）装置でも、有機ＥＬ膜を電気光学物質として保持する素子基板上の各画素に、画素トランジスタが形成され、画素トランジスタにゲート線およびソース線が形成されるので、かかる有機ＥＬ装置に本発明を適用してもよい。
【０１０５】
［電子機器の実施形態］
図１３は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機などであり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミングジェネレータ１７３、そして液晶装置１を有する。また、液晶装置１は、パネル１７５および駆動回路１７６を有しており、前述した液晶装置１を用いることができる。表示情報出力源１７０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は、各構成要素に所定の電圧を供給する。
【図面の簡単な説明】
【０１０６】
【図１】（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。
【図２】図１に示す液晶装置の素子基板の電気的な構成を示すブロック図である。
【図３】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、Ａ１−Ｂ１線、Ｃ１−Ｄ１線、Ｅ１−Ｆ１線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図４】図３に示す素子基板の製造方法を示す工程断面図である。
【図５】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、Ａ２−Ｂ２線、Ｃ２−Ｄ２線、Ｅ２−Ｆ２線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図６】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、Ａ３−Ｂ３線、Ｃ３−Ｄ３線、Ｅ３−Ｆ３線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図７】図６に示す素子基板の製造方法を示す工程断面図である。
【図８】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、Ａ４−Ｂ４線、Ｃ４−Ｄ４線、Ｅ４−Ｆ４線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図９】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、Ａ５−Ｂ５線、Ｃ５−Ｄ５線、Ｅ５−Ｆ５線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図１０】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態６に係る液晶装置の画素１つ分の平面図、Ａ６−Ｂ６線、Ｃ６−Ｄ６線、Ｅ６−Ｆ６線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図１１】（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態７に係る液晶装置の画素１つ分の平面図、Ａ７−Ｂ７線、Ｃ７−Ｄ７線、Ｅ７−Ｆ７線に相当する位置で液晶装置を切断したときの断面図、およびゲート引き回し配線の平面図である。
【図１２】（ａ）、（ｂ）、（ｃ）は、本発明のその他の実施の形態に係る液晶装置の説明図である。
【図１３】本発明に係る液晶装置を各種の電子機器の表示装置として用いた場合の説明図である。
【図１４】従来の引き回し配線の説明図である。
【符号の説明】
【０１０７】
１・・液晶装置（電気光学装置）、１ａ・・画像表示領域（画素領域）、１ｂ・・画像表示領域の外側領域、１ｅ・・画素、１ｇ・・平行配線領域、１ｈ・・保持容量、１ｉ・・ゲート端子、１ｊ・・ソース端子、１ｘ・・ゲート引き回し配線、１ｙ・・ソース引き回し配線、２ａ・・画素電極、３ａ・・ゲート線、３ｓ・・第１メタル配線、４・・絶縁膜、４ｃ・・誘電体層、４ｓ・・層間絶縁膜、４ｅ・・ゲート絶縁層、６ａ・・ソース線、６ｓ・・第２メタル配線、７ｓ・・半導体膜、１０・・素子基板、６０・・ＩＣ実装領域、６１・・駆動用ＩＣ、Ｌ１・・第１メタル配線のライン幅、Ｌ２・・第２メタル配線のライン幅、Ｓ・・第１メタル配線と第２メタル配線とのスペース幅、Ｔ・・第１メタル配線と第２メタル配線との重なり幅
【特許請求の範囲】
【請求項１】
素子基板上に、複数本のゲート線と複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有する電気光学装置において、
前記複数のゲート線は第１メタル層により形成され、前記複数のソース線は、前記第１メタル層との間に層間絶縁膜が介在する第２メタル層により形成され、
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、１本おきに、前記第１メタル層により形成された第１メタル配線と、前記第２メタル層により形成された第２メタル配線とにより構成されており、
前記平行配線領域では、前記第１メタル配線と前記第２メタル配線とが平面的にずれた位置に形成され、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭いことを特徴とする電気光学装置。
【請求項２】
前記平行配線領域では、前記第１メタル配線と前記第２メタル配線とが平面的に重なることなく形成され、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭いことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅および重なり幅が０であることを特徴とする請求項１に記載の電気光学装置。
【請求項４】
前記画素トランジスタは、前記第１メタル層により形成されたゲート電極、前記層間絶縁膜と同一の層間に形成されたゲート絶縁層、能動層、および前記第２メタル層により形成されたソース・ドレイン電極を下層側からこの順に備えていることを特徴とする請求項１乃至３の何れか一項に記載の電気光学装置。
【請求項５】
前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、
前記層間絶縁膜は、膜厚が前記誘電体層よりも厚いことを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記素子基板上には、前記ゲート線および前記ソース線との層間に複数層の絶縁膜が形成され、当該複数層の絶縁膜により前記層間絶縁膜が構成され、前記複数層の絶縁膜のうち、上層側絶縁膜のみによって前記誘電体層が構成されていることを特徴とする請求項５に記載の電気光学装置。
【請求項７】
前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、
前記層間絶縁膜は、前記誘電体層を構成する絶縁膜よりも誘電率が低い層を備えていることを特徴とする請求項４に記載の電気光学装置。
【請求項８】
前記層間絶縁膜と前記ゲート絶縁層は、同一の膜構造を備えていることを特徴とする請求項４乃至７の何れか一項に記載の電気光学装置。
【請求項９】
前記第２メタル配線と前記層間絶縁膜との層間には、前記能動層と同一の層間に半導体
膜が形成されていることを特徴とする請求項４乃至８の何れか一項に記載の電気光学装置。
【請求項１０】
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線では、１本の引き回し配線において前記第１メタル配線と前記第２メタル配線とが切り換わる箇所の数が等しいことを特徴とする請求項１乃至９の何れか一項に記載の電気光学装置。
【請求項１１】
前記複数本のゲート引き回し配線および複数本のソース引き回し配線は各々、駆動回路接続用の端子が接続された実装領域まで引き回されており、
前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線は、前記端子に到達する部分が同一の層間に位置し、
前記実装領域には、前記ゲート線と前記ソース線に対して共通の駆動用ＩＣまたは配線基板が実装されていることを特徴とする請求項１乃至１０の何れか一項に記載の電気光学装置。
【請求項１２】
前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線のうちの一方の引き回し配線のみが前記平行配線領域に前記第１メタル配線と前記第２メタル配線とを備え、
当該一方の引き回し配線では、１本おきに位置する引き回し配線が前記画素領域から前記平行配線領域に向かう途中の１箇所のみで前記第１メタル配線と前記第２メタル配線との間で切り換わり、他の１本おきに位置する引き回し配線は、前記平行配線領域から前記実装領域に向かう途中の１箇所のみで前記第１メタル配線と前記第２メタル配線との間で切り換わっていることを特徴とする請求項１１に記載の電気光学装置。
【請求項１３】
請求項１乃至１２の何れか一項に記載の電気光学装置を備えていることを特徴とする電子機器。
【請求項１４】
素子基板上に、第１メタル層により形成された複数本のゲート線と、前記第１メタル層との間に層間絶縁膜が介在する第２メタル層により形成され、前記複数本のゲート線と交差する方向に延びた複数本のソース線と、前記複数本のゲート線と前記複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有し、
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、１本おきに、前記第１メタル層により形成された第１メタル配線と、前記第２メタル層により形成された第２メタル配線とにより構成された電気光学装置の製造方法において、
前記ゲート線を形成するとともに、前記平行配線領域に前記第１メタル配線を形成するゲート線形成工程と、
前記ゲート線および前記第１メタル配線の上層に前記画素トランジスタのゲート絶縁層および前記層間絶縁膜を構成するための絶縁膜を成膜する絶縁膜形成工程と、
前記ゲート絶縁層の上層側に前記能動層を構成する半導体膜を成膜する半導体膜形成工程と、
前記半導体膜をパターニングする半導体膜パターニング工程と、
前記ソース線を形成するとともに、前記平行配線領域のうち、前記第１メタル配線に対して平面的にずれた位置であって前記第１メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭くなるような位置に前記第２メタル配線を形成するソース線形成工程と、を有し、
前記層間絶縁膜に対して前記第１メタル配線と前記第２メタル配線とを接続するためのコンタクトホールを形成するエッチング工程は、前記半導体膜パターニング工程を行った後、前記ソース線形成工程の前に行うことを特徴とする電気光学装置の製造方法。
【請求項１】
素子基板上に、複数本のゲート線と複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有する電気光学装置において、
前記複数のゲート線は第１メタル層により形成され、前記複数のソース線は、前記第１メタル層との間に層間絶縁膜が介在する第２メタル層により形成され、
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、１本おきに、前記第１メタル層により形成された第１メタル配線と、前記第２メタル層により形成された第２メタル配線とにより構成されており、
前記平行配線領域では、前記第１メタル配線と前記第２メタル配線とが平面的にずれた位置に形成され、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭いことを特徴とする電気光学装置。
【請求項２】
前記平行配線領域では、前記第１メタル配線と前記第２メタル配線とが平面的に重なることなく形成され、前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭いことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記第１メタル配線と前記第２メタル配線との間の平面的なスペース幅および重なり幅が０であることを特徴とする請求項１に記載の電気光学装置。
【請求項４】
前記画素トランジスタは、前記第１メタル層により形成されたゲート電極、前記層間絶縁膜と同一の層間に形成されたゲート絶縁層、能動層、および前記第２メタル層により形成されたソース・ドレイン電極を下層側からこの順に備えていることを特徴とする請求項１乃至３の何れか一項に記載の電気光学装置。
【請求項５】
前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、
前記層間絶縁膜は、膜厚が前記誘電体層よりも厚いことを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記素子基板上には、前記ゲート線および前記ソース線との層間に複数層の絶縁膜が形成され、当該複数層の絶縁膜により前記層間絶縁膜が構成され、前記複数層の絶縁膜のうち、上層側絶縁膜のみによって前記誘電体層が構成されていることを特徴とする請求項５に記載の電気光学装置。
【請求項７】
前記複数の画素は各々、前記層間絶縁膜および前記ゲート絶縁層と同一の層間に形成された誘電体層を備えた保持容量を有し、
前記層間絶縁膜は、前記誘電体層を構成する絶縁膜よりも誘電率が低い層を備えていることを特徴とする請求項４に記載の電気光学装置。
【請求項８】
前記層間絶縁膜と前記ゲート絶縁層は、同一の膜構造を備えていることを特徴とする請求項４乃至７の何れか一項に記載の電気光学装置。
【請求項９】
前記第２メタル配線と前記層間絶縁膜との層間には、前記能動層と同一の層間に半導体
膜が形成されていることを特徴とする請求項４乃至８の何れか一項に記載の電気光学装置。
【請求項１０】
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線では、１本の引き回し配線において前記第１メタル配線と前記第２メタル配線とが切り換わる箇所の数が等しいことを特徴とする請求項１乃至９の何れか一項に記載の電気光学装置。
【請求項１１】
前記複数本のゲート引き回し配線および複数本のソース引き回し配線は各々、駆動回路接続用の端子が接続された実装領域まで引き回されており、
前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線は、前記端子に到達する部分が同一の層間に位置し、
前記実装領域には、前記ゲート線と前記ソース線に対して共通の駆動用ＩＣまたは配線基板が実装されていることを特徴とする請求項１乃至１０の何れか一項に記載の電気光学装置。
【請求項１２】
前記複数本のゲート引き回し配線および前記複数本のソース引き回し配線のうちの一方の引き回し配線のみが前記平行配線領域に前記第１メタル配線と前記第２メタル配線とを備え、
当該一方の引き回し配線では、１本おきに位置する引き回し配線が前記画素領域から前記平行配線領域に向かう途中の１箇所のみで前記第１メタル配線と前記第２メタル配線との間で切り換わり、他の１本おきに位置する引き回し配線は、前記平行配線領域から前記実装領域に向かう途中の１箇所のみで前記第１メタル配線と前記第２メタル配線との間で切り換わっていることを特徴とする請求項１１に記載の電気光学装置。
【請求項１３】
請求項１乃至１２の何れか一項に記載の電気光学装置を備えていることを特徴とする電子機器。
【請求項１４】
素子基板上に、第１メタル層により形成された複数本のゲート線と、前記第１メタル層との間に層間絶縁膜が介在する第２メタル層により形成され、前記複数本のゲート線と交差する方向に延びた複数本のソース線と、前記複数本のゲート線と前記複数本のソース線との交差に対応して配置された画素トランジスタを備えた複数の画素と、当該複数の画素が配列された画素領域の外側領域で前記複数本のゲート線から引き回された複数本のゲート引き回し配線と、前記画素領域の外側領域で前記複数本のソース線から引き回された複数本のソース引き回し配線と、を有し、
前記複数本のゲート引き回し配線または前記複数本のソース引き回し配線は、引き回し配線同士が平行に延びた平行配線領域で、１本おきに、前記第１メタル層により形成された第１メタル配線と、前記第２メタル層により形成された第２メタル配線とにより構成された電気光学装置の製造方法において、
前記ゲート線を形成するとともに、前記平行配線領域に前記第１メタル配線を形成するゲート線形成工程と、
前記ゲート線および前記第１メタル配線の上層に前記画素トランジスタのゲート絶縁層および前記層間絶縁膜を構成するための絶縁膜を成膜する絶縁膜形成工程と、
前記ゲート絶縁層の上層側に前記能動層を構成する半導体膜を成膜する半導体膜形成工程と、
前記半導体膜をパターニングする半導体膜パターニング工程と、
前記ソース線を形成するとともに、前記平行配線領域のうち、前記第１メタル配線に対して平面的にずれた位置であって前記第１メタル配線との間の平面的なスペース幅あるいは重なり幅が前記第１メタル配線のライン幅および前記第２メタル配線のライン幅のいずれよりも狭くなるような位置に前記第２メタル配線を形成するソース線形成工程と、を有し、
前記層間絶縁膜に対して前記第１メタル配線と前記第２メタル配線とを接続するためのコンタクトホールを形成するエッチング工程は、前記半導体膜パターニング工程を行った後、前記ソース線形成工程の前に行うことを特徴とする電気光学装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−３１１８（Ｐ２００８−３１１８Ａ）
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願番号】特願２００６−１６９７０２（Ｐ２００６−１６９７０２）
【出願日】平成１８年６月２０日（２００６．６．２０）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
【Ｆターム（参考）】
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願日】平成１８年６月２０日（２００６．６．２０）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
【Ｆターム（参考）】
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