電源電圧検出回路
【課題】電源電圧検出レベルが温度変化による影響を受けることがなく，小規模で動作効率の高い電源電圧検出回路を提供する。
【解決手段】本発明の実施形態にかかる電源電圧検出回路は，補償回路と信号回路の信号出力をオンオフ制御するスイッチング素子を具備する。この補償回路は，入力電圧端子で接続された第１抵抗と第２抵抗と，コレクタが第１抵抗の他方と接続され，エミッタが接地され，ベースがコレクタと接続される第１トランジスタと，コレクタが第２抵抗の他方と接続され，ベースが第１トランジスタのベースと接続され，エミッタが第３抵抗の一方と接続され，このエミッタの面積が第１トランジスタのエミッタに対し所定の比率を持つ第２トランジスタと，一方が第２トランジスタのエミッタと接続され，他方が接地し，スイッチング素子が切換る条件での第１抵抗と第２抵抗の電圧降下が適当な正の温度係数を持つ抵抗値に設定された第３抵抗とを具備する。
【解決手段】本発明の実施形態にかかる電源電圧検出回路は，補償回路と信号回路の信号出力をオンオフ制御するスイッチング素子を具備する。この補償回路は，入力電圧端子で接続された第１抵抗と第２抵抗と，コレクタが第１抵抗の他方と接続され，エミッタが接地され，ベースがコレクタと接続される第１トランジスタと，コレクタが第２抵抗の他方と接続され，ベースが第１トランジスタのベースと接続され，エミッタが第３抵抗の一方と接続され，このエミッタの面積が第１トランジスタのエミッタに対し所定の比率を持つ第２トランジスタと，一方が第２トランジスタのエミッタと接続され，他方が接地し，スイッチング素子が切換る条件での第１抵抗と第２抵抗の電圧降下が適当な正の温度係数を持つ抵抗値に設定された第３抵抗とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は，半導体装置に搭載される電源電圧検出回路に関する。
【背景技術】
【０００２】
所定の電源電圧で信号を処理し出力する回路においては，電源の立ち上がり，立ち下がりの過渡状態で出力電圧が意図しない時に切り換わらない様に，内部の回路が正常に動作するまで出力電圧を固定する機能が求められる。
【０００３】
従来の回路では，バンドギャップ基準電圧から比較電圧を作成し、これと分圧された電源電圧とを比較回路で比較し，信号回路を制御する。
【０００４】
一方，小規模な回路が要請される場合は，信号回路を制御するスイッチング素子を分圧された電源電圧で直接オン・オフする。この場合スイッチング素子のオン電圧の逆分圧比倍が検出電圧となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１１２９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら，バンドギャップ基準電圧から比較電圧を作成する場合は回路規模が大きくなりカプラの様な小規模な回路ではコストアップに繋がる。
【０００７】
スイッチング素子を直接制御する場合スイッチング素子のオン電圧は温度依存性を持つため検出電圧も温度により変化する。このため温度により状態が変わる不安定な電源電圧範囲が多くなり回路や装置の設計が難しくなるという問題がある。
【０００８】
そこで，電源電圧検出電圧が温度変化による影響を受けることがなく，小規模で動作効率の高い電源電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施形態にかかる電源電圧検出回路は，一方が検出端子に共通に接続された第１抵抗および第２抵抗と，一方が接地された第３抵抗と，コレクタ，ベースが前記第１抵抗の他方に接続され，エミッタが接地された第１半導体素子と，コレクタが前記第２抵抗の他方に接続され，ベースが前記第１半導体素子の前記コレクタ，ベースと第１抵抗の他方と共通接続され，エミッタが前記第３抵抗の他方と接続された第２半導体素子と，コレクタが信号回路に接続され，ベースが前記第２半導体素子の前記コレクタと前記第２抵抗の他方と共通接続され，エミッタが接地された第３半導体素子を有する。ここで，第３の半導体素子は，そのコレクタに流れる電流に応じて，前記信号回路の動作状態を切り替える。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態にかかる電源電圧検出回路の回路図。
【図２】本発明の実施形態にかかる電源電圧検出回路の電圧特性を模式的に示したグラフ。
【図３】本発明の第１の実施形態のスイッチング素子の温度毎の電圧電流特性を示すグラフ。
【図４】本発明の第２の実施形態にかかる電源電圧検出回路を示す回路図。
【図５】本発明の第３の実施形態にかかる電源電圧検出回路を示す回路図。
【図６】比較例の回路図。
【図７】比較例のスイッチング素子の温度毎の電圧電流特性を示すグラフ。
【発明を実施するための形態】
【００１１】
以下，図面を参照しながら発明の実施の形態を説明する。
【００１２】
（第１の実施形態）
図１は第１の実施形態にかかる電源電圧検出回路１００を示す回路図である。この電源電圧検出回路１００は，検出端子１で検出される入力電圧Ｖｉｎ又はそれに比例した電圧を電源とする信号回路４と、信号回路の出力オンオフを制御するスイッチング素子３と、スイッチング素子３の負の温度特性を持ったオン電圧に対しこれを相殺する正の温度係数を持った電圧降下を生成する補償回路２と，を備える。
【００１３】
図２は，電源電圧検出回路１００の電圧特性を模式的に示したグラフである。一例として，検出端子１に与えられた電源電圧等の入力電圧Vｉｎが閾値電圧Ｖｒｅｆ以上である場合，スイッチング素子３がオンになり，信号回路４の出力電圧Ｖｏｕｔは例えばＨｉｇｈとなり信号を出力可能となる。一方，補償回路２の出力電圧がスイッチング素子３の閾値電圧Ｖｒｅｆ以下である場合，信号回路４の出力電圧ＶｏｕｔはＬｏｗ又は固定の電圧となり信号を出力しない。
【００１４】
以下，補償回路２およびスイッチング素子３について，より詳細に説明する。説明の便宜上，スイッチング素子３から説明する。
【００１５】
スイッチング素子３は，半導体素子から構成され，たとえば，ＮＰＮトランジスタであっても構わない。本実施形態では，第３のＮＰＮトランジスタとして説明する。この第３のＮＰＮトランジスタＱ３は，ベース電極で補償回路２と，コレクタ電極で信号回路４と接続されており，エミッタ電極が接地されている。第３トランジスタＱ３は，一般のドランジスタ同様，約−２．６ｍＶ／度Ｃのいわゆる負の温度係数を有する。このため，第３トランジスタＱ３のベース・エミッタ間の順方向電圧は温度上昇に伴い小さくなり，抵抗分割でベース電極にバイアスを加える場合、閾値電圧Ｖｒｅｆは負の温度係数を持つ。そこで，本実施形態にかかる電源電圧検出回路１００は，第３トランジスタＱ３の負の温度係数を相殺する補償回路２を設けた。
【００１６】
補償回路２は，第3トランジスタＱ３（スイッチング素子３）の負の温度係数を打ち消すために，第3トランジスタＱ３がオンの時に正の温度係数を有するように設定され，複数の半導体素子を有する。ここでも，説明の便宜上，半導体素子はダイオード，あるいはＮＰＮトランジスタとする。すなわち，この補償回路２は，検出端子１に共通接続された第１および第２抵抗Ｒ１，Ｒ２と，ベース電極同士が相互に接続された第１および第２のＮＰＮトランジスタＱ１，Ｑ２と，第２のＮＰＮトランジスタＱ２のエミッタ電極に接続された第３抵抗Ｒ３を有する。
【００１７】
ここで，第２トランジスタＱ２の電流増幅率は第１トランジスタＱ１と第３トランジスタＱ３のそれよりもＮ倍となるよう，第１トランジスタＱ１，第２トランジスタＱ２，第３トランジスタＱ３のエミッタ面積比は１：Ｎ：１とする。また，第１抵抗Ｒ１と第２抵抗Ｒ２と第３抵抗Ｒ３の抵抗比をＭ：Ｍ：１とする。
【００１８】
以下，本実施形態にかかる電源電圧検出回路１００では，スイッチング素子３がオンの時に，負の温度係数の影響を受けにくいことについて説明する。
【００１９】
まず，検出端子１で検出される入力電圧Ｖｉｎは以下の式（１）で表される。
【００２０】
Ｖｉｎ＝Ｒ２×ＩＣ２＋ＶＢＥ３ … 式（１）
ただし，
Ｖｉｎ：入力電圧値
Ｒ２：第２抵抗Ｒ２の抵抗値
ＩＣ２：第２トランジスタＱ２のコレクタ電流値
ＶＢＥ３：第３トランジスタＱ３のベース・エミッタ電圧値
一般に，ダイオードやトランジスタのベース・エミッタ電圧ＶＢＥは負の温度係数を持つ。一例として，３００Ｋ（常温２７度）の時の電圧をＶＢＥ０，トランジスタの一般的な温度係数を−Ｙと置くと，ＶＢＥは以下の式（２）で表される。
ＶＢＥ＝ＶＢＥ０−Ｙ×ｔ … 式（２）
ただし，
Ｙ：トランジスタ／ダイオードの温度係数（定数）
ＶＢＥ：一般的なベース・エミッタ電圧
ＶＢＥ０：常温２７度のベース・エミッタ電圧
また，第２トランジスタＱ２のエミッタ電圧は以下の式（３）で示される。
【００２１】
ＶＥ２＝ＶＢＥ１−ＶＢＥ２
＝ｋ÷ｑ×（３００＋ｔ）×ｌｎ（Ｎ）
＝Ｘ×（３００＋ｔ）×ｌｎ（Ｎ） … 式（３）
ただし，
ＶＥ２：第２トランジスタＱ２のエミッタ電圧
ＶＢＥ１：第１トランジスタＱ１のベース・エミッタ電圧
ＶＢＥ２：第２トランジスタＱ１のベース・エミッタ電圧
ｔ：２７度を基準とした変動温度
ｋ：ボルツマン定数
ｑ：電子の電荷
Ｎ：エミッタ面積比
Ｘ：ｋ／ｑ
上記の式（１）ないし（３）より入力電圧Ｖｉｎは以下の式（４）に示される。
【００２２】
Ｖｉｎ＝Ｒ２×ＩＣ２＋ＶＢＥ３
＝Ｒ２×（ＶＥ２÷Ｒ３）＋ＶＢＥ
＝（Ｒ２÷Ｒ３）×｛Ｘ×（３００＋ｔ）×ｌｎ（Ｎ）｝＋ＶＢＥ０×（−Ｙｔ）
＝（Ｍ×Ｘ×ｌｎ（Ｎ）−Ｙ）×ｔ＋Ｍ×Ｘ×３００×ｌｎ（Ｎ）＋ＶＢＥ０ … 式（４）
ただし，
Ｖｉｎ：入力電圧
ＶＢＥ０：２７度を基準としたベース・エミッタ電圧
ｔ：温度
Ｎ：エミッタ面積比
Ｍ：抵抗比
Ｘ：ボルツマン定数ｋ／電子の電荷ｑ
Ｙ：温度係数（定数）
上述の通り，Ｘ，Ｙは定数であるから，式（４）において，下記式（５）が成り立つＭ及びＮの値を設定するだけで，第３トランジスタＱ３（スイッチ素子３）がオン時の温度変動の影響を取り除くことが可能となる。
【００２３】
（Ｍ×Ｘ×ｌｎ（Ｎ）−Ｙ）＝０ … 式（５）
ただし，
Ｎ：エミッタ面積比
Ｍ：抵抗比
Ｙ：トランジスタ／ダイオードの温度係数（定数）
以上より，本実施形態にかかる電源電圧検出回路１００では，上記式（５）を満たす抵抗比Ｍとエミッタ面積比Ｎの値を決めるだけで，スイッチング素子３がオンしている時に温度変動の影響を排除した安定した入力電圧Ｖｉｎを検出端子１で容易に検出することが可能となる。
【００２４】
（比較例）
図６は比較例の回路図である。この比較例は，入力電圧Ｖｉｎが入力される一方が接続された第１および第２の抵抗Ｒ１，Ｒ２と，第２抵抗Ｒ２の他端がコレクタ電極と接続している第１トランジスタＱ１と，第１トランジスタＱ１のベース電極と接続されている第３抵抗Ｒ３と，第１トランジスタＱ１のコレクタ電極と接続されている第2のＮＰＮトランジスタＱ２と，スイッチング素子として第２のＮＰＮトランジスタＱ２のコレクタ電極で接続されている信号回路４を備える。同図に示す通り，本実施形態にかかる電源電圧検出回路１００と異なり，第１トランジスタＱ１がカレントミラー回路を構成しない。
【００２５】
図７は，比較例のスイッチング素子，すなわち第２トランジスタＱ２の温度毎の電圧電流特性を示すグラフであり，縦軸は第２トランジスタＱ２のコレクタ電流を，横軸は入力電圧Ｖｉｎを示す。例えば，同図（Ａ）は，温度が１５０度の際，（Ｂ）は１００度の際，（Ｃ）は５０度の際，（Ｄ）は０度の際，（Ｅ）は−５０度の際の電圧電流特性を示す。同図に示される通り，比較例はスイッチング素子である第２トランジスタＱ２の温度に拠って電圧電流特性が変化する。
【００２６】
図３は，本実施形態のスイッチング素子３，すなわち第３トランジスタＱ３の温度ごとの電圧電流特性を示すグラフの一例であり，縦軸は第３トランジスタＱ３のコレクタ電流を，横軸は第３トランジスタＱ３のベース・エミッタ電圧を示す。同図も左から順に，（Ａ）は，温度が１５０度の際，（Ｂ）は１００度の際，（Ｃ）は５０度の際，（Ｄ）は０度の際，（Ｅ）は−５０度の際の電圧電流特性を示す。同図に示される通り，本実施形態はスイッチング素子である第３トランジスタＱ３の最も温度が高いグラフ（Ａ）と最も温度が低いグラフ（Ｅ）を比較した場合の変動を軽減させることが可能となる。
【００２７】
以上のように，本実施形態にかかる電源電圧検出回路１００は，上記式（５）を充足する抵抗比Ｍ及びエミッタ面積比Ｎの値を設定するのみで，スイッチング素子３の有する負の温度係数を相殺し，温度変動の影響を排除することが可能となる。これにより，電源電圧検出回路の不定電圧範囲を軽減することにより，装置全体を安定的に動作させることが可能となる。
【００２８】
なお，本実施形態では，各抵抗同士の抵抗比と各トランジスタのエミッタ面積比が，Ｍ：Ｍ：１，１：Ｎ：１となるように設定しているが，右比率に限られるものではない。
【００２９】
（第２の実施形態）
図４は第２の実施形態にかかる電源電圧検出回路１００を示す回路図である。同図に示される通り，本実施形態ではダイオードＤを０〜Ｌ段検出回路１と直列接続される。本実施形態のように，アノード電極において入力電圧Ｖｉｎが入力されるダイオードの段数を調整することで，スイッチング素子３がオンになる入力電圧Ｖｉｎを適宜設定可能となる。
【００３０】
上記は以下の式（６）で示される。
【００３１】
Ｖｉｎ＝Ｒ２×ＩＣ２＋ＶＢＥ３＋Ｌ×ＶＢＥＤ
＝Ｒ２×（ＶＥ２÷Ｒ３）＋（１＋Ｌ）×ＶＢＥ
＝｛Ｘ×Ｍ×ｌｎ（Ｎ）−（１＋Ｌ）×Ｙ｝×ｔ＋Ｘ×Ｍ×３００×ｌｎ（Ｎ）＋（１＋Ｌ）×ＶＢＥ０ … 式（６）
ただし，
Ｖｉｎ：入力電圧
ＶＢＥ０：２７度を基準としたベース・エミッタ電圧
Ｘ：ボルツマン定数ｋ／電子の電荷ｑ（定数）
Ｙ：トランジスタ／ダイオードの温度係数（定数）
Ｍ：抵抗比
Ｎ：エミッタ面積比
Ｌ：ダイオードの段数
ｔ：温度
以上の通り，本実施形態では，ダイオード数Ｌを調整すると共に，抵抗比M及びエミッタ面積比Nの値を上記式（６）の温度係数部分 Ｘ×Ｍ×ｌｎ（Ｎ）−（１＋Ｌ）＝０が充足する値に設定することで，スイッチング素子３がオンする入力電圧Ｖｉｎの温度変動を排除することが可能となる。
【００３２】
（第３の実施形態）
図５は第３の実施形態にかかる電源電圧検出回路１００を示す回路図である。同図に示される通り，本実施形態は第1トランジスタＱ１のコレクタ電極と接地間に第４抵抗Ｒ４を，第３トランジスタＱ３のベース電極と接地間に第5抵抗Ｒ５を追加する。
【００３３】
本実施形態では，Ｒ４，Ｒ５の値を調整することで，スイッチング素子３がオンになる入力電圧Ｖｉｎを適宜設定可能となる。
【００３４】
上記は以下の式（７）で示される。
抵抗比をＲ１：Ｒ２：Ｒ３：Ｒ４：Ｒ５＝Ｍ：Ｍ：１：Ｋ：Ｋとすると，第3トランジスタＱ３がオンする条件ではＩ４＝Ｉ５，すなわちＩ１＝Ｉ２である。よって，第２の抵抗Ｒ２を流れる電流Ｉｃ２は以下の式で表される。
【００３５】
Ｉｃ２＝Ｉ２＋Ｉ５＝（ＶＥ２÷Ｒ３）＋（ＶＢＥ３÷Ｒ５）
したがって，検出端子における電圧Ｖｉｎは以下の式（７）で示される。
【００３６】
Ｖｉｎ＝Ｒ２×Ｉｃ２＋ＶＢＥ３
＝Ｒ２÷Ｒ３×ＶＥ２＋（Ｒ２÷Ｒ５＋１）×ＶＢＥ３
＝｛Ｍ×Ｘ×ｌｎ（Ｎ）−（Ｍ÷Ｋ＋１）×Ｙ｝×ｔ＋Ｍ×Ｘ×３００×ｌｎ（Ｎ）＋（Ｍ÷Ｋ＋１）×ＶＢＥ０｝ … 式（７）
ただし，
Ｖｉｎ：入力電圧
Ｘ：ボルツマン定数ｋ／電子の電荷ｑ（定数）
Ｙ：トランジスタ／ダイオードの温度係数（定数）
Ｎ：エミッタ面積比
Ｍ：抵抗比
Ｋ：抵抗比
Ｌ：ダイオードの段数
ｔ：温度
以上の通り，本実施形態では，Ｍ，Ｎ，Ｋの任意の値を調整し上記式（７）の温度係数部分Ｍ×Ｘ×ｌｎ（Ｎ）−（Ｍ÷Ｋ＋１）×Ｙ＝０ とすることで，第3トランジスタQ３がオンになる入力電圧Ｖｉｎの温度変動を排除することが可能となる。
【００３７】
なお，本発明は上記実施形態そのままに限定されるものではなく，実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また，上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより，種々の発明を形成できる。例えば，実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに，異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００３８】
１ 検出回路，２ 補償回路，３ スイッチング素子，４ 信号回路，１００ 電源電圧検出回路，Ｒ１ 第１抵抗，Ｒ２ 第２抵抗，Ｒ３ 第３抵抗，Ｒ４ 第４抵抗，Ｒ５ 第５抵抗，Ｑ１ 第１トランジスタ，Ｑ２ 第２トランジスタ，Ｑ３ 第３トランジスタ，Ｄ１ 第１ダイオード
【技術分野】
【０００１】
本発明の実施形態は，半導体装置に搭載される電源電圧検出回路に関する。
【背景技術】
【０００２】
所定の電源電圧で信号を処理し出力する回路においては，電源の立ち上がり，立ち下がりの過渡状態で出力電圧が意図しない時に切り換わらない様に，内部の回路が正常に動作するまで出力電圧を固定する機能が求められる。
【０００３】
従来の回路では，バンドギャップ基準電圧から比較電圧を作成し、これと分圧された電源電圧とを比較回路で比較し，信号回路を制御する。
【０００４】
一方，小規模な回路が要請される場合は，信号回路を制御するスイッチング素子を分圧された電源電圧で直接オン・オフする。この場合スイッチング素子のオン電圧の逆分圧比倍が検出電圧となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１１２９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら，バンドギャップ基準電圧から比較電圧を作成する場合は回路規模が大きくなりカプラの様な小規模な回路ではコストアップに繋がる。
【０００７】
スイッチング素子を直接制御する場合スイッチング素子のオン電圧は温度依存性を持つため検出電圧も温度により変化する。このため温度により状態が変わる不安定な電源電圧範囲が多くなり回路や装置の設計が難しくなるという問題がある。
【０００８】
そこで，電源電圧検出電圧が温度変化による影響を受けることがなく，小規模で動作効率の高い電源電圧検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施形態にかかる電源電圧検出回路は，一方が検出端子に共通に接続された第１抵抗および第２抵抗と，一方が接地された第３抵抗と，コレクタ，ベースが前記第１抵抗の他方に接続され，エミッタが接地された第１半導体素子と，コレクタが前記第２抵抗の他方に接続され，ベースが前記第１半導体素子の前記コレクタ，ベースと第１抵抗の他方と共通接続され，エミッタが前記第３抵抗の他方と接続された第２半導体素子と，コレクタが信号回路に接続され，ベースが前記第２半導体素子の前記コレクタと前記第２抵抗の他方と共通接続され，エミッタが接地された第３半導体素子を有する。ここで，第３の半導体素子は，そのコレクタに流れる電流に応じて，前記信号回路の動作状態を切り替える。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態にかかる電源電圧検出回路の回路図。
【図２】本発明の実施形態にかかる電源電圧検出回路の電圧特性を模式的に示したグラフ。
【図３】本発明の第１の実施形態のスイッチング素子の温度毎の電圧電流特性を示すグラフ。
【図４】本発明の第２の実施形態にかかる電源電圧検出回路を示す回路図。
【図５】本発明の第３の実施形態にかかる電源電圧検出回路を示す回路図。
【図６】比較例の回路図。
【図７】比較例のスイッチング素子の温度毎の電圧電流特性を示すグラフ。
【発明を実施するための形態】
【００１１】
以下，図面を参照しながら発明の実施の形態を説明する。
【００１２】
（第１の実施形態）
図１は第１の実施形態にかかる電源電圧検出回路１００を示す回路図である。この電源電圧検出回路１００は，検出端子１で検出される入力電圧Ｖｉｎ又はそれに比例した電圧を電源とする信号回路４と、信号回路の出力オンオフを制御するスイッチング素子３と、スイッチング素子３の負の温度特性を持ったオン電圧に対しこれを相殺する正の温度係数を持った電圧降下を生成する補償回路２と，を備える。
【００１３】
図２は，電源電圧検出回路１００の電圧特性を模式的に示したグラフである。一例として，検出端子１に与えられた電源電圧等の入力電圧Vｉｎが閾値電圧Ｖｒｅｆ以上である場合，スイッチング素子３がオンになり，信号回路４の出力電圧Ｖｏｕｔは例えばＨｉｇｈとなり信号を出力可能となる。一方，補償回路２の出力電圧がスイッチング素子３の閾値電圧Ｖｒｅｆ以下である場合，信号回路４の出力電圧ＶｏｕｔはＬｏｗ又は固定の電圧となり信号を出力しない。
【００１４】
以下，補償回路２およびスイッチング素子３について，より詳細に説明する。説明の便宜上，スイッチング素子３から説明する。
【００１５】
スイッチング素子３は，半導体素子から構成され，たとえば，ＮＰＮトランジスタであっても構わない。本実施形態では，第３のＮＰＮトランジスタとして説明する。この第３のＮＰＮトランジスタＱ３は，ベース電極で補償回路２と，コレクタ電極で信号回路４と接続されており，エミッタ電極が接地されている。第３トランジスタＱ３は，一般のドランジスタ同様，約−２．６ｍＶ／度Ｃのいわゆる負の温度係数を有する。このため，第３トランジスタＱ３のベース・エミッタ間の順方向電圧は温度上昇に伴い小さくなり，抵抗分割でベース電極にバイアスを加える場合、閾値電圧Ｖｒｅｆは負の温度係数を持つ。そこで，本実施形態にかかる電源電圧検出回路１００は，第３トランジスタＱ３の負の温度係数を相殺する補償回路２を設けた。
【００１６】
補償回路２は，第3トランジスタＱ３（スイッチング素子３）の負の温度係数を打ち消すために，第3トランジスタＱ３がオンの時に正の温度係数を有するように設定され，複数の半導体素子を有する。ここでも，説明の便宜上，半導体素子はダイオード，あるいはＮＰＮトランジスタとする。すなわち，この補償回路２は，検出端子１に共通接続された第１および第２抵抗Ｒ１，Ｒ２と，ベース電極同士が相互に接続された第１および第２のＮＰＮトランジスタＱ１，Ｑ２と，第２のＮＰＮトランジスタＱ２のエミッタ電極に接続された第３抵抗Ｒ３を有する。
【００１７】
ここで，第２トランジスタＱ２の電流増幅率は第１トランジスタＱ１と第３トランジスタＱ３のそれよりもＮ倍となるよう，第１トランジスタＱ１，第２トランジスタＱ２，第３トランジスタＱ３のエミッタ面積比は１：Ｎ：１とする。また，第１抵抗Ｒ１と第２抵抗Ｒ２と第３抵抗Ｒ３の抵抗比をＭ：Ｍ：１とする。
【００１８】
以下，本実施形態にかかる電源電圧検出回路１００では，スイッチング素子３がオンの時に，負の温度係数の影響を受けにくいことについて説明する。
【００１９】
まず，検出端子１で検出される入力電圧Ｖｉｎは以下の式（１）で表される。
【００２０】
Ｖｉｎ＝Ｒ２×ＩＣ２＋ＶＢＥ３ … 式（１）
ただし，
Ｖｉｎ：入力電圧値
Ｒ２：第２抵抗Ｒ２の抵抗値
ＩＣ２：第２トランジスタＱ２のコレクタ電流値
ＶＢＥ３：第３トランジスタＱ３のベース・エミッタ電圧値
一般に，ダイオードやトランジスタのベース・エミッタ電圧ＶＢＥは負の温度係数を持つ。一例として，３００Ｋ（常温２７度）の時の電圧をＶＢＥ０，トランジスタの一般的な温度係数を−Ｙと置くと，ＶＢＥは以下の式（２）で表される。
ＶＢＥ＝ＶＢＥ０−Ｙ×ｔ … 式（２）
ただし，
Ｙ：トランジスタ／ダイオードの温度係数（定数）
ＶＢＥ：一般的なベース・エミッタ電圧
ＶＢＥ０：常温２７度のベース・エミッタ電圧
また，第２トランジスタＱ２のエミッタ電圧は以下の式（３）で示される。
【００２１】
ＶＥ２＝ＶＢＥ１−ＶＢＥ２
＝ｋ÷ｑ×（３００＋ｔ）×ｌｎ（Ｎ）
＝Ｘ×（３００＋ｔ）×ｌｎ（Ｎ） … 式（３）
ただし，
ＶＥ２：第２トランジスタＱ２のエミッタ電圧
ＶＢＥ１：第１トランジスタＱ１のベース・エミッタ電圧
ＶＢＥ２：第２トランジスタＱ１のベース・エミッタ電圧
ｔ：２７度を基準とした変動温度
ｋ：ボルツマン定数
ｑ：電子の電荷
Ｎ：エミッタ面積比
Ｘ：ｋ／ｑ
上記の式（１）ないし（３）より入力電圧Ｖｉｎは以下の式（４）に示される。
【００２２】
Ｖｉｎ＝Ｒ２×ＩＣ２＋ＶＢＥ３
＝Ｒ２×（ＶＥ２÷Ｒ３）＋ＶＢＥ
＝（Ｒ２÷Ｒ３）×｛Ｘ×（３００＋ｔ）×ｌｎ（Ｎ）｝＋ＶＢＥ０×（−Ｙｔ）
＝（Ｍ×Ｘ×ｌｎ（Ｎ）−Ｙ）×ｔ＋Ｍ×Ｘ×３００×ｌｎ（Ｎ）＋ＶＢＥ０ … 式（４）
ただし，
Ｖｉｎ：入力電圧
ＶＢＥ０：２７度を基準としたベース・エミッタ電圧
ｔ：温度
Ｎ：エミッタ面積比
Ｍ：抵抗比
Ｘ：ボルツマン定数ｋ／電子の電荷ｑ
Ｙ：温度係数（定数）
上述の通り，Ｘ，Ｙは定数であるから，式（４）において，下記式（５）が成り立つＭ及びＮの値を設定するだけで，第３トランジスタＱ３（スイッチ素子３）がオン時の温度変動の影響を取り除くことが可能となる。
【００２３】
（Ｍ×Ｘ×ｌｎ（Ｎ）−Ｙ）＝０ … 式（５）
ただし，
Ｎ：エミッタ面積比
Ｍ：抵抗比
Ｙ：トランジスタ／ダイオードの温度係数（定数）
以上より，本実施形態にかかる電源電圧検出回路１００では，上記式（５）を満たす抵抗比Ｍとエミッタ面積比Ｎの値を決めるだけで，スイッチング素子３がオンしている時に温度変動の影響を排除した安定した入力電圧Ｖｉｎを検出端子１で容易に検出することが可能となる。
【００２４】
（比較例）
図６は比較例の回路図である。この比較例は，入力電圧Ｖｉｎが入力される一方が接続された第１および第２の抵抗Ｒ１，Ｒ２と，第２抵抗Ｒ２の他端がコレクタ電極と接続している第１トランジスタＱ１と，第１トランジスタＱ１のベース電極と接続されている第３抵抗Ｒ３と，第１トランジスタＱ１のコレクタ電極と接続されている第2のＮＰＮトランジスタＱ２と，スイッチング素子として第２のＮＰＮトランジスタＱ２のコレクタ電極で接続されている信号回路４を備える。同図に示す通り，本実施形態にかかる電源電圧検出回路１００と異なり，第１トランジスタＱ１がカレントミラー回路を構成しない。
【００２５】
図７は，比較例のスイッチング素子，すなわち第２トランジスタＱ２の温度毎の電圧電流特性を示すグラフであり，縦軸は第２トランジスタＱ２のコレクタ電流を，横軸は入力電圧Ｖｉｎを示す。例えば，同図（Ａ）は，温度が１５０度の際，（Ｂ）は１００度の際，（Ｃ）は５０度の際，（Ｄ）は０度の際，（Ｅ）は−５０度の際の電圧電流特性を示す。同図に示される通り，比較例はスイッチング素子である第２トランジスタＱ２の温度に拠って電圧電流特性が変化する。
【００２６】
図３は，本実施形態のスイッチング素子３，すなわち第３トランジスタＱ３の温度ごとの電圧電流特性を示すグラフの一例であり，縦軸は第３トランジスタＱ３のコレクタ電流を，横軸は第３トランジスタＱ３のベース・エミッタ電圧を示す。同図も左から順に，（Ａ）は，温度が１５０度の際，（Ｂ）は１００度の際，（Ｃ）は５０度の際，（Ｄ）は０度の際，（Ｅ）は−５０度の際の電圧電流特性を示す。同図に示される通り，本実施形態はスイッチング素子である第３トランジスタＱ３の最も温度が高いグラフ（Ａ）と最も温度が低いグラフ（Ｅ）を比較した場合の変動を軽減させることが可能となる。
【００２７】
以上のように，本実施形態にかかる電源電圧検出回路１００は，上記式（５）を充足する抵抗比Ｍ及びエミッタ面積比Ｎの値を設定するのみで，スイッチング素子３の有する負の温度係数を相殺し，温度変動の影響を排除することが可能となる。これにより，電源電圧検出回路の不定電圧範囲を軽減することにより，装置全体を安定的に動作させることが可能となる。
【００２８】
なお，本実施形態では，各抵抗同士の抵抗比と各トランジスタのエミッタ面積比が，Ｍ：Ｍ：１，１：Ｎ：１となるように設定しているが，右比率に限られるものではない。
【００２９】
（第２の実施形態）
図４は第２の実施形態にかかる電源電圧検出回路１００を示す回路図である。同図に示される通り，本実施形態ではダイオードＤを０〜Ｌ段検出回路１と直列接続される。本実施形態のように，アノード電極において入力電圧Ｖｉｎが入力されるダイオードの段数を調整することで，スイッチング素子３がオンになる入力電圧Ｖｉｎを適宜設定可能となる。
【００３０】
上記は以下の式（６）で示される。
【００３１】
Ｖｉｎ＝Ｒ２×ＩＣ２＋ＶＢＥ３＋Ｌ×ＶＢＥＤ
＝Ｒ２×（ＶＥ２÷Ｒ３）＋（１＋Ｌ）×ＶＢＥ
＝｛Ｘ×Ｍ×ｌｎ（Ｎ）−（１＋Ｌ）×Ｙ｝×ｔ＋Ｘ×Ｍ×３００×ｌｎ（Ｎ）＋（１＋Ｌ）×ＶＢＥ０ … 式（６）
ただし，
Ｖｉｎ：入力電圧
ＶＢＥ０：２７度を基準としたベース・エミッタ電圧
Ｘ：ボルツマン定数ｋ／電子の電荷ｑ（定数）
Ｙ：トランジスタ／ダイオードの温度係数（定数）
Ｍ：抵抗比
Ｎ：エミッタ面積比
Ｌ：ダイオードの段数
ｔ：温度
以上の通り，本実施形態では，ダイオード数Ｌを調整すると共に，抵抗比M及びエミッタ面積比Nの値を上記式（６）の温度係数部分 Ｘ×Ｍ×ｌｎ（Ｎ）−（１＋Ｌ）＝０が充足する値に設定することで，スイッチング素子３がオンする入力電圧Ｖｉｎの温度変動を排除することが可能となる。
【００３２】
（第３の実施形態）
図５は第３の実施形態にかかる電源電圧検出回路１００を示す回路図である。同図に示される通り，本実施形態は第1トランジスタＱ１のコレクタ電極と接地間に第４抵抗Ｒ４を，第３トランジスタＱ３のベース電極と接地間に第5抵抗Ｒ５を追加する。
【００３３】
本実施形態では，Ｒ４，Ｒ５の値を調整することで，スイッチング素子３がオンになる入力電圧Ｖｉｎを適宜設定可能となる。
【００３４】
上記は以下の式（７）で示される。
抵抗比をＲ１：Ｒ２：Ｒ３：Ｒ４：Ｒ５＝Ｍ：Ｍ：１：Ｋ：Ｋとすると，第3トランジスタＱ３がオンする条件ではＩ４＝Ｉ５，すなわちＩ１＝Ｉ２である。よって，第２の抵抗Ｒ２を流れる電流Ｉｃ２は以下の式で表される。
【００３５】
Ｉｃ２＝Ｉ２＋Ｉ５＝（ＶＥ２÷Ｒ３）＋（ＶＢＥ３÷Ｒ５）
したがって，検出端子における電圧Ｖｉｎは以下の式（７）で示される。
【００３６】
Ｖｉｎ＝Ｒ２×Ｉｃ２＋ＶＢＥ３
＝Ｒ２÷Ｒ３×ＶＥ２＋（Ｒ２÷Ｒ５＋１）×ＶＢＥ３
＝｛Ｍ×Ｘ×ｌｎ（Ｎ）−（Ｍ÷Ｋ＋１）×Ｙ｝×ｔ＋Ｍ×Ｘ×３００×ｌｎ（Ｎ）＋（Ｍ÷Ｋ＋１）×ＶＢＥ０｝ … 式（７）
ただし，
Ｖｉｎ：入力電圧
Ｘ：ボルツマン定数ｋ／電子の電荷ｑ（定数）
Ｙ：トランジスタ／ダイオードの温度係数（定数）
Ｎ：エミッタ面積比
Ｍ：抵抗比
Ｋ：抵抗比
Ｌ：ダイオードの段数
ｔ：温度
以上の通り，本実施形態では，Ｍ，Ｎ，Ｋの任意の値を調整し上記式（７）の温度係数部分Ｍ×Ｘ×ｌｎ（Ｎ）−（Ｍ÷Ｋ＋１）×Ｙ＝０ とすることで，第3トランジスタQ３がオンになる入力電圧Ｖｉｎの温度変動を排除することが可能となる。
【００３７】
なお，本発明は上記実施形態そのままに限定されるものではなく，実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また，上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより，種々の発明を形成できる。例えば，実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに，異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００３８】
１ 検出回路，２ 補償回路，３ スイッチング素子，４ 信号回路，１００ 電源電圧検出回路，Ｒ１ 第１抵抗，Ｒ２ 第２抵抗，Ｒ３ 第３抵抗，Ｒ４ 第４抵抗，Ｒ５ 第５抵抗，Ｑ１ 第１トランジスタ，Ｑ２ 第２トランジスタ，Ｑ３ 第３トランジスタ，Ｄ１ 第１ダイオード
【特許請求の範囲】
【請求項１】
一方が検出端子に共通に接続された第１抵抗および第２抵抗と，
一方が接地された第３抵抗と，
第１電極が前記第1抵抗の他方に接続され，第２電極が第１電極と接続され，第３電極が接地された第１半導体素子と，
第１電極が前記第２抵抗の他方に接続され，第２電極が前記第１半導体素子の前記第２電極と第１抵抗の他方と共通接続され，第３電極が前記第3抵抗の他方と接続された第２半導体素子と，
第１電極が信号回路に接続され，第2電極が前記第２半導体素子の前記第1電極と前記第２抵抗の他方と共通接続され，第3電極が接地され，この第１電極に流れる電流に応じて，この信号回路の動作状態を切り替える第３半導体素子と，
を具備することを特徴とする電源電圧検出回路。
【請求項２】
前記第３半導体素子の持つ前記第２の電極と前記第３の電極間の負の温度特性を相殺するように前記第１又は第２の抵抗の電位差が正の温度特性を持つ事を特徴とする請求項１記載の電源電圧検出回路。
【請求項３】
前記第１抵抗と前記第２抵抗と前記第3抵抗の抵抗比がＭ：Ｍ：１であり，
前記第１半導体素子と前記第２半導体素子と前記第３半導体素子のエミッタ面積比が１：Ｎ：１であるとき，このＭおよびＮの値が下記の式を充足することを特徴とする請求項１ないし2のいずれかに記載の電源電圧検出回路。
（Ｍ×Ｘ×ｌｎ（Ｎ）−２Ｙ）＝０
ただし，
Ｘ：ボルツマン定数を電荷で除算した値
Ｙ：半導体素子の温度係数の値
【請求項４】
前記検出端子と前記第１抵抗と前記第２抵抗との接続点の間に直列接続された１つ以上のダイオードをさらに具備することを特徴とする請求項１ないし３のいずれかに記載の電源電圧検出回路。
【請求項５】
前記第１半導体素子の前記第３電極と接地との間に接続された第４抵抗と，
前記第２半導体素子の前記第３電極と接地との間に接続された第５抵抗とを具備することを特徴とする請求項１ないし４のいずれかに記載の電源電圧検出回路。
【請求項１】
一方が検出端子に共通に接続された第１抵抗および第２抵抗と，
一方が接地された第３抵抗と，
第１電極が前記第1抵抗の他方に接続され，第２電極が第１電極と接続され，第３電極が接地された第１半導体素子と，
第１電極が前記第２抵抗の他方に接続され，第２電極が前記第１半導体素子の前記第２電極と第１抵抗の他方と共通接続され，第３電極が前記第3抵抗の他方と接続された第２半導体素子と，
第１電極が信号回路に接続され，第2電極が前記第２半導体素子の前記第1電極と前記第２抵抗の他方と共通接続され，第3電極が接地され，この第１電極に流れる電流に応じて，この信号回路の動作状態を切り替える第３半導体素子と，
を具備することを特徴とする電源電圧検出回路。
【請求項２】
前記第３半導体素子の持つ前記第２の電極と前記第３の電極間の負の温度特性を相殺するように前記第１又は第２の抵抗の電位差が正の温度特性を持つ事を特徴とする請求項１記載の電源電圧検出回路。
【請求項３】
前記第１抵抗と前記第２抵抗と前記第3抵抗の抵抗比がＭ：Ｍ：１であり，
前記第１半導体素子と前記第２半導体素子と前記第３半導体素子のエミッタ面積比が１：Ｎ：１であるとき，このＭおよびＮの値が下記の式を充足することを特徴とする請求項１ないし2のいずれかに記載の電源電圧検出回路。
（Ｍ×Ｘ×ｌｎ（Ｎ）−２Ｙ）＝０
ただし，
Ｘ：ボルツマン定数を電荷で除算した値
Ｙ：半導体素子の温度係数の値
【請求項４】
前記検出端子と前記第１抵抗と前記第２抵抗との接続点の間に直列接続された１つ以上のダイオードをさらに具備することを特徴とする請求項１ないし３のいずれかに記載の電源電圧検出回路。
【請求項５】
前記第１半導体素子の前記第３電極と接地との間に接続された第４抵抗と，
前記第２半導体素子の前記第３電極と接地との間に接続された第５抵抗とを具備することを特徴とする請求項１ないし４のいずれかに記載の電源電圧検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１１７９１２（Ｐ２０１２−１１７９１２Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２６７８２７（Ｐ２０１０−２６７８２７）
【出願日】平成２２年１１月３０日（２０１０．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１１月３０日（２０１０．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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