高ダイナミックレンジイメージセンサ
【課題】高ダイナミックレンジイメージセンサを提供する。
【解決手段】第１の基板１２上に、複数の画素１８であって、各画素が光検出器を有する画素と、前記複数の光検出器に接続する複数の読み出し回路であって、各読み出し回路が、この読み出し回路に接続する少なくとも１つの光検出器の充放電装置を有し、各充放電装置は、充放電の作動信号によって制御して前記読み取り回路に接続する各画素の前記光検出器の積分時間を課す回路とを有する。第１の基板１２とは異なる第２の基板１４を有し、この第２の基盤上には充放電装置の制御電子回路３０、３２、３４を配置し、この回路は、第１の基板１２と第２の基板１４との間の電気接続１６を介して充放電装置に転送するための充放電の作動信号を生成するように設計し、各画素または画素群は作動信号に接続して固有かつ適切な積分時間をこの画素または画素群に課す。
【解決手段】第１の基板１２上に、複数の画素１８であって、各画素が光検出器を有する画素と、前記複数の光検出器に接続する複数の読み出し回路であって、各読み出し回路が、この読み出し回路に接続する少なくとも１つの光検出器の充放電装置を有し、各充放電装置は、充放電の作動信号によって制御して前記読み取り回路に接続する各画素の前記光検出器の積分時間を課す回路とを有する。第１の基板１２とは異なる第２の基板１４を有し、この第２の基盤上には充放電装置の制御電子回路３０、３２、３４を配置し、この回路は、第１の基板１２と第２の基板１４との間の電気接続１６を介して充放電装置に転送するための充放電の作動信号を生成するように設計し、各画素または画素群は作動信号に接続して固有かつ適切な積分時間をこの画素または画素群に課す。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高ダイナミックレンジを有するイメージセンサデバイスまたは撮像素子に関する。本発明はとりわけ、小サイズの画素を有し、可視域で光検出を実行することができる、シリコン技術により作製したＣＭＯＳイメージセンサに適用される。
【背景技術】
【０００２】
高ダイナミックレンジイメージセンサデバイスとは、感光センサによって取得した同一画像に広がる輝度のダイナミックレンジに反応するように設計したイメージセンサである。したがって取得した画像は、光度が強い領域で露出過度になることも、光度が弱い領域で露出不足になることもない。画像が持つこの２つのタイプの対極領域に詳細情報を同時に有する。
【０００３】
集積回路状に設計したイメージセンサデバイスは一般に、
− 光に露出するようにした第１の基板であって、この上に例えば行列状に配置した複数の画素を配置し、各画素が光検出器を有する基板と、
− 複数の光検出器に接続する複数の読み出し回路であって、各読み出し回路が、この読み出し回路に接続する少なくとも１つの光検出器の充放電装置を有し、各充放電装置は、充放電の作動信号によって制御する回路と
を有する。
【０００４】
これらの読み出し回路は、より一般的には制御電子回路の一部であり、制御電子回路は、各画素に含まれる電気情報を行列の出力まで連続的に送出する働きをする。
【０００５】
画素の光検出器は、入射光子エネルギーを電子正孔対に変換する働きをする。したがって、電子工学では積分時間ともいう露光時間の間に画像が受けた光度に応じて端子間の電荷を蓄積したのち、この光度を示す電圧の形態で蓄積したこの電荷を残りの回路に転送するように設計されている。積分時間は、充放電装置が光検出器の端子に電荷の蓄積開始を命令する充電の瞬間から、充放電装置が光検出器の端子を基準電圧にリセットすることによってこの電荷蓄積の終了を命令する放電の瞬間までの間である。したがってＣＭＯＳ技術では、充放電装置は、例えばグリッドに供給する作動信号によって制御する電界効果トランジスタである。
【０００６】
高ダイナミックレンジイメージセンサを得るため、次の２つの要因に働きかけることができる。ある積分時間に対する積分容量の調整、またはある積分容量に対する積分時間の適合である。
【０００７】
２００２年ＩＥＥＥ会議「Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（国際固体素子回路会議）」でＥｌ Ｇａｍａｌが発表した「高ダイナミックレンジイメージセンサ」は、積分容量の調整が提案されている。充放電装置の作動信号は、積分時間をあらかじめ定めた同一積分周期の間に１つまたは複数の０から１の間の２進ではない値を取って積分容量を調整することができ、これによって、検出器の端子への電荷蓄積を表す曲線の傾斜を光子電流に応じて調整し、周期終了前に電荷飽和が避けられることになる。この方法は、画素および読み出し回路の土台を形成する基板構造を変えるものではないが、最大の欠点２つは、線形的ではなく断片ごとに線形的な応答を供給すること、および信号雑音比（またはＳＮＲ、英語の「Ｓｉｇｎａｌ Ｎｏｉｓｅ Ｒａｔｉｏ」）の低下が起こることである。これによって、事前に決定していない非線形領域に問題が生じる。
【０００８】
そのため、積分時間を適合させるように働きかけることが好ましいと思われる。このような方法が例えば、２００２年ＩＥＥＥ会議「Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（カスタム集積回路会議）」で発表されたＹａｎｇらの記事「Ｈｉｇｈ ｄｙｎａｍｉｃｒａｎｇｅ ＣＭＯＳ ｉｍａｇｅｓｅｎｓｏｒ ｗｉｔｈ ｃｏｎｄｉｔｉｏｎａｌ ｒｅｓｅｔ（条件付リセットを伴う高ダイナミックレンジＣＭＯＳイメージセンサ）」に記載されている。この方法は、１画素の光検出器の端子に蓄積された電荷を、電圧を測定することによって同一の積分周期で複数回読み出し、場合によってはこの読み出しに対して条件付リセットを実行することである。測定した電圧が所定の閾値電圧に達した場合、この電圧は上述の基準電圧にリセットされ、リセットの瞬間は測定値とともにメモリに保存される。起こり得る読み出しとリセットとの連続的瞬間、とりわけ指数関数的に２の累乗ずつ増加する時間に従って間隔をあけた瞬間をうまく設定することで、高ダイナミックレンジで値を決定できる各画素に対する値を単純にこの連続する読み出しから推測することが可能になる。
【０００９】
しかし、条件付リセットするこの方法は、連続的に複数回読み出す必要があるため応答の迅速さには限度があり、エネルギー消費はきわめて高い。さらに、条件付リセット信号を生成する役割を担う特殊な電子コンポーネントを導入して各画素の構造を修正する必要がある。特に、３Ｔ構造の画素（つまり、３つのトランジスタを有するＣＭＯＳ技術を用いた画素）の場合、この信号を生成するのにトランジスタを２つ追加する必要がある。これによって感光表面の点で画素の性能が低下する。
【００１０】
この方法の改善案が、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ（固体素子回路ジャーナル）、第３９巻、第９号、２００４年９月に発表されたＡｃｏｓｔａ−Ｓｅｒａｆｉｎｉらの記事「Ａ １／３” ＶＧＡ ｌｉｎｅａｒ ｗｉｄｅ ｄｙｎａｍｉｃ ｒａｎｇｅ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ ｉｍｐｌｅｍｅｎｔｉｎｇ ａ ｐｒｅｄｉｃｔｉｖｅ ｍｕｌｔｉｐｌｅ ｓａｍｐｌｉｎｇ ａｌｇｏｒｉｔｈｍ ｗｉｔｈ ｏｖｅｒｌａｐｐｉｎｇ ｉｎｔｅｇｒａｔｉｏｎ ｉｎｔｅｒｖａｌｓ（重なり積分の間隔で予測多回サンプリングアルゴリズムを行う１／３”ＶＧＡ線形広ダイナミックレンジＣＭＯＳイメージセンサ）」で紹介されている。この改善案によれば、連続的な読み出しはそれ自体が条件に左右される。さらに正確には、この読み出しは対象とする画素の照度の強さによって異なる。読み出しの最初の瞬間に受ける照度が弱い画素の場合、積分周期は新たな読み出しを行うことなく最後まで続く。第１の閾値を超えると第２の読み出しが行われ、第２の閾値でテストが再現され、このあとも同様に続く。
【００１１】
この読み出しと条件付リセットの方法により、画像の取得が加速するが、エネルギー消費が高いことには変わりがない。さらに、各画素の構造も依然として、読み出し信号および条件付リセット信号を生成する役割を担う特殊な電子コンポーネントを導入して修正する必要がある。特に、４Ｔ構造の画素（つまり、４つのトランジスタを有するＣＭＯＳ技術を用いた画素）の場合、トランジスタを１つ追加してこの信号を生成する必要があるとこの記事では述べられている。これによって前例と同じように、感光表面の点で画素の性能が低下する。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】Ｅｌ Ｇａｍａｌ，≪Ｈｉｇｈ ｄｙｎａｍｉｃ ｒａｎｇｅ ｉｍａｇｅ ｓｅｎｓｏｒｓ≫， ｃｏｎｆｅｒｅｎｃｅ ＩＥＥＥ ２００２ ≪Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ≫
【非特許文献２】Ｙａｎｇら， ≪Ｈｉｇｈ ｄｙｎａｍｉｃ ｒａｎｇｅ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ ｗｉｔｈ ｃｏｎｄｉｔｉｏｎａｌ ｒｅｓｅｔ≫， ｃｏｎｆｅｒｅｎｃｅ ＩＥＥＥ ２００２ ≪Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ≫
【非特許文献３】Ａｃｏｓｔａ−Ｓｅｒａｆｉｎｉら， ≪Ａ １／３” ＶＧＡ ｌｉｎｅａｒ ｗｉｄｅ ｄｙｎａｍｉｃ ｒａｎｇｅ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ ｉｍｐｌｅｍｅｎｔｉｎｇ ａ ｐｒｅｄｉｃｔｉｖｅ ｍｕｌｔｉｐｌｅ ｓａｍｐｌｉｎｇ ａｌｇｏｒｉｔｈｍ ｗｉｔｈ ｏｖｅｒｌａｐｐｉｎｇ ｉｎｔｅｇｒａｔｉｏｎ ｉｎｔｅｒｖａｌｓ≫， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ３９， ｎ°９，２００４年９月
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、前述の問題および制約の少なくとも一部を緩和することができる高ダイナミックレンジイメージセンサを提供することが望まれる。
【課題を解決するための手段】
【００１４】
よって本発明は、
− 光に露出するようになっている第１の基板であって、この上に複数の画素を配置し、各画素が光検出器を有する基板と、
− 複数の光検出器に接続する複数の読み出し回路であって、各読み出し回路は、この読み出し回路に接続する少なくとも１つの光検出器の充放電装置を有し、各充放電装置は、充放電の作動信号によって制御する回路と
を有する高ダイナミックレンジイメージセンサであって、
イメージセンサデバイスはさらに、第１の基板とは異なる第２の基板を有し、この第２の基盤上には前記充放電装置の制御電子回路を配置し、この回路は、前記充放電装置に転送するための充放電の作動信号を生成するように設計し、第２の基板は、充放電装置と制御電子回路との間の少なくとも１つの電気接続を介して複数の読み出し回路に電気的に接続する高ダイナミックレンジイメージセンサを目的とする。
【００１５】
したがって、充放電装置に転送するための作動信号の生成を、画素を配置する基板以外の基板に伝達することで、専用の制御回路を用いて積分時間の適合をより細かくパラメータ化することが可能になる上、第１の基板の構造を修正することはなく、構造が重くなることもない。
【００１６】
選択的に、第１および第２の基板を積み重ね、複数の読み出し回路を第１の基板の上に配置し、前記少なくとも１つの電気接続は、第１および／または第２の基板にわたって設ける経路と、第１の基板の電気接触点を第２の基板の電気接触点に電気的に接続する導電ボールと、分子付着によって第２の基板に接着した第１の基板の電気接触点と、第１および第２の基板のそれぞれの電気接触点の間にある容量性カップリングとで構成する集合素子の少なくとも１つを有する。
【００１７】
同じく選択的に、制御電子回路は、
− 少なくとも１つの作動信号の生成素子と、
− 積分時間のパラメータを計算して作動信号の生成素子それぞれに対して転送するように設計する、複数の画素に適用するための積分時間推定ブロックと
を有する。
【００１８】
同じく選択的に、本発明によるイメージセンサデバイスは、基準の積分時間ベースを供給するように設計する基準ブロックを有し、作動信号の生成素子はそれぞれ、基準ブロックが供給する積分時間ベースおよび推定ブロックが供給する積分時間のパラメータをもとに作動信号生成回路を有する。
【００１９】
同じく選択的に、各作動信号の生成素子が受信した符号ＥＸＰの積分時間のパラメータはそれぞれ、この素子が生成する作動信号によって割り当てられる積分時間Ｔｉｎｔを、以下の式
【００２０】
【数１】
に従って決定し、式中ＥＸＰ∈｛０，Ｋ，Ｎ｝であり、Ｔｌｉｇｎｅは最短積分時間、Ｎは積分時間のパラメータが取る最大整数値である。
【００２１】
画素に適用する積分時間に対して可能な値に関するこの式により、各画素の高ダイナミックレンジの値を仮数および指数の形で符号化することが可能になり、これによって、この符号化自体が第１の圧縮ステップとなるため、画素の応答の線形性だけでなくより良好なデータ圧縮が実現する。
【００２２】
同じく選択的に、積分時間の推定ブロックを、積分時間のパラメータそれぞれの現在値および各読み出し回路が測定した各画素の輝度の現在値をもとに、積分時間のパラメータそれぞれの新たな値を計算するように設計する。
【００２３】
同じく選択的に、制御電子回路は画素ごとに作動信号の生成素子を有する。
【００２４】
同じく選択的に、画素は、画素群、とりわけ画素のブロックまたはマクロブロックに分布し、制御電子回路は画素群ごとに作動信号の生成素子を有する。
【００２５】
同じく選択的に、画素は第１の基板に行列状に配置し、制御電子回路は第２の基板に行列状に配置した複数の作動信号の生成素子を有し、作動信号の生成素子はそれぞれ、第１の基板と第２の基板との間の電気接続を介して画素または画素群に接続する。
【００２６】
同じく選択的に、
− 各読み出し回路は、リセットトランジスタ、フォロワトランジスタおよび行選択トランジスタの３つのトランジスタを有し、
− 充放電装置はリセットトランジスタを有する。
【００２７】
同じく選択的に、
− 各読み出し回路は、リセットトランジスタ、転送トランジスタ、フォロワトランジスタおよび行選択トランジスタの４つのトランジスタを有し、
− 充放電装置は転送トランジスタを有する。
【００２８】
本発明は、添付の図を参照しながら例のみを目的として挙げた以下の説明文を読めばよりよく理解できるであろう。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による高ダイナミックレンジイメージセンサの全体構造を示す概略図である。
【図２】本発明に使用できる３つの実施形態に沿った図１のイメージセンサデバイスの１画素の全体構造を示す概略図である。
【図３】本発明に使用できる３つの実施形態に沿った図１のイメージセンサデバイスの１画素の全体構造を示す概略図である。
【図４】本発明に使用できる３つの実施形態に沿った図１のイメージセンサデバイスの１画素の全体構造を示す概略図である。
【図５】本発明の一実施形態に沿った図１のイメージセンサデバイスの作動信号の生成素子の全体構造を示す概略図である。
【図６】図５の素子による作動信号の生成を示すグラフである。
【図７】本発明の一実施形態に沿った図１のイメージセンサデバイスの積分時間の推定ブロックによって実施した方法のステップを示すフローチャートである。
【図８】図７の方法を実施した推定ブロックの一実施形態の全体構造を示す概略図である。
【発明を実施するための形態】
【００３０】
図１に示すイメージセンサデバイス１０は、光に露出するようになっている第１の基板１２を有する。このイメージセンサデバイスは、例えばＣＭＯＳ技術を利用した設計であり、基板１２はシリコンなどの半導体材料でできている。このデバイスは同じくシリコン製の第２の基板１４も有し、この第２の基板は、第１の基板１２を上に載せ、第１の基板１２の少なくとも１つの素子と第２の基板１４の１素子との間にある少なくとも１つの電気接続１６を介して第１の基板と電気的に接続している。このようにして、３Ｄ技術で作製したイメージセンサデバイスが得られる。つまり、集積回路を複数層積み重ねた形状をとり、３Ｄチップとも呼び、積み重ねた各層を２Ｄチップと呼ぶ技術である。
【００３１】
一般に、３Ｄ構造の利益はとりわけ、
− 面積の広いチップに対して、より迅速な通信を可能にするコンポーネント同士が相互接続する長さを短縮すること、および
− 複数のチップを必要とする装置に対して、直列ではなく並列である大量通信を可能にするチップ同士が相互接続する数が増加すること
にある。
【００３２】
図１に示した例は、非限定的な例として示したものだが、「ローリングシャッター」技術によって１行ずつ撮像する場合、この３Ｄ構造には、２つの基板１２と１４との間にイメージセンサデバイス１０のコンポーネントを選定して分布させることを計算に入れたさらにもう一つの利益がある。実際に、画素およびその制御回路およびその読み出し回路など、２Ｄイメージセンサデバイスの撮像用の従来の基本コンポーネントは、第１の基板１２に搭載するのに対し、画素または画素群それぞれの積分時間に適合させる特殊なコンポーネントは、第２の基板１４に搭載して高ダイナミックレンジで撮像できるようにする。したがって、第２の基板に搭載したコンポーネントを用いて各画素の積分時間の適合をさらに細かくパラメータ化することで、高ダイナミックレンジの３Ｄイメージセンサデバイスを考案することが可能になる上、第１の基板の従来のイメージセンサの２Ｄ構造を修正することはなく、構造が重くなることもない。
【００３３】
このようにするため、第１の基板１２は、さらに正確には複数の画素１８を搭載し、これらの画素は２つの主な直角方向に沿って規則的に分布して輝度検出行列２０を形成し、各画素は光検出器およびその読み出し回路を有し、この読み出し回路はとりわけこの光検出器に対する充放電装置を備えている。
【００３４】
図１に示した図では、イメージセンサはさらに以下のコンポーネント：
− 行列２０の行に対面して配置し、画素の各行を相互接続しているデータを転送するバス２６Ｌを介して、「ローリングシャッター」技術によって画素１８の値を１行ずつ読み出すのを開始する信号ＲＳを行列２０に転送するように設計した行選択ブロック２２と、
− 行列２０の列の下に位置し、画素の各列を相互接続しているデータを転送するバス２６Ｃを介して、１行ずつ読み取った画素のアナログ値を受信し、所定の式に従ってアナログ値をデジタル値に変換するアナログ−デジタル変換ブロック２４と
を搭載している。
【００３５】
第２の基板１４は、第１の基板１２上に分布した光検出器の充放電装置を制御する制御電子回路を搭載し、この制御電子回路は以下のコンポーネント：
− ２つの主な直角方向に沿って規則的に分布し、第１の基板の充放電装置の作動信号を生成する行列３０を形成する複数の作動信号の生成素子２８であって、各素子２８は、積分時間のパラメータを格納するメモリと、基準の積分時間ベースおよび積分時間のパラメータをもとに作動信号を生成する回路とを有する素子と、
− 行列３０の行に対面して配置し、電気接続３３によって行選択ブロック２２に接続し、素子２８の各行にそれぞれが相互接続しているデータを転送するバス３６Ｌを介して、基準の積分時間ベースを１行ずつ表示する信号を行列３０に供給するように設計した基準ブロック３２と、
− 電気接続３５によってアナログ−デジタル変換ブロック２４に接続して画素値を受信し、行列３０の列の下に位置して、画素１８の行列２０に適用するための積分時間を推定する役割を果たし、素子２８の各列にそれぞれが相互接続しているデータを転送するバス３６Ｃを介して、推定した積分時間の新たなパラメータを行列３０の素子２８に転送するブロック３４と
を有する。
【００３６】
可能なさまざまな実施変形例によれば、行選択ブロック２２および２４およびアナログ−デジタル変換ブロックは、光に露出するようになっている第１の基板１２に必ずしも配置する必要はない。これらのブロックは、それぞれ第２の基板１４に配置してもよいし、第１の基板と第２の基板との間に介在させる中間基板など、少なくとも１つの別の基板に配置してもよい。特に、第１の基板と第２の基板との間に少なくとも１つの中間基板を介在させてブロック２２および２４、また場合によっては画素の読み出し回路を受容する場合、第１の基板とこの（またはこれらの）中間基板とで構成する集合体は３Ｄチップそのものを形成し、そのうちの第１の基板のみを光に露出するようにする。これは、光検出器で構成する感光面を有するのはこの第１基板だからである。ところが一般に、光検出器およびその読み出し回路は、基板間の相互の電気的接続に対する応力の問題上、同じ基板上に備える方が好ましいことがわかる。
【００３７】
図１に示した例では、第２の基板１４に作動信号の生成素子２８を備え、第１の基板１２には画素１８を備えている。電気接続１６は、複数の垂直な電気接続３８を有し、この電気接続３８はそれぞれ第２の基板１４の素子２８を第１の基板１２上で対面させて配置する画素１８に接続している。垂直な電気接続３８は、例えば第１および／または第２の基板にわたって設ける経路、素子２８の電気接触点を画素１８の電気接触点にそれぞれ電気的に接続する導電ボール、素子２８の電気接触点の画素１８の電気接触点に対する分子付着による接着、または素子２８と画素１８との間の容量性カップリングによって構成する。このような電気接続３８によって、各素子２８は、対応する画素１８の充放電装置に対して生成した作動信号を転送する。
【００３８】
一実施変形例では、第２の基板１４の作動信号の生成素子２８を第１の基板１２の画素よりも少なくし、各素子２８が作動信号を画素群にアドレス指定し、とりわけ２×２、４×４、８×８、１６×１６または３２×３２画素のブロックまたはマクロブロックにアドレス指定ようにすることができる。このほか、特定の２Ｄイメージセンサの構造に従って上に列挙したものを組み合わせ、画素１８がそれぞれ独自の読み出し回路を持たずにこの読み出し回路を複数の画素に共通のものにしてもよい。この場合、作動信号の生成素子２８はそれぞれ、１つ以上の読み出し回路の１つ以上の充放電装置に接続し、この読み出し回路自体は複数の画素１８に接続する。
【００３９】
第１の基板１２は、寸法が２〜５μｍ前後の正方形の画素を多数有することができ、その数は数百万でも数千万でもよい。
【００４０】
本発明に使用可能な画素に対して可能な第１の実施形態に沿って、図２に任意の１つの画素１８を示したが、これはよく知られたいわゆる「３Ｔ」構造で、３つのＭＯＳトランジスタで形成したアナログ電子機器を備えるものである。
【００４１】
この３Ｔの画素は光検出器を有し、これは例えば、受信した入射光子エネルギーを電子正孔対に変換するためのフォトダイオード４０である。一変形例では、光検出器４０はフォトトランジスタとすることができる。
【００４２】
この画素は、フォトダイオード４０が生成する電荷の読み出し回路４２も有する。この読み出し回路４２は、とりわけフォトダイオード４０の充放電を行うとともに、フォトダイオード４０が生成して画素１８の積分時間の間に接合キャパシタに蓄積される電荷の変換を行う回路を有する。
【００４３】
最後に、画素１８は行選択手段４４も有し、この手段は、画素１８がある行に対応する信号ＲＳを受信すると、この信号ＲＳの値に応じて、積分時間の間に画素１８が蓄積した輝度情報を読むことができる。行選択手段４４は、さらに正確にはＭＯＳトランジスタで構成し、このトランジスタのグリッドが信号ＲＳを受信する。
【００４４】
読み出し回路４２は第１のＭＯＳトランジスタ４６を有し、このトランジスタのソースはフォトダイオード４０および電位ＶＤＤのドレインに接続する。この読み出し回路はさらに、第２のＭＯＳトランジスタ４８を有し、このトランジスタのドレインは同じく電位ＶＤＤに接続し、ソースは行選択トランジスタ４４のドレインに接続する。このほか、第２のトランジスタ４８のグリッドは、第１のトランジスタ４６のソースに接続する。
【００４５】
第１のトランジスタ４６のグリッドは、垂直接続３８のうちの１つに接続してこれに対応する充放電の作動信号を受信する。したがって第１のトランジスタ４６は、この３Ｔ構造の画素に対するフォトダイオード４０の充放電装置となり、この第１のトランジスタ４６が通電状態になると画素１８をリセットすることができるため、フォトダイオード４０の接合キャパシタの両端子の電圧はＶＤＤになる。この実施形態では、第１のトランジスタ４６に転送する充放電の作動信号をＲＳＴと付す。
【００４６】
第２のトランジスタ４８は、フォトダイオード４０の接合キャパシタに蓄積した電荷を電圧に変換する電圧フォロワを形成する。
【００４７】
最後に、行選択トランジスタ４４によって、画素１８がある行をアドレス指定する場合、つまり信号ＲＳを用いてこのトランジスタ４４を通電状態にすると、画素１８が接続しているバス２６に第２のトランジスタ４８が供給する電圧を送出することができる。
【００４８】
本発明に使用可能な画素に対して可能な第２の実施形態では、よく知られたいわゆる「ＣＴＩＡ」構造に従って図３に任意の１つの画素１８を示した。
【００４９】
このＣＴＩＡ構造の画素は、前述の実施形態のように、フォトダイオード４０、読み出し回路４２および行選択トランジスタ４４を有する。
【００５０】
ただし、読み出し回路４２は前述のものとは異なり、アンプ５０を有し、このアンプの負入力はフォトダイオード４０に接続し、正入力はバイアス電圧のソースに接続している。アンプ５０の出力は、キャパシタ５２およびＭＯＳトランジスタ５４を介して負入力に接続し、この２つの素子は互いに並列に接続している。アンプ５０の出力は、行選択トランジスタ４４のソース（ソースおよびドレインは置換可能なためドレインでも可）にも接続している。
【００５１】
トランジスタ５４のグリッドは、垂直接続３８のうちの１つに接続し、対応する充放電の作動信号を受信する。したがってトランジスタ５４は、このＣＴＩＡ構造の画素に対するフォトダイオード４０の充放電装置となる。この実施形態でも、トランジスタ５４に転送する充放電の作動信号をＲＳＴと付す。
【００５２】
画素１８に関するこの第２の実施形態では、電荷の電圧への変換は、アンプ５０とキャパシタ５２とで構成する集合が行う。
【００５３】
最後に、行選択トランジスタ４４によって、画素１８がある行をアドレス指定する場合、つまり信号ＲＳを用いてこのトランジスタ４４を通電状態にすると、画素１８が接続しているバス２６にアンプ５０の出力に供給される電圧を送出することができる。
【００５４】
本発明に使用可能な画素に対して可能な第３の実施形態に沿って、図４に任意の１つの画素１８を示したが、これはよく知られたいわゆる「４Ｔ」構造で、４つのＭＯＳトランジスタで形成したアナログ電子機器を備えるものである。
【００５５】
この４Ｔ構造の画素は、前述の実施形態のように、フォトダイオード４０、読み出し回路４２および行選択トランジスタ４４を有する。
【００５６】
この４Ｔ構造の画素の読み出し回路４２は、図２の３Ｔ構造の画素の回路と同じものだが、第１のトランジスタ４６のソースとフォトダイオード４０との間に転送トランジスタ５６が介在する点が異なる。
【００５７】
この転送トランジスタ５６は、読み出し回路４２とフォトダイオード４０との間を遮断し、接合キャパシタから放電する際にフォトダイオード４０が生成する電荷を直接積分することができ、フォトダイオード４０をリセットして画素１８が行う測定結果を得る必要がない。特に、この転送トランジスタは、最初の目的で、相関二重サンプリングを実施してリセットノイズおよび一定の空間ノイズを除去することができる。高ダイナミックレンジイメージセンサの場合にも、この転送トランジスタを使用して積分時間を制御することができる。
【００５８】
転送トランジスタ５６のグリッドは、垂直接続３８のうちの１つに接続してこれに対応する充放電の作動信号を受信する。したがって転送トランジスタ５６は、この４Ｔ構造の画素に対するフォトダイオード４０の充放電装置となる。この実施形態では、転送トランジスタ５６に転送する充放電の作動信号をＴＧと付す。
【００５９】
最後に、前述の２つの実施形態と同じように、行選択トランジスタ４４によって、画素１８がある行をアドレス指定する場合、つまり信号ＲＳを用いてこのトランジスタ４４を通電状態にすると、画素１８が接続しているバス２６に第２のトランジスタ４８が供給する電圧を送出することができる。
【００６０】
図５は、本発明の一実施形態に従って、イメージセンサデバイス１０の作動信号の生成素子２８に対して可能な全体構造を示す概略図であり、イメージセンサデバイス１０の素子２８は画素１８と同数であり、画素１８は図２の３Ｔ構造の画素と同じものであり、行列２０の読み出しモードは「ローリングシャッター」である。ただし、より一般的に、また図３および図４を参照して示したように、本発明はあらゆるタイプの画素に適用され、とりわけＣＴＩＡおよび４Ｔ構造の画素に適用され、その時々の場合によって充放電の作動信号の転送を適合させる。同じく本発明は、どのような読み出しモードにも適用され、「ローリングシャッター」または「グローバルシャッター」でもよい。同じく本発明は、それぞれの作動信号の生成素子２８が充放電の作動信号を複数の画素１８にアドレス指定するイメージセンサに適用される。
【００６１】
図５の作動信号の生成素子２８は、積分時間のパラメータＥＸＰを格納するメモリ６０、および垂直接続３８のうちの１つを介してこれと対応する画素１８に転送するための作動信号ＲＳＴの生成回路６２、６３、６４を有する。
【００６２】
可能な本発明の一実施形態によれば、１画素の積分時間Ｔｉｎｔは、積分および同一行の画素の読み出しに必要な最短時間に相当する最小値Ｔｌｉｇｎｅと、値がＬ×Ｔｌｉｇｎｅ（式中、Ｌは画素１８の行列２０の行数以下）である最大値Ｔｉｍａｇｅとの間で、パラメータＥＸＰが識別する複数の値をとることができる。計算を容易にし、それによって実装を容易にするため、Ｌは２の累乗であることが好ましいため、Ｌ＝２Ｎの形式で書くことができる。この場合、可能な積分時間の値が次式となると実用的である。
【００６３】
【数２】
（式中ＥＸＰ∈｛０，Ｋ，Ｎ｝である）
【００６４】
積分時間Ｔｉｎｔの影響を受ける画素１８の値は、Ｍ×２ＥＸＰの式でデジタル式で表現することができ、Ｍは画素を読み出す際に供給される電圧からアナログ−デジタル変換ブロック２４が返すデジタル値である。Ｍを画素値の仮数と呼び、ＥＸＰを指数と呼ぶ。Ｍを例えば１０ビットで符号化すると、画素のダイナミックレンジはＮ＋１の可能な積分時間により１０＋Ｎになるが、パラメータＥＸＰはＮビット未満、場合によってはＥ（ｌｏｇ２Ｎ）＋１ビットで符号化することができ、ここでのＥ（）は「整数部分」の関数を指す。
【００６５】
例えばＮ＝１０の場合、２０ビットのダイナミックレンジで１４ビットで符号化することができる画素値が得られ、これが第１のデータ圧縮となる。この場合、メモリ６０は４ビットのメモリＳＲＡＭで構成し、値が０から１０までである積分時間のパラメータＥＸＰを格納することができる。
【００６６】
作動信号ＲＳＴの生成回路は、ビットごとの「排他的論理和」を実行するコンパレータ６２を有し、このコンパレータはメモリ６０に格納したＥＸＰの値を４ビットのバスで受信し、同じく４ビットのバスでＥＸＰの可能なさまざまな値を供給する信号ＥＸＰ＿Ｒｅｆを受信する。ビットごとの「排他的論理和」を実行するコンパレータ６２の出力は、４ビットのバスで論理ゲート「ＯＲ」６３に転送され、このゲートの２進の出力は、ＥＸＰが信号ＥＸＰ＿Ｒｅｆの供給する基準値と異なるかぎり「１」のままであり、この基準値がＥＸＰの値を取ると「０」になる。
【００６７】
論理ゲート「ＯＲ」６３の出力は、従来のＲＳフリップフロップ６４を反転した入力Ｒに供給される。ＲＳフリップフロップ６４のもう一方の入力Ｓは、基準となる２進の作動信号ＲＳＴ＿Ｒｅｆを受信し、図６を参照して説明したように、ＲＳフリップフロップの出力にＥＸＰの値に適合した２進の作動信号ＲＳＴを供給することができる。よってフリップフロップ６４の出力は、素子２８を対応する画素１８に接続する垂直接続３８に接続する。
【００６８】
図７を参照して説明したように、ＥＸＰの値を推定ブロック３４によって推定、更新する結果、作動信号の生成素子２８のメモリ６０は、対応するバス３６Ｃを介して推定ブロック３４によって読み出しおよび書き込みが可能になる。さらに正確には、素子２８の内部では、信号ＲＳＴ＿Ｒｅｆが制御する第１のスイッチ６６と、メモリ６０へ書き込む正しい時間枠を正確に指示する２進信号Ｗが制御する第２のスイッチ６８とを有する接続を介して、メモリ６０の入力をバス３６Ｃに接続する。同じく素子２８の内部では、この第１のスイッチ６６と、メモリ６０内で読み出す正しい時間枠を正確に指示する２進信号Ｒが制御する第２のスイッチ７０とを有する接続を介して、メモリ６０の出力をバス３６Ｃに接続する。
【００６９】
信号ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ、ＷおよびＲは、対応するバス３６Ｌを介して基準ブロック３２から素子２８に供給される。さらに正確には、ＥＸＰ＿ＲｅｆおよびＲＳＴ＿Ｒｅｆは基準の積分時間ベースを指示する信号を構成し、この基準の積分時間ベースをもとに素子２８は、同じく積分時間のパラメータＥＸＰを用いて適切な作動信号ＲＳＴを生成し、この信号を関連する画素１８に転送することができる。行選択ブロック２２によって生成した信号ＲＳは、信号ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ、ＷおよびＲがこの信号と一致するように基準ブロック３２でも役割を果たすことができる。
【００７０】
次に、基準ブロック３２が生成した信号ＲＳ、ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ、ＷおよびＲに基づいて、作動信号ＲＳＴの任意の生成素子２８の動作をＮ＝３の場合について図６を参照して詳述するが、これは簡単に説明するために例として挙げるものである。
【００７１】
素子２８による作動信号ＲＳＴの起動は、最初は間接的に、行選択ブロック２２が生成する基準信号ＲＳを「１」から「０」にすることによって発動する。この瞬間から、また基準ブロック３２が供給する信号ＲＳＴ＿Ｒｅｆが「１」にとどまっている（このときスイッチ６６は閉じている）推定時間Ｔｅの間、信号ＲおよびＷは、今度は連続して「１」になり、スイッチ７０および６８自体は順次閉じ、推定ブロック３４がまずメモリ６０内のＥＸＰの現在値を読み出したのち、メモリ６０にＥＸＰの新たな値を生成してそれを書き込むようにする。この間、信号ＲＳＴはＲＳフリップフロップ６４の動作を計算に入れ、値「１」を取る。変形例では、ＥＸＰの現在値の読み出しを早め、信号ＲＳを「０」にする前に信号Ｒを適合させて読み出しを実行することができる。
【００７２】
この推定が終わると信号ＲＳＴ＿Ｒｅｆは値「０」を取り、その結果、このときにＥＸＰの値と信号ＥＸＰ＿Ｒｅｆと各瞬間で取得した値とが比較され、後者の値は決定的値となって信号ＲＳＴの値を固定する。この値「０」は、２３×Ｔｌｉｇｎｅ時間の間ＲＳＴ−Ｒｅｆが保持したのちに再度「１」となる。ＲＳＴ＿Ｒｅｆを用いて基準の積分時間ベースを形成するため、信号ＥＸＰ−ＲｅｆはＲＳＴ＿Ｒｅｆと同期してＲＳＴ＿Ｒｅｆが「０」になる際に値「０」に達し、この値「０」を２２×Ｔｌｉｇｎｅ時間の間保持したのちに値「１」になり、この値「１」を２×Ｔｌｉｇｎｅ時間の間保持したのちに値「２」になり、この値「２」をＴｌｉｇｎｅ時間保持したのちに値「３」となり、そしてこの値３を少なくとも信号ＲＳＴ＿Ｒｅｆが再度「１」になるまで保持する。
【００７３】
このようにして、ＲＳＴのメモリ６０に格納した値が「０」の場合にＮ＝３であるこの例では、ＲＳＴ＿Ｒｅｆが「０」になるとＥＸＰ＝ＥＸＰ＿Ｒｅｆとなり、ＲＳフリップフロップ６４は、ＲＳＴが「０」となってＲＳＴ＿Ｒｅｆが再度「１」にならないかぎりはそのまま０にとどまるように構成される。したがって、Ｔｉｎｔ＝２３×Ｔｌｉｇｎｅ＝２３−ＥＸＰ×Ｔｌｉｇｎｅとなる。
【００７４】
ＲＳＴのメモリ６０に格納した値が「１」であれば、ＲＳＴ＿Ｒｅｆが「０」になると、ＥＸＰ＝ＥＸＰ＿Ｒｅｆとなる前に再び２２×Ｔｌｉｇｎｅの間待機する必要がある。したがって、ここでもまたＴｉｎｔ＝２３×Ｔｌｉｇｎｅ−２２×Ｔｌｉｇｎｅ＝２２×Ｔｌｉｇｎｅ＝２３−ＥＸＰ×Ｔｌｉｇｎｅとなる。
【００７５】
ＲＳＴのメモリ６０に格納した値が「２」であれば、ＲＳＴ＿Ｒｅｆが「０」になると、ＥＸＰ＝ＥＸＰ＿Ｒｅｆとなる前に再び２２×Ｔｌｉｇｎｅ＋２×Ｔｌｉｇｎｅの間待機する必要がある。したがって、ここでもまたＴｉｎｔ＝２３×Ｔｌｉｇｎｅ−２２×Ｔｌｉｇｎｅ−２×Ｔｌｉｇｎｅ＝２×Ｔｌｉｇｎｅ＝２３−ＥＸＰ×Ｔｌｉｇｎｅとなる。
【００７６】
最後に、ＲＳＴのメモリ６０に格納した値が「３」であれば、ＲＳＴ＿Ｒｅｆが「０」になると、ＥＸＰ＝ＥＸＰ＿Ｒｅｆとなる前に再び２２×Ｔｌｉｇｎｅ＋２×Ｔｌｉｇｎｅ＋Ｔｌｉｇｎｅの間待機する必要がある。したがって、ここでもまたＴｉｎｔ＝２３×Ｔｌｉｇｎｅ−２２×Ｔｌｉｇｎｅ−２×Ｔｌｉｇｎｅ−Ｔｌｉｇｎｅ＝Ｔｌｉｇｎｅ＝２３−ＥＸＰ×Ｔｌｉｇｎｅとなる。
【００７７】
よって、素子２８に関する図５を参照して詳述した構造によって、画素に対して適切かつ固有の作動信号を生成することができ、この信号は、基準ブロック３２（ＥＸＰ＿Ｒｅｆと組み合わさった信号ＲＳＴ＿Ｒｅｆ）が供給する積分時間ベースおよび積分時間のパラメータＥＸＰをもとに画素に関連付けられることが明らかになる。同じ原理により、素子２８の構造は、画素の読み出しモード、Ｎの値およびＥＸＰに対するさまざまな所望の値に応じてさまざまに異なる実装例に容易に適合すると思われる。
【００７８】
次に、図７を参照して推定ブロック３４の動作について説明する。一般にこの推定ブロックは、各読み出しに対して、作動信号の生成素子２８ごとの積分時間のパラメータＥＸＰの値が、対応する画素の１８が影響を受ける明度に適合するように設計する。わかりやすいように、この動作を単一の素子２８を処理する場合について詳述する。
【００７９】
ステップ１００では、パラメータＥＸＰの現在値を、対応するバス３６Ｃを介して素子２８のメモリ６０で読み出す。ステップ１０２では、対応する画素１８の仮数Ｍの現在値を、垂直接続を介して第１の基板のアナログ−デジタル変換器２４によって推定ブロック３４に転送する。これらの現在値は、次の読み出しに対してパラメータＥＸＰを更新するために画素１８の行列２０の値を連続的に読み出した最後の読み出しから算出するか、進行中の読み出しに対する事前の読み出しから算出することができる。とりわけ、事前の読み出しは、読み出しの最短時間（例えば時間Ｔｌｉｇｎｅ）の最初に仮数Ｍの第１の推定を行い、対象とする画素の積分が継続している間にかかる積分時間の調整を判断することである。変形例でも同じく、隣接する複数の画素の仮数の値を計算に入れることができる。
【００８０】
続いてステップ１０４では、推定ブロック３４がテストを実施し、仮数Ｍが飽和状態か、つまり全ビットが「１」になったかどうかを判断する。全ビットが１だった場合はステップ１０６に移り、このステップで推定ブロック３４はパラメータＥＸＰに最大値Ｎを割り当て、その後、バス３６Ｃを介してＥＸＰのこの新たな値をメモリ６０に書き込むステップ１０８に移る。
【００８１】
仮数Ｍが飽和していなければ、ステップ１０４の次はステップ１１０であり、このステップでは、この仮数Ｍの連続する「０」のある重みの大きいビット数Ｎｚを、最も重みの大きいビットから数える。
【００８２】
オプションのステップ１１２では、場合によって推定ブロック３４はテストを実施し、連続する「０」のある重みの大きいこのＮｚビット以外の仮数のビットがすべて「１」であるかどうか、つまり残りの仮数が飽和しているかどうかを判断する。飽和している場合はステップ１１４に移り、このステップで推定ブロック３４はパラメータＥＸＰから値Ｎｚ−１を差し引き、その後、この新たなＥＸＰの値をメモリ６０に書き込むステップ１０８に移る。飽和していない場合はステップ１１６に移り、このステップで推定ブロック３４はパラメータＥＸＰから値Ｎｚを差し引き、その後、この新たなＥＸＰの値をメモリ６０に書き込むステップ１０８に移る。本発明の一実施形態では、テストステップ１１２は例えばＮｚ＝１の場合のみ実施する。
【００８３】
一例を用いてこの動作を具体的に説明するため、１０ビットで符号化した仮数Ｍ＝０００１１０１０１０、および２１０−４×Ｔｌｉｇｎｅの積分時間に相当するＮ＝１０の場合の積分時間のパラメータの現在値ＥＸＰ＝４を例に取る。ステップ１０４では、この仮数Ｍが飽和していないことを確認する。次に、ステップ１１０では、仮数Ｍの重みの大きい最初の３ビットは「０」であるのに対し、４番目のビットは「１」であることから、Ｎｚを３と推測する。ステップ１１２では、残りの仮数Ｍは飽和していないことを確認する。したがってステップ１１６では、パラメータＥＸＰを値４−３＝１に更新する。
【００８４】
図８は、本発明の実施形態に従って推定ブロック３４の可能な実装を示す概略図であり、この実施形態では、イメージセンサデバイス１０の素子２８は画素１８と同数であり、画素１８は図２の３Ｔ構造の画素と同じものであり、行列２０の読み出しモードは「ローリングシャッター」であり、テストステップ１１２はＮｚ＝１の場合のみ実施する。しかし前述の実施形態と同じくこの実装は、あらゆるタイプの画素、あらゆるタイプの読み出しモード、および作動信号の生成素子２８それぞれが複数の画素１８に充放電の作動信号を向けるイメージセンサに容易に適合することができる。
【００８５】
この実装によれば、推定ブロック３４は、仮数のコード変換モジュール８０を有し、このモジュールは仮数Ｍの値（図８の例では１０ビット）を受信し、ＡＮＤ（図８の「ＡＮＤ」）とＮＯＲ（図８の「ＮＯＲ」）との組み合わせ論理回路によって同一サイズの２進語であるＢ＝［ｂ１０，ｂ９，…，ｂ１］を供給し、このうち重みの大きいＮｚビットは「１」であり、その他のビットは「０」である（あるいは、ＮＯＲゲートの代わりにＯＲゲートを使用する場合はこの逆）。さらに、カスケード接続した２つのＡＮＤ論理回路はパラメータｓａｔを供給し、このパラメータは仮数Ｍが飽和しているときに値「１」を取る。
【００８６】
供給された２進語Ｂをシフトレジスタ８２に記憶し、さらにクロック信号ＣＫを入力で受信し、推定時間Ｔｅの間にクロックパルスを少なくとも１０回生成するように設計する。このシフトレジスタ８２の出力には、ＡＮＤ論理ゲート（図８の「ＡＮＤ」）はレジスタの出力とクロック信号ＣＫとの間にＡＮＤ論理回路を設ける。したがって、Ｂのビット「１」はすべて、ダウンカウンタ８４の入力に供給されたクロックパルス１回に相当し、現在のパラメータＥＸＰはこのダウンカウンタに記憶されるため、毎回パラメータＥＸＰの値から１を差し引くことになる。最終的に、演算ＥＸＰ−Ｎｚはダウンカウンタ８４で実行する。
【００８７】
最後に、ダウンカウンタ８４の出力では、パラメータｓａｔが制御するスイッチは、ｓａｔ＝１であればＮ、ｓａｔ＝０であればダウンカウンタ８４に記憶した新たなＥＸＰの値をバス３６Ｃに供給してＥＸＰをメモリ６０で更新する。
【００８８】
前述したような高ダイナミックレンジイメージセンサにより、基板を積み重ねたチップであるいわゆる３Ｄチップの構想がもたらす新たな可能性を享受し、画素または画素群それぞれの積分時間を適合させる命令を、画素およびその読み出し回路を配置する基板以外の基板に伝達することができることが明らかになる。したがって、単一の基板を有するイメージセンサの従来の２Ｄ構造をもとに、とりわけ低い明度で初期の２Ｄ構造の性能を落とすことなく、高ダイナミックレンジの３Ｄイメージセンサデバイスを構想することが簡易になる。
【００８９】
このほか、各画素の値を仮数および指数の形で符号化することにより、この符号化自体が第１の圧縮ステップとなるため、画素の応答の線形性だけでなくより良好なデータ圧縮が実現する。
【００９０】
本発明は、前述の実施形態に限定されるものではないことがわかるであろう。ここに開示した教示に照らし合わせて、上に記載した実施形態にさまざまな修正を加えてもよいことは当業者には明らかであろう。
【００９１】
特に、作動信号の生成素子２８はそれぞれ、１つの画素群とりわけ画素のブロックまたはマクロブロックに関連付けることができ、各ブロックまたはマクロブロックはそれ自体の信号ＲＳＴを受信することがわかった。これにより、垂直接続３８に対する制約を解消して本発明を実施し、画素サイズを一層縮小することが可能になる。実際に、画素１８ごとに作動信号の生成素子２８を備えると、１画素あたり少なくとも５μｍの面積が必要になるが、８×８の画素群に対して８個の素子２８を備えるように設定すると、この面積は１画素あたり１．５−２μｍまで小さくすることができる。
【００９２】
この場合、推定ブロック３４で各ブロックの画素の積分時間パラメータをすべて推定したのち、ブロックごとに単一のパラメータを設定する。これは、積分時間の最小値に相当するこのブロックのパラメータＥＸＰの最大値であることが有利である。この設定によりブロックの画素が一切飽和しないため、最適なパフォーマンスを与えるのはこの設定である。しかし、ブロックごとに作動信号を適用することの欠点は、ブロックが大きすぎる場合はブロック効果が明瞭になることである。そのため、この作用が見えないようにブロックまたはマクロブロックのサイズを十分に小さく設定する必要がある。
【００９３】
以下の特許請求の範囲では、使用した用語が請求項を本明細書で明らかにした実施形態に限定するものと解釈してはならず、本文の記載およびそこから予見される内容は、ここに開示した教示の実装に一般知識を応用することによって当業者が到達しうる範囲内であることから、請求項が範囲に含めると想定するあらゆる同等のものも含まれると解釈すべきである。
【産業上の利用可能性】
【００９４】
本発明によるイメージセンサデバイスに特に適した応用分野は、例えば自動車業界およびビデオカメラによる監視であるが、イメージセンサの高ダイナミックレンジ特性を利用できるその他のあらゆる分野も該当する。
【技術分野】
【０００１】
本発明は、高ダイナミックレンジを有するイメージセンサデバイスまたは撮像素子に関する。本発明はとりわけ、小サイズの画素を有し、可視域で光検出を実行することができる、シリコン技術により作製したＣＭＯＳイメージセンサに適用される。
【背景技術】
【０００２】
高ダイナミックレンジイメージセンサデバイスとは、感光センサによって取得した同一画像に広がる輝度のダイナミックレンジに反応するように設計したイメージセンサである。したがって取得した画像は、光度が強い領域で露出過度になることも、光度が弱い領域で露出不足になることもない。画像が持つこの２つのタイプの対極領域に詳細情報を同時に有する。
【０００３】
集積回路状に設計したイメージセンサデバイスは一般に、
− 光に露出するようにした第１の基板であって、この上に例えば行列状に配置した複数の画素を配置し、各画素が光検出器を有する基板と、
− 複数の光検出器に接続する複数の読み出し回路であって、各読み出し回路が、この読み出し回路に接続する少なくとも１つの光検出器の充放電装置を有し、各充放電装置は、充放電の作動信号によって制御する回路と
を有する。
【０００４】
これらの読み出し回路は、より一般的には制御電子回路の一部であり、制御電子回路は、各画素に含まれる電気情報を行列の出力まで連続的に送出する働きをする。
【０００５】
画素の光検出器は、入射光子エネルギーを電子正孔対に変換する働きをする。したがって、電子工学では積分時間ともいう露光時間の間に画像が受けた光度に応じて端子間の電荷を蓄積したのち、この光度を示す電圧の形態で蓄積したこの電荷を残りの回路に転送するように設計されている。積分時間は、充放電装置が光検出器の端子に電荷の蓄積開始を命令する充電の瞬間から、充放電装置が光検出器の端子を基準電圧にリセットすることによってこの電荷蓄積の終了を命令する放電の瞬間までの間である。したがってＣＭＯＳ技術では、充放電装置は、例えばグリッドに供給する作動信号によって制御する電界効果トランジスタである。
【０００６】
高ダイナミックレンジイメージセンサを得るため、次の２つの要因に働きかけることができる。ある積分時間に対する積分容量の調整、またはある積分容量に対する積分時間の適合である。
【０００７】
２００２年ＩＥＥＥ会議「Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（国際固体素子回路会議）」でＥｌ Ｇａｍａｌが発表した「高ダイナミックレンジイメージセンサ」は、積分容量の調整が提案されている。充放電装置の作動信号は、積分時間をあらかじめ定めた同一積分周期の間に１つまたは複数の０から１の間の２進ではない値を取って積分容量を調整することができ、これによって、検出器の端子への電荷蓄積を表す曲線の傾斜を光子電流に応じて調整し、周期終了前に電荷飽和が避けられることになる。この方法は、画素および読み出し回路の土台を形成する基板構造を変えるものではないが、最大の欠点２つは、線形的ではなく断片ごとに線形的な応答を供給すること、および信号雑音比（またはＳＮＲ、英語の「Ｓｉｇｎａｌ Ｎｏｉｓｅ Ｒａｔｉｏ」）の低下が起こることである。これによって、事前に決定していない非線形領域に問題が生じる。
【０００８】
そのため、積分時間を適合させるように働きかけることが好ましいと思われる。このような方法が例えば、２００２年ＩＥＥＥ会議「Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（カスタム集積回路会議）」で発表されたＹａｎｇらの記事「Ｈｉｇｈ ｄｙｎａｍｉｃｒａｎｇｅ ＣＭＯＳ ｉｍａｇｅｓｅｎｓｏｒ ｗｉｔｈ ｃｏｎｄｉｔｉｏｎａｌ ｒｅｓｅｔ（条件付リセットを伴う高ダイナミックレンジＣＭＯＳイメージセンサ）」に記載されている。この方法は、１画素の光検出器の端子に蓄積された電荷を、電圧を測定することによって同一の積分周期で複数回読み出し、場合によってはこの読み出しに対して条件付リセットを実行することである。測定した電圧が所定の閾値電圧に達した場合、この電圧は上述の基準電圧にリセットされ、リセットの瞬間は測定値とともにメモリに保存される。起こり得る読み出しとリセットとの連続的瞬間、とりわけ指数関数的に２の累乗ずつ増加する時間に従って間隔をあけた瞬間をうまく設定することで、高ダイナミックレンジで値を決定できる各画素に対する値を単純にこの連続する読み出しから推測することが可能になる。
【０００９】
しかし、条件付リセットするこの方法は、連続的に複数回読み出す必要があるため応答の迅速さには限度があり、エネルギー消費はきわめて高い。さらに、条件付リセット信号を生成する役割を担う特殊な電子コンポーネントを導入して各画素の構造を修正する必要がある。特に、３Ｔ構造の画素（つまり、３つのトランジスタを有するＣＭＯＳ技術を用いた画素）の場合、この信号を生成するのにトランジスタを２つ追加する必要がある。これによって感光表面の点で画素の性能が低下する。
【００１０】
この方法の改善案が、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ（固体素子回路ジャーナル）、第３９巻、第９号、２００４年９月に発表されたＡｃｏｓｔａ−Ｓｅｒａｆｉｎｉらの記事「Ａ １／３” ＶＧＡ ｌｉｎｅａｒ ｗｉｄｅ ｄｙｎａｍｉｃ ｒａｎｇｅ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ ｉｍｐｌｅｍｅｎｔｉｎｇ ａ ｐｒｅｄｉｃｔｉｖｅ ｍｕｌｔｉｐｌｅ ｓａｍｐｌｉｎｇ ａｌｇｏｒｉｔｈｍ ｗｉｔｈ ｏｖｅｒｌａｐｐｉｎｇ ｉｎｔｅｇｒａｔｉｏｎ ｉｎｔｅｒｖａｌｓ（重なり積分の間隔で予測多回サンプリングアルゴリズムを行う１／３”ＶＧＡ線形広ダイナミックレンジＣＭＯＳイメージセンサ）」で紹介されている。この改善案によれば、連続的な読み出しはそれ自体が条件に左右される。さらに正確には、この読み出しは対象とする画素の照度の強さによって異なる。読み出しの最初の瞬間に受ける照度が弱い画素の場合、積分周期は新たな読み出しを行うことなく最後まで続く。第１の閾値を超えると第２の読み出しが行われ、第２の閾値でテストが再現され、このあとも同様に続く。
【００１１】
この読み出しと条件付リセットの方法により、画像の取得が加速するが、エネルギー消費が高いことには変わりがない。さらに、各画素の構造も依然として、読み出し信号および条件付リセット信号を生成する役割を担う特殊な電子コンポーネントを導入して修正する必要がある。特に、４Ｔ構造の画素（つまり、４つのトランジスタを有するＣＭＯＳ技術を用いた画素）の場合、トランジスタを１つ追加してこの信号を生成する必要があるとこの記事では述べられている。これによって前例と同じように、感光表面の点で画素の性能が低下する。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】Ｅｌ Ｇａｍａｌ，≪Ｈｉｇｈ ｄｙｎａｍｉｃ ｒａｎｇｅ ｉｍａｇｅ ｓｅｎｓｏｒｓ≫， ｃｏｎｆｅｒｅｎｃｅ ＩＥＥＥ ２００２ ≪Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ≫
【非特許文献２】Ｙａｎｇら， ≪Ｈｉｇｈ ｄｙｎａｍｉｃ ｒａｎｇｅ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ ｗｉｔｈ ｃｏｎｄｉｔｉｏｎａｌ ｒｅｓｅｔ≫， ｃｏｎｆｅｒｅｎｃｅ ＩＥＥＥ ２００２ ≪Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ≫
【非特許文献３】Ａｃｏｓｔａ−Ｓｅｒａｆｉｎｉら， ≪Ａ １／３” ＶＧＡ ｌｉｎｅａｒ ｗｉｄｅ ｄｙｎａｍｉｃ ｒａｎｇｅ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ ｉｍｐｌｅｍｅｎｔｉｎｇ ａ ｐｒｅｄｉｃｔｉｖｅ ｍｕｌｔｉｐｌｅ ｓａｍｐｌｉｎｇ ａｌｇｏｒｉｔｈｍ ｗｉｔｈ ｏｖｅｒｌａｐｐｉｎｇ ｉｎｔｅｇｒａｔｉｏｎ ｉｎｔｅｒｖａｌｓ≫， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ３９， ｎ°９，２００４年９月
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、前述の問題および制約の少なくとも一部を緩和することができる高ダイナミックレンジイメージセンサを提供することが望まれる。
【課題を解決するための手段】
【００１４】
よって本発明は、
− 光に露出するようになっている第１の基板であって、この上に複数の画素を配置し、各画素が光検出器を有する基板と、
− 複数の光検出器に接続する複数の読み出し回路であって、各読み出し回路は、この読み出し回路に接続する少なくとも１つの光検出器の充放電装置を有し、各充放電装置は、充放電の作動信号によって制御する回路と
を有する高ダイナミックレンジイメージセンサであって、
イメージセンサデバイスはさらに、第１の基板とは異なる第２の基板を有し、この第２の基盤上には前記充放電装置の制御電子回路を配置し、この回路は、前記充放電装置に転送するための充放電の作動信号を生成するように設計し、第２の基板は、充放電装置と制御電子回路との間の少なくとも１つの電気接続を介して複数の読み出し回路に電気的に接続する高ダイナミックレンジイメージセンサを目的とする。
【００１５】
したがって、充放電装置に転送するための作動信号の生成を、画素を配置する基板以外の基板に伝達することで、専用の制御回路を用いて積分時間の適合をより細かくパラメータ化することが可能になる上、第１の基板の構造を修正することはなく、構造が重くなることもない。
【００１６】
選択的に、第１および第２の基板を積み重ね、複数の読み出し回路を第１の基板の上に配置し、前記少なくとも１つの電気接続は、第１および／または第２の基板にわたって設ける経路と、第１の基板の電気接触点を第２の基板の電気接触点に電気的に接続する導電ボールと、分子付着によって第２の基板に接着した第１の基板の電気接触点と、第１および第２の基板のそれぞれの電気接触点の間にある容量性カップリングとで構成する集合素子の少なくとも１つを有する。
【００１７】
同じく選択的に、制御電子回路は、
− 少なくとも１つの作動信号の生成素子と、
− 積分時間のパラメータを計算して作動信号の生成素子それぞれに対して転送するように設計する、複数の画素に適用するための積分時間推定ブロックと
を有する。
【００１８】
同じく選択的に、本発明によるイメージセンサデバイスは、基準の積分時間ベースを供給するように設計する基準ブロックを有し、作動信号の生成素子はそれぞれ、基準ブロックが供給する積分時間ベースおよび推定ブロックが供給する積分時間のパラメータをもとに作動信号生成回路を有する。
【００１９】
同じく選択的に、各作動信号の生成素子が受信した符号ＥＸＰの積分時間のパラメータはそれぞれ、この素子が生成する作動信号によって割り当てられる積分時間Ｔｉｎｔを、以下の式
【００２０】
【数１】
に従って決定し、式中ＥＸＰ∈｛０，Ｋ，Ｎ｝であり、Ｔｌｉｇｎｅは最短積分時間、Ｎは積分時間のパラメータが取る最大整数値である。
【００２１】
画素に適用する積分時間に対して可能な値に関するこの式により、各画素の高ダイナミックレンジの値を仮数および指数の形で符号化することが可能になり、これによって、この符号化自体が第１の圧縮ステップとなるため、画素の応答の線形性だけでなくより良好なデータ圧縮が実現する。
【００２２】
同じく選択的に、積分時間の推定ブロックを、積分時間のパラメータそれぞれの現在値および各読み出し回路が測定した各画素の輝度の現在値をもとに、積分時間のパラメータそれぞれの新たな値を計算するように設計する。
【００２３】
同じく選択的に、制御電子回路は画素ごとに作動信号の生成素子を有する。
【００２４】
同じく選択的に、画素は、画素群、とりわけ画素のブロックまたはマクロブロックに分布し、制御電子回路は画素群ごとに作動信号の生成素子を有する。
【００２５】
同じく選択的に、画素は第１の基板に行列状に配置し、制御電子回路は第２の基板に行列状に配置した複数の作動信号の生成素子を有し、作動信号の生成素子はそれぞれ、第１の基板と第２の基板との間の電気接続を介して画素または画素群に接続する。
【００２６】
同じく選択的に、
− 各読み出し回路は、リセットトランジスタ、フォロワトランジスタおよび行選択トランジスタの３つのトランジスタを有し、
− 充放電装置はリセットトランジスタを有する。
【００２７】
同じく選択的に、
− 各読み出し回路は、リセットトランジスタ、転送トランジスタ、フォロワトランジスタおよび行選択トランジスタの４つのトランジスタを有し、
− 充放電装置は転送トランジスタを有する。
【００２８】
本発明は、添付の図を参照しながら例のみを目的として挙げた以下の説明文を読めばよりよく理解できるであろう。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による高ダイナミックレンジイメージセンサの全体構造を示す概略図である。
【図２】本発明に使用できる３つの実施形態に沿った図１のイメージセンサデバイスの１画素の全体構造を示す概略図である。
【図３】本発明に使用できる３つの実施形態に沿った図１のイメージセンサデバイスの１画素の全体構造を示す概略図である。
【図４】本発明に使用できる３つの実施形態に沿った図１のイメージセンサデバイスの１画素の全体構造を示す概略図である。
【図５】本発明の一実施形態に沿った図１のイメージセンサデバイスの作動信号の生成素子の全体構造を示す概略図である。
【図６】図５の素子による作動信号の生成を示すグラフである。
【図７】本発明の一実施形態に沿った図１のイメージセンサデバイスの積分時間の推定ブロックによって実施した方法のステップを示すフローチャートである。
【図８】図７の方法を実施した推定ブロックの一実施形態の全体構造を示す概略図である。
【発明を実施するための形態】
【００３０】
図１に示すイメージセンサデバイス１０は、光に露出するようになっている第１の基板１２を有する。このイメージセンサデバイスは、例えばＣＭＯＳ技術を利用した設計であり、基板１２はシリコンなどの半導体材料でできている。このデバイスは同じくシリコン製の第２の基板１４も有し、この第２の基板は、第１の基板１２を上に載せ、第１の基板１２の少なくとも１つの素子と第２の基板１４の１素子との間にある少なくとも１つの電気接続１６を介して第１の基板と電気的に接続している。このようにして、３Ｄ技術で作製したイメージセンサデバイスが得られる。つまり、集積回路を複数層積み重ねた形状をとり、３Ｄチップとも呼び、積み重ねた各層を２Ｄチップと呼ぶ技術である。
【００３１】
一般に、３Ｄ構造の利益はとりわけ、
− 面積の広いチップに対して、より迅速な通信を可能にするコンポーネント同士が相互接続する長さを短縮すること、および
− 複数のチップを必要とする装置に対して、直列ではなく並列である大量通信を可能にするチップ同士が相互接続する数が増加すること
にある。
【００３２】
図１に示した例は、非限定的な例として示したものだが、「ローリングシャッター」技術によって１行ずつ撮像する場合、この３Ｄ構造には、２つの基板１２と１４との間にイメージセンサデバイス１０のコンポーネントを選定して分布させることを計算に入れたさらにもう一つの利益がある。実際に、画素およびその制御回路およびその読み出し回路など、２Ｄイメージセンサデバイスの撮像用の従来の基本コンポーネントは、第１の基板１２に搭載するのに対し、画素または画素群それぞれの積分時間に適合させる特殊なコンポーネントは、第２の基板１４に搭載して高ダイナミックレンジで撮像できるようにする。したがって、第２の基板に搭載したコンポーネントを用いて各画素の積分時間の適合をさらに細かくパラメータ化することで、高ダイナミックレンジの３Ｄイメージセンサデバイスを考案することが可能になる上、第１の基板の従来のイメージセンサの２Ｄ構造を修正することはなく、構造が重くなることもない。
【００３３】
このようにするため、第１の基板１２は、さらに正確には複数の画素１８を搭載し、これらの画素は２つの主な直角方向に沿って規則的に分布して輝度検出行列２０を形成し、各画素は光検出器およびその読み出し回路を有し、この読み出し回路はとりわけこの光検出器に対する充放電装置を備えている。
【００３４】
図１に示した図では、イメージセンサはさらに以下のコンポーネント：
− 行列２０の行に対面して配置し、画素の各行を相互接続しているデータを転送するバス２６Ｌを介して、「ローリングシャッター」技術によって画素１８の値を１行ずつ読み出すのを開始する信号ＲＳを行列２０に転送するように設計した行選択ブロック２２と、
− 行列２０の列の下に位置し、画素の各列を相互接続しているデータを転送するバス２６Ｃを介して、１行ずつ読み取った画素のアナログ値を受信し、所定の式に従ってアナログ値をデジタル値に変換するアナログ−デジタル変換ブロック２４と
を搭載している。
【００３５】
第２の基板１４は、第１の基板１２上に分布した光検出器の充放電装置を制御する制御電子回路を搭載し、この制御電子回路は以下のコンポーネント：
− ２つの主な直角方向に沿って規則的に分布し、第１の基板の充放電装置の作動信号を生成する行列３０を形成する複数の作動信号の生成素子２８であって、各素子２８は、積分時間のパラメータを格納するメモリと、基準の積分時間ベースおよび積分時間のパラメータをもとに作動信号を生成する回路とを有する素子と、
− 行列３０の行に対面して配置し、電気接続３３によって行選択ブロック２２に接続し、素子２８の各行にそれぞれが相互接続しているデータを転送するバス３６Ｌを介して、基準の積分時間ベースを１行ずつ表示する信号を行列３０に供給するように設計した基準ブロック３２と、
− 電気接続３５によってアナログ−デジタル変換ブロック２４に接続して画素値を受信し、行列３０の列の下に位置して、画素１８の行列２０に適用するための積分時間を推定する役割を果たし、素子２８の各列にそれぞれが相互接続しているデータを転送するバス３６Ｃを介して、推定した積分時間の新たなパラメータを行列３０の素子２８に転送するブロック３４と
を有する。
【００３６】
可能なさまざまな実施変形例によれば、行選択ブロック２２および２４およびアナログ−デジタル変換ブロックは、光に露出するようになっている第１の基板１２に必ずしも配置する必要はない。これらのブロックは、それぞれ第２の基板１４に配置してもよいし、第１の基板と第２の基板との間に介在させる中間基板など、少なくとも１つの別の基板に配置してもよい。特に、第１の基板と第２の基板との間に少なくとも１つの中間基板を介在させてブロック２２および２４、また場合によっては画素の読み出し回路を受容する場合、第１の基板とこの（またはこれらの）中間基板とで構成する集合体は３Ｄチップそのものを形成し、そのうちの第１の基板のみを光に露出するようにする。これは、光検出器で構成する感光面を有するのはこの第１基板だからである。ところが一般に、光検出器およびその読み出し回路は、基板間の相互の電気的接続に対する応力の問題上、同じ基板上に備える方が好ましいことがわかる。
【００３７】
図１に示した例では、第２の基板１４に作動信号の生成素子２８を備え、第１の基板１２には画素１８を備えている。電気接続１６は、複数の垂直な電気接続３８を有し、この電気接続３８はそれぞれ第２の基板１４の素子２８を第１の基板１２上で対面させて配置する画素１８に接続している。垂直な電気接続３８は、例えば第１および／または第２の基板にわたって設ける経路、素子２８の電気接触点を画素１８の電気接触点にそれぞれ電気的に接続する導電ボール、素子２８の電気接触点の画素１８の電気接触点に対する分子付着による接着、または素子２８と画素１８との間の容量性カップリングによって構成する。このような電気接続３８によって、各素子２８は、対応する画素１８の充放電装置に対して生成した作動信号を転送する。
【００３８】
一実施変形例では、第２の基板１４の作動信号の生成素子２８を第１の基板１２の画素よりも少なくし、各素子２８が作動信号を画素群にアドレス指定し、とりわけ２×２、４×４、８×８、１６×１６または３２×３２画素のブロックまたはマクロブロックにアドレス指定ようにすることができる。このほか、特定の２Ｄイメージセンサの構造に従って上に列挙したものを組み合わせ、画素１８がそれぞれ独自の読み出し回路を持たずにこの読み出し回路を複数の画素に共通のものにしてもよい。この場合、作動信号の生成素子２８はそれぞれ、１つ以上の読み出し回路の１つ以上の充放電装置に接続し、この読み出し回路自体は複数の画素１８に接続する。
【００３９】
第１の基板１２は、寸法が２〜５μｍ前後の正方形の画素を多数有することができ、その数は数百万でも数千万でもよい。
【００４０】
本発明に使用可能な画素に対して可能な第１の実施形態に沿って、図２に任意の１つの画素１８を示したが、これはよく知られたいわゆる「３Ｔ」構造で、３つのＭＯＳトランジスタで形成したアナログ電子機器を備えるものである。
【００４１】
この３Ｔの画素は光検出器を有し、これは例えば、受信した入射光子エネルギーを電子正孔対に変換するためのフォトダイオード４０である。一変形例では、光検出器４０はフォトトランジスタとすることができる。
【００４２】
この画素は、フォトダイオード４０が生成する電荷の読み出し回路４２も有する。この読み出し回路４２は、とりわけフォトダイオード４０の充放電を行うとともに、フォトダイオード４０が生成して画素１８の積分時間の間に接合キャパシタに蓄積される電荷の変換を行う回路を有する。
【００４３】
最後に、画素１８は行選択手段４４も有し、この手段は、画素１８がある行に対応する信号ＲＳを受信すると、この信号ＲＳの値に応じて、積分時間の間に画素１８が蓄積した輝度情報を読むことができる。行選択手段４４は、さらに正確にはＭＯＳトランジスタで構成し、このトランジスタのグリッドが信号ＲＳを受信する。
【００４４】
読み出し回路４２は第１のＭＯＳトランジスタ４６を有し、このトランジスタのソースはフォトダイオード４０および電位ＶＤＤのドレインに接続する。この読み出し回路はさらに、第２のＭＯＳトランジスタ４８を有し、このトランジスタのドレインは同じく電位ＶＤＤに接続し、ソースは行選択トランジスタ４４のドレインに接続する。このほか、第２のトランジスタ４８のグリッドは、第１のトランジスタ４６のソースに接続する。
【００４５】
第１のトランジスタ４６のグリッドは、垂直接続３８のうちの１つに接続してこれに対応する充放電の作動信号を受信する。したがって第１のトランジスタ４６は、この３Ｔ構造の画素に対するフォトダイオード４０の充放電装置となり、この第１のトランジスタ４６が通電状態になると画素１８をリセットすることができるため、フォトダイオード４０の接合キャパシタの両端子の電圧はＶＤＤになる。この実施形態では、第１のトランジスタ４６に転送する充放電の作動信号をＲＳＴと付す。
【００４６】
第２のトランジスタ４８は、フォトダイオード４０の接合キャパシタに蓄積した電荷を電圧に変換する電圧フォロワを形成する。
【００４７】
最後に、行選択トランジスタ４４によって、画素１８がある行をアドレス指定する場合、つまり信号ＲＳを用いてこのトランジスタ４４を通電状態にすると、画素１８が接続しているバス２６に第２のトランジスタ４８が供給する電圧を送出することができる。
【００４８】
本発明に使用可能な画素に対して可能な第２の実施形態では、よく知られたいわゆる「ＣＴＩＡ」構造に従って図３に任意の１つの画素１８を示した。
【００４９】
このＣＴＩＡ構造の画素は、前述の実施形態のように、フォトダイオード４０、読み出し回路４２および行選択トランジスタ４４を有する。
【００５０】
ただし、読み出し回路４２は前述のものとは異なり、アンプ５０を有し、このアンプの負入力はフォトダイオード４０に接続し、正入力はバイアス電圧のソースに接続している。アンプ５０の出力は、キャパシタ５２およびＭＯＳトランジスタ５４を介して負入力に接続し、この２つの素子は互いに並列に接続している。アンプ５０の出力は、行選択トランジスタ４４のソース（ソースおよびドレインは置換可能なためドレインでも可）にも接続している。
【００５１】
トランジスタ５４のグリッドは、垂直接続３８のうちの１つに接続し、対応する充放電の作動信号を受信する。したがってトランジスタ５４は、このＣＴＩＡ構造の画素に対するフォトダイオード４０の充放電装置となる。この実施形態でも、トランジスタ５４に転送する充放電の作動信号をＲＳＴと付す。
【００５２】
画素１８に関するこの第２の実施形態では、電荷の電圧への変換は、アンプ５０とキャパシタ５２とで構成する集合が行う。
【００５３】
最後に、行選択トランジスタ４４によって、画素１８がある行をアドレス指定する場合、つまり信号ＲＳを用いてこのトランジスタ４４を通電状態にすると、画素１８が接続しているバス２６にアンプ５０の出力に供給される電圧を送出することができる。
【００５４】
本発明に使用可能な画素に対して可能な第３の実施形態に沿って、図４に任意の１つの画素１８を示したが、これはよく知られたいわゆる「４Ｔ」構造で、４つのＭＯＳトランジスタで形成したアナログ電子機器を備えるものである。
【００５５】
この４Ｔ構造の画素は、前述の実施形態のように、フォトダイオード４０、読み出し回路４２および行選択トランジスタ４４を有する。
【００５６】
この４Ｔ構造の画素の読み出し回路４２は、図２の３Ｔ構造の画素の回路と同じものだが、第１のトランジスタ４６のソースとフォトダイオード４０との間に転送トランジスタ５６が介在する点が異なる。
【００５７】
この転送トランジスタ５６は、読み出し回路４２とフォトダイオード４０との間を遮断し、接合キャパシタから放電する際にフォトダイオード４０が生成する電荷を直接積分することができ、フォトダイオード４０をリセットして画素１８が行う測定結果を得る必要がない。特に、この転送トランジスタは、最初の目的で、相関二重サンプリングを実施してリセットノイズおよび一定の空間ノイズを除去することができる。高ダイナミックレンジイメージセンサの場合にも、この転送トランジスタを使用して積分時間を制御することができる。
【００５８】
転送トランジスタ５６のグリッドは、垂直接続３８のうちの１つに接続してこれに対応する充放電の作動信号を受信する。したがって転送トランジスタ５６は、この４Ｔ構造の画素に対するフォトダイオード４０の充放電装置となる。この実施形態では、転送トランジスタ５６に転送する充放電の作動信号をＴＧと付す。
【００５９】
最後に、前述の２つの実施形態と同じように、行選択トランジスタ４４によって、画素１８がある行をアドレス指定する場合、つまり信号ＲＳを用いてこのトランジスタ４４を通電状態にすると、画素１８が接続しているバス２６に第２のトランジスタ４８が供給する電圧を送出することができる。
【００６０】
図５は、本発明の一実施形態に従って、イメージセンサデバイス１０の作動信号の生成素子２８に対して可能な全体構造を示す概略図であり、イメージセンサデバイス１０の素子２８は画素１８と同数であり、画素１８は図２の３Ｔ構造の画素と同じものであり、行列２０の読み出しモードは「ローリングシャッター」である。ただし、より一般的に、また図３および図４を参照して示したように、本発明はあらゆるタイプの画素に適用され、とりわけＣＴＩＡおよび４Ｔ構造の画素に適用され、その時々の場合によって充放電の作動信号の転送を適合させる。同じく本発明は、どのような読み出しモードにも適用され、「ローリングシャッター」または「グローバルシャッター」でもよい。同じく本発明は、それぞれの作動信号の生成素子２８が充放電の作動信号を複数の画素１８にアドレス指定するイメージセンサに適用される。
【００６１】
図５の作動信号の生成素子２８は、積分時間のパラメータＥＸＰを格納するメモリ６０、および垂直接続３８のうちの１つを介してこれと対応する画素１８に転送するための作動信号ＲＳＴの生成回路６２、６３、６４を有する。
【００６２】
可能な本発明の一実施形態によれば、１画素の積分時間Ｔｉｎｔは、積分および同一行の画素の読み出しに必要な最短時間に相当する最小値Ｔｌｉｇｎｅと、値がＬ×Ｔｌｉｇｎｅ（式中、Ｌは画素１８の行列２０の行数以下）である最大値Ｔｉｍａｇｅとの間で、パラメータＥＸＰが識別する複数の値をとることができる。計算を容易にし、それによって実装を容易にするため、Ｌは２の累乗であることが好ましいため、Ｌ＝２Ｎの形式で書くことができる。この場合、可能な積分時間の値が次式となると実用的である。
【００６３】
【数２】
（式中ＥＸＰ∈｛０，Ｋ，Ｎ｝である）
【００６４】
積分時間Ｔｉｎｔの影響を受ける画素１８の値は、Ｍ×２ＥＸＰの式でデジタル式で表現することができ、Ｍは画素を読み出す際に供給される電圧からアナログ−デジタル変換ブロック２４が返すデジタル値である。Ｍを画素値の仮数と呼び、ＥＸＰを指数と呼ぶ。Ｍを例えば１０ビットで符号化すると、画素のダイナミックレンジはＮ＋１の可能な積分時間により１０＋Ｎになるが、パラメータＥＸＰはＮビット未満、場合によってはＥ（ｌｏｇ２Ｎ）＋１ビットで符号化することができ、ここでのＥ（）は「整数部分」の関数を指す。
【００６５】
例えばＮ＝１０の場合、２０ビットのダイナミックレンジで１４ビットで符号化することができる画素値が得られ、これが第１のデータ圧縮となる。この場合、メモリ６０は４ビットのメモリＳＲＡＭで構成し、値が０から１０までである積分時間のパラメータＥＸＰを格納することができる。
【００６６】
作動信号ＲＳＴの生成回路は、ビットごとの「排他的論理和」を実行するコンパレータ６２を有し、このコンパレータはメモリ６０に格納したＥＸＰの値を４ビットのバスで受信し、同じく４ビットのバスでＥＸＰの可能なさまざまな値を供給する信号ＥＸＰ＿Ｒｅｆを受信する。ビットごとの「排他的論理和」を実行するコンパレータ６２の出力は、４ビットのバスで論理ゲート「ＯＲ」６３に転送され、このゲートの２進の出力は、ＥＸＰが信号ＥＸＰ＿Ｒｅｆの供給する基準値と異なるかぎり「１」のままであり、この基準値がＥＸＰの値を取ると「０」になる。
【００６７】
論理ゲート「ＯＲ」６３の出力は、従来のＲＳフリップフロップ６４を反転した入力Ｒに供給される。ＲＳフリップフロップ６４のもう一方の入力Ｓは、基準となる２進の作動信号ＲＳＴ＿Ｒｅｆを受信し、図６を参照して説明したように、ＲＳフリップフロップの出力にＥＸＰの値に適合した２進の作動信号ＲＳＴを供給することができる。よってフリップフロップ６４の出力は、素子２８を対応する画素１８に接続する垂直接続３８に接続する。
【００６８】
図７を参照して説明したように、ＥＸＰの値を推定ブロック３４によって推定、更新する結果、作動信号の生成素子２８のメモリ６０は、対応するバス３６Ｃを介して推定ブロック３４によって読み出しおよび書き込みが可能になる。さらに正確には、素子２８の内部では、信号ＲＳＴ＿Ｒｅｆが制御する第１のスイッチ６６と、メモリ６０へ書き込む正しい時間枠を正確に指示する２進信号Ｗが制御する第２のスイッチ６８とを有する接続を介して、メモリ６０の入力をバス３６Ｃに接続する。同じく素子２８の内部では、この第１のスイッチ６６と、メモリ６０内で読み出す正しい時間枠を正確に指示する２進信号Ｒが制御する第２のスイッチ７０とを有する接続を介して、メモリ６０の出力をバス３６Ｃに接続する。
【００６９】
信号ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ、ＷおよびＲは、対応するバス３６Ｌを介して基準ブロック３２から素子２８に供給される。さらに正確には、ＥＸＰ＿ＲｅｆおよびＲＳＴ＿Ｒｅｆは基準の積分時間ベースを指示する信号を構成し、この基準の積分時間ベースをもとに素子２８は、同じく積分時間のパラメータＥＸＰを用いて適切な作動信号ＲＳＴを生成し、この信号を関連する画素１８に転送することができる。行選択ブロック２２によって生成した信号ＲＳは、信号ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ、ＷおよびＲがこの信号と一致するように基準ブロック３２でも役割を果たすことができる。
【００７０】
次に、基準ブロック３２が生成した信号ＲＳ、ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ、ＷおよびＲに基づいて、作動信号ＲＳＴの任意の生成素子２８の動作をＮ＝３の場合について図６を参照して詳述するが、これは簡単に説明するために例として挙げるものである。
【００７１】
素子２８による作動信号ＲＳＴの起動は、最初は間接的に、行選択ブロック２２が生成する基準信号ＲＳを「１」から「０」にすることによって発動する。この瞬間から、また基準ブロック３２が供給する信号ＲＳＴ＿Ｒｅｆが「１」にとどまっている（このときスイッチ６６は閉じている）推定時間Ｔｅの間、信号ＲおよびＷは、今度は連続して「１」になり、スイッチ７０および６８自体は順次閉じ、推定ブロック３４がまずメモリ６０内のＥＸＰの現在値を読み出したのち、メモリ６０にＥＸＰの新たな値を生成してそれを書き込むようにする。この間、信号ＲＳＴはＲＳフリップフロップ６４の動作を計算に入れ、値「１」を取る。変形例では、ＥＸＰの現在値の読み出しを早め、信号ＲＳを「０」にする前に信号Ｒを適合させて読み出しを実行することができる。
【００７２】
この推定が終わると信号ＲＳＴ＿Ｒｅｆは値「０」を取り、その結果、このときにＥＸＰの値と信号ＥＸＰ＿Ｒｅｆと各瞬間で取得した値とが比較され、後者の値は決定的値となって信号ＲＳＴの値を固定する。この値「０」は、２３×Ｔｌｉｇｎｅ時間の間ＲＳＴ−Ｒｅｆが保持したのちに再度「１」となる。ＲＳＴ＿Ｒｅｆを用いて基準の積分時間ベースを形成するため、信号ＥＸＰ−ＲｅｆはＲＳＴ＿Ｒｅｆと同期してＲＳＴ＿Ｒｅｆが「０」になる際に値「０」に達し、この値「０」を２２×Ｔｌｉｇｎｅ時間の間保持したのちに値「１」になり、この値「１」を２×Ｔｌｉｇｎｅ時間の間保持したのちに値「２」になり、この値「２」をＴｌｉｇｎｅ時間保持したのちに値「３」となり、そしてこの値３を少なくとも信号ＲＳＴ＿Ｒｅｆが再度「１」になるまで保持する。
【００７３】
このようにして、ＲＳＴのメモリ６０に格納した値が「０」の場合にＮ＝３であるこの例では、ＲＳＴ＿Ｒｅｆが「０」になるとＥＸＰ＝ＥＸＰ＿Ｒｅｆとなり、ＲＳフリップフロップ６４は、ＲＳＴが「０」となってＲＳＴ＿Ｒｅｆが再度「１」にならないかぎりはそのまま０にとどまるように構成される。したがって、Ｔｉｎｔ＝２３×Ｔｌｉｇｎｅ＝２３−ＥＸＰ×Ｔｌｉｇｎｅとなる。
【００７４】
ＲＳＴのメモリ６０に格納した値が「１」であれば、ＲＳＴ＿Ｒｅｆが「０」になると、ＥＸＰ＝ＥＸＰ＿Ｒｅｆとなる前に再び２２×Ｔｌｉｇｎｅの間待機する必要がある。したがって、ここでもまたＴｉｎｔ＝２３×Ｔｌｉｇｎｅ−２２×Ｔｌｉｇｎｅ＝２２×Ｔｌｉｇｎｅ＝２３−ＥＸＰ×Ｔｌｉｇｎｅとなる。
【００７５】
ＲＳＴのメモリ６０に格納した値が「２」であれば、ＲＳＴ＿Ｒｅｆが「０」になると、ＥＸＰ＝ＥＸＰ＿Ｒｅｆとなる前に再び２２×Ｔｌｉｇｎｅ＋２×Ｔｌｉｇｎｅの間待機する必要がある。したがって、ここでもまたＴｉｎｔ＝２３×Ｔｌｉｇｎｅ−２２×Ｔｌｉｇｎｅ−２×Ｔｌｉｇｎｅ＝２×Ｔｌｉｇｎｅ＝２３−ＥＸＰ×Ｔｌｉｇｎｅとなる。
【００７６】
最後に、ＲＳＴのメモリ６０に格納した値が「３」であれば、ＲＳＴ＿Ｒｅｆが「０」になると、ＥＸＰ＝ＥＸＰ＿Ｒｅｆとなる前に再び２２×Ｔｌｉｇｎｅ＋２×Ｔｌｉｇｎｅ＋Ｔｌｉｇｎｅの間待機する必要がある。したがって、ここでもまたＴｉｎｔ＝２３×Ｔｌｉｇｎｅ−２２×Ｔｌｉｇｎｅ−２×Ｔｌｉｇｎｅ−Ｔｌｉｇｎｅ＝Ｔｌｉｇｎｅ＝２３−ＥＸＰ×Ｔｌｉｇｎｅとなる。
【００７７】
よって、素子２８に関する図５を参照して詳述した構造によって、画素に対して適切かつ固有の作動信号を生成することができ、この信号は、基準ブロック３２（ＥＸＰ＿Ｒｅｆと組み合わさった信号ＲＳＴ＿Ｒｅｆ）が供給する積分時間ベースおよび積分時間のパラメータＥＸＰをもとに画素に関連付けられることが明らかになる。同じ原理により、素子２８の構造は、画素の読み出しモード、Ｎの値およびＥＸＰに対するさまざまな所望の値に応じてさまざまに異なる実装例に容易に適合すると思われる。
【００７８】
次に、図７を参照して推定ブロック３４の動作について説明する。一般にこの推定ブロックは、各読み出しに対して、作動信号の生成素子２８ごとの積分時間のパラメータＥＸＰの値が、対応する画素の１８が影響を受ける明度に適合するように設計する。わかりやすいように、この動作を単一の素子２８を処理する場合について詳述する。
【００７９】
ステップ１００では、パラメータＥＸＰの現在値を、対応するバス３６Ｃを介して素子２８のメモリ６０で読み出す。ステップ１０２では、対応する画素１８の仮数Ｍの現在値を、垂直接続を介して第１の基板のアナログ−デジタル変換器２４によって推定ブロック３４に転送する。これらの現在値は、次の読み出しに対してパラメータＥＸＰを更新するために画素１８の行列２０の値を連続的に読み出した最後の読み出しから算出するか、進行中の読み出しに対する事前の読み出しから算出することができる。とりわけ、事前の読み出しは、読み出しの最短時間（例えば時間Ｔｌｉｇｎｅ）の最初に仮数Ｍの第１の推定を行い、対象とする画素の積分が継続している間にかかる積分時間の調整を判断することである。変形例でも同じく、隣接する複数の画素の仮数の値を計算に入れることができる。
【００８０】
続いてステップ１０４では、推定ブロック３４がテストを実施し、仮数Ｍが飽和状態か、つまり全ビットが「１」になったかどうかを判断する。全ビットが１だった場合はステップ１０６に移り、このステップで推定ブロック３４はパラメータＥＸＰに最大値Ｎを割り当て、その後、バス３６Ｃを介してＥＸＰのこの新たな値をメモリ６０に書き込むステップ１０８に移る。
【００８１】
仮数Ｍが飽和していなければ、ステップ１０４の次はステップ１１０であり、このステップでは、この仮数Ｍの連続する「０」のある重みの大きいビット数Ｎｚを、最も重みの大きいビットから数える。
【００８２】
オプションのステップ１１２では、場合によって推定ブロック３４はテストを実施し、連続する「０」のある重みの大きいこのＮｚビット以外の仮数のビットがすべて「１」であるかどうか、つまり残りの仮数が飽和しているかどうかを判断する。飽和している場合はステップ１１４に移り、このステップで推定ブロック３４はパラメータＥＸＰから値Ｎｚ−１を差し引き、その後、この新たなＥＸＰの値をメモリ６０に書き込むステップ１０８に移る。飽和していない場合はステップ１１６に移り、このステップで推定ブロック３４はパラメータＥＸＰから値Ｎｚを差し引き、その後、この新たなＥＸＰの値をメモリ６０に書き込むステップ１０８に移る。本発明の一実施形態では、テストステップ１１２は例えばＮｚ＝１の場合のみ実施する。
【００８３】
一例を用いてこの動作を具体的に説明するため、１０ビットで符号化した仮数Ｍ＝０００１１０１０１０、および２１０−４×Ｔｌｉｇｎｅの積分時間に相当するＮ＝１０の場合の積分時間のパラメータの現在値ＥＸＰ＝４を例に取る。ステップ１０４では、この仮数Ｍが飽和していないことを確認する。次に、ステップ１１０では、仮数Ｍの重みの大きい最初の３ビットは「０」であるのに対し、４番目のビットは「１」であることから、Ｎｚを３と推測する。ステップ１１２では、残りの仮数Ｍは飽和していないことを確認する。したがってステップ１１６では、パラメータＥＸＰを値４−３＝１に更新する。
【００８４】
図８は、本発明の実施形態に従って推定ブロック３４の可能な実装を示す概略図であり、この実施形態では、イメージセンサデバイス１０の素子２８は画素１８と同数であり、画素１８は図２の３Ｔ構造の画素と同じものであり、行列２０の読み出しモードは「ローリングシャッター」であり、テストステップ１１２はＮｚ＝１の場合のみ実施する。しかし前述の実施形態と同じくこの実装は、あらゆるタイプの画素、あらゆるタイプの読み出しモード、および作動信号の生成素子２８それぞれが複数の画素１８に充放電の作動信号を向けるイメージセンサに容易に適合することができる。
【００８５】
この実装によれば、推定ブロック３４は、仮数のコード変換モジュール８０を有し、このモジュールは仮数Ｍの値（図８の例では１０ビット）を受信し、ＡＮＤ（図８の「ＡＮＤ」）とＮＯＲ（図８の「ＮＯＲ」）との組み合わせ論理回路によって同一サイズの２進語であるＢ＝［ｂ１０，ｂ９，…，ｂ１］を供給し、このうち重みの大きいＮｚビットは「１」であり、その他のビットは「０」である（あるいは、ＮＯＲゲートの代わりにＯＲゲートを使用する場合はこの逆）。さらに、カスケード接続した２つのＡＮＤ論理回路はパラメータｓａｔを供給し、このパラメータは仮数Ｍが飽和しているときに値「１」を取る。
【００８６】
供給された２進語Ｂをシフトレジスタ８２に記憶し、さらにクロック信号ＣＫを入力で受信し、推定時間Ｔｅの間にクロックパルスを少なくとも１０回生成するように設計する。このシフトレジスタ８２の出力には、ＡＮＤ論理ゲート（図８の「ＡＮＤ」）はレジスタの出力とクロック信号ＣＫとの間にＡＮＤ論理回路を設ける。したがって、Ｂのビット「１」はすべて、ダウンカウンタ８４の入力に供給されたクロックパルス１回に相当し、現在のパラメータＥＸＰはこのダウンカウンタに記憶されるため、毎回パラメータＥＸＰの値から１を差し引くことになる。最終的に、演算ＥＸＰ−Ｎｚはダウンカウンタ８４で実行する。
【００８７】
最後に、ダウンカウンタ８４の出力では、パラメータｓａｔが制御するスイッチは、ｓａｔ＝１であればＮ、ｓａｔ＝０であればダウンカウンタ８４に記憶した新たなＥＸＰの値をバス３６Ｃに供給してＥＸＰをメモリ６０で更新する。
【００８８】
前述したような高ダイナミックレンジイメージセンサにより、基板を積み重ねたチップであるいわゆる３Ｄチップの構想がもたらす新たな可能性を享受し、画素または画素群それぞれの積分時間を適合させる命令を、画素およびその読み出し回路を配置する基板以外の基板に伝達することができることが明らかになる。したがって、単一の基板を有するイメージセンサの従来の２Ｄ構造をもとに、とりわけ低い明度で初期の２Ｄ構造の性能を落とすことなく、高ダイナミックレンジの３Ｄイメージセンサデバイスを構想することが簡易になる。
【００８９】
このほか、各画素の値を仮数および指数の形で符号化することにより、この符号化自体が第１の圧縮ステップとなるため、画素の応答の線形性だけでなくより良好なデータ圧縮が実現する。
【００９０】
本発明は、前述の実施形態に限定されるものではないことがわかるであろう。ここに開示した教示に照らし合わせて、上に記載した実施形態にさまざまな修正を加えてもよいことは当業者には明らかであろう。
【００９１】
特に、作動信号の生成素子２８はそれぞれ、１つの画素群とりわけ画素のブロックまたはマクロブロックに関連付けることができ、各ブロックまたはマクロブロックはそれ自体の信号ＲＳＴを受信することがわかった。これにより、垂直接続３８に対する制約を解消して本発明を実施し、画素サイズを一層縮小することが可能になる。実際に、画素１８ごとに作動信号の生成素子２８を備えると、１画素あたり少なくとも５μｍの面積が必要になるが、８×８の画素群に対して８個の素子２８を備えるように設定すると、この面積は１画素あたり１．５−２μｍまで小さくすることができる。
【００９２】
この場合、推定ブロック３４で各ブロックの画素の積分時間パラメータをすべて推定したのち、ブロックごとに単一のパラメータを設定する。これは、積分時間の最小値に相当するこのブロックのパラメータＥＸＰの最大値であることが有利である。この設定によりブロックの画素が一切飽和しないため、最適なパフォーマンスを与えるのはこの設定である。しかし、ブロックごとに作動信号を適用することの欠点は、ブロックが大きすぎる場合はブロック効果が明瞭になることである。そのため、この作用が見えないようにブロックまたはマクロブロックのサイズを十分に小さく設定する必要がある。
【００９３】
以下の特許請求の範囲では、使用した用語が請求項を本明細書で明らかにした実施形態に限定するものと解釈してはならず、本文の記載およびそこから予見される内容は、ここに開示した教示の実装に一般知識を応用することによって当業者が到達しうる範囲内であることから、請求項が範囲に含めると想定するあらゆる同等のものも含まれると解釈すべきである。
【産業上の利用可能性】
【００９４】
本発明によるイメージセンサデバイスに特に適した応用分野は、例えば自動車業界およびビデオカメラによる監視であるが、イメージセンサの高ダイナミックレンジ特性を利用できるその他のあらゆる分野も該当する。
【特許請求の範囲】
【請求項１】
高ダイナミックレンジイメージセンサ（１０）であって、光に露出するようにした第１の基板（１２）上に、
− 複数の画素（１８）であって、各画素が光検出器（４０）を有する画素と、
− 前記複数の光検出器（４０）に接続する複数の読み出し回路（４２）であって、各読み出し回路（４２）が、この読み出し回路に接続する少なくとも１つの光検出器の充放電装置（４６；５４；５６）を有し、各充放電装置は、充放電の作動信号（ＲＳＴ；ＴＧ）によって制御して前記読み取り回路に接続する各画素の前記光検出器の積分時間を課す回路と
を有するイメージセンサにおいて、
前記イメージセンサはさらに、前記第１の基板（１２）とは異なる第２の基板（１４）を有し、該第２の基盤上には前記充放電装置（４６；５４；５６）の制御電子回路（３０、３２、３４）を配置し、該回路は、前記第１の基板（１２）と前記第２の基板（１４）との間の電気接続（１６）を介して前記充放電装置に転送するための充放電の複数の作動信号（ＲＳＴ；ＴＧ）を生成するように設計し、各画素または画素群は作動信号に接続して固有かつ適切な積分時間を前記画素または画素群に課すことを特徴とするイメージセンサ。
【請求項２】
前記第１（１２）および前記第２の基板（１４）を積み重ね、前記電気接続（１６）は、前記第１および／または前記第２の基板にわたって設ける経路と、前記第１の基板の電気接触点を前記第２の基板の電気接触点に電気的に接続する導電ボールと、分子付着によって前記第２の基板に接着した前記第１の基板の電気接触点と、前記第１および前記第２の基板のそれぞれの電気接触点の間にある容量性カップリングとで構成する集合素子の少なくとも１つを有する、請求項１に記載のイメージセンサ（１０）。
【請求項３】
前記制御電子回路（３０、３２、３４）は、
− 各素子が画素または画素群に接続する作動信号（ＲＳＴ）の複数の生成素子（２８）と、
− 積分時間のパラメータ（ＥＸＰ）を計算して前記作動信号の生成素子（２８）それぞれに対して転送するように設計する、複数の画素（１８）に適用するための積分時間推定ブロック（３４）と
を有する、請求項１または２に記載のイメージセンサ（１０）。
【請求項４】
基準の積分時間ベース（ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ）を供給するように設計する基準ブロック（３２）を有し、前記作動信号（ＲＳＴ）の生成素子（２８）はそれぞれ、前記基準ブロック（３２）が供給する前記積分時間ベース（ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ）および前記推定ブロック（３４）が供給する前記積分時間のパラメータ（ＥＸＰ）をもとに作動信号（ＲＳＴ）の生成回路（６２、６４）を有する、請求項３に記載のイメージセンサ（１０）。
【請求項５】
前記作動信号の生成素子（２８）それぞれが受信した符号ＥＸＰの前記積分時間のパラメータ（ＥＸＰ）はそれぞれ、前記素子（２８）が生成する前記作動信号（ＲＳＴ）によって割り当てられる積分時間Ｔｉｎｔを、以下の式
【数１】
に従って決定し、式中ＥＸＰ∈｛０，．．．，Ｎ｝であり、Ｔｌｉｇｎｅは最短積分時間、Ｎは積分時間のパラメータが取る最大整数値である、請求項３または４に記載のイメージセンサ（１０）。
【請求項６】
前記積分時間の前記推定ブロック（３４）を、前記積分時間のパラメータ（ＥＸＰ）それぞれの現在値および各読み出し回路（４２）が測定した各画素（１８）の輝度の現在値をもとに、前記積分時間のパラメータ（ＥＸＰ）それぞれの新たな値を計算するように設計する、請求項３から５のいずれか一項に記載のイメージセンサ（１０）。
【請求項７】
前記制御電子回路（３０、３２、３４）は画素（１８）ごとに作動信号の生成素子（２８）を有する、請求項３から６のいずれか一項に記載のイメージセンサ（１０）。
【請求項８】
前記画素（１８）は、画素群、とりわけ画素のブロックまたはマクロブロックに分布し、前記制御電子回路（３０、３２、３４）は画素群ごとに作動信号（２８）の生成素子を有する、請求項３から６のいずれか一項に記載のイメージセンサ（１０）。
【請求項９】
前記画素（１８）は前記第１の基板（１２）に行列（２０）状に配置し、前記制御電子回路（３０、３２、３４）は前記第２の基板（１４）に行列（３０）状に配置した複数の作動信号の生成素子（２８）を有し、前記作動信号の生成素子（２８）はそれぞれ、前記第１の基板と前記第２の基板との間の電気接続（３８）を介して画素（１８）または画素群に接続する、請求項３から８のいずれか一項に記載のイメージセンサ（１０）。
【請求項１０】
請求項１から９のいずれか一項に記載のイメージセンサであって、
− 各読み出し回路（４２）は、リセットトランジスタ（４６）、フォロワトランジスタ（４８）および行選択トランジスタ（４４）の３つのトランジスタを有し、
− 前記充放電装置（４６；５４；５６）は前記リセットトランジスタ（４６）を有するイメージセンサ（１０）。
【請求項１１】
請求項１から９のいずれか一項に記載のイメージセンサであって、
− 各読み出し回路（４２）は、リセットトランジスタ（４６）、転送トランジスタ（５６）、フォロワトランジスタ（４８）および行選択トランジスタ（４４）の４つのトランジスタを有し、
− 前記充放電装置（４６；５４；５６）は前記転送トランジスタ（５６）を有するイメージセンサ（１０）。
【請求項１】
高ダイナミックレンジイメージセンサ（１０）であって、光に露出するようにした第１の基板（１２）上に、
− 複数の画素（１８）であって、各画素が光検出器（４０）を有する画素と、
− 前記複数の光検出器（４０）に接続する複数の読み出し回路（４２）であって、各読み出し回路（４２）が、この読み出し回路に接続する少なくとも１つの光検出器の充放電装置（４６；５４；５６）を有し、各充放電装置は、充放電の作動信号（ＲＳＴ；ＴＧ）によって制御して前記読み取り回路に接続する各画素の前記光検出器の積分時間を課す回路と
を有するイメージセンサにおいて、
前記イメージセンサはさらに、前記第１の基板（１２）とは異なる第２の基板（１４）を有し、該第２の基盤上には前記充放電装置（４６；５４；５６）の制御電子回路（３０、３２、３４）を配置し、該回路は、前記第１の基板（１２）と前記第２の基板（１４）との間の電気接続（１６）を介して前記充放電装置に転送するための充放電の複数の作動信号（ＲＳＴ；ＴＧ）を生成するように設計し、各画素または画素群は作動信号に接続して固有かつ適切な積分時間を前記画素または画素群に課すことを特徴とするイメージセンサ。
【請求項２】
前記第１（１２）および前記第２の基板（１４）を積み重ね、前記電気接続（１６）は、前記第１および／または前記第２の基板にわたって設ける経路と、前記第１の基板の電気接触点を前記第２の基板の電気接触点に電気的に接続する導電ボールと、分子付着によって前記第２の基板に接着した前記第１の基板の電気接触点と、前記第１および前記第２の基板のそれぞれの電気接触点の間にある容量性カップリングとで構成する集合素子の少なくとも１つを有する、請求項１に記載のイメージセンサ（１０）。
【請求項３】
前記制御電子回路（３０、３２、３４）は、
− 各素子が画素または画素群に接続する作動信号（ＲＳＴ）の複数の生成素子（２８）と、
− 積分時間のパラメータ（ＥＸＰ）を計算して前記作動信号の生成素子（２８）それぞれに対して転送するように設計する、複数の画素（１８）に適用するための積分時間推定ブロック（３４）と
を有する、請求項１または２に記載のイメージセンサ（１０）。
【請求項４】
基準の積分時間ベース（ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ）を供給するように設計する基準ブロック（３２）を有し、前記作動信号（ＲＳＴ）の生成素子（２８）はそれぞれ、前記基準ブロック（３２）が供給する前記積分時間ベース（ＥＸＰ＿Ｒｅｆ、ＲＳＴ＿Ｒｅｆ）および前記推定ブロック（３４）が供給する前記積分時間のパラメータ（ＥＸＰ）をもとに作動信号（ＲＳＴ）の生成回路（６２、６４）を有する、請求項３に記載のイメージセンサ（１０）。
【請求項５】
前記作動信号の生成素子（２８）それぞれが受信した符号ＥＸＰの前記積分時間のパラメータ（ＥＸＰ）はそれぞれ、前記素子（２８）が生成する前記作動信号（ＲＳＴ）によって割り当てられる積分時間Ｔｉｎｔを、以下の式
【数１】
に従って決定し、式中ＥＸＰ∈｛０，．．．，Ｎ｝であり、Ｔｌｉｇｎｅは最短積分時間、Ｎは積分時間のパラメータが取る最大整数値である、請求項３または４に記載のイメージセンサ（１０）。
【請求項６】
前記積分時間の前記推定ブロック（３４）を、前記積分時間のパラメータ（ＥＸＰ）それぞれの現在値および各読み出し回路（４２）が測定した各画素（１８）の輝度の現在値をもとに、前記積分時間のパラメータ（ＥＸＰ）それぞれの新たな値を計算するように設計する、請求項３から５のいずれか一項に記載のイメージセンサ（１０）。
【請求項７】
前記制御電子回路（３０、３２、３４）は画素（１８）ごとに作動信号の生成素子（２８）を有する、請求項３から６のいずれか一項に記載のイメージセンサ（１０）。
【請求項８】
前記画素（１８）は、画素群、とりわけ画素のブロックまたはマクロブロックに分布し、前記制御電子回路（３０、３２、３４）は画素群ごとに作動信号（２８）の生成素子を有する、請求項３から６のいずれか一項に記載のイメージセンサ（１０）。
【請求項９】
前記画素（１８）は前記第１の基板（１２）に行列（２０）状に配置し、前記制御電子回路（３０、３２、３４）は前記第２の基板（１４）に行列（３０）状に配置した複数の作動信号の生成素子（２８）を有し、前記作動信号の生成素子（２８）はそれぞれ、前記第１の基板と前記第２の基板との間の電気接続（３８）を介して画素（１８）または画素群に接続する、請求項３から８のいずれか一項に記載のイメージセンサ（１０）。
【請求項１０】
請求項１から９のいずれか一項に記載のイメージセンサであって、
− 各読み出し回路（４２）は、リセットトランジスタ（４６）、フォロワトランジスタ（４８）および行選択トランジスタ（４４）の３つのトランジスタを有し、
− 前記充放電装置（４６；５４；５６）は前記リセットトランジスタ（４６）を有するイメージセンサ（１０）。
【請求項１１】
請求項１から９のいずれか一項に記載のイメージセンサであって、
− 各読み出し回路（４２）は、リセットトランジスタ（４６）、転送トランジスタ（５６）、フォロワトランジスタ（４８）および行選択トランジスタ（４４）の４つのトランジスタを有し、
− 前記充放電装置（４６；５４；５６）は前記転送トランジスタ（５６）を有するイメージセンサ（１０）。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１５１８４７（Ｐ２０１２−１５１８４７Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−７５６４（Ｐ２０１２−７５６４）
【出願日】平成２４年１月１７日（２０１２．１．１７）
【出願人】（５１０１９１２０７）
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１２−７５６４（Ｐ２０１２−７５６４）
【出願日】平成２４年１月１７日（２０１２．１．１７）
【出願人】（５１０１９１２０７）
【Ｆターム（参考）】
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