高線形性相補型増幅器
【課題】サブミクロンCMOSプロセスで製造されることができかつ良好な線形性および信頼性を有する相補型増幅器を提供する。
【解決手段】PMOSトランジスタ422とそれにスタック結合されたNMOSトランジスタ412で構成した相補型増幅器400で、NMOSトランジスタ412およびPMOSトランジスタ422は、別々のバイアス電圧を有し、それらのバイアス電圧は、各トランジスタの相互コンダクタンスの低高および高低遷移をオーバーラップさせるように選択され、各トランジスタの幅および長さ寸法は、中反転領域におけるNMOSトランジスタ412の入力容量の変化および相互コンダクタンスの変化を中反転領域におけるPMOSトランジスタ422の入力容量の変化および相互コンダクタンスの変化と整合させるように選択される。それによりほぼ一定の総入力容量およびほぼ一定の総相互コンダクタンスを有しうる。
【解決手段】PMOSトランジスタ422とそれにスタック結合されたNMOSトランジスタ412で構成した相補型増幅器400で、NMOSトランジスタ412およびPMOSトランジスタ422は、別々のバイアス電圧を有し、それらのバイアス電圧は、各トランジスタの相互コンダクタンスの低高および高低遷移をオーバーラップさせるように選択され、各トランジスタの幅および長さ寸法は、中反転領域におけるNMOSトランジスタ412の入力容量の変化および相互コンダクタンスの変化を中反転領域におけるPMOSトランジスタ422の入力容量の変化および相互コンダクタンスの変化と整合させるように選択される。それによりほぼ一定の総入力容量およびほぼ一定の総相互コンダクタンスを有しうる。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、一般的にはエレクトロニクスに関し、さらに具体的には増幅器に関する。
【背景技術】
【0002】
増幅器は、信号増幅を提供するために種々の電子デバイスで一般に使用される。異なる用途に対しては、異なるタイプの増幅器が利用可能である。例えば、セルラー電話のような無線デバイスは、双方向通信のために送信器と受信器を含みうる。送信器は、電力増幅器(PA)を利用することができ、受信器は低雑音増幅器(LNA)を利用でき、そして送信器および受信器は可変利得増幅器(VGAs)を利用できる。
【0003】
コストを低減しかつ集積度を向上させるために、無線デバイスや他の適用における高周波(RF)回路に対しては、サブミクロン相補型金属酸化膜半導体(CMOS)製造プロセスが一般に用いられる。不都合なことには、サブミクロンCMOSプロセスでは、トランジスタはより非線形性になる。さらに、CMOS製造技術のたゆまぬ改善によるトリンジスタの縮小する物理的寸法が、ディープサブミクロンCMOSプロセスで製造される増幅器に対して厳しい信頼性要件を課す。したがって、良好な直線性および信頼性を有する増幅器に対する技術的な必要性がある。
【発明の概要】
【0004】
サブミクロンCMOSプロセスで製造されることができかつ良好な線形性および信頼性を有する相補型増幅器がここで記述される。相補型増幅器は、近代的な無線通信システムのような厳しい直線性要件を伴う用途での使用に適している。
【0005】
1つの設計では、相補型増幅器は、スタック構成でPチャネル金属酸化膜半導体(PMOS)トランジスタと結合されたNチャネル金属酸化膜半導体(NMOS)トランジスタを含む。NMOSトランジスタは、入力信号を受信しかつ増幅する。PMOSトランジスタも、入力信号を受信しかつ増幅する。NMOSおよびPMOSトランジスタは、線形相補型増幅器(linear complementary amplifier)として動作しかつ出力信号を提供する。
【0006】
NMOSおよびPMOSトランジスタは、別々のバイアス電圧を有することができる。NMOSトランジスタのゲートは、第1のバイアス電圧でバイアスされうる、そしてPMOSトランジスタのゲートは、第2のバイアス電圧でバイアス(例えば、自己バイアス)されうる。NMOSおよびPMOSトランジスタは、NMOSトランジスタの相互コンダクタンスの低高遷移(low-to-high transition)がPMOSトランジスタの相互コンダクタンスの高低遷移(high-to-low transition)とオーバーラップ(overlaps)するようにバイアスされうる。
【0007】
NMOSおよびPMOSトランジスタの面積は、中反転領域(moderate inversion region)におけるNMOSトランジスタの入力容量の変化を中反転領域におけるPMOSトランジスタの入力容量の変化に整合(match)させるように選択されうる。NMOSおよびPMOSトランジスタのサイズ(幅対長さ比)は、中反転領域(moderate inversion region)におけるNMOSトランジスタの入力容量の変化を中反転領域におけるPMOSトランジスタの入力容量の変化に整合させるように選択されうる。したがって、この相補型増幅は、入力信号に対する電圧の範囲にわたって、ほぼ一定の総入力容量ならびにNMOSおよびPMOSトランジスタのほぼ一定の総相互コンダクタンスを有することができる。一定の総入力容量および一定の総相互コンダクタンスは、相補型増幅器の線形性(linearity)を改善しうる。
【0008】
本開示の種々の態様および特徴が下記にさらに詳細に記述される。
【図面の簡単な説明】
【0009】
【図1】図1は、無線デバイスのブロック図を示す。
【図2】図2は、受動負荷を有する増幅器の概略図を示す。
【図3】図3は、MOSトランジスタの1つのモデルの概略図を示す。
【図4A】図4Aは、相補型増幅器の概略図を示す。
【図4B】図4Bは、相補型増幅器の概略図を示す。
【図5A】図5Aは、NMOSトランジスタの入力容量のプロットを示す。
【図5B】図5Bは、PMOSトランジスタの入力容量のプロットを示す。
【図5C】図5Cは、NMOSおよびPMOSトランジスタの総入力容量のプロットを示す。
【図6A】図6Aは、NMOSトランジスタの相互コンダクタンスのプロットを示す。
【図6B】図6Bは、PMOSトランジスタの相互コンダクタンスのプロットを示す。
【図6C】図6Cは、NMOSおよびPMOSトランジスタの総相互コンダクタンスのプロットを示す。
【図7】図7は、差動相補型増幅器の概略図を示す。
【図8】図8は、信号を増幅するためのプロセスを示す。
【詳細な説明】
【0010】
ここに記述される相補型増幅器は、セルラー電話、携帯情報端末(PDAs)、ハンドヘルド・デバイス、無線モデム、ラップトップ・コンピュータ、コードレス電話、ブルートゥース(登録商標)デバイス、コンシューマー・エレクトロニクス・デバイス、等に対して使用されうる。明瞭のために、セルラー電話またはある種の他のデバイスでありうる無線デバイスにおける相補型増幅器の使用について下記に記述される。
【0011】
図1は、無線デバイス100の1つのデザインのブロック図を示す。このデザインでは、無線デバイス100は、データ・プロセッサ110、トランシーバ120、コントローラ/プロセッサ180、およびメモリ182を含む。トランシーバ120は、双方向無線通信をサポートする送信器130および受信器150を含む。一般に、無線デバイス100は、任意の数の通信システムおよび周波数帯域に対して任意の数の送信器および任意の数の受信器を含むことができる。
【0012】
送信通路において、データ・プロセッサ110は、送信されるデータを処理し、送信器130にアナログ出力信号を提供する。送信器130内で、そのアナログ出力信号は、増幅器(Amp)132によって増幅され、アナログ・デジタル変換によって生じたイメージ(images)を除去するためにローパスフィルタ134によってフィルタされ、VGA136によって増幅され、そしてミキサ138によってベースバンドからRF(高周波)にアップコンバートされる。アップコンバートされた信号は、周波数アップコンバージョンによって生じたイメージを除去するためにバンドパスフィルタ140によってフィルタされ、電力増幅器(PA)142によってさらに増幅され、デュプレクサ144を通じてルーティング(routed)され、そしてアンテナ146によって送信される。
【0013】
受信通路において、アンテナ146は基地局からダウンリンク信号を受信し、そして受信信号を提供し、その受信信号はデュプレクサ144を通じてルーティングされて受信器150に提供される。受信器内150において、受信信号はLNA152によって増幅され、バンドパスフィルタ154によってフィルタされ、そしてミキサ156によってRFからベースバンドにダウンコンバートされる。ダウンコンバートされた信号は、VGAによって増幅され、ローパスフィルタ160によってフィルタされ、そして増幅器162によって増幅されて、アナログ入力信号を得られ、そのアナログ入力信号がデータ・プロセッサ110に提供される。
【0014】
図1は、送信器130および受信器150が、直接変換アーキテクチャ(direct-conversion architecture)をインプルメントしており、そのアーキテクチャは1つの段においてRFとベースバンドとの間で信号を周波数変換することを示している。送信器130および/または受信器15はまた、スーパーヘテロダイン・アーキテクチャをインプリメントしてもよく、そのアーキテクチャは、複数の段で、RFとベースバンドとの間で信号を周波数変換する。LO発生器170は、周波数ダウンコンバージョンのための受信LO信号を生成し、そしてその受信LO信号をミキサ156138に提供する。LO発生器170はまた、周波数ダウンコンバージョンのための受信LO信号を発生し、そしてその受信LO信号をミキサ156に提供する。
【0015】
図1は、例示のトランシーバ・デザインを示している。一般に、送信器130および受信器150において信号を調整(conditioning)することは、増幅器、フィルタ、ミキサ、等の1つまたは複数の段によって行なわれうる。これらの回路ブロックは、図1に示された構成とは異なって構成されてもよい。さらに、図1に示されていない他の回路ブロックが、送信器および受信器において信号を調整するために使用されてもよい。図1に示されたいくつかの回路ブロックは省略されてもよい。トランシーバ120の全部または一部分は、1つまたは複数ノアナログ集積回路(ICs)、RF集積回路(RFICs)、混合信号集積回路、等でインプリメントされてもよい。
【0016】
コントローラ/プロセッサ180は、無線デバイス100の動作を制御しうる。メモリ182は、無線デバイス100のためのプログラム・コードおよびデータを格納できる。データ・プロセッサ110、コントローラ/プロセッサ180.および/またはメモリ182は、1つまたは複数の特定用途向け集積回路(ASCIs)および/または他の集積回路上でインプリメントされてもよい。
【0017】
図1に示されているように、送信器および受信器は、種々の増幅器を含むことができる。各増幅器は、種々のデイザインでインプリメントされうる。各増幅器は、線形性および/または他のパラメータに関係したある要件を有しうる。
【0018】
図2は、受動負荷を有する増幅器200の概略図を示している。増幅器200は、図1においけるLNA152、PA142、および/または他の増幅器に対して使用されうる。増幅器200内において、NMOSトランジスタ212は、それのソースをインダクタ218の一端に結合され、そしてそれのドレインをインダクタ220の一端に結合されている。インダクタ218の他端は回路接地に結合される。インダクタ220の他端は電源VDDに結合される。コンデンサ214は、一端をNMOSトランジスタ212のゲートに結合され、他端が入力信号Vinを受信する。抵抗216は、一端をNMOSトランジスタ212のゲートに結合され、他端がバイアス電圧Vbiasを受信する。コンデンサ222は、一端をNMOSトランジスタ212のドレインに結合され、他端が出力信号Voutを提供する。
【0019】
NMOSトランジスタ212は、入力信号Vinに対して信号増幅を提供するNMOSトランジスタ212のバイアス電圧Vbiasおよびサイズは、増幅器200に対する所望の利得および線形性を実現するように選択されうる。コンデンサ214はAC結合を提供する。インダクタ218は、NMOSトランジスタ212に対してソース縮退を提供し、それが増幅器200の線形性を改善できる。インダクタ218はまた、NMOSトランジスタ212のゲートを見たインピーダンス整合を提供する。インダクタ218は、LNAに対して増幅器200が使用される場合には含まれうるが、他のタイプの増幅器に対しては省略されうる。インダクタ220およびコンデンサ222は、増幅器200に対する出力インピーダンス整合回路を形成しうる。インダクタ220および/またはコンデンサ222の値は、対象周波数範囲にわたって所望のインピーダンスを実現するように選択されうる。
【0020】
NMOSトランジスタまたはPMOSトランジスタでありうるMOSトランジスタは、いくつかの非線形性源を有する。増幅器において良好な線形性を実現するためには、MOSトランジスタにおけるこれらの非線形性源が対処しなければならない。
【0021】
図3は、MOSトランジスタのモデル300の概略図を示す。Lgの値を有するインダクタおよびRgの値を有する抵抗が、MOSトランジスタのゲートとノードAとの間に直列に結合されている。Lsの値を有するインダクタおよびRsの値を有する抵抗が、MOSトランジスタのソースとノードBとの間に直列に結合されている。Ldの値を有するインダクタおよびRdの値を有する抵抗が、MOSトランジスタのドレインとノードCとの間に直列に結合されている。Cgsの値を有するゲート・ソース間コンデンサが、ノードAおよびBの間に結合されている。gmの利得を有する被制御電流源、Rdsの値を有するドレイン・ソース間抵抗、およびCdsの値を有するドレイン・ソース間コンデンサが、ノードBおよびCの間に並列に結合されている。Cgdの値を有するゲート・ドレイン間コンデンサが、ノードAおよびCの間に結合されている。Cgb、CsbおよびCdbの値を有するコンデンサが、それぞれノードA、BおよびCと基板との間に結合されている。MOSトランジスタがオンされると、Cgs容量は、CgdおよびCgb容量よりもはるかに大きくなる。したがって、MOSトランジスタのゲートを見た入力容量Cggは、Cgs容量によって支配される。入力インピーダンスZinは、MOSトランジスタのゲートを見たインピーダンスである。
【0022】
図3に示されているように、MOSトランジスタには多くの寄生のコンデンサ、インダクタ、および抵抗が存在しうる。しかし、主な非線形性源は、両方ともゲート・ソース間電圧Vgsで変化するCgs容量および相互コンダクタンスgmである。Cgsは、それの値がVgsに、したがって、Vinに依存する点で、非線形である。Cgsを線形またはVinと独立であるようにすることが望ましい。同様に、gmは、それの値がVgsに、したがって、Vinに依存する点で、非線形である。gmも線形またはVinと独立であるようにすることが望ましい。MOSトランジスタのCgsおよびgmを両方とも線形化することによって、増幅器に対して改良された線形性が実現されうる。
【0023】
図4Aは、良好な線形性を有する相補型増幅器の概略図を示している。増幅器400は、図1における能動ミキサ、および/または他の増幅器および能動回路の相互コンダクタンス段としてインプリメントされる場合には、LNA152、PA142、ミキサ156に対して使用されうる。増幅器400内では、NMOSトランジスタ312、コンデンサ414、抵抗416、およびインダクタ418は、図2におけるNMOSトランジスタ212、コンデンサ214.抵抗216、およびインダクタと同じ態様で結合される。PMOSトランジスタ422は、それのソースを電源VDDに結合され、かつそれのドレインをNMOSトランジスタ412のドレインに結合されている。コンデンサ424は、一端をPMOSトランジスタ422のゲートに結合され、他端が入力信号Vinを受信する。抵抗426は、PMOSトランジスタ422のゲートとドレインの間に結合されている。コンデンサ430は、一端をNMOSおよびPMOSトランジスタのドレインに結合され、他端が出力信号Voutを提供する。
【0024】
NMOSトランジスタ412およびPMOSトランジスタ422は、入力信号Vinに対しする信号増幅を提供する。NMOSトランジスタ412は、gm1の相互コンダクタンスおよびCgs1のゲート・ソース間容量を有する。PMOSトランジスタ422は、gm2の相互コンダクタンスおよびCgs2のゲート・ソース間容量を有する。NMOSトランジスタ412のゲートは、抵抗416を介してVbias1のバイアス電圧でバイアスされる。良好なgm1および低電力消費の両方を達成するために、Vbias1は、低または中相互コンダクタンス領域でNMOSトランジスタ412をバイアスさせるように選択されうる。PMOSトランジスタ422のゲートは、抵抗426を介してVbias2のバイアス電圧で自己バイアスされる。Vbias2は、PMOSトアンジスタ422のドレイン電圧Vdに等しい。トランジスタ412および422に対する適切なバイアス電流、NMOSトランジスタ412に対する適切なデバイス・サイズ、およびPMOSトランジスタ422に対する適切なデバイス・サイズを選択することによって、Vdは所望の値に設定されうる。
【0025】
増幅器300では、NMOSトランジスタ412およびPMOSトランジスタ422は、それぞれバイアス電圧Vbias1およびVbias2で別々にバイアスされうる。これは、NMOSおよびPMOSトランジスタのゲートを互いに結合され、したがって、同じバイアス電圧を共用する従来のCMOSインバータとは異なる。NMOSトランジスタ412のバイアス電圧Vbias1と幅および長さ寸法およびPMOSトランジスタ422のバイアス電圧Vbias2と幅および長さ寸法は、下記のように、増幅器400に対して所望の利得および線形性を達成するように選択されうる。コンデンサ414および424は、入力信号Vinに対してAC結合を与える。インダクタ418は、NMOSトランジスタ412に対してソース縮退(source degeneration)を提供し、そしてまた入力インピーダンス整合を提供できる。コンデンサ430は、出力信号Voutに対してAC結合を提供する。
【0026】
図4Bは、良好な線形性を有する相補型増幅器の概略図を示している。増幅器402は、図4Aにおける増幅器400の回路素子のすべてを含む。しかし、抵抗426は、一端をPMOSトランジスタ422のゲートに結合され、他端がVbias2のバイアス電圧を受け取る。図4Bに示されたデザインは、NMOSトランジスタ412およびPMOSトランジスタ422がそれぞれ外部バイアス電圧Vbias1およびVbias2で独立にバイアスされるようにすることができる。
【0027】
図4Aおよび4Bに示されたデザインでは、NMOSトランジスタ412およびPMOSトランジスタ422は、相補性であり、同じ入力信号Vinを受信する。したがって、一方のMOSトランジスタが入力信号Vinによってよりハードにオンされる(turned on harder)と、他のMOSトランジスタは同じ入力信号Vinによって、それよりハードでなくオンされる(turned on less hard)。NMOSトランジスタ412のCgs1およびgm1は、PMOSトランジスタのCgs2およびgm2と相補性の態様で変化する。信号入力Vinによって観察される総入力容量Cinは、NMOSトランジスタ412の入力容量Cgg1とPMOSトランジスタ422の入力容量Cgg2とをプラスしたものに等しい、ただし、Cgg1およびCgg2は、それぞれほとんどCgs1およびCgs2による。NMOSトランジスタ412とPMOSトランジスタ422は相補性であるから、NMOSトランジスタ412のCgg1とPMOSトランジスタ422のCgg2を組み合わせることにより、より線形の総入力容量Cinを得ることができる。増幅器400または402の総相互コンダクタンスgtotalは、NMOSトランジスタ412のgm1とPMOSトランジスタ422のgm2によって決定される。NMOSトランジスタ412のgm1とPMOSトランジスタ422のgm2を合成することによって、より線形性の総相互コンダクタンスgtotalが得られうる。このようにして、増幅器400および402は、総入力容量Cinと総相互コンダクタンスgtotalの両方の線形化を達成できる。
【0028】
MOSトランジスタは、3つの動作領域を有しうる。弱反転(サブスレッショルド)領域は、小さいVgs電圧の範囲をカバーしうる。中反転領域は、MOSトランジスタのスレッショルド電圧Vth近傍のVgs電圧の範囲をカバーしうる。強反転領域は、大きいVgs電圧の範囲をカバーしうる。
【0029】
図5Aは、特定のバイアス電圧Vbias1に対するNMOSトランジスタのCgs1対Vgsのプロット510を示している。プロット510によって示されているように、Cgs1は、低いVgs電圧では比較的低く、バイアス電圧の近傍Vgs≒Vbias1では急激に変化し、そしてバイアス電圧の後では緩やかに増加する。
【0030】
図5Bha,特定のバイアス電圧Vbias2に対するPMOSトランジスタ422のCgs2対|Vgs|のプロット520を示している。プロット520によって示されているように、Cgs2は、低い|Vgs|電圧では比較的高く、バイアス電圧近傍では急激に変化し、そしてバイアス電圧の後では緩やかに減少する。
【0031】
図5Cは、NMOSトランジスタ412およびPMOSトランジスタ422の両方の総入力容量Cin対Vinのプロット530を示している。Cinは、低いVin電圧においてはPMOSトランジスタ422のCgs2によって支配され、そして高いVin電圧においてはNMOSトランジスタ412のCgs1によって支配される。Cinは,NMOSトランジスタ412のCgs1とPMOSトランジスタ422のCgs2を合成することによって、ほぼ一定に維持される。NMOSトランジスタ412およびPMOSトランジスタ422のバイアス電圧および/または寸法は、CinがVinの全範囲にわたって出来るだけ一定であるように、選択されうる。
【0032】
図6Aは、NMOSトランジスタ412の特定のバイアス電圧Vbias1および特定の幅および長さ寸法に対するNMOSトランジスタ412のgm1対Vgsのプロット610を示している。プロット610によって示されているように、gm1は、低いVgs電圧では小さく、バイアス電圧の近傍Vgs≒Vbias1では急激に変化し、そしてバイアス電圧の後では最大値に近づく。
【0033】
図6Bは、PMOSトランジスタ422の特定のバイアス電圧Vbias2と特定の幅および長さ寸法に対するPMOSトランジスタ422のgm2対|Vgs|のプロット612を示している。プロット620によって示されているように、gm2は、低い|Vgs|電圧では最大値に近く、バイアス電圧の近傍では急激に変化し、そしてバイアス電圧の後ではゼロに近づく。
【0034】
プロット610および620に示されているように、gm1およびgm2は、弱反転(小さいVgs)から強反転(大きいVgs)への大きい遷移を有する。しかし、gm1およびgm2は、大きいゲート・オーバードライブ(gate overdrive)(または大きいVgs)ではあまり変化しない。各MOSトランジスタを大きいゲート・オーバードライブで動作させることによって、良好な線形性が得られうる。しかし、これは、高い電流損失を生ずることになるであろう。NMOSトランジスタ412およびPMOSトランジスタ422のゲート・バイアス電圧は、低い電流損失で総相互コンダクタンス対Vgsの比較的平坦な領域を得るために、それら2つのトランジスタのgm1およびgm2が合成されうるように適切な値に設定されうる。
【0035】
図6Cは、NMOSトランジスタ412とPMOSトランジスタ422の両方の総相互コンダクタンスgtotal対Vinのプロット630を示している。gtotalは、低いVin電圧ではPMOSトランジスタ422のgm2によって支配され、高いVin電圧ではNMOSトランジスタ412のgm1によって支配される。異なるバイアス領域、例えば、飽和およびサブスレッショルドで動作している2つのMOSトランジスタのgm1とgm2を合成することによって、比較的一定の総相互コンダクタンスgtotalが得られうる。gtotalは、NMOSトランジスタ412の非線形性gm1をPMOSトランジスタ422の非線形性gm2で補償することによって、ほぼ一定に維持されうる。NMOSトランジスタ412およびPMOSトランジスタ422のバイアス電圧および/寸法は、NMOSトランジスタ412におけるgm1の変化がPMOSトランジスタ422におけるgm2の変化に整合するように選択されうる。
【0036】
Vin電圧の範囲におけるCinとgtotalの両方の線形化は、NMOSトランジスタ412およびPMOSトランジスタ422の適切な幅および長さ寸法を下記のように選択することによって、同時に達成されうる。
【0037】
Cin線形化のために Wp・Lp=μ・Wn・Ln 式(1)
gtotal線形化のために Wp/Lp=M・Wn/Ln 式(2)
ただし、
WnおよびLnはそれぞれNMOSトランジスタ412の幅および長さであり、
WpおよびLpはそれぞれPMOSトランジスタ422の幅および長さであり、
μはPMOSトランジスタ面積とNMOSトランジスタ面積の比であり、
Mは、PMOSトランジスタのサイズとNMOSトランジスタのサイズの比である。MOSトランジスタの面積は、それの幅×それの長さに等しい。MOSトランジスタのサイズは、それの幅をそれの長さで割り算したものに等しい。
【0038】
式(1)は、NMOSトランジスタ412とPMOSトランジスタ422が同一のまたは同様の面積を有し、中反転におけるPMOSトランジスタ422の入力容量の変化が中反転におけるNMOSトランジスタ412の入力容量の変化にほぼ等しくなるように、すなわちΔCgs1≒ΔCgs2となるようにする。これは、入力信号Vinの電圧振幅(voltage swing)においてほぼ一定の入力容量Cinを生ずることになりうる。μは、1.0に等しくてもよく、その場合には、NMOSトランジスタ412とPMOSトランジスタ422は同一のサイズを有する。μは、1.0に近似した値に等しくてもよい。
【0039】
式(2)は、PMOSトランジスタ422のサイズWp/LpがNMOSトランジスタ412のサイズWn/LnのM倍となるように選択し、中反転におけるPMOSトランジスタ422のgm2の変化がNMOSトランジスタ412のgm1の変化にほぼ等しくなるように、すなわちΔgm1≒Δgm2となるようにする。一般に、所定のデバイス・サイズでは、PMOSトランジスタのgmは、NMOSトランジスタのgmより小さい。MOSトランジスタのgmは、デバイス・サイズが大きくなると増加する。したがって、PMOSトアンジスタ422のgm2の変化がNMOSトランジスタ412のgm1の変化とほぼ等しく、gtotalがほぼ一定に維持されるように、PMOSトランジスタ422のサイズは、NMOSトランジッスタ412のサイズのM倍となるように選択されることができる、ここで、M>1である。Mは、4またはある他の値に等しくてもよい。
【0040】
式(1)および(2)に示されるように、NMOSおよびPMOSトランジスタの幅および長さ寸法に対して、2つの式と4つの変数が存在する。したがって、Wn、Ln、WpおよびLpに対しては種々の値が使用されうる。1つの特定のデザインでは、μ=1、M=4、Wn=50μm、Ln=0.36μm、Wp=100μm、およびLp=0.18μmである。Wn、Ln、WpおよびLpに対して、他の値も使用されうる。
【0041】
バイアス電圧Vbias1は、例えば、図5Aおよび6Aに示されているように、NMOSトランジスタ412のCgs1およびgm1の急激な変化の領域を決定する。この領域は、バイアス電圧Vbias1を調節することによって左または右にシフトされうる。PMOSトランジスタ422のバイアス電圧Vbias2は、PMOSトランジスタのCgs2およびgm2の急激な変化の領域を、例えば、図5Bおよび6Bに示されているように決定する。この領域は、バイアス電圧Vbias2を調節することによって左または右にシフトされうる。バイアス電圧Vbias1およびVbias2は、NMOSトランジスタ412とPMOSトランジスタ422の総入力容量Cinおよび総相互コンダクタンスgtotalが入力信号Vinの電圧振幅(voltage swing)にわたって出来るだけ一定となるように選択されうる。PMOSトランジスタ422のgm2の傾斜がNMOSトランジスタ412のgm1の傾斜と逆である場合に、一定のgtotalが達成されうる。
【0042】
図7は、良好な線形性を有する差動相補型増幅器700の1つのデザインの概略図を示している。増幅器700はまた、図1におけるLNA152および/または他の増幅器に対して使用されうる。増幅器700内では、NMOSトランジスタ712aおよび712bは、それらのソースを回路接地およびそれらのドレインに結合されており、それぞれ相補性の出力信号VoutnおよびVoutpを提供する。抵抗716aおよび716bは、それぞれ一端をNMOSトランジスタ712aおよび712bに結合されており、他の端がバイアス電圧Vbias1を受け取る。PMOSトランジスタ722aおよび722bは、それらのソースを電源VDDに結合されかつそれらのドレインをそれぞれNMOS712aおよび712bのドレインに結合されている。抵抗726aは、PMOSトランジスタ722aのゲートとドレインの間に結合され、そして抵抗726bは、PMOSトランジスタ722bのゲートとドレインの間に結合されている。コンデンサ714aおよび714bは、1つの端をそれぞれトランジスタ712aおよび722aのゲートに結合されており、他の端が第1の入力信号Vinpを受信する。コンデンサ714bおよび724bは、1つの端をそれぞれトランジスタ712bおよび722bのゲートに結合されており、他の端が第2の入力信号Vinnを受信する。相補性のVinpおよびVinn信号によって差入力信号Vinが形成される、すなわち、Vin=Vinp−Vinnである。相補性のVoutpおよびVoutn信号によって差出力信号Voutが形成される、すなわち、Vout=Voutp−Voutnである。
【0043】
NMOSトランジスタ712aおよび712bとPMOSトランジスタ722aおよび722bは、入力信号Vinに対して信号増幅を提供する。NMOSトランジスタ712aおよび712bは、抵抗716aおよび716bを介してバイアス電圧Vbias1でバイアスされる。PMOSトランジスタ722aおよび722bのゲートは、抵抗726aおよび726bを介してバイアス電圧Vbias2で自己アイアスされる。NMOSトランジスタ712aおよび712bのバイアス電圧Vbias1および寸法とPMOSトランジスタ722aおよび722bのバイアス電圧および寸法は、それぞれ、図4Aおよび4Bにおける増幅器について上述したように、増幅器700に対する所望の利得および線形性を達成するように選択されうる。コンデンサ714a、714b、724aおよび724bは、相補性の入力信号VinpおよびVinpに対してAC結合を提供する。
【0044】
図8は、信号を増幅するためのプロセス800の1つのデザインを示している。NMOSトランジスタのゲートは、第1のバイアス電圧でバイアスされうる(ブロック812)。PMOSトランジスタのゲートは、第2のバイアス電圧でバイアスされうる(ブロック814)。入力信号は、NMOSトランジスタで増幅されうる(ブロック816)。入力信号はまた、NMOSトランジスタに結合されたPMOSトランジスタでも増幅されうる(ブロック818)。出力信号は、線形相補型増幅器として動作されうるNMOSおよびPMOSトランジスタのドレインにおいて提供されうる(ブロック820)。
【0045】
NMOSおよびPMOSトランジスタは、NMOSトランジスタの相互コンダクタンスの低高遷移をPMOSトランジスタの相互コンダクタンスの高低遷移とオイーバーラップさせるようにバイアスされうる。NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域におけるNMOSトランジスタの入力容量の変化を中反転領域におけるPMOSトランジスタの入力容量の変化と整合させるように選択されうる。NMOSおよびPMOSトランジスタのサイズは、中反転領域におけるNMOSトランジスタの相互コンダクタンスの変化を中反転領域におけるPMOSトランジスタの相互コンダクタンスの変化と整合させるように選択されうる。
【0046】
図4A、4Bおよび7は、良好な線形性を有するシングルエンデッドおよび差動相補型増幅器の例示のデザインを示している。相補型増幅器は、他のデザインでも、例えば、異なるタイプのトランジスタ、異なるバイアス方式、受動回路素子の異なる配列、等でもインプリメントされうる。図4A、4Bおよび7に示された相補型増幅器は、それぞれ、1つまたは複数の利得段、1つまたは複数のバッファ段、1つまたは複数のフィルタ段、等を有する多段増幅器の利得段として使用されうる。
【0047】
ここに記述された相補型増幅器は下記の利益のうちの1つ以上を提供しうる。
【0048】
・入力信号振幅にわたってほぼ一定のCinおよびgtotalを得る
ための総入力量量Cinおよび総相互コンダクタンスgtotalの
同時の線形化による増幅器の向上した線形性、
・NMOSおよびPMOSトランジスタの相互コンダクタンスを合成することに
よるより高い総相互コンダクタンスgtotal、
・良好なgtotalを達成するとともに電力消費を低減するためにより低い
DCバイアスレベルでNMOSおよびPMOSトランジスタをバイアスする
ことによるひり低い電力消費、
・スタックされたNMOSおよびPMOSトランジスタ(単一のNMOS
トランジスタに代えて)を使用することによるディープ・サブミクロン
CMOSプロセスにおける向上した信頼性
ここで記述された相補型増幅器は、IC、アナログIC、FRIC、混合信号IC、ASIC、印刷回路基板(PCB)、エレクトロニクス・デバイス、等でインプリメントされうる。その相補型増幅器はまた、CMOS、NMOS、PMOS、バイポーラ接合トランジスタ(BJT)、バイポーラCMOS(BiCMOS)、シリコン・ゲルマニウム(SiGe)、ガリウム砒素(GaAs)、等のような種々のICプロセス技術で作製されうる。
【0049】
ここに記述された相補型増幅器をインプリメントする装置は、スタンドアローン・デバイスであってもよく、あるいはより大きなデバイスの一部であってもよい。デバイスは、(i)スタンドアローンIC、(ii)データおよび/または命令を格納するためのメモリICを含みうる1つまたは複数のICのセット、(iii)RF受信器(RFR)またはRF送信器/受信器(RTR)のようなRFIC、(iv)移動局モデムのようなASIC、(v)他のデバイス内に埋め込み可能なモジュール、(vi)受信器、セルラー電話。無線デバイス、ハンドセット、またはモバイル・ユニット、(vii)等でありうる。
【0050】
この開示の前記の記述は、当業者が本開示を行なうまたは使用することを可能にするために提供された。本開示に対する種々の修正が当業者には容易に明らかとあるであろう、またここに定義された一般的な原理は本開示の範囲から逸脱することなしに他の変更に適用されうる。したがって、本開示はここに記述された例およびデザインに限定されるものではなく、ここに開示された原理および新規な特徴に一致した最も広い範囲を与えられるべきである。
【技術分野】
【0001】
本開示は、一般的にはエレクトロニクスに関し、さらに具体的には増幅器に関する。
【背景技術】
【0002】
増幅器は、信号増幅を提供するために種々の電子デバイスで一般に使用される。異なる用途に対しては、異なるタイプの増幅器が利用可能である。例えば、セルラー電話のような無線デバイスは、双方向通信のために送信器と受信器を含みうる。送信器は、電力増幅器(PA)を利用することができ、受信器は低雑音増幅器(LNA)を利用でき、そして送信器および受信器は可変利得増幅器(VGAs)を利用できる。
【0003】
コストを低減しかつ集積度を向上させるために、無線デバイスや他の適用における高周波(RF)回路に対しては、サブミクロン相補型金属酸化膜半導体(CMOS)製造プロセスが一般に用いられる。不都合なことには、サブミクロンCMOSプロセスでは、トランジスタはより非線形性になる。さらに、CMOS製造技術のたゆまぬ改善によるトリンジスタの縮小する物理的寸法が、ディープサブミクロンCMOSプロセスで製造される増幅器に対して厳しい信頼性要件を課す。したがって、良好な直線性および信頼性を有する増幅器に対する技術的な必要性がある。
【発明の概要】
【0004】
サブミクロンCMOSプロセスで製造されることができかつ良好な線形性および信頼性を有する相補型増幅器がここで記述される。相補型増幅器は、近代的な無線通信システムのような厳しい直線性要件を伴う用途での使用に適している。
【0005】
1つの設計では、相補型増幅器は、スタック構成でPチャネル金属酸化膜半導体(PMOS)トランジスタと結合されたNチャネル金属酸化膜半導体(NMOS)トランジスタを含む。NMOSトランジスタは、入力信号を受信しかつ増幅する。PMOSトランジスタも、入力信号を受信しかつ増幅する。NMOSおよびPMOSトランジスタは、線形相補型増幅器(linear complementary amplifier)として動作しかつ出力信号を提供する。
【0006】
NMOSおよびPMOSトランジスタは、別々のバイアス電圧を有することができる。NMOSトランジスタのゲートは、第1のバイアス電圧でバイアスされうる、そしてPMOSトランジスタのゲートは、第2のバイアス電圧でバイアス(例えば、自己バイアス)されうる。NMOSおよびPMOSトランジスタは、NMOSトランジスタの相互コンダクタンスの低高遷移(low-to-high transition)がPMOSトランジスタの相互コンダクタンスの高低遷移(high-to-low transition)とオーバーラップ(overlaps)するようにバイアスされうる。
【0007】
NMOSおよびPMOSトランジスタの面積は、中反転領域(moderate inversion region)におけるNMOSトランジスタの入力容量の変化を中反転領域におけるPMOSトランジスタの入力容量の変化に整合(match)させるように選択されうる。NMOSおよびPMOSトランジスタのサイズ(幅対長さ比)は、中反転領域(moderate inversion region)におけるNMOSトランジスタの入力容量の変化を中反転領域におけるPMOSトランジスタの入力容量の変化に整合させるように選択されうる。したがって、この相補型増幅は、入力信号に対する電圧の範囲にわたって、ほぼ一定の総入力容量ならびにNMOSおよびPMOSトランジスタのほぼ一定の総相互コンダクタンスを有することができる。一定の総入力容量および一定の総相互コンダクタンスは、相補型増幅器の線形性(linearity)を改善しうる。
【0008】
本開示の種々の態様および特徴が下記にさらに詳細に記述される。
【図面の簡単な説明】
【0009】
【図1】図1は、無線デバイスのブロック図を示す。
【図2】図2は、受動負荷を有する増幅器の概略図を示す。
【図3】図3は、MOSトランジスタの1つのモデルの概略図を示す。
【図4A】図4Aは、相補型増幅器の概略図を示す。
【図4B】図4Bは、相補型増幅器の概略図を示す。
【図5A】図5Aは、NMOSトランジスタの入力容量のプロットを示す。
【図5B】図5Bは、PMOSトランジスタの入力容量のプロットを示す。
【図5C】図5Cは、NMOSおよびPMOSトランジスタの総入力容量のプロットを示す。
【図6A】図6Aは、NMOSトランジスタの相互コンダクタンスのプロットを示す。
【図6B】図6Bは、PMOSトランジスタの相互コンダクタンスのプロットを示す。
【図6C】図6Cは、NMOSおよびPMOSトランジスタの総相互コンダクタンスのプロットを示す。
【図7】図7は、差動相補型増幅器の概略図を示す。
【図8】図8は、信号を増幅するためのプロセスを示す。
【詳細な説明】
【0010】
ここに記述される相補型増幅器は、セルラー電話、携帯情報端末(PDAs)、ハンドヘルド・デバイス、無線モデム、ラップトップ・コンピュータ、コードレス電話、ブルートゥース(登録商標)デバイス、コンシューマー・エレクトロニクス・デバイス、等に対して使用されうる。明瞭のために、セルラー電話またはある種の他のデバイスでありうる無線デバイスにおける相補型増幅器の使用について下記に記述される。
【0011】
図1は、無線デバイス100の1つのデザインのブロック図を示す。このデザインでは、無線デバイス100は、データ・プロセッサ110、トランシーバ120、コントローラ/プロセッサ180、およびメモリ182を含む。トランシーバ120は、双方向無線通信をサポートする送信器130および受信器150を含む。一般に、無線デバイス100は、任意の数の通信システムおよび周波数帯域に対して任意の数の送信器および任意の数の受信器を含むことができる。
【0012】
送信通路において、データ・プロセッサ110は、送信されるデータを処理し、送信器130にアナログ出力信号を提供する。送信器130内で、そのアナログ出力信号は、増幅器(Amp)132によって増幅され、アナログ・デジタル変換によって生じたイメージ(images)を除去するためにローパスフィルタ134によってフィルタされ、VGA136によって増幅され、そしてミキサ138によってベースバンドからRF(高周波)にアップコンバートされる。アップコンバートされた信号は、周波数アップコンバージョンによって生じたイメージを除去するためにバンドパスフィルタ140によってフィルタされ、電力増幅器(PA)142によってさらに増幅され、デュプレクサ144を通じてルーティング(routed)され、そしてアンテナ146によって送信される。
【0013】
受信通路において、アンテナ146は基地局からダウンリンク信号を受信し、そして受信信号を提供し、その受信信号はデュプレクサ144を通じてルーティングされて受信器150に提供される。受信器内150において、受信信号はLNA152によって増幅され、バンドパスフィルタ154によってフィルタされ、そしてミキサ156によってRFからベースバンドにダウンコンバートされる。ダウンコンバートされた信号は、VGAによって増幅され、ローパスフィルタ160によってフィルタされ、そして増幅器162によって増幅されて、アナログ入力信号を得られ、そのアナログ入力信号がデータ・プロセッサ110に提供される。
【0014】
図1は、送信器130および受信器150が、直接変換アーキテクチャ(direct-conversion architecture)をインプルメントしており、そのアーキテクチャは1つの段においてRFとベースバンドとの間で信号を周波数変換することを示している。送信器130および/または受信器15はまた、スーパーヘテロダイン・アーキテクチャをインプリメントしてもよく、そのアーキテクチャは、複数の段で、RFとベースバンドとの間で信号を周波数変換する。LO発生器170は、周波数ダウンコンバージョンのための受信LO信号を生成し、そしてその受信LO信号をミキサ156138に提供する。LO発生器170はまた、周波数ダウンコンバージョンのための受信LO信号を発生し、そしてその受信LO信号をミキサ156に提供する。
【0015】
図1は、例示のトランシーバ・デザインを示している。一般に、送信器130および受信器150において信号を調整(conditioning)することは、増幅器、フィルタ、ミキサ、等の1つまたは複数の段によって行なわれうる。これらの回路ブロックは、図1に示された構成とは異なって構成されてもよい。さらに、図1に示されていない他の回路ブロックが、送信器および受信器において信号を調整するために使用されてもよい。図1に示されたいくつかの回路ブロックは省略されてもよい。トランシーバ120の全部または一部分は、1つまたは複数ノアナログ集積回路(ICs)、RF集積回路(RFICs)、混合信号集積回路、等でインプリメントされてもよい。
【0016】
コントローラ/プロセッサ180は、無線デバイス100の動作を制御しうる。メモリ182は、無線デバイス100のためのプログラム・コードおよびデータを格納できる。データ・プロセッサ110、コントローラ/プロセッサ180.および/またはメモリ182は、1つまたは複数の特定用途向け集積回路(ASCIs)および/または他の集積回路上でインプリメントされてもよい。
【0017】
図1に示されているように、送信器および受信器は、種々の増幅器を含むことができる。各増幅器は、種々のデイザインでインプリメントされうる。各増幅器は、線形性および/または他のパラメータに関係したある要件を有しうる。
【0018】
図2は、受動負荷を有する増幅器200の概略図を示している。増幅器200は、図1においけるLNA152、PA142、および/または他の増幅器に対して使用されうる。増幅器200内において、NMOSトランジスタ212は、それのソースをインダクタ218の一端に結合され、そしてそれのドレインをインダクタ220の一端に結合されている。インダクタ218の他端は回路接地に結合される。インダクタ220の他端は電源VDDに結合される。コンデンサ214は、一端をNMOSトランジスタ212のゲートに結合され、他端が入力信号Vinを受信する。抵抗216は、一端をNMOSトランジスタ212のゲートに結合され、他端がバイアス電圧Vbiasを受信する。コンデンサ222は、一端をNMOSトランジスタ212のドレインに結合され、他端が出力信号Voutを提供する。
【0019】
NMOSトランジスタ212は、入力信号Vinに対して信号増幅を提供するNMOSトランジスタ212のバイアス電圧Vbiasおよびサイズは、増幅器200に対する所望の利得および線形性を実現するように選択されうる。コンデンサ214はAC結合を提供する。インダクタ218は、NMOSトランジスタ212に対してソース縮退を提供し、それが増幅器200の線形性を改善できる。インダクタ218はまた、NMOSトランジスタ212のゲートを見たインピーダンス整合を提供する。インダクタ218は、LNAに対して増幅器200が使用される場合には含まれうるが、他のタイプの増幅器に対しては省略されうる。インダクタ220およびコンデンサ222は、増幅器200に対する出力インピーダンス整合回路を形成しうる。インダクタ220および/またはコンデンサ222の値は、対象周波数範囲にわたって所望のインピーダンスを実現するように選択されうる。
【0020】
NMOSトランジスタまたはPMOSトランジスタでありうるMOSトランジスタは、いくつかの非線形性源を有する。増幅器において良好な線形性を実現するためには、MOSトランジスタにおけるこれらの非線形性源が対処しなければならない。
【0021】
図3は、MOSトランジスタのモデル300の概略図を示す。Lgの値を有するインダクタおよびRgの値を有する抵抗が、MOSトランジスタのゲートとノードAとの間に直列に結合されている。Lsの値を有するインダクタおよびRsの値を有する抵抗が、MOSトランジスタのソースとノードBとの間に直列に結合されている。Ldの値を有するインダクタおよびRdの値を有する抵抗が、MOSトランジスタのドレインとノードCとの間に直列に結合されている。Cgsの値を有するゲート・ソース間コンデンサが、ノードAおよびBの間に結合されている。gmの利得を有する被制御電流源、Rdsの値を有するドレイン・ソース間抵抗、およびCdsの値を有するドレイン・ソース間コンデンサが、ノードBおよびCの間に並列に結合されている。Cgdの値を有するゲート・ドレイン間コンデンサが、ノードAおよびCの間に結合されている。Cgb、CsbおよびCdbの値を有するコンデンサが、それぞれノードA、BおよびCと基板との間に結合されている。MOSトランジスタがオンされると、Cgs容量は、CgdおよびCgb容量よりもはるかに大きくなる。したがって、MOSトランジスタのゲートを見た入力容量Cggは、Cgs容量によって支配される。入力インピーダンスZinは、MOSトランジスタのゲートを見たインピーダンスである。
【0022】
図3に示されているように、MOSトランジスタには多くの寄生のコンデンサ、インダクタ、および抵抗が存在しうる。しかし、主な非線形性源は、両方ともゲート・ソース間電圧Vgsで変化するCgs容量および相互コンダクタンスgmである。Cgsは、それの値がVgsに、したがって、Vinに依存する点で、非線形である。Cgsを線形またはVinと独立であるようにすることが望ましい。同様に、gmは、それの値がVgsに、したがって、Vinに依存する点で、非線形である。gmも線形またはVinと独立であるようにすることが望ましい。MOSトランジスタのCgsおよびgmを両方とも線形化することによって、増幅器に対して改良された線形性が実現されうる。
【0023】
図4Aは、良好な線形性を有する相補型増幅器の概略図を示している。増幅器400は、図1における能動ミキサ、および/または他の増幅器および能動回路の相互コンダクタンス段としてインプリメントされる場合には、LNA152、PA142、ミキサ156に対して使用されうる。増幅器400内では、NMOSトランジスタ312、コンデンサ414、抵抗416、およびインダクタ418は、図2におけるNMOSトランジスタ212、コンデンサ214.抵抗216、およびインダクタと同じ態様で結合される。PMOSトランジスタ422は、それのソースを電源VDDに結合され、かつそれのドレインをNMOSトランジスタ412のドレインに結合されている。コンデンサ424は、一端をPMOSトランジスタ422のゲートに結合され、他端が入力信号Vinを受信する。抵抗426は、PMOSトランジスタ422のゲートとドレインの間に結合されている。コンデンサ430は、一端をNMOSおよびPMOSトランジスタのドレインに結合され、他端が出力信号Voutを提供する。
【0024】
NMOSトランジスタ412およびPMOSトランジスタ422は、入力信号Vinに対しする信号増幅を提供する。NMOSトランジスタ412は、gm1の相互コンダクタンスおよびCgs1のゲート・ソース間容量を有する。PMOSトランジスタ422は、gm2の相互コンダクタンスおよびCgs2のゲート・ソース間容量を有する。NMOSトランジスタ412のゲートは、抵抗416を介してVbias1のバイアス電圧でバイアスされる。良好なgm1および低電力消費の両方を達成するために、Vbias1は、低または中相互コンダクタンス領域でNMOSトランジスタ412をバイアスさせるように選択されうる。PMOSトランジスタ422のゲートは、抵抗426を介してVbias2のバイアス電圧で自己バイアスされる。Vbias2は、PMOSトアンジスタ422のドレイン電圧Vdに等しい。トランジスタ412および422に対する適切なバイアス電流、NMOSトランジスタ412に対する適切なデバイス・サイズ、およびPMOSトランジスタ422に対する適切なデバイス・サイズを選択することによって、Vdは所望の値に設定されうる。
【0025】
増幅器300では、NMOSトランジスタ412およびPMOSトランジスタ422は、それぞれバイアス電圧Vbias1およびVbias2で別々にバイアスされうる。これは、NMOSおよびPMOSトランジスタのゲートを互いに結合され、したがって、同じバイアス電圧を共用する従来のCMOSインバータとは異なる。NMOSトランジスタ412のバイアス電圧Vbias1と幅および長さ寸法およびPMOSトランジスタ422のバイアス電圧Vbias2と幅および長さ寸法は、下記のように、増幅器400に対して所望の利得および線形性を達成するように選択されうる。コンデンサ414および424は、入力信号Vinに対してAC結合を与える。インダクタ418は、NMOSトランジスタ412に対してソース縮退(source degeneration)を提供し、そしてまた入力インピーダンス整合を提供できる。コンデンサ430は、出力信号Voutに対してAC結合を提供する。
【0026】
図4Bは、良好な線形性を有する相補型増幅器の概略図を示している。増幅器402は、図4Aにおける増幅器400の回路素子のすべてを含む。しかし、抵抗426は、一端をPMOSトランジスタ422のゲートに結合され、他端がVbias2のバイアス電圧を受け取る。図4Bに示されたデザインは、NMOSトランジスタ412およびPMOSトランジスタ422がそれぞれ外部バイアス電圧Vbias1およびVbias2で独立にバイアスされるようにすることができる。
【0027】
図4Aおよび4Bに示されたデザインでは、NMOSトランジスタ412およびPMOSトランジスタ422は、相補性であり、同じ入力信号Vinを受信する。したがって、一方のMOSトランジスタが入力信号Vinによってよりハードにオンされる(turned on harder)と、他のMOSトランジスタは同じ入力信号Vinによって、それよりハードでなくオンされる(turned on less hard)。NMOSトランジスタ412のCgs1およびgm1は、PMOSトランジスタのCgs2およびgm2と相補性の態様で変化する。信号入力Vinによって観察される総入力容量Cinは、NMOSトランジスタ412の入力容量Cgg1とPMOSトランジスタ422の入力容量Cgg2とをプラスしたものに等しい、ただし、Cgg1およびCgg2は、それぞれほとんどCgs1およびCgs2による。NMOSトランジスタ412とPMOSトランジスタ422は相補性であるから、NMOSトランジスタ412のCgg1とPMOSトランジスタ422のCgg2を組み合わせることにより、より線形の総入力容量Cinを得ることができる。増幅器400または402の総相互コンダクタンスgtotalは、NMOSトランジスタ412のgm1とPMOSトランジスタ422のgm2によって決定される。NMOSトランジスタ412のgm1とPMOSトランジスタ422のgm2を合成することによって、より線形性の総相互コンダクタンスgtotalが得られうる。このようにして、増幅器400および402は、総入力容量Cinと総相互コンダクタンスgtotalの両方の線形化を達成できる。
【0028】
MOSトランジスタは、3つの動作領域を有しうる。弱反転(サブスレッショルド)領域は、小さいVgs電圧の範囲をカバーしうる。中反転領域は、MOSトランジスタのスレッショルド電圧Vth近傍のVgs電圧の範囲をカバーしうる。強反転領域は、大きいVgs電圧の範囲をカバーしうる。
【0029】
図5Aは、特定のバイアス電圧Vbias1に対するNMOSトランジスタのCgs1対Vgsのプロット510を示している。プロット510によって示されているように、Cgs1は、低いVgs電圧では比較的低く、バイアス電圧の近傍Vgs≒Vbias1では急激に変化し、そしてバイアス電圧の後では緩やかに増加する。
【0030】
図5Bha,特定のバイアス電圧Vbias2に対するPMOSトランジスタ422のCgs2対|Vgs|のプロット520を示している。プロット520によって示されているように、Cgs2は、低い|Vgs|電圧では比較的高く、バイアス電圧近傍では急激に変化し、そしてバイアス電圧の後では緩やかに減少する。
【0031】
図5Cは、NMOSトランジスタ412およびPMOSトランジスタ422の両方の総入力容量Cin対Vinのプロット530を示している。Cinは、低いVin電圧においてはPMOSトランジスタ422のCgs2によって支配され、そして高いVin電圧においてはNMOSトランジスタ412のCgs1によって支配される。Cinは,NMOSトランジスタ412のCgs1とPMOSトランジスタ422のCgs2を合成することによって、ほぼ一定に維持される。NMOSトランジスタ412およびPMOSトランジスタ422のバイアス電圧および/または寸法は、CinがVinの全範囲にわたって出来るだけ一定であるように、選択されうる。
【0032】
図6Aは、NMOSトランジスタ412の特定のバイアス電圧Vbias1および特定の幅および長さ寸法に対するNMOSトランジスタ412のgm1対Vgsのプロット610を示している。プロット610によって示されているように、gm1は、低いVgs電圧では小さく、バイアス電圧の近傍Vgs≒Vbias1では急激に変化し、そしてバイアス電圧の後では最大値に近づく。
【0033】
図6Bは、PMOSトランジスタ422の特定のバイアス電圧Vbias2と特定の幅および長さ寸法に対するPMOSトランジスタ422のgm2対|Vgs|のプロット612を示している。プロット620によって示されているように、gm2は、低い|Vgs|電圧では最大値に近く、バイアス電圧の近傍では急激に変化し、そしてバイアス電圧の後ではゼロに近づく。
【0034】
プロット610および620に示されているように、gm1およびgm2は、弱反転(小さいVgs)から強反転(大きいVgs)への大きい遷移を有する。しかし、gm1およびgm2は、大きいゲート・オーバードライブ(gate overdrive)(または大きいVgs)ではあまり変化しない。各MOSトランジスタを大きいゲート・オーバードライブで動作させることによって、良好な線形性が得られうる。しかし、これは、高い電流損失を生ずることになるであろう。NMOSトランジスタ412およびPMOSトランジスタ422のゲート・バイアス電圧は、低い電流損失で総相互コンダクタンス対Vgsの比較的平坦な領域を得るために、それら2つのトランジスタのgm1およびgm2が合成されうるように適切な値に設定されうる。
【0035】
図6Cは、NMOSトランジスタ412とPMOSトランジスタ422の両方の総相互コンダクタンスgtotal対Vinのプロット630を示している。gtotalは、低いVin電圧ではPMOSトランジスタ422のgm2によって支配され、高いVin電圧ではNMOSトランジスタ412のgm1によって支配される。異なるバイアス領域、例えば、飽和およびサブスレッショルドで動作している2つのMOSトランジスタのgm1とgm2を合成することによって、比較的一定の総相互コンダクタンスgtotalが得られうる。gtotalは、NMOSトランジスタ412の非線形性gm1をPMOSトランジスタ422の非線形性gm2で補償することによって、ほぼ一定に維持されうる。NMOSトランジスタ412およびPMOSトランジスタ422のバイアス電圧および/寸法は、NMOSトランジスタ412におけるgm1の変化がPMOSトランジスタ422におけるgm2の変化に整合するように選択されうる。
【0036】
Vin電圧の範囲におけるCinとgtotalの両方の線形化は、NMOSトランジスタ412およびPMOSトランジスタ422の適切な幅および長さ寸法を下記のように選択することによって、同時に達成されうる。
【0037】
Cin線形化のために Wp・Lp=μ・Wn・Ln 式(1)
gtotal線形化のために Wp/Lp=M・Wn/Ln 式(2)
ただし、
WnおよびLnはそれぞれNMOSトランジスタ412の幅および長さであり、
WpおよびLpはそれぞれPMOSトランジスタ422の幅および長さであり、
μはPMOSトランジスタ面積とNMOSトランジスタ面積の比であり、
Mは、PMOSトランジスタのサイズとNMOSトランジスタのサイズの比である。MOSトランジスタの面積は、それの幅×それの長さに等しい。MOSトランジスタのサイズは、それの幅をそれの長さで割り算したものに等しい。
【0038】
式(1)は、NMOSトランジスタ412とPMOSトランジスタ422が同一のまたは同様の面積を有し、中反転におけるPMOSトランジスタ422の入力容量の変化が中反転におけるNMOSトランジスタ412の入力容量の変化にほぼ等しくなるように、すなわちΔCgs1≒ΔCgs2となるようにする。これは、入力信号Vinの電圧振幅(voltage swing)においてほぼ一定の入力容量Cinを生ずることになりうる。μは、1.0に等しくてもよく、その場合には、NMOSトランジスタ412とPMOSトランジスタ422は同一のサイズを有する。μは、1.0に近似した値に等しくてもよい。
【0039】
式(2)は、PMOSトランジスタ422のサイズWp/LpがNMOSトランジスタ412のサイズWn/LnのM倍となるように選択し、中反転におけるPMOSトランジスタ422のgm2の変化がNMOSトランジスタ412のgm1の変化にほぼ等しくなるように、すなわちΔgm1≒Δgm2となるようにする。一般に、所定のデバイス・サイズでは、PMOSトランジスタのgmは、NMOSトランジスタのgmより小さい。MOSトランジスタのgmは、デバイス・サイズが大きくなると増加する。したがって、PMOSトアンジスタ422のgm2の変化がNMOSトランジスタ412のgm1の変化とほぼ等しく、gtotalがほぼ一定に維持されるように、PMOSトランジスタ422のサイズは、NMOSトランジッスタ412のサイズのM倍となるように選択されることができる、ここで、M>1である。Mは、4またはある他の値に等しくてもよい。
【0040】
式(1)および(2)に示されるように、NMOSおよびPMOSトランジスタの幅および長さ寸法に対して、2つの式と4つの変数が存在する。したがって、Wn、Ln、WpおよびLpに対しては種々の値が使用されうる。1つの特定のデザインでは、μ=1、M=4、Wn=50μm、Ln=0.36μm、Wp=100μm、およびLp=0.18μmである。Wn、Ln、WpおよびLpに対して、他の値も使用されうる。
【0041】
バイアス電圧Vbias1は、例えば、図5Aおよび6Aに示されているように、NMOSトランジスタ412のCgs1およびgm1の急激な変化の領域を決定する。この領域は、バイアス電圧Vbias1を調節することによって左または右にシフトされうる。PMOSトランジスタ422のバイアス電圧Vbias2は、PMOSトランジスタのCgs2およびgm2の急激な変化の領域を、例えば、図5Bおよび6Bに示されているように決定する。この領域は、バイアス電圧Vbias2を調節することによって左または右にシフトされうる。バイアス電圧Vbias1およびVbias2は、NMOSトランジスタ412とPMOSトランジスタ422の総入力容量Cinおよび総相互コンダクタンスgtotalが入力信号Vinの電圧振幅(voltage swing)にわたって出来るだけ一定となるように選択されうる。PMOSトランジスタ422のgm2の傾斜がNMOSトランジスタ412のgm1の傾斜と逆である場合に、一定のgtotalが達成されうる。
【0042】
図7は、良好な線形性を有する差動相補型増幅器700の1つのデザインの概略図を示している。増幅器700はまた、図1におけるLNA152および/または他の増幅器に対して使用されうる。増幅器700内では、NMOSトランジスタ712aおよび712bは、それらのソースを回路接地およびそれらのドレインに結合されており、それぞれ相補性の出力信号VoutnおよびVoutpを提供する。抵抗716aおよび716bは、それぞれ一端をNMOSトランジスタ712aおよび712bに結合されており、他の端がバイアス電圧Vbias1を受け取る。PMOSトランジスタ722aおよび722bは、それらのソースを電源VDDに結合されかつそれらのドレインをそれぞれNMOS712aおよび712bのドレインに結合されている。抵抗726aは、PMOSトランジスタ722aのゲートとドレインの間に結合され、そして抵抗726bは、PMOSトランジスタ722bのゲートとドレインの間に結合されている。コンデンサ714aおよび714bは、1つの端をそれぞれトランジスタ712aおよび722aのゲートに結合されており、他の端が第1の入力信号Vinpを受信する。コンデンサ714bおよび724bは、1つの端をそれぞれトランジスタ712bおよび722bのゲートに結合されており、他の端が第2の入力信号Vinnを受信する。相補性のVinpおよびVinn信号によって差入力信号Vinが形成される、すなわち、Vin=Vinp−Vinnである。相補性のVoutpおよびVoutn信号によって差出力信号Voutが形成される、すなわち、Vout=Voutp−Voutnである。
【0043】
NMOSトランジスタ712aおよび712bとPMOSトランジスタ722aおよび722bは、入力信号Vinに対して信号増幅を提供する。NMOSトランジスタ712aおよび712bは、抵抗716aおよび716bを介してバイアス電圧Vbias1でバイアスされる。PMOSトランジスタ722aおよび722bのゲートは、抵抗726aおよび726bを介してバイアス電圧Vbias2で自己アイアスされる。NMOSトランジスタ712aおよび712bのバイアス電圧Vbias1および寸法とPMOSトランジスタ722aおよび722bのバイアス電圧および寸法は、それぞれ、図4Aおよび4Bにおける増幅器について上述したように、増幅器700に対する所望の利得および線形性を達成するように選択されうる。コンデンサ714a、714b、724aおよび724bは、相補性の入力信号VinpおよびVinpに対してAC結合を提供する。
【0044】
図8は、信号を増幅するためのプロセス800の1つのデザインを示している。NMOSトランジスタのゲートは、第1のバイアス電圧でバイアスされうる(ブロック812)。PMOSトランジスタのゲートは、第2のバイアス電圧でバイアスされうる(ブロック814)。入力信号は、NMOSトランジスタで増幅されうる(ブロック816)。入力信号はまた、NMOSトランジスタに結合されたPMOSトランジスタでも増幅されうる(ブロック818)。出力信号は、線形相補型増幅器として動作されうるNMOSおよびPMOSトランジスタのドレインにおいて提供されうる(ブロック820)。
【0045】
NMOSおよびPMOSトランジスタは、NMOSトランジスタの相互コンダクタンスの低高遷移をPMOSトランジスタの相互コンダクタンスの高低遷移とオイーバーラップさせるようにバイアスされうる。NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域におけるNMOSトランジスタの入力容量の変化を中反転領域におけるPMOSトランジスタの入力容量の変化と整合させるように選択されうる。NMOSおよびPMOSトランジスタのサイズは、中反転領域におけるNMOSトランジスタの相互コンダクタンスの変化を中反転領域におけるPMOSトランジスタの相互コンダクタンスの変化と整合させるように選択されうる。
【0046】
図4A、4Bおよび7は、良好な線形性を有するシングルエンデッドおよび差動相補型増幅器の例示のデザインを示している。相補型増幅器は、他のデザインでも、例えば、異なるタイプのトランジスタ、異なるバイアス方式、受動回路素子の異なる配列、等でもインプリメントされうる。図4A、4Bおよび7に示された相補型増幅器は、それぞれ、1つまたは複数の利得段、1つまたは複数のバッファ段、1つまたは複数のフィルタ段、等を有する多段増幅器の利得段として使用されうる。
【0047】
ここに記述された相補型増幅器は下記の利益のうちの1つ以上を提供しうる。
【0048】
・入力信号振幅にわたってほぼ一定のCinおよびgtotalを得る
ための総入力量量Cinおよび総相互コンダクタンスgtotalの
同時の線形化による増幅器の向上した線形性、
・NMOSおよびPMOSトランジスタの相互コンダクタンスを合成することに
よるより高い総相互コンダクタンスgtotal、
・良好なgtotalを達成するとともに電力消費を低減するためにより低い
DCバイアスレベルでNMOSおよびPMOSトランジスタをバイアスする
ことによるひり低い電力消費、
・スタックされたNMOSおよびPMOSトランジスタ(単一のNMOS
トランジスタに代えて)を使用することによるディープ・サブミクロン
CMOSプロセスにおける向上した信頼性
ここで記述された相補型増幅器は、IC、アナログIC、FRIC、混合信号IC、ASIC、印刷回路基板(PCB)、エレクトロニクス・デバイス、等でインプリメントされうる。その相補型増幅器はまた、CMOS、NMOS、PMOS、バイポーラ接合トランジスタ(BJT)、バイポーラCMOS(BiCMOS)、シリコン・ゲルマニウム(SiGe)、ガリウム砒素(GaAs)、等のような種々のICプロセス技術で作製されうる。
【0049】
ここに記述された相補型増幅器をインプリメントする装置は、スタンドアローン・デバイスであってもよく、あるいはより大きなデバイスの一部であってもよい。デバイスは、(i)スタンドアローンIC、(ii)データおよび/または命令を格納するためのメモリICを含みうる1つまたは複数のICのセット、(iii)RF受信器(RFR)またはRF送信器/受信器(RTR)のようなRFIC、(iv)移動局モデムのようなASIC、(v)他のデバイス内に埋め込み可能なモジュール、(vi)受信器、セルラー電話。無線デバイス、ハンドセット、またはモバイル・ユニット、(vii)等でありうる。
【0050】
この開示の前記の記述は、当業者が本開示を行なうまたは使用することを可能にするために提供された。本開示に対する種々の修正が当業者には容易に明らかとあるであろう、またここに定義された一般的な原理は本開示の範囲から逸脱することなしに他の変更に適用されうる。したがって、本開示はここに記述された例およびデザインに限定されるものではなく、ここに開示された原理および新規な特徴に一致した最も広い範囲を与えられるべきである。
【特許請求の範囲】
【請求項1】
入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタと、
を備え、前記NMOSおよびPMOSトランジスタは、線形性相補型増幅器として動作しかつ出力信号を提供する、装置。
【請求項2】
前記NMOSおよびPMOSトランジスタは、別々のバイアス電圧を有し、前記NMOSトランジスタのゲートは、第1のバイアス電圧でバイアスされ、そして前記PMOSトランジスタのゲートは、第2のバイアス電圧でバイアスされる、請求項1の装置。
【請求項3】
前記NMOSトランジスタのゲートは外部バイアス電圧でバイアスされ、そして前記PMOSトランジスタのゲートは自己バイアスされる、請求項1の装置。
【請求項4】
前記NMOSトランジスタのゲートに結合されかつ前記NMOSトランジスタに対するバイアス電圧を提供するように構成された第1の抵抗と、
前記PMOSトランジスタのゲートとドレインの間に結合されかつ前記PMOSに対する自己バイアスを提供するように構成された第2の抵抗と、
をさらに備えた、請求項1の装置。
【請求項5】
前記NMOSおよびPMOSトランジスタは、前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの高低遷移とオーバーラップさせるようにバイアスされる、請求項1の装置。
【請求項6】
前記NMOSおよびPMOSトランジスタは両方とも、前記入力信号の電圧範囲に対して中反転領域で動作する、請求項1の装置。
【請求項7】
前記NMOSおよびPMOSトランジスタは、ほぼ等しい面積を有している、請求項1の装置。
【請求項8】
前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、前記入力信号に対する電圧の範囲にわたって前記NMOSおよびPMOSトランジスタのほぼ一定の総入力容量を得るように選択される、請求項1の装置。
【請求項9】
前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域における前記NMOSトランジスタの入力容量の変化を中反転領域における前記PMOSトランジスタの入力容量の変化と整合させるように選択される、請求項1の装置。
【請求項10】
前記NMOSおよびPMOSトランジスタのサイズは、前記入力信号に対する電圧の範囲にわたって前記NMOSおよびPMOSトランジスタのほぼ一定の総相互コンダクタンスを得るように選択される、請求項1の装置。
【請求項11】
前記NMOSおよびPMOSトランジスタのサイズは、中反転領域における前記NMOSトランジスタの相互コンダクタンスの変化を中反転領域における前記PMOSトランジスタの相互コンダクタンスの変化と整合させるように選択される、請求項1の装置。
【請求項12】
前記NMOSトランジスタは第1の相互トランスコンダクタンスおよび第1のサイズを有しており、前記PMOSトランジスタは第2の相互コンダクタンスおよび第2のサイズを有しており、前記第2のサイズは前記第1のサイズのM倍であり、Mは前記第2の相互コンダクタンスが前記第1の相互コンダクタンスと整合するように選択される、請求項1の装置。
【請求項13】
第2の入力信号を受け取りかつ増幅するように構成された第2のNMOSトランジスタと、
前記第2のNMOSトランジスタに結合されかつ前記第2の入力信号を受信しかつ増幅するように構成された第2のPMOSトランジスタとをさらに備えており、前記第2のNMOSおよびPMOSトランジスタは第2の出力信号を提供し、前記入力信号および前記第2の入力信号は差入力信号を形成し、前記出力信号および前記第2の出力信号は差出力信号を形成し、前記NMOSおよびPMOSトランジスタと前記第2のNMOSおよびPMOSトランジスタは差動相補型増幅器として動作する、請求項1の装置。
【請求項14】
入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタと、を具備し、前記NMOSおよびPMOSトランジスタは、線形相補型増幅器として動作しかつ出力信号を提供する、集積回路。
【請求項15】
前記NMOSおよびPMOSトランジスタは別々のバイアス電圧を有し、前記NMOSトランジスタのゲートは第1のバイアス電圧でバイアスされ、前記PMOSトランジスタのゲートは第2のバイアス電圧でバイアスされる、請求項14の集積回路。
【請求項16】
前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域における前記NMOSトランジスタの入力容量の変化を中反転領域における前記PMOSトランジスタの入力容量の変化と整合させるように選択される、請求項14の集積回路。
【請求項17】
前記NMOSおよびPMOSトランジスタのサイズは、中反転領域における前記NMOSトランジスタの相互コンダクタンスの変化を中反転領域における前記PMOSトランジスタの相互コンダクタンスの変化と整合させるように選択される、請求項14の集積回路。
【請求項18】
高周波(RF)入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合され、かつ前記RF入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタを含んでおり、前記NMOSおよびPMOSトランジスタは、線形相補型増幅器として動作しかつRF出力信号を提供する、
低雑音増幅器(LNA)を具備した集積回路。
【請求項19】
前記LNAは、
前記NMOSトランジスタのゲートに結合され、かつ前記NMOSトランジスタに対する第1のバイアス電圧を提供するように構成された第1の抵抗と、
前記PMOSトランジスタのゲートとドレインの間に結合され、かつ前記PMOSトランジスタに対する第2のバイアス電圧を提供するように構成された第2の抵抗と、
をさらに含む、請求項14の集積回路。
【請求項20】
Nチャネル金属酸化膜半導体(NMOS)トランジスタで入力信号を増幅することと、
前記NMOSトランジスタに結合されたPチャネル金属酸化膜半導体(PMOS)トランジスタで前記入力信号を増幅することと、
線形相補型増幅器として動作する前記NMOSおよびPMOSトランジスタのドレインにおいて出力信号を提供することと、
を備えた方法。
【請求項21】
第1のバイアス電圧で前記NMOSトランジスタのゲートをバイアスすることと、
第2のバイアス電圧で前記PMOSトランジスタのゲートをバイアスすることと、
をさらに備えた、請求項20の方法。
【請求項22】
前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの相互コンダクタンスの高低遷移とオーバーラップさせるように前記NMOSおよびPMOSトランジスタをバイアスすること、
をさらに備えた、請求項20の方法。
【請求項23】
Nチャネル金属酸化膜半導体(PMOS)トランジスタで入力信号を増幅するための手段と、
前記NMOSトランジスタに結合されたPチャネル金属酸化膜半導体(PMOS)で前記入力信号を増幅するための手段と、
線形相補型増幅器として動作する前記NMOSおよびPMOSトランジスタのドレインにおいて出力信号を提供するための手段と、
を備えた装置。
【請求項24】
第1のバイアス電圧で前記NMOSトランジスタのゲートをバイアスするための手段と、
第2のバイアス電圧で前記PMOSトランジスタのゲートをバイアスするための手段と、
をさらに備えた、請求項23の装置。
【請求項25】
前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの高低遷移とオーバーラップさせるように前記NMOSおよびPMOSトランジスタをバイアスさせるための手段をさらに備えた、請求項23の装置。
【請求項1】
入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタと、
を備え、前記NMOSおよびPMOSトランジスタは、線形性相補型増幅器として動作しかつ出力信号を提供する、装置。
【請求項2】
前記NMOSおよびPMOSトランジスタは、別々のバイアス電圧を有し、前記NMOSトランジスタのゲートは、第1のバイアス電圧でバイアスされ、そして前記PMOSトランジスタのゲートは、第2のバイアス電圧でバイアスされる、請求項1の装置。
【請求項3】
前記NMOSトランジスタのゲートは外部バイアス電圧でバイアスされ、そして前記PMOSトランジスタのゲートは自己バイアスされる、請求項1の装置。
【請求項4】
前記NMOSトランジスタのゲートに結合されかつ前記NMOSトランジスタに対するバイアス電圧を提供するように構成された第1の抵抗と、
前記PMOSトランジスタのゲートとドレインの間に結合されかつ前記PMOSに対する自己バイアスを提供するように構成された第2の抵抗と、
をさらに備えた、請求項1の装置。
【請求項5】
前記NMOSおよびPMOSトランジスタは、前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの高低遷移とオーバーラップさせるようにバイアスされる、請求項1の装置。
【請求項6】
前記NMOSおよびPMOSトランジスタは両方とも、前記入力信号の電圧範囲に対して中反転領域で動作する、請求項1の装置。
【請求項7】
前記NMOSおよびPMOSトランジスタは、ほぼ等しい面積を有している、請求項1の装置。
【請求項8】
前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、前記入力信号に対する電圧の範囲にわたって前記NMOSおよびPMOSトランジスタのほぼ一定の総入力容量を得るように選択される、請求項1の装置。
【請求項9】
前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域における前記NMOSトランジスタの入力容量の変化を中反転領域における前記PMOSトランジスタの入力容量の変化と整合させるように選択される、請求項1の装置。
【請求項10】
前記NMOSおよびPMOSトランジスタのサイズは、前記入力信号に対する電圧の範囲にわたって前記NMOSおよびPMOSトランジスタのほぼ一定の総相互コンダクタンスを得るように選択される、請求項1の装置。
【請求項11】
前記NMOSおよびPMOSトランジスタのサイズは、中反転領域における前記NMOSトランジスタの相互コンダクタンスの変化を中反転領域における前記PMOSトランジスタの相互コンダクタンスの変化と整合させるように選択される、請求項1の装置。
【請求項12】
前記NMOSトランジスタは第1の相互トランスコンダクタンスおよび第1のサイズを有しており、前記PMOSトランジスタは第2の相互コンダクタンスおよび第2のサイズを有しており、前記第2のサイズは前記第1のサイズのM倍であり、Mは前記第2の相互コンダクタンスが前記第1の相互コンダクタンスと整合するように選択される、請求項1の装置。
【請求項13】
第2の入力信号を受け取りかつ増幅するように構成された第2のNMOSトランジスタと、
前記第2のNMOSトランジスタに結合されかつ前記第2の入力信号を受信しかつ増幅するように構成された第2のPMOSトランジスタとをさらに備えており、前記第2のNMOSおよびPMOSトランジスタは第2の出力信号を提供し、前記入力信号および前記第2の入力信号は差入力信号を形成し、前記出力信号および前記第2の出力信号は差出力信号を形成し、前記NMOSおよびPMOSトランジスタと前記第2のNMOSおよびPMOSトランジスタは差動相補型増幅器として動作する、請求項1の装置。
【請求項14】
入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合されかつ前記入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタと、を具備し、前記NMOSおよびPMOSトランジスタは、線形相補型増幅器として動作しかつ出力信号を提供する、集積回路。
【請求項15】
前記NMOSおよびPMOSトランジスタは別々のバイアス電圧を有し、前記NMOSトランジスタのゲートは第1のバイアス電圧でバイアスされ、前記PMOSトランジスタのゲートは第2のバイアス電圧でバイアスされる、請求項14の集積回路。
【請求項16】
前記NMOSおよびPMOSトランジスタの幅および長さ寸法は、中反転領域における前記NMOSトランジスタの入力容量の変化を中反転領域における前記PMOSトランジスタの入力容量の変化と整合させるように選択される、請求項14の集積回路。
【請求項17】
前記NMOSおよびPMOSトランジスタのサイズは、中反転領域における前記NMOSトランジスタの相互コンダクタンスの変化を中反転領域における前記PMOSトランジスタの相互コンダクタンスの変化と整合させるように選択される、請求項14の集積回路。
【請求項18】
高周波(RF)入力信号を受信しかつ増幅するように構成されたNチャネル金属酸化膜半導体(NMOS)トランジスタと、
前記NMOSトランジスタに結合され、かつ前記RF入力信号を受信しかつ増幅するように構成されたPチャネル金属酸化膜半導体(PMOS)トランジスタを含んでおり、前記NMOSおよびPMOSトランジスタは、線形相補型増幅器として動作しかつRF出力信号を提供する、
低雑音増幅器(LNA)を具備した集積回路。
【請求項19】
前記LNAは、
前記NMOSトランジスタのゲートに結合され、かつ前記NMOSトランジスタに対する第1のバイアス電圧を提供するように構成された第1の抵抗と、
前記PMOSトランジスタのゲートとドレインの間に結合され、かつ前記PMOSトランジスタに対する第2のバイアス電圧を提供するように構成された第2の抵抗と、
をさらに含む、請求項14の集積回路。
【請求項20】
Nチャネル金属酸化膜半導体(NMOS)トランジスタで入力信号を増幅することと、
前記NMOSトランジスタに結合されたPチャネル金属酸化膜半導体(PMOS)トランジスタで前記入力信号を増幅することと、
線形相補型増幅器として動作する前記NMOSおよびPMOSトランジスタのドレインにおいて出力信号を提供することと、
を備えた方法。
【請求項21】
第1のバイアス電圧で前記NMOSトランジスタのゲートをバイアスすることと、
第2のバイアス電圧で前記PMOSトランジスタのゲートをバイアスすることと、
をさらに備えた、請求項20の方法。
【請求項22】
前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの相互コンダクタンスの高低遷移とオーバーラップさせるように前記NMOSおよびPMOSトランジスタをバイアスすること、
をさらに備えた、請求項20の方法。
【請求項23】
Nチャネル金属酸化膜半導体(PMOS)トランジスタで入力信号を増幅するための手段と、
前記NMOSトランジスタに結合されたPチャネル金属酸化膜半導体(PMOS)で前記入力信号を増幅するための手段と、
線形相補型増幅器として動作する前記NMOSおよびPMOSトランジスタのドレインにおいて出力信号を提供するための手段と、
を備えた装置。
【請求項24】
第1のバイアス電圧で前記NMOSトランジスタのゲートをバイアスするための手段と、
第2のバイアス電圧で前記PMOSトランジスタのゲートをバイアスするための手段と、
をさらに備えた、請求項23の装置。
【請求項25】
前記NMOSトランジスタの相互コンダクタンスの低高遷移を前記PMOSトランジスタの高低遷移とオーバーラップさせるように前記NMOSおよびPMOSトランジスタをバイアスさせるための手段をさらに備えた、請求項23の装置。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【公開番号】特開2013−9390(P2013−9390A)
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−173129(P2012−173129)
【出願日】平成24年8月3日(2012.8.3)
【分割の表示】特願2010−536211(P2010−536211)の分割
【原出願日】平成20年11月29日(2008.11.29)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願番号】特願2012−173129(P2012−173129)
【出願日】平成24年8月3日(2012.8.3)
【分割の表示】特願2010−536211(P2010−536211)の分割
【原出願日】平成20年11月29日(2008.11.29)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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