3次元スパイラルインダクタを内蔵したプリント基板およびその製造方法
【課題】小さな面積でも大きなインダクタンス値が得られる3次元スパイラルインダクタ内蔵型プリント基板およびその製造方法を提供する。
【解決手段】複数の絶縁層および導体層を含んでなるプリント基板において、前記複数の導体上に、互いに平行なストリップ状にパターニングされ、同一の垂直面上に位置し、基板の中心層から外側に行くほど長さが増加する、伝導性物質からなった複数のコイル導体パターンと、前記中心層に対して対称な前記導体層に位置する前記コイル導体パターン間を電気的に接続して、前記コイル導体パターンとともにスパイラル状のインダクタを形成する複数の導電性スルーホールと、前記複数のコイル導体パターンと前記複数の導電性スルーホールからなる前記スパイラルインダクタの始点および終点にそれぞれ接続され、外部電源を供給するための一対のリードアウトパターンとを含む。
【解決手段】複数の絶縁層および導体層を含んでなるプリント基板において、前記複数の導体上に、互いに平行なストリップ状にパターニングされ、同一の垂直面上に位置し、基板の中心層から外側に行くほど長さが増加する、伝導性物質からなった複数のコイル導体パターンと、前記中心層に対して対称な前記導体層に位置する前記コイル導体パターン間を電気的に接続して、前記コイル導体パターンとともにスパイラル状のインダクタを形成する複数の導電性スルーホールと、前記複数のコイル導体パターンと前記複数の導電性スルーホールからなる前記スパイラルインダクタの始点および終点にそれぞれ接続され、外部電源を供給するための一対のリードアウトパターンとを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はインダクタ内蔵型プリント基板およびその製造方法に係り、より詳しくはプリント基板の効率的な空間活用のために、垂直に形成されたスパイラル構造を重複して形成した、インダクタを内蔵したプリント基板およびその製造方法に関するものである。
【背景技術】
【0002】
電気および電子回路において、一般に使用される受動素子は、大別して抵抗、キャパシタ、インダクタである。そのなかで、キャパシタとインダクタはエネルギーを貯蔵および供給し得る最も基本的な素子で、周波数特性を有するため、使用周波数、電圧、電流によって材料を異にしなければならない。
【0003】
一方、最近の電子機器は小型化、軽量化および薄型型されており、このような機器に使用されている受動素子も製造技術および設計技術の発達につれてさらに小型化されている。特に、前述したキャパシタおよびインダクタの小型化は製品の大きさを決定する重要な基準となる。
【0004】
このうち、インダクタは、ほかの受動素子とは異なり、低電力の信号用として使用されている極めて一部の場合を除くと、既成品がないため、インダクタを必要とする場合、設計、製作、試験、評価、外注などの多くの段階を経て採用する場合が一般的である。
【0005】
そして、二つ以上のインダクタを一つのコアに共有させると変圧器となる。一般に、変圧器は、電気的絶縁、インピーダンスの変換、電圧および電流の大きさ変換、フィルタなどの目的で使用する重要な素子である。
【0006】
したがって、インダクタと変圧器はコアに巻線がなされているため、基本的に同一構造を有するが、使用用途には顕著な違いがある。
【0007】
従来のICパッケージまたはプリント基板に使用されているインダクタの構造は、基板外層にマイクロストリップで構成する2次元(2D)形態をなし、インダクタをマイクロストリップのようにパターンにより具現するためには線路を長く形成しても可能であるが、空間的な制約があるので、図1(a)、(b)、(c)に示すように、3つのタイプのインダクタIdの形態が主に用いられる。
【0008】
インダクタIdは狭い空間にパターンを長く形成するために縒った方式である。このなかで、スパイラルインダクタ(図1(a)参照)が長いパターンの形成に有利であるので多く使用される。これは、一方向に同心円を描くため、相互インダクタンスにおいて、同一方向に磁場が加わって、小さな値でも大きなインダクタンス値を生成することができる利点がある。
【0009】
図1(b)のメアンダー型(meander line)インダクタIdは単に蛇行状に形成したものである。ところが、これは、相互インダクタンスが反対であって互いに相殺するため、大きさに比べてあまり高くないインダクタンス値を生成することが難しいという欠点があり、図1(c)のループインダクタIdは、形状および性能が前記2つのタイプのインダクタIdより低いため、多く使用されることはなく、ただフィルタの特性ゆえに、たまに使用される。
【0010】
前記3つのタイプのインダクタIdのなかでは、スパイラルインダクタ(図1(a)参照)が最も有利であるが、最近に小型化および複雑化している電子機器に使用するには、平面構造としてはあまり大きな基板面積を占めながらも充分なインダクタンス値が得られない問題点がある。
【0011】
このような問題点を解決するための従来技術としては、特許文献1にインダクタ内蔵のプリント基板およびその製造方法がよく開示されている。
【0012】
インダクタの構造は二つの形態がある。第1形態は、図2aおよび図2bに示すように、絶縁層23を介して形成された導体配線22aと導体配線26aをビアホール25で電気的に接続させてインダクタ部を形成することにより、プリント基板にインダクタが内蔵された構造となる。
【0013】
図2aには絶縁層を示していないが、その製造方法としては、図3a〜図3fに示すように、第1絶縁層21上に銅箔層を積層して導体層22を形成し(図3a)、導体層22上に所定のレジスタパターンを形成し、レジスタパターンをマスクとして導体層22をエッチングした後、レジスタパターンを分離して第1導体配線22aを形成する(図3b)。
【0014】
そして、第1導体配線22aの形成された第1絶縁層21上に第2絶縁層23を形成し(図3c)、第2絶縁層23の所定位置にビアホール用スルーホール(through hole)24を形成し(図3d)、無電解銅メッキおよび電解銅メッキにより、ビアホール25および導体層26を形成する(図3e)。導体層26をパターニング処理して第2導体配線26aを形成し、インダクタ部を形成した後(図3f)、各層に配線層およびビアホールも同時に形成することにより、インダクタ内蔵のプリント基板を製作する。
【0015】
第2形態は、図4に示すように、環状の導体配線31、32、33を絶縁層(図示せず)に埋め込んで形成し、ビアホール41、42で電気的に接続してインダクタを形成するもので、その製造方法としては、第1絶縁層上に形成された第1環状導体配線31の端子電極31bと第2絶縁層上に形成された第2環状導体配線32の端子電極32aが第2絶縁層に形成されたビアホール41を介して電気的に接続され、さらに第2絶縁層上に形成された第2環状導体配線32の端子電極32bと第3絶縁層に形成された第3環状導体配線33の端子電極33aが第3絶縁層に形成されたビアホール42を介して電気的に接続されることにより、インダクタが形成される。このように、環状の導体配線間に絶縁層を介在してビアホールで電気的に接続する方式で所望数だけ積層してインダクタ部を形成するもので、各層に配線層およびビアホールなども同時に形成することで、インダクタを内蔵したプリント基板が得られる。
【0016】
また、ほかの従来の技術として、特許文献2の“プリント基板およびその製造方法”に開示されたインダクタ構造がある。
【0017】
図5〜図9に基づき、従来のほかの実施形態について説明する。図5は従来技術の実施形態によるプリント基板を示すもので、インダクタを含む一部を表面で示す断面図である。プリント基板の形態としては、図5に示すように、絶縁層を介在して位置する上下配線と、前記上下配線を電気的に接続するビアとからなるインダクタ51を内蔵するプリント基板において、インダクタ51が存在する部分とその周辺部が異種樹脂、すなわち磁性体を含有する樹脂52と磁性体を含有しない樹脂53とからなるプリント基板である。
【0018】
図6は図5の線A−A’についての断面図、図7は図5の線B−B’についての断面図である。図6および図7に示すように、配線パターン(図示せず)が形成された基板56上に第1絶縁樹脂層54が形成され、その上に第2絶縁樹脂層55が形成されている。第2絶縁樹脂層55に対しては、エキシマーレーザなどで樹脂厚を調整し、インダクタが形成される部分およびその付近の樹脂を除去することで、下部配線58の深さまで溝を形成する。磁性体含有樹脂52を前記溝に形成して上部配線62を形成したものである。ここで、図8において、磁性体を形成する部分は、各ビアの内側(ビア間)のみであってもよい。
【0019】
図5の一変形例において、図8は図5のA−A’についての断面図で、図5に示す実施例の第1絶縁樹脂層54に磁性材料を設けたプリント基板を示す。この変形例は、予め基板56上に穿孔加工する部分より大きい面積の導体絶縁層50で第1絶縁樹脂層を形成して下部配線58を形成した後、エキシマーレーザ加工より安価の炭酸ガスレーザなどにより、第1絶縁樹脂層まで溝を加工したものである。
【0020】
この場合、炭酸ガスレーザなどにより、絶縁層59および下部配線58をストッパーとして下部配線58のない樹脂部が熔解して基板上の導体絶縁層59まで溝を形成する。この溝の形成後、第2絶縁樹脂層を形成し、以後の過程は第1実施例と同様である。
【0021】
図5のさらにほかの変形例は、図9に示すように、第1実施形態のように第1絶縁樹脂層を形成して上部配線62を形成した後、炭酸ガスレーザなどで溝を形成し、その溝に磁性体含有樹脂を形成したものである。この場合、上部配線62と下部配線58をストッパーとして溝を形成する。
【0022】
その結果、インダクタの上部配線の下側に存在する樹脂と下部配線の上側に存在する樹脂の異なるプリント基板が得られる。
【0023】
しかし、従来技術および改善された従来技術によると、スパイラルインダクタが最も有利ではあるが、最近に小型にかつ複雑になる電子機器に使用される場合においては、余り大きな基板面積を占め、充分なインダクタンス値が得られない問題点があった。
【0024】
【特許文献1】特開2002−324962号公報
【特許文献2】特開2003−209331号公報
【発明の開示】
【発明が解決しようとする課題】
【0025】
したがって、本発明はこのような従来の問題点を解決するためになされたもので、小型化および複雑化される電子機器のICパッケージまたはプリント基板において、小さな面積でも大きなインダクタンス値が得られる3次元スパイラルインダクタ内蔵型プリント基板およびその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【0026】
上記目的を解決するため、本発明は、複数の絶縁層および導体層を含んでなるプリント基板において、前記複数の導体上に、互いに平行なストリップ状にパターニングされ、同一の垂直面上に位置し、基板の中心層から外側に行くほど長さが増加する、伝導性物質からなった複数のコイル導体パターンと、前記中心層に対して対称な前記導体層に位置する前記コイル導体パターン間を電気的に接続して、前記コイル導体パターンとともにスパイラル状のインダクタを形成する複数の導電性スルーホール(conductive through hole)と、前記複数のコイル導体パターンと前記複数の導電性スルーホールからなる前記スパイラルインダクタの始点および終点にそれぞれ接続され、外部電源を供給するための一対のリードアウトパターンとを含んでなる、3次元スパイラルインダクタを内蔵したプリント基板を提供する。
【0027】
また、前記目的を達成するため、本発明は、絶縁層および前記絶縁層の両側に設けられた導体層からなる銅張積層板を用意し、コイルビアホールを形成するための複数のスルーホールを形成する第1段階と、前記銅張積層板にメッキ層を形成し、前記銅張積層板の導体層およびメッキ層に所定長さのストリップ状のコイル導体パターンを、互いに平行に、かつ前記スルーホールの一側端に接続されるように、複数形成する第2段階と、両側に絶縁層を積層し導体層を積層する第3段階と、前記絶縁層に、前記コイル導体パターンの他側単に接続されたスルーホールを複数形成した後、メッキ層を形成し、前記導体層および前記メッキ層に、前記銅張積層板に形成されたコイル導体パターンに平行なストリップ状のコイル導体パターンを複数形成する第4段階とを含んでなる、3次元スパイラルインダクタが内蔵されたプリント基板の製造方法を提供する。
【発明の効果】
【0028】
前記のような本発明によると、小面積の基板に多くの素子を装着しなければならない携帯電話、MP3機能の携帯電話のような小型機器において、小面積でも高インダクタンス値の具現を可能にする効果がある。
【0029】
また、本発明によると、インダクタの不利な要素であるキャパシタの増大なしで高インダクタンスの具現を可能にする効果がある。
【発明を実施するための最良の形態】
【0030】
以下に添付図面を参照しながら本発明の好適な実施例による3次元スパイラルインダクタ内蔵型プリント基板およびその製造方法を詳細に説明する。
【0031】
図10は本発明の第1実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる4層構造の3次元インダクタの斜視図である。
【0032】
同図にしめすように、本発明の第1実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる4層構造の3次元インダクタは、複数のコイル導体パターン1100a〜1100d、複数のコイルビアホール1101a〜1101c、および二つのリードアウトパターン1103a、1103bを備えており、複数のコイルビアホール1101a〜1101cの両側にはそれぞれランド部1101aaおよび1101ab、1101baおよび1101bb、1101caおよび1101cbを備えている。
【0033】
図面から分かるように、前記複数のコイル導体パターン1100a〜1100dはマイクロストリップ状に形成され、互いに平行に離隔されている。
【0034】
そして、前記複数のコイルビアホール1101a〜1101cは前記複数のコイル導体パターン1100a〜1100dに垂直に形成され、対応する複数のコイル導体パターン1100a〜1100d間を電気的に連結させる。
【0035】
この際、複数のコイルビアホール1101a〜1101cはスルーホールに無電解銅メッキ層および電界銅メッキ層が形成されて導電性を確保し、中央部にはペーストが充填されるかまたはフィルメッキされている。
【0036】
また、複数のコイルビアホール1101a〜1101cの両側には、導電性を強化するため、それぞれランド部1101aaおよび1101ab、1101baおよび1101bb、1101caおよび1101cbが形成されている。
【0037】
そして、二つのリードアウトパターン1103a、1103bはそれぞれ最外側導体パターン1100a、1100bに直角にマイクロストリップ状に連結され、導体パターン1100a、1100bの外部との電気的通路をなしている。
【0038】
ここで、コイルの巻数は1.5であるが、このために4層の回路層が必要であり、三つのコイルビアホール1101a〜1101cが必要であることが分かる。
【0039】
そして、コイル導体パターン1100a〜1100dは、内部層のパターンより外部層に行くほど長くなってスパイラル状のインダクタを形成する。
【0040】
この実施形態においては、巻数を1.5にして具現した例を示すが、より多い巻数のインダクタを具現することもできる。
【0041】
また、複数のコイル導体パターン1100a〜1100dの幅を同一に具現したが、これとは異なり、層ごとにパターンの幅を異にして具現することもできる。
【0042】
すなわち、複数のコイル導体パターン1100a〜1100dの内部層のパターンより外部層に行くほど幅が大きくなるようにするか、あるいは外部層に行くほど幅が小さくなるように具現することもできる。これによって直流抵抗値およびQ値が変化する。
【0043】
この際、内側のコイル導体パターン1100a〜1100dの幅より中央側または外側のコイル導体パターンの幅を大きくすると、コイル導体パターン1100a〜1100dの断面積は、内側のものより螺旋状の外側のものおよび中央側のものが大きくなり、その結果、中央側および外側の螺旋状コイル導体パターン1100a〜1100dの直流抵抗比が内側のコイル導体パターンの直流抵抗比より小さくなる。これにより、全体コイル導体パターンの直流抵抗が減少する。
【0044】
ここで、インダクタンスをL、直流抵抗をR、共振周波数をf0とすると、Q値は、Q=2πf0L/Rで表現できるので、Q値が増加する。
【0045】
導体パターン1100a〜1100dの材料としては、Ag、Pd、Cu、Ni、Au、Ag−Pdなどが使用可能である。
【0046】
そして、コイル導体パターン1100a〜1100dとコイルビアホール1101a〜1101cは、フォトリソグラフィー法、エッチング法およびホール加工法を組み合わせた方法で製造される。より詳細に説明すると、銅張積層板にコイルビアホール1101b、1101c用のスルーホールを加工し、無電界銅メッキおよび電界銅メッキでメッキ層を形成してスルーホールに導電性を付与し、導体層にフォトレジスト層を形成する。その後、このフォトレジスト層をフォトマスクで被覆し、露光を行う。露光されたレジスト層に現像工程を行い、レジスト層の不要な部分を除去する。前記導体層は、レジスト層で塗布された部分を残してエッチング液で除去する。これにより、コイル導体パターン1100c、1100dとリードアウトパターン1103bが形成される。
【0047】
その後、コイル導体パターン1100c、1100dの両側に絶縁層を積層し、導体ヒアホール1101a用のスルーホールを加工する。そして、スルーホールに無電解銅メッキおよび電界銅メッキを施して、スルーホールに導電性を付与して導体層を形成する。その後、スルーホールを導電性ペーストで充填した後、前述した過程を繰り返し行ってコイル導体パターン1100a、1100bおよびリードアウトパターン1103aを形成する。
【0048】
図11は本発明の第2実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる6層構造の3次元インダクタの斜視図であって、巻数を増大した例を示す。
【0049】
同図に示すように、本発明の第2実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる3次元インダクタは、複数のコイル導体パターン1200a〜1200fと、前記複数のコイル導体パターン1200a〜1200f間を連結する複数のコイルビアホール1201a〜1201eと、二つのリードアウトパターン1203a、1203bとを備えている。
【0050】
図面から分かるように、コイルの巻数は2.5であるが、このために6層の回路層が必要であり、六つのコイルビアホール1201a〜1201eが必要である。
【0051】
そして、コイル導体パターン1200a〜1200fは、内部層のパターンより外部層に行くほど長くなってスパイラル状のインダクタを形成する。
【0052】
この実施形態においては、前記複数のコイル導体パターン1200a〜1200fの幅はほぼ同等に具現したが、これとは異なり、層ごとにパターンの幅を異にして具現することもできる。
【0053】
すなわち、複数のコイル導体パターン1200a〜1200fの内部層のパターンより外部層に行くほど幅が大きくなるようにするか、あるいは外部層に行くほど幅が小さくなるように具現することもできる。これによって直流抵抗値およびQ値が変化する。
【0054】
この際、内側のコイル導体パターン1200a〜1200fの幅より中央側または外側のコイル導体パターンの幅を大きくすると、コイル導体パターン1200a〜1200fの断面積は、内側のものより螺旋状の外側のものおよび中央側のものが大きくなり、その結果、中央側および外側の螺旋状コイル導体パターン1200a〜1200fの直流抵抗比が内側のコイル導体パターンの直流抵抗比より小さくなる。これにより、全体コイル導体パターンの直流抵抗が減少する。
【0055】
ここで、導体パターン1200a〜1200dの材料としては、Ag、Pd、Cu、Ni、Au、Ag−Pdなどが使用可能である。
【0056】
そして、コイル導体パターン1200a〜1200fとコイルビアホール1201a〜1201eは、フォトリソグラフィー法、エッチング法およびホール加工法を組み合わせた方法で製造される。
【0057】
図12は本発明の第3実施形態による、3次元スパイラルインダクタの絶縁層が省略された状態を示す斜視図である。
【0058】
同図にしめすように、本発明の第3実施形態が第1実施形態および第2実施形態と異なる点は、側方向にスパイラル構造が三つ重複して拡張されていることである。
【0059】
すなわち、本発明の第3実施形態においては、三つの垂直面が想定可能であり、三つの垂直面にはそれぞれ巻数が1.75であるスパイラル構造を有するインダクタ部が設けられ、それぞれのインダクタ部はリード接続パターン1304a、1304bにより電気的な接続を維持している。
【0060】
それぞれの垂直面に設けられたインダクタ部のうち、第1インダクタ部を例として説明すると、複数のコイル導体パターン1300a〜1300d、複数のコイルビアホール1301a〜1301c、およびリードアウトパターン1303aを備えており、複数のコイルビアホール1301a〜1301cの両側にはそれぞれランド部1301aaおよび1301ab、1301baおよび1301bb、1301caおよび1301cbを備えている。
【0061】
図面から分かるように、前記複数のコイル導体パターン1300a〜1300dはマイクロストリップ状に形成され、互いに平行に離隔されている。
【0062】
そして、前記複数のコイルビアホール1301a〜1301cは前記複数のコイル導体パターン1300a〜1300dに垂直に形成され、対応する複数のコイル導体パターン1300a〜1300d間を電気的に連結させる。
【0063】
この際、複数のコイルビアホール1301a〜1301cはスルーホールに無電解銅メッキ層および電界銅メッキ層が形成されて導電性を確保し、中央部にはペーストが充填されるかまたはフィルメッキされている。
【0064】
また、複数のコイルビアホール1301a〜1301cの両側には、導電性を増大させるため、それぞれランド部1301aaおよび1301ab、1301baおよび1301bb、1301caおよび1301cbが形成されている。
【0065】
そして、リードアウトパターン1303aはそれぞれ最外側導体パターン1300a、1300bに直角にマイクロストリップ状に連結され、導体パターン1300a、1300bの外部との電気的通路をなしている。
【0066】
ここで、コイルの巻数は1.5であるが、このために4層の回路層が必要であり、三つのコイルビアホール1301a〜1301cが必要であることが分かる。
【0067】
そして、コイル導体パターン1300a〜1300dは、内部層のパターンより外部層に行くほど長くなってスパイラル状のインダクタ部を形成する。
【0068】
この実施形態においては、巻数を1.5にした例を示すが、より多い巻数のインダクタとすることもできる。
【0069】
また、複数のコイル導体パターン1300a〜1300dの幅を同一に具現したが、これとは異なり、層ごとにパターンの幅を異にすることもできる。
【0070】
すなわち、複数のコイル導体パターン1300a〜1300dの内部層のパターンより外部層に行くほど幅が大きくなるようにするか、あるいは外部層に行くほど幅が小さくなるようにすることもできる。これによって直流抵抗値およびQ値が変化する。
【0071】
この際、内側のコイル導体パターン1300a〜1300dの幅より中央側または外側のコイル導体パターンの幅を大きくすると、コイル導体パターン1300a〜1300dの断面積は、内側のものより螺旋状の外側のものおよび中央側のものが大きくなり、その結果、中央側および外側の螺旋状コイル導体パターン1300a〜1300dの直流抵抗比が内側のコイル導体パターンの直流抵抗比より小さくなる。これにより、全体コイル導体パターンの直流抵抗が減少する。
【0072】
ここでは、第1インダクタ部を例として説明したが、第2インダクタ部および第3インダクタ部においても同様である。
【0073】
ここで、分離されたインダクタ部を電気的に接続する必要がある。第1インダクタ部と第2インダクタ部は第1リード接続パターン1304aにより電気的に接続することができ、第2インダクタ部と第3インダクタ部は第2リード接続パターン1304bにより電気的に接続することができる。
【0074】
そして、このようなリード接続パターン1304a、1304bは、最外側巻線に位置するものと最内側巻線に位置するものが交番に配列されている。
【0075】
このようなリード接続パターン1304a、1304bがインダクタンスの増加に及ぼす影響は非常に僅かであるが、寄生抵抗または寄生キャパシタンスに及ぼす影響が大きいため、その幅をできるだけ小さくすることにより、寄生抵抗または寄生キャパシタンスを最小化することができる。
【0076】
本発明の第3実施形態においては、三つのインダクタからなった3次元スパイラルインダクタを例として説明したが、そのほかにも、それ以上の巻線数を有する3次元スパイラルインダクタの設計も可能であろう。
【0077】
図13a〜図13hは、本発明の第3実施形態の製造工程を示す、図12の線A−A’についての断面図である。
【0078】
図13aに示すように、銅張積層板1400の両側銅箔を電気的に接続するためのコイルビアホールを形成するためのスルーホール1403を機械的ドリルまたはレーザドリルで形成する。
【0079】
図13cに示すように、前記スルーホール1403に導電性を付与するため、無電解銅メッキおよび電解銅メッキを施してメッキ層1404を形成し、図13dに示すように、スルーホール1403を導電性ペーストで充填するかまたはフィルメッキを行うことで、導電性を向上させる。
【0080】
ついで、両側の銅箔1402a、1402bにフォトレジスト層を形成し、フォトレジスト層をフォトマスクで被覆し、露光させる。
【0081】
露光されたレジスト層を現像させて、レジスト層の不要な部分を除去する。
【0082】
そして、この導体層を、レジスト層で塗布された部分のみ残して、エッチング液で除去する。これにより、内層のコイル導体パターンとリードアウトパターンが形成される。
【0083】
その後、図13eに示すように、コイル導体パターンの両側に絶縁層1411a、1411bと銅箔1412a、1412bを積層し、図13fに示すように、コイルビアホール用スルーホール1413、1414を形成し、図13gに示すように、スルーホール1413、1414に導電性を付与するための無電解銅メッキおよび電解銅メッキを施してメッキ層1415を形成する。
【0084】
図13hに示すように、スルーホール1413、1414を導電性ペーストで充填するかあるいはフィルメッキすることで、導電性を向上させる。
【0085】
ついで、無電解および電解銅メッキ層1415にフォトレジスト層を形成した後、フォトレジスト層をフォトマスクで被覆し、露光させる。
【0086】
その後、露光されたレジスト層を現像させ、レジスト層の不要な部分を除去した後、この導体層を、レジスト層で塗布された部分を残して、エッチング液で除去する。これにより、内層のコイル導体パターンとリードアウトパターンが形成される。
【0087】
図14a〜図14fは、本発明の第3実施形態の製造工程を示す、図12の線B−B’についての断面図である。
【0088】
図14aに示すように、絶縁層1401と両側の銅箔1402a、1402bからなる銅張積層板1400を用意する。
【0089】
そして、図13bのように、銅張積層板1400の両側銅箔を電気的に接続し得るコイルビアホールを形成するためのスルーホール1403を機械的ドリルまたはレーザドリルで形成することになるが、図12の線B−B’についての切断面上にはスルーホールが位置しないため、図面上の変化はない。
【0090】
図14bに示すように、図13bで形成されたスルーホール1403に導電性を付与するため、無電解銅メッキおよび電解銅メッキを施してメッキ層1404を形成する。
【0091】
図14cに示すように、両側の銅箔1402a、1402bにフォトレジスト層を形成した後、フォトレジスト層をフォトマスクで被覆し、露光させる。
【0092】
その後、露光されたレジスト層を現像させ、レジスト層の不要な部分を除去した後、この導体層を、レジスト層で塗布された部分を残して、エッチング液で除去する。これにより、内層のコイル導体パターンとリードアウトパターンが形成される。
【0093】
その後、図14dに示すように、コイル導体パターンの両側に絶縁層1411a、1411bと銅箔1412a、1412bを積層し、図14eに示すように、図13fで形成されたコイルビアホール用スルーホールに導電性を付与するための無電解銅メッキおよび電解銅メッキを施してメッキ層1415を形成する。
【0094】
図14fに示すように、無電解および電解銅メッキ層1415にフォトレジスト層を形成した後、フォトレジスト層をフォトマスクで被覆し、露光させる。
【0095】
その後、露光されたレジスト層を現像させ、レジスト層の不要な部分を除去した後、この導体層を、レジスト層で塗布された部分を残して、エッチング液で除去する。これにより、外層のコイル導体パターンとリードアウトパターンが形成される。
【0096】
図15aおよび参考図1は、従来のスパイラルインダクタIdにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が3回であり、図16aおよび参考図3は、本発明の側方向拡張構造の3次元スパイラルインダクタIdにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が10回である。図15aおよび図16aにおいて、色相の変化はそれぞれの電流密度の変化を示す。凡例は各色がいくらの電流密度を意味するかを示す。
【0097】
図15bおよび参考図2は、図15aの従来のスパイラルインダクタIdにおいて、絶縁層を省略した構造を示す平面図であって、従来のスパイラルインダクタの大きさが横1100μm×縦1100μmであることを示す。
【0098】
図16bおよび参考図4は、図16aの側方向拡張構造の3次元スパイラルインダクタIdの平面図であって、本発明の側方向拡張構造の3次元スパイラルインダクタIdの大きさが横1000μm×縦1100μmであることを示す。
【0099】
これら図によると、ほぼ同一の横縦長の空間内に、従来のスパイラルインダクタIdの巻数は3回であるに対し、本発明の3次元スパイラルインダクタIdの巻数は10回であって、7回が多いことを示す。また、従来のスパイラルインダクタと本発明の3次元スパイラルインダクタIdのインダクタンス値およびキャパシタンス値を下記表1に示す。
【0100】
【表1】
【0101】
表1から、本発明の3次元スパイラルインダクタIdは、従来のスパイラルインダクタIdに比べ、インダクタンスがほぼ2倍以上増加したことが分かる。
【0102】
さらに、インダクタンスが増加した分とは異なり、インダクタIdの不利な要素であるキャパシタンスは微小に増加したことが分かる。
【0103】
ついで、本発明の3次元スパイラルインダクタIdが相対的にどんなに小さい面積で従来技術のスパイラルインダクタと同一インダクタンスが得られるかを調べる。
【0104】
図17aおよび参考図5は、従来のスパイラルインダクタIdにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が3回であり、図18aおよび参考図7は、本発明の側方向拡張構造の3次元スパイラルインダクタIdにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が5回である。ここで、凡例は各色相に相当する電流密度の変化を示す。
【0105】
図17bおよび参考図6は、図17aの従来のスパイラルインダクタIdにおいて、絶縁層を省略した構造を示す平面図であって、従来のスパイラルインダクタIdの大きさが横1100μm×縦1100μmであることを示す。ここで、凡例は各色相に相当する電流密度の変化を示す。
【0106】
図18bおよび参考図8は、図18aの側方向拡張構造の3次元スパイラルインダクタIdの平面図であって、本発明の側方向拡張構造の3次元スパイラルインダクタIdの大きさが横400μm×縦1100μmであることを示し、図17aの従来のスパイラルインダクタIdより使用面積を63%減らしたことを示す。
【0107】
これら図によると、使用面積が63%も減少したが、従来のスパイラルインダクタIdの巻数は3回であり、本発明の3次元スパイラルインダクタの巻数は5回であることから、本発明の3次元スパイラルインダクタIdが2回多いことを示す。そして、従来のスパイラルインダクタと本発明の3次元スパイラルインダクタIdのインダクタンス値およびキャパシタンス値を下記表2に示す。
【0108】
【表2】
【0109】
表2から、本発明の3次元スパイラルインダクタIdは従来のスパイラルインダクタIdに比べ、使用面積がおよそ63%減少したにもかかわらず、ほぼ同一のインダクタンス値を有することが分かる。
【0110】
そして、インダクタンスが増加したにもかかわらず、インダクタIdの不利な要素であるキャパシタンスは却って減少したことが分かる。
【0111】
以上、添付図面を参照しながら本発明による3次元インダクタ内蔵型プリント基板およびその製造方法の好適な実施形態について説明したが、これは本発明の一実施形態にすぎないもので、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【0112】
本発明は、携帯電話、MP3機能のような小型機器に適用可能である。
【図面の簡単な説明】
【0113】
【図1】一般の平面インダクタの構造を示す平面図である。
【図2a】従来技術による3次元インダクタの構造を示す斜視図である。
【図2b】従来技術による3次元インダクタの構造を示す斜視図である。
【図3a】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3b】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3c】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3d】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3e】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3f】従来技術による3次元インダクタの製造工程を示す断面図である。
【図4】従来技術による重複環状インダクタの構造を示す斜視図である。
【図5】従来技術によるほかの3次元インダクタの構造を示す断面図である。
【図6】図5の線A−A’についての断面図である。
【図7】図5の線B−B’についての断面図である。
【図8】図5の従来技術による3次元インダクタの変形例を示す断面図である。
【図9】図5の従来技術による3次元インダクタのほかの変形例を示す断面図である。
【図10】本発明の第1実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる4層構造の3次元インダクタの斜視図である。
【図11】本発明の第2実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる6層構造の3次元インダクタの斜視図である。
【図12】本発明の第3実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる側方向拡張構造の3次元インダクタの斜視図である。
【図13a】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13b】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13c】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13d】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13e】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13f】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13g】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13h】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図14a】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14b】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14c】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14d】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14e】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14f】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図15a】従来のスパイラルインダクタの絶縁層を省略した構造を示す斜視図である。
【図15b】図15aの従来のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。
【図16a】本発明による巻数10回の側方向拡張構造の3次元スパイラルインダクタの絶縁層を省略した構造を示す斜視図である。
【図16b】図16aの本発明のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。
【図17a】従来のスパイラルインダクタの絶縁層を省略した構造を示す斜視図である。
【図17b】図17aの従来のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。
【図18a】本発明による巻数6回の側方向拡張構造の3次元スパイラルインダクタの絶縁層を省略した構造を示す斜視図である。
【図18b】図18aの本発明のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。
【符号の説明】
【0114】
1100a〜1100d、1200a〜1200f、1300a〜1300k コイル導体パターン
1101a〜1101c、1201a〜1201e、1301a〜1301j コイルビアホール
1103a、1103b、1203a、1203b、1303a、1303b リードアウトパターン
【技術分野】
【0001】
本発明はインダクタ内蔵型プリント基板およびその製造方法に係り、より詳しくはプリント基板の効率的な空間活用のために、垂直に形成されたスパイラル構造を重複して形成した、インダクタを内蔵したプリント基板およびその製造方法に関するものである。
【背景技術】
【0002】
電気および電子回路において、一般に使用される受動素子は、大別して抵抗、キャパシタ、インダクタである。そのなかで、キャパシタとインダクタはエネルギーを貯蔵および供給し得る最も基本的な素子で、周波数特性を有するため、使用周波数、電圧、電流によって材料を異にしなければならない。
【0003】
一方、最近の電子機器は小型化、軽量化および薄型型されており、このような機器に使用されている受動素子も製造技術および設計技術の発達につれてさらに小型化されている。特に、前述したキャパシタおよびインダクタの小型化は製品の大きさを決定する重要な基準となる。
【0004】
このうち、インダクタは、ほかの受動素子とは異なり、低電力の信号用として使用されている極めて一部の場合を除くと、既成品がないため、インダクタを必要とする場合、設計、製作、試験、評価、外注などの多くの段階を経て採用する場合が一般的である。
【0005】
そして、二つ以上のインダクタを一つのコアに共有させると変圧器となる。一般に、変圧器は、電気的絶縁、インピーダンスの変換、電圧および電流の大きさ変換、フィルタなどの目的で使用する重要な素子である。
【0006】
したがって、インダクタと変圧器はコアに巻線がなされているため、基本的に同一構造を有するが、使用用途には顕著な違いがある。
【0007】
従来のICパッケージまたはプリント基板に使用されているインダクタの構造は、基板外層にマイクロストリップで構成する2次元(2D)形態をなし、インダクタをマイクロストリップのようにパターンにより具現するためには線路を長く形成しても可能であるが、空間的な制約があるので、図1(a)、(b)、(c)に示すように、3つのタイプのインダクタIdの形態が主に用いられる。
【0008】
インダクタIdは狭い空間にパターンを長く形成するために縒った方式である。このなかで、スパイラルインダクタ(図1(a)参照)が長いパターンの形成に有利であるので多く使用される。これは、一方向に同心円を描くため、相互インダクタンスにおいて、同一方向に磁場が加わって、小さな値でも大きなインダクタンス値を生成することができる利点がある。
【0009】
図1(b)のメアンダー型(meander line)インダクタIdは単に蛇行状に形成したものである。ところが、これは、相互インダクタンスが反対であって互いに相殺するため、大きさに比べてあまり高くないインダクタンス値を生成することが難しいという欠点があり、図1(c)のループインダクタIdは、形状および性能が前記2つのタイプのインダクタIdより低いため、多く使用されることはなく、ただフィルタの特性ゆえに、たまに使用される。
【0010】
前記3つのタイプのインダクタIdのなかでは、スパイラルインダクタ(図1(a)参照)が最も有利であるが、最近に小型化および複雑化している電子機器に使用するには、平面構造としてはあまり大きな基板面積を占めながらも充分なインダクタンス値が得られない問題点がある。
【0011】
このような問題点を解決するための従来技術としては、特許文献1にインダクタ内蔵のプリント基板およびその製造方法がよく開示されている。
【0012】
インダクタの構造は二つの形態がある。第1形態は、図2aおよび図2bに示すように、絶縁層23を介して形成された導体配線22aと導体配線26aをビアホール25で電気的に接続させてインダクタ部を形成することにより、プリント基板にインダクタが内蔵された構造となる。
【0013】
図2aには絶縁層を示していないが、その製造方法としては、図3a〜図3fに示すように、第1絶縁層21上に銅箔層を積層して導体層22を形成し(図3a)、導体層22上に所定のレジスタパターンを形成し、レジスタパターンをマスクとして導体層22をエッチングした後、レジスタパターンを分離して第1導体配線22aを形成する(図3b)。
【0014】
そして、第1導体配線22aの形成された第1絶縁層21上に第2絶縁層23を形成し(図3c)、第2絶縁層23の所定位置にビアホール用スルーホール(through hole)24を形成し(図3d)、無電解銅メッキおよび電解銅メッキにより、ビアホール25および導体層26を形成する(図3e)。導体層26をパターニング処理して第2導体配線26aを形成し、インダクタ部を形成した後(図3f)、各層に配線層およびビアホールも同時に形成することにより、インダクタ内蔵のプリント基板を製作する。
【0015】
第2形態は、図4に示すように、環状の導体配線31、32、33を絶縁層(図示せず)に埋め込んで形成し、ビアホール41、42で電気的に接続してインダクタを形成するもので、その製造方法としては、第1絶縁層上に形成された第1環状導体配線31の端子電極31bと第2絶縁層上に形成された第2環状導体配線32の端子電極32aが第2絶縁層に形成されたビアホール41を介して電気的に接続され、さらに第2絶縁層上に形成された第2環状導体配線32の端子電極32bと第3絶縁層に形成された第3環状導体配線33の端子電極33aが第3絶縁層に形成されたビアホール42を介して電気的に接続されることにより、インダクタが形成される。このように、環状の導体配線間に絶縁層を介在してビアホールで電気的に接続する方式で所望数だけ積層してインダクタ部を形成するもので、各層に配線層およびビアホールなども同時に形成することで、インダクタを内蔵したプリント基板が得られる。
【0016】
また、ほかの従来の技術として、特許文献2の“プリント基板およびその製造方法”に開示されたインダクタ構造がある。
【0017】
図5〜図9に基づき、従来のほかの実施形態について説明する。図5は従来技術の実施形態によるプリント基板を示すもので、インダクタを含む一部を表面で示す断面図である。プリント基板の形態としては、図5に示すように、絶縁層を介在して位置する上下配線と、前記上下配線を電気的に接続するビアとからなるインダクタ51を内蔵するプリント基板において、インダクタ51が存在する部分とその周辺部が異種樹脂、すなわち磁性体を含有する樹脂52と磁性体を含有しない樹脂53とからなるプリント基板である。
【0018】
図6は図5の線A−A’についての断面図、図7は図5の線B−B’についての断面図である。図6および図7に示すように、配線パターン(図示せず)が形成された基板56上に第1絶縁樹脂層54が形成され、その上に第2絶縁樹脂層55が形成されている。第2絶縁樹脂層55に対しては、エキシマーレーザなどで樹脂厚を調整し、インダクタが形成される部分およびその付近の樹脂を除去することで、下部配線58の深さまで溝を形成する。磁性体含有樹脂52を前記溝に形成して上部配線62を形成したものである。ここで、図8において、磁性体を形成する部分は、各ビアの内側(ビア間)のみであってもよい。
【0019】
図5の一変形例において、図8は図5のA−A’についての断面図で、図5に示す実施例の第1絶縁樹脂層54に磁性材料を設けたプリント基板を示す。この変形例は、予め基板56上に穿孔加工する部分より大きい面積の導体絶縁層50で第1絶縁樹脂層を形成して下部配線58を形成した後、エキシマーレーザ加工より安価の炭酸ガスレーザなどにより、第1絶縁樹脂層まで溝を加工したものである。
【0020】
この場合、炭酸ガスレーザなどにより、絶縁層59および下部配線58をストッパーとして下部配線58のない樹脂部が熔解して基板上の導体絶縁層59まで溝を形成する。この溝の形成後、第2絶縁樹脂層を形成し、以後の過程は第1実施例と同様である。
【0021】
図5のさらにほかの変形例は、図9に示すように、第1実施形態のように第1絶縁樹脂層を形成して上部配線62を形成した後、炭酸ガスレーザなどで溝を形成し、その溝に磁性体含有樹脂を形成したものである。この場合、上部配線62と下部配線58をストッパーとして溝を形成する。
【0022】
その結果、インダクタの上部配線の下側に存在する樹脂と下部配線の上側に存在する樹脂の異なるプリント基板が得られる。
【0023】
しかし、従来技術および改善された従来技術によると、スパイラルインダクタが最も有利ではあるが、最近に小型にかつ複雑になる電子機器に使用される場合においては、余り大きな基板面積を占め、充分なインダクタンス値が得られない問題点があった。
【0024】
【特許文献1】特開2002−324962号公報
【特許文献2】特開2003−209331号公報
【発明の開示】
【発明が解決しようとする課題】
【0025】
したがって、本発明はこのような従来の問題点を解決するためになされたもので、小型化および複雑化される電子機器のICパッケージまたはプリント基板において、小さな面積でも大きなインダクタンス値が得られる3次元スパイラルインダクタ内蔵型プリント基板およびその製造方法を提供することをその目的とする。
【課題を解決するための手段】
【0026】
上記目的を解決するため、本発明は、複数の絶縁層および導体層を含んでなるプリント基板において、前記複数の導体上に、互いに平行なストリップ状にパターニングされ、同一の垂直面上に位置し、基板の中心層から外側に行くほど長さが増加する、伝導性物質からなった複数のコイル導体パターンと、前記中心層に対して対称な前記導体層に位置する前記コイル導体パターン間を電気的に接続して、前記コイル導体パターンとともにスパイラル状のインダクタを形成する複数の導電性スルーホール(conductive through hole)と、前記複数のコイル導体パターンと前記複数の導電性スルーホールからなる前記スパイラルインダクタの始点および終点にそれぞれ接続され、外部電源を供給するための一対のリードアウトパターンとを含んでなる、3次元スパイラルインダクタを内蔵したプリント基板を提供する。
【0027】
また、前記目的を達成するため、本発明は、絶縁層および前記絶縁層の両側に設けられた導体層からなる銅張積層板を用意し、コイルビアホールを形成するための複数のスルーホールを形成する第1段階と、前記銅張積層板にメッキ層を形成し、前記銅張積層板の導体層およびメッキ層に所定長さのストリップ状のコイル導体パターンを、互いに平行に、かつ前記スルーホールの一側端に接続されるように、複数形成する第2段階と、両側に絶縁層を積層し導体層を積層する第3段階と、前記絶縁層に、前記コイル導体パターンの他側単に接続されたスルーホールを複数形成した後、メッキ層を形成し、前記導体層および前記メッキ層に、前記銅張積層板に形成されたコイル導体パターンに平行なストリップ状のコイル導体パターンを複数形成する第4段階とを含んでなる、3次元スパイラルインダクタが内蔵されたプリント基板の製造方法を提供する。
【発明の効果】
【0028】
前記のような本発明によると、小面積の基板に多くの素子を装着しなければならない携帯電話、MP3機能の携帯電話のような小型機器において、小面積でも高インダクタンス値の具現を可能にする効果がある。
【0029】
また、本発明によると、インダクタの不利な要素であるキャパシタの増大なしで高インダクタンスの具現を可能にする効果がある。
【発明を実施するための最良の形態】
【0030】
以下に添付図面を参照しながら本発明の好適な実施例による3次元スパイラルインダクタ内蔵型プリント基板およびその製造方法を詳細に説明する。
【0031】
図10は本発明の第1実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる4層構造の3次元インダクタの斜視図である。
【0032】
同図にしめすように、本発明の第1実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる4層構造の3次元インダクタは、複数のコイル導体パターン1100a〜1100d、複数のコイルビアホール1101a〜1101c、および二つのリードアウトパターン1103a、1103bを備えており、複数のコイルビアホール1101a〜1101cの両側にはそれぞれランド部1101aaおよび1101ab、1101baおよび1101bb、1101caおよび1101cbを備えている。
【0033】
図面から分かるように、前記複数のコイル導体パターン1100a〜1100dはマイクロストリップ状に形成され、互いに平行に離隔されている。
【0034】
そして、前記複数のコイルビアホール1101a〜1101cは前記複数のコイル導体パターン1100a〜1100dに垂直に形成され、対応する複数のコイル導体パターン1100a〜1100d間を電気的に連結させる。
【0035】
この際、複数のコイルビアホール1101a〜1101cはスルーホールに無電解銅メッキ層および電界銅メッキ層が形成されて導電性を確保し、中央部にはペーストが充填されるかまたはフィルメッキされている。
【0036】
また、複数のコイルビアホール1101a〜1101cの両側には、導電性を強化するため、それぞれランド部1101aaおよび1101ab、1101baおよび1101bb、1101caおよび1101cbが形成されている。
【0037】
そして、二つのリードアウトパターン1103a、1103bはそれぞれ最外側導体パターン1100a、1100bに直角にマイクロストリップ状に連結され、導体パターン1100a、1100bの外部との電気的通路をなしている。
【0038】
ここで、コイルの巻数は1.5であるが、このために4層の回路層が必要であり、三つのコイルビアホール1101a〜1101cが必要であることが分かる。
【0039】
そして、コイル導体パターン1100a〜1100dは、内部層のパターンより外部層に行くほど長くなってスパイラル状のインダクタを形成する。
【0040】
この実施形態においては、巻数を1.5にして具現した例を示すが、より多い巻数のインダクタを具現することもできる。
【0041】
また、複数のコイル導体パターン1100a〜1100dの幅を同一に具現したが、これとは異なり、層ごとにパターンの幅を異にして具現することもできる。
【0042】
すなわち、複数のコイル導体パターン1100a〜1100dの内部層のパターンより外部層に行くほど幅が大きくなるようにするか、あるいは外部層に行くほど幅が小さくなるように具現することもできる。これによって直流抵抗値およびQ値が変化する。
【0043】
この際、内側のコイル導体パターン1100a〜1100dの幅より中央側または外側のコイル導体パターンの幅を大きくすると、コイル導体パターン1100a〜1100dの断面積は、内側のものより螺旋状の外側のものおよび中央側のものが大きくなり、その結果、中央側および外側の螺旋状コイル導体パターン1100a〜1100dの直流抵抗比が内側のコイル導体パターンの直流抵抗比より小さくなる。これにより、全体コイル導体パターンの直流抵抗が減少する。
【0044】
ここで、インダクタンスをL、直流抵抗をR、共振周波数をf0とすると、Q値は、Q=2πf0L/Rで表現できるので、Q値が増加する。
【0045】
導体パターン1100a〜1100dの材料としては、Ag、Pd、Cu、Ni、Au、Ag−Pdなどが使用可能である。
【0046】
そして、コイル導体パターン1100a〜1100dとコイルビアホール1101a〜1101cは、フォトリソグラフィー法、エッチング法およびホール加工法を組み合わせた方法で製造される。より詳細に説明すると、銅張積層板にコイルビアホール1101b、1101c用のスルーホールを加工し、無電界銅メッキおよび電界銅メッキでメッキ層を形成してスルーホールに導電性を付与し、導体層にフォトレジスト層を形成する。その後、このフォトレジスト層をフォトマスクで被覆し、露光を行う。露光されたレジスト層に現像工程を行い、レジスト層の不要な部分を除去する。前記導体層は、レジスト層で塗布された部分を残してエッチング液で除去する。これにより、コイル導体パターン1100c、1100dとリードアウトパターン1103bが形成される。
【0047】
その後、コイル導体パターン1100c、1100dの両側に絶縁層を積層し、導体ヒアホール1101a用のスルーホールを加工する。そして、スルーホールに無電解銅メッキおよび電界銅メッキを施して、スルーホールに導電性を付与して導体層を形成する。その後、スルーホールを導電性ペーストで充填した後、前述した過程を繰り返し行ってコイル導体パターン1100a、1100bおよびリードアウトパターン1103aを形成する。
【0048】
図11は本発明の第2実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる6層構造の3次元インダクタの斜視図であって、巻数を増大した例を示す。
【0049】
同図に示すように、本発明の第2実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる3次元インダクタは、複数のコイル導体パターン1200a〜1200fと、前記複数のコイル導体パターン1200a〜1200f間を連結する複数のコイルビアホール1201a〜1201eと、二つのリードアウトパターン1203a、1203bとを備えている。
【0050】
図面から分かるように、コイルの巻数は2.5であるが、このために6層の回路層が必要であり、六つのコイルビアホール1201a〜1201eが必要である。
【0051】
そして、コイル導体パターン1200a〜1200fは、内部層のパターンより外部層に行くほど長くなってスパイラル状のインダクタを形成する。
【0052】
この実施形態においては、前記複数のコイル導体パターン1200a〜1200fの幅はほぼ同等に具現したが、これとは異なり、層ごとにパターンの幅を異にして具現することもできる。
【0053】
すなわち、複数のコイル導体パターン1200a〜1200fの内部層のパターンより外部層に行くほど幅が大きくなるようにするか、あるいは外部層に行くほど幅が小さくなるように具現することもできる。これによって直流抵抗値およびQ値が変化する。
【0054】
この際、内側のコイル導体パターン1200a〜1200fの幅より中央側または外側のコイル導体パターンの幅を大きくすると、コイル導体パターン1200a〜1200fの断面積は、内側のものより螺旋状の外側のものおよび中央側のものが大きくなり、その結果、中央側および外側の螺旋状コイル導体パターン1200a〜1200fの直流抵抗比が内側のコイル導体パターンの直流抵抗比より小さくなる。これにより、全体コイル導体パターンの直流抵抗が減少する。
【0055】
ここで、導体パターン1200a〜1200dの材料としては、Ag、Pd、Cu、Ni、Au、Ag−Pdなどが使用可能である。
【0056】
そして、コイル導体パターン1200a〜1200fとコイルビアホール1201a〜1201eは、フォトリソグラフィー法、エッチング法およびホール加工法を組み合わせた方法で製造される。
【0057】
図12は本発明の第3実施形態による、3次元スパイラルインダクタの絶縁層が省略された状態を示す斜視図である。
【0058】
同図にしめすように、本発明の第3実施形態が第1実施形態および第2実施形態と異なる点は、側方向にスパイラル構造が三つ重複して拡張されていることである。
【0059】
すなわち、本発明の第3実施形態においては、三つの垂直面が想定可能であり、三つの垂直面にはそれぞれ巻数が1.75であるスパイラル構造を有するインダクタ部が設けられ、それぞれのインダクタ部はリード接続パターン1304a、1304bにより電気的な接続を維持している。
【0060】
それぞれの垂直面に設けられたインダクタ部のうち、第1インダクタ部を例として説明すると、複数のコイル導体パターン1300a〜1300d、複数のコイルビアホール1301a〜1301c、およびリードアウトパターン1303aを備えており、複数のコイルビアホール1301a〜1301cの両側にはそれぞれランド部1301aaおよび1301ab、1301baおよび1301bb、1301caおよび1301cbを備えている。
【0061】
図面から分かるように、前記複数のコイル導体パターン1300a〜1300dはマイクロストリップ状に形成され、互いに平行に離隔されている。
【0062】
そして、前記複数のコイルビアホール1301a〜1301cは前記複数のコイル導体パターン1300a〜1300dに垂直に形成され、対応する複数のコイル導体パターン1300a〜1300d間を電気的に連結させる。
【0063】
この際、複数のコイルビアホール1301a〜1301cはスルーホールに無電解銅メッキ層および電界銅メッキ層が形成されて導電性を確保し、中央部にはペーストが充填されるかまたはフィルメッキされている。
【0064】
また、複数のコイルビアホール1301a〜1301cの両側には、導電性を増大させるため、それぞれランド部1301aaおよび1301ab、1301baおよび1301bb、1301caおよび1301cbが形成されている。
【0065】
そして、リードアウトパターン1303aはそれぞれ最外側導体パターン1300a、1300bに直角にマイクロストリップ状に連結され、導体パターン1300a、1300bの外部との電気的通路をなしている。
【0066】
ここで、コイルの巻数は1.5であるが、このために4層の回路層が必要であり、三つのコイルビアホール1301a〜1301cが必要であることが分かる。
【0067】
そして、コイル導体パターン1300a〜1300dは、内部層のパターンより外部層に行くほど長くなってスパイラル状のインダクタ部を形成する。
【0068】
この実施形態においては、巻数を1.5にした例を示すが、より多い巻数のインダクタとすることもできる。
【0069】
また、複数のコイル導体パターン1300a〜1300dの幅を同一に具現したが、これとは異なり、層ごとにパターンの幅を異にすることもできる。
【0070】
すなわち、複数のコイル導体パターン1300a〜1300dの内部層のパターンより外部層に行くほど幅が大きくなるようにするか、あるいは外部層に行くほど幅が小さくなるようにすることもできる。これによって直流抵抗値およびQ値が変化する。
【0071】
この際、内側のコイル導体パターン1300a〜1300dの幅より中央側または外側のコイル導体パターンの幅を大きくすると、コイル導体パターン1300a〜1300dの断面積は、内側のものより螺旋状の外側のものおよび中央側のものが大きくなり、その結果、中央側および外側の螺旋状コイル導体パターン1300a〜1300dの直流抵抗比が内側のコイル導体パターンの直流抵抗比より小さくなる。これにより、全体コイル導体パターンの直流抵抗が減少する。
【0072】
ここでは、第1インダクタ部を例として説明したが、第2インダクタ部および第3インダクタ部においても同様である。
【0073】
ここで、分離されたインダクタ部を電気的に接続する必要がある。第1インダクタ部と第2インダクタ部は第1リード接続パターン1304aにより電気的に接続することができ、第2インダクタ部と第3インダクタ部は第2リード接続パターン1304bにより電気的に接続することができる。
【0074】
そして、このようなリード接続パターン1304a、1304bは、最外側巻線に位置するものと最内側巻線に位置するものが交番に配列されている。
【0075】
このようなリード接続パターン1304a、1304bがインダクタンスの増加に及ぼす影響は非常に僅かであるが、寄生抵抗または寄生キャパシタンスに及ぼす影響が大きいため、その幅をできるだけ小さくすることにより、寄生抵抗または寄生キャパシタンスを最小化することができる。
【0076】
本発明の第3実施形態においては、三つのインダクタからなった3次元スパイラルインダクタを例として説明したが、そのほかにも、それ以上の巻線数を有する3次元スパイラルインダクタの設計も可能であろう。
【0077】
図13a〜図13hは、本発明の第3実施形態の製造工程を示す、図12の線A−A’についての断面図である。
【0078】
図13aに示すように、銅張積層板1400の両側銅箔を電気的に接続するためのコイルビアホールを形成するためのスルーホール1403を機械的ドリルまたはレーザドリルで形成する。
【0079】
図13cに示すように、前記スルーホール1403に導電性を付与するため、無電解銅メッキおよび電解銅メッキを施してメッキ層1404を形成し、図13dに示すように、スルーホール1403を導電性ペーストで充填するかまたはフィルメッキを行うことで、導電性を向上させる。
【0080】
ついで、両側の銅箔1402a、1402bにフォトレジスト層を形成し、フォトレジスト層をフォトマスクで被覆し、露光させる。
【0081】
露光されたレジスト層を現像させて、レジスト層の不要な部分を除去する。
【0082】
そして、この導体層を、レジスト層で塗布された部分のみ残して、エッチング液で除去する。これにより、内層のコイル導体パターンとリードアウトパターンが形成される。
【0083】
その後、図13eに示すように、コイル導体パターンの両側に絶縁層1411a、1411bと銅箔1412a、1412bを積層し、図13fに示すように、コイルビアホール用スルーホール1413、1414を形成し、図13gに示すように、スルーホール1413、1414に導電性を付与するための無電解銅メッキおよび電解銅メッキを施してメッキ層1415を形成する。
【0084】
図13hに示すように、スルーホール1413、1414を導電性ペーストで充填するかあるいはフィルメッキすることで、導電性を向上させる。
【0085】
ついで、無電解および電解銅メッキ層1415にフォトレジスト層を形成した後、フォトレジスト層をフォトマスクで被覆し、露光させる。
【0086】
その後、露光されたレジスト層を現像させ、レジスト層の不要な部分を除去した後、この導体層を、レジスト層で塗布された部分を残して、エッチング液で除去する。これにより、内層のコイル導体パターンとリードアウトパターンが形成される。
【0087】
図14a〜図14fは、本発明の第3実施形態の製造工程を示す、図12の線B−B’についての断面図である。
【0088】
図14aに示すように、絶縁層1401と両側の銅箔1402a、1402bからなる銅張積層板1400を用意する。
【0089】
そして、図13bのように、銅張積層板1400の両側銅箔を電気的に接続し得るコイルビアホールを形成するためのスルーホール1403を機械的ドリルまたはレーザドリルで形成することになるが、図12の線B−B’についての切断面上にはスルーホールが位置しないため、図面上の変化はない。
【0090】
図14bに示すように、図13bで形成されたスルーホール1403に導電性を付与するため、無電解銅メッキおよび電解銅メッキを施してメッキ層1404を形成する。
【0091】
図14cに示すように、両側の銅箔1402a、1402bにフォトレジスト層を形成した後、フォトレジスト層をフォトマスクで被覆し、露光させる。
【0092】
その後、露光されたレジスト層を現像させ、レジスト層の不要な部分を除去した後、この導体層を、レジスト層で塗布された部分を残して、エッチング液で除去する。これにより、内層のコイル導体パターンとリードアウトパターンが形成される。
【0093】
その後、図14dに示すように、コイル導体パターンの両側に絶縁層1411a、1411bと銅箔1412a、1412bを積層し、図14eに示すように、図13fで形成されたコイルビアホール用スルーホールに導電性を付与するための無電解銅メッキおよび電解銅メッキを施してメッキ層1415を形成する。
【0094】
図14fに示すように、無電解および電解銅メッキ層1415にフォトレジスト層を形成した後、フォトレジスト層をフォトマスクで被覆し、露光させる。
【0095】
その後、露光されたレジスト層を現像させ、レジスト層の不要な部分を除去した後、この導体層を、レジスト層で塗布された部分を残して、エッチング液で除去する。これにより、外層のコイル導体パターンとリードアウトパターンが形成される。
【0096】
図15aおよび参考図1は、従来のスパイラルインダクタIdにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が3回であり、図16aおよび参考図3は、本発明の側方向拡張構造の3次元スパイラルインダクタIdにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が10回である。図15aおよび図16aにおいて、色相の変化はそれぞれの電流密度の変化を示す。凡例は各色がいくらの電流密度を意味するかを示す。
【0097】
図15bおよび参考図2は、図15aの従来のスパイラルインダクタIdにおいて、絶縁層を省略した構造を示す平面図であって、従来のスパイラルインダクタの大きさが横1100μm×縦1100μmであることを示す。
【0098】
図16bおよび参考図4は、図16aの側方向拡張構造の3次元スパイラルインダクタIdの平面図であって、本発明の側方向拡張構造の3次元スパイラルインダクタIdの大きさが横1000μm×縦1100μmであることを示す。
【0099】
これら図によると、ほぼ同一の横縦長の空間内に、従来のスパイラルインダクタIdの巻数は3回であるに対し、本発明の3次元スパイラルインダクタIdの巻数は10回であって、7回が多いことを示す。また、従来のスパイラルインダクタと本発明の3次元スパイラルインダクタIdのインダクタンス値およびキャパシタンス値を下記表1に示す。
【0100】
【表1】
【0101】
表1から、本発明の3次元スパイラルインダクタIdは、従来のスパイラルインダクタIdに比べ、インダクタンスがほぼ2倍以上増加したことが分かる。
【0102】
さらに、インダクタンスが増加した分とは異なり、インダクタIdの不利な要素であるキャパシタンスは微小に増加したことが分かる。
【0103】
ついで、本発明の3次元スパイラルインダクタIdが相対的にどんなに小さい面積で従来技術のスパイラルインダクタと同一インダクタンスが得られるかを調べる。
【0104】
図17aおよび参考図5は、従来のスパイラルインダクタIdにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が3回であり、図18aおよび参考図7は、本発明の側方向拡張構造の3次元スパイラルインダクタIdにおいて、絶縁層を省略した構造を示す斜視図であって、巻数が5回である。ここで、凡例は各色相に相当する電流密度の変化を示す。
【0105】
図17bおよび参考図6は、図17aの従来のスパイラルインダクタIdにおいて、絶縁層を省略した構造を示す平面図であって、従来のスパイラルインダクタIdの大きさが横1100μm×縦1100μmであることを示す。ここで、凡例は各色相に相当する電流密度の変化を示す。
【0106】
図18bおよび参考図8は、図18aの側方向拡張構造の3次元スパイラルインダクタIdの平面図であって、本発明の側方向拡張構造の3次元スパイラルインダクタIdの大きさが横400μm×縦1100μmであることを示し、図17aの従来のスパイラルインダクタIdより使用面積を63%減らしたことを示す。
【0107】
これら図によると、使用面積が63%も減少したが、従来のスパイラルインダクタIdの巻数は3回であり、本発明の3次元スパイラルインダクタの巻数は5回であることから、本発明の3次元スパイラルインダクタIdが2回多いことを示す。そして、従来のスパイラルインダクタと本発明の3次元スパイラルインダクタIdのインダクタンス値およびキャパシタンス値を下記表2に示す。
【0108】
【表2】
【0109】
表2から、本発明の3次元スパイラルインダクタIdは従来のスパイラルインダクタIdに比べ、使用面積がおよそ63%減少したにもかかわらず、ほぼ同一のインダクタンス値を有することが分かる。
【0110】
そして、インダクタンスが増加したにもかかわらず、インダクタIdの不利な要素であるキャパシタンスは却って減少したことが分かる。
【0111】
以上、添付図面を参照しながら本発明による3次元インダクタ内蔵型プリント基板およびその製造方法の好適な実施形態について説明したが、これは本発明の一実施形態にすぎないもので、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【0112】
本発明は、携帯電話、MP3機能のような小型機器に適用可能である。
【図面の簡単な説明】
【0113】
【図1】一般の平面インダクタの構造を示す平面図である。
【図2a】従来技術による3次元インダクタの構造を示す斜視図である。
【図2b】従来技術による3次元インダクタの構造を示す斜視図である。
【図3a】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3b】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3c】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3d】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3e】従来技術による3次元インダクタの製造工程を示す断面図である。
【図3f】従来技術による3次元インダクタの製造工程を示す断面図である。
【図4】従来技術による重複環状インダクタの構造を示す斜視図である。
【図5】従来技術によるほかの3次元インダクタの構造を示す断面図である。
【図6】図5の線A−A’についての断面図である。
【図7】図5の線B−B’についての断面図である。
【図8】図5の従来技術による3次元インダクタの変形例を示す断面図である。
【図9】図5の従来技術による3次元インダクタのほかの変形例を示す断面図である。
【図10】本発明の第1実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる4層構造の3次元インダクタの斜視図である。
【図11】本発明の第2実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる6層構造の3次元インダクタの斜視図である。
【図12】本発明の第3実施形態による3次元スパイラルインダクタ内蔵型プリント基板に用いられる側方向拡張構造の3次元インダクタの斜視図である。
【図13a】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13b】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13c】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13d】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13e】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13f】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13g】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図13h】図12に示す3次元インダクタの製造工程を示す、図12の線A−A’についての断面図である。
【図14a】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14b】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14c】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14d】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14e】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図14f】図12に示す3次元インダクタの製造工程を示す、図12の線B−B’についての断面図である。
【図15a】従来のスパイラルインダクタの絶縁層を省略した構造を示す斜視図である。
【図15b】図15aの従来のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。
【図16a】本発明による巻数10回の側方向拡張構造の3次元スパイラルインダクタの絶縁層を省略した構造を示す斜視図である。
【図16b】図16aの本発明のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。
【図17a】従来のスパイラルインダクタの絶縁層を省略した構造を示す斜視図である。
【図17b】図17aの従来のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。
【図18a】本発明による巻数6回の側方向拡張構造の3次元スパイラルインダクタの絶縁層を省略した構造を示す斜視図である。
【図18b】図18aの本発明のスパイラルインダクタの絶縁層を省略した構造を示す平面図である。
【符号の説明】
【0114】
1100a〜1100d、1200a〜1200f、1300a〜1300k コイル導体パターン
1101a〜1101c、1201a〜1201e、1301a〜1301j コイルビアホール
1103a、1103b、1203a、1203b、1303a、1303b リードアウトパターン
【特許請求の範囲】
【請求項1】
複数の絶縁層および導体層を含んでなるプリント基板において、
前記複数の導体上に、互いに平行なストリップ状にパターニングされ、同一の垂直面上に位置し、基板の中心層から外側に行くほど長さが増加する、伝導性物質からなる複数のコイル導体パターンと、
前記中心層に対して対称な前記導体層に位置する前記コイル導体パターン間を電気的に接続して、前記コイル導体パターンとともにスパイラル状のインダクタを形成する複数の導電性スルーホールと、
前記複数のコイル導体パターンと前記複数の導電性スルーホールからなる前記スパイラルインダクタの始点および終点にそれぞれ接続され、外部電源を供給するための一対のリードアウトパターンとを含んでなることを特徴とする、3次元スパイラルインダクタを内蔵したプリント基板。
【請求項2】
前記複数の導電性スルーホールの内部が伝導性物質で充填されていることを特徴とする請求項1記載の3次元スパイラルインダクタを内蔵したプリント基板。
【請求項3】
前記複数の導電性スルーホールの内壁にメッキ層が施されていることを特徴とする請求項1記載の3次元スパイラルインダクタを内蔵したプリント基板。
【請求項4】
前記コイル導体パターンが基板の中心層から外側に行くほど幅が増加することを特徴とする請求項1記載の3次元スパイラルインダクタを内蔵したプリント基板。
【請求項5】
前記コイル導体パターンが前記垂直面に平行な複数の垂直面のそれぞれに複数形成され、前記導電性スルーホールが前記複数の垂直面のそれぞれに複数形成され、各垂直面上の複数の導体層のなかで、前記中心層に対して対称な導体層に位置するコイル導体パターン間を電気的に接続し、各垂直面上のスパイラルインダクタが、一垂直面のスパイラルインダクタと隣接水力面のスパイラルインダクタの回転方向が反対となるように、形成されることを特徴とする請求項1記載の3次元スパイラルインダクタを内蔵したプリント基板。
【請求項6】
絶縁層および前記絶縁層の両側に設けられた導体層からなる銅張積層板を用意し、コイルビアホールを形成するための複数のスルーホールを形成する第1段階と、
前記銅張積層板にメッキ層を形成し、前記銅張積層板の導体層およびメッキ層に所定長さのストリップ状のコイル導体パターンを、互いに平行に、かつ前記スルーホールの一側端に接続されるように、複数形成する第2段階と、
両側に絶縁層を積層し導体層を積層する第3段階と、
前記絶縁層に、前記コイル導体パターンの他側単に接続されたスルーホールを複数形成した後、メッキ層を形成し、前記導体層および前記メッキ層に、前記銅張積層板に形成されたコイル導体パターンに平行なストリップ状のコイル導体パターンを複数形成する第4段階とを含んでなることを特徴とする、3次元スパイラルインダクタが内蔵されたプリント基板の製造方法。
【請求項7】
前記第3段階と前記第4段階を繰り返し行って巻数を増加させる第5段階をさらに含むことを特徴とする請求項6記載の3次元スパイラルインダクタが内蔵されたプリント基板の製造方法。
【請求項8】
前記コイル導体パターンが中心層から外側に行くほど、幅が大きくなることを特徴とする請求項6記載の3次元スパイラルインダクタが内蔵されたプリント基板の製造方法。
【請求項1】
複数の絶縁層および導体層を含んでなるプリント基板において、
前記複数の導体上に、互いに平行なストリップ状にパターニングされ、同一の垂直面上に位置し、基板の中心層から外側に行くほど長さが増加する、伝導性物質からなる複数のコイル導体パターンと、
前記中心層に対して対称な前記導体層に位置する前記コイル導体パターン間を電気的に接続して、前記コイル導体パターンとともにスパイラル状のインダクタを形成する複数の導電性スルーホールと、
前記複数のコイル導体パターンと前記複数の導電性スルーホールからなる前記スパイラルインダクタの始点および終点にそれぞれ接続され、外部電源を供給するための一対のリードアウトパターンとを含んでなることを特徴とする、3次元スパイラルインダクタを内蔵したプリント基板。
【請求項2】
前記複数の導電性スルーホールの内部が伝導性物質で充填されていることを特徴とする請求項1記載の3次元スパイラルインダクタを内蔵したプリント基板。
【請求項3】
前記複数の導電性スルーホールの内壁にメッキ層が施されていることを特徴とする請求項1記載の3次元スパイラルインダクタを内蔵したプリント基板。
【請求項4】
前記コイル導体パターンが基板の中心層から外側に行くほど幅が増加することを特徴とする請求項1記載の3次元スパイラルインダクタを内蔵したプリント基板。
【請求項5】
前記コイル導体パターンが前記垂直面に平行な複数の垂直面のそれぞれに複数形成され、前記導電性スルーホールが前記複数の垂直面のそれぞれに複数形成され、各垂直面上の複数の導体層のなかで、前記中心層に対して対称な導体層に位置するコイル導体パターン間を電気的に接続し、各垂直面上のスパイラルインダクタが、一垂直面のスパイラルインダクタと隣接水力面のスパイラルインダクタの回転方向が反対となるように、形成されることを特徴とする請求項1記載の3次元スパイラルインダクタを内蔵したプリント基板。
【請求項6】
絶縁層および前記絶縁層の両側に設けられた導体層からなる銅張積層板を用意し、コイルビアホールを形成するための複数のスルーホールを形成する第1段階と、
前記銅張積層板にメッキ層を形成し、前記銅張積層板の導体層およびメッキ層に所定長さのストリップ状のコイル導体パターンを、互いに平行に、かつ前記スルーホールの一側端に接続されるように、複数形成する第2段階と、
両側に絶縁層を積層し導体層を積層する第3段階と、
前記絶縁層に、前記コイル導体パターンの他側単に接続されたスルーホールを複数形成した後、メッキ層を形成し、前記導体層および前記メッキ層に、前記銅張積層板に形成されたコイル導体パターンに平行なストリップ状のコイル導体パターンを複数形成する第4段階とを含んでなることを特徴とする、3次元スパイラルインダクタが内蔵されたプリント基板の製造方法。
【請求項7】
前記第3段階と前記第4段階を繰り返し行って巻数を増加させる第5段階をさらに含むことを特徴とする請求項6記載の3次元スパイラルインダクタが内蔵されたプリント基板の製造方法。
【請求項8】
前記コイル導体パターンが中心層から外側に行くほど、幅が大きくなることを特徴とする請求項6記載の3次元スパイラルインダクタが内蔵されたプリント基板の製造方法。
【図1】
【図2a】
【図2b】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図3f】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13a】
【図13b】
【図13c】
【図13d】
【図13e】
【図13f】
【図13g】
【図13h】
【図14a】
【図14b】
【図14c】
【図14d】
【図14e】
【図14f】
【図15a】
【図15b】
【図16a】
【図16b】
【図17a】
【図17b】
【図18a】
【図18b】
【図2a】
【図2b】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図3f】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13a】
【図13b】
【図13c】
【図13d】
【図13e】
【図13f】
【図13g】
【図13h】
【図14a】
【図14b】
【図14c】
【図14d】
【図14e】
【図14f】
【図15a】
【図15b】
【図16a】
【図16b】
【図17a】
【図17b】
【図18a】
【図18b】
【公開番号】特開2006−190934(P2006−190934A)
【公開日】平成18年7月20日(2006.7.20)
【国際特許分類】
【出願番号】特願2005−147085(P2005−147085)
【出願日】平成17年5月19日(2005.5.19)
【出願人】(591003770)三星電機株式会社 (982)
【Fターム(参考)】
【公開日】平成18年7月20日(2006.7.20)
【国際特許分類】
【出願日】平成17年5月19日(2005.5.19)
【出願人】(591003770)三星電機株式会社 (982)
【Fターム(参考)】
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