【課題】低いオン抵抗を得ながら、優れた耐圧性能を持つ、縦型の半導体装置およびその製造方法を提供する。
【解決手段】開口部２８はｎ⁻型ＧａＮドリフト層４にまで届いており、開口部の壁面を覆うように位置する再成長層２７と、ｐ型ＧａＮバリア層６と、ゲート電極Ｇと、ソース電極Ｓとを備え、チャネルが電子走行層２２内の電子供給層２６との界面に生じる二次元電子ガスにより形成され、ｐ型ＧａＮバリア層６がＧａＮ系積層体１５の表層をなし、かつソース電極Ｓが、再成長層２７およびｐ型ＧａＮバリア層６に接して位置することを特徴とする。 （もっと読む）

【課題】作製工程を大幅に削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】ゲート配線上の一部を含む半導体層のエッチングと、画素電極とドレイン電極を接続するためのコンタクトホールの形成を、同一のフォトリソグラフィ工程及びエッチング工程で行うことで、フォトリソグラフィ工程を削減する。これにより露出したゲート配線の一部を絶縁層で覆い、これに液晶層の間隔を維持するスペーサを兼ねさせる。フォトリソグラフィ工程を削減することにより、低コストで生産性の良い液晶表示装置を提供することができる。また、半導体層に酸化物半導体を用いることで、消費電力が低減され、信頼性の高い液晶表示装置を提供することができる。 （もっと読む）

【課題】高性能、高信頼性のトランジスタを有する半導体装置を作製する技術を提供する。
【解決手段】配線層を導電層から形成する際に酸化物半導体層を保護するための保護導電膜を酸化物半導体層と導電層との間に形成して、２段階のエッチングを行う。第１のエッチング工程には、保護導電膜は導電層よりエッチングされにくく、導電層と保護導電膜とのエッチング選択比が高い条件で行うエッチング方法を採用し、第２のエッチング工程には、保護導電膜は酸化物半導体層よりエッチングされやすく、保護導電膜と酸化物半導体層とのエッチング選択比が高い条件で行うエッチング方法を採用する。 （もっと読む）

【課題】埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置を提供する。
【解決手段】埋込ゲート層１０とゲート配線１２との電気的な接続をトレンチ１３内に形成したｐ⁺型コンタクト埋込層１４によって行うようにする。これにより、ｐ⁺型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層１０とゲート配線１２とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置とすることが可能となる。 （もっと読む）

【課題】本発明は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を提供する。
【解決手段】このＭＥＳＦＥＴは、ソース（１３）とドレイン（１７）とゲート（２４）とを備えている。このゲート（２４）を、ソース（１３）とドレイン（１７）の間及びｎ導電型チャネル層（１８）上に設ける。ドレイン（１７）に向かって延びている端部を備えるｐ導電型領域（１４）をソースの下に設ける。このｐ導電型領域（１４）をｎ導電型チャネル領域（１８）から隔ててソース（１３）に電気的に結合させる。 （もっと読む）

【課題】Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。
【解決手段】Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。 （もっと読む）

【課題】 ウェット法により電極を形成した場合においても、マイグレーションによる不具合が起きず、配線抵抗も十分小さく、かつトランジスタ特性の優れた薄膜トランジスタを提供すること。
【解決手段】 基板１０上にゲート電極、ゲート絶縁膜、ソース電極及びドレイン電極、有機半導体層を有する薄膜トランジスタにおいて、前記ソース電極及び前記ドレイン電極が３層の積層体からなり、かつ３層の積層体の膜厚が第1層目、第２層目、第３層目の順に薄くする薄膜トランジスタである。 （もっと読む）

【課題】金属酸化物膜と導電性高分子膜を積層してショットキー接合素子を形成する際に、従来よりもコストを抑え、且つ、所望の特性を有するショットキー接合素子を提供する。
【解決手段】少なくともタングステンをドープしたインジウムを含み、予めキャリア濃度が制御された金属酸化物膜と、導電性高分子膜との積層により構成される。 （もっと読む）

【課題】絶縁性酸化物の量産性を高めこと、また、そのような絶縁性酸化物を用いた半導体装置に安定した電気的特性を付与すること、信頼性の高い半導体装置を作製する。
【解決手段】亜鉛のように４００〜７００℃で加熱した際にガリウムよりも揮発しやすい材料を酸化ガリウムに添加したターゲットを用いて、ＤＣスパッタリング、パルスＤＣスパッタリング等の大きな基板に適用できる量産性の高いスパッタリング方法で成膜し、これを４００〜７００℃で加熱することにより、添加された材料を膜の表面近傍に偏析させる。膜のその他の部分は添加された材料の濃度が低下し、十分な絶縁性を呈するため、半導体装置のゲート絶縁物等に利用できる。 （もっと読む）

【課題】平坦なＮｉＰｔシリサイド層を形成する。
【解決手段】ＣＶＤ法を用いて、シリコン層２６（ゲート），２９（ソース・ドレイン）上にＰｔ層を形成する。次いで、ＣＶＤ法を用いて、Ｐｔ層上にＮｉ層を、Ｐｔ層より厚く形成する。次いで、シリコン層２６，２９、Ｐｔ層、及びＮｉ層を熱処理することにより、ＮｉＰｔシリサイド３３を形成する。Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下であるのが好ましい。またシリコン層は、例えばＭＩＳＦＥＴのソース・ドレインである。 （もっと読む）

【課題】 本発明は、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。
【解決手段】 ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするｎチャンネル又はｐチャンネルの電界効果トランジスタ。 （もっと読む）

【課題】シリコン以外の半導体で形成される半導体素子で使用可能なＴＥＧを有する半導体装置およびその製造方法を提供する。
【解決手段】ＳＢＤ部２ａと、ＳＢＤ部２ａの電気特性を測定するためのＴＥＧ部３ａと、を備えた半導体装置１ａであって、ＳＢＤ部２ａは、ｎ型のＳｉＣドリフト層８と、ＳｉＣドリフト層８上に、ＳｉＣドリフト層８の表面９と接触して形成された第１のショットキー電極１３と、を有し、ＴＥＧ部３ａは、ＳｉＣドリフト層８の表面９を含む箇所に形成されたｐ型のイオン注入層１８ａと、ＳｉＣドリフト層８上に、ＳｉＣドリフト層８の表面９と接触して形成された第２のショットキー電極２１ａと、第２のショットキー電極２１ａと電気的に接続され、ＳｉＣドリフト層８とは接触しないようにイオン注入層１８ａ上に形成された電極パッド２２と、を有する （もっと読む）

【課題】接合障壁ショットキー（ＪＢＳ）構造内のビルトインＰｉＮダイオードの電流伝導を阻止する。
【解決手段】接合障壁ショットキー（ＪＢＳ）一体構造が提供される。ダイオードのドリフト領域内に配置された炭化シリコン接合障壁領域を含む炭化シリコンショットキーダイオード、およびこの炭化シリコンショットキーダイオードを製造する方法も提供される。この接合障壁領域は、ダイオードのドリフト領域内にあって第１のドーピング濃度を有する第１の炭化シリコン領域と、ドリフト領域内にあって、第１の炭化シリコン領域とショットキーダイオードのショットキーコンタクトとの間に配置された第２の炭化シリコン領域とを含む。第２の領域は、第１の炭化シリコン領域およびショットキーコンタクトと接触する。第２の炭化シリコン領域は、第１のドーピング濃度よりも低い第２のドーピング濃度を有する。 （もっと読む）

【課題】非酸化雰囲気下でなくても、良好なオーミック電極を形成可能な技術を提供する。
【解決手段】オーミック電極を有する半導体装置の製造方法であって、半導体基板５０上に金属層３０ｅを形成する工程と、金属層３０ｅ上に透過膜３０ｆを形成する工程と、透過膜３０ｆを通して金属層３０ｅに電磁波を照射して、金属層３０ｅを加熱する工程と、透過膜３０ｆを除去する工程を有する。 （もっと読む）

【課題】高温にさらされても、Ａｕ配線表面に析出物が発生することを抑制できる半導体デバイスの製造方法を提供する。
【解決手段】化合物半導体基板１上の、Ａｕからなる下部配線層３ａと上部配線層３ｂの上部を覆って、Ａｕより薄膜応力が小さく高融点を有する金属であるタンタルあるいはチタンからなる配線被覆層５と５’をスパッタにより形成する。 （もっと読む）

【課題】電気特性が良好な半導体装置及びその作製方法を提供する。
【解決手段】絶縁層上に形成された酸化物半導体層と、酸化物半導体層の一部と重なるソース電極層及びドレイン電極層と、酸化物半導体層の一部と接するゲート絶縁層と、ゲート絶縁層上にゲート電極層と、を有するトランジスタにおいて、ソース電極層と酸化物半導体層、及びドレイン電極層と酸化物半導体層のそれぞれの間にｎ型の導電型を有するバッファ層を形成することで、寄生抵抗を低減させ、トランジスタのオン電流特性を向上させる。 （もっと読む）

【課題】トレンチ内のダメージ除去を行う際に、ソース領域とソース電極とのコンタクト抵抗が増大することを抑制できるようにする。
【解決手段】ｎ⁺型ソース領域４の第２領域４ｂについて、最表面からある程度の深さの場所については、高不純物濃度とせず、比較的低不純物濃度となるようにする。これにより、ダメージ除去工程を行ったときに、ｎ⁺型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。したがって、ｎ⁺型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止でき、ｎ⁺型ソース領域４とソース電極９とのコンタクト抵抗の増大を抑制することが可能となる。 （もっと読む）

【課題】十分なサージ電流耐性を有し、かつ、信頼性の向上するワイドバンドギャップ半導体を用いた半導体整流装置を提供する。
【解決手段】第１導電型の第１のワイドバンドギャップ半導体領域１６と、第１の半導体領域に挟まれて形成される第２導電型の第２のワイドバンドギャップ半導体領域１８とを備えている。また、少なくとも一部が第２の半導体領域に接続され、第１の半導体領域に挟まれて形成され、第２の半導体領域より幅の狭い、複数の第２導電型の第３のワイドバンドギャップ半導体領域３２を備えている。ここで、第３の半導体領域の長手方向を第１導電型の半導体層の表面に投影した方向が、第１導電型の半導体層の表面から裏面に向かう方向に対し、９０±３０度の角度を有している。また、第３の半導体領域の間隔が、第１導電型のワイドバンドギャップ半導体層の厚さをｄとする場合に２ｄ×ｔａｎ１８°以上である。 （もっと読む）

【課題】真空装置を使用せずに、トランジスタ等の半導体装置に適用できるＭＯＳ構造の積層膜を形成する。
【解決手段】成膜方法は、半導体膜３を有する基板に、ポリシラン溶液を塗布し、半導体膜３上にポリシラン膜５を形成する工程（ＳＴＥＰ１）と、ポリシラン膜５上に、金属塩溶液を塗布し、金属イオン含有膜７を形成することにより、ポリシラン膜５をポリシロキサン膜５Ａへ、金属イオン含有膜７を金属微粒子含有膜７Ａへ、それぞれ改質する工程（ＳＴＥＰ２）を備え、ＭＯＳ構造の積層膜１００を形成する。 （もっと読む）

【課題】イオン注入ダメージにより生ずる損失が抑制された低損失な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、第１導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第１導電型の第１の半導体層と、第１の半導体層上にエピタキシャル成長により形成される第２導電型の第２の半導体層と、第２の半導体層上にエピタキシャル成長により形成され、第２の半導体層よりも高不純物濃度の第２導電型の第３の半導体層と、を備えている。さらに、第３の半導体層に形成され、少なくとも側面と底面との角部が第２の半導体層内にある凹部を備えている。また、第３の半導体層に接する第１の電極と、凹部の底面において、第２の半導体層と接し、第１の電極と接続される第２の電極と、半導体基板の下面に接する第３の電極と、を備えている。 （もっと読む）