半導体デバイスを形成する方法が、半導体基板上に半導体層を形成することによって提供される。マスクが、半導体層上に形成される。半導体層上に複数のイオン注入領域を形成するために、第１の伝導型を有するイオンがマスクによって半導体層中へ注入される。マスクによってイオン注入領域上に金属層が形成される。複数のイオン注入領域に注入されたイオンをそれぞれ活性化し、かつ複数のイオン注入領域上にオーミックコンタクトを設けるために、複数のイオン注入領域および金属層が単一工程でアニールされる。関連するデバイスも提供される。
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【課題】半導体素子の形成方法を提供する。
【解決手段】前記方法は、基板上に有機金属化学蒸着工程によって第１導電性金属化合物膜を形成し、前記第１導電性金属化合物膜上に物理気相蒸着工程によって第２導電性金属化合物膜を形成することを含む。第１及び第２導電性金属化合物膜は、第１導電性金属化合物膜が酸素原子に露出されることを防止するか、最小化した状態で形成される。したがって、第１導電性金属化合物膜の劣化を減少させることができる。 （もっと読む）

【課題】改善された電気的特性を有するゲート構造物の形成方法及びそれを用いた半導体装置の製造方法を提供する。
【解決手段】基板上にゲート絶縁膜パターン、第１導電層パターン、及びダミーゲート層パターンを含む第１予備ゲート構造物を形成する。第１予備ゲート構造物に隣接する基板に不純物領域を形成した後、基板上に第１ゲート構造物を覆う絶縁層を形成する。ダミーゲート層パターンを除去してゲート絶縁膜パターン及び第１導電層パターンを含む第２予備ゲート構造物を形成した後、第１導電層パターン上に第２導電層パターンを形成する。ゲート電極を導電層パターンに変化されるか導電層パターンを形成するための犠牲層の役割を遂行するダミーゲート層パターンを適用することで、不純物領域の形成工程を含む半導体装置の製造のための高温工程下でもゲート電極が劣化されることを防止することができる。 （もっと読む）

【課題】疎パターン領域と密パターン領域を有する半導体の製造方法において、再現性良く疎パターンと密パターン寸法の独立制御を可能とし、各パターンの露光完の寸法及びゲート電極寸法の長期変動を抑制する。
【解決手段】マスクパターンが疎に形成された領域と密に形成された領域とを有する半導体基板上に積層膜を成膜する成膜工程とマスクパターンを形成するリソグラフィ工程Ｓ１と装置内の堆積物を除去するクリーニング工程Ｓ１１Ｃとマスクパターンを細線化するトリミング工程Ｓ３とマスクパターンを積層膜に転写するドライエッチング工程Ｓ４、Ｓ５から成る半導体製造方法において、トリミング工程Ｓ３の前もしくは後に、シーズニング工程Ｓ１１Ｓに続いて堆積ステップ工程Ｓ２を導入する。 （もっと読む）

【課題】一部のゲート絶縁膜に高誘電率膜を用いている半導体装置において、より簡略して形成することが半導体装置を提供する。
【解決手段】第一の領域と第二の領域とを有する半導体装置において、第一の領域（コア部１００）には、第一のゲート電極４、第二のゲート電極５および高誘電率ゲート絶縁膜３が形成されている。第一のゲート電極４と第二のゲート電極５とは、組成比が相違する。高誘電率ゲート絶縁膜３の上には、第一のゲート電極４と第二のゲート電極５が形成されている。また、第二の領域（Ｉ／Ｏ部２００）には、第三のゲート電極７、第四のゲート電極８およびＳｉＯＮ膜６またはＳｉＯ₂膜が形成されている。第三のゲート電極７と第四のゲート電極８とは、注入されている不純物元素の種類および／または濃度が異なる。また、ＳｉＯＮ膜６またはＳｉＯ₂膜上には、第三のゲート電極７と第四のゲート電極８が形成されている。 （もっと読む）

【課題】本発明は、ゲート絶縁膜の膜厚が増加することを抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に絶縁膜２０を形成するステップと、絶縁膜上に第１の金属膜３０を形成するステップと、第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ生成エネルギーの絶対値が第１の金属膜より大きい第２の金属膜５０を形成するステップと、第１及び第２の金属膜にパターニングを行うステップと、所定の熱処理を行うステップとを備える。 （もっと読む）

【課題】適切な仕事関数を有しかつ低抵抗なメタルゲート電極を備えたＣＭＯＳトランジスタを形成する。
【解決手段】ｎＭＯＳＦＥＴ１０のメタルゲート電極１２を、ＨｆＮ層１２ａおよび金属層１２ｂ，１２ｃの３層構造とし、ｐＭＯＳＦＥＴ２０のメタルゲート電極２２を、ＨｆＮ層２２ａ、Ｎドープ金属層２２ｂおよび金属層２２ｃの３層構造とする。各メタルゲート電極１２，２２の最下層のＨｆＮ層１２ａ，２２ａのＮ濃度、および中層の金属層１２ｂとＮドープ金属層２２ｂのＮ濃度の関係を調整して、仕事関数を適切に制御すると共に、各メタルゲート電極１２，２２の最上層に低抵抗の金属層１２ｃ，２２ｃを設け、その低抵抗化を図る。これにより、仕事関数制御のために最下層および中層にＮが導入されている場合でも、最上層の低抵抗層によって低抵抗コンタクトが確保されるようになる。 （もっと読む）

本発明の実施形態は、基板上に形成されたデバイスに高品質コンタクトレベル接続部を形成するプロセスを提供する。一実施形態において、基板上に物質を堆積させるための方法であって、基板を酸化物エッチング緩衝液にさらして、前処理プロセスで水素化シリコン層を形成するステップと、基板上に金属シリサイド層を堆積させるステップと、金属シリサイド層上に第一金属層（例えば、タングステン）を堆積させるステップと、を含む前記方法が提供される。酸化物エッチング緩衝液は、フッ化水素とアルカノールアミン化合物、例えば、エタノールアミン、ジエタノールアミン、又はトリエタノールを含有することができる。金属シリサイド層は、コバルド、ニッケル、又はタングステンを含有することができ、無電解堆積プロセスによって堆積させることができる。一例において、基板は、溶媒と金属錯体化合物を含有する無電解堆積溶液にさらされる。 （もっと読む）

【課題】好適な特性を有するゲート絶縁膜及びゲート電極からなるＰ型ＦＥＴ及びＮ型ＦＥＴを備える半導体装置を提供する。
【解決手段】Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにわたって、基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にＰ型ＦＥＴ用のゲート電極層を形成し、Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにおいて、Ｐ型ＦＥＴ用のゲート電極層を加工することにより、Ｐ型ＦＥＴ形成予定領域にＰ型ＦＥＴ用のゲート電極を形成すると共に、Ｎ型ＦＥＴ形成予定領域にダミーゲート電極を形成し、Ｎ型ＦＥＴ形成予定領域において、ゲート絶縁膜上からダミーゲート電極を除去することにより、溝を形成し、溝にゲート電極材料を埋め込むことにより、ゲート絶縁膜上にＮ型ＦＥＴ用のゲート電極を形成することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】銅拡散防止能力に優れ、且つ、銅配線との密着性が良好なバリアメタル膜を形成することができる半導体装置の製造方法を提供すること。
【解決手段】第４の層間絶縁膜１６の上面とビアホール１６ａの内面に、希ガスと窒素ガスとの混合ガスを使用する反応性スパッタ法により、チタン族元素の窒化物よりなるバリアメタル膜１８を形成する工程を有し、バリアメタル膜１８を形成する工程が第１スパッタ工程と第２スパッタ工程とを含み、該第２スパッタ工程において、上記混合ガス中における窒素ガスの流量比を第１スパッタ工程におけるよりも低くする共に、第１スパッタ工程で形成されたビアホール１６ａ底部のバリアメタル膜１８を薄膜化する半導体装置の製造方法による。 （もっと読む）

【課題】ゲート絶縁膜に高誘電率膜を使用し、ゲート電極に金属を含む導体膜を使用するｐチャネル型ＭＩＳＦＥＴにおいて、生産性向上を図ることができる技術を提供することにある。そして、金属を含む導体膜の仕事関数値が酸化シリコン膜に接するとした場合にシリコンの価電子帯近傍の値から離れたものであっても、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができる技術を提供する。
【解決手段】半導体基板１上に形成されたｐチャネル型ＭＩＳＦＥＴＱ_１は、酸化ハフニウム膜よりなるゲート絶縁膜１０を有し、このゲート絶縁膜１０上に、酸化アルミニウム膜よりなる金属酸化物膜１１を有する。そして、金属酸化物膜１１上に窒化タンタル膜よりなるゲート電極１２を有している。ここで、金属酸化物膜１１は、ゲート電極１２の仕事関数値をシフトする機能を有している。 （もっと読む）

【課題】ゲート電極の界面準位を低い状態に維持しつつ、低抵抗で適性な仕事関数値を有するゲート電極の形成を可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１３を介してゲート電極１４を備えた絶縁ゲート型トランジスタからなる半導体装置１であって、前記ゲート電極１４は、前記ゲート絶縁膜１３側に上層のゲート電極１４を成膜する際のダメージを抑止する導電性を有する緩衝膜１５と、前記緩衝膜１５上に形成されたゲート電極本体部１６とで構成されていることを特徴とする。 （もっと読む）

【課題】絶縁膜上での抵抗が十分に高く、且つ銅配線上での抵抗が十分に低いキャップ層を形成することが可能な半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１上に第３の層間絶縁膜１０を形成する工程と、第３の層間絶縁膜１０に第１の配線溝１０ａを形成する工程と、第１の配線溝１０ａに銅を埋め込んで第１、第２の銅配線１２ａ、１２ｂにする工程と、第３の層間絶縁膜１０と第１、第２の銅配線１２ａ、１２ｂの上に、希ガスと窒素ガスとの混合ガスを用いる反応性スパッタ法により、キャップ層１３として窒化ジルコニウム層を形成する工程とを有し、第３の層間絶縁膜１０上に形成されるキャップ層１３は、比抵抗が１×１０⁹μΩ・ｃｍ以上となるように形成される半導体装置の製造方法による。 （もっと読む）

【課題】本発明は、エッチング工程における、高アスペクト比用途の異方性フィーチャの形成方法を提供する。
【解決手段】開示された方法は、側壁パッシベーション管理技法を通して、高アスペクト比のフィーチャのプロファイルと寸法の制御を有利に促進する。一実施形態において、側壁パッシベーションは酸化パッシベーション層をエッチング層の側壁及び／又は底部に選択的に形成することによって管理される。他の実施形態において、側壁のパッシベーションは余分な再堆積層を定期的に除去して平坦で均一なパッシベーション層をその上に維持することによって管理される。平坦で均一なパッシベーション層により、欠陥及び／又は下層のオーバーエッチングを起こすことなく、高アスペクト比のフィーチャを、基板上の高及び低フィーチャ密度領域の双方に所望の深さ及び垂直プロファイルの限界寸法に適した形で徐々にエッチングすることが可能となる。 （もっと読む）

【課題】 優れた金属シリケート膜を形成することができ、特性や信頼性に優れた半導体装置を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１１上にゲート絶縁膜１３を形成する工程と、ゲート絶縁膜上にゲート電極１４を形成する工程と、を備えた半導体装置の製造方法であって、ゲート絶縁膜を形成する工程は、金属シリケート膜を形成する工程を含み、金属シリケート膜の形成に用いるシリコン原料は、モノシラン中の少なくとも１つの水素原子をアルキル基で置換した第１の炭化水素シリコン化合物、ジシラン中の少なくとも１つの水素原子をアルキル基で置換した第２の炭化水素シリコン化合物、及びトリシラン中の少なくとも１つの水素原子をアルキル基で置換した第３の炭化水素シリコン化合物の少なくとも１つを含む。 （もっと読む）

【課題】半導体デバイスの製造において直接銅めっきし、かつ充填して相互配線を形成するための方法及び組成物の提供。
【解決手段】本発明は、半導体デバイスの製造において直接銅めっきし、かつ充填して相互配線を形成するための方法及び組成物を目的としている。本発明によれば、上記方法とは、銅イオン源を４５〜２００ｍＭ、好ましくは４５〜１００ｍＭの濃度で、及び２〜４つのアミン官能基を有する脂肪族ポリアミンである少なくとも１種の銅錯化剤を３０〜２００ｍＭ、好ましくは６０〜２００ｍＭの濃度で溶媒中の溶液に含有し；かつ上記銅／錯化剤のモル比が０．２〜２、好ましくは０．３〜１．５である銅電解槽を調製し、基板の銅拡散バリア層を上記銅電解槽に接触させ、上記基板に、銅が電気めっきされる厚みに従い調整された時間中、電気的バイアスを印加し、上記基板を上記銅電解槽から取り出す方法である。 （もっと読む）

【課題】ＣＥＴ特性及び絶縁特性を向上させた半導体素子を提供する。
【解決手段】基板１１０と、基板１１０上に積層され、高誘電体物質から形成されるゲート酸化膜１２０と、ゲート酸化膜１２０上に積層され、ゲート酸化膜１２０と同種金属の窒化物から形成される第１金属層１３１と、第１金属層１３１上に積層される第２金属層１３２と、第２金属層１３２上に積層される第３金属層１３３と、第３金属層１３３上に積層され、第１金属層１３１〜第３金属層１３３と共にゲート電極を形成する物質層１４０と、を含んでいる。これにより、半導体素子のゲート酸化膜と金属層間の化学的な反応により発生するＣＥＴ特性の低下および電流の漏れなどを防止することで半導体素子の絶縁特性を向上させることができる。 （もっと読む）

【課題】Ｐ型ＭＯＳＦＥＴの閾値のバラつきを抑制して高品質の半導体装置を形成することができ、また、製品開発のコストを抑制することができる半導体装置の製造方法を提供する。
【解決手段】シリコン基板上１００にゲート絶縁膜１０２を形成する第１の工程と、ゲート絶縁膜１０２上に、ゲート電極１０４を構成する導電体膜１０３を、有機材料を用いた形成法によって形成する第２の工程と、導電体膜１０３が形成されたシリコン基板１００を、酸化性雰囲気である水蒸気と、還元性雰囲気である水素との混合雰囲気中で加熱する第３の工程と、を備えた半導体装置の製造方法であって、第３の工程における水蒸気に対する水素の分圧比が、炭素が酸化され、かつ、導電体膜１０４を構成する金属材料が還元される分圧であることを特徴とする。 （もっと読む）

貫通する開口を備える保護層を基板上に形成し、さらにこの開口の中にゲート電極を形成することによって、トランジスタは作製される。ゲート電極の第１の部分は、開口の外側に存在する保護層の表面部分で横方向に延在し、ゲート電極の第２の部分は、保護層から間隔を空けて配置され、第１の部分を越えて横方向に延在する。関連したデバイスおよび作製方法も述べられる。
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【課題】 高ｋの金属誘電体スタックからなるゲート電極構造により、ＣＭＯＳのゲートポリシリコンの空乏化を阻止する。
【解決手段】 本発明によると、ｎＦＥＴデバイス又はｐＦＥＴデバイスの少なくとも一方が、薄膜化されたＳｉ含有電極すなわちポリシリコン電極と、該Ｓｉ含有電極上の第１の金属とを有するゲート電極スタックを含み、他方のデバイスが、薄膜化されたＳｉ含有電極を有さず、少なくとも第１の金属ゲートを有するゲート電極スタックを含む、半導体構造が提供される。 （もっと読む）