【課題】本発明は半導体装置に関する。
【解決手段】本発明は、半導体基板上のセル領域のセルトランジスタ上の層間膜を貫通してコンタクトプラグが形成され、周辺回路領域のトランジスタ上の層間膜を貫通してコンタクトプラグが形成されてなる半導体装置の製造方法であり、セルトランジスタ上の層間膜にコンタクトホールを形成し、その底部側にシリコン膜の下部導電プラグを形成する工程と、その上に金属膜を積層して積層構造のセルコンタクトプラグを形成する工程と、周辺回路用トランジスタ上の層間膜にコンタクトホールを形成し、その内部に金属膜を形成してコンタクトプラグを形成する工程とを具備し、前記セル領域のコンタクトホール内のシリコン膜上に金属膜を形成する工程と前記周辺回路領域のコンタクトホール内に金属膜を形成する工程を同時に行うことを特徴とする。 （もっと読む）

【課題】トレードオフの関係にある臨界オフ電圧上昇率ｄＶ／ｄｔとゲート感度との関係を改善した半導体装置を提供する。
【解決手段】少なくとも、ゲートトリガ電流Ｉ_ＧＴの経路となるベース層（Ｐ型ベース領域、Ｐ型半導体領域Ｐ１）のゲート電極Ｍ１ｂとのオーミック接触面である高濃度不純物層を、高融点金属シリサイド層ＬＭで形成する。 （もっと読む）

【課題】可能な限り従来の設備及び加工プロセスを継承してコストの上昇を抑制するも、Ｔａ含有の導電材料を難除去性の残留付着物を発生せしめることなく所望に加工し、容易且つ確実に信頼性の高い半導体装置を実現する。
【解決手段】半導体基板上に、Ｔａ含有層、ＴｉＮ層、及び多結晶シリコン膜等のドライエッチング可能な層を順次積層し、ＴｉＮ層をエッチングストッパーとして多結晶シリコン膜をドライエッチングして所定形状に残し、ＴｉＮ層及びＴａ含有層をＳＰＭ、ＡＰＭ等を用いてウェットエッチングして多結晶シリコン膜下で所定形状に残す。 （もっと読む）

【課題】埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置を提供する。
【解決手段】埋込ゲート層１０とゲート配線１２との電気的な接続をトレンチ１３内に形成したｐ⁺型コンタクト埋込層１４によって行うようにする。これにより、ｐ⁺型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層１０とゲート配線１２とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置とすることが可能となる。 （もっと読む）

【課題】金属半導体化合物電極の界面抵抗を低減する半導体装置の製造方法を提供する。
【解決手段】実施の形態によればｎ型半導体上に硫黄を含有する硫黄含有膜を堆積し、硫黄含有膜上に第１の金属を含有する第１の金属膜を堆積し、熱処理によりｎ型半導体と第１の金属膜を反応させて金属半導体化合物膜を形成するとともに、ｎ型半導体と金属半導体化合物膜との界面に硫黄を導入することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】平坦なＮｉＰｔシリサイド層を形成する。
【解決手段】ＣＶＤ法を用いて、シリコン層２６（ゲート），２９（ソース・ドレイン）上にＰｔ層を形成する。次いで、ＣＶＤ法を用いて、Ｐｔ層上にＮｉ層を、Ｐｔ層より厚く形成する。次いで、シリコン層２６，２９、Ｐｔ層、及びＮｉ層を熱処理することにより、ＮｉＰｔシリサイド３３を形成する。Ｐｔ層の平均膜厚が０．５ｎｍ以上２ｎｍ以下であるのが好ましい。またシリコン層は、例えばＭＩＳＦＥＴのソース・ドレインである。 （もっと読む）

【課題】シリコン以外の半導体で形成される半導体素子で使用可能なＴＥＧを有する半導体装置およびその製造方法を提供する。
【解決手段】ＳＢＤ部２ａと、ＳＢＤ部２ａの電気特性を測定するためのＴＥＧ部３ａと、を備えた半導体装置１ａであって、ＳＢＤ部２ａは、ｎ型のＳｉＣドリフト層８と、ＳｉＣドリフト層８上に、ＳｉＣドリフト層８の表面９と接触して形成された第１のショットキー電極１３と、を有し、ＴＥＧ部３ａは、ＳｉＣドリフト層８の表面９を含む箇所に形成されたｐ型のイオン注入層１８ａと、ＳｉＣドリフト層８上に、ＳｉＣドリフト層８の表面９と接触して形成された第２のショットキー電極２１ａと、第２のショットキー電極２１ａと電気的に接続され、ＳｉＣドリフト層８とは接触しないようにイオン注入層１８ａ上に形成された電極パッド２２と、を有する （もっと読む）

【課題】ＩＧＢＴ等においては、ドリフト領域やフィールドストップ領域における少数キャリアのライフタイムを制御して、スイッチング特性を改善するため、ウエハへの電子線照射が行われている。この電子線照射によって、デバイスの閾値電圧がシフトするため、電子線照射後に水素アニールを施すことにより、閾値電圧の回復を図っている。しかし、ボンディングダメージ等を低減するため、デバイス表面のモリブデン系バリアメタルをＴｉＷ系バリアメタルに変更すると、水素アニールによる閾値電圧の回復率が低下する問題が発生した。
【解決手段】本願発明はシリコン系半導体ウエハのデバイス主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する半導体装置の製造方法において、デバイス主面上にＴｉＷ系のバリアメタルをスパッタリングにより形成するに際して、ＴｉＷターゲットのチタン濃度を、８重量％以下で、且つ、２重量％以上とするものである。 （もっと読む）

【課題】非酸化雰囲気下でなくても、良好なオーミック電極を形成可能な技術を提供する。
【解決手段】オーミック電極を有する半導体装置の製造方法であって、半導体基板５０上に金属層３０ｅを形成する工程と、金属層３０ｅ上に透過膜３０ｆを形成する工程と、透過膜３０ｆを通して金属層３０ｅに電磁波を照射して、金属層３０ｅを加熱する工程と、透過膜３０ｆを除去する工程を有する。 （もっと読む）

【課題】トレンチ内のダメージ除去を行う際に、ソース領域とソース電極とのコンタクト抵抗が増大することを抑制できるようにする。
【解決手段】ｎ⁺型ソース領域４の第２領域４ｂについて、最表面からある程度の深さの場所については、高不純物濃度とせず、比較的低不純物濃度となるようにする。これにより、ダメージ除去工程を行ったときに、ｎ⁺型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。したがって、ｎ⁺型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止でき、ｎ⁺型ソース領域４とソース電極９とのコンタクト抵抗の増大を抑制することが可能となる。 （もっと読む）

【課題】コンタクト抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】実施の形態の半導体装置は、シリコンを含む半導体基板１０上の層間絶縁膜１１に形成されたコンタクトホール１２の底部１４に形成され、コンタクトホール１２に形成されるコンタクトプラグ２１と電気的に接続するニッケルシリサイド膜１８を有する。このニッケルシリサイド膜１８は、ニッケルシリサイド膜１８とコンタクトプラグ２１の界面１８ａが半導体基板１０と層間絶縁膜１１の界面１０ａより高い。 （もっと読む）

【課題】ゲート絶縁膜にｈｉｇｈ−ｋ膜を使用したＭＩＳ構造の半導体装置において、互いに異なる仕事関数を有する複数の同一導電型トランジスタを設けることを可能にする。
【解決手段】同じ導電型の第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタが同じ半導体基板５０上に設けられている。第１のＭＩＳトランジスタにおけるゲート絶縁膜５２ａの界面層２Ａの厚さは、第２のＭＩＳトランジスタにおけるゲート絶縁膜５２ｂの界面層２ｂの厚さよりも厚い。 （もっと読む）

【課題】従来のＣＭＰを伴うダマシン法を用いた配線や電極の形成は、製造工程が煩雑であり高コスト化している。表示装置等の大型基板に配線形成を行うには平坦性等の高精度が要求されて好適せず、また研磨による配線材料の除去・廃棄量が多いという課題がある。
【解決手段】配線の形成方法及び配線を有する表示装置の形成方法は、基板上若しくは回路素子上に設けられた第１の金属拡散防止膜上に、金属シード層をＣＶＤ法により形成し、フォトレジストマスクを用いて選択的に無電解メッキ法、又は電解メッキ法により、金属配線層を形成し、金属シード層及び第１の金属拡散防止膜の不要領域除去と、金属シード層及び金属配線層及び第１の金属拡散防止膜の側面を含む表面を覆うように無電解メッキ法による第２の金属拡散防止膜の選択的な形成とにより配線及び電極を形成する。 （もっと読む）

【課題】ゲート絶縁膜にハフニウムを含む絶縁膜を使用したＭＩＳＦＥＴを有する半導体装置において、ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】本発明では、ｎチャネル型コア用トランジスタＱ１のゲート絶縁膜と、ｐチャネル型コア用トランジスタＱ２のゲート絶縁膜の構成を相違させている。具体的に、ｎチャネル型コア用トランジスタＱ１では、ゲート絶縁膜に酸化シリコン膜ＳＯ１とＨｆＺｒＳｉＯＮ膜ＨＫ１の積層膜を使用している。一方、ｐチャネル型コア用トランジスタＱ２では、ゲート絶縁膜に酸化シリコン膜ＳＯ１とＨｆＳｉＯＮ膜ＨＫ２の積層膜を使用している。 （もっと読む）

【課題】ダイオードと電極材料とのコンタクト抵抗を低減した半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、シリコンを含むダイオードと、前記ダイオードに対して積層された金属層及び可変抵抗膜と、前記ダイオードと前記金属層との間に設けられた、チタンとシリコンと窒素とを含む層と、を備えた。前記チタンと前記シリコンと前記窒素とを含む前記層は、前記窒素よりも前記チタンまたはチタンシリサイドを多く含む。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】平坦な表面上に絶縁膜を形成し、絶縁膜上に第１のマスクを形成し、第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、第２のマスクを用いて絶縁膜にエッチング処理を行うことにより、絶縁層を形成し、絶縁層を覆うように酸化物半導体層を形成し、酸化物半導体層を覆うように導電膜を形成し、導電膜に研磨処理を行うことにより導電膜表面を平坦化し、導電膜をエッチング処理して導電層とすることにより酸化物半導体層の最上部の表面よりも導電層の表面を低くし、導電層と酸化物半導体層に接するゲート絶縁膜を形成し、ゲート絶縁膜の上で絶縁層と重畳する領域にゲート電極を形成する。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】基板に形成される第１の膜と第２の膜との重なり量を精度良く算出する。
【解決手段】半導体装置の製造方法は、基板の第１の領域及び第２の領域に第１の膜を形成する工程と、第２の領域の第１の膜の幅を測定する工程と、基板の第２の領域及び第３の領域に第２の膜を形成する工程と、第２の領域の第２の膜の幅及び第２の領域の第１の膜と第２の膜との距離を測定する工程と、第２の領域における第１の膜の幅の測定値、第２の膜の幅の測定値、第１の膜と第２の膜との距離の測定値及び第１の膜と第２の膜とに関する設計値に基づいて、第１の領域における第１の膜と第３の領域における第２の膜との重なり量を算出する工程と、を備える。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）