【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】素子分離領域１３は、溝１１に埋め込まれた酸化シリコン膜からなり、上部が半導体基板１から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１が形成されている。ＭＩＳＦＥＴのゲート絶縁膜は、ハフニウムと酸素と低しきい値化用の元素とを主成分として含有するＨｆ含有絶縁膜５からなり、メタルゲート電極であるゲート電極ＧＥは、活性領域１４、側壁絶縁膜ＳＷ１および素子分離領域１３上に延在している。低しきい値化用の元素は、ｎチャネル型ＭＩＳＦＥＴの場合は希土類またはＭｇであり、ｐチャネル型ＭＩＳＦＥＴの場合は、Ａｌ、ＴｉまたはＴａである。 （もっと読む）

【課題】プロセス負荷を軽減するとともに、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現した半導体装置を提供する。
【解決手段】基板１０１の異なる領域に形成されたｐ型トランジスタ１００ａ及びｎ型トランジスタ１００ｂを備える半導体装置１００であって、ｐ型トランジスタ１００ａは、基板１０１上方に形成された、第１高誘電率材料からなる第１高誘電率膜１０６ａと、第１高誘電率膜１０６ａ上方に形成された、全体が金属によりシリサイド化された第１フルシリサイド電極１０７ａとを備え、ｎ型トランジスタ１００ｂは、基板１０１上方に形成された、第２高誘電率材料が添加された第１高誘電率材料からなる第２高誘電率膜１０６ｂと、第２高誘電率膜１０６ｂ上方に形成された、全体が金属によりシリサイド化された第２フルシリサイド電極１０７ｂとを備える。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）

【課題】半導体装置においてショートを生じることを防ぐことができる、半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、ゲート電極の上面に形成されたシリサイド金属膜と、を備える。サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】サリサイド構造を有するＭＩＳ型電界効果トランジスタにおいて、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止する。
【解決手段】ゲート電極１７５上にはシリサイド層２３０が形成されている。シリサイド層２３０の上面は、シリサイド層２３０の中央から両端に向けて低くなっており、当該両端におけるシリサイド層２３０の上面の高さは、オフセットスペーサ１８０の高さ以下である。 （もっと読む）

【課題】不純物ドープを用いることなく、低温プロセスでオーミック電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】ｎ⁺型基板１の表面側に素子構造や表面電極を形成した後、ｎ⁺型基板１の裏面１ｂにアモルファス層１２を形成する。そして、アモルファス層１２が形成された裏面１ｂ上に金属薄膜１１０を形成した後、ｎ⁺型基板１の裏面１ｂ側に光子エネルギーとレーザ出力の積が１０００ｅＶ・ｍＪ／ｃｍ²以上かつ８０００ｅＶ・ｍＪ／ｃｍ²以下となるような条件でレーザ光を照射することでシリサイド層１１１を含むドレイン電極１１を形成する。これにより、ｎ⁺型基板１に高温処理を行うことなく、ｎ⁺型基板１にドレイン電極１１にシリサイド層１１１を生成できる。したがって、不純物ドープ層を用いることなく、かつ低温プロセスによってドレイン電極１１をオーミック電極にできる。 （もっと読む）

【課題】トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制する。
【解決手段】半導体装置１００は、基板１０２の素子形成領域に形成されたトレンチ１６２、トレンチ１６２の側壁および底面に形成されたゲート絶縁膜１２０、トレンチ１６２を埋め込むようにゲート絶縁膜１２０上に形成されたゲート電極１２２、基板１０２表面のゲート長方向の一方の側に形成されたソース領域１１２、およびゲート長方向の他方の側に形成されたドレイン領域１１３、を有するトランジスタを含む。ここで、ゲート電極１２２は、トレンチ１６２外部の基板１０２上にも露出して形成され、ゲート電極１２２は、ゲート長方向における、トレンチ１６２の両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成されるように設けられている。 （もっと読む）

【課題】本発明は、ＭＰＳ構造の半導体装置において、逆方向特性の漏れ電流を低減できる半導体装置の製造方法を提供することを目的とする。
【解決手段】第１の導電型の半導体と金属層がオーミック接合するオーミック接合部と、第２の導電型の半導体と金属層がショットキ接合するショットキ接合部とを備える半導体装置の製造方法は、オーミック接合部がオーミック接合可能な膜厚範囲で薄くした膜厚によって、金属層を形成する金属層形成工程（ステップＳ１０１、Ｓ１０２）と、金属層の一部を覆って保護する絶縁膜を形成する絶縁膜形成工程（ステップＳ１０３、Ｓ１０４）と、絶縁膜形成工程（ステップＳ１０３、Ｓ１０４）の後に、絶縁膜をベークすると共に、オーミック接合部の金属層をシリサイド化させる熱処理工程（ステップＳ１０５）とを有する。 （もっと読む）

【課題】導電膜を有する半導体装置は、導電膜の内部応力の影響を受ける。内部応力について検討する。
【解決手段】絶縁表面上に設けられたｎチャネル型ＴＦＴを有する半導体装置は、半導体膜が引っ張り応力を受けるように、導電膜、例えばゲート電極に不純物元素が導入され、絶縁表面上に設けられたｐチャネル型ＴＦＴを有する半導体装置は、半導体膜が圧縮応力を受けるように、導電膜、例えばゲート電極に不純物が導入されている。 （もっと読む）

【課題】 信頼性が向上する半導体素子、及びその形成方法を提供する。
【解決手段】 半導体素子の形成方法は、半導体基板１００の上にゲート電極１２０及びゲート電極１２０の両側にスペーサー１１０を形成する段階、ゲート電極１２０の上にキャッピングパターン１７０を形成する段階、ゲート電極１２０の間にメタルコンタクト１９５を形成する段階を含み、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きく形成される。これにより、形成された半導体素子は、メタルコンタクト１９５とゲート電極１２０との間での電気的な短絡を效果的に防止することができる。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。また、半導体装置の製造工程を簡略化する。
【解決手段】ＳＯＩ基板ＳＢ上に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体装置において、ＢＯＸ膜の下部の支持基板の上面に拡散層であるｎ^＋型半導体領域を形成し、ｎ^＋型半導体領域と電気的に接続され、素子分離領域１を貫くコンタクトプラグＣＴ２を形成することで、支持基板の電位を制御する。ＳＯＩ基板ＳＢの平面において、各ｎチャネル型ＭＯＳＦＥＴＱｎは第１方向に延在しており、第１方向に複数形成されて隣り合うコンタクトプラグＣＴ２同士の間に配置された構造とする。 （もっと読む）

【課題】導電膜を有する半導体装置は、導電膜の内部応力の影響を受ける。内部応力について検討する。
【解決手段】単結晶シリコン基板に形成されたｎチャネル型ＭＯＳＦＥＴを有する半導体装置において、チャネル形成領域が引っ張り応力を受けるように、導電膜には不純物が導入され、単結晶シリコン基板に形成されたｐチャネル型ＭＯＳＦＥＴを有する半導体装置において、チャネル形成領域が圧縮応力を受けるように、導電膜には不純物が導入されている。 （もっと読む）

【課題】コンタクトホール形成時の重ね合わせずれに起因したリークの増大やコンタクト抵抗の上昇が抑制された半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００と、半導体基板１００上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、ゲート電極１０２の側壁上に形成されたサイドウォールスペーサ１５０と、半導体基板１００のうち、ゲート電極１０２及びサイドウォールスペーサ１５０を間に挟んで両側に形成されたソースドレイン領域１０６と、ゲート電極１０２、サイドウォールスペーサ１５０、及び半導体基板１００の上面を覆う応力絶縁膜１１０とを備えている。サイドウォールスペーサ１５０は、少なくとも中央部のゲート長方向膜厚よりも上部のゲート長方向膜厚の方が大きくなっている。 （もっと読む）

【課題】配線やコンタクトホールの寸法の微細化に際しても、コンタクト抵抗の低減を図ることが可能であり、且つ、暗電流の発生が少ない固体撮像素子およびその製造方法を提供する。
【解決手段】固体撮像素子１では、配線２４と転送電極膜１０２とが、２層のコンタクトホールにより接続されている。下側のコンタクトホールＡは、その底部にチタンシリサイド膜１０５が形成されている。そして、上側のコンタクトホールＢは、チタンシリサイドを構成中に含まず、下側のコンタクトホールとの間が中間配線層としてのタングステン膜１０７により接続されている。ここで、上下の両コンタクトホールＡ，Ｂには、純粋なチタンは残っていない。また、撮像画素領域におけるフォトダイオード１２１の上方の層内レンズ膜１２７は、下方のコンタクトホールＡに対して積層上方に選択的に形成されている。 （もっと読む）

【課題】高速動作性・高電流駆動力を有するヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。
【解決手段】バイポーラトランジスタは、コレクタとして機能するＳｉ単結晶層３と、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、エミッタ開口部を有する酸化膜３１と、エミッタ電極５０と、エミッタ層３５とを備えている。単結晶のＳｉ／ＳｉＧｅＣ層３０ａに真性ベース層５２が形成され、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの一部と多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層３７ｂとにより、外部ベース層５１が構成されている。エミッタ電極の厚みは、エミッタ電極５０に注入されたボロンがエミッタ電極５０内を拡散して、エミッタ−ベース接合部まで達しないように設定されている。 （もっと読む）

【課題】低抵抗且つチャネルの劣化を抑制可能なトレンチゲートを有する半導体装置を提供する。
【解決手段】ｎ型のドレイン層１１と、ドレイン層１１の主面に配設され、ドレイン層１１よりも不純物濃度が低いｎ型のドリフト層１２と、ドリフト層１２上に配設されたｐ型のベース層１３と、ベース層１３の表面領域に配設され、ドリフト層１２よりも不純物濃度が高いｎ型のソース層１４と、ソース層１４及びベース層１３を貫通し、ドリフト層１２に達する深さを有して配設されたストライプ状のゲートトレンチ１６と、ゲートトレンチ１６を形成する側面及び底面に沿って配設されたトレンチ形状のゲート絶縁膜１７と、ゲート絶縁膜１７の開口幅の狭い対向する側面に設けられた触媒層１８と、トレンチ形状のゲート絶縁膜１７内に、触媒層１８に接続されたカーボンナノチューブ１９が配設されたゲート電極２１とを備える。 （もっと読む）