半導体装置の製造方法
【課題】ＩＧＢＴ等においては、ドリフト領域やフィールドストップ領域における少数キャリアのライフタイムを制御して、スイッチング特性を改善するため、ウエハへの電子線照射が行われている。この電子線照射によって、デバイスの閾値電圧がシフトするため、電子線照射後に水素アニールを施すことにより、閾値電圧の回復を図っている。しかし、ボンディングダメージ等を低減するため、デバイス表面のモリブデン系バリアメタルをＴｉＷ系バリアメタルに変更すると、水素アニールによる閾値電圧の回復率が低下する問題が発生した。
【解決手段】本願発明はシリコン系半導体ウエハのデバイス主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する半導体装置の製造方法において、デバイス主面上にＴｉＷ系のバリアメタルをスパッタリングにより形成するに際して、ＴｉＷターゲットのチタン濃度を、８重量％以下で、且つ、２重量％以上とするものである。
【解決手段】本願発明はシリコン系半導体ウエハのデバイス主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する半導体装置の製造方法において、デバイス主面上にＴｉＷ系のバリアメタルをスパッタリングにより形成するに際して、ＴｉＷターゲットのチタン濃度を、８重量％以下で、且つ、２重量％以上とするものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法、特にパワー系半導体装置の製造方法におけるバリアメタル成膜技術等に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−３３５５５４号公報（特許文献１）または、これに対応する米国特許公開２００８−１２４９１５号公報（特許文献２）には、ＣＣＤイメージセンサにおいて、バリアメタル膜を構成するチタン部材をシリサイド化することにより、水素アニールの際の残存チタンによる水素のトラップを防止する技術が開示されている。
【０００３】
日本特開２００３−２６４２７７号公報（特許文献３）または、これに対応する米国特許公開２００３−１９７２２８号公報（特許文献４）には、ＣＣＤイメージセンサにおいて、配線材料にチタン膜を用いないか、または、配線膜のチタン膜の上下を窒化チタン膜で覆う構造とすることにより、水素アニールの際のチタン膜による水素トラップ作用を低減する技術が開示されている。
【０００４】
日本特開２０００−２２３６７４号公報（特許文献５）には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において、先行してＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）工程を実行し、且つ、裏面ダメージを除去することにより、水素アニールの際の水素の拡散性を確保する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３３５５５４号公報
【特許文献２】米国特許公開２００８−１２４９１５号公報
【特許文献３】特開２００３−２６４２７７号公報
【特許文献４】米国特許公開２００３−１９７２２８号公報
【特許文献５】特開２０００−２２３６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の多くの部分およびパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一部においては、ドリフト領域やフィールドストップ領域における少数キャリアのライフタイムを制御して、スイッチング特性を改善するため、ウエハへの電子線照射が行われている。この電子線照射によって、デバイスの閾値電圧がシフトするため、電子線照射後に、水素アニールを施すことにより、閾値電圧の回復を図っている。しかし、ボンディングダメージ等を低減するため、デバイス表面のモリブデン系バリアメタルをＴｉＷ系バリアメタルに変更したところ、水素アニールによる閾値電圧の回復率が低下する等の問題が発生した。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、シリコン系半導体ウエハのデバイス主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する半導体装置の製造方法において、前記デバイス主面上にＴｉＷ系のバリアメタルをスパッタリングにより形成するに際して、ＴｉＷターゲットのチタン濃度を、８重量％以下で、且つ、２重量％以上とするものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、シリコン系半導体ウエハのデバイス主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する半導体装置の製造方法において、前記デバイス主面上にＴｉＷ系のバリアメタルをスパッタリングにより形成するに際して、ＴｉＷターゲットのチタン濃度は、８重量％以下で、且つ、２重量％以上とすることにより、電子照射後の水素アニールにおける閾値電圧の回復率を向上することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴの代表的な応用回路を示す回路図である。
【図２】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴのチップ上面図である。
【図３】図２のアクティブセル２周期分切り出し部に対応する部分のＡ−Ａ’断面のチップ部分断面図である。
【図４】本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（エピタキシャルウエハプロセス）のＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）完成以降の流れを示すプロセスブロックフロー図である。
【図５】図３に対応するデバイス断面図（図４のＦＥＯＬ完成時点）である。
【図６】図３に対応するデバイス断面図（図４のバリアメタル膜スパッタリング工程）である。
【図７】図３に対応するデバイス断面図（図４のアルミニウム系メタル膜スパッタリング工程）である。
【図８】図３に対応するデバイス断面図（図４のファイナルパッシベーション膜成膜工程）である。
【図９】図３に対応するデバイス断面図（図４のバックグラインディングテープ貼り付け工程）である。
【図１０】図３に対応するデバイス断面図（図４の１次バックグラインディング工程開始時点）である。
【図１１】図３に対応するデバイス断面図（図４の１次バックグラインディング工程終了時点）である。
【図１２】図３に対応するデバイス断面図（図４の電子線照射工程）である。
【図１３】図３に対応するデバイス断面図（図４の２次バックグラインディング工程開始時点）である。
【図１４】図３に対応するデバイス断面図（図４の２次バックグラインディング工程終了時点）である。
【図１５】図３に対応するデバイス断面図（図４のシリサイド膜成膜工程）である。
【図１６】図３に対応するデバイス断面図（図４の裏面電極膜成膜工程）である。
【図１７】本願の前記一実施の形態の半導体装置の製造方法における異なるウエハプロセス（ＦＺウエハプロセス）における図３に対応する最終デバイス断面図である。
【図１８】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの他の例であるノンパンチスルー型ＩＧＢＴにおける図３に対応する最終デバイス断面図である。
【図１９】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの更に他の例であるパワーＭＯＳＦＥＴの最終デバイス断面図である。
【図２０】本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（前記異なるプロセスを含む）に使用する電子線照射装置の照射処理部の模式断面図である。
【図２１】本願の各実施の形態におけるバリアメタルスパッタリング工程及びそれに使用する装置等の説明のためのスパッタリング装置の模式断面図である。
【図２２】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるウエハ−ターゲット間距離とウエハ上のＴｉＷ膜（いわゆる”Ａｓ ｇｒｏｗｎ”状態、すなわち成膜直後）中のチタン濃度の関係を示すデータプロット図である。
【図２３】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるＴｉＷターゲット中のチタン濃度と電子線照射に続く水素アニール後の閾値電圧回復率との関係を示すデータプロット図である。
【図２４】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置（装置の個体差を含む）におけるＴｉＷターゲット中のチタン濃度とウエハ上のＴｉＷ膜（成膜直後）中のチタン濃度の関係を示すデータプロット図である。
【図２５】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるバリア膜厚と電子線照射に続く水素アニール後の閾値電圧回復率との関係を示すデータプロット図である。
【図２６】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるＴｉＷ膜成膜後のアニール時間と、同アニール後にＴｉＷ膜を除去して測定したシート抵抗の関係を示すデータプロット図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記ターゲットのチタン濃度は、８重量％以下で、且つ、２重量％以上である。
【００１７】
２．前記１項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【００１８】
３．前記１又は２項の半導体装置の製造方法において、前記工程（ｂ）におけるターゲット−ウエハ間距離は、７０ミリメートル以上、且つ、１２０ミリメートル以下である。
【００１９】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【００２０】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、３００ｎｍ以下である。
【００２１】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【００２２】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記ターゲットのチタン濃度は、６重量％以下で、且つ、３重量％以上である。
【００２３】
８．以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記工程（ｂ）におけるターゲット−ウエハ間距離は、７０ミリメートル以上、且つ、１２０ミリメートル以下である。
【００２４】
９．前記８項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【００２５】
１０．前記８または９項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【００２６】
１１．前記８から１０項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、３００ｎｍ以下である。
【００２７】
１２．前記８から１１項のいずれか一つの半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【００２８】
１３．以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、１７０ｎｍ以下である。
【００２９】
１４．前記１３項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【００３０】
１５．前記１３または１４項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【００３１】
１６．前記１３から１５項のいずれか一つの半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【００３２】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３３】
更に、本願において、「トランジスタ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願においては、「ＭＯＳＦＥＴ」というときは、ゲート絶縁膜が酸化膜であるもののみでなく、それ以外の絶縁膜をゲート絶縁膜として使用するものを含むものとする。
【００３４】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３５】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３６】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３７】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３８】
６．本願において、「パワー系半導体」というときは、数ワット以上の電力を扱うことができる半導体デバイスを言う。パワー系半導体の内、パワー系ＭＯＳＦＥＴ、パワー系ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等は、「絶縁ゲート型パワー系トランジスタ」の範疇に属する。従って、通常のパワーＭＯＳＦＥＴは、全てこれに含まれる。
【００３９】
パワーＭＯＳＦＥＴの内、表面がソースで裏面がドレインとなる構造のものを縦型パワーＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）という。
【００４０】
この縦型パワーＭＯＳＦＥＴの内、「トレンチゲートパワーＭＯＳＦＥＴ」とは、通常、半導体基板のデバイス面（第１の主面）に形成されたトレンチ（比較的長くて細い溝）内にポリシリコン等のゲート電極があり、半導体基板の厚さ方向（縦方向）にチャネルが形成されるものを言う。この場合、通常、半導体基板のデバイス面側がソースとなり、裏面側（第２の主面側）がドレインとなる。なお、ゲート電極の主要部（電極引き出し部以外の部分）の一部は、トレンチ外にはみ出しても良い。
【００４１】
また、ＩＧＢＴは、純構造的には、縦型パワーＭＯＳＦＥＴのドレイン側にドレイン領域とは異なる導電型のコレクタ層を付加したものであるが、構成要素の縦型パワーＭＯＳＦＥＴのソースは、実用的には「エミッタ」と呼ばれるが、本願においては、特に「エミッタ」と呼ぶ必要があるときを除き、元の縦型パワーＭＯＳＦＥＴの呼称、すなわち、「ソース」を使用し、「ソース」、「ソース領域」、「ソース電極」等と呼ぶ。従って、デバイス面のレイアウトに関しては、ＩＧＢＴと縦型パワーＭＯＳＦＥＴは、ほぼ同一であるので、本願の実施の形態において、ＩＧＢＴについて説明することは、そのまま、パワーＭＯＳＦＥＴにも当てはまる。
【００４２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４４】
１．本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴ等の説明（主に図１）
図１は本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴの代表的な応用回路を示す回路図である。これに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴ等を説明する。
【００４５】
ＩＧＢＴ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの具体的適用回路の一例（３相モータ駆動回路）を図１に示す。図１に示すように、この３相モータ駆動回路は、ＩＧＢＴ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを用いて、直流電源６からの出力を高速スイッチングすることで、３相モータ７を駆動している。各ＩＧＢＴ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆには、フライバックダイオード（Ｆｌｙｂａｃｋ ｄａｉｏｄｅ）５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが並列接続されている。
【００４６】
２．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴのデバイス構造の説明（主に図２および図３）
以下では、トレンチゲート型のＩＧＢＴ（エピタキシャル方式）を例に取り具体的に説明するが、本願発明はそれに限定されることなく、プレーナ型ＩＧＢＴにも、そのまま適用できることは言うまでもない。この点は、パワーＭＯＳＦＥＴについても同様である。
【００４７】
図２は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴのチップ上面図である。図３は図２のアクティブセル２周期分切り出し部に対応する部分のＡ−Ａ’断面のチップ部分断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴのデバイス構造を説明する。
【００４８】
図２に示すように、ＩＧＢＴチップ２の上面１ａ外周には、ガードリング８が設けられており、その内部領域の一方には、メタルゲート電極９が設けられている。内部領域の他方には、チップの大半の面積を占めるアクティブセル領域１２が設けられており、その中には、たとえば、ほぼ直線状の埋め込みゲート電極１５が敷き詰められている（通常、数百本から数千本である）。このアクティブセル領域１２上には、その全域を覆い、更にその周辺外部にいたるメタルエミッタ電極１６が設けられており、このメタルエミッタ電極１６、先のメタルゲート電極９上等のチップ上面１ａのほとんどの部分は、エミッタパッド開口１４およびゲートパッド開口１１を除き、ファイナルパッシベーション膜で被覆されている。
【００４９】
図３に図２のアクティブセル２周期分切り出し部Ｒ１のＡ−Ａ’断面を示す。図３に示すように、半導体チップ２の裏面１ｂには、裏面メタル電極１７（コレクタ電極）が設けられており、その直上には、単結晶シリコン基板部、すなわち、Ｐ＋コレクタ領域１８が設けられている。このＰ＋コレクタ領域１８（Ｐ＋基板部）上には、Ｎ型フィールドストップ領域１９（エピタキシャル領域の下半部）が設けられており、この部分は、その上のｎ−ドリフト領域３（エピタキシャル領域の上半部）よりも高濃度となっている。ｎ−ドリフト領域３の上部には、Ｐ型ボディ領域２１（Ｐ型ベース領域）が設けられており、その一部がチャネル領域を形成している。Ｐ型ボディ領域２１の上端部はＮ型エミッタ領域２４となっており、このＮ型エミッタ領域２４およびＰ型ボディ領域２１を貫通してｎ−ドリフト領域３に至るトレンチ２２が設けられている。トレンチ２２内には、ゲート絶縁膜２３を介して、埋め込みゲート電極１５が設けられており、ゲート電極１５の上部は、層間絶縁膜２５で覆われている。この層間絶縁膜２５には、下部のＮ型エミッタ領域２４を貫通してＰ型ボディ領域２１に至るコンタクト溝２６が形成されており、コンタクト溝２６の底には、Ｐ＋ボディコンタクト領域２７が設けられている。Ｐ＋ボディコンタクト領域２７の更に下には、ｎ−ドリフト領域３に至るＰ型ラッチアップ防止領域２８が設けられており、この部分の濃度は、Ｐ＋ボディコンタクト領域２７よりも低く、Ｐ型ボディ領域２１よりも高い。チップ２の上面側には、ＴｉＷ膜等のバリアメタル膜２９が形成されており、その上には、アルミニウム系メタル電極膜３１が形成されている。アルミニウム系メタル電極膜３１の上には、たとえば、ポリイミド膜等のファイナルパッシベーション膜３２が形成されており、必要に応じて、開口が設けられている。
【００５０】
３．本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（エピタキシャルウエハプロセス）の説明（主に図４から図１６）
ここでは、伝統的なＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるエピタキシャルシリコンウエハを用いたプロセスについて説明するが、昨今のＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法による比較的低濃度のＮ型単結晶シリコン基板（非エピタキシャル基板）を用いたプロセス（セクション４参照）にも適用できることは言うまでもない。
【００５１】
図４は本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（エピタキシャルウエハプロセス）のＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）完成以降の流れを示すプロセスブロックフロー図である。図５は図３に対応するデバイス断面図（図４のＦＥＯＬ完成時点）である。図６は図３に対応するデバイス断面図（図４のバリアメタル膜スパッタリング工程）である。図７は図３に対応するデバイス断面図（図４のアルミニウム系メタル膜スパッタリング工程）である。図８は図３に対応するデバイス断面図（図４のファイナルパッシベーション膜成膜工程）である。図９は図３に対応するデバイス断面図（図４のバックグラインディングテープ貼り付け工程）である。図１０は図３に対応するデバイス断面図（図４の１次バックグラインディング工程開始時点）である。図１１は図３に対応するデバイス断面図（図４の１次バックグラインディング工程終了時点）である。図１２は図３に対応するデバイス断面図（図４の電子線照射工程）である。図１３は図３に対応するデバイス断面図（図４の２次バックグラインディング工程開始時点）である。図１４は図３に対応するデバイス断面図（図４の２次バックグラインディング工程終了時点）である。図１５は図３に対応するデバイス断面図（図４のシリサイド膜成膜工程）である。図１６は図３に対応するデバイス断面図（図４の裏面電極膜成膜工程）である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（エピタキシャルウエハプロセス）を説明する。
【００５２】
先ず、たとえば、Ｐ型（濃度は、Ｐ＋コレクタ領域１８に対応）の２００φの単結晶シリコンウエハ１（ウエハの口径は、３００ファイでも、４５０ファイでも、１５０ファイでも、それ以外でも良い）の表面１ａにＮ型フィールドストップ領域１９および耐圧に対応する厚さを有するｎ−ドリフト領域３をそれぞれエピタキシ層として堆積したものを用意する（ウエハの厚さは、たとえば、６００から９００マイクロメートル程度）。これよりＦＥＯＬ工程の終わりまで、すなわち、配線工程（表面メタル電極工程）よりも前のプロセスは、通常のパンチスルー型ＩＧＢＴと代わるところがないので、ここでは、図５に示すようなコンタクト溝２６の完了時点、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程の直前の工程から説明する。図５に示すようなコンタクト溝２６が完成すると、ＦＥＯＬ工程が完成したこととなる（図４のＦＥＯＬ工程完成９９）。
【００５３】
次に、図６に示すように、ウエハ１の表面１ａ側のほぼ全面に、ＴｉＷ膜２９（チタンを含有するバリアメタル膜）を、ＴｉＷターゲット（チタン濃度、たとえば、５重量％程度）を用いたスパッタリング（ウエハ−ターゲット間距離は、たとえば、６０ミリメートル程度）により、成膜する（図４のチタンタングステン膜成膜工程１０１）。厚さとしては、たとえば、２００ｎｍ程度（範囲としては、１３０ｎｍ以上、３００ｎｍ以下程度）を好適なものとして例示することができる。成膜条件としては、ウエハ温度：摂氏１００度程度、高周波パワー３キロワット程度、処理時間：たとえば１分程度、アルゴン流量：４０ｓｃｃｍ程度を好適なものとして例示することができる。
【００５４】
続いて、ＴｉＷ膜２９中のチタンと下地のシリコン基板表面のシリコン成分を反応させることにより、シリコン基板表面にチタンシリサイド膜を形成するための熱処理を実行する（図４のＴｉＷ膜アニール工程１０２）。熱処理条件としては、処理温度：摂氏６５０度程度、雰囲気ガス：窒素（常圧）、処理時間：１０分程度を好適なものとして例示することができる。
【００５５】
次に、図７に示すように、ＴｉＷ膜２９上のウエハ１の表面１ａ側のほぼ全面に、アルミニウム系メタル膜３１をスパッタリングにより、成膜する（図４のアルミニウム系メタル膜成膜工程１０３）。すなわち、ウエハ１の表面１ａ側の全面に、スパッタリング成膜により、たとえば、アルミニウムを主要な成分とするアルミニウム系メタル電極膜３１（たとえば、高純度アルミニウムにシリコンを１％程度添加）を、たとえば、６０００ｎｍ程度の厚さで成膜する。成膜条件としては、処理温度：摂氏１００度程度、高周波パワー：１６キロワット程度、アルゴン流量：８０ｓｃｃｍ程度、処理時間：６分程度を好適なものとして例示することができる。
【００５６】
続いて、ウエハ１の表面１ａ側の全面に、フォトレジスト膜を塗布して、通常のリソグラフィにより、パターニングする。パターニングされたアルミニウム系メタル電極膜等加工用レジスト膜をマスクとして、たとえば、ウエットエッチングにより、アルミニウム系メタル電極膜３１のパターニングを実行する。このとき使用するエッチング液としては、たとえば、いわゆる混酸薬液、すなわち、酢酸、硝酸、水および燐酸（たとえば、７０から８０重量％程度）の混合溶液を好適なものとして例示することができる。なお、ウエットエッチング終了後には、洗浄が行われる。続いて、たとえば等方性ドライエッチングにより、露出した部分のバリアメタル膜２９を除去する。その後、不要になったアルミニウム系メタル電極膜等加工用レジスト膜を除去する（図４のメタル電極加工工程１０４）。
【００５７】
その後、図８に示すように、必要に応じて、ウエハ１の表面１ａ側に、たとえば、ポリイミド膜等のファイナルパッシベーション膜３２を塗布する（図４のポリイミド膜塗布工程１０５）。このポリイミド膜３２には、続いて、ゲートパッド開口１１、エミッタパッド開口１４（図２参照）等の必要な開口部が形成される（図４のポリイミド膜加工工程１０６）。
【００５８】
次に、図９に示すように、ウエハ１の表面１ａ側にＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）テープ５３を貼り付ける。そして、図１０に示すように、ウエハ１の裏面１ｂに対して、ＢＧ回転ホイール５１等により、１次ＢＧ処理を実行する（図４の１次裏面研削処理工程１０７）。これにより、図１１に示すように、ウエハを所定の厚さまで（たとえば３５０マイクロメートル程度）薄膜化する。不要になったＢＧテープ５３を一旦、剥離させる。この時点で、一度、デバイスの閾値電圧を測定する（図４の１次閾値電圧測定工程１２１）。
【００５９】
次に、図１２に示すように、ｎ−ドリフト領域３およびＮ型フィールドストップ領域１９内の少数キャリアの寿命を短く制御するために、ウエハ１の裏面１ｂから電子線照射を実行する（図４の電子線照射工程１０８）。電子ドーズ量は、たとえば１．５ｘ１０１５/ｃｍ２程度、加速電圧は２ＭｅＶ程度である。
【００６０】
続いて、ウエハ１に対して、電子線照射によって、シフトした閾値電圧を回復させるための水素アニール処理を実行する（図４の水素アニール工程１０９）。水素アニール処理の条件としては、摂氏３５０度、６０分、水素流量：１０リットル/分を好適な一例として例示することができる。
【００６１】
次に、再度、ウエハ１の表面１ａ側にＢＧテープ５３を貼り付ける。そして、図１３に示すように、ウエハ１の裏面１ｂに対して、ＢＧ回転ホイール５１等により、２次ＢＧ処理を実行する（図４の２次裏面研削処理工程１１０）。これにより、図１４に示すように、ウエハを最終厚さに近い所定の厚さまで（たとえば２８０マイクロメートル程度）薄膜化する。不要になったＢＧテープ５３を剥離させる。
【００６２】
次に、図１５に示すように、ウエハ１の裏面１ｂのほぼ全面に、スパッタリングにより、ニッケル膜（たとえば、５０ｎｍ程度）を形成し、その後、熱処理（たとえば、摂氏３５０度程度で１分程度）により、ニッケル膜をニッケルシリサイド膜１７ａとする。
【００６３】
次に、図１６に示すように、ウエハ１の裏面１ｂのほぼ全面に、スパッタリングにより、チタン膜１７ｂ（たとえば、１００ｎｍ程度）、ニッケル膜１７ｃ（たとえば、２００ｎｍ程度）、裏面金膜１７ｄ（たとえば、１００ｎｍ程度）を順次、成膜する（図４の裏面電極成膜工程１１１）。これらのニッケルシリサイド膜１７ａ、チタン膜１７ｂ、ニッケル膜１７ｃ、裏面金膜１７ｄ等で、裏面メタル電極１７を構成している。
【００６４】
その後、シフトした閾値電圧が回復したか否かを確認するために、再度、デバイスの閾値電圧を測定する（図４の２次閾値電圧測定工程１２２）。
【００６５】
この後、ダイシング等により、ウエハ１を個々のチップ２に分離することで、半導体チップ２が完成する。
【００６６】
４．本願の前記一実施の形態の半導体装置の製造方法における異なるウエハプロセス（ＦＺウエハプロセス）についての説明（主に図１７）
このセクションでは、セクション２，３で説明したパンチスルー型のＩＧＢＴを、ＦＺウエハをスターティングマテリアル（Ｓｔａｒｔｉｎｇ Ｍａｔｅｒｉａｌ）とする場合について簡単に説明する。なお、このプロセスは、ノンパンチスルー型のＩＧＢＴにも同様に適用できることは言うまでもない。
【００６７】
図１７は本願の前記一実施の形態の半導体装置の製造方法における異なるウエハプロセス（ＦＺウエハプロセス）における図３に対応する最終デバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における異なるウエハプロセス（ＦＺウエハプロセス）を説明する。
【００６８】
この方法では、デバイス構造は図１７に示すように、図３のものと基本的に同じである。しかし、最初に準備するウエハが、ｎ−ドリフト領域３に対応した濃度のＮ型単結晶シリコンウエハ（非エピタキシウエハ）という点が異なっている。そして、裏面側のＰ＋コレクタ領域１８およびＮ型フィールドストップ領域１９は、バックグラインディング工程（セクション３の例では、図４の２次バックグラインディング工程１１０）の後、ウエハ１の裏面１ｂ側から、イオン注入によりすることにより形成される。
【００６９】
５．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの他の例であるノンパンチスルー型ＩＧＢＴのデバイス構造の説明（主に図１８）
これまでは、主にパンチスルー型ＩＧＢＴ（または非対照型ＩＧＢＴ）について具体的に説明したが、これらは、ノンパンチスルー型ＩＧＢＴ（または対照型ＩＧＢＴ）についても、ほぼそのまま当てはまる。
【００７０】
図１８は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの他の例であるノンパンチスルー型ＩＧＢＴにおける図３に対応する最終デバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの他の例であるノンパンチスルー型ＩＧＢＴのデバイス構造を説明する。
【００７１】
図１８に示すように、ノンパンチスルー型ＩＧＢＴの構造は、図１７からＮ型フィールドストップ領域１９を取り去ったものということができる。図１７の例と同様に、一般に、最初に準備するウエハは、ｎ−ドリフト領域３に対応した濃度のＦＺ法によるＮ型単結晶シリコンウエハ（非エピタキシウエハ）となる。従って、裏面側のＰ＋コレクタ領域１８は、バックグラインディング工程（セクション３の例では、図４の２次バックグラインディング工程１１０）の後、ウエハ１の裏面１ｂ側から、イオン注入によりすることにより形成される。
【００７２】
６．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの更に他の例であるパワーＭＯＳＦＥＴのデバイス構造の説明（主に図１９）
少数キャリアのライフタイム制御の必要性は、パワーＭＯＳＦＥＴでも、同様に存在し、ボディダイオード（Ｂｏｄｙ Ｄｉｏｄｅ）の逆方向回復特性の改善等の目的で、ＩＧＢＴと同様の方法で、電子線照射、水素アニール等が適用される。
【００７３】
図１９は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの更に他の例であるパワーＭＯＳＦＥＴの最終デバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの更に他の例であるパワーＭＯＳＦＥＴのデバイス構造を説明する。
【００７４】
まず、図３に対応するデバイス構造を説明する。図１９に示すように、半導体チップ２の裏面１ｂには、裏面メタル電極１７（ドレイン電極）が設けられており、その直上には、単結晶シリコン基板部、すなわち、Ｎ＋ドレイン領域３８が設けられている。このＮ＋ドレイン領域３８（Ｎ＋基板部）上には、ｎ−ドリフト領域３が設けられている。ｎ−ドリフト領域３の上部には、Ｐ型ボディ領域２１（Ｐ型ベース領域）が設けられており、その一部がチャネル領域を形成している。Ｐ型ボディ領域２１の上端部はＮ型ソース領域３４となっており、このＮ型ソース領域３４およびＰ型ボディ領域２１を貫通してｎ−ドリフト領域３に至るトレンチ２２が設けられている。トレンチ２２内には、ゲート絶縁膜２３を介して、埋め込みゲート電極１５が設けられており、ゲート電極１５の上部は、層間絶縁膜２５で覆われている。この層間絶縁膜２５には、下部のＮ型ソース領域３４を貫通してＰ型ボディ領域２１に至るコンタクト溝２６が形成されており、コンタクト溝２６の底には、Ｐ＋ボディコンタクト領域２７が設けられている。チップ２の上面側には、ＴｉＷ膜等のバリアメタル膜２９が形成されており、その上には、アルミニウム系メタル電極膜３１（メタルソース電極）が形成されている。アルミニウム系メタル電極膜３１の上には、たとえば、ポリイミド膜等のファイナルパッシベーション膜３２が形成されており、必要に応じて、開口（ゲート開口、ソース開口）が設けられている。
【００７５】
標準的な製法では、セクション３と同様に、エピタキシャルウエハをスターティングマテリアルとしており、最初に比較的高濃度のＮ型シリコン単結晶基板１の表面１ａに、ｎ−ドリフト領域３の濃度に対応するｎ−エピタキシャル層を堆積したエピタキシャルウエハを準備することとなる。プロセス的には、Ｐ型ラッチアップ防止領域２８がない以外、セクション３と同様である。なお、Ｐ型ラッチアップ防止領域２８と類人も領域を有するものもある。
【００７６】
７．本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（前記異なるプロセスを含む）に使用する電子線照射装置の説明（主に図２０）
このセクションでは、セクション３の図１２の電子線照射工程１０８（図４）について更に説明する。
【００７７】
図２０は本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（前記異なるプロセスを含む）に使用する電子線照射装置の照射処理部の模式断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（前記異なるプロセスを含む）に使用する電子線照射装置を説明する。
【００７８】
図２０に示すように、電子線照射工程１０８（図４）においては、ウエハ１は、石英製等のウエハサセプタ６２上に紙等のシート状保護部材６３を介して、その裏面１ｂを上に向けて収容された状態で、電子線照射装置６０のスキャンステージ６１上にセットされる。ウエハ１の上方には、電子線照射ヘッド６４があり、そこから電子線６５が照射され、照射中、スキャンステージ６１ならびに電子線照射ヘッド６４が移動することによって、ウエハの全域に電子線が照射される構造となっている。
【００７９】
８．本願の前記各実施の形態についての全般的考察及び補足的説明（主に図２１から図２６）
図２１は本願の各実施の形態におけるバリアメタルスパッタリング工程及びそれに使用する装置等の説明のためのスパッタリング装置の模式断面図である。図２２は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるウエハ−ターゲット間距離とウエハ上のＴｉＷ膜（いわゆる”Ａｓ ｇｒｏｗｎ”状態、すなわち成膜直後）中のチタン濃度の関係を示すデータプロット図である。図２３は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるＴｉＷターゲット中のチタン濃度と電子線照射に続く水素アニール後の閾値電圧回復率との関係を示すデータプロット図である。図２４は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置（装置の個体差を含む）におけるＴｉＷターゲット中のチタン濃度とウエハ上のＴｉＷ膜（成膜直後）中のチタン濃度の関係を示すデータプロット図である。図２５は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるバリア膜厚と電子線照射に続く水素アニール後の閾値電圧回復率との関係を示すデータプロット図である。図２６は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるＴｉＷ膜成膜後のアニール時間と、同アニール後にＴｉＷ膜を除去して測定したシート抵抗の関係を示すデータプロット図である。これらに基づいて、本願の前記各実施の形態についての全般的考察及び補足的説明を行う。
【００８０】
（１）全般的な説明（図４及び図１２を参照）
図１２からわかるように、電子線照射工程１０８（図４）後の水素アニール工程１０９では、水素は、主にウエハ１の表面１ａ側から、ポリイミド膜３２、アルミニウム系メタル膜３１、バリアメタル膜２９、層間絶縁膜２５等を介して、ゲート絶縁膜２３及びその周辺に至るものと考えられる。しかし、この通路の途中に、ＴｉＷ膜等のチタンを含む金属膜（チタンシリサイドは、強固に結合しているので除外される）があると、チタンが水素をトラップすることにより、水素アニールの作用を弱めるという問題がある。そこで、本願の各実施の形態では、これに対して、ＴｉＷ膜等のチタンを含む金属膜の水素とラップ効果を弱めるような措置をとることにより、水素アニールによる閾値電圧回復効果を確保しようとしている。以下の各処置は、単独でも有効であるが、複数組み合わせると更に有効である。以下に、その各措置、または、水素トラップ防止対策を個々に説明する。
【００８１】
（２）ＴｉＷスパッタリングにおけるターゲットのチタン濃度によるウエハ上チタン濃度制御（主に図２３及び図２４）
この例は、先にセクション３で具体的に説明したものである。図２３からわかるように、ＴｉＷターゲットのチタン濃度を下げると、閾値電圧回復率（２次計測閾値/１次計測閾値の％表示）が改善している。これは、図２４に示すように、通常、ＴｉＷターゲットのチタン濃度と、ウエハ上のチタン濃度は、種々の条件によって変動はあるものの明確に正の相関を有しているからである。
【００８２】
この方法は、比較的高価なターゲットを使用する点で、新たな投資を必要とするが、安定的にウエハ上のチタン濃度を下げることができる点で有利である。好適なターゲットのチタン濃度としては、８重量％以下で且つ２重量％以上の範囲を例示することができる。また、量産の安定性を考慮すると、特に好適なターゲットのチタン濃度としては、６重量％以下で且つ３重量％以上の範囲を例示することができる。濃度の下限値は、シリサイド化により消費されるチタンの量を考慮したものである。
【００８３】
（３）ＴｉＷスパッタリングにおけるウエハ−ターゲット間距離によるウエハ上チタン濃度制御（主に図６、図２１及び図２２）
図６に示すＴｉＷ膜スパッタリング成膜工程１０１（図４）においては、たとえば、図２１に示すようなスパッタリング装置５０を使用する。同装置内において、ウエハ１は、ウエハステージ５４上に、その表面１ａを上にして載置される。ウエハ１の上方には、一定の距離（ウエハ−ターゲット間距離、標準的なウエハ−ターゲット間距離Ｌａは、６０ミリメートル程度）を置いてバッキングプレート５５ａ，５５ｂに保持されたＴｉＷターゲット５６ａ，５６ｂ（標準的チタン濃度は、１０重量％程度）が設置されている。
【００８４】
ここで、ウエハ−ターゲット間距離をセミロングスロー（Ｓｅｍｉ−Ｌｏｎｇ Ｔｈｒｏｗ）的なウエハ−ターゲット間距離Ｌｂのように、標準的なものより長くすると、ウエハ１上に成膜された時点のＴｉＷ膜のチタン濃度が同変化するかを示したのが、図２２である。このとき、ターゲットのチタン濃度は、１０重量％程度である。図２２からわかるように、ウエハ−ターゲット間距離が伸びるに従って、ウエハ１上に成膜された時点のＴｉＷ膜のチタン濃度が、ほぼリニアに減少している。
【００８５】
従って、ＴｉＷ膜中のチタン濃度を実質的に下げるためには、ウエハ−ターゲット間距離を７０ミリメートル以上、１２０ミリメートル以下とすればよい。理論的には、１２０ミリメートルを超えても良いが、通常のスパッタリング装置の調整範囲は、精々１２０ミリメートル以下であるから、それ以上にするには、ロングスロースパッタ（Ｓｅｍｉ−Ｌｏｎｇ Ｔｈｒｏｗ Ｓｐｕｔｔｅｒ）装置を必要とするというデメリットがある。
【００８６】
ウエハ−ターゲット間距離を変えるとウエハ上のチタン濃度が変化する理由は、図２１によって説明される。すなわち、チタンの指向性ＴＤおよびタングステンの指向性ＷＤを比較すると、原子量がずっと大きいタングステンの方が、指向性がよく、軽いチタンの方が、指向性が悪い。これは、距離が遠くなるほど、チタンの方がウエハに到達しにくくなるからである。
【００８７】
この方法は、新たな投資が不要な点で有効である。たとえば、標準的なターゲットチタン濃度でも加工であり、（２）のように、低濃度のターゲットを使用する必要がない点で有利である。もちろん、低濃度のターゲットを使用してもよい。
【００８８】
（４）ＴｉＷスパッタリングにおけるバリアメタル膜厚によるウエハ上チタン総量制御（主に図２５）
図２５に示すように、ＴｉＷ膜自体の膜厚を標準的な範囲（２００ｎｍ程度）よりも、実質的に薄くすると、水素の通過経路中のチタンの総量が減少することになり、水素とラップ抑制効果がある。そのため、閾値電圧回復率が向上する。従って、たとえば、ＴｉＷ膜２９の厚さを１３０ｎｍ以上でかつ１７０ｎｍ以下とするのが好適である。この下限値は、ボンディングダメージを考慮して決定される。
【００８９】
この方法は、スパッタリング装置の設定（ウエハ−ターゲット間距離の変更）も、ターゲットも交換しないで（標準のターゲットで可能）実施できるメリットがある。
【００９０】
もちろん、（２）、（３）、（５）の方法と併用しても良い。
【００９１】
なお、この（４）以外の対策を適用する場合は、ＴｉＷ膜２９の厚さは、たとえば、１３０ｎｍ以上で且つ３００ｎｍ以下程度の範囲が好適である。
【００９２】
（５）ＴｉＷスパッタリングにおけるバリアメタル膜厚による最終チタン濃度制御（主に図２６）
図２６に、ＴｉＷスパッタリング後の熱処理時間を標準的な処理時間（摂氏６５０度において、１０分程度；温度範囲としては、たとえば摂氏６００度以上、６８０度以下）から長くした場合のシリサイド化の進行の程度を、ＴｉＷを除去したときのウエハ上面のシート抵抗の変化として示す。これより、シリサイド化アニール時間を延長すると、シリサイド化が進行することにより、比較的自由なチタン（水素をトラップするチタン）が消費され、水素トラップ効果を抑制できることがわかる。ここで、好適なＴｉＷスパッタリング後熱処理時間としては、処理温度の範囲を摂氏６００度以上、６８０度以下（摂氏６５０度程度の範囲）として、２０分以上、且つ、５０分以下を例示することができる。ここで、上限は、他の処理に影響を与えない範囲として設定される。
【００９３】
この方法は、スパッタリング装置の設定（ウエハ−ターゲット間距離の変更）も、ターゲットも交換しないで実施できるメリットがある。
【００９４】
もちろん、（２）、（３）、（４）の方法と併用しても良い。
【００９５】
９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、前記実施の形態では、主にＮチャネル型デバイスについて、具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル型デバイスにも、ほぼそのまま適用できることは言うまでもない。
【００９７】
また、前記実施の形態では、主に単体デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、これらの絶縁ゲート型パワー系トランジスタを組み込んだ複合半導体チップ（半導体装置）にも、ほぼそのまま適用できることは言うまでもない。
【００９８】
更に、前記実施の形態では、主にシリコン系デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＣ系，ＳｉＮ系などのその他の系統に属する基板材料を使用したデバイスにも、ほぼそのまま適用できることは言うまでもない。
【符号の説明】
【００９９】
１ ウエハ
１ａ ウエハ又はチップの表面
１ｂ ウエハ又はチップの裏面
２ 半導体チップ
３ ｎ−ドリフト領域
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ ＩＧＢＴ
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ フライバックダイオード（Ｆｌｙ−Ｂａｃｋ Ｄｉｏｄｅ）
６ 直流電源
７ 三相モータ（インダクタンス性負荷）
８ ガードリング
９ メタルゲート電極
１１ ゲートパッド開口
１２ アクティブセル領域
１４ エミッタパッド開口
１５ 埋め込みゲート電極
１６ メタルエミッタ電極
１７ 裏面メタル電極
１７ａ 裏面ニッケルシリサイド膜
１７ｂ 裏面チタン膜
１７ｃ 裏面ニッケル膜
１７ｄ 裏面金膜
１８ Ｐ＋コレクタ領域
１９ Ｎ型フィールドストップ領域
２１ Ｐ型ボディ領域（Ｐ型ベース領域）
２２ トレンチ
２３ ゲート絶縁膜
２４ Ｎ型エミッタ領域
２５ 層間絶縁膜
２６ コンタクト溝
２７ Ｐ＋ボディコンタクト領域
２８ Ｐ型ラッチアップ防止領域
２９ ＴｉＷバリアメタル膜
３１ アルミニウム系メタル電極膜
３２ ポリイミド系ファイナルパッシベーション膜
３４ Ｎ型ソース領域
３８ Ｎ＋ドレイン領域
５０ スパッタリング装置のスパッタリング室
５１ ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）回転ホイール
５２ ＢＧ目標厚さ
５３ ＢＧテープ
５４ ウエハステージ
５５ａ，５５ｂ バッキングプレート
５６ａ，５６ｂ ＴｉＷターゲット
６０ 電子線照射装置
６１ スキャンステージ
６２ ウエハサセプタ
６３ シート状保護部材
６４ 電子線照射ヘッド
６５ 電子線
９９ ＦＥＯＬ工程完成
１０１ バリアメタル膜成膜工程
１０２ バリアメタル膜成膜後アニール工程
１０３ アルミニウム系メタル膜成膜工程
１０４ メタル電極加工工程
１０５ ファイナルパッシベーション膜成膜工程
１０６ ファイナルパッシベーション膜加工工程
１０７ １次バックグラインディング工程
１０８ 電子線照射工程
１０９ 電子線照射後水素アニール工程
１１０ ２次バックグラインディング工程
１１１ 裏面電極形成工程
１２１ 電子線照射前閾値電圧測定工程
１２２ 裏面電極形成閾値電圧測定工程
Ｌａ 標準的なウエハ−ターゲット間距離
Ｌｂ セミロングスロー的なウエハ−ターゲット間距離
Ｒ１ アクティブセル２周期分切り出し部
ＴＤ チタンの指向性
ＷＤ タングステンの指向性
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法、特にパワー系半導体装置の製造方法におけるバリアメタル成膜技術等に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−３３５５５４号公報（特許文献１）または、これに対応する米国特許公開２００８−１２４９１５号公報（特許文献２）には、ＣＣＤイメージセンサにおいて、バリアメタル膜を構成するチタン部材をシリサイド化することにより、水素アニールの際の残存チタンによる水素のトラップを防止する技術が開示されている。
【０００３】
日本特開２００３−２６４２７７号公報（特許文献３）または、これに対応する米国特許公開２００３−１９７２２８号公報（特許文献４）には、ＣＣＤイメージセンサにおいて、配線材料にチタン膜を用いないか、または、配線膜のチタン膜の上下を窒化チタン膜で覆う構造とすることにより、水素アニールの際のチタン膜による水素トラップ作用を低減する技術が開示されている。
【０００４】
日本特開２０００−２２３６７４号公報（特許文献５）には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）において、先行してＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）工程を実行し、且つ、裏面ダメージを除去することにより、水素アニールの際の水素の拡散性を確保する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３３５５５４号公報
【特許文献２】米国特許公開２００８−１２４９１５号公報
【特許文献３】特開２００３−２６４２７７号公報
【特許文献４】米国特許公開２００３−１９７２２８号公報
【特許文献５】特開２０００−２２３６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の多くの部分およびパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一部においては、ドリフト領域やフィールドストップ領域における少数キャリアのライフタイムを制御して、スイッチング特性を改善するため、ウエハへの電子線照射が行われている。この電子線照射によって、デバイスの閾値電圧がシフトするため、電子線照射後に、水素アニールを施すことにより、閾値電圧の回復を図っている。しかし、ボンディングダメージ等を低減するため、デバイス表面のモリブデン系バリアメタルをＴｉＷ系バリアメタルに変更したところ、水素アニールによる閾値電圧の回復率が低下する等の問題が発生した。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、シリコン系半導体ウエハのデバイス主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する半導体装置の製造方法において、前記デバイス主面上にＴｉＷ系のバリアメタルをスパッタリングにより形成するに際して、ＴｉＷターゲットのチタン濃度を、８重量％以下で、且つ、２重量％以上とするものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、シリコン系半導体ウエハのデバイス主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する半導体装置の製造方法において、前記デバイス主面上にＴｉＷ系のバリアメタルをスパッタリングにより形成するに際して、ＴｉＷターゲットのチタン濃度は、８重量％以下で、且つ、２重量％以上とすることにより、電子照射後の水素アニールにおける閾値電圧の回復率を向上することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴの代表的な応用回路を示す回路図である。
【図２】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴのチップ上面図である。
【図３】図２のアクティブセル２周期分切り出し部に対応する部分のＡ−Ａ’断面のチップ部分断面図である。
【図４】本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（エピタキシャルウエハプロセス）のＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）完成以降の流れを示すプロセスブロックフロー図である。
【図５】図３に対応するデバイス断面図（図４のＦＥＯＬ完成時点）である。
【図６】図３に対応するデバイス断面図（図４のバリアメタル膜スパッタリング工程）である。
【図７】図３に対応するデバイス断面図（図４のアルミニウム系メタル膜スパッタリング工程）である。
【図８】図３に対応するデバイス断面図（図４のファイナルパッシベーション膜成膜工程）である。
【図９】図３に対応するデバイス断面図（図４のバックグラインディングテープ貼り付け工程）である。
【図１０】図３に対応するデバイス断面図（図４の１次バックグラインディング工程開始時点）である。
【図１１】図３に対応するデバイス断面図（図４の１次バックグラインディング工程終了時点）である。
【図１２】図３に対応するデバイス断面図（図４の電子線照射工程）である。
【図１３】図３に対応するデバイス断面図（図４の２次バックグラインディング工程開始時点）である。
【図１４】図３に対応するデバイス断面図（図４の２次バックグラインディング工程終了時点）である。
【図１５】図３に対応するデバイス断面図（図４のシリサイド膜成膜工程）である。
【図１６】図３に対応するデバイス断面図（図４の裏面電極膜成膜工程）である。
【図１７】本願の前記一実施の形態の半導体装置の製造方法における異なるウエハプロセス（ＦＺウエハプロセス）における図３に対応する最終デバイス断面図である。
【図１８】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの他の例であるノンパンチスルー型ＩＧＢＴにおける図３に対応する最終デバイス断面図である。
【図１９】本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの更に他の例であるパワーＭＯＳＦＥＴの最終デバイス断面図である。
【図２０】本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（前記異なるプロセスを含む）に使用する電子線照射装置の照射処理部の模式断面図である。
【図２１】本願の各実施の形態におけるバリアメタルスパッタリング工程及びそれに使用する装置等の説明のためのスパッタリング装置の模式断面図である。
【図２２】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるウエハ−ターゲット間距離とウエハ上のＴｉＷ膜（いわゆる”Ａｓ ｇｒｏｗｎ”状態、すなわち成膜直後）中のチタン濃度の関係を示すデータプロット図である。
【図２３】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるＴｉＷターゲット中のチタン濃度と電子線照射に続く水素アニール後の閾値電圧回復率との関係を示すデータプロット図である。
【図２４】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置（装置の個体差を含む）におけるＴｉＷターゲット中のチタン濃度とウエハ上のＴｉＷ膜（成膜直後）中のチタン濃度の関係を示すデータプロット図である。
【図２５】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるバリア膜厚と電子線照射に続く水素アニール後の閾値電圧回復率との関係を示すデータプロット図である。
【図２６】本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるＴｉＷ膜成膜後のアニール時間と、同アニール後にＴｉＷ膜を除去して測定したシート抵抗の関係を示すデータプロット図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記ターゲットのチタン濃度は、８重量％以下で、且つ、２重量％以上である。
【００１７】
２．前記１項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【００１８】
３．前記１又は２項の半導体装置の製造方法において、前記工程（ｂ）におけるターゲット−ウエハ間距離は、７０ミリメートル以上、且つ、１２０ミリメートル以下である。
【００１９】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【００２０】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、３００ｎｍ以下である。
【００２１】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【００２２】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記ターゲットのチタン濃度は、６重量％以下で、且つ、３重量％以上である。
【００２３】
８．以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記工程（ｂ）におけるターゲット−ウエハ間距離は、７０ミリメートル以上、且つ、１２０ミリメートル以下である。
【００２４】
９．前記８項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【００２５】
１０．前記８または９項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【００２６】
１１．前記８から１０項のいずれか一つの半導体装置の製造方法において、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、３００ｎｍ以下である。
【００２７】
１２．前記８から１１項のいずれか一つの半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【００２８】
１３．以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、１７０ｎｍ以下である。
【００２９】
１４．前記１３項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【００３０】
１５．前記１３または１４項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【００３１】
１６．前記１３から１５項のいずれか一つの半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【００３２】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３３】
更に、本願において、「トランジスタ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願においては、「ＭＯＳＦＥＴ」というときは、ゲート絶縁膜が酸化膜であるもののみでなく、それ以外の絶縁膜をゲート絶縁膜として使用するものを含むものとする。
【００３４】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３５】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３６】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３７】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３８】
６．本願において、「パワー系半導体」というときは、数ワット以上の電力を扱うことができる半導体デバイスを言う。パワー系半導体の内、パワー系ＭＯＳＦＥＴ、パワー系ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等は、「絶縁ゲート型パワー系トランジスタ」の範疇に属する。従って、通常のパワーＭＯＳＦＥＴは、全てこれに含まれる。
【００３９】
パワーＭＯＳＦＥＴの内、表面がソースで裏面がドレインとなる構造のものを縦型パワーＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）という。
【００４０】
この縦型パワーＭＯＳＦＥＴの内、「トレンチゲートパワーＭＯＳＦＥＴ」とは、通常、半導体基板のデバイス面（第１の主面）に形成されたトレンチ（比較的長くて細い溝）内にポリシリコン等のゲート電極があり、半導体基板の厚さ方向（縦方向）にチャネルが形成されるものを言う。この場合、通常、半導体基板のデバイス面側がソースとなり、裏面側（第２の主面側）がドレインとなる。なお、ゲート電極の主要部（電極引き出し部以外の部分）の一部は、トレンチ外にはみ出しても良い。
【００４１】
また、ＩＧＢＴは、純構造的には、縦型パワーＭＯＳＦＥＴのドレイン側にドレイン領域とは異なる導電型のコレクタ層を付加したものであるが、構成要素の縦型パワーＭＯＳＦＥＴのソースは、実用的には「エミッタ」と呼ばれるが、本願においては、特に「エミッタ」と呼ぶ必要があるときを除き、元の縦型パワーＭＯＳＦＥＴの呼称、すなわち、「ソース」を使用し、「ソース」、「ソース領域」、「ソース電極」等と呼ぶ。従って、デバイス面のレイアウトに関しては、ＩＧＢＴと縦型パワーＭＯＳＦＥＴは、ほぼ同一であるので、本願の実施の形態において、ＩＧＢＴについて説明することは、そのまま、パワーＭＯＳＦＥＴにも当てはまる。
【００４２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４４】
１．本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴ等の説明（主に図１）
図１は本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴの代表的な応用回路を示す回路図である。これに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴ等を説明する。
【００４５】
ＩＧＢＴ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆの具体的適用回路の一例（３相モータ駆動回路）を図１に示す。図１に示すように、この３相モータ駆動回路は、ＩＧＢＴ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆを用いて、直流電源６からの出力を高速スイッチングすることで、３相モータ７を駆動している。各ＩＧＢＴ４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆには、フライバックダイオード（Ｆｌｙｂａｃｋ ｄａｉｏｄｅ）５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆが並列接続されている。
【００４６】
２．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴのデバイス構造の説明（主に図２および図３）
以下では、トレンチゲート型のＩＧＢＴ（エピタキシャル方式）を例に取り具体的に説明するが、本願発明はそれに限定されることなく、プレーナ型ＩＧＢＴにも、そのまま適用できることは言うまでもない。この点は、パワーＭＯＳＦＥＴについても同様である。
【００４７】
図２は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴのチップ上面図である。図３は図２のアクティブセル２周期分切り出し部に対応する部分のＡ−Ａ’断面のチップ部分断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパンチスルー型ＩＧＢＴのデバイス構造を説明する。
【００４８】
図２に示すように、ＩＧＢＴチップ２の上面１ａ外周には、ガードリング８が設けられており、その内部領域の一方には、メタルゲート電極９が設けられている。内部領域の他方には、チップの大半の面積を占めるアクティブセル領域１２が設けられており、その中には、たとえば、ほぼ直線状の埋め込みゲート電極１５が敷き詰められている（通常、数百本から数千本である）。このアクティブセル領域１２上には、その全域を覆い、更にその周辺外部にいたるメタルエミッタ電極１６が設けられており、このメタルエミッタ電極１６、先のメタルゲート電極９上等のチップ上面１ａのほとんどの部分は、エミッタパッド開口１４およびゲートパッド開口１１を除き、ファイナルパッシベーション膜で被覆されている。
【００４９】
図３に図２のアクティブセル２周期分切り出し部Ｒ１のＡ−Ａ’断面を示す。図３に示すように、半導体チップ２の裏面１ｂには、裏面メタル電極１７（コレクタ電極）が設けられており、その直上には、単結晶シリコン基板部、すなわち、Ｐ＋コレクタ領域１８が設けられている。このＰ＋コレクタ領域１８（Ｐ＋基板部）上には、Ｎ型フィールドストップ領域１９（エピタキシャル領域の下半部）が設けられており、この部分は、その上のｎ−ドリフト領域３（エピタキシャル領域の上半部）よりも高濃度となっている。ｎ−ドリフト領域３の上部には、Ｐ型ボディ領域２１（Ｐ型ベース領域）が設けられており、その一部がチャネル領域を形成している。Ｐ型ボディ領域２１の上端部はＮ型エミッタ領域２４となっており、このＮ型エミッタ領域２４およびＰ型ボディ領域２１を貫通してｎ−ドリフト領域３に至るトレンチ２２が設けられている。トレンチ２２内には、ゲート絶縁膜２３を介して、埋め込みゲート電極１５が設けられており、ゲート電極１５の上部は、層間絶縁膜２５で覆われている。この層間絶縁膜２５には、下部のＮ型エミッタ領域２４を貫通してＰ型ボディ領域２１に至るコンタクト溝２６が形成されており、コンタクト溝２６の底には、Ｐ＋ボディコンタクト領域２７が設けられている。Ｐ＋ボディコンタクト領域２７の更に下には、ｎ−ドリフト領域３に至るＰ型ラッチアップ防止領域２８が設けられており、この部分の濃度は、Ｐ＋ボディコンタクト領域２７よりも低く、Ｐ型ボディ領域２１よりも高い。チップ２の上面側には、ＴｉＷ膜等のバリアメタル膜２９が形成されており、その上には、アルミニウム系メタル電極膜３１が形成されている。アルミニウム系メタル電極膜３１の上には、たとえば、ポリイミド膜等のファイナルパッシベーション膜３２が形成されており、必要に応じて、開口が設けられている。
【００５０】
３．本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（エピタキシャルウエハプロセス）の説明（主に図４から図１６）
ここでは、伝統的なＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるエピタキシャルシリコンウエハを用いたプロセスについて説明するが、昨今のＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法による比較的低濃度のＮ型単結晶シリコン基板（非エピタキシャル基板）を用いたプロセス（セクション４参照）にも適用できることは言うまでもない。
【００５１】
図４は本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（エピタキシャルウエハプロセス）のＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）完成以降の流れを示すプロセスブロックフロー図である。図５は図３に対応するデバイス断面図（図４のＦＥＯＬ完成時点）である。図６は図３に対応するデバイス断面図（図４のバリアメタル膜スパッタリング工程）である。図７は図３に対応するデバイス断面図（図４のアルミニウム系メタル膜スパッタリング工程）である。図８は図３に対応するデバイス断面図（図４のファイナルパッシベーション膜成膜工程）である。図９は図３に対応するデバイス断面図（図４のバックグラインディングテープ貼り付け工程）である。図１０は図３に対応するデバイス断面図（図４の１次バックグラインディング工程開始時点）である。図１１は図３に対応するデバイス断面図（図４の１次バックグラインディング工程終了時点）である。図１２は図３に対応するデバイス断面図（図４の電子線照射工程）である。図１３は図３に対応するデバイス断面図（図４の２次バックグラインディング工程開始時点）である。図１４は図３に対応するデバイス断面図（図４の２次バックグラインディング工程終了時点）である。図１５は図３に対応するデバイス断面図（図４のシリサイド膜成膜工程）である。図１６は図３に対応するデバイス断面図（図４の裏面電極膜成膜工程）である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（エピタキシャルウエハプロセス）を説明する。
【００５２】
先ず、たとえば、Ｐ型（濃度は、Ｐ＋コレクタ領域１８に対応）の２００φの単結晶シリコンウエハ１（ウエハの口径は、３００ファイでも、４５０ファイでも、１５０ファイでも、それ以外でも良い）の表面１ａにＮ型フィールドストップ領域１９および耐圧に対応する厚さを有するｎ−ドリフト領域３をそれぞれエピタキシ層として堆積したものを用意する（ウエハの厚さは、たとえば、６００から９００マイクロメートル程度）。これよりＦＥＯＬ工程の終わりまで、すなわち、配線工程（表面メタル電極工程）よりも前のプロセスは、通常のパンチスルー型ＩＧＢＴと代わるところがないので、ここでは、図５に示すようなコンタクト溝２６の完了時点、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程の直前の工程から説明する。図５に示すようなコンタクト溝２６が完成すると、ＦＥＯＬ工程が完成したこととなる（図４のＦＥＯＬ工程完成９９）。
【００５３】
次に、図６に示すように、ウエハ１の表面１ａ側のほぼ全面に、ＴｉＷ膜２９（チタンを含有するバリアメタル膜）を、ＴｉＷターゲット（チタン濃度、たとえば、５重量％程度）を用いたスパッタリング（ウエハ−ターゲット間距離は、たとえば、６０ミリメートル程度）により、成膜する（図４のチタンタングステン膜成膜工程１０１）。厚さとしては、たとえば、２００ｎｍ程度（範囲としては、１３０ｎｍ以上、３００ｎｍ以下程度）を好適なものとして例示することができる。成膜条件としては、ウエハ温度：摂氏１００度程度、高周波パワー３キロワット程度、処理時間：たとえば１分程度、アルゴン流量：４０ｓｃｃｍ程度を好適なものとして例示することができる。
【００５４】
続いて、ＴｉＷ膜２９中のチタンと下地のシリコン基板表面のシリコン成分を反応させることにより、シリコン基板表面にチタンシリサイド膜を形成するための熱処理を実行する（図４のＴｉＷ膜アニール工程１０２）。熱処理条件としては、処理温度：摂氏６５０度程度、雰囲気ガス：窒素（常圧）、処理時間：１０分程度を好適なものとして例示することができる。
【００５５】
次に、図７に示すように、ＴｉＷ膜２９上のウエハ１の表面１ａ側のほぼ全面に、アルミニウム系メタル膜３１をスパッタリングにより、成膜する（図４のアルミニウム系メタル膜成膜工程１０３）。すなわち、ウエハ１の表面１ａ側の全面に、スパッタリング成膜により、たとえば、アルミニウムを主要な成分とするアルミニウム系メタル電極膜３１（たとえば、高純度アルミニウムにシリコンを１％程度添加）を、たとえば、６０００ｎｍ程度の厚さで成膜する。成膜条件としては、処理温度：摂氏１００度程度、高周波パワー：１６キロワット程度、アルゴン流量：８０ｓｃｃｍ程度、処理時間：６分程度を好適なものとして例示することができる。
【００５６】
続いて、ウエハ１の表面１ａ側の全面に、フォトレジスト膜を塗布して、通常のリソグラフィにより、パターニングする。パターニングされたアルミニウム系メタル電極膜等加工用レジスト膜をマスクとして、たとえば、ウエットエッチングにより、アルミニウム系メタル電極膜３１のパターニングを実行する。このとき使用するエッチング液としては、たとえば、いわゆる混酸薬液、すなわち、酢酸、硝酸、水および燐酸（たとえば、７０から８０重量％程度）の混合溶液を好適なものとして例示することができる。なお、ウエットエッチング終了後には、洗浄が行われる。続いて、たとえば等方性ドライエッチングにより、露出した部分のバリアメタル膜２９を除去する。その後、不要になったアルミニウム系メタル電極膜等加工用レジスト膜を除去する（図４のメタル電極加工工程１０４）。
【００５７】
その後、図８に示すように、必要に応じて、ウエハ１の表面１ａ側に、たとえば、ポリイミド膜等のファイナルパッシベーション膜３２を塗布する（図４のポリイミド膜塗布工程１０５）。このポリイミド膜３２には、続いて、ゲートパッド開口１１、エミッタパッド開口１４（図２参照）等の必要な開口部が形成される（図４のポリイミド膜加工工程１０６）。
【００５８】
次に、図９に示すように、ウエハ１の表面１ａ側にＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）テープ５３を貼り付ける。そして、図１０に示すように、ウエハ１の裏面１ｂに対して、ＢＧ回転ホイール５１等により、１次ＢＧ処理を実行する（図４の１次裏面研削処理工程１０７）。これにより、図１１に示すように、ウエハを所定の厚さまで（たとえば３５０マイクロメートル程度）薄膜化する。不要になったＢＧテープ５３を一旦、剥離させる。この時点で、一度、デバイスの閾値電圧を測定する（図４の１次閾値電圧測定工程１２１）。
【００５９】
次に、図１２に示すように、ｎ−ドリフト領域３およびＮ型フィールドストップ領域１９内の少数キャリアの寿命を短く制御するために、ウエハ１の裏面１ｂから電子線照射を実行する（図４の電子線照射工程１０８）。電子ドーズ量は、たとえば１．５ｘ１０１５/ｃｍ２程度、加速電圧は２ＭｅＶ程度である。
【００６０】
続いて、ウエハ１に対して、電子線照射によって、シフトした閾値電圧を回復させるための水素アニール処理を実行する（図４の水素アニール工程１０９）。水素アニール処理の条件としては、摂氏３５０度、６０分、水素流量：１０リットル/分を好適な一例として例示することができる。
【００６１】
次に、再度、ウエハ１の表面１ａ側にＢＧテープ５３を貼り付ける。そして、図１３に示すように、ウエハ１の裏面１ｂに対して、ＢＧ回転ホイール５１等により、２次ＢＧ処理を実行する（図４の２次裏面研削処理工程１１０）。これにより、図１４に示すように、ウエハを最終厚さに近い所定の厚さまで（たとえば２８０マイクロメートル程度）薄膜化する。不要になったＢＧテープ５３を剥離させる。
【００６２】
次に、図１５に示すように、ウエハ１の裏面１ｂのほぼ全面に、スパッタリングにより、ニッケル膜（たとえば、５０ｎｍ程度）を形成し、その後、熱処理（たとえば、摂氏３５０度程度で１分程度）により、ニッケル膜をニッケルシリサイド膜１７ａとする。
【００６３】
次に、図１６に示すように、ウエハ１の裏面１ｂのほぼ全面に、スパッタリングにより、チタン膜１７ｂ（たとえば、１００ｎｍ程度）、ニッケル膜１７ｃ（たとえば、２００ｎｍ程度）、裏面金膜１７ｄ（たとえば、１００ｎｍ程度）を順次、成膜する（図４の裏面電極成膜工程１１１）。これらのニッケルシリサイド膜１７ａ、チタン膜１７ｂ、ニッケル膜１７ｃ、裏面金膜１７ｄ等で、裏面メタル電極１７を構成している。
【００６４】
その後、シフトした閾値電圧が回復したか否かを確認するために、再度、デバイスの閾値電圧を測定する（図４の２次閾値電圧測定工程１２２）。
【００６５】
この後、ダイシング等により、ウエハ１を個々のチップ２に分離することで、半導体チップ２が完成する。
【００６６】
４．本願の前記一実施の形態の半導体装置の製造方法における異なるウエハプロセス（ＦＺウエハプロセス）についての説明（主に図１７）
このセクションでは、セクション２，３で説明したパンチスルー型のＩＧＢＴを、ＦＺウエハをスターティングマテリアル（Ｓｔａｒｔｉｎｇ Ｍａｔｅｒｉａｌ）とする場合について簡単に説明する。なお、このプロセスは、ノンパンチスルー型のＩＧＢＴにも同様に適用できることは言うまでもない。
【００６７】
図１７は本願の前記一実施の形態の半導体装置の製造方法における異なるウエハプロセス（ＦＺウエハプロセス）における図３に対応する最終デバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における異なるウエハプロセス（ＦＺウエハプロセス）を説明する。
【００６８】
この方法では、デバイス構造は図１７に示すように、図３のものと基本的に同じである。しかし、最初に準備するウエハが、ｎ−ドリフト領域３に対応した濃度のＮ型単結晶シリコンウエハ（非エピタキシウエハ）という点が異なっている。そして、裏面側のＰ＋コレクタ領域１８およびＮ型フィールドストップ領域１９は、バックグラインディング工程（セクション３の例では、図４の２次バックグラインディング工程１１０）の後、ウエハ１の裏面１ｂ側から、イオン注入によりすることにより形成される。
【００６９】
５．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの他の例であるノンパンチスルー型ＩＧＢＴのデバイス構造の説明（主に図１８）
これまでは、主にパンチスルー型ＩＧＢＴ（または非対照型ＩＧＢＴ）について具体的に説明したが、これらは、ノンパンチスルー型ＩＧＢＴ（または対照型ＩＧＢＴ）についても、ほぼそのまま当てはまる。
【００７０】
図１８は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの他の例であるノンパンチスルー型ＩＧＢＴにおける図３に対応する最終デバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの他の例であるノンパンチスルー型ＩＧＢＴのデバイス構造を説明する。
【００７１】
図１８に示すように、ノンパンチスルー型ＩＧＢＴの構造は、図１７からＮ型フィールドストップ領域１９を取り去ったものということができる。図１７の例と同様に、一般に、最初に準備するウエハは、ｎ−ドリフト領域３に対応した濃度のＦＺ法によるＮ型単結晶シリコンウエハ（非エピタキシウエハ）となる。従って、裏面側のＰ＋コレクタ領域１８は、バックグラインディング工程（セクション３の例では、図４の２次バックグラインディング工程１１０）の後、ウエハ１の裏面１ｂ側から、イオン注入によりすることにより形成される。
【００７２】
６．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの更に他の例であるパワーＭＯＳＦＥＴのデバイス構造の説明（主に図１９）
少数キャリアのライフタイム制御の必要性は、パワーＭＯＳＦＥＴでも、同様に存在し、ボディダイオード（Ｂｏｄｙ Ｄｉｏｄｅ）の逆方向回復特性の改善等の目的で、ＩＧＢＴと同様の方法で、電子線照射、水素アニール等が適用される。
【００７３】
図１９は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの更に他の例であるパワーＭＯＳＦＥＴの最終デバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの更に他の例であるパワーＭＯＳＦＥＴのデバイス構造を説明する。
【００７４】
まず、図３に対応するデバイス構造を説明する。図１９に示すように、半導体チップ２の裏面１ｂには、裏面メタル電極１７（ドレイン電極）が設けられており、その直上には、単結晶シリコン基板部、すなわち、Ｎ＋ドレイン領域３８が設けられている。このＮ＋ドレイン領域３８（Ｎ＋基板部）上には、ｎ−ドリフト領域３が設けられている。ｎ−ドリフト領域３の上部には、Ｐ型ボディ領域２１（Ｐ型ベース領域）が設けられており、その一部がチャネル領域を形成している。Ｐ型ボディ領域２１の上端部はＮ型ソース領域３４となっており、このＮ型ソース領域３４およびＰ型ボディ領域２１を貫通してｎ−ドリフト領域３に至るトレンチ２２が設けられている。トレンチ２２内には、ゲート絶縁膜２３を介して、埋め込みゲート電極１５が設けられており、ゲート電極１５の上部は、層間絶縁膜２５で覆われている。この層間絶縁膜２５には、下部のＮ型ソース領域３４を貫通してＰ型ボディ領域２１に至るコンタクト溝２６が形成されており、コンタクト溝２６の底には、Ｐ＋ボディコンタクト領域２７が設けられている。チップ２の上面側には、ＴｉＷ膜等のバリアメタル膜２９が形成されており、その上には、アルミニウム系メタル電極膜３１（メタルソース電極）が形成されている。アルミニウム系メタル電極膜３１の上には、たとえば、ポリイミド膜等のファイナルパッシベーション膜３２が形成されており、必要に応じて、開口（ゲート開口、ソース開口）が設けられている。
【００７５】
標準的な製法では、セクション３と同様に、エピタキシャルウエハをスターティングマテリアルとしており、最初に比較的高濃度のＮ型シリコン単結晶基板１の表面１ａに、ｎ−ドリフト領域３の濃度に対応するｎ−エピタキシャル層を堆積したエピタキシャルウエハを準備することとなる。プロセス的には、Ｐ型ラッチアップ防止領域２８がない以外、セクション３と同様である。なお、Ｐ型ラッチアップ防止領域２８と類人も領域を有するものもある。
【００７６】
７．本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（前記異なるプロセスを含む）に使用する電子線照射装置の説明（主に図２０）
このセクションでは、セクション３の図１２の電子線照射工程１０８（図４）について更に説明する。
【００７７】
図２０は本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（前記異なるプロセスを含む）に使用する電子線照射装置の照射処理部の模式断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における要部ウエハプロセス（前記異なるプロセスを含む）に使用する電子線照射装置を説明する。
【００７８】
図２０に示すように、電子線照射工程１０８（図４）においては、ウエハ１は、石英製等のウエハサセプタ６２上に紙等のシート状保護部材６３を介して、その裏面１ｂを上に向けて収容された状態で、電子線照射装置６０のスキャンステージ６１上にセットされる。ウエハ１の上方には、電子線照射ヘッド６４があり、そこから電子線６５が照射され、照射中、スキャンステージ６１ならびに電子線照射ヘッド６４が移動することによって、ウエハの全域に電子線が照射される構造となっている。
【００７９】
８．本願の前記各実施の形態についての全般的考察及び補足的説明（主に図２１から図２６）
図２１は本願の各実施の形態におけるバリアメタルスパッタリング工程及びそれに使用する装置等の説明のためのスパッタリング装置の模式断面図である。図２２は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるウエハ−ターゲット間距離とウエハ上のＴｉＷ膜（いわゆる”Ａｓ ｇｒｏｗｎ”状態、すなわち成膜直後）中のチタン濃度の関係を示すデータプロット図である。図２３は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるＴｉＷターゲット中のチタン濃度と電子線照射に続く水素アニール後の閾値電圧回復率との関係を示すデータプロット図である。図２４は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置（装置の個体差を含む）におけるＴｉＷターゲット中のチタン濃度とウエハ上のＴｉＷ膜（成膜直後）中のチタン濃度の関係を示すデータプロット図である。図２５は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるバリア膜厚と電子線照射に続く水素アニール後の閾値電圧回復率との関係を示すデータプロット図である。図２６は本願の各実施の形態におけるバリアメタルスパッタリング工程に使用するスパッタリング装置におけるＴｉＷ膜成膜後のアニール時間と、同アニール後にＴｉＷ膜を除去して測定したシート抵抗の関係を示すデータプロット図である。これらに基づいて、本願の前記各実施の形態についての全般的考察及び補足的説明を行う。
【００８０】
（１）全般的な説明（図４及び図１２を参照）
図１２からわかるように、電子線照射工程１０８（図４）後の水素アニール工程１０９では、水素は、主にウエハ１の表面１ａ側から、ポリイミド膜３２、アルミニウム系メタル膜３１、バリアメタル膜２９、層間絶縁膜２５等を介して、ゲート絶縁膜２３及びその周辺に至るものと考えられる。しかし、この通路の途中に、ＴｉＷ膜等のチタンを含む金属膜（チタンシリサイドは、強固に結合しているので除外される）があると、チタンが水素をトラップすることにより、水素アニールの作用を弱めるという問題がある。そこで、本願の各実施の形態では、これに対して、ＴｉＷ膜等のチタンを含む金属膜の水素とラップ効果を弱めるような措置をとることにより、水素アニールによる閾値電圧回復効果を確保しようとしている。以下の各処置は、単独でも有効であるが、複数組み合わせると更に有効である。以下に、その各措置、または、水素トラップ防止対策を個々に説明する。
【００８１】
（２）ＴｉＷスパッタリングにおけるターゲットのチタン濃度によるウエハ上チタン濃度制御（主に図２３及び図２４）
この例は、先にセクション３で具体的に説明したものである。図２３からわかるように、ＴｉＷターゲットのチタン濃度を下げると、閾値電圧回復率（２次計測閾値/１次計測閾値の％表示）が改善している。これは、図２４に示すように、通常、ＴｉＷターゲットのチタン濃度と、ウエハ上のチタン濃度は、種々の条件によって変動はあるものの明確に正の相関を有しているからである。
【００８２】
この方法は、比較的高価なターゲットを使用する点で、新たな投資を必要とするが、安定的にウエハ上のチタン濃度を下げることができる点で有利である。好適なターゲットのチタン濃度としては、８重量％以下で且つ２重量％以上の範囲を例示することができる。また、量産の安定性を考慮すると、特に好適なターゲットのチタン濃度としては、６重量％以下で且つ３重量％以上の範囲を例示することができる。濃度の下限値は、シリサイド化により消費されるチタンの量を考慮したものである。
【００８３】
（３）ＴｉＷスパッタリングにおけるウエハ−ターゲット間距離によるウエハ上チタン濃度制御（主に図６、図２１及び図２２）
図６に示すＴｉＷ膜スパッタリング成膜工程１０１（図４）においては、たとえば、図２１に示すようなスパッタリング装置５０を使用する。同装置内において、ウエハ１は、ウエハステージ５４上に、その表面１ａを上にして載置される。ウエハ１の上方には、一定の距離（ウエハ−ターゲット間距離、標準的なウエハ−ターゲット間距離Ｌａは、６０ミリメートル程度）を置いてバッキングプレート５５ａ，５５ｂに保持されたＴｉＷターゲット５６ａ，５６ｂ（標準的チタン濃度は、１０重量％程度）が設置されている。
【００８４】
ここで、ウエハ−ターゲット間距離をセミロングスロー（Ｓｅｍｉ−Ｌｏｎｇ Ｔｈｒｏｗ）的なウエハ−ターゲット間距離Ｌｂのように、標準的なものより長くすると、ウエハ１上に成膜された時点のＴｉＷ膜のチタン濃度が同変化するかを示したのが、図２２である。このとき、ターゲットのチタン濃度は、１０重量％程度である。図２２からわかるように、ウエハ−ターゲット間距離が伸びるに従って、ウエハ１上に成膜された時点のＴｉＷ膜のチタン濃度が、ほぼリニアに減少している。
【００８５】
従って、ＴｉＷ膜中のチタン濃度を実質的に下げるためには、ウエハ−ターゲット間距離を７０ミリメートル以上、１２０ミリメートル以下とすればよい。理論的には、１２０ミリメートルを超えても良いが、通常のスパッタリング装置の調整範囲は、精々１２０ミリメートル以下であるから、それ以上にするには、ロングスロースパッタ（Ｓｅｍｉ−Ｌｏｎｇ Ｔｈｒｏｗ Ｓｐｕｔｔｅｒ）装置を必要とするというデメリットがある。
【００８６】
ウエハ−ターゲット間距離を変えるとウエハ上のチタン濃度が変化する理由は、図２１によって説明される。すなわち、チタンの指向性ＴＤおよびタングステンの指向性ＷＤを比較すると、原子量がずっと大きいタングステンの方が、指向性がよく、軽いチタンの方が、指向性が悪い。これは、距離が遠くなるほど、チタンの方がウエハに到達しにくくなるからである。
【００８７】
この方法は、新たな投資が不要な点で有効である。たとえば、標準的なターゲットチタン濃度でも加工であり、（２）のように、低濃度のターゲットを使用する必要がない点で有利である。もちろん、低濃度のターゲットを使用してもよい。
【００８８】
（４）ＴｉＷスパッタリングにおけるバリアメタル膜厚によるウエハ上チタン総量制御（主に図２５）
図２５に示すように、ＴｉＷ膜自体の膜厚を標準的な範囲（２００ｎｍ程度）よりも、実質的に薄くすると、水素の通過経路中のチタンの総量が減少することになり、水素とラップ抑制効果がある。そのため、閾値電圧回復率が向上する。従って、たとえば、ＴｉＷ膜２９の厚さを１３０ｎｍ以上でかつ１７０ｎｍ以下とするのが好適である。この下限値は、ボンディングダメージを考慮して決定される。
【００８９】
この方法は、スパッタリング装置の設定（ウエハ−ターゲット間距離の変更）も、ターゲットも交換しないで（標準のターゲットで可能）実施できるメリットがある。
【００９０】
もちろん、（２）、（３）、（５）の方法と併用しても良い。
【００９１】
なお、この（４）以外の対策を適用する場合は、ＴｉＷ膜２９の厚さは、たとえば、１３０ｎｍ以上で且つ３００ｎｍ以下程度の範囲が好適である。
【００９２】
（５）ＴｉＷスパッタリングにおけるバリアメタル膜厚による最終チタン濃度制御（主に図２６）
図２６に、ＴｉＷスパッタリング後の熱処理時間を標準的な処理時間（摂氏６５０度において、１０分程度；温度範囲としては、たとえば摂氏６００度以上、６８０度以下）から長くした場合のシリサイド化の進行の程度を、ＴｉＷを除去したときのウエハ上面のシート抵抗の変化として示す。これより、シリサイド化アニール時間を延長すると、シリサイド化が進行することにより、比較的自由なチタン（水素をトラップするチタン）が消費され、水素トラップ効果を抑制できることがわかる。ここで、好適なＴｉＷスパッタリング後熱処理時間としては、処理温度の範囲を摂氏６００度以上、６８０度以下（摂氏６５０度程度の範囲）として、２０分以上、且つ、５０分以下を例示することができる。ここで、上限は、他の処理に影響を与えない範囲として設定される。
【００９３】
この方法は、スパッタリング装置の設定（ウエハ−ターゲット間距離の変更）も、ターゲットも交換しないで実施できるメリットがある。
【００９４】
もちろん、（２）、（３）、（４）の方法と併用しても良い。
【００９５】
９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、前記実施の形態では、主にＮチャネル型デバイスについて、具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル型デバイスにも、ほぼそのまま適用できることは言うまでもない。
【００９７】
また、前記実施の形態では、主に単体デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、これらの絶縁ゲート型パワー系トランジスタを組み込んだ複合半導体チップ（半導体装置）にも、ほぼそのまま適用できることは言うまでもない。
【００９８】
更に、前記実施の形態では、主にシリコン系デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＣ系，ＳｉＮ系などのその他の系統に属する基板材料を使用したデバイスにも、ほぼそのまま適用できることは言うまでもない。
【符号の説明】
【００９９】
１ ウエハ
１ａ ウエハ又はチップの表面
１ｂ ウエハ又はチップの裏面
２ 半導体チップ
３ ｎ−ドリフト領域
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ ＩＧＢＴ
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ フライバックダイオード（Ｆｌｙ−Ｂａｃｋ Ｄｉｏｄｅ）
６ 直流電源
７ 三相モータ（インダクタンス性負荷）
８ ガードリング
９ メタルゲート電極
１１ ゲートパッド開口
１２ アクティブセル領域
１４ エミッタパッド開口
１５ 埋め込みゲート電極
１６ メタルエミッタ電極
１７ 裏面メタル電極
１７ａ 裏面ニッケルシリサイド膜
１７ｂ 裏面チタン膜
１７ｃ 裏面ニッケル膜
１７ｄ 裏面金膜
１８ Ｐ＋コレクタ領域
１９ Ｎ型フィールドストップ領域
２１ Ｐ型ボディ領域（Ｐ型ベース領域）
２２ トレンチ
２３ ゲート絶縁膜
２４ Ｎ型エミッタ領域
２５ 層間絶縁膜
２６ コンタクト溝
２７ Ｐ＋ボディコンタクト領域
２８ Ｐ型ラッチアップ防止領域
２９ ＴｉＷバリアメタル膜
３１ アルミニウム系メタル電極膜
３２ ポリイミド系ファイナルパッシベーション膜
３４ Ｎ型ソース領域
３８ Ｎ＋ドレイン領域
５０ スパッタリング装置のスパッタリング室
５１ ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）回転ホイール
５２ ＢＧ目標厚さ
５３ ＢＧテープ
５４ ウエハステージ
５５ａ，５５ｂ バッキングプレート
５６ａ，５６ｂ ＴｉＷターゲット
６０ 電子線照射装置
６１ スキャンステージ
６２ ウエハサセプタ
６３ シート状保護部材
６４ 電子線照射ヘッド
６５ 電子線
９９ ＦＥＯＬ工程完成
１０１ バリアメタル膜成膜工程
１０２ バリアメタル膜成膜後アニール工程
１０３ アルミニウム系メタル膜成膜工程
１０４ メタル電極加工工程
１０５ ファイナルパッシベーション膜成膜工程
１０６ ファイナルパッシベーション膜加工工程
１０７ １次バックグラインディング工程
１０８ 電子線照射工程
１０９ 電子線照射後水素アニール工程
１１０ ２次バックグラインディング工程
１１１ 裏面電極形成工程
１２１ 電子線照射前閾値電圧測定工程
１２２ 裏面電極形成閾値電圧測定工程
Ｌａ 標準的なウエハ−ターゲット間距離
Ｌｂ セミロングスロー的なウエハ−ターゲット間距離
Ｒ１ アクティブセル２周期分切り出し部
ＴＤ チタンの指向性
ＷＤ タングステンの指向性
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記ターゲットのチタン濃度は、８重量％以下で、且つ、２重量％以上である。
【請求項２】
前記１項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【請求項３】
前記１項の半導体装置の製造方法において、前記工程（ｂ）におけるターゲット−ウエハ間距離は、７０ミリメートル以上、且つ、１２０ミリメートル以下である。
【請求項４】
前記１項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【請求項５】
前記１項の半導体装置の製造方法において、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、３００ｎｍ以下である。
【請求項６】
前記１項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【請求項７】
前記１項の半導体装置の製造方法において、前記ターゲットのチタン濃度は、６重量％以下で、且つ、３重量％以上である。
【請求項８】
以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記工程（ｂ）におけるターゲット−ウエハ間距離は、７０ミリメートル以上、且つ、１２０ミリメートル以下である。
【請求項９】
前記８項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【請求項１０】
前記８項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【請求項１１】
前記８項の半導体装置の製造方法において、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、３００ｎｍ以下である。
【請求項１２】
前記８項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【請求項１３】
以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、１７０ｎｍ以下である。
【請求項１４】
前記１３項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【請求項１５】
前記１３項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【請求項１６】
前記１３項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記ターゲットのチタン濃度は、８重量％以下で、且つ、２重量％以上である。
【請求項２】
前記１項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【請求項３】
前記１項の半導体装置の製造方法において、前記工程（ｂ）におけるターゲット−ウエハ間距離は、７０ミリメートル以上、且つ、１２０ミリメートル以下である。
【請求項４】
前記１項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【請求項５】
前記１項の半導体装置の製造方法において、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、３００ｎｍ以下である。
【請求項６】
前記１項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【請求項７】
前記１項の半導体装置の製造方法において、前記ターゲットのチタン濃度は、６重量％以下で、且つ、３重量％以上である。
【請求項８】
以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記工程（ｂ）におけるターゲット−ウエハ間距離は、７０ミリメートル以上、且つ、１２０ミリメートル以下である。
【請求項９】
前記８項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【請求項１０】
前記８項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【請求項１１】
前記８項の半導体装置の製造方法において、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、３００ｎｍ以下である。
【請求項１２】
前記８項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【請求項１３】
以下の工程を含む半導体装置の製造方法：
（ａ）第１及び第２の主面を有するシリコン系半導体ウエハの前記第１の主面側にパワー系絶縁ゲート型トランジスタの主要部を形成する工程；
（ｂ）前記工程（ａ）の後、前記第１の主面上に、チタン及びタングステンを主要な成分とするターゲットを用いたスパッタリングにより、バリアメタル膜を成膜する工程；
（ｃ）前記バリアメタル膜に対して熱処理を施すことにより、前記バリアメタル膜から供給されるチタンにより、前記シリコン系半導体ウエハの前記第１の主面上に、チタンシリサイド膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記バリアメタル膜上に、アルミニウム系メタル膜を成膜する工程；
（ｅ）前記バリアメタル膜および前記アルミニウム系メタル膜をそれぞれパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記第２の主面に対して、バックグラインディング処理を施す工程；
（ｇ）前記工程（ｆ）の後、前記第２の主面側から、電子線を照射する工程；
（ｈ）前記工程（ｇ）の後、前記シリコン系半導体ウエハに対して、水素アニールを実行する工程、
ここで、前記工程（ｂ）における前記バリアメタル膜の厚さは、１３０ｎｍ以上、且つ、１７０ｎｍ以下である。
【請求項１４】
前記１３項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴである。
【請求項１５】
前記１３項の半導体装置の製造方法において、前記工程（ｃ）の熱処理は、窒素雰囲気中、摂氏６００度から摂氏６８０度の温度範囲内において、２０分以上、且つ、５０分以下実施する。
【請求項１６】
前記１３項の半導体装置の製造方法において、前記パワー系絶縁ゲート型トランジスタは、パンチスルー型のＩＧＢＴである。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−６９８６１（Ｐ２０１２−６９８６１Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１５２３２（Ｐ２０１０−２１５２３２）
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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