【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】トランジスタの集積度が高い半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。 （もっと読む）

【課題】本発明は、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、ゲート電極７の少なくとも上層は、第２金属シリサイド膜としてのＷＳｉｘ膜７２からなり、第１金属シリサイド膜としてのＮｉＳｉ₂膜１８に含まれる第１金属（Ｎｉ）とシリコンとの結合エネルギーが、ＷＳｉｘ膜７２に含まれる第２金属（Ｗ）とのシリコンとの結合エネルギーよりも小さく、ＷＳｉｘ膜７２の組成ＭＳｉｘ（Ｍは第２金属を示す）において、ｘが１．５以上２．０未満であることを特徴とする。 （もっと読む）

【課題】III族窒化物半導体を用いて形成され、優れた特性を有する半導体素子を提供する。
【解決手段】半導体素子が、電子を多数キャリアとするように構成されてなる第１半導体層の一方主面上に、それぞれが電気的に接続されてなる複数の単位アノード部、を有するアノード部と、それぞれが電気的に接続されてなる複数の単位カソード電極、を有するカソード部と、を備え、複数の単位アノード部のそれぞれと複数の単位カソード電極のそれぞれとが交互に配置された電極列が形成されてなり、複数の単位アノード部のそれぞれと第１半導体層との接合部がそれぞれ第１と第２の接合部からなり、第１接合部は、第１半導体層と接続する単位アノード部部分が正孔が多数キャリアの第２半導体層であるＰ−Ｎ接合部であり、第２接合部は、第１半導体層と接続する単位アノード部部分が金属によって構成されたショットキー接合部である、ようにした。 （もっと読む）

【課題】端子部のコンタクトホールのテーパー形状を高い精度で制御する。
【解決手段】酸化物半導体層７ａ、ソース配線１３ａｓ、ドレイン電極１３ａｄを備えた薄膜トランジスタと、第１接続部３ｃ、第２接続部１３ｃおよび第２接続部上に形成された第３接続部１９ｃを備えた端子部とからなる薄膜トランジスタである。第２接続部は、第１および第２絶縁膜５，９に設けられた第１開口部内で第１接続部と接し、第３接続部１９ｃは、保護膜に設けられた第２開口部内で第２接続部と接する。第１開口部は、第１絶縁膜５および第２絶縁膜９を同時にエッチングすることによって形成、第２開口部は、保護膜１５を前記第１および第２絶縁膜とは別個にエッチングすることによって形成される。第２接続部１３ｃは、第１開口部における第１および第２絶縁膜の端面を覆い、かつ、第２開口部における保護膜１５の端面を覆っていない。 （もっと読む）

【課題】III族窒化物半導体を用いて形成され、優れた特性を有する半導体素子を提供する。
【解決手段】半導体素子が、ワイドバンドギャップ材料を用いて電子を多数キャリアとするように構成されてなる第１半導体層の一方主面上に、それぞれが電気的に接続されてなる複数の単位アノード部、を有するアノード部と、それぞれが電気的に接続されてなる複数の単位カソード電極、を有するカソード部と、を備え、複数の単位アノード部のそれぞれと複数の単位カソード電極のそれぞれとが交互に配置された電極列が形成されてなり、複数の単位アノード部のそれぞれの、少なくとも第１半導体層と接合する部分が、所定の半導体材料を用いて正孔を多数キャリアとするように構成されてなる第２半導体層であり、第１半導体層と第２半導体層との接合部においてはＰ−Ｎ接合が形成されてなる、ようにした。 （もっと読む）

【課題】仕事関数の異なる複数の電極層を有し、ゲート抵抗が低く、作製が容易なゲート電極を備える半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記ゲート絶縁膜の上面に形成され、第１の仕事関数を有する第１の電極層と、前記ゲート絶縁膜の上面と前記第１の電極層の上面に連続して形成され、前記第１の仕事関数と異なる第２の仕事関数を有する第２の電極層と、を有するゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜とを備える。さらに、前記装置では、前記第１の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、酸化物半導体層に接して設けられた絶縁層と、を有し、酸化物半導体層は、該酸化物半導体層の端面において、ソース電極またはドレイン電極と接し、且つ該酸化物半導体層の上面において、絶縁層を介して、ソース電極またはドレイン電極と重なる半導体装置である。 （もっと読む）

【課題】半導体基板における抵抗やコンタクト抵抗を低減させた半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、シリコン層と、シリコン層に形成され、第１不純物を含有する金属シリサイド層と、を備える。シリコン層は、金属シリサイド層が形成されていない領域において、第１不純物に起因するエンド・オブ・レンジ欠陥を有していない。 （もっと読む）

【課題】ソース、ドレイン電極と有機半導体層の間の接触抵抗を低減して、短チャネル化により高速応答性能を向上させ、かつ、短チャネル化に伴うソース、ドレイン電極とゲート電極間の短絡の発生を回避可能とする。
【解決手段】絶縁性の基板と、基板上に相互間に間隔を設けて配置され、各々台状平面を形成する一対の絶縁性の台座２、３と、一方の台座が形成する台状平面上に設けられたソース電極４と、他方の台座が形成する台状平面上に設けられたドレイン電極５と、一対の台座の間の基板上に設けられたゲート電極６と、ソース電極及びドレイン電極の上面に接触させて配置された有機半導体層７とを備える。ゲート電極と有機半導体層の下面とはギャップ領域８を介在させて上下方向に対向し、ギャップ領域に面する台座の側面は、上側端縁に対して下側端縁がゲート電極から遠ざかる側に後退した形状を有する。 （もっと読む）

【課題】プラズマエッチング室内において、基板の上に形成された二層レジストをエッチングするための方法を提供する。
【解決手段】二層レジストの第１の層の上にパターンを形成された基板をエッチング室に導入する工程から開始される。次いで、ＳｉＣｌ₄ガスがエッチング室に流し込まれる。次に、ＳｉＣｌ₄ガスを流し入れつつエッチング室内においてプラズマを発生させる。次いで、二層レジストがエッチングされる。 （もっと読む）

【課題】信頼性の高い導電膜パターンの製造方法を提供する。
【解決手段】本発明に係る導電膜パターンの製造方法は、基板１０上に導電膜２１を成膜し、導電膜２１の表面に対して他の層を積層する前に、酸素をプラズマ化したプラズマアッシング処理を施し、表面処理した導電膜２１上に、当該導電膜２１をパターン形成するためのマスクパターン３０を形成する。次いで、マスクパターン３０を用いて導電膜２１をウェットエッチングによりパターン形成する。基板１０は、半導体基板であることが好ましい。導電膜パターンは、例えば、配線、電極パッド等である。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、メモリセルを選択して第２信号線及びワード線を駆動する駆動回路と、書き込み電位のいずれかを選択して第１信号線に出力する駆動回路と、ビット線の電位と参照電位とを比較する読み出し回路と、書き込み電位及び参照電位を生成して駆動回路および読み出し回路に供給する、電位生成回路と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、第１、第２の信号線に接続された第２のトランジスタと、ワード線、ビット線及びソース線に接続された第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方が接続された、多値型の半導体装置。 （もっと読む）

【課題】信頼性の高い半導体装置を製造する。
【解決手段】半導体装置の製造方法は、半導体基板５０上に絶縁膜を形成する工程と、絶縁膜上に、ゲート電極２０およびハードマスク３４を順に積層してなる積層体１０を形成する工程と、積層体１０をマスクとして、半導体基板５０にイオン注入を行う工程と、積層体１０の側面上に保護膜４４を形成する工程と、エッチングによりハードマスク３４を除去する工程と、エッチングにより保護膜４４を除去する工程と、を備える。 （もっと読む）

【課題】ダイシングの負荷を増大させることなく、パターン部内に応力緩和用開口部を設けることができ、パターン精度を向上することが可能な選択成膜用マスクを提供する。
【解決手段】選択成膜用マスク２は、成膜基板上に取り付けられ、成膜基板上に所定のパターンで膜を成膜するためのものである。選択成膜用マスク２は、膜のパターンに対応した開口パターンと、少なくとも一方の面において開口し、成膜の際に選択成膜用マスク２にかかる応力を緩和するための応力緩和用開口部３０とを備え、応力緩和用開口部３０は、成膜基板上に選択成膜用マスク２を取り付けたときに、応力緩和用開口部３０を通して成膜基板の表面が直接視認されない断面構造を有している。 （もっと読む）

【課題】微細化に伴う短チャネル効果を抑制しつつ、トランジスタの電気特性のしきい値電圧（Ｖｔｈ）をプラスにすることができ、所謂ノーマリーオフを達成した半導体装置、及びその作製方法を提供する。また、ソース領域、及びドレイン領域と、チャネル形成領域との間のコンタクト抵抗を低くして良好なオーミックコンタクトがとれる半導体装置、及びその作製方法を提供する。
【解決手段】酸化物半導体層を有するトランジスタにおいて、少なくともチャネル形成領域となる、酸化物半導体層の一部をエッチングによって部分的に薄くし、そのエッチングによってチャネル形成領域の膜厚を調節する。また、酸化物半導体層の厚い領域に、リン（Ｐ）、またはホウ素（Ｂ）を含むドーパントを導入し、ソース領域、及びドレイン領域を酸化物半導体層中に形成することにより、ソース領域、及びドレイン領域と接続するチャネル形成領域とのコンタクト抵抗を低くする。 （もっと読む）

【課題】被蒸着膜を高精細なパターンで形成することが可能な蒸着用マスクを提供する。
【解決手段】蒸着用マスクは、１または複数の第１開口部を有する基板と、この基板の第１主面側に設けられると共に、各第１開口部と対向して１または複数の第２開口部を有する高分子膜とを備える。蒸着の際には、蒸着材料が第１開口部および第２開口部を順に通過することにより、第２開口部に対応した所定のパターンで被蒸着膜が形成される。基板と高分子膜とを組み合わせて用いることにより、機械的強度を保持しつつも、金属膜のみで構成されている場合に比べ、第２開口部において微細かつ高精度な開口形状を実現できる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第２のトランジスタの半導体層にはオフセット領域が設けられた半導体装置を提供する。第２のトランジスタを、オフセット領域を有する構造とすることで、第２のトランジスタのオフ電流を低減させることができ、長期に記憶を保持可能な半導体装置を提供することができる。 （もっと読む）

【課題】印刷法による少ない工程数のメリットを生かしつつ、より微細であり、絶縁性の低下がなく、導電部寸法精度の高い、配線部材および電子素子の製造方法を提供することを目的とする。また、配線部材、積層配線、電子素子、電子素子アレイ及び表示装置を提供することを目的とする
【解決手段】基板上にエネルギーの付与により臨界表面張力が変化する材料を含有する濡れ性変化層を形成する工程、紫外領域のレーザーを用いたレーザーアブレーション法により、濡れ性変化層に凹部を形成する工程、凹部に導電性インクを塗布して導電部を形成する工程、を含み、前記濡れ性変化層の凹部のパターン形成と同時に、前記臨界表面張力を変化させて高表面エネルギー領域のパターン形成が行われることを特徴とする配線部材の製造方法、電子素子の製造方法、及び、それにより得られた配線部材、電子素子を提供する。また、電子素子アレイ及び表示装置を提供する。 （もっと読む）