【課題】コンタクトホールを形成する時に、コンタクトホールに加工不具合を生じさせることなく、ホール底の下地基板が削れることを抑制することを目的とする。
【解決手段】コンタクトホール１１形成後、コンタクトホール１１底面に露出したＳｉＯＣ膜７を変質層１２に変化させることにより、変質層１２と半導体基板１の選択比大きくすることができ、選択的に変質層１２をエッチング除去できるため、下地基板掘れ量を抑制し、重ね合わせずれなどが発生したときにも、基板リークの発生を抑制したコンタクトを形成することができる。 （もっと読む）

【課題】真空雰囲気において処理容器内の基板に対して処理ガスをプラズマ化したプラズマを供給してプラズマ処理を行うにあたって、面内均一性高く処理を行うこと。
【解決手段】基板を載置する載置台に対向するように、下面に多数のガス吐出孔が形成されたガスシャワーヘッドを処理容器の天壁に設けると共に、このガスシャワーヘッドの周囲における処理容器の天壁を誘電体により構成し、この誘電体上に基板の上方の処理領域の周囲に電磁誘導により前記基板の径方向に概略平行な電界を形成し、更にガスシャワーヘッドに負の直流電圧を印加する。 （もっと読む）

【課題】、デュアルダマシン法により低誘電率膜に埋め込まれた配線層を形成する場合において、オープン不良の発生を伴うことなく、設計通りの配線層を形成し得る半導体装置の製造方法を提供する。
【解決手段】ビアホール形成領域の低誘電率膜４２、第１のハードマスク４４及び第２のハードマスク４６を除去することにより、低誘電率膜４２にビアホール５２を形成する工程と、配線トレンチ形成領域の第２のハードマスク４６を除去する工程と、第２のハードマスク４６をマスクとして第１のハードマスク４４をエッチングすることにより、配線トレンチ形成領域の第１のハードマスク４４を除去する工程とを有し、配線トレンチ形成領域の第１のハードマスク４４を除去する工程では、ビアホール５２底のバリア膜４０をもエッチングすることにより、ビアホール５２底のバリア膜４０を部分的に除去する。 （もっと読む）

【課題】従来に比べてボーイングの発生を抑制することができ、より微細な加工を精度良く行うことのできるプラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体を提供する。
【解決手段】 有機膜１０２をエッチングして被エッチング膜１０１のマスクパターンを形成する際に、少なくとも、有機膜１０２の一部をエッチングする第１有機膜エッチング工程と、第１有機膜エッチング工程の後、Ｓｉ含有膜１０３と有機膜１０２を希ガスのプラズマに晒すトリートメント工程と、トリートメント工程の後、有機膜１０２の残部をエッチングする第２有機膜エッチング工程を具備している。 （もっと読む）

【課題】２回以上フォトレジスト層を露光することによって、基板層における部材をパターニングする方法を提供する。
【解決手段】炭素質マスク層は堆積されてから（２１０）、フォトレジスト層および中間層が動作（２１５）において炭素質マスク層上に堆積される。レチクルは基板層に整列され（２２５）、フォトレジストは第１回目の露光をされ（２３０）、第１の対のフォトレジストラインを形成する。基板層とレチクル間の整列を所定量だけオフセットして（２３５）、フォトレジストは２回目の露光がされ（２４０）、第１の露光によってプリントされたフォトレジストラインの少なくとも１つを分岐させる。２度目に露光されたフォトレジストは次いで現像される（２４５）。フォトレジスト層に形成された二重パターンによって、炭素質マスク層ならびに任意の他の非感光性中間層がパターニングされる（２５０）。 （もっと読む）

【課題】チャンバー内に付着するＣｕによるエッチャントの失活を抑え、安定したエッチング特性を得ることが可能な半導体製造方法を提供する。
【解決手段】ウェハーをプラズマエッチング処理するチャンバー内に、第１のシーズニングガスを導入し、チャンバー内の部材表面に、第１のデポジッション膜を形成し、チャンバー内に第２のシーズニングガスを導入し、第１のデポジッション膜上に第２のデポジッション膜を形成して第１のデポジッション膜を被覆し、ウェハーをチャンバー内に搬入し、このウェハーをプラズマエッチング処理する （もっと読む）

【課題】ＭＯＮＯＳ型のゲート電極を有するメモリセルと、通常のＭＯＳトランジスタの各ゲート電極を同時に加工できるようにする。
【解決手段】メモリセル領域のゲート電極Ｇは、シリコン基板１上にゲート絶縁膜４、トラップ膜５、ブロック膜６、電極膜７が積層されている。周辺回路領域のゲート電極ＧＰは、シリコン基板１上にゲート絶縁膜４、多結晶シリコン膜９、電極膜７が積層されている。また、多結晶シリコン膜９中には、下層側にシリコン窒化膜１０、上層側にシリコン酸化膜１１が直接接触しないように形成されている。ゲート一括加工時に、電極膜７をエッチングするときにシリコン酸化膜１１がストッパとなり、ブロック膜６加工時にシリコン窒化膜１０がストッパとなり、トラップ膜５加工時に多結晶シリコン膜９がストッパとなり、シリコン基板１がダメージを受けるのを防止できる。 （もっと読む）

【課題】細く深いバイアホールが設けられる場合でも、ソースインダクタンスを十分に低減し、高い放熱効率を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】ＳｉＣ基板１上に化合物半導体領域２を形成し、その後、化合物半導体領域２上にゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄを形成し、更に、化合物半導体領域２上にソース電極４ｓに接続されるＡｕ膜１０を形成する。次に、ＳｉＣ基板１の裏面にレーザビームを照射して、ＳｉＣ基板１、化合物半導体領域２及びＡｕ層を貫通するバイアホール２１を形成する。次に、バイアホール２１の側面及びＳｉＣ基板１の裏面にわたってビア配線１４を形成する。次に、バイアホール２１内に溶融金属滴３２を充填し凝固させることにより、導通ビアを形成する。そして、溶融金属滴３２を充填する際に、ＳｉＣ基板１を溶融金属滴３２に対して相対的に振動させる。 （もっと読む）

【課題】半導体装置とその製造方法において、絶縁膜のホール内に形成される導電性プラグ等の導電性材料のコンタクト抵抗が基板面内でばらつくのを防止すること。
【解決手段】シリコン基板３０の上方に第１の層間絶縁膜４５を形成する工程と、第１の層間絶縁膜４５の上方に強誘電体キャパシタQを形成する工程と、強誘電体キャパシタQの上方に、水素バリア絶縁膜５５、５７、６２と第２の層間絶縁膜５８とを有する積層膜を形成する工程と、エッチングにより積層膜にホール５８ｂ、５８ｃを形成する工程と、ホール５８ｂ、５８ｃ内に金属配線（導電性材料）６９を埋め込む工程とを有し、ホール５８ｂ、５８ｃを形成する工程において、水素バリア絶縁膜５５、５７、６２のエッチングを、第２の層間絶縁膜５８のエッチングとは異なるエッチング手法で行う半導体装置の製造方法による。 （もっと読む）

【課題】光学素子の表面形状に依存することなく、しかも低コスト、小電力でしかも短時間で、光学素子表面に形成されたナノオーダの凹凸をエッチングして平滑化する。
【解決手段】光学素子２を原料ガス雰囲気中に複数段に亘り重ねて配置し、原料ガスを構成するガス分子の吸収端波長以上の光を光学素子２に照射することにより、これを光学素子２の上段から下段へ順次透過させ、各光学素子２表面に形成された凹凸における少なくとも先鋭化部分において発生させた近接場光に基づいて原料ガスを解離させてエッチングすることを特徴とする。 （もっと読む）

【課題】導電型が異なる不純物層を順に形成する場合に、先に形成した不純物層へのドーピング用の不純物が後に形成する不純物層に混入されることを抑制する。
【解決手段】ｐ⁺型第２ゲート層８を形成してから次のロットでｎ^-型チャネル層７を形成する工程に移行する前の工程として、ｎ^-型チャネル層７の成長温度よりも高い温度においてＣＶＤ装置内のＳｉＣコーティングの表面をエッチングするエッチング処理と、エッチング処理後にＣＶＤ装置内をｎ^-型チャネル層７の成長温度よりも高い温度で加熱する加熱処理とを行う第１の残留不純物除去工程と、ｎ^-型チャネル層７の成長レートよりも早い成長レートにて、後工程で成長させるｎ^-型チャネル層７と同じ導電型の不純物層をカーボン容器の内壁面のＳｉＣコーティングの表面にデポジションするデポジション工程を行う第２の残留不純物除去工程を行う。 （もっと読む）

【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜１２及び電極膜１３を交互に積層して積層体１４を形成する。次に、積層体１４を積層方向に貫通する貫通孔１５を形成する。このとき、貫通孔１５における電極膜１３内に位置する部分の側面１５ａを、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の内側から見て凹状に湾曲させる。その後、貫通孔１５の側面上に電荷蓄積層２６を形成し、貫通孔１５の内部に半導体ピラー１７を形成する。 （もっと読む）

【課題】１つの装置にて、２つ以上の工程を連続して行うことにより、デバイスを従来より短時間で、しかも効率的かつ低コストにて製造することが可能な強誘電体メモリ等のデバイスの製造方法及び製造装置を提供する。
【解決手段】製造方法は、基板上１１に下部電極層となる第１の電極層１５を形成する第１の工程と、第１の電極層１５上に強誘電体層１６を形成する第２の工程と、強誘電体層１６上に上部電極層となる第２の電極層１７を形成する第３の工程と、第２の電極層１７上に所定のレジストパターン２１を有するマスク２０を形成する第４の工程と、マスク２０を用いて第１の電極層１５、強誘電体層１６及び第２の電極層１７を選択除去し記憶素子を形成する第５の工程と、マスク２０を除去する第６の工程と、を含み、少なくとも、第４の工程及び第５の工程、または第５の工程及び第６の工程を、減圧下にて連続して行う。 （もっと読む）

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置の製造方法および半導体装置を提供すること。
【解決手段】シリコン基板１上に第１アモルファスカーボン膜２４を形成する工程と、第１アモルファスカーボン膜２４上にＢＰＳＧ膜１３を形成する工程と、ＢＰＳＧ膜１３上に第２アモルファスカーボン膜１６を形成する工程と、第２アモルファスカーボン膜１６をパターニングし、第２アモルファスカーボン膜１６をハードマスクとしてＢＰＳＧ膜１３を第１アモルファスカーボン膜２４が露出するまでエッチングする工程と、露出した第１アモルファスカーボン膜２４および第２アモルファスカーボン膜１６をアッシングする工程とを備える。第１アモルファスカーボン膜２４がエッチングストッパ層として作用する。よってシリコン基板１がオーバーエッチングによりダメージを受けることが防止される。 （もっと読む）

【課題】基板上で相対的に中心部のエッチングレートがエッジ部のエッチングレートよりも不所望に低くなるのを簡便かつ効果的に補正すること。
【解決手段】チャンバ１０内には、被処理基板ハＷを載置するサセプタ（下部電極）１２とシャワーヘッドを兼ねる上部電極６０が向かい合って配置される。サセプタ１２には、第１および第２の高周波電源３０，３２がマッチングユニット３４および給電棒３６を介して電気的に接続されている。サセプタ１２の上面の周辺部にはフォーカスリング３８が設けられる。可変直流電源７４は、切替スイッチ７６および直流給電ライン７８，８０を介して、上部電極６０に接続可能であるとともに、フォーカスリング３８とも接続可能となっている。 （もっと読む）

【課題】シリコン酸化膜に対するポリシリコン膜の選択比を大きくすることができ、且つシリコン基材におけるリセスの発生を抑制することができるエッチング方法を提供する。
【解決手段】シリコン基材３５上にゲート酸化膜３６、ポリシリコン膜３７及び開口部３９を有するハードマスク膜３８が順に形成され、開口部３９に対応するポリシリコン膜３７のトレンチ４０内には自然酸化膜４１が形成されているウエハＷにおいて、自然酸化膜４１をポリシリコン膜３７がトレンチ４０の底部に露出するまでエッチングし、雰囲気の圧力を１３．３Ｐａに設定し、処理空間Ｓ２へＯ_２ガス、ＨＢｒガス及びＡｒガスを供給し、バイアス電圧の周波数を１３．５６ＭＨｚに設定してＨＢｒガスから発生したプラズマによってポリシリコン膜３７をエッチングして完全に除去する。 （もっと読む）

炭素ベースの可逆抵抗率スイッチング材料に結合されているステアリング素子を含むメモリセルと、そのメモリセルを形成する方法とが提供される。特定の実施形態では、本発明に従う方法は、基板の上に形成されたカーボンナノチューブ（「ＣＮＴ」）膜をエッチングする方法であって、基板をマスキング層でコーティングすることと、マスキング層をパターニングすることと、パターニングされたマスキング層を通して非酸素ベースの化学的手法を用いてＣＮＴ膜をエッチングすることを含む。他の態様も記載されている。
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【課題】被処理基板上の電子密度あるいはプロセス特性の分布特性を容易かつ自在に制御すること。
【解決手段】この容量結合型プラズマ処理装置は、上部電極を径方向で内側上部電極６０と外側上部電極６２とに二分割し、２つの可変直流電源８０，８２より独立した第１および第２直流電圧Ｖ_C，Ｖ_Eを両上部電極６０，６２に同時に印加するようにしている。これらの２つの直流電圧Ｖ_C，Ｖ_Eの組み合わせを適宜選択することにより、種種のアプリケーションにおいてプラズマプロセスやエッチング特性の均一性を向上させることができる。 （もっと読む）

【課題】難エッチング材を含む部材であっても、簡便に、かつ、良好な形状にパターニングすることができるドライエッチングによるパターニング方法及びインクジェットヘッドの製造方法を提供する。
【解決手段】被エッチング部材のドライエッチングを施す面に感光性樹脂のマスク２４ａを形成した後、撥水処理２８を施す。撥水処理後、感光性樹脂のマスクをポストベークする。次いで、感光性樹脂のマスクを介してドライエッチングを施すことにより被エッチング部材をパターニングする。被エッチング部材としては、磁性体材料、強誘電体材料、及び貴金属の少なくとも一種を含む膜を有するものを好適に用いることができる。 （もっと読む）

【課題】上下の電極間のショートが防止される信頼性の高い圧電素子、及びそれを容易に製造することができる圧電素子の製造方法を提供する。
【解決手段】支持体１２上に、下部電極１８と、圧電膜２０ａと、上部電極２２ａとが、この順に積層されており、圧電膜２０ａの側面に、下部電極を１８構成する材料を含む酸化膜２８が形成されている圧電素子１１。圧電素子用部材１０の上部電極２２側に形成したマスク２４を介してドライエッチングすることにより上部電極２２及び圧電膜２０をパターニングした後、パターニングされた圧電膜２０ａの側面（側壁付着膜２６）を酸化させて酸化膜２８にする。好ましくは、プラズマ酸化により酸化処理を行う。 （もっと読む）