半導体構造（２０）のパッドエリア（２１）下に能動素子（２５）を組み込むことにより、シリコンエリアのより効率的な利用を可能とする。パッドエリア（２１）は、上方に第１の金属層（２３）を備えた基板（２２）を含む。第２の金属層（２６）は第１の金属層（２３）の下とする。能動素子（２５）は基板内であって、第２の金属層（２６）の下に備えられる。誘導体層（２４）は第１の金属層（２６）と第２の金属層（２３）とを分離する。誘導体層（２４）内のビア（２７）は第１の金属層（２３）と第２の金属層（２６）とを電気的に接続する。ビア（２７）は能動素子（２５）と接続する。隣接金属層（４２４、４２５、４２６）を第１の金属層（２３）と第２の金属層（２６）の間に配置してもよい。
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ウエハ上の導電性表面を処理するシステム（１００）は、前記ウエハの前記正面上に実質的に平面化される導電層を形成するように構成された電気化学機械処理（ＥＣＭＰＲ）モジュール（１０６）と、前記ウエハのエッジ領域から導電物質を除去するように構成された、前記ＥＣＭＰＲモジュール内のチェンバーと、前記ＥＣＭＰＲモジュールから前記ウエハを受取り、平面化された前記導電層を研摩して前記金属の相互接続構造を形成するように構成されたＣＭＰモジュールと、前記ＥＣＭＰＲモジュールから前記ＣＭＰモジュールへ前記ウエハを移送するように構成されたロボット（１１１）とを備える。
発明の１つの側面では、ＥＣＭＰＲモジュールは前記ウエハの前記正面上に物質を成膜させる。ＥＣＭＰＲモジュールは、前記ウエハの前記正面から前記導電層の少なくとも一部を除去する。本発明の利点は、成膜された金属の制御性を改善して素子の信頼性及び生産性を改善することを含む。
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半導体構成部品に導電性ビアを形成するための方法が開示される。この方法は、第１の表面及び反対側の第２の表面を有する基板１１２を設けるステップを含む。この基板に、第１の表面と反対側の第２の表面の間に延びる少なくとも１つの穴１１８が形成される。基板のこの少なくとも１つの穴を画定している側壁にシード層１２８が形成され、導電層１３０でコーティングされ、この少なくとも１つの穴の内部の残りの空間に、導電性材料又は非導電性充てん材料１３６が導入される。基板を貫通した導電性ビアを、ブラインド・ホールを使用して形成する方法も開示される。本発明の導電性ビアを含む基板を有する半導体構成部品及び電子システムも開示される。
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半導体（１０）はトランジスタのような能動素子を有し、この能動素子はキャパシタ（７５，７７，７９）のような受動素子の直下に位置し、能動素子及び受動素子はビアまたは導電領域（５２）及び配線（６８，９９）によって接続される。ビアまたは導電領域（５２）はトランジスタの拡散領域またはソース領域（２２）の底面にコンタクトし、更にキャパシタ電極の内の第１電極（７５）にコンタクトする。横方向に位置する縦型ビア（３２，５４，６８）及び配線（９９）はキャパシタ電極の内の第２電極（７９）にコンタクトする。金属配線または導電材料（６８）は電源プレーンとして使用することができ、この電源プレーンは、電源プレーンをトランジスタに隣接させるのではなくトランジスタの下に位置するように用いることによって回路面積を節約するように作用する。
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【課題】 金属−絶縁物−金属キャパシタおよび配線構造を提供する。
【解決手段】 ダマシン工程を利用してＭＩＭキャパシタおよび配線構造を含む半導体装置を製造する。前記ＭＩＭキャパシタおよび配線構造は静電容量を増やしつつ同じ深さで形成する。 （もっと読む）

集積回路を形成するための方法（６００）は、第１半導体基板（２０２）上の半導体デバイス（３１７）表面上の誘電材（３２２）における第１深さに第１開口部（２２８）、（３３８）、（４０２）をエッチングし、第１半導体基板（２０２）表面上の誘電材（３２２）において第２深さに第２開口部（２３０）、（３４０）、（４０４）をエッチングする。第１開口部（２２８）、（３３８）、（４０２）、及び第２開口部（２３０）、（３４０）、（４０４）は、エッチングラグに起因してほぼ同時に第１及び第２深さにエッチングするためにそれぞれ異なってサイズされる。第１開口部（２２８）、（３３８）、（４０２）、及び第２開口部（２３０）、（３４０）、（４０４）は、導電材で充填される。
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【課題】 ＩＣチップ上に形成された集積回路（ＩＣ）の低Ｋ誘電材料用のクラック・ストップ（２８）を提供することにある。
【解決手段】 ダイシング操作中にＩＣチップの周辺エッジに沿って形成されたチッピングおよびクラッキングによって引き起こされたＩＣチップのアクティブ・エリアに対する損傷を防止するために、低Ｋ誘電体材料において銅または銀の相互接続などの自己パッシベーション酸化物層を形成しない金属相互接続を使用する。吸湿バリアまたはエッジ・シール（１２）は、ＩＣチップのアクティブ・エリアの外周エッジに沿って位置決めされた金属スタックとして形成される。クラック・ストップは、ＩＣチップの外周上の吸湿バリア／エッジ・シールの外側に位置決めされた少なくとも１つのトレンチまたは溝によって形成される。 （もっと読む）

本発明の実施形態は、基板表面に、通常はバリヤ層に銅シード層を堆積させる方法を教示している。その方法は、基板表面を銅溶液に入れるステップであって、該銅溶液が錯体形成銅イオンを含んでいる、前記ステップを含んでいる。電流又はバイアスを基板表面に印加し、錯体形成銅イオンを還元してバリヤ層に銅シード層を堆積させる。 （もっと読む）

集積回路（１００）の形成方法（９００）およびその構造体が提供される。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、半導体基板（１０２）上のゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）にソース／ドレイン接合部（５０４／５０６）が形成される。ソース／ドレイン接合部（５０４／５０６）上に超均一シリサイド（６０４／６０８）が形成され、半導体基板（１０２）の上方に誘電体層（７０２）が堆積される。次いで、誘電体層（７０２）に、超均一シリサイド（６０４／６０８／６０６）へのコンタクトが形成される。
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【課題】三次元積層に好適な半導体基板セグメント及びその製造方法並びに該セグメントを積層して成る積層半導体基板及びその製造方法を提供する。
【解決手段】半導体基板２のデバイス埋設側にデバイス３、感光性絶縁層４および配線５が設けられていると共に、基板端部側に第１の貫通微細導電体６が設けられている。また、デバイス電極と第１の貫通微細導電体６とが配線５により接続されている。さらにデバイス非埋設側の２ｂには、第１の貫通微細導電体６の先端である接続端６ａが所定長さ突出すように形成されている。 （もっと読む）

【課題】ＳＯＧ膜のＳｉ原子と有機基（例えばＣＨ３基）やＨ基の結合がアッシング時に切れるのを抑制して誘電率を低く抑える。
【解決手段】低誘電率の有機又は無機ＳＯＧ膜にパターン化レジスト膜をマスクとしてエッチングを行って配線溝を形成し、この後、枚葉式ダウンストリーム型のプラズマアッシング装置を用いて、酸素ガスプラズマによるアッシング処理を例えば１．２Ｔｏｒｒの圧力雰囲気下で施してレジスト膜を除去し、この後配線溝にバリヤメタル形成後、Ｃｕを電界メッキ法にて埋設して配線を形成する。 （もっと読む）

【課題】 高速情報処理用デジタル集積回路チップ内およびそのチップを搭載するためのパッケージ、モジュール、ボードなどの実装系内における多層配線の作製方法に関する新しい多層微細配線構造およびその作製方法を提案する。
【解決手段】 高解像感光性ポリイミドを絶縁層として、銅、銀、金、アルミニウム、パラジウム、ニオブなどの金属を配線層として用いて、ストリップライン、マイクロストリップライン、同軸ラインなどの伝送線路構造を有する多層微細配線構造を実現するため、広い周波数帯域について、インピーダンスが一定に制御され、デジタル高速信号伝送に適する線路を実現することができる。高解像特性を有する感光性ポリイミドを絶縁層として用いることにより、絶縁層へのビア穴加工がリソグラフィ工程のみで達成され、また、金属配線層をリフトオフ法によりパターン形成することにより、従来の多層配線技術に比べて、高密度の配線構造が実現でき、大幅に工程が簡略化される。 （もっと読む）

【課題】 配線構造と他の電極間のショートを防ぐ。
【解決手段】 ＳｉＯ_２により構成されたゲート絶縁膜１２およびその上に積層され、ＳｉＮにより構成された層間絶縁膜１３に、緩衝フッ酸を用いたエッチングによりコンタクトホールを形成する。このコンタクトホールに、高融点金属により構成された第１の保護金属層１７０と、高融点金属よりも抵抗の低い金属により構成された配線層１７２と、および高融点金属により構成され、ゲート絶縁膜１２よりも厚く形成された第２の保護金属層１７４とがこの順で積層された電極５３を形成する。 （もっと読む）

【課題】 銅を配線材として用いても、微細な配線構造の形成が可能で、製造の工程数が少なく、低コスト化が可能な配線構造を提供する。
【解決手段】 半導体素子が形成された基板上に絶縁膜１０３が多層形成され、絶縁膜１０３に形成された配線溝およびビアホールに金属配線剤が充填されて、配線および接続プラグが形成された配線構造において、絶縁膜１０３のうち少なくとも一層が対電子線感光性を有する材料から形成されており、絶縁膜１０３の層間にはバリア絶縁膜１０４を有し、前記金属配線剤は銅を含むものである。 （もっと読む）

【課題】複数の半導体チップを配線基板に積層しても、半導体チップを積層した半導体装置の厚みおよび基板面積の増大および半導体チップ間の配線長の増加を招かない半導体チップ、その製造方法および半導体装置等を提供する。
【解決手段】半導体基板１３と、半導体基板１３の第１の面１４に形成された第１の外部電極２１と、半導体基板１３の第２の面１７に形成された第２の外部電極２２と、半導体基板１３に形成された貫通孔１６とを有し、貫通孔１６は第２の面１７となす内角が鈍角をなして形成された斜面１５に設けられ、第１の外部電極２１と第２の外部電極２２とは、貫通孔１６の内壁および斜面１５を経由して形成された導電パターン１９により電気的に接続されている。 （もっと読む）

【課題】 銅を配線材として用いても、微細な配線構造の形成が可能で、製造の工程数が少なく、低コスト化が可能な配線構造の製造方法を提供する。
【解決手段】 配線構造の製造方法が、半導体素子２０１の上にＷプラグ２０３（下層配線）が形成された基板上に、対電子線感光性を有する材料を含む第二層間絶縁膜２０４（絶縁膜）を形成する工程と、第二層間絶縁膜２０４に電子線を照射して、第二層間絶縁膜２０４を露光する工程と、第二層間絶縁膜２０４を現像して未露光部を除去し、配線溝および／またはビアホールおよび／またはコンタクトホールを形成する工程とを有する。 （もっと読む）

【課題】 上層配線層と下層配線層とを、アスペクト比の高いビアコンタクトで接続した多層配線構造を提供する。
【解決手段】 多層配線構造のビアコンタクト形成工程が、ビアホールの底面上に触媒層を設け、触媒層上にビアホールの上方に向ってめっき金属層を成長させ、めっき金属層でビアホールを充填する無電解めっき工程からなる。 （もっと読む）

【課題】 電気的特性のみならず耐環境性にも優れた配線を実現し、ひいては当該配線を内装した半導体装置や配線基板等の信頼性の向上に寄与することを目的とする。
【解決手段】 絶縁層１１，１３に形成されたビア・ホールを介して下層の導体層１２に電気的に導通するように絶縁層１３と下層の導体層１２とを覆って形成された金属薄膜１４上に形成された配線層１７の表面を、耐環境性に優れた材料からなる被覆層１８で覆うように構成する。この被覆層１８を構成する耐環境性に優れた材料としては、好適には、ニッケル／金、ニッケル／パラジウム、又はニッケル／パラジウム／金が用いられる。 （もっと読む）

【課題】その中にマイクロトレンチを含まない低誘電体層間絶縁膜金属導体配線構造およびそのような構造の形成方法を提供する。
【解決手段】導体抵抗に対する制御は、第１の原子組成を有する多孔性の低誘電体層間絶縁膜の線とバイア誘電体層との間に位置する第２の原子組成を有する埋込みエッチング停止層により行われる。本発明の配線構造は、また、二重波形模様タイプの配線構造を形成する際に助けになるハードマスクを含む。第１および第２の組成は、エッチング選択性が少なくとも１０：１またはそれ以上になるように選択され、特定の原子組成および他の発見できる量を有する多孔性の低誘電体層間絶縁膜有機材料または無機材料の特定のグルーブから選択される。 （もっと読む）