本発明の実施形態は、集積回路及び電子デバイス内に含まれるミックススケール電子界面であって、主にマイクロスケール又はサブマイクロスケールの層からなるマイクロスケール特徴（302,308）と主にナノスケールの層からなるナノスケール特徴（307,311）との間の密な電気的相互接続を提供する、ミックススケール電子界面に関するものである。本発明の一実施形態では、主にナノスケールの層は、平行に近接して隔置された複数組のナノワイヤ束（314,316）間のナノワイヤ接合部（318）によって密に相互接続されるモザイク状のパターンのサブマイクロスケール又はマイクロスケールのパッド（306,312）を含む。該主にサブマイクロスケール又はマイクロスケールの層は、主にナノスケールの層内のサブマイクロスケール又はマイクロスケールのパッド（306,312）に対して相補的に配置されたピン（304,310）を含む。 （もっと読む）

【課題】複数の半導体素子が集積された半導体装置にあって、それら半導体素子における電流分布の偏りを好適に抑制することのできる半導体装置を提供する。
【解決手段】半導体基板の上表面に延設されたトレンチ溝７Ａ，７Ｂと、これらトレンチ溝７Ａ，７Ｂの内部に埋め込まれたドレイン引出電極１５Ａ，１５Ｂとを備えた半導体素子を複数併設して半導体装置を構成した。こうした半導体装置において、半導体素子の形成領域Ｓ全体の下方における半導体基板の内部に、半導体素子の形成領域Ｓの下方全体にわたる面状のＮ型埋込拡散層３をドレイン引出電極１５Ａ，１５Ｂと接続された状態で埋込形成するようにした。 （もっと読む）

【課題】 ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、ｎ型領域を有するシリコン基板の上に、窒素を含む酸化シリコンを用いたゲート絶縁膜と、ホウ素を含むシリコンを用いたゲート電極とを形成する工程と、ゲート電極両側の前記シリコン基板内にｐ型ソース／ドレイン領域を形成する工程と、ゲート電極の側壁上に酸化シリコンを用いてサイドウォールスペーサを形成する工程と、ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜を形成する工程と、層間絶縁膜の平坦化された表面から内部に向って凹部を形成し，該凹部内に下地のバリア層とその上の銅領域を含む銅配線とを埋め込む工程と、銅配線の上に炭化シリコン層を形成する工程と、 前記炭化シリコン層の上方に絶縁層をＣＶＤで形成する工程と、を含むことを特徴とする。 （もっと読む）

【課題】プロセス変動に耐性を有するダイオード及びダイオード接続薄膜トランジスタ（ＴＦＴ）を提供する。
【解決手段】ダイオード又はＴＦＴを含む印刷又はパターニング構造（例えば、回路）、これらを製造する方法、並びに、これらの識別タグ及びセンサへの応用を開示する。相補型のダイオード対又はダイオード接続ＴＦＴを直列に含む印刷された構造は、印刷又はレーザ描画技術を用いて製造したダイオードの閾値電圧（Ｖ_ｔ）を安定化することができる。ＮＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｎ）とＰＭＯＳ ＴＦＴのＶ_ｔ（Ｖ_ｔｐ）の間の分離を利用して、印刷又はレーザ描画のダイオードの順方向電圧降下の安定性を確立又は向上する。更なる応用は、参照電圧発生器、電圧クランプ回路、参照又は差動信号伝送ラインにおける電圧を制御する方法、並びにＲＦＩＤ及びＥＡＳタグ及びセンサに関する。 （もっと読む）

【課題】良好な半導体装置の作製方法を提供する。
【解決手段】半導体装置の作製方法であって、基板上に半導体層を形成し、半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にソース配線を形成し、ソース配線は、誘導結合型プラズマを用いて導電膜をエッチングすることにより形成し、ソース配線は、テーパー形状を有する。半導体層は結晶質半導体膜からなる。エッチングは、ＣＦ_４とＣｌ_２の混合ガスを用いて行う。ソース配線上に層間絶縁膜を形成する工程を有する。 （もっと読む）

【課題】特性にばらつきが生じることを抑制して歩留まりを向上させることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に膜４０を形成するステップと、膜４０上に、所定のパターンを有するマスクを形成するステップと、マスクを用いて、膜４０又は半導体基板１０にエッチングを行うステップと、第１級乃至第４級アミンのうちの少なくとも１つと、フッ素とを含む薬液によって処理を行うステップとを備える。 （もっと読む）

【課題】 少なくとも１つのｅヒューズを含む半導体構造体と標準的な半導体技術との統合が容易であり、よって実施コストが最小になる製造方法を提供する。
【解決手段】 半導体基板（バルク又は半導体オン・インシュレータ）内に配置されたトレンチ内に埋め込まれた少なくとも１つのｅヒューズを含む半導体構造体が提供される。本発明によると、ｅヒューズは、半導体基板内に配置されたドーパント領域と電気接触した状態にある。本発明はまた、埋め込まれたｅヒューズが、トレンチ分離領域とほぼ同時に形成される半導体構造体を製造する方法も提供する。 （もっと読む）

【課題】コンタクト構造の煩雑化を抑制しつつ、コンタクト抵抗を低減させる。
【解決手段】エピタキシャル成長により、単結晶半導体層７ａ、７ｂをＬＤＤ層５ａ、５ｂ上に選択的に形成し、層間絶縁膜９および単結晶半導体層７ａ、７ｂをそれぞれ介してソース層８ａおよびドレイン層８ｂをそれぞれ露出させる開口部１０ａ、１０ｂを形成した後、バリアメタル膜１１ａ、１１ｂをそれぞれ介して埋め込まれたプラグ１２ａ、１２ｂを開口部１０ａ、１０ｂ内にそれぞれ形成する。 （もっと読む）

【課題】ヒューズ回路を大きくすることなく層間絶縁膜のクラックを防止できるとともに、ヒューズ切断前後において大きな抵抗変化を得ることができるヒューズ素子及びその切断方法を提供する。
【解決手段】シリコン層を含む配線部１４と、配線部１４の一端側に接続されたコンタクト部２０ｂと、配線部１４の他端側に接続されたコンタクト部２０ａとを有するヒューズ素子において、コンタクト部２０ｂからコンタクト部２０ａへ配線部１４を介して電流を流し、コンタクト部２０ａの金属材料をシリコン層中にマイグレーションさせることにより、配線部１４とコンタク部２０ａとの間の接続抵抗を変化させる。 （もっと読む）

【課題】塗布技術を用いながらも、表面平坦性を確保しつつ薄型化された導電性パターンを形成可能な方法を提供する。
【解決手段】金属微粒子ｓを溶媒中に分散させてなるペースト材料を基板１上に塗布してペースト材料膜３を塗布成膜する。ペースト材料膜３を焼成処理して導電性材料膜５とする。導電性材料膜５をパターニングすることにより導電性パターン５ａを形成する。その後、この導電性パターン５ａをゲート電極とし、これを覆う状態でゲート絶縁膜を形成し、この上部にソース／ドレイン電極を形成する。次に、ソース／ドレイン電極間におけるゲート絶縁膜上に半導体薄膜を形成する。 （もっと読む）

【課題】銅配線を覆って設けられるバリアメタル膜のバリア性能が向上されており、低比誘電率層間絶縁膜から放出されるガスによりバリアメタル膜が酸化されても、銅配線の信頼性や性能、および品質等が低下するおそれの殆ど無い半導体装置を提供する。
【解決手段】比誘電率が３以下である絶縁膜３が基板１上に少なくとも１層設けられている。少なくとも一部がこの絶縁膜３内に形成されている凹部１０の内面を覆って第１のバリアメタル膜６が設けられている。この第１のバリアメタル膜６の表面を覆って凹部１０内に第２のバリアメタル膜７が設けられている。この第２のバリアメタル膜７の表面を覆って凹部１０内に第３のバリアメタル膜８が設けられている。この第３のバリアメタル膜８の表面を覆って凹部１０内にＣｕ膜１１が埋め込まれて設けられている。 （もっと読む）

【課題】有機薄膜トランジスタの特性を良好に維持したまま、製造工程全体の作業時間の短縮を可能にする有機薄膜トランジスタ表示パネル及びその製造方法を提供する。
【解決手段】本発明による有機薄膜トランジスタ表示パネルでは、データ線とドレイン電極とが、ＩＴＯまたはＩＺＯを含む第１導電層と、第１導電層より抵抗の低い金属を含む第２導電層とを有し、それぞれの第１導電層で有機半導体に接触している。 （もっと読む）

【課題】 エッチング装置の利用効率を低下させずにエッチングレートの温度依存性を利用可能な半導体の製造方法、及び製造装置を提供する。
【解決手段】 基板の表面に露出している薄膜をエッチングする工程において、上記薄膜に対するエッチング能力を殆んど有しないガスのプラズマの印加により加熱する第１の工程と、上記基板の表面に露出している薄膜をプラズマの印加によりエッチングする第２の工程と、を含む。それにより、エッチング装置を構成する部材からの熱伝導で加熱するよりも短時間で、基板温度を上昇させることができる。したがって、処理時間をあまり増加させずにエッチングレートの温度依存性を利用できる。また、上記部材の冷却に要する時間が短縮されるので、一台の装置を異なる基板温度を必要とする各種の工程に適用する際の装置利用効率を向上させることができる。 （もっと読む）

【課題】 層間絶縁膜にライナー層を用いつつ高耐圧素子の性能を良好に保つ半導体装置及びその製造方法を提供する。
【解決手段】 ライナー層１２は、層間絶縁膜１３のシリコン酸化膜とエッチング選択比が異なる例えばシリコン窒化膜とする。シリコン酸化膜の層間絶縁膜１３に対し、図示しない素子の接続部に応じて各々深さの異なるコンタクトホールを形成する際、ライナー層１２がエッチングストッパとなる。ライナー層１２の形成に関し、素子分離膜１１上は一様に除いて、その上に層間絶縁膜１３を形成する。これにより、素子分離膜１１ではライナー層１２の残留電荷による悪影響が解消されるので、素子分離能力は落ちずに良好な状態が保たれる。 （もっと読む）

【課題】 デバイス特性のばらつきが抑制された半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板１０と、半導体基板１０上に形成された複数のＭＯＳトランジスタと、ＭＯＳトランジスタに応力（Ｆ２）を発生させるＳｉＮ膜４とを備える。半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さいメモリセルアレイ部と、該ＭＯＳトランジスタのサイズが相対的に大きい周辺回路部とが形成される。デバイス特性をコントロールする観点から、メモリセルアレイ部におけるＳｉＮ膜４の配置等が適宜調整される。たとえば、ＳＲＡＭメモリセルにおけるドライバ／アクセス／ロードトランジスタ上に各々異なるＳｉＮ膜４が形成される。 （もっと読む）

【課題】 本発明は、ＴＦＴを用いる表示装置及びデータを無線で送受信する機能を持った半導体装置の製造工程においてフォトリソグラフィ工程の回数を削減することを目的とする。また、より簡略化された製造工程で、電気的特性の高いＴＦＴ、表示装置及びデータを無線で送受信する機能を持った半導体装置等に代表される電子機器を作製する。低いコストで歩留まり良く製造することができる技術を提供することを目的とする。
【解決手段】 基板上に塗れ性が低い層と、塗れ性が低い層に比べて塗れ性が高い領域を形成し、塗れ性が高い領域上に導電性粒子を有する組成物を塗布と焼成を繰り返して凸状の導電層を形成することを特徴とする。 （もっと読む）

【課題】ダマシン法を用いて形成された銅配線の絶縁破壊耐性（信頼性）を向上する。
【解決手段】シリコン酸化膜３９の配線溝４０に埋め込むＣｕ配線４６ａ〜４６ｅをＣＭＰを用いた研磨で形成する。それから、ＣＭＰ後の洗浄工程を経た後に、シリコン酸化膜３９およびＣｕ配線４６ａ〜４６ｅの表面を還元性プラズマ（アンモニアプラズマ）で処理する。その後、真空破壊することなく、連続的にキャップ膜（シリコン窒化膜４７）を形成する。 （もっと読む）

ナノスケールチャネルデバイスのコンタクトアーキテクチャは、複数の並列半導体本体を有するデバイスのソースまたはドレイン領域に結合されかつその間に延びるコンタクト構造を有する。コンタクト構造は、サブリソグラフィックピッチを有する並列半導体本体と接触することができる。 （もっと読む）

【課題】液晶表示装置やＥＬ発光装置などの半導体装置において、今後のさらなる高精細化（画素数の増大）、小型化に伴う各表示画素ピッチの微細化、及び画素部を駆動する駆動回路の集積化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して複雑なゲート電極を形成する。また、マスクを変更するだけで、工程数を増やすことなく、同一基板上に上記マルチゲート構造であるトップゲート型ＴＦＴとシングルゲート構造であるトップゲート型ＴＦＴを形成することができる。 （もっと読む）

【課題】液滴吐出法などのマスクレスプロセスを用いて円形薄膜トランジスタを作製することにより、工程の簡略化、作製時間の短縮、及び作製費用の低減を図ると共に、従来よりもその形状が制御された円形薄膜トランジスタの作製方法を提供することを目的とする。
【解決手段】液滴吐出法等のマスクレスプロセスを用いて、基板上に同心円状の薄膜を積層し、円形の電極を有する円形薄膜トランジスタを形成する。また、液滴吐出法等のマスクレスプロセスを用いて、基板上に同心円状の薄膜を積層し、円形の半導体層を有する円形薄膜トランジスタを形成してもよい。 （もっと読む）