【課題】エレクトロマイグレーションによる配線寿命の劣化を抑えると共に、配線間の抵抗が増加するのを抑えることができる半導体素子の製造方法及び半導体素子を提供する。
【解決手段】半導体素子は、半導体回路が形成された回路層１０上に形成された絶縁膜２０上に予め定めた配線パターンで形成された金属配線が、バックフロー効果を有する予め定めた長さに分割された複数の分割配線３４Ａ〜３４Ｄから成り、かつ、各分割金属配線間にバリアメタル３６が形成された構成となっている。 （もっと読む）

【課題】絶縁膜に形成する溝の寸法を制御しやすい半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、デュアルダマシンのビアが形成された下側絶縁膜と、ビアを埋め下側絶縁膜上に延在しレジスト材料でできた樹脂膜と、樹脂膜上に形成された酸化シリコン膜と、酸化シリコン膜上方に形成されたレジストパターンとを有するエッチング対象物に対し、レジストパターンをマスクとし、Ｃ_４Ｆ_６、ＣＨＦ_３、Ｃ_４Ｆ_８、及びＣＨ_３Ｆから選択されたガスの使用量、及び、Ｏ_２及びＡｒから選択されたガスの使用量を定めるレシピを複数含みエッチングチャンバの制御装置に記憶されたレシピ群から選択されたレシピで、酸化シリコン膜をエッチングして、ハードマスクを形成する工程と、ハードマスクを用い、樹脂膜及び下側絶縁膜をエッチングして、デュアルダマシンのトレンチを形成する工程とを有する。 （もっと読む）

【課題】動作速度が低下することを抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタ９を有するシリコン基板５と、シリコン基板５上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層と、多層配線層内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜９２、および上部電極（上部電極膜９３）を有しており、メモリ素子を構成する容量素子９０と、を備え、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）が少なくとも１層以上形成され、１つの配線（第２層配線２５）の上面と容量素子９０の下面とが略同一平面上にあり、容量素子９０上に銅配線（プレート線配線９９）が少なくとも１層以上形成されている。 （もっと読む）

【課題】層間絶縁膜を備えた半導体装置において、膜剥がれの発生及びリークパスの形成を抑制する。
【解決手段】半導体装置は、複数の空孔を含む層間絶縁膜１６を備えている。層間絶縁膜１６は、単層構造の膜である。層間絶縁膜１６における、下面領域に含まれる空孔の空孔径及び上面領域に含まれる空孔の空孔径は、上面領域と下面領域との間に介在する中央領域に含まれる空孔の空孔径よりも小さい。 （もっと読む）

【課題】半導体装置のパッド構造を提供する。
【解決手段】半導体装置２００は、半導体基板２０２、相互接続構造、複数のダミーメタルビア２３５及びパッド構造を備える。半導体基板２０２は、内部に複数の微小電子素子が設けられている。相互接続構造は、半導体基板２０２上に設けられ、複数の金属層２１０ａ〜２１０ｉと、金属層を隔離する複数のＩＭＤ層２２０とを有する。金属層２１０ａ〜２１０ｉは、最上金属層２１０ｉと、最下金属層２１０ａと、最上金属層２１０ｉと最下金属層２１０ａとの間に設けられた少なくとも２層の金属層とを含む。複数のダミーメタルビア２３５は、少なくとも２層の金属層間に設けられた１層又は２層以上のＩＭＤ層２２０内に形成される。パッド構造は、ダミーメタルビア２３５の上に直接設けられている。 （もっと読む）

【課題】パッド電極が設けられる層間絶縁膜に低誘電率膜を用いた場合にも、該層間絶縁膜の破壊及び界面剥離を発生させず、高い接続信頼性を確保できるようにする。
【解決手段】半導体基板１の上方に、層間絶縁膜１１、２１等を介在させて形成された外部接続用電極を備えている。外部接続用電極は、上面を露出するパッドメタル層８と、該パッドメタル層８と半導体基板１との間に形成された第１のメタル層２と、層間絶縁膜２１を貫通してパッドメタル層８と第１のメタル層２とを電気的に接続し、且つ、層間絶縁膜２１に形成された少なくとも２つの第１のビア２２とを有している。第１のビア２２同士の最大の間隔ｂは、パッドメタル層８の幅寸法ａよりも大きい。 （もっと読む）

【課題】酸化物半導体層を用いた、表示装置に代表される半導体装置において、画面サイズの大型化や高精細化に対応し、表示品質が良く、安定して動作する信頼性のよい半導体装置を提供することを課題の一つとする。
【解決手段】引き回し距離の長い配線にＣｕを含む導電層を用いることで、配線抵抗の増大を抑える。また、Ｃｕを含む導電層を、ＴＦＴのチャネル領域が形成される酸化物半導体層と重ならないようにし、窒化珪素を含む絶縁層で包むことで、Ｃｕの拡散を防ぐことができ、信頼性の良い半導体装置を作製することができる。特に、半導体装置の一態様である表示装置を大型化または高精細化しても、表示品質が良く、安定して動作させることができる。 （もっと読む）

【課題】表示装置に代表される半導体装置において、画面サイズの大型化や高精細化に対応し、表示品質が良く、安定して動作する信頼性のよい半導体装置を提供することを課題の一つとする。
【解決手段】引き回し距離の長い配線にＣｕを含む導電層を用いることで、配線抵抗の増大を抑える。また、Ｃｕを含む導電層を、ＴＦＴのチャネル領域が形成される半導体層と重ならないようにし、窒化珪素を含む絶縁層で包むことで、Ｃｕの拡散を防ぐことができ、信頼性の良い半導体装置を作製することができる。特に、半導体装置の一態様である表示装置を大型化または高精細化しても、表示品質が良く、安定して動作させることができる。 （もっと読む）

【課題】グラフェンのバリスティック伝導性を利用した低抵抗配線を備え、配線と配線接続部材の接続部分の構成の複雑化を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、基板と、基板の上方に設けられ、積層された複数のグラフェンナノリボンシート１２２からなるグラフェンナノリボン層１２１を含む下層配線１２と、複数のグラフェンナノリボンシート１２２の少なくとも１枚を貫通し、下層配線１２と上層配線１３とを接続するビア１４およびバリアメタル１５と、を有する。 （もっと読む）

【課題】銅配線層の接着性を改善するとともに、銅配線層の抵抗値が大きくなることを抑制する配線構造を提供する。
【解決手段】配線構造１０では、ガラス基板１１上に、チタンからなる接着層１２と、酸化銅からなるバリア層１３と、純銅からなる銅配線層１４とが順に積層されている。接着層１２は、銅配線層１４をガラス基板１１に確実に接着させて、銅配線層１４がガラス基板１１から剥がれるのを防止する。バリア層１３は、配線構造１０を熱処理したときに、接着層１２を構成するチタン原子が銅配線層１４内に拡散しないようにして、銅配線層１４の抵抗値が大きくならないようにする。このため、銅配線層１４は、熱処理された後も、比抵抗を小さな値に保つことができるので、信号の遅延を防止できる。 （もっと読む）

【課題】層間絶縁膜と配線金属との間に形成されるバリア膜について、配線金属を構成する元素や層間絶縁膜を構成する元素に対して高いバリア性を提供する。
【解決手段】処理容器内に基板を載置する載置台５１と周方向に沿って多数のスリットが形成された平面アンテナ部材８２とを対向して設け、導波管からのマイクロ波を前記平面アンテナ部材を介して処理容器内に供給する。一方処理容器の上部からＡｒガスなどのプラズマ発生用のガスを供給すると共にこのガスの供給口とは異なる位置から原料ガスである例えばトリメチルシランガスと窒素ガスとを供給することでこれらガスをプラズマ化し、更に載置台５１の上面の単位面積当たりに供給されるバイアス用の高周波電力が０．０４８Ｗ／ｃｍ2以下となるようにバイアス用の高周波電力を印加する。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

半導体基板に集積された回路と、基板と、ヒートシンクとしての支持体と、基板および支持体をはんだ付けにより接続する熱伝導性接続部とを備えた電子モジュールを提案する。ここでは、基板で用いられる後面金属化部として、まず第１の厚いＡｕ層（２３）、ついでバリア層（２４）、最後に第２の薄いＡｕ層（２５）が堆積される。バリア層の材料は、はんだ付け過程において、第２のＡｕ層の領域のＡｕＳｎ液相のＳｎないしＡｕＳｎが第１のＡｕ層（２３）へ浸入することを阻止するように選定される。また、基板の貫通孔にも、後面金属化部の積層体が堆積される。ここで、第２のＡｕ層の表面は、バリア層から拡散する材料によって、はんだ付け材料に対する低減された濡れ性を有する。
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【課題】漏れ電流の大きいキャパシタを電気的に切断することができるキャパシタ・モジュールを含む半導体構造、これを製造する方法、およびこれを動作させる方法を提供する。
【解決手段】モジュール化したキャパシタ・アレイは複数のキャパシタ・モジュールを含む。各キャパシタ・モジュールは、キャパシタと、このキャパシタを電気的に切断するように構成されたスイッチング・デバイスと、を含む。スイッチング・デバイスは、キャパシタの漏れのレベルを検出するように構成された検知ユニットを含み、漏れ電流が所定のレベルを超えるとスイッチング・デバイスがキャパシタを電気的に切断するようになっている。各キャパシタ・モジュールは、単一のキャパシタ・プレート、２つのキャパシタ・プレート、または３つ以上のキャパシタ・プレートを含むことができる。漏れセンサおよびスイッチング・デバイスを用いて、漏れを生じたキャパシタ・アレイのキャパシタ・モジュールを電気的に切断し、これによってキャパシタ・アレイを過剰な電気的漏洩から保護する。 （もっと読む）

【課題】カーボンナノチューブを有するプラグ配線において良好な電気的接続を得ることができるカーボンナノチューブ配線及びその製造方法を提供する。
【解決手段】第１配線層１２上に層間絶縁膜１３が形成され、層間絶縁膜１３上に第２配線層１４が形成されている。第１配線層１２と第２配線層１４との間の層間絶縁膜１３内にはコンタクト孔１５が形成される。コンタクト孔１５内には、一端が第１配線層１２に接続され、他端が第２配線層１４に接続された複数のカーボンナノチューブ１６が形成されている。さらに、層間絶縁膜１３と第２配線層１４との間にはストッパ膜１７が形成され、ストッパ膜１７の一部は複数のカーボンナノチューブ１６の前記他端間に充填されている。 （もっと読む）

【課題】スルーホールの深さを正確に制御して、特定の配線層に選択的にエアギャップを形成した半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体素子を有する半導体基板１と、半導体基板１の上方に形成され、配線１０ａ、１０ｂ、１０ｃ、１０ｄ、配線１０ｃ、１０ｄの周囲のエアギャップ１０１、およびエアギャップ１０１に連続するスルーホール１０２含む配線構造と、スルーホール１０２下に形成されたスルーホールストッパー１０３と、を有する。 （もっと読む）

【課題】電気的抵抗が低い相互接続構造、および、かかる相互接続構造を形成する方法を提供する。
【解決手段】相互接続構造は、少なくとも１つの開口を含む誘電物質を含む。少なくとも１つの開口内には、任意のバリア拡散層、結晶粒成長促進層、凝集めっきシード層、任意の第２のめっきシード層、および導電性構造が配置される。典型的にはＣｕである金属含有導電性物質を含む導電性構造は、バンブー微細構造を有し、平均グレイン・サイズが０．０５ミクロンよりも大きい。いくつかの実施形態では、導電性構造は、（１１１）結晶方位を有する導電性結晶粒を含む。 （もっと読む）

【課題】信頼性の高い回路基板を低コストで供給する。
【解決手段】開口部１０１を介してチップ取り出し電極２を含む基板１の一部表面が露出するようメタルマスク１００を基板１に被せ、イオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。 （もっと読む）

【課題】製造工程数や面積の増大を招くことなく、金属薄膜抵抗の抵抗率を異ならせる素子構造を提案する。
【解決手段】基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する抵抗膜５が配置されている。また、抵抗膜５の厚さ方向の少なくとも一方の他の導電膜配置階層に、水素吸蔵金属３が、抵抗膜５と絶縁された状態で、かつ金属抵抗膜の少なくともコンタクトエッジ間の領域の全域と平面視で重なる位置と大きさで配置されている。 （もっと読む）

【課題】同一の半導体基板上に容量素子を備えたメモリ回路部と論理回路部を有する半導体集積回路装置において、論理回路部のみからなる半導体集積回路装置と完全互換の配線設計パラメーターを確保し、かつ微細化が進んでもセル容量を確保する。
【解決手段】容量素子を備えたメモリ回路部と論理回路部を同一の半導体基板上に有する半導体集積回路装置において、論理回路部に形成される多層配線を絶縁分離する層間絶縁膜の少なくとも複数の配線層にまたがる領域に該容量素子を埋め込むことで、該容量素子の接続に必要な配線をすべて論理回路部の多層配線で構成することにより、論理回路部の設計パラメーターを、該メモリ回路部を有しない半導体集積回路装置と完全に同一とする。また多層配線の複数層に渡るように該容量素子を配置させることで該容量素子の高さを確保し、スケーリングが進んでも必要な容量値を確保する。 （もっと読む）