【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）

【課題】 サブリソグラフィ・ピッチの構造体とリソグラフィ・ピッチの構造体との相互接続を形成する。
【解決手段】 サブリソグラフィ・ピッチを有する複数の導電線をリソグラフィでパターン形成し、複数の導電線の縦方向から４５度より小さい角度の線に沿って切断することができる。代わって、ホモポリマーと混合した共重合体を陥凹エリア内に入れて自己整合し、一定幅領域内にサブリソグラフィ・ピッチを有し、台形領域で隣接線間にリソグラフィ寸法を有する複数の導電線を形成することができる。さらに代わって、サブリソグラフィ・ピッチを有する第１の複数の導電線と、リソグラフィ・ピッチを有する第２の複数の導電線は、同じレベルでまたは異なるレベルで形成することができる。 （もっと読む）

【課題】AlCuプロセスのCMOSイメージセンサーの大ビアボンディングパッドのアプリケーションを提供する。
【解決手段】集積回路は、ボンディングパッド領域と非ボンディングパッド領域とを有する基板からなる。“大ビア”と称される相対して大きいビアが、ボンディング領域の基板上に形成される。大ビアは、基板向きの上面図にて、第一寸法を有する。集積回路は、非ボンディング領域の基板上に形成された複数のビアも有する。複数のビアは、それぞれ、上面図にて、第二寸法を有し、第二寸法は、第一寸法より相当小さい。 （もっと読む）

【課題】プラグの上面の形状を工夫することにより、半導体装置の電気的特性において、信頼性の向上を図ることができる技術を提供する。
【解決手段】本願発明におけるプラグＰＬＧは、上面がコンタクト層間絶縁膜ＣＩＬの表面（上面）よりも突出した上に凸のドーム形状をしている。つまり、プラグＰＬＧは、上面が上に凸のドーム形状となっており、コンタクト層間絶縁膜ＣＩＬの上面の高さよりもバリア導体膜ＢＦ１の上端部の高さが高く、かつ、タングステン膜ＷＦの上端部の高さはバリア導体膜ＢＦ１の上端部の高さよりも高くなっている。 （もっと読む）

【課題】半導体チップのチップサイズを縮小化することができる技術を提供する。特に、ＬＣＤドライバを構成する長方形形状の半導体チップにおいて、短辺方向のレイアウト配置を工夫することにより、半導体チップのチップサイズを縮小化することができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップＣＨＰ２は、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている。 （もっと読む）

【課題】微細トランジスタのシリサイド形成工程において、ゲート間容量の増大がなく且つＬ字状スペーサの端部がエッチングされず接合リーク等の不良を防止できるようにする。
【解決手段】 半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４及びその側面上に形成された第１のサイドウォール１０８及びソースドレイン拡散層１１１を有する第１のトランジスタと、半導体基板上にゲート絶縁膜１０３を介して形成されたゲート電極１０４、その側面上に形成された第１のサイドウォール１０８、及びその外側に形成された第２のサイドウォール１０９を有する第２のトランジスタとを備えている。シリサイド形成領域Ａにおけるゲート電極の上部及びソースドレイン拡散層の上部にはニッケルシリサイド層１１４が形成されており、第１のサイドウォール１０８は、第２のサイドウォール１０９をエッチングする際のエッチング材に対して耐性を有している。 （もっと読む）

【課題】半導体装置とその製造方法においてSRAMのセルサイズを縮小することを目的とする。
【解決手段】メモリセルCの活性領域３１ａ、３１ｂが画定されたシリコン基板３１と、素子分離絶縁膜３２上に形成され、第１の方向に延在するゲート電極３５と、シリコン基板３１とゲート電極３５の上に形成された第１の絶縁膜４２と、第１の絶縁膜４２を貫通し、ゲート電極３５と第１の活性領域３１ａに重なり、第１の方向に直交する第２の方向に延在する第１の銅プラグ４５ａと、第２の活性領域３５ｂ上の第１の絶縁膜４２を貫通する第２の銅プラグ４５ｂと、第１の絶縁膜４２上に形成された第２の絶縁膜４４と、第２の絶縁膜４４に埋め込まれ、第１の銅プラグ４５ａの側面４５ｘから第２の延在方向に後退して形成され、第１の銅プラグ４５ａの上面の一部のみを覆う銅配線４８ａとを有する半導体装置による。 （もっと読む）

【課題】多層配線を有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１上に第１配線用絶縁膜ＩＭ１を形成し、第１配線用絶縁膜ＩＭ１に配線溝ＴＭ１を形成する。その後、配線溝ＴＭ１に銅を主体とする導体膜を埋め込むことで配線ＭＷ１を形成する。続いて、配線ＭＷ１上にキャップ導体膜ＭＣ１を形成した後、キャップ導体膜ＭＣ１に表面研磨を施す。特に、キャップ導体膜ＭＣ１はＡＬＤ法によって配線ＭＷ１上に選択的に形成する。 （もっと読む）

【課題】高誘電率膜のゲート絶縁膜を含むＭＩＳＦＥＴを有する半導体装置に関し、メタルゲート材料の仕事関数と半導体基板の仕事関数との間の関係によって閾値電圧を容易且つ浅い値に制御しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に酸化シリコンを主体とする第１の絶縁膜を形成し、第１の絶縁膜上に酸化ハフニウムを主体とする第２の絶縁膜を形成し、熱処理を行い第２の絶縁膜上にシリコンを析出させ、シリコン上にシリコンに対して酸化作用を有する第３の絶縁膜を形成し、第３の絶縁膜上に金属膜のゲート電極を形成し、熱処理を行い第３の絶縁膜の酸化作用によってシリコンを酸化させる。 （もっと読む）

【課題】比較的低い温度のもとで、良質で、かつ、薄いシリコン酸化膜等を均一に形成することができる半導体装置の製造方法を提供する。
【解決手段】ステップ１では、半導体基板がモノシラン（ＳｉＨ₄）に暴露される。次に、ステップ２では、残存するモノシラン（ＳｉＨ₄）が排気される。そして、ステップ３では、半導体基板が亜酸化窒素プラズマに晒される。ステップ１〜３を１サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望のシリコン酸化膜が形成される。 （もっと読む）

【課題】ゲートメタル材料の溶解抑制と良好なコンタクト抵抗取得とを両立可能な半導体装置の洗浄方法を提供する。
【解決手段】半導体装置の洗浄方法は、以下の工程を備えている。シリコンを含み、かつ主表面ＭＳを有する半導体基板ＳＢが準備される。主表面ＭＳの上にメタル層ＧＭとシリコン層ＧＰとを下から順に積層した積層ゲートＧＥ２が形成される。主表面ＭＳとシリコン層ＧＰ表面との各々にシリサイド層ＳＣＬが形成される。主表面ＭＳと積層ゲートＧＥ２表面との各々のシリサイド層ＳＣＬの上に絶縁層ＩＬが形成される。半導体基板ＳＢの主表面ＭＳと積層ゲートＧＥ２の表面との各々のシリサイド層ＳＣＬが絶縁層ＩＬから露出するようにシェアードコンタクトホールＳＣ２が絶縁層ＩＬに形成される。シェアードコンタクトホールＳＣ２に硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行うことによりシェアードコンタクトホールＳＣ２に形成された変質層ＡＬが除去される。 （もっと読む）

【課題】デジタル領域とアナログ領域とが混載された半導体装置におけるデジタル領域からアナログ領域へのノイズ伝搬を効果的に抑制する。
【解決手段】デジタル領域１２０とアナログ領域１３０とが混載された半導体装置１００は、平面視でデジタル領域１２０およびアナログ領域１３０の外周を取り囲む環状のシールリング１４０と、シールリング１４０で囲まれた領域内で、デジタル領域１２０とアナログ領域１３０との間に設けられ、アナログ領域１３０をデジタル領域１２０から隔離するとともに、シールリング１４０に電気的に接続されたガードリング１５０と、ガードリング１５０と当該ガードリング近傍で電気的に接続された電極パッド１６０ａとを含む。電極パッド１６０ａは、外部の接地端子（１８０ａ）に接続されて接地電位とされている。 （もっと読む）

【課題】実用上十分なエレクトロマイグレーション耐性及び動作速度を有する半導体装置を得られるようにする。
【解決手段】半導体基板１の上に第１の絶縁膜２を形成し、第１の絶縁膜２に配線溝３を形成し、配線溝３の内部に金属膜５を埋め込んで第１の配線６を形成し、第１の絶縁膜２及び第１の配線６の上に保護膜７を形成し、第１の配線６と保護膜７との界面に反応層８を形成する。 （もっと読む）

【課題】トランジスタの微細化が進展しても、広いキャパシタ面積を確保し、容量を増大させることが可能なキャパシタを備える、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板１１１と、基板上に、第１の電極材で形成された複数の第１の電極層と、第１の電極材と異なる第２の電極材で形成された複数の第２の電極層とが、キャパシタ絶縁膜を介して交互に積層されたキャパシタ１０２と、第１及び第２の電極層の側方に形成されており、第１の電極層と電気的に接続され、第２の電極層と電気的に絶縁されている、１つ以上の第１のコンタクトプラグ１７１Ａと、第１及び第２の電極層の側方に形成されており、第２の電極層と電気的に接続され、第１の電極層と電気的に絶縁されている、１つ以上の第２のコンタクトプラグ１７１Ｂとを備える。 （もっと読む）

【課題】良質な配線構造、及びその形成方法を提供する。
【解決手段】第１の導電材及び第１の絶縁層を有する第１の配線層と、前記第１の絶縁層上の第２の配線層とを備え、前記第２の配線層は第２の絶縁層と、ヴィア及びトレンチを有する開口部とを有し、前記開口部は、第２の導電材と、前記第２の導電材と、前記第２の絶縁層との間の２層以上のバリア層とを有し、前記第２の導電材は、前記第１の導電材と電気的に接続され、前記２層以上のバリア層は、前記開口内の前記第２の絶縁層と第１のバリア層とが接触し、且つ前記第１のバリア層とＭｎＯ_ｘ含有バリア層とが接触する領域と、前記第２の絶縁層と前記ＭｎＯ_ｘ含有バリア層が接触する領域とを有する。 （もっと読む）

【課題】信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板と、半導体基板の第１面側に形成された半導体素子と、半導体基板の第１面側に形成されて半導体素子と電気的に接続された配線を有する配線層と、半導体基板の第１面側に形成された電極パッド部と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔内に形成された貫通電極とを備え、前記電極パッド部は、半導体基板の第１面に部分的に積層された単一導電層と、単一導電層に積層された混成導電層とを有し、前記単一導電層は、貫通電極と電気的に接続する導電領域部からなり、前記混成導電層は、単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなる半導体装置。 （もっと読む）

【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。 （もっと読む）

【課題】絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。 （もっと読む）

【課題】 相互接続構造の信頼性及び拡張性を改善する相互接続構造のための冗長金属拡散バリア層を提供する。
【解決手段】 冗長金属拡散バリア層は、誘電体材料内に設けられた開口内に配置され、且つ開口内に存在する拡散バリア層及び導電性材料の間に配置される。冗長拡散バリア層は、Ｒｕ並びに純粋なＣｏ若しくはＮ，Ｂ及びＰのうちの少なくとも１つを含むＣｏ合金からなる単層若しくは多層構造である。 （もっと読む）

【課題】電極部と貫通電極層の間の抵抗値ばらつきに依存しない信頼性に優れた半導体装置を提供する。
【解決手段】半導体基板表面２ａの第１絶縁膜８の中に、外部接続端子を有する電極部１８が形成され、基板をビアホール１０が貫通し、ビアホール側壁１０ａ及び基板裏面の第２絶縁膜１２とビアホール底面の第１絶縁膜とに貫通電極層１１が形成され、電極部と貫通電極層との間にシリサイド層９を接続形成し、ビアホール中心軸を含む平面で切断された断面において、シリサイド層の幅Ａ≦ビアホール底部の幅Ｂである。 （もっと読む）