半導体装置
【課題】電極部と貫通電極層の間の抵抗値ばらつきに依存しない信頼性に優れた半導体装置を提供する。
【解決手段】半導体基板表面２ａの第１絶縁膜８の中に、外部接続端子を有する電極部１８が形成され、基板をビアホール１０が貫通し、ビアホール側壁１０ａ及び基板裏面の第２絶縁膜１２とビアホール底面の第１絶縁膜とに貫通電極層１１が形成され、電極部と貫通電極層との間にシリサイド層９を接続形成し、ビアホール中心軸を含む平面で切断された断面において、シリサイド層の幅Ａ≦ビアホール底部の幅Ｂである。
【解決手段】半導体基板表面２ａの第１絶縁膜８の中に、外部接続端子を有する電極部１８が形成され、基板をビアホール１０が貫通し、ビアホール側壁１０ａ及び基板裏面の第２絶縁膜１２とビアホール底面の第１絶縁膜とに貫通電極層１１が形成され、電極部と貫通電極層との間にシリサイド層９を接続形成し、ビアホール中心軸を含む平面で切断された断面において、シリサイド層の幅Ａ≦ビアホール底部の幅Ｂである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に貫通電極層が形成された半導体装置に関するものである。
【背景技術】
【０００２】
近年、電子機器に使用される集積回路において、パッケージ（半導体装置）の小型化が求められている。小型化の一例として、集積回路のパッケージ面積の低減を目的として、従来のワイヤーボンディングに代わって、半導体装置の半導体基板を貫通する貫通電極が用いられている。
【０００３】
図９は、従来の半導体装置の一例を示す部分断面図である。
【０００４】
図９において、半導体装置１０１は、シリコンなどの半導体基板１０２と、半導体基板１０２の裏面１０２ｂからパッド電極１０５に到達するビアホール１０７と、ビアホール１０７の側壁１０７ａ及び半導体基板１０２の裏面１０２ｂに形成された第２酸化膜１０９と、ビアホール１０７の内部及び半導体基板１０２の裏面１０２ｂに形成されたバリア層１１０及び再配線層１１１とから概略構成されている。
【０００５】
図１０は、従来の半導体装置の製造方法を示すフローチャートであり、図１１Ａ〜図１２Ｄは、従来の半導体装置の製造方法を説明するための部分断面図である。
【０００６】
最初に、図１１Ａに示すように、不図示の電子回路が形成された半導体基板１０２の表面１０２ａの上の第１酸化膜１０６の上にパッド電極１０５及びパッシベーション膜１０４が形成された後、パッシベーション膜１０４の上に、不図示の接着剤を介して、支持基板１０３が接着される（図１０のステップＳ１０１参照）。
【０００７】
次に、図１１Ｂに示すように、半導体基板１０２の裏面１０２ｂの上に、パッド電極１０５に相当する位置を開口するために、レジスト１１２が形成される（図１０のステップＳ１０２参照）。
【０００８】
そして、図１１Ｃに示すように、レジスト１１２をマスクとして、半導体基板１０２をエッチングすることにより、第１酸化膜１０６に到達するビアホール１０７が形成される（図１０のステップＳ１０３参照）。
【０００９】
続いて、図１１Ｄに示すように、レジスト１１２をマスクとして、第１酸化膜１０６をエッチングすることにより、パッド電極１０５に到達するビアホール１０７が形成される（図１０のステップＳ１０４参照）。
【００１０】
次に、図１２Ａに示すように、レジスト１１２を半導体基板１０２の裏面１０２ｂから除去する（図１０のステップＳ１０５参照）。
【００１１】
そして、図１２Ｂに示すように、ビアホール１０７の側壁１０７ａ及び半導体基板１０２の裏面１０２ｂに第２酸化膜１０９をそれぞれ形成する（図１０のステップＳ１０６参照）。
【００１２】
次に、図１２Ｃに示すように、ビアホール１０７の底部の第２酸化膜１０９をエッチングすることにより、パッド電極１０５を再度露出させる（図１０のステップＳ１０７参照）。
【００１３】
続いて、図１２Ｄに示すように、バリア層１１０及び再配線層１１１を第２酸化膜１０９上に順に形成する（図１０のステップＳ１０８参照）。
【００１４】
パッド電極１０５は、バリア層１１０及び再配線層１１１で構成される貫通電極１０８を通して、半導体基板１０２の裏面１０２ｂへ電気的に接続されている。
【００１５】
パッド電極１０５と貫通電極１０８は、ビアホール１０７の内径に応じた面積で接触しており、パッド電極１０５と貫通電極１０８の間の抵抗値は、この接触面積によって決定される。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−２３５８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、前記従来の構成では、パッド電極１０５と貫通電極１０８の間の抵抗値はビアホール１０７の内径の寸法に依存するため、その抵抗値は、ビアホール１０７の内径の寸法のばらつきにより変動するという課題を有している。
【００１８】
本発明は、前記従来の課題を解決するもので、パッド電極と貫通電極との間の抵抗値がビアホールの内径の寸法のばらつきに依存しない、信頼性に優れた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は以下のように構成する。
【００２０】
本発明の第１態様によれば、半導体基板の表面に形成された第１絶縁膜と、
前記第１絶縁膜の中に形成され、かつ、外部接続端子を有する電極部と、
前記半導体基板の裏面から前記表面に貫通するビアホールと、
前記ビアホールの側壁及び前記半導体基板の前記裏面に形成された第２絶縁膜と、
前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された貫通電極層と、
前記電極部と前記貫通電極層との間に形成され、かつ前記電極部及び前記貫通電極層に接続されたシリサイド層と、
を備え、
前記ビアホールの中心軸を含む平面で切断された断面における、前記シリサイド層の幅Ａと前記ビアホールの底部の幅Ｂとの関係が、Ａ≦Ｂであることを特徴とする半導体装置を提供する。
【００２１】
本発明の第２態様によれば、前記電極部は、
前記電極部の本体部と、
前記電極部の前記本体部と前記第１絶縁膜との間に配置された第１バリア層とを備える、第１の態様に記載の半導体装置を提供する。
【００２２】
本発明の第３態様によれば、前記電極部は、
前記電極部の本体部と、
前記電極部の前記本体部と前記第１絶縁膜との間に配置されかつ前記シリサイド層に接触する第１バリア層と、
前記第１絶縁膜の外面側でかつ前記電極部の前記本体部の外面に配置されて前記外部接続端子として機能するパッド電極部とを備える、第１の態様に記載の半導体装置を提供する。
【００２３】
本発明の第４態様によれば、前記シリサイド層は、前記半導体基板、ポリシリコン膜、又はアモルファスシリコン膜のいずれかに形成されることを特徴とする第１〜３のいずれか１つの態様に記載の半導体装置を提供する。
【００２４】
本発明の第５態様によれば、前記シリサイド層は、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドのいずれかからから成ることを特徴とする第１〜４のいずれか１つの態様に記載の半導体装置を提供する。
【００２５】
本発明の第６態様によれば、前記電極部の本体部は、タングステン、アルミニウム、又はその合金、銅のいずれかからから成ることを特徴とする第２又は３の態様に記載の半導体装置を提供する。
【００２６】
本発明の第７態様によれば、前記第１バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜から成ることを特徴とする第２又は３の態様に記載の半導体装置を提供する。
【００２７】
本発明の第８態様によれば、前記貫通電極層は、
前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された第２バリア層と、
前記第２バリア層上に形成された再配線層とを備え、
前記第２バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜から成ることを特徴とする第１〜７のいずれか１つの態様に記載の半導体装置を提供する。
【００２８】
本発明の第９態様によれば、前記電極部が、単一のコンタクト電極部材又は複数のコンタクト電極部材で構成されていることを特徴とする第１〜８のいずれか１つの態様に記載の半導体装置を提供する。
【００２９】
本発明の第１０態様によれば、前記パッド電極は、アルミニウム、銅又はその合金と、チタン、チタンナイトライド、タンタル、タンタルナイトライド、高融点金属、又は、その化合物のいずれかからから成ることを特徴とする第３の態様に記載の半導体装置を提供する。
【発明の効果】
【００３０】
以上のように、本発明の半導体装置によれば、パッド電極を含む電極部と貫通電極層との間の抵抗値は、前記電極部及び前記貫通電極層に接続されたシリサイド層の幅（例えば、シリサイド層が円形の場合の直径）寸法に依存し、ビアホールの幅（例えば、ビアホールが円形の場合の内径）寸法のばらつきに依存しないため、抵抗値ばらつきに依存しない信頼性に優れた半導体装置を提供することができる。
【００３１】
また、ビアホールの幅（例えば、ビアホールが円形の場合の内径）寸法は電極部のパッド電極の幅（例えば、パッド電極が円形の場合の直径）寸法よりも大きくすることが可能であるため、ビアホールのアスペクト比を低減することもできる。
【００３２】
さらに、ビアホールの幅（例えば、ビアホールが円形の場合の内径）寸法は、電極部のパッド電極の幅（例えば、パッド電極が円形の場合の直径）寸法よりも大きくすることが可能であるため、電極部のパッド電極の大きさを縮小することにより、半導体装置の一例としての半導体チップの面積を削減することもできる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１における半導体装置の部分断面図
【図２】本発明の実施の形態１における半導体装置の製造方法を示すフローチャート
【図３Ａ】本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図３Ｂ】図３Ａに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図３Ｃ】図３Ｂに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図３Ｄ】図３Ｃに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図４Ａ】図３Ｄに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図４Ｂ】図４Ａに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図４Ｃ】図４Ｂに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図４Ｄ】本発明の実施の形態１の変形例１における半導体装置を示す部分断面図
【図４Ｅ】本発明の実施の形態１の変形例２における半導体装置を示す部分断面図
【図４Ｆ】本発明の実施の形態１の変形例３における半導体装置を示す部分断面図
【図５】本発明の実施の形態２における半導体装置の部分断面図
【図６】本発明の実施の形態２における半導体装置の製造方法を示すフローチャート
【図７Ａ】本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図７Ｂ】図７Ａに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図７Ｃ】図７Ｂに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図７Ｄ】図７Ｃに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図８Ａ】図７Ｄに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図８Ｂ】図８Ａに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図８Ｃ】図８Ｂに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図８Ｄ】本発明の実施の形態２の変形例１における半導体装置を示す部分断面図
【図８Ｅ】本発明の実施の形態２の変形例２における半導体装置を示す部分断面図
【図８Ｆ】本発明の実施の形態２の変形例３における半導体装置を示す部分断面図
【図９】従来の半導体装置の部分断面図
【図１０】従来の半導体装置の製造方法を示すフローチャート
【図１１Ａ】従来の半導体装置の製造方法の工程を示す部分断面図
【図１１Ｂ】図１１Ａに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１１Ｃ】図１１Ｂに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１１Ｄ】図１１Ｃに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１２Ａ】図１１Ｄに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１２Ｂ】図１２Ａに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１２Ｃ】図１２Ｂに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１２Ｄ】図１２Ｃに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１３】本発明の実施の形態１の半導体装置において、コンタクト電極形成前にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図
【図１４】本発明の実施の形態１の半導体装置において、コンタクト電極形成後にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図
【図１５】本発明の実施の形態２の半導体装置において、コンタクト電極形成前にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図
【図１６】本発明の実施の形態２の半導体装置において、コンタクト電極形成後にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について、図面を参照しながら説明する。以下の説明において、同じ構成には同じ符号を付して説明を省略している。
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の部分断面図である。
【００３６】
図１において、半導体装置１は、半導体基板２と、第１酸化膜８と、電極部１８（パッド電極５と、コンタクト電極６と、第１バリア層７）と、シリサイド層９と、ビアホール１０と、第２酸化膜１２と、貫通電極層１１（第２バリア層１３と再配線層１４）と、支持基板３と、絶縁膜の一例であるパッシベーション膜４とで構成されている。
【００３７】
第１酸化膜８は、例えばＳｉＯ２などで構成され、絶縁膜の一例として、半導体基板２の表面（図１では下面）２ａに形成されて、半導体基板２とパッド電極５とを絶縁する機能を有している。
【００３８】
パッド電極５は、電極部の外部接続端子の一例として機能し、後述する導電性材料で構成され、第１酸化膜８の表面に、第１酸化膜８の表面から突出して形成されている。
【００３９】
コンタクト電極６は、電極部の本体部の一例として機能し、後述する導電性材料で構成され、第１酸化膜８の内部に形成され、かつ外面がパッド電極５に接触してパッド電極５と接続されている。図１では、コンタクト電極６は、パッド電極５よりも幅が小さく形成されている。
【００４０】
第１バリア層７は、電極部の一部を構成し、後述する導電性材料で構成され、パッド電極５と接続された外面を除くコンタクト電極６の他の面（側面及び内面）をすべて覆うように形成されて、第１酸化膜８とコンタクト電極６との密着性を高める機能を有している。なお、この第１バリア層７は、パッド電極５と接続された外面に形成されていても良い。
【００４１】
シリサイド層９は、後述するように金属とシリコンの合金で構成された導電性材料を有し、かつ、コンタクト電極６の内面側に、第１バリア層７を介して配置される。このシリサイド層９は、コンタクト電極６と貫通電極層１１との間の低抵抗を目的とするものである。すなわち、コンタクト電極６上の第１バリア層７と後述する貫通電極層１１との間に形成されて、貫通電極層１１及び第１バリア層７に接続されるように形成されている。このシリサイド層９を配置した目的は、パッド電極５と貫通電極層１１との間の抵抗値が、ビアホール１０の内径に依存しないようにすることである。そのため、シリサイド層９の材料は、低抵抗を目的にＴｉＳｉ２などを用いる。
【００４２】
本実施の形態でのシリサイド層９は、ビアホール１０内に向けて（表面２ａよりも上向きに）、ビアホール１０の底面より少し突出して形成されているが、Ｓｉと相互拡散せずにシリサイドを形成する材料の場合は、必ずしも突出する必要はない。
【００４３】
ビアホール１０は、半導体基板２の裏面（図１の紙面上面）２ｂから表面（図１の紙面下面）２ａまで、すなわち、シリサイド層９及び第１酸化膜８に到達するように、半導体基板２を貫通して、形成されている。ビアホール１０は、図１に示すように、裏面２ｂから表面２ａに向かうに従い内径が徐々に小さくなるように側壁１０ａが傾斜した、やや先すぼまりの円錐面形状を側壁１０ａが有するように形成されている。
【００４４】
第２酸化膜１２は、例えばＳｉＯ２などで構成され、絶縁膜の一例として、ビアホール１０の側壁１０ａの全面及び半導体基板２の裏面２ｂに形成されて、貫通電極層１１と半導体基板２とを絶縁する機能を有している。
【００４５】
貫通電極層１１は、第２バリア層１３と再配線層１４とで構成されている。
【００４６】
第２バリア層１３は、第２酸化膜１２と再配線層１４との密着性を高めるためのものであり、後述するような材料で構成され、ビアホール１０の底面（すなわち、半導体基板２の表面２ａとシリサイド層９）上とビアホール１０の側壁１０ａの第２酸化膜１２の上と半導体基板２の裏面２ｂの第２酸化膜１２の上とに一体的に形成され、かつビアホール１０の底面でシリサイド層９と接続されている。シリサイド層９と接続する部分では、シリサイド層９がビアホール１０の底面より少し突出している分だけ、ビアホール１０の底面より少し盛り上がった状態で、第２バリア層１３が形成されている。
【００４７】
再配線層１４は、第２バリア層１３の上に形成されている。すなわち、ビアホール１０の底面上の第２バリア層１３と、ビアホール１０の側壁１０ａの第２酸化膜１２の上の第２バリア層１３と、半導体基板２の裏面２ｂの第２酸化膜１２の上の第２バリア層１３とにそれぞれ一体的に再配線層１４が形成されている。この再配線層１４は、パッド電極５（基板表面）から、基板裏面への電気配線を目的として形成されるものであり、例えばＣｕなどから構成される。
【００４８】
よって、パッド電極５と貫通電極層１１は、コンタクト電極６と第１バリア層７とシリサイド層９とを通して電気的に接続されており、それ以外の箇所は、第１酸化膜８により電気的に絶縁されている。
【００４９】
半導体基板２と貫通電極層１１は、ビアホール１０の側壁１０ａ及び半導体基板２の裏面２ｂに形成された第２酸化膜１２により電気的に絶縁されている。
【００５０】
パッド電極５とコンタクト電極６は、パッド電極５とコンタクト電極６との間の抵抗が低くなる材質であれば良い。一例として、パッド電極５は、アルミニウム、銅、又はその合金と、チタン、チタンナイトライド、タンタル、タンタルナイトライド、高融点金属、又は、その化合物などで構成される導電性材料の積層膜として形成されている。コンタクト電極６は、タングステン、アルミニウム若しくはその合金、又は、銅などの導電性材料で形成されている。
【００５１】
コンタクト電極６は、単一の太いコンタクト電極部材で構成してもよく、代わりに、図１３〜図１４に示すように、単一のコンタクト電極部材６を複数の細いコンタクト電極部材６Ａに分割したような、複数のコンタクト電極部材で構成するようにしてもよい。なお、図１３は、本発明の実施の形態１の半導体装置において、コンタクト電極形成前にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図である。図１４は、本発明の実施の形態１の半導体装置において、コンタクト電極形成後にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図である。
【００５２】
コンタクト電極６が円形の場合の直径は、パッド電極５が円形の場合の直径よりも必ずしも小さい必要はなく、大きくても、同じでも良い。コンタクト電極６とパッド電極５の間の抵抗値は、コンタクト電極６とパッド電極５の接触面積で決まるため、この直径は、目的とする抵抗値を達成するための接触面積に基づいて決定される。
【００５３】
第１バリア層７は、第１酸化膜８とコンタクト電極６との密着性を高めるために、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜で形成されている。
【００５４】
半導体基板２は、シリコン等の材質からなり、導電性であっても、絶縁性であっても、半絶縁性であっても良い。
【００５５】
シリサイド層９は、半導体基板２の表面２ａのコンタクト電極６上に形成され、低抵抗を目的に、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドなどで形成されている。
【００５６】
シリサイド層９が円形の場合の直径は、コンタクト電極６が円形の場合の直径と必ずしも同じである必要はない。
【００５７】
ビアホール１０の中心軸を含む平面で切断された断面（例えば図１）における、シリサイド層９の幅Ａとビアホール１０の底部の幅Ｂとの関係が、以下の（式１）の関係が成立するようにする。具体的には、シリサイド層９が円形の場合の直径Ａは、ビアホール１０の底部での内径Ｂとの間に以下の（式１）の関係が成り立つようにする。このような関係の式が成立すれば、シリサイド層９は、半導体基板２から物理的にも電気的にも確実に分離することができるためである。
【００５８】
【数１】
第２バリア層１３は、第２酸化膜１２と再配線層１４との密着性を高めるために、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属などの導電性材料の積層膜で形成されている。
【００５９】
次に、上述した半導体装置１の製造方法について、図面を参照しながら説明する。図２は、本発明の実施の形態１における半導体装置の製造方法を示すフローチャートであり、図３Ａ〜図４Ｃは、本発明の実施の形態１における半導体装置の製造方法の工程をそれぞれ説明するための部分断面図である。
【００６０】
最初に、図３Ａに示すように、不図示の電子回路が形成された半導体基板２の表面２ａの上の第１酸化膜８の中に、シリサイド層９と第１バリア層７及びコンタクト電極６を形成した後、パッド電極５及びパッシベーション膜４が形成される（図２のステップＳ１参照）。
【００６１】
シリサイド層９は、第１バリア層７を熱処理することで形成しても良いし、半導体基板２の表面２ａに別の膜（例えば、タングステン、チタン、コバルト、又は、ニッケルなど）を成膜後に熱処理することで、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドなどとして形成しても良い。第１バリア層７を熱処理することにより半導体基板２の表面２ａにシリサイド層９を形成する場合、シリサイド層９が円形の場合の直径はコンタクト電極６が円形の場合のホール径と等しくなる。一方、タングステン、チタン、コバルト、又は、ニッケルなどを成膜後に熱処理することで半導体基板２の表面２ａにシリサイド層９を形成する場合、シリサイド層９が円形の場合の直径はコンタクト電極６が円形の場合のホール径と等しくても良いし、等しくなくても良い。
【００６２】
そして、パッシベーション膜４の上に、不図示の接着剤を介して、支持基板３が接着される（図３Ａ参照）。
【００６３】
次に、図３Ｂに示すように、半導体基板２の裏面２ｂの上に、パッド電極５に相当する位置を開口するために、レジスト１５が形成される（図２のステップＳ２参照）。
【００６４】
そして、図３Ｃに示すように、レジスト１５をマスクとして、半導体基板２をエッチングすることにより、シリサイド層９及び第１酸化膜８に到達するビアホール１０が形成される。半導体基板２のエッチングは、ウェットエッチングでもドライエッチングでも良い（図２のステップＳ３参照）。
【００６５】
シリサイド層９の直径Ａとビアホール１０の内径Ｂとの間に前記（式１）の関係が成り立つようにすることにより、シリサイド層９は半導体基板２から物理的にも電気的にも分離される。ビアホール１０とシリサイド層９の加工精度は異なり、ビアホール１０の内径のばらつきが約１μｍであるのに対して、シリサイド層９の直径の加工ばらつきは約１ｎｍである。
【００６６】
また、半導体基板２をエッチングすることで、導電層としてシリサイド層９が露出されるため、第１酸化膜８のエッチングは不要である。
【００６７】
次に、図３Ｄに示すように、レジスト１５を半導体基板２の裏面２ｂから除去する（図２のステップＳ４参照）。レジスト１５の除去は、ウェットプロセスでもドライプロセスでも良い。
【００６８】
そして、図４Ａに示すように、ビアホール１０の側壁１０ａ及び半導体基板２の裏面２ｂに第２酸化膜１２を形成する（図２のステップＳ５参照）。第２酸化膜１２の形成は、熱酸化法でも良いし、ＣＶＤ法でも良いし、又は、スパッタ法でも良い。
【００６９】
次に、図４Ｂに示すように、シリサイド層９及び第１酸化膜８の上の第２酸化膜１２をエッチングすることにより、シリサイド層９を再度露出させる（図２のステップＳ６参照）。第１酸化膜８の上の第２酸化膜１２はエッチングされずに残っても良い。第２酸化膜１２のエッチングは、ドライエッチングが望ましい。これは、ビアホール側壁の酸化膜をエッチングせずにビアホール底部の酸化膜のみエッチングするために、異方性エッチングが必要なためである。
【００７０】
続いて、図４Ｃに示すように、第２バリア層１３及び再配線層１４を形成する（図２のステップＳ７参照）。第２バリア層１３の形成は、ＣＶＤ法でも良いし、スパッタ法でも良い。再配線層１４の形成は、メッキ法が望ましいが、ＣＶＤ法でも良いし、スパッタ法でも良いし、又は、これらの組み合わせでも良い。再配線層１４は、ビアホール１０を不完全に埋め込んだ形状でも良いし、又は、完全に埋め込んだ形状でも良い。
【００７１】
本実施の形態１の半導体装置１の数値例は、以下の通りである。半導体基板２の厚みは２５０μｍ、支持基板３の厚みは５００μｍ、パッシベーション膜４の厚みは１μｍ、パッド電極５の大きさは一辺が１５０μｍの正方形（ただし、必ずしも正方形である必要はない。）でかつその厚みは５００ｎｍ、コンタクト電極６の直径は１００μｍ（必ずしも円形である必要はない。）でかつその厚みは１０００ｎｍ、第１バリア層７の厚みは１０ｎｍ、第１酸化膜８の厚みは１μｍ、シリサイド層９の膜厚は１０ｎｍで直径はφ８０μｍ（必ずしも円形である必要はない。）、ビアホール１０の直径はφ２００μｍ（必ずしも円形である必要はない。）、第２酸化膜１２の厚みは５００ｎｍ、第２バリア層１３の厚みは２０ｎｍ、再配線層１４の厚みは２０μｍ、レジスト１５の厚みは２０μｍである。
【００７２】
本実施の形態１にかかる構成によれば、パッド電極５と貫通電極層１１との間の抵抗値は、シリサイド層９の直径寸法に依存し、ビアホール１０の内径寸法に依存しない状態にすることができるため、パッド電極５と貫通電極層１１との間の抵抗値は、ビアホール１０の内径寸法のばらつきに影響されなくなり、信頼性に優れた半導体装置を提供することができるようになる。ビアホール１０とシリサイド層９との加工精度は異なり、ビアホール１０の内径寸法のばらつきが約１μｍ単位であるのに対して、シリサイド層９の直径寸法の加工ばらつきは約１ｎｍ単位であり、三桁異なるため、本実施の形態１にかかる半導体装置１は、従来よりもパッド電極５と貫通電極層１１との間の抵抗値のばらつきを小さくすることができる。
【００７３】
また、本実施の形態１にかかる半導体装置１において、ビアホール１０の内径はパッド電極５の直径よりも大きくすることが可能であるため、ビアホール１０のアスペクト比を低減することができ、さらには、パッド電極５の大きさを縮小することにより、半導体装置の一例としての半導体チップの面積を削減することができる。すなわち、本実施の形態１では、ビアホール１０の中心軸方向（長手方向）の寸法と底部の幅（例えば、円形ビアホール１０の直径）とのアスペクト比を従来と同じに設定すると、シリサイド層９の幅（例えば、円形シリサイド層９の直径）寸法をビアホール１０の底部の幅よりも小さくすることができ、半導体チップ面積の削減が可能となる。逆に、シリサイド層９の幅（例えば、円形シリサイド層９の直径）寸法を、従来のパッド電極とビアホールの底部の幅（直径）寸法との接続部分の幅寸法と同じに設定すると、ビアホール１０の幅（直径）寸法は、従来よりも大きくしてもよくなり、ビアホール１０の加工がしやすくなる。
【００７４】
これに対して、従来の半導体装置においては、ビアホールの底部の幅（直径）寸法の精度を向上させようとしても、ビアホールの底部の幅（直径）寸法自体をコントロールすることができず、ビアホールの底部とは反対側の開口部側の幅（直径）寸法自体しかコントロールすることができなかった。また、ビアホールは、一般に、実際には、傾斜したテーパ側面を有するため、ビアホールの底部の幅（直径）寸法をコントロールすることは非常に困難である。
【００７５】
（実施の形態１の変形例１）
前記実施の形態１では、第１バリア層７とコンタクト電極６とを別々に形成しているが、これに限られるものではなく、前記実施の形態１の変形例１として、図４Ｄに示すように、第１バリア層７とコンタクト電極６とを一体化するようにしてもよい。すなわち、第１バリア層７を薄肉化又は省略するようにしてもよい。この変形例１を説明するにあたり、第１バリア層７の一例として、ＴｉＮ層とＴｉ層とが積層された積層膜を使用するとする。
【００７６】
この第１バリア層７のＴｉ層は、半導体基板２の一例としてのＳｉ基板とのオーミックコンタクト（オームの法則が成り立つ接続）を形成する機能と、第１酸化膜８と第１バリア層７のＴｉＮ層との密着力を向上させる機能とを有している。オーミックコンタクトを形成する機能として、例えば、Ｔｉ層のＴｉと半導体基板２のＳｉとの熱反応によりＴｉＳｉ２のシリサイド層９を形成すれば、オーミックコンタクトになる。なお、第１バリア層７以外でシリサイド層９を形成すれば、このＴｉ層は不要となる。
【００７７】
また、第１バリア層７のＴｉＮ層は、半導体基板２（Ｓｉ基板）へのコンタクト電極６のタングステン等の拡散防止機能を有している。なお、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用することができるならば、ＴｉＮ層は不要となる。
【００７８】
よって、前記したように、第１バリア層７以外でシリサイド層９を形成すれば、第１バリア層７のＴｉ層を省略してＴｉＮ層のみとすることができる。また、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用すれば、第１バリア層７のＴｉＮ層を省略してＴｉ層のみとすることができる。また、第１バリア層７以外でシリサイド層９を形成し、かつ、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用する場合には、第１バリア層７自体を形成せずに、コンタクト電極６のみとすることができる（図４Ｄ参照）。
【００７９】
このように、第１バリア層７とコンタクト電極６とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第１バリア層７の薄肉化又は省略を図ることが可能となり、その分、コンタクト電極６を大きくすることができる。
【００８０】
（実施の形態１の変形例２）
前記実施の形態１では、第１バリア層７とコンタクト電極６とパッド電極５とを別々に形成しているが、これに限られるものではなく、前記実施の形態１の変形例２として、図４Ｅに示すように、第１バリア層７とコンタクト電極６とパッド電極５とを一体化するようにしてもよい。第１バリア層７とコンタクト電極６との一体化については、前記変形例１と同じであるため、ここでは、コンタクト電極６とパッド電極５との一体化について主として説明する。
【００８１】
この変形例２において、コンタクト電極６は、低抵抗で半導体基板２（Ｓｉ基板）とパッド電極５とに接続されている。パッド電極５は、低抵抗でコンタクト電極６に接続されており、ワイヤーボンディングを行うときには平坦部を確保する観点から必要である。すなわち、パッド電極５をコンタクト電極６とは別に設けることにより、外部電極端子として、コンタクト電極６だけの場合よりも、平坦度を向上させることができる。
【００８２】
しかしながら、低抵抗で半導体基板２（Ｓｉ基板）に接続すれば、コンタクト電極６とパッド電極５とを一体化して、図４Ｅに示すように、パッド電極５を縦断面が凸形状にすることが可能となる。また、ワイヤーボンディングを使用しない場合には、パッド電極５が平坦である必要はない。
【００８３】
このように、第１バリア層７とコンタクト電極６とパッド電極５とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第１バリア層７とコンタクト電極６とパッド電極５とを一体化させて形成することも可能となる。
【００８４】
（実施の形態１の変形例３）
前記実施の形態１では、第２バリア層１３と再配線層１４とを別々に形成しているが、これに限られるものではなく、前記実施の形態１の変形例３として、図４Ｆに示すように、第２バリア層１３と再配線層１４とを一体化するようにしてもよい。なお、図４Ｆは図４Ｅの変形例２に変形例３を適用した図であるが、これに限られるものではなく、この変形例３は、前記変形例１又は図１などの前記実施の形態１にも適用可能なものである。
【００８５】
この変形例３において、第２バリア層１３（例えば、Ｔｉで構成する層）は、半導体基板２（Ｓｉ基板）への再配線層１４の拡散防止機能と、第２酸化膜１２と再配線層１４との密着力の向上機能とを有している。また、再配線層１４（例えば、Ｃｕで構成する層）は、低抵抗であり、かつ、半田ボールを搭載する機能を有している。なお、半導体基板２（Ｓｉ基板）への拡散防止機能と密着力の良い再配線材料を再配線層１４として使用することができるならば、第２バリア層１３を不要として、図４Ｆに示すように、再配線層１４を第２バリア層１３の分だけ厚肉に形成することが可能となる。
【００８６】
このように、第２バリア層１３と再配線層１４とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第２バリア層１３と再配線層１４とを一体化させて形成することも可能となる。
【００８７】
（実施の形態２）
図５は、本発明の実施の形態２の半導体装置の部分断面図である。図５において、図１〜図４Ｃと同じ構成要素については同じ符号を用い、説明を省略する。
【００８８】
本実施の形態２の特徴的な部分は、前記実施の形態１と比較して、シリサイド層９が半導体基板２の表面２ａよりもパッド電極５に近い側に形成されているため、シリサイド層９と接続する貫通電極層１１の底部形状が下向きに凸になっている点である。すなわち、本実施の形態２では、第１酸化膜８の厚み方向の中間部にシリサイド層９が位置して、シリサイド層９の外面側に第１バリア層７とコンタクト電極６が配置されると共に、シリサイド層９の内面側に貫通電極層１１の底部の中央部が入り込んだ形状となっている。なお、これに対して、前記実施の形態１では、シリサイド層９が半導体基板２の表面２ａよりもパッド電極５に遠い側に形成されているため、シリサイド層９と接続する貫通電極層１１の底部形状が上向きに凸になっている。
【００８９】
このように貫通電極層１１の底部形状が下向きに凸になっているのは、製造方法に起因するため、本実施の形態２の半導体装置１の製造方法について、図面を参照しながら説明する。図６は、本実施の形態２における半導体装置の製造方法を示すフローチャートであり、図７Ａ〜図８Ｃは、本実施の形態２における半導体装置の製造方法を説明するための部分断面図である。図７Ａ〜図８Ｃにおいて、図１〜図４Ｃと同じ構成要素については同じ符号を用い、説明を省略する。
【００９０】
最初に、図７Ａに示すように、不図示の電子回路が形成された半導体基板２の表面２ａの上の第１酸化膜８の中に、ポリシリコン膜１６とシリサイド層９と第１バリア層７及びコンタクト電極６を形成した後、パッド電極５及びパッシベーション膜４が形成される（図６のステップＳ１１参照）。このポリシリコン膜１６は、その上にシリサイドを形成するための膜であり、シリサイド形成後は不要となる膜である。ただし、完全に取り除く必要は無く、Ｓｉ基板とショートしない程度であれば、シリサイド形成後に残っていても問題はない。
【００９１】
ポリシリコン膜１６は、第１酸化膜８が形成される前に形成されることが望ましいが、第１酸化膜８が形成された後に形成されても良い。
【００９２】
シリサイド層９は、第１バリア層７を熱処理することで形成しても良いし、ポリシリコン膜１６の上に別の膜（例えば、タングステン、チタン、コバルト、又は、ニッケルなど）を成膜後に熱処理することで、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドなどとして形成しても良い。第１バリア層７を熱処理することによりポリシリコン膜１６の上にシリサイド層９を形成する場合、シリサイド層９が円形の場合の直径はコンタクト電極６が円形の場合のホール径と等しくなる。一方、タングステン、チタン、コバルト、又は、ニッケルなどを成膜後に熱処理することでポリシリコン膜１６の上にシリサイド層９を形成する場合、シリサイド層９が円形の場合の径はコンタクト電極６が円形の場合のホール径と等しくても良いし、等しくなくても良い。
【００９３】
コンタクト電極６は、単一の太いコンタクト電極部材で構成してもよく、代わりに、図１５〜図１６に示すように、単一のコンタクト電極部材６を複数の細いコンタクト電極部材６Ａに分割したような、複数のコンタクト電極部材６Ａで構成するようにしてもよい。コンタクト電極６が円形の場合の直径は、パッド電極５が円形の場合の直径よりも必ずしも小さい必要はなく、大きくても、同じでも良い。なお、図１５は、本発明の実施の形態２の半導体装置において、コンタクト電極形成前にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図である。図１６は、本発明の実施の形態２の半導体装置において、コンタクト電極形成後にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図である。
【００９４】
そして、パッシベーション膜４の上に、不図示の接着剤を介して、支持基板３が接着される（図７Ａ参照）。
【００９５】
次に、図７Ｂに示すように、半導体基板２の裏面２ｂの上に、パッド電極５に相当する位置を開口するために、レジスト１５が形成される（図６のステップＳ１２参照）。
【００９６】
そして、図７Ｃに示すように、レジスト１５をマスクとして、半導体基板２とポリシリコン膜１６をエッチングすることにより、シリサイド層９及び第１酸化膜８に到達するビアホール１０が形成される（図６のステップＳ１３参照）。ここで、本実施の形態２の特徴であるシリサイド層９と接続する貫通電極層１１の底部形状が下凸になる。半導体基板２とポリシリコン膜１６のエッチングは、ウェットエッチングでもドライエッチングでも良い。
【００９７】
シリサイド層９の直径Ａとビアホール１０の内径Ｂとの間に前述の（式１）の関係が成り立つようにすることにより、シリサイド層９は半導体基板２とポリシリコン膜１６とから物理的にも電気的にも分離される。ビアホール１０とシリサイド層９とポリシリコン膜１６の加工精度は異なり、ビアホール１０の内径のばらつきが約１μｍ単位であるのに対して、シリサイド層９の直径の加工ばらつきは約１ｎｍ単位である。また、ポリシリコン膜１６の直径の加工ばらつきは、シリサイド層９と同等であり、約１ｎｍ単位である。
【００９８】
ビアホール１０の内径はパッド電極５の直径よりも大きくすることが可能であるため、ビアホール１０のアスペクト比を低減することができ、さらには、パッド電極５の大きさを縮小することにより、半導体装置の一例としての半導体チップの面積を削減することができる。
【００９９】
また、半導体基板２とポリシリコン膜１６とをエッチングすることで、導電層としてシリサイド層９が露出されるため、第１酸化膜８のエッチングは不要である。
【０１００】
次に、図７Ｄに示すように、レジスト１５を半導体基板２の裏面２ｂから除去する（図６のステップＳ１４参照）。レジスト１５の除去は、ウェットプロセスでもドライプロセスでも良い。
【０１０１】
そして、図８Ａに示すように、ビアホール１０の側壁１０ａ及び半導体基板２の裏面２ｂに第２酸化膜１２を形成する（図６のステップＳ１５参照）。第２酸化膜１２の形成は、熱酸化法でも良いし、ＣＶＤ法でも良いし、又は、スパッタ法でも良い。
【０１０２】
次に、図８Ｂに示すように、シリサイド層９及び第１酸化膜８の上の第２酸化膜１２をエッチングすることにより、シリサイド層９を再度露出させる（図６のステップＳ１６参照）。第１酸化膜８の上の第２酸化膜１２はエッチングされずに残っても良い。また、第１酸化膜８の側壁に形成された第２酸化膜１２もエッチングされずに残っても良い。第２酸化膜１２のエッチングは、ドライエッチングが望ましい。
【０１０３】
続いて、図８Ｃに示すように、第２バリア層１３及び再配線層１４を形成する（図６のステップＳ１７参照）。第２バリア層１３の形成は、ＣＶＤ法でも良いし、スパッタ法でも良いし、又は、これらの組み合わせでも良い。再配線層１４の形成は、メッキ法が望ましいが、ＣＶＤ法でも良いし、スパッタ法でも良いし、これらの組み合わせでも良い。再配線層１４は、ビアホール１０を不完全に埋め込んだ形状でも良いし、又は、完全に埋め込んだ形状でも良い。
【０１０４】
本実施の形態２の半導体装置１の数値例は、前記実施の形態１の数値例に追加して、ポリシリコン膜１６の厚みが１５０ｎｍ（ドーピング有無はどちらでも可。）である。
【０１０５】
本実施の形態２にかかる構成によれば、パッド電極５と貫通電極層１１との間の抵抗値は、シリサイド層９の直径寸法に依存し、ビアホール１０の内径寸法に依存しない状態にすることができるため、パッド電極５と貫通電極層１１との間の抵抗値は、ビアホール１０の内径寸法のばらつきに影響されなくなる。ビアホール１０とシリサイド層９との加工精度は異なり、ビアホール１０の内径寸法のばらつきが約１μｍ単位であるのに対して、シリサイド層９の直径寸法の加工ばらつきは約１ｎｍ単位であり、三桁異なるため、本実施の形態２にかかる半導体装置１は、従来よりもパッド電極５と貫通電極層１１との間の抵抗値ばらつきを小さくすることができる。
【０１０６】
更に、本実施の形態２にかかる半導体装置１は、前記実施の形態１の半導体装置１よりも、パッド電極５と第１バリア層７との間のコンタクト電極６の長さが短いため、パッド電極５と貫通電極層１１との間の抵抗値を小さくすることもできる。
【０１０７】
また、本実施の形態２にかかる半導体装置１においても、ビアホール１０の内径はパッド電極５の直径よりも大きくすることが可能であるため、ビアホール１０のアスペクト比を低減することができ、さらには、パッド電極５の大きさを縮小することにより、半導体装置の一例としての半導体チップの面積を削減することができる。すなわち、本実施の形態２でも、ビアホール１０の中心軸方向（長手方向）の寸法と底部の幅（例えば、円形ビアホール１０の直径）とのアスペクト比を従来と同じに設定すると、シリサイド層９の幅（例えば、円形シリサイド層９の直径）寸法をビアホール１０の底部の幅よりも小さくすることができ、半導体チップ面積の削減が可能となる。逆に、シリサイド層９の幅（例えば、円形シリサイド層９の直径）寸法を、従来のパッド電極とビアホールの底部の幅（直径）寸法との接続部分の幅寸法と同じに設定すると、ビアホール１０の幅（直径）寸法は、従来よりも大きくしてもよくなり、ビアホール１０の加工がしやすくなる。
【０１０８】
これに対して、従来の半導体装置においては、ビアホールの底部の幅（直径）寸法の精度を向上させようとしても、ビアホールの底部の幅（直径）寸法自体をコントロールすることができず、ビアホールの底部とは反対側の開口部側の幅（直径）寸法自体しかコントロールすることができなかった。また、ビアホールは、一般に、実際には、傾斜したテーパ側面を有するため、ビアホールの底部の幅（直径）寸法をコントロールすることは非常に困難である。
【０１０９】
なお、本実施の形態２において、ポリシリコン膜１６は、アモルファスシリコン膜、または、単結晶シリコン膜であっても同様の効果が得られる。
【０１１０】
（実施の形態２の変形例１）
前記実施の形態２では、第１バリア層７とコンタクト電極６とを別々に形成しているが、これに限られるものではなく、前記実施の形態２の変形例１として、図８Ｄに示すように、第１バリア層７とコンタクト電極６とを一体化するようにしてもよい。すなわち、第１バリア層７を薄肉化又は省略するようにしてもよい。この変形例１を説明するにあたり、第１バリア層７の一例として、ＴｉＮ層とＴｉ層とが積層された積層膜を使用するとする。
【０１１１】
この第１バリア層７のＴｉ層は、半導体基板２の一例としてのＳｉ基板とのオーミックコンタクトを形成する機能と、第１酸化膜８と第１バリア層７のＴｉＮ層との密着力を向上させる機能とを有している。オーミックコンタクトを形成する機能として、例えば、Ｔｉ層のＴｉと半導体基板２のＳｉとの熱反応によりＴｉＳｉ２のシリサイド層９を形成すれば、オーミックコンタクトになる。なお、第１バリア層７以外でシリサイド層９を形成すれば、Ｔｉ層は不要となる。
【０１１２】
また、第１バリア層７のＴｉＮ層は、半導体基板２（Ｓｉ基板）へのコンタクト電極６のタングステン等の拡散防止機能を有している。なお、半導体基板２（Ｓｉ基板）に拡散しないコンタクト電極材料をコンタクト電極６として使用することができるならば、ＴｉＮ層は不要となる。
【０１１３】
よって、前記したように、第１バリア層７以外でシリサイド層９を形成すれば、第１バリア層７のＴｉ層を省略してＴｉＮ層のみとすることができる。また、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用すれば、第１バリア層７のＴｉＮ層を省略してＴｉ層のみとすることができる。また、第１バリア層７以外でシリサイド層９を形成し、かつ、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用する場合には、第１バリア層７自体を形成せずに、コンタクト電極６のみとすることができる（図８Ｄ参照）。
【０１１４】
このように、第１バリア層７とコンタクト電極６とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第１バリア層７の薄肉化又は省略を図ることが可能となり、その分、コンタクト電極６を大きくすることができる。
【０１１５】
（実施の形態２の変形例２）
前記実施の形態２では、第１バリア層７とコンタクト電極６とパッド電極５とを別々に形成しているが、これに限られるものではなく、前記実施の形態２の変形例２として、図８Ｅに示すように、第１バリア層７とコンタクト電極６とパッド電極５とを一体化するようにしてもよい。第１バリア層７とコンタクト電極６との一体化については、前記変形例１と同じであるため、ここでは、コンタクト電極６とパッド電極５との一体化について主として説明する。この変形例２において、コンタクト電極６は、低抵抗で半導体基板２（Ｓｉ基板）とパッド電極５とに接続されている。パッド電極５は、低抵抗でコンタクト電極６に接続されており、ワイヤーボンディングを行うときには平坦部を確保する観点から必要である。すなわち、パッド電極５をコンタクト電極６とは別に設けることにより、外部電極端子として、コンタクト電極６だけの場合よりも、平坦度を向上させることができる。しかしながら、低抵抗で半導体基板２（Ｓｉ基板）に接続すれば、コンタクト電極６とパッド電極５とを一体化して、図８Ｅに示すように、パッド電極５を縦断面が凸形状にすることが可能となる。また、ワイヤーボンディングを使用しない場合には、パッド電極５が平坦である必要はない。
【０１１６】
このように、第１バリア層７とコンタクト電極６とパッド電極５とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第１バリア層７とコンタクト電極６とパッド電極５とを一体化させて形成することも可能となる。
【０１１７】
（実施の形態２の変形例３）
前記実施の形態２では、第２バリア層１３と再配線層１４とを別々に形成しているが、これに限られるものではなく、前記実施の形態２の変形例３として、図８Ｆに示すように、第２バリア層１３と再配線層１４とを一体化するようにしてもよい。なお、図８Ｆは図８Ｅの変形例２に変形例３を適用した図であるが、これに限られるものではなく、この変形例３は、前記変形例１又は図５などの前記実施の形態２にも適用可能なものである。
【０１１８】
この変形例３において、第２バリア層１３（例えば、Ｔｉで構成する層）は、半導体基板２（Ｓｉ基板）への再配線層１４の拡散防止機能と、第２酸化膜１２と再配線層１４との密着力の向上機能とを有している。また、再配線層１４（例えば、Ｃｕで構成する層）は、低抵抗であり、かつ、半田ボールを搭載する機能を有している。なお、半導体基板２（Ｓｉ基板）への拡散防止機能と密着力の良い再配線材料を再配線層１４として使用することができるならば、第２バリア層１３を不要として、図８Ｆに示すように、再配線層１４を第２バリア層１３の分だけ厚肉に形成することが可能となる。
【０１１９】
このように、第２バリア層１３と再配線層１４とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第２バリア層１３と再配線層１４とを一体化させて形成することも可能となる。
【０１２０】
なお、上記様々な実施の形態のうちの任意の実施の形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【産業上の利用可能性】
【０１２１】
本発明の半導体装置は、パッド電極と貫通電極層との間の抵抗値がビアホールの内径の寸法のばらつきに依存しない、信頼性に優れた貫通電極層を有しており、半導体基板に貫通電極層を形成する半導体装置に広く適用できる。
【符号の説明】
【０１２２】
１ 半導体装置
２ 半導体基板
３ 支持基板
４ パッシベーション膜
５ パッド電極
６ コンタクト電極
７ 第１バリア層
８ 第１酸化膜
９ シリサイド層
１０ ビアホール
１０ａ 側壁
１１ 貫通電極層
１２ 第２酸化膜
１３ 第２バリア層
１４ 再配線層
１５ レジスト
１６ ポリシリコン膜
１８ 電極部
【技術分野】
【０００１】
本発明は、半導体基板に貫通電極層が形成された半導体装置に関するものである。
【背景技術】
【０００２】
近年、電子機器に使用される集積回路において、パッケージ（半導体装置）の小型化が求められている。小型化の一例として、集積回路のパッケージ面積の低減を目的として、従来のワイヤーボンディングに代わって、半導体装置の半導体基板を貫通する貫通電極が用いられている。
【０００３】
図９は、従来の半導体装置の一例を示す部分断面図である。
【０００４】
図９において、半導体装置１０１は、シリコンなどの半導体基板１０２と、半導体基板１０２の裏面１０２ｂからパッド電極１０５に到達するビアホール１０７と、ビアホール１０７の側壁１０７ａ及び半導体基板１０２の裏面１０２ｂに形成された第２酸化膜１０９と、ビアホール１０７の内部及び半導体基板１０２の裏面１０２ｂに形成されたバリア層１１０及び再配線層１１１とから概略構成されている。
【０００５】
図１０は、従来の半導体装置の製造方法を示すフローチャートであり、図１１Ａ〜図１２Ｄは、従来の半導体装置の製造方法を説明するための部分断面図である。
【０００６】
最初に、図１１Ａに示すように、不図示の電子回路が形成された半導体基板１０２の表面１０２ａの上の第１酸化膜１０６の上にパッド電極１０５及びパッシベーション膜１０４が形成された後、パッシベーション膜１０４の上に、不図示の接着剤を介して、支持基板１０３が接着される（図１０のステップＳ１０１参照）。
【０００７】
次に、図１１Ｂに示すように、半導体基板１０２の裏面１０２ｂの上に、パッド電極１０５に相当する位置を開口するために、レジスト１１２が形成される（図１０のステップＳ１０２参照）。
【０００８】
そして、図１１Ｃに示すように、レジスト１１２をマスクとして、半導体基板１０２をエッチングすることにより、第１酸化膜１０６に到達するビアホール１０７が形成される（図１０のステップＳ１０３参照）。
【０００９】
続いて、図１１Ｄに示すように、レジスト１１２をマスクとして、第１酸化膜１０６をエッチングすることにより、パッド電極１０５に到達するビアホール１０７が形成される（図１０のステップＳ１０４参照）。
【００１０】
次に、図１２Ａに示すように、レジスト１１２を半導体基板１０２の裏面１０２ｂから除去する（図１０のステップＳ１０５参照）。
【００１１】
そして、図１２Ｂに示すように、ビアホール１０７の側壁１０７ａ及び半導体基板１０２の裏面１０２ｂに第２酸化膜１０９をそれぞれ形成する（図１０のステップＳ１０６参照）。
【００１２】
次に、図１２Ｃに示すように、ビアホール１０７の底部の第２酸化膜１０９をエッチングすることにより、パッド電極１０５を再度露出させる（図１０のステップＳ１０７参照）。
【００１３】
続いて、図１２Ｄに示すように、バリア層１１０及び再配線層１１１を第２酸化膜１０９上に順に形成する（図１０のステップＳ１０８参照）。
【００１４】
パッド電極１０５は、バリア層１１０及び再配線層１１１で構成される貫通電極１０８を通して、半導体基板１０２の裏面１０２ｂへ電気的に接続されている。
【００１５】
パッド電極１０５と貫通電極１０８は、ビアホール１０７の内径に応じた面積で接触しており、パッド電極１０５と貫通電極１０８の間の抵抗値は、この接触面積によって決定される。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−２３５８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、前記従来の構成では、パッド電極１０５と貫通電極１０８の間の抵抗値はビアホール１０７の内径の寸法に依存するため、その抵抗値は、ビアホール１０７の内径の寸法のばらつきにより変動するという課題を有している。
【００１８】
本発明は、前記従来の課題を解決するもので、パッド電極と貫通電極との間の抵抗値がビアホールの内径の寸法のばらつきに依存しない、信頼性に優れた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は以下のように構成する。
【００２０】
本発明の第１態様によれば、半導体基板の表面に形成された第１絶縁膜と、
前記第１絶縁膜の中に形成され、かつ、外部接続端子を有する電極部と、
前記半導体基板の裏面から前記表面に貫通するビアホールと、
前記ビアホールの側壁及び前記半導体基板の前記裏面に形成された第２絶縁膜と、
前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された貫通電極層と、
前記電極部と前記貫通電極層との間に形成され、かつ前記電極部及び前記貫通電極層に接続されたシリサイド層と、
を備え、
前記ビアホールの中心軸を含む平面で切断された断面における、前記シリサイド層の幅Ａと前記ビアホールの底部の幅Ｂとの関係が、Ａ≦Ｂであることを特徴とする半導体装置を提供する。
【００２１】
本発明の第２態様によれば、前記電極部は、
前記電極部の本体部と、
前記電極部の前記本体部と前記第１絶縁膜との間に配置された第１バリア層とを備える、第１の態様に記載の半導体装置を提供する。
【００２２】
本発明の第３態様によれば、前記電極部は、
前記電極部の本体部と、
前記電極部の前記本体部と前記第１絶縁膜との間に配置されかつ前記シリサイド層に接触する第１バリア層と、
前記第１絶縁膜の外面側でかつ前記電極部の前記本体部の外面に配置されて前記外部接続端子として機能するパッド電極部とを備える、第１の態様に記載の半導体装置を提供する。
【００２３】
本発明の第４態様によれば、前記シリサイド層は、前記半導体基板、ポリシリコン膜、又はアモルファスシリコン膜のいずれかに形成されることを特徴とする第１〜３のいずれか１つの態様に記載の半導体装置を提供する。
【００２４】
本発明の第５態様によれば、前記シリサイド層は、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドのいずれかからから成ることを特徴とする第１〜４のいずれか１つの態様に記載の半導体装置を提供する。
【００２５】
本発明の第６態様によれば、前記電極部の本体部は、タングステン、アルミニウム、又はその合金、銅のいずれかからから成ることを特徴とする第２又は３の態様に記載の半導体装置を提供する。
【００２６】
本発明の第７態様によれば、前記第１バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜から成ることを特徴とする第２又は３の態様に記載の半導体装置を提供する。
【００２７】
本発明の第８態様によれば、前記貫通電極層は、
前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された第２バリア層と、
前記第２バリア層上に形成された再配線層とを備え、
前記第２バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜から成ることを特徴とする第１〜７のいずれか１つの態様に記載の半導体装置を提供する。
【００２８】
本発明の第９態様によれば、前記電極部が、単一のコンタクト電極部材又は複数のコンタクト電極部材で構成されていることを特徴とする第１〜８のいずれか１つの態様に記載の半導体装置を提供する。
【００２９】
本発明の第１０態様によれば、前記パッド電極は、アルミニウム、銅又はその合金と、チタン、チタンナイトライド、タンタル、タンタルナイトライド、高融点金属、又は、その化合物のいずれかからから成ることを特徴とする第３の態様に記載の半導体装置を提供する。
【発明の効果】
【００３０】
以上のように、本発明の半導体装置によれば、パッド電極を含む電極部と貫通電極層との間の抵抗値は、前記電極部及び前記貫通電極層に接続されたシリサイド層の幅（例えば、シリサイド層が円形の場合の直径）寸法に依存し、ビアホールの幅（例えば、ビアホールが円形の場合の内径）寸法のばらつきに依存しないため、抵抗値ばらつきに依存しない信頼性に優れた半導体装置を提供することができる。
【００３１】
また、ビアホールの幅（例えば、ビアホールが円形の場合の内径）寸法は電極部のパッド電極の幅（例えば、パッド電極が円形の場合の直径）寸法よりも大きくすることが可能であるため、ビアホールのアスペクト比を低減することもできる。
【００３２】
さらに、ビアホールの幅（例えば、ビアホールが円形の場合の内径）寸法は、電極部のパッド電極の幅（例えば、パッド電極が円形の場合の直径）寸法よりも大きくすることが可能であるため、電極部のパッド電極の大きさを縮小することにより、半導体装置の一例としての半導体チップの面積を削減することもできる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１における半導体装置の部分断面図
【図２】本発明の実施の形態１における半導体装置の製造方法を示すフローチャート
【図３Ａ】本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図３Ｂ】図３Ａに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図３Ｃ】図３Ｂに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図３Ｄ】図３Ｃに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図４Ａ】図３Ｄに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図４Ｂ】図４Ａに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図４Ｃ】図４Ｂに続く、本発明の実施の形態１における半導体装置の製造方法の工程を示す部分断面図
【図４Ｄ】本発明の実施の形態１の変形例１における半導体装置を示す部分断面図
【図４Ｅ】本発明の実施の形態１の変形例２における半導体装置を示す部分断面図
【図４Ｆ】本発明の実施の形態１の変形例３における半導体装置を示す部分断面図
【図５】本発明の実施の形態２における半導体装置の部分断面図
【図６】本発明の実施の形態２における半導体装置の製造方法を示すフローチャート
【図７Ａ】本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図７Ｂ】図７Ａに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図７Ｃ】図７Ｂに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図７Ｄ】図７Ｃに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図８Ａ】図７Ｄに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図８Ｂ】図８Ａに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図８Ｃ】図８Ｂに続く、本発明の実施の形態２における半導体装置の製造方法を示す部分断面図
【図８Ｄ】本発明の実施の形態２の変形例１における半導体装置を示す部分断面図
【図８Ｅ】本発明の実施の形態２の変形例２における半導体装置を示す部分断面図
【図８Ｆ】本発明の実施の形態２の変形例３における半導体装置を示す部分断面図
【図９】従来の半導体装置の部分断面図
【図１０】従来の半導体装置の製造方法を示すフローチャート
【図１１Ａ】従来の半導体装置の製造方法の工程を示す部分断面図
【図１１Ｂ】図１１Ａに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１１Ｃ】図１１Ｂに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１１Ｄ】図１１Ｃに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１２Ａ】図１１Ｄに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１２Ｂ】図１２Ａに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１２Ｃ】図１２Ｂに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１２Ｄ】図１２Ｃに続く、従来の半導体装置の製造方法の工程を示す部分断面図
【図１３】本発明の実施の形態１の半導体装置において、コンタクト電極形成前にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図
【図１４】本発明の実施の形態１の半導体装置において、コンタクト電極形成後にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図
【図１５】本発明の実施の形態２の半導体装置において、コンタクト電極形成前にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図
【図１６】本発明の実施の形態２の半導体装置において、コンタクト電極形成後にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について、図面を参照しながら説明する。以下の説明において、同じ構成には同じ符号を付して説明を省略している。
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の部分断面図である。
【００３６】
図１において、半導体装置１は、半導体基板２と、第１酸化膜８と、電極部１８（パッド電極５と、コンタクト電極６と、第１バリア層７）と、シリサイド層９と、ビアホール１０と、第２酸化膜１２と、貫通電極層１１（第２バリア層１３と再配線層１４）と、支持基板３と、絶縁膜の一例であるパッシベーション膜４とで構成されている。
【００３７】
第１酸化膜８は、例えばＳｉＯ２などで構成され、絶縁膜の一例として、半導体基板２の表面（図１では下面）２ａに形成されて、半導体基板２とパッド電極５とを絶縁する機能を有している。
【００３８】
パッド電極５は、電極部の外部接続端子の一例として機能し、後述する導電性材料で構成され、第１酸化膜８の表面に、第１酸化膜８の表面から突出して形成されている。
【００３９】
コンタクト電極６は、電極部の本体部の一例として機能し、後述する導電性材料で構成され、第１酸化膜８の内部に形成され、かつ外面がパッド電極５に接触してパッド電極５と接続されている。図１では、コンタクト電極６は、パッド電極５よりも幅が小さく形成されている。
【００４０】
第１バリア層７は、電極部の一部を構成し、後述する導電性材料で構成され、パッド電極５と接続された外面を除くコンタクト電極６の他の面（側面及び内面）をすべて覆うように形成されて、第１酸化膜８とコンタクト電極６との密着性を高める機能を有している。なお、この第１バリア層７は、パッド電極５と接続された外面に形成されていても良い。
【００４１】
シリサイド層９は、後述するように金属とシリコンの合金で構成された導電性材料を有し、かつ、コンタクト電極６の内面側に、第１バリア層７を介して配置される。このシリサイド層９は、コンタクト電極６と貫通電極層１１との間の低抵抗を目的とするものである。すなわち、コンタクト電極６上の第１バリア層７と後述する貫通電極層１１との間に形成されて、貫通電極層１１及び第１バリア層７に接続されるように形成されている。このシリサイド層９を配置した目的は、パッド電極５と貫通電極層１１との間の抵抗値が、ビアホール１０の内径に依存しないようにすることである。そのため、シリサイド層９の材料は、低抵抗を目的にＴｉＳｉ２などを用いる。
【００４２】
本実施の形態でのシリサイド層９は、ビアホール１０内に向けて（表面２ａよりも上向きに）、ビアホール１０の底面より少し突出して形成されているが、Ｓｉと相互拡散せずにシリサイドを形成する材料の場合は、必ずしも突出する必要はない。
【００４３】
ビアホール１０は、半導体基板２の裏面（図１の紙面上面）２ｂから表面（図１の紙面下面）２ａまで、すなわち、シリサイド層９及び第１酸化膜８に到達するように、半導体基板２を貫通して、形成されている。ビアホール１０は、図１に示すように、裏面２ｂから表面２ａに向かうに従い内径が徐々に小さくなるように側壁１０ａが傾斜した、やや先すぼまりの円錐面形状を側壁１０ａが有するように形成されている。
【００４４】
第２酸化膜１２は、例えばＳｉＯ２などで構成され、絶縁膜の一例として、ビアホール１０の側壁１０ａの全面及び半導体基板２の裏面２ｂに形成されて、貫通電極層１１と半導体基板２とを絶縁する機能を有している。
【００４５】
貫通電極層１１は、第２バリア層１３と再配線層１４とで構成されている。
【００４６】
第２バリア層１３は、第２酸化膜１２と再配線層１４との密着性を高めるためのものであり、後述するような材料で構成され、ビアホール１０の底面（すなわち、半導体基板２の表面２ａとシリサイド層９）上とビアホール１０の側壁１０ａの第２酸化膜１２の上と半導体基板２の裏面２ｂの第２酸化膜１２の上とに一体的に形成され、かつビアホール１０の底面でシリサイド層９と接続されている。シリサイド層９と接続する部分では、シリサイド層９がビアホール１０の底面より少し突出している分だけ、ビアホール１０の底面より少し盛り上がった状態で、第２バリア層１３が形成されている。
【００４７】
再配線層１４は、第２バリア層１３の上に形成されている。すなわち、ビアホール１０の底面上の第２バリア層１３と、ビアホール１０の側壁１０ａの第２酸化膜１２の上の第２バリア層１３と、半導体基板２の裏面２ｂの第２酸化膜１２の上の第２バリア層１３とにそれぞれ一体的に再配線層１４が形成されている。この再配線層１４は、パッド電極５（基板表面）から、基板裏面への電気配線を目的として形成されるものであり、例えばＣｕなどから構成される。
【００４８】
よって、パッド電極５と貫通電極層１１は、コンタクト電極６と第１バリア層７とシリサイド層９とを通して電気的に接続されており、それ以外の箇所は、第１酸化膜８により電気的に絶縁されている。
【００４９】
半導体基板２と貫通電極層１１は、ビアホール１０の側壁１０ａ及び半導体基板２の裏面２ｂに形成された第２酸化膜１２により電気的に絶縁されている。
【００５０】
パッド電極５とコンタクト電極６は、パッド電極５とコンタクト電極６との間の抵抗が低くなる材質であれば良い。一例として、パッド電極５は、アルミニウム、銅、又はその合金と、チタン、チタンナイトライド、タンタル、タンタルナイトライド、高融点金属、又は、その化合物などで構成される導電性材料の積層膜として形成されている。コンタクト電極６は、タングステン、アルミニウム若しくはその合金、又は、銅などの導電性材料で形成されている。
【００５１】
コンタクト電極６は、単一の太いコンタクト電極部材で構成してもよく、代わりに、図１３〜図１４に示すように、単一のコンタクト電極部材６を複数の細いコンタクト電極部材６Ａに分割したような、複数のコンタクト電極部材で構成するようにしてもよい。なお、図１３は、本発明の実施の形態１の半導体装置において、コンタクト電極形成前にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図である。図１４は、本発明の実施の形態１の半導体装置において、コンタクト電極形成後にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図である。
【００５２】
コンタクト電極６が円形の場合の直径は、パッド電極５が円形の場合の直径よりも必ずしも小さい必要はなく、大きくても、同じでも良い。コンタクト電極６とパッド電極５の間の抵抗値は、コンタクト電極６とパッド電極５の接触面積で決まるため、この直径は、目的とする抵抗値を達成するための接触面積に基づいて決定される。
【００５３】
第１バリア層７は、第１酸化膜８とコンタクト電極６との密着性を高めるために、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜で形成されている。
【００５４】
半導体基板２は、シリコン等の材質からなり、導電性であっても、絶縁性であっても、半絶縁性であっても良い。
【００５５】
シリサイド層９は、半導体基板２の表面２ａのコンタクト電極６上に形成され、低抵抗を目的に、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドなどで形成されている。
【００５６】
シリサイド層９が円形の場合の直径は、コンタクト電極６が円形の場合の直径と必ずしも同じである必要はない。
【００５７】
ビアホール１０の中心軸を含む平面で切断された断面（例えば図１）における、シリサイド層９の幅Ａとビアホール１０の底部の幅Ｂとの関係が、以下の（式１）の関係が成立するようにする。具体的には、シリサイド層９が円形の場合の直径Ａは、ビアホール１０の底部での内径Ｂとの間に以下の（式１）の関係が成り立つようにする。このような関係の式が成立すれば、シリサイド層９は、半導体基板２から物理的にも電気的にも確実に分離することができるためである。
【００５８】
【数１】
第２バリア層１３は、第２酸化膜１２と再配線層１４との密着性を高めるために、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属などの導電性材料の積層膜で形成されている。
【００５９】
次に、上述した半導体装置１の製造方法について、図面を参照しながら説明する。図２は、本発明の実施の形態１における半導体装置の製造方法を示すフローチャートであり、図３Ａ〜図４Ｃは、本発明の実施の形態１における半導体装置の製造方法の工程をそれぞれ説明するための部分断面図である。
【００６０】
最初に、図３Ａに示すように、不図示の電子回路が形成された半導体基板２の表面２ａの上の第１酸化膜８の中に、シリサイド層９と第１バリア層７及びコンタクト電極６を形成した後、パッド電極５及びパッシベーション膜４が形成される（図２のステップＳ１参照）。
【００６１】
シリサイド層９は、第１バリア層７を熱処理することで形成しても良いし、半導体基板２の表面２ａに別の膜（例えば、タングステン、チタン、コバルト、又は、ニッケルなど）を成膜後に熱処理することで、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドなどとして形成しても良い。第１バリア層７を熱処理することにより半導体基板２の表面２ａにシリサイド層９を形成する場合、シリサイド層９が円形の場合の直径はコンタクト電極６が円形の場合のホール径と等しくなる。一方、タングステン、チタン、コバルト、又は、ニッケルなどを成膜後に熱処理することで半導体基板２の表面２ａにシリサイド層９を形成する場合、シリサイド層９が円形の場合の直径はコンタクト電極６が円形の場合のホール径と等しくても良いし、等しくなくても良い。
【００６２】
そして、パッシベーション膜４の上に、不図示の接着剤を介して、支持基板３が接着される（図３Ａ参照）。
【００６３】
次に、図３Ｂに示すように、半導体基板２の裏面２ｂの上に、パッド電極５に相当する位置を開口するために、レジスト１５が形成される（図２のステップＳ２参照）。
【００６４】
そして、図３Ｃに示すように、レジスト１５をマスクとして、半導体基板２をエッチングすることにより、シリサイド層９及び第１酸化膜８に到達するビアホール１０が形成される。半導体基板２のエッチングは、ウェットエッチングでもドライエッチングでも良い（図２のステップＳ３参照）。
【００６５】
シリサイド層９の直径Ａとビアホール１０の内径Ｂとの間に前記（式１）の関係が成り立つようにすることにより、シリサイド層９は半導体基板２から物理的にも電気的にも分離される。ビアホール１０とシリサイド層９の加工精度は異なり、ビアホール１０の内径のばらつきが約１μｍであるのに対して、シリサイド層９の直径の加工ばらつきは約１ｎｍである。
【００６６】
また、半導体基板２をエッチングすることで、導電層としてシリサイド層９が露出されるため、第１酸化膜８のエッチングは不要である。
【００６７】
次に、図３Ｄに示すように、レジスト１５を半導体基板２の裏面２ｂから除去する（図２のステップＳ４参照）。レジスト１５の除去は、ウェットプロセスでもドライプロセスでも良い。
【００６８】
そして、図４Ａに示すように、ビアホール１０の側壁１０ａ及び半導体基板２の裏面２ｂに第２酸化膜１２を形成する（図２のステップＳ５参照）。第２酸化膜１２の形成は、熱酸化法でも良いし、ＣＶＤ法でも良いし、又は、スパッタ法でも良い。
【００６９】
次に、図４Ｂに示すように、シリサイド層９及び第１酸化膜８の上の第２酸化膜１２をエッチングすることにより、シリサイド層９を再度露出させる（図２のステップＳ６参照）。第１酸化膜８の上の第２酸化膜１２はエッチングされずに残っても良い。第２酸化膜１２のエッチングは、ドライエッチングが望ましい。これは、ビアホール側壁の酸化膜をエッチングせずにビアホール底部の酸化膜のみエッチングするために、異方性エッチングが必要なためである。
【００７０】
続いて、図４Ｃに示すように、第２バリア層１３及び再配線層１４を形成する（図２のステップＳ７参照）。第２バリア層１３の形成は、ＣＶＤ法でも良いし、スパッタ法でも良い。再配線層１４の形成は、メッキ法が望ましいが、ＣＶＤ法でも良いし、スパッタ法でも良いし、又は、これらの組み合わせでも良い。再配線層１４は、ビアホール１０を不完全に埋め込んだ形状でも良いし、又は、完全に埋め込んだ形状でも良い。
【００７１】
本実施の形態１の半導体装置１の数値例は、以下の通りである。半導体基板２の厚みは２５０μｍ、支持基板３の厚みは５００μｍ、パッシベーション膜４の厚みは１μｍ、パッド電極５の大きさは一辺が１５０μｍの正方形（ただし、必ずしも正方形である必要はない。）でかつその厚みは５００ｎｍ、コンタクト電極６の直径は１００μｍ（必ずしも円形である必要はない。）でかつその厚みは１０００ｎｍ、第１バリア層７の厚みは１０ｎｍ、第１酸化膜８の厚みは１μｍ、シリサイド層９の膜厚は１０ｎｍで直径はφ８０μｍ（必ずしも円形である必要はない。）、ビアホール１０の直径はφ２００μｍ（必ずしも円形である必要はない。）、第２酸化膜１２の厚みは５００ｎｍ、第２バリア層１３の厚みは２０ｎｍ、再配線層１４の厚みは２０μｍ、レジスト１５の厚みは２０μｍである。
【００７２】
本実施の形態１にかかる構成によれば、パッド電極５と貫通電極層１１との間の抵抗値は、シリサイド層９の直径寸法に依存し、ビアホール１０の内径寸法に依存しない状態にすることができるため、パッド電極５と貫通電極層１１との間の抵抗値は、ビアホール１０の内径寸法のばらつきに影響されなくなり、信頼性に優れた半導体装置を提供することができるようになる。ビアホール１０とシリサイド層９との加工精度は異なり、ビアホール１０の内径寸法のばらつきが約１μｍ単位であるのに対して、シリサイド層９の直径寸法の加工ばらつきは約１ｎｍ単位であり、三桁異なるため、本実施の形態１にかかる半導体装置１は、従来よりもパッド電極５と貫通電極層１１との間の抵抗値のばらつきを小さくすることができる。
【００７３】
また、本実施の形態１にかかる半導体装置１において、ビアホール１０の内径はパッド電極５の直径よりも大きくすることが可能であるため、ビアホール１０のアスペクト比を低減することができ、さらには、パッド電極５の大きさを縮小することにより、半導体装置の一例としての半導体チップの面積を削減することができる。すなわち、本実施の形態１では、ビアホール１０の中心軸方向（長手方向）の寸法と底部の幅（例えば、円形ビアホール１０の直径）とのアスペクト比を従来と同じに設定すると、シリサイド層９の幅（例えば、円形シリサイド層９の直径）寸法をビアホール１０の底部の幅よりも小さくすることができ、半導体チップ面積の削減が可能となる。逆に、シリサイド層９の幅（例えば、円形シリサイド層９の直径）寸法を、従来のパッド電極とビアホールの底部の幅（直径）寸法との接続部分の幅寸法と同じに設定すると、ビアホール１０の幅（直径）寸法は、従来よりも大きくしてもよくなり、ビアホール１０の加工がしやすくなる。
【００７４】
これに対して、従来の半導体装置においては、ビアホールの底部の幅（直径）寸法の精度を向上させようとしても、ビアホールの底部の幅（直径）寸法自体をコントロールすることができず、ビアホールの底部とは反対側の開口部側の幅（直径）寸法自体しかコントロールすることができなかった。また、ビアホールは、一般に、実際には、傾斜したテーパ側面を有するため、ビアホールの底部の幅（直径）寸法をコントロールすることは非常に困難である。
【００７５】
（実施の形態１の変形例１）
前記実施の形態１では、第１バリア層７とコンタクト電極６とを別々に形成しているが、これに限られるものではなく、前記実施の形態１の変形例１として、図４Ｄに示すように、第１バリア層７とコンタクト電極６とを一体化するようにしてもよい。すなわち、第１バリア層７を薄肉化又は省略するようにしてもよい。この変形例１を説明するにあたり、第１バリア層７の一例として、ＴｉＮ層とＴｉ層とが積層された積層膜を使用するとする。
【００７６】
この第１バリア層７のＴｉ層は、半導体基板２の一例としてのＳｉ基板とのオーミックコンタクト（オームの法則が成り立つ接続）を形成する機能と、第１酸化膜８と第１バリア層７のＴｉＮ層との密着力を向上させる機能とを有している。オーミックコンタクトを形成する機能として、例えば、Ｔｉ層のＴｉと半導体基板２のＳｉとの熱反応によりＴｉＳｉ２のシリサイド層９を形成すれば、オーミックコンタクトになる。なお、第１バリア層７以外でシリサイド層９を形成すれば、このＴｉ層は不要となる。
【００７７】
また、第１バリア層７のＴｉＮ層は、半導体基板２（Ｓｉ基板）へのコンタクト電極６のタングステン等の拡散防止機能を有している。なお、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用することができるならば、ＴｉＮ層は不要となる。
【００７８】
よって、前記したように、第１バリア層７以外でシリサイド層９を形成すれば、第１バリア層７のＴｉ層を省略してＴｉＮ層のみとすることができる。また、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用すれば、第１バリア層７のＴｉＮ層を省略してＴｉ層のみとすることができる。また、第１バリア層７以外でシリサイド層９を形成し、かつ、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用する場合には、第１バリア層７自体を形成せずに、コンタクト電極６のみとすることができる（図４Ｄ参照）。
【００７９】
このように、第１バリア層７とコンタクト電極６とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第１バリア層７の薄肉化又は省略を図ることが可能となり、その分、コンタクト電極６を大きくすることができる。
【００８０】
（実施の形態１の変形例２）
前記実施の形態１では、第１バリア層７とコンタクト電極６とパッド電極５とを別々に形成しているが、これに限られるものではなく、前記実施の形態１の変形例２として、図４Ｅに示すように、第１バリア層７とコンタクト電極６とパッド電極５とを一体化するようにしてもよい。第１バリア層７とコンタクト電極６との一体化については、前記変形例１と同じであるため、ここでは、コンタクト電極６とパッド電極５との一体化について主として説明する。
【００８１】
この変形例２において、コンタクト電極６は、低抵抗で半導体基板２（Ｓｉ基板）とパッド電極５とに接続されている。パッド電極５は、低抵抗でコンタクト電極６に接続されており、ワイヤーボンディングを行うときには平坦部を確保する観点から必要である。すなわち、パッド電極５をコンタクト電極６とは別に設けることにより、外部電極端子として、コンタクト電極６だけの場合よりも、平坦度を向上させることができる。
【００８２】
しかしながら、低抵抗で半導体基板２（Ｓｉ基板）に接続すれば、コンタクト電極６とパッド電極５とを一体化して、図４Ｅに示すように、パッド電極５を縦断面が凸形状にすることが可能となる。また、ワイヤーボンディングを使用しない場合には、パッド電極５が平坦である必要はない。
【００８３】
このように、第１バリア層７とコンタクト電極６とパッド電極５とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第１バリア層７とコンタクト電極６とパッド電極５とを一体化させて形成することも可能となる。
【００８４】
（実施の形態１の変形例３）
前記実施の形態１では、第２バリア層１３と再配線層１４とを別々に形成しているが、これに限られるものではなく、前記実施の形態１の変形例３として、図４Ｆに示すように、第２バリア層１３と再配線層１４とを一体化するようにしてもよい。なお、図４Ｆは図４Ｅの変形例２に変形例３を適用した図であるが、これに限られるものではなく、この変形例３は、前記変形例１又は図１などの前記実施の形態１にも適用可能なものである。
【００８５】
この変形例３において、第２バリア層１３（例えば、Ｔｉで構成する層）は、半導体基板２（Ｓｉ基板）への再配線層１４の拡散防止機能と、第２酸化膜１２と再配線層１４との密着力の向上機能とを有している。また、再配線層１４（例えば、Ｃｕで構成する層）は、低抵抗であり、かつ、半田ボールを搭載する機能を有している。なお、半導体基板２（Ｓｉ基板）への拡散防止機能と密着力の良い再配線材料を再配線層１４として使用することができるならば、第２バリア層１３を不要として、図４Ｆに示すように、再配線層１４を第２バリア層１３の分だけ厚肉に形成することが可能となる。
【００８６】
このように、第２バリア層１３と再配線層１４とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第２バリア層１３と再配線層１４とを一体化させて形成することも可能となる。
【００８７】
（実施の形態２）
図５は、本発明の実施の形態２の半導体装置の部分断面図である。図５において、図１〜図４Ｃと同じ構成要素については同じ符号を用い、説明を省略する。
【００８８】
本実施の形態２の特徴的な部分は、前記実施の形態１と比較して、シリサイド層９が半導体基板２の表面２ａよりもパッド電極５に近い側に形成されているため、シリサイド層９と接続する貫通電極層１１の底部形状が下向きに凸になっている点である。すなわち、本実施の形態２では、第１酸化膜８の厚み方向の中間部にシリサイド層９が位置して、シリサイド層９の外面側に第１バリア層７とコンタクト電極６が配置されると共に、シリサイド層９の内面側に貫通電極層１１の底部の中央部が入り込んだ形状となっている。なお、これに対して、前記実施の形態１では、シリサイド層９が半導体基板２の表面２ａよりもパッド電極５に遠い側に形成されているため、シリサイド層９と接続する貫通電極層１１の底部形状が上向きに凸になっている。
【００８９】
このように貫通電極層１１の底部形状が下向きに凸になっているのは、製造方法に起因するため、本実施の形態２の半導体装置１の製造方法について、図面を参照しながら説明する。図６は、本実施の形態２における半導体装置の製造方法を示すフローチャートであり、図７Ａ〜図８Ｃは、本実施の形態２における半導体装置の製造方法を説明するための部分断面図である。図７Ａ〜図８Ｃにおいて、図１〜図４Ｃと同じ構成要素については同じ符号を用い、説明を省略する。
【００９０】
最初に、図７Ａに示すように、不図示の電子回路が形成された半導体基板２の表面２ａの上の第１酸化膜８の中に、ポリシリコン膜１６とシリサイド層９と第１バリア層７及びコンタクト電極６を形成した後、パッド電極５及びパッシベーション膜４が形成される（図６のステップＳ１１参照）。このポリシリコン膜１６は、その上にシリサイドを形成するための膜であり、シリサイド形成後は不要となる膜である。ただし、完全に取り除く必要は無く、Ｓｉ基板とショートしない程度であれば、シリサイド形成後に残っていても問題はない。
【００９１】
ポリシリコン膜１６は、第１酸化膜８が形成される前に形成されることが望ましいが、第１酸化膜８が形成された後に形成されても良い。
【００９２】
シリサイド層９は、第１バリア層７を熱処理することで形成しても良いし、ポリシリコン膜１６の上に別の膜（例えば、タングステン、チタン、コバルト、又は、ニッケルなど）を成膜後に熱処理することで、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドなどとして形成しても良い。第１バリア層７を熱処理することによりポリシリコン膜１６の上にシリサイド層９を形成する場合、シリサイド層９が円形の場合の直径はコンタクト電極６が円形の場合のホール径と等しくなる。一方、タングステン、チタン、コバルト、又は、ニッケルなどを成膜後に熱処理することでポリシリコン膜１６の上にシリサイド層９を形成する場合、シリサイド層９が円形の場合の径はコンタクト電極６が円形の場合のホール径と等しくても良いし、等しくなくても良い。
【００９３】
コンタクト電極６は、単一の太いコンタクト電極部材で構成してもよく、代わりに、図１５〜図１６に示すように、単一のコンタクト電極部材６を複数の細いコンタクト電極部材６Ａに分割したような、複数のコンタクト電極部材６Ａで構成するようにしてもよい。コンタクト電極６が円形の場合の直径は、パッド電極５が円形の場合の直径よりも必ずしも小さい必要はなく、大きくても、同じでも良い。なお、図１５は、本発明の実施の形態２の半導体装置において、コンタクト電極形成前にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図である。図１６は、本発明の実施の形態２の半導体装置において、コンタクト電極形成後にシリサイドを形成する場合に、コンタクト電極が複数のコンタクト電極部材である例を示す部分断面図である。
【００９４】
そして、パッシベーション膜４の上に、不図示の接着剤を介して、支持基板３が接着される（図７Ａ参照）。
【００９５】
次に、図７Ｂに示すように、半導体基板２の裏面２ｂの上に、パッド電極５に相当する位置を開口するために、レジスト１５が形成される（図６のステップＳ１２参照）。
【００９６】
そして、図７Ｃに示すように、レジスト１５をマスクとして、半導体基板２とポリシリコン膜１６をエッチングすることにより、シリサイド層９及び第１酸化膜８に到達するビアホール１０が形成される（図６のステップＳ１３参照）。ここで、本実施の形態２の特徴であるシリサイド層９と接続する貫通電極層１１の底部形状が下凸になる。半導体基板２とポリシリコン膜１６のエッチングは、ウェットエッチングでもドライエッチングでも良い。
【００９７】
シリサイド層９の直径Ａとビアホール１０の内径Ｂとの間に前述の（式１）の関係が成り立つようにすることにより、シリサイド層９は半導体基板２とポリシリコン膜１６とから物理的にも電気的にも分離される。ビアホール１０とシリサイド層９とポリシリコン膜１６の加工精度は異なり、ビアホール１０の内径のばらつきが約１μｍ単位であるのに対して、シリサイド層９の直径の加工ばらつきは約１ｎｍ単位である。また、ポリシリコン膜１６の直径の加工ばらつきは、シリサイド層９と同等であり、約１ｎｍ単位である。
【００９８】
ビアホール１０の内径はパッド電極５の直径よりも大きくすることが可能であるため、ビアホール１０のアスペクト比を低減することができ、さらには、パッド電極５の大きさを縮小することにより、半導体装置の一例としての半導体チップの面積を削減することができる。
【００９９】
また、半導体基板２とポリシリコン膜１６とをエッチングすることで、導電層としてシリサイド層９が露出されるため、第１酸化膜８のエッチングは不要である。
【０１００】
次に、図７Ｄに示すように、レジスト１５を半導体基板２の裏面２ｂから除去する（図６のステップＳ１４参照）。レジスト１５の除去は、ウェットプロセスでもドライプロセスでも良い。
【０１０１】
そして、図８Ａに示すように、ビアホール１０の側壁１０ａ及び半導体基板２の裏面２ｂに第２酸化膜１２を形成する（図６のステップＳ１５参照）。第２酸化膜１２の形成は、熱酸化法でも良いし、ＣＶＤ法でも良いし、又は、スパッタ法でも良い。
【０１０２】
次に、図８Ｂに示すように、シリサイド層９及び第１酸化膜８の上の第２酸化膜１２をエッチングすることにより、シリサイド層９を再度露出させる（図６のステップＳ１６参照）。第１酸化膜８の上の第２酸化膜１２はエッチングされずに残っても良い。また、第１酸化膜８の側壁に形成された第２酸化膜１２もエッチングされずに残っても良い。第２酸化膜１２のエッチングは、ドライエッチングが望ましい。
【０１０３】
続いて、図８Ｃに示すように、第２バリア層１３及び再配線層１４を形成する（図６のステップＳ１７参照）。第２バリア層１３の形成は、ＣＶＤ法でも良いし、スパッタ法でも良いし、又は、これらの組み合わせでも良い。再配線層１４の形成は、メッキ法が望ましいが、ＣＶＤ法でも良いし、スパッタ法でも良いし、これらの組み合わせでも良い。再配線層１４は、ビアホール１０を不完全に埋め込んだ形状でも良いし、又は、完全に埋め込んだ形状でも良い。
【０１０４】
本実施の形態２の半導体装置１の数値例は、前記実施の形態１の数値例に追加して、ポリシリコン膜１６の厚みが１５０ｎｍ（ドーピング有無はどちらでも可。）である。
【０１０５】
本実施の形態２にかかる構成によれば、パッド電極５と貫通電極層１１との間の抵抗値は、シリサイド層９の直径寸法に依存し、ビアホール１０の内径寸法に依存しない状態にすることができるため、パッド電極５と貫通電極層１１との間の抵抗値は、ビアホール１０の内径寸法のばらつきに影響されなくなる。ビアホール１０とシリサイド層９との加工精度は異なり、ビアホール１０の内径寸法のばらつきが約１μｍ単位であるのに対して、シリサイド層９の直径寸法の加工ばらつきは約１ｎｍ単位であり、三桁異なるため、本実施の形態２にかかる半導体装置１は、従来よりもパッド電極５と貫通電極層１１との間の抵抗値ばらつきを小さくすることができる。
【０１０６】
更に、本実施の形態２にかかる半導体装置１は、前記実施の形態１の半導体装置１よりも、パッド電極５と第１バリア層７との間のコンタクト電極６の長さが短いため、パッド電極５と貫通電極層１１との間の抵抗値を小さくすることもできる。
【０１０７】
また、本実施の形態２にかかる半導体装置１においても、ビアホール１０の内径はパッド電極５の直径よりも大きくすることが可能であるため、ビアホール１０のアスペクト比を低減することができ、さらには、パッド電極５の大きさを縮小することにより、半導体装置の一例としての半導体チップの面積を削減することができる。すなわち、本実施の形態２でも、ビアホール１０の中心軸方向（長手方向）の寸法と底部の幅（例えば、円形ビアホール１０の直径）とのアスペクト比を従来と同じに設定すると、シリサイド層９の幅（例えば、円形シリサイド層９の直径）寸法をビアホール１０の底部の幅よりも小さくすることができ、半導体チップ面積の削減が可能となる。逆に、シリサイド層９の幅（例えば、円形シリサイド層９の直径）寸法を、従来のパッド電極とビアホールの底部の幅（直径）寸法との接続部分の幅寸法と同じに設定すると、ビアホール１０の幅（直径）寸法は、従来よりも大きくしてもよくなり、ビアホール１０の加工がしやすくなる。
【０１０８】
これに対して、従来の半導体装置においては、ビアホールの底部の幅（直径）寸法の精度を向上させようとしても、ビアホールの底部の幅（直径）寸法自体をコントロールすることができず、ビアホールの底部とは反対側の開口部側の幅（直径）寸法自体しかコントロールすることができなかった。また、ビアホールは、一般に、実際には、傾斜したテーパ側面を有するため、ビアホールの底部の幅（直径）寸法をコントロールすることは非常に困難である。
【０１０９】
なお、本実施の形態２において、ポリシリコン膜１６は、アモルファスシリコン膜、または、単結晶シリコン膜であっても同様の効果が得られる。
【０１１０】
（実施の形態２の変形例１）
前記実施の形態２では、第１バリア層７とコンタクト電極６とを別々に形成しているが、これに限られるものではなく、前記実施の形態２の変形例１として、図８Ｄに示すように、第１バリア層７とコンタクト電極６とを一体化するようにしてもよい。すなわち、第１バリア層７を薄肉化又は省略するようにしてもよい。この変形例１を説明するにあたり、第１バリア層７の一例として、ＴｉＮ層とＴｉ層とが積層された積層膜を使用するとする。
【０１１１】
この第１バリア層７のＴｉ層は、半導体基板２の一例としてのＳｉ基板とのオーミックコンタクトを形成する機能と、第１酸化膜８と第１バリア層７のＴｉＮ層との密着力を向上させる機能とを有している。オーミックコンタクトを形成する機能として、例えば、Ｔｉ層のＴｉと半導体基板２のＳｉとの熱反応によりＴｉＳｉ２のシリサイド層９を形成すれば、オーミックコンタクトになる。なお、第１バリア層７以外でシリサイド層９を形成すれば、Ｔｉ層は不要となる。
【０１１２】
また、第１バリア層７のＴｉＮ層は、半導体基板２（Ｓｉ基板）へのコンタクト電極６のタングステン等の拡散防止機能を有している。なお、半導体基板２（Ｓｉ基板）に拡散しないコンタクト電極材料をコンタクト電極６として使用することができるならば、ＴｉＮ層は不要となる。
【０１１３】
よって、前記したように、第１バリア層７以外でシリサイド層９を形成すれば、第１バリア層７のＴｉ層を省略してＴｉＮ層のみとすることができる。また、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用すれば、第１バリア層７のＴｉＮ層を省略してＴｉ層のみとすることができる。また、第１バリア層７以外でシリサイド層９を形成し、かつ、半導体基板２（Ｓｉ基板）に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用する場合には、第１バリア層７自体を形成せずに、コンタクト電極６のみとすることができる（図８Ｄ参照）。
【０１１４】
このように、第１バリア層７とコンタクト電極６とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第１バリア層７の薄肉化又は省略を図ることが可能となり、その分、コンタクト電極６を大きくすることができる。
【０１１５】
（実施の形態２の変形例２）
前記実施の形態２では、第１バリア層７とコンタクト電極６とパッド電極５とを別々に形成しているが、これに限られるものではなく、前記実施の形態２の変形例２として、図８Ｅに示すように、第１バリア層７とコンタクト電極６とパッド電極５とを一体化するようにしてもよい。第１バリア層７とコンタクト電極６との一体化については、前記変形例１と同じであるため、ここでは、コンタクト電極６とパッド電極５との一体化について主として説明する。この変形例２において、コンタクト電極６は、低抵抗で半導体基板２（Ｓｉ基板）とパッド電極５とに接続されている。パッド電極５は、低抵抗でコンタクト電極６に接続されており、ワイヤーボンディングを行うときには平坦部を確保する観点から必要である。すなわち、パッド電極５をコンタクト電極６とは別に設けることにより、外部電極端子として、コンタクト電極６だけの場合よりも、平坦度を向上させることができる。しかしながら、低抵抗で半導体基板２（Ｓｉ基板）に接続すれば、コンタクト電極６とパッド電極５とを一体化して、図８Ｅに示すように、パッド電極５を縦断面が凸形状にすることが可能となる。また、ワイヤーボンディングを使用しない場合には、パッド電極５が平坦である必要はない。
【０１１６】
このように、第１バリア層７とコンタクト電極６とパッド電極５とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第１バリア層７とコンタクト電極６とパッド電極５とを一体化させて形成することも可能となる。
【０１１７】
（実施の形態２の変形例３）
前記実施の形態２では、第２バリア層１３と再配線層１４とを別々に形成しているが、これに限られるものではなく、前記実施の形態２の変形例３として、図８Ｆに示すように、第２バリア層１３と再配線層１４とを一体化するようにしてもよい。なお、図８Ｆは図８Ｅの変形例２に変形例３を適用した図であるが、これに限られるものではなく、この変形例３は、前記変形例１又は図５などの前記実施の形態２にも適用可能なものである。
【０１１８】
この変形例３において、第２バリア層１３（例えば、Ｔｉで構成する層）は、半導体基板２（Ｓｉ基板）への再配線層１４の拡散防止機能と、第２酸化膜１２と再配線層１４との密着力の向上機能とを有している。また、再配線層１４（例えば、Ｃｕで構成する層）は、低抵抗であり、かつ、半田ボールを搭載する機能を有している。なお、半導体基板２（Ｓｉ基板）への拡散防止機能と密着力の良い再配線材料を再配線層１４として使用することができるならば、第２バリア層１３を不要として、図８Ｆに示すように、再配線層１４を第２バリア層１３の分だけ厚肉に形成することが可能となる。
【０１１９】
このように、第２バリア層１３と再配線層１４とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段であるため、前記課題をそれぞれ解決できるならば、第２バリア層１３と再配線層１４とを一体化させて形成することも可能となる。
【０１２０】
なお、上記様々な実施の形態のうちの任意の実施の形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【産業上の利用可能性】
【０１２１】
本発明の半導体装置は、パッド電極と貫通電極層との間の抵抗値がビアホールの内径の寸法のばらつきに依存しない、信頼性に優れた貫通電極層を有しており、半導体基板に貫通電極層を形成する半導体装置に広く適用できる。
【符号の説明】
【０１２２】
１ 半導体装置
２ 半導体基板
３ 支持基板
４ パッシベーション膜
５ パッド電極
６ コンタクト電極
７ 第１バリア層
８ 第１酸化膜
９ シリサイド層
１０ ビアホール
１０ａ 側壁
１１ 貫通電極層
１２ 第２酸化膜
１３ 第２バリア層
１４ 再配線層
１５ レジスト
１６ ポリシリコン膜
１８ 電極部
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された第１絶縁膜と、
前記第１絶縁膜の中に形成され、かつ、外部接続端子を有する電極部と、
前記半導体基板の裏面から前記表面に貫通するビアホールと、
前記ビアホールの側壁及び前記半導体基板の前記裏面に形成された第２絶縁膜と、
前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された貫通電極層と、
前記電極部と前記貫通電極層との間に形成され、かつ前記電極部及び前記貫通電極層に接続されたシリサイド層と、
を備え、
前記ビアホールの中心軸を含む平面で切断された断面における、前記シリサイド層の幅Ａと前記ビアホールの底部の幅Ｂとの関係が、Ａ≦Ｂであることを特徴とする半導体装置。
【請求項２】
前記電極部は、
前記電極部の本体部と、
前記電極部の前記本体部と前記第１絶縁膜との間に配置された第１バリア層とを備える、請求項１に記載の半導体装置。
【請求項３】
前記電極部は、
前記電極部の本体部と、
前記電極部の前記本体部と前記第１絶縁膜との間に配置されかつ前記シリサイド層に接触する第１バリア層と、
前記第１絶縁膜の外面側でかつ前記電極部の前記本体部の外面に配置されて前記外部接続端子として機能するパッド電極部とを備える、請求項１に記載の半導体装置。
【請求項４】
前記シリサイド層は、前記半導体基板、ポリシリコン膜、又はアモルファスシリコン膜のいずれかに形成されることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記シリサイド層は、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドのいずれかからから成ることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記電極部の本体部は、タングステン、アルミニウム、又はその合金、銅のいずれかからから成ることを特徴とする請求項２又は３に記載の半導体装置。
【請求項７】
前記第１バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜から成ることを特徴とする請求項２又は３に記載の半導体装置。
【請求項８】
前記貫通電極層は、
前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された第２バリア層と、
前記第２バリア層上に形成された再配線層とを備え、
前記第２バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜から成ることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記電極部が、単一のコンタクト電極部材又は複数のコンタクト電極部材で構成されていることを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記パッド電極は、アルミニウム、銅又はその合金と、チタン、チタンナイトライド、タンタル、タンタルナイトライド、高融点金属、又は、その化合物のいずれかからから成ることを特徴とする請求項３に記載の半導体装置。
【請求項１】
半導体基板の表面に形成された第１絶縁膜と、
前記第１絶縁膜の中に形成され、かつ、外部接続端子を有する電極部と、
前記半導体基板の裏面から前記表面に貫通するビアホールと、
前記ビアホールの側壁及び前記半導体基板の前記裏面に形成された第２絶縁膜と、
前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された貫通電極層と、
前記電極部と前記貫通電極層との間に形成され、かつ前記電極部及び前記貫通電極層に接続されたシリサイド層と、
を備え、
前記ビアホールの中心軸を含む平面で切断された断面における、前記シリサイド層の幅Ａと前記ビアホールの底部の幅Ｂとの関係が、Ａ≦Ｂであることを特徴とする半導体装置。
【請求項２】
前記電極部は、
前記電極部の本体部と、
前記電極部の前記本体部と前記第１絶縁膜との間に配置された第１バリア層とを備える、請求項１に記載の半導体装置。
【請求項３】
前記電極部は、
前記電極部の本体部と、
前記電極部の前記本体部と前記第１絶縁膜との間に配置されかつ前記シリサイド層に接触する第１バリア層と、
前記第１絶縁膜の外面側でかつ前記電極部の前記本体部の外面に配置されて前記外部接続端子として機能するパッド電極部とを備える、請求項１に記載の半導体装置。
【請求項４】
前記シリサイド層は、前記半導体基板、ポリシリコン膜、又はアモルファスシリコン膜のいずれかに形成されることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記シリサイド層は、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドのいずれかからから成ることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記電極部の本体部は、タングステン、アルミニウム、又はその合金、銅のいずれかからから成ることを特徴とする請求項２又は３に記載の半導体装置。
【請求項７】
前記第１バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜から成ることを特徴とする請求項２又は３に記載の半導体装置。
【請求項８】
前記貫通電極層は、
前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された第２バリア層と、
前記第２バリア層上に形成された再配線層とを備え、
前記第２バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、又は、高融点金属の積層膜から成ることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記電極部が、単一のコンタクト電極部材又は複数のコンタクト電極部材で構成されていることを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記パッド電極は、アルミニウム、銅又はその合金と、チタン、チタンナイトライド、タンタル、タンタルナイトライド、高融点金属、又は、その化合物のいずれかからから成ることを特徴とする請求項３に記載の半導体装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図８Ｆ】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図８Ｆ】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−２６７６９５（Ｐ２０１０−２６７６９５Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２００９−１１６３１６（Ｐ２００９−１１６３１６）
【出願日】平成２１年５月１３日（２００９．５．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２１年５月１３日（２００９．５．１３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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