【課題】導電プラグの酸化を抑止し、コンタクト抵抗の安定化された信頼性の高い半導体装置を実現する。
【解決手段】下部電極１０１と上部電極１０３とで強誘電体膜１０２を挟持してなる強誘電体キャパシタ構造１００と、導電プラグ１１０との間に、酸化しても導電性を有する導電材料（例えば金属）からなる導電層１１２を形成し、ここでは、導電プラグ１１０の下地膜を導電層１１２（Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を材料として形成される。）とする。 （もっと読む）

【課題】デポ物を充分除去することを可能とし、かつシリサイド層表面を酸化することが無い洗浄工程を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置１００の製造方法は、Ｎｉを含むシリサイド層１０４の上面に形成された絶縁層をドライエッチングして、Ｎｉを含むシリサイド層１０４を露出させる工程と、Ｎｉを含むシリサイド層１０４を還元性を有する還元水で洗浄する工程と、を含むことを特徴とする。 （もっと読む）

【課題】 半導体素子のサイズを大きくすることなく、プロービング試験の際にボンディング領域に針跡が到達していないかどうかを容易に確認することができる構造を備えた半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板上に設けられた第１の金属層２６と、前記第１の金属層２６上に設けられた絶縁層３０と、前記絶縁層３０上に設けられ、外部に露出した電極パッド面３３ａ、３３ｂを有する第２の金属層３３と、を含み、前記第２の金属層３３及び前記絶縁層３０に、凹部３１が形成されており、前記絶縁層３０の前記凹部３１内に、前記第２の金属層３３が設けられていることを特徴とする。 （もっと読む）

【課題】Ｃｕダマシン多層配線構造におけるセミ・グローバル配線の形成方法において、ダマシン配線構造を形成する際、ドライ・エッチングによりビア底のエッチ・ストップ絶縁膜を除去した後、ビア底表面上のカーボン系堆積物等を抑制する為に、窒素プラズマ処理を行うことが一般的である。その後、連続放電によって窒素プラズマ除電を行ってウエハ搬送するシーケンスを実行すると、ビア・チェーン終端部にて、ある閾値以上の長さを有するパッド引き出し配線に接続された終端部のビア底で、Ｃｕえぐれが発生ことが、本願発明者らの検討によって明らかとなった。
【解決手段】本願発明は、ダマシン・セミ・グローバル配線等のビア・ホール形成工程において、ビア底エッチ・ストップ膜に対するドライ・エッチング処理後、同処理室内で行われる窒素プラズマ処理に引き続いて、アルゴン・プラズマによる除電処理を実行するものである。 （もっと読む）

【課題】近年、半導体集積回路装置の製造プロセスにおいて、窒化シリコン膜等が有する応力に起因する歪を利用したキャリア移動度向上技術が活用されている。これに伴って、ウエハの表側における複雑なデバイス構造上の窒化シリコン膜を高選択で除去するため、熱燐酸によるバッチ方式ウエット処理が必須となっている。これによって、ウエハの裏面の窒化シリコン膜も除去され、一群の歪付与工程の後のプロセスにおいては、ウエハの裏側の表面はポリ・シリコン部材ということとなる。しかし、一般的なウエハの裏面等の洗浄に使用する方法は、裏面が窒化シリコン膜等であることを前提とするものであり、その特性の異なるポリ・シリコン主体の裏面を有するウエハでは洗浄の効果が十分といえない恐れがある。
【解決手段】リソグラフィ工程の前に、ＦＰＭ処理の後ＳＰＭ処理を実行する２工程を含むウエハ裏面に対するウエット洗浄処理を実行する。 （もっと読む）

【課題】シールリングの構造を最適化して、ダイシング部の切断面からの水分の侵入やクラックの伸展に対する障壁としての機能を確保したシールリングを備えた半導体装置の製造方法を提供する。
【解決手段】半導体基板１上の回路形成領域とダイシング領域との間にシールリング１００が配設されている。シールリング１００は、断面形状がＴ字型をなすシール層が積層された部分と、断面形状が矩形をなすシール層が積層された部分とを有している。 （もっと読む）

【課題】露光可能限界寸法よりも小さい間隔のパターンを形成することができる半導体装置の製造方法を提供する。
【解決手段】基板１０上に形成された被加工膜１１上にレジスト膜２３を形成する工程と、前記レジスト膜を露光、現像し、第１の方向に伸長し、前記第１の方向に垂直な第２の方向にくびれ部を有する開口パターン３１Ａを形成する工程と、ガス存在雰囲気下で前記レジスト膜上に前記ガスを構成する元素を含む堆積物２４を堆積し、前記くびれ部における前記開口パターンの底部を前記第２の方向に前記堆積物で接続した膜パターン２５を形成する工程と、前記膜パターンが転写されるように、ドライエッチング法によって前記被加工膜をエッチングする工程と、を含む。 （もっと読む）

【目的】従来よりも比抵抗の低いＷ膜のプラグ或いは配線が得られる半導体装置の製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程（Ｓ１０４）と、前記絶縁膜に開口部を形成する工程（Ｓ１０６）と、前記開口部の少なくとも底面に、ルテニウム（Ｒｕ）膜を形成する工程（Ｓ１１２）と、前記Ｒｕ膜が形成された前記開口部内に、水素（Ｈ_２）還元による化学気相成長（ＣＶＤ）法によりタングステン（Ｗ）膜を埋め込む工程（Ｓ１１４）と、を備えたことを特徴とする。 （もっと読む）

【課題】配線材とバリアメタル層の密着性を向上させる。
【解決手段】表面に凹部が形成された層間絶縁膜と、層間絶縁膜上に形成されたＴｉ及びＮを含み、酸素（Ｏ）及び貴金属成分を除く全成分中におけるＴｉ含有量が５０ａｔ％を超える微結晶状態の第１の層３０ｂと、第１の層３０ｂ上に形成され、層間絶縁膜に形成された凹部を埋め込むＣｕ金属層７０と、を具える半導体装置。 （もっと読む）

【課題】配線パターンの形状に異常を生じず且つサイズの小さい多層配線構造の半導体装置を提供する。
【解決手段】層間絶縁膜を挟んで互いに対向して形成された上下の配線路の一方の配線幅を大、他方の配線幅を小とし、且つ、同一の配線層において互いに隣接する配線路の配線幅を大小交互に形成する。 （もっと読む）

【課題】平滑で高品質のＣＶＤ−Ｃｕ膜を下地に対して高い密着性をもって成膜することができるＣｕ膜の成膜方法を提供すること。
【解決手段】チャンバー１内にＣＶＤ−Ｒｕ膜を有するウエハＷを収容し、チャンバー１内に、成膜中に発生する副生成物であるＣｕ（ｈｆａｃ）_２の蒸気圧がその蒸気圧よりも低いＣｕ錯体であるＣｕ（ｈｆａｃ）ＴＭＶＳからなる成膜原料を気相状態で導入して、ウエハＷに形成されたＣＶＤ−Ｒｕ膜上にＣＶＤ−Ｃｕ膜を成膜するにあたり、チャンバー１内の圧力をＣＶＤ−Ｒｕ膜表面に吸着したＣｕ（ｈｆａｃ）_２の脱離および拡散が進行する圧力に制御する。 （もっと読む）

【課題】低コストかつ高製造歩留まりで、ＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】シャロートレンチ３、ディープトレンチ６に囲まれた半導体層２の基板領域１７に、ｐ型の単結晶半導体からなるエピタキシャル・ベース層２４が島状に形成される。当該島状領域を含む半導体層２上の全面に窒化シリコン膜４２、酸化シリコン膜４３が形成される。島状領域上の異なる位置の窒化シリコン膜４２、酸化シリコン膜４３には、少なくとも２つの開口部が形成され、開口部が形成された窒化シリコン膜４２、酸化シリコン膜４３上に半導体膜４４が形成される。当該半導体膜４４が選択的に除去され、一方の開口部において島状領域に接続するベース電極と、他方の開口部において島状領域に接続するエミッタ電極とが同時に形成される。 （もっと読む）

【課題】容量素子の酸素雰囲気中での焼結を制限を設けず実施した場合も、スタックコンタクトの信頼性や製造歩留まりを向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板1と、その上に形成された第１の層間絶縁膜1,2および第２の層間絶縁膜3,4,5と、第１の層間絶縁膜1,2中に形成された第１のプラグ8bおよび第２のプラグ8aと、第２の層間絶縁膜3,4,5中に形成され第１のプラグ8bと接続された容量素子たるメモリセル30と、第２の層間絶縁膜3,4,5中に形成され第２のプラグ8aと接続された第３のプラグ19とを備え、第２のプラグ8aの中央部の上面は第１の層間絶縁膜1,2の上面よりも半導体基板1側に位置するように構成する。 （もっと読む）

【課題】平滑で高品質のＣＶＤ−Ｃｕ膜を成膜することができるＣｕ膜の成膜方法を提供すること。
【解決手段】チャンバー内にウエハを搬入し、安定化させた後、ウエハを加熱しつつチャンバー内にＣｕ錯体からなる成膜原料を気相状態で導入してウエハ上にＣＶＤ法によりＣｕ膜を成膜し、成膜後、チャンバー内をパージして残留ガスを除去し、その後、チャンバーから基板を搬出するＣｕ膜の成膜方法を実施するにあたり、パージの際に、ウエハへの入熱をＣｕ膜成膜の際よりも低下させる。 （もっと読む）

【課題】線幅やホール径が小さな凹部や高アスペクト比の凹部に対して十分な埋め込みを行うことが可能な成膜方法を提供する。
【解決手段】凹部６を有する絶縁層４が表面に形成された被処理体Ｗに対して薄膜を形成する成膜方法において、前記凹部内の表面を含めて前記被処理体の表面にＴｉを含むバリヤ層１２を形成するバリヤ層形成工程と、前記バリヤ層上にＲｕを含むシード層１６を形成するシード層形成工程と、前記シード層上に前記シード層に対する導通性を補助するためにＣｕを含む補助シード層１６４を形成する補助シード層形成工程とを有する。 （もっと読む）

【課題】平滑で高品質のＣＶＤ−Ｃｕ膜を成膜することができるＣｕ膜の成膜方法を提供する。
【解決手段】ウエハＷ上の絶縁膜にビアホールとトレンチを形成し、この上にバリア層としてＣＶＤ−Ｒｕ膜を成膜する。チャンバー１内にウエハＷを収容し、チャンバー１内に１価Ｃｕβジケトン錯体であるＣｕ（ｈｆａｃ）ＴＭＶＳと、これを還元するアンモニア、還元性Ｓｉ化合物、カルボン酸などの還元剤とを気相状態で導入して、ウエハＷ上にＣＶＤ法によりＣｕ膜を成膜する。 （もっと読む）

【解決手段】
複雑なメタライゼーションシステムの形成の間、全体的な伝導性に否定的な影響を与えることなしにエレクトロマイグレーション性能を高めるために、伝導性キャップ層（１２２Ｃ）が銅含有金属領域（１２２Ａ）上に形成されてよい。その一方で熱化学的処理が実行されてよく、その結果、敏感な誘電体材質（１２１）の優れた表面状態をもたらすことができる他、敏感なＵＬＫ材質の材質特性の大きなばらつきを従来的にはもたらすことがある炭素減損を抑制することができる。 （もっと読む）

【課題】導電層とコンタクト電極との接触抵抗が導電層の形成された深さによってばらつくのを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４と複数の絶縁層１７とが交互に積層された積層体であって、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、その階段構造部を覆って設けられた層間絶縁層４２と、層間絶縁層４２を貫通すると共にそれぞれが対応する階段状の各導電層ＷＬ１〜ＷＬ４を一層分貫通して形成された複数のコンタクトホール５０の内部に設けられ、コンタクトホール５０内に露出する導電層ＷＬ１〜ＷＬ４の側壁部に接するコンタクト電極６３とを備えている。 （もっと読む）

【課題】印加電界の履歴によって抵抗値が変化する抵抗変化層を有するスイッチ素子を多層配線中に形成し、かつ配線又は抵抗変化層の表面がダメージを受けることを抑制できるようにする。
【解決手段】この半導体装置は、第１配線層１２、第２配線層１６、及びスイッチビア３５を備える。第１配線層１２は第１配線３２を有しており、第２配線層１６は第２配線３９を有している。スイッチビア３５は、第１配線３２と第２配線３９を接続する。またスイッチビア３５は、少なくとも底部に、抵抗変化層３３を有しているスイッチ素子を有している。抵抗変化層３３は、電界印加履歴に応じて抵抗値が変化する。 （もっと読む）

【課題】高信頼性の貫通電極を有する半導体基板を提供することを目的とする。
【解決手段】第１の開口部（４ａ）の内周と第２の開口部（４ｂ）の間に位置する前記第１絶縁層（２）の面に凹部（６）が形成され、第２配線層（５）が、第１の開口部（４ａ）の内周面と凹部（６）および第２の開口部（４ｂ）を経て第１の配線層（３）に電気接続されていることを特徴とする。 （もっと読む）