【課題】電気的接続信頼性を向上させることができる半導体装置を提供する。
【解決手段】半導体チップ３は、第１主面３０Ａと第２主面３０Ｂとの間を貫通する貫通孔３０Ｘを有する半導体基板３０と、半導体基板３０の第２主面３０Ｂを覆うように形成され、貫通孔３０Ｘと対向する位置に開口部３１Ｘが形成された絶縁層３１と、絶縁膜３３によって覆われた貫通孔３０Ｘ及び開口部３１Ｘに形成された貫通電極３２とを有する。絶縁層３１から露出される貫通電極３２の上端面は、当該半導体チップ３に他の半導体チップ４が積層される際のパッドになる。また、貫通電極３２の上端面は、絶縁層３１の半導体基板３０と接する面と反対側の面と面一になるように形成されている。 （もっと読む）

【課題】ＳｉＣＯＨ膜からなる層間絶縁膜に形成された埋め込み用の凹部に銅材を埋め込んで導電路を形成するにあたり、導電路の抵抗を低くすること。
【解決手段】ＳｉＣＯＨ膜にプラズマにより凹部を形成すると表面が疎水性になる。このＳｉＣＯＨ膜に水素ガスのリモートプラズマを供給し、Ｈラジカル及びＨイオンにより凹部の表面を親水性に改質する。またプラズマに代えて過酸化水素水を供給してもよく、この場合表面にＯＨ基が形成される。次いで例えばＲｕ_３（ＣＯ）_１２ガスとＣＯガスとを用いてＣＶＤによりＲｕ膜４を成膜し、その後銅材５を埋め込み、ＣＭＰ処理をして上層側の配線構造を形成する。また改質にあたって、グリム、ＤＭＥＤＡなどを用いてもよい。 （もっと読む）

【課題】高周波特性の悪化を防ぎ、耐湿性を向上させる。
【解決手段】半導体基板１の主表面上の素子領域内に、ドレイン電極２が設けられている。一端がドレイン電極２に接続されたドレイン配線５が主表面上に設けられている。主表面上の素子領域外に、ドレイン配線５とは離間したドレイン電極パッド１２が設けられている。Ａｕメッキ層９が主表面上に設けられ、主表面との間に空隙１０が形成されている。空隙１０はドレイン配線５の一端とドレイン電極２を内包する。硬化されたポリイミド膜１４が空隙１０の開口部１１を閉塞し、ドレイン電極パッド１２を覆うことなく、ドレイン配線５の他端を覆っている。空隙１０の内面に撥液膜１５が設けられている。硬化されたポリイミド膜１４に設けられた開口１６を介してＡｕメッキ層１８により、ドレイン配線５の他端とドレイン電極パッド１２が接続されている。ドレイン配線５の他端はポリイミド膜１４から出ていない。 （もっと読む）

【課題】貫通孔内に形成された導電層に加わる応力を抑制できるとともに、導電層からの効果的な放熱も促すことができる貫通配線基板、及びこの貫通配線基板の製造方法を提供する。
【解決手段】半導体基板１１（基板）の一方の面１１ａに配された電極層１２と、電極層１２の少なくとも一部が露呈するように半導体基板１１内に開けられた貫通孔２０と、貫通孔２０の内側面２０ａを覆い、電極層１２の少なくとも一部が露呈するように配された第一絶縁層１５と、第一絶縁層１５を介して、貫通孔２０の内側面２０ａ及び電極層１２の露呈部を覆うように配され、電極層１２と電気的に接続された導電層５と、導電層５を覆うように配された第二絶縁層１６と、を少なくとも備えてなる貫通配線基板１０であって、第二絶縁層１６は、導電層５の表面形状に沿って形成されていることを特徴とする。 （もっと読む）

【課題】１つの貫通配線のみの抵抗を測定できる貫通配線の検査方法、及び該貫通配線の検査方法を行う工程を含む貫通配線基板の製造方法の提供。
【解決手段】基板１の一方の面１ａに配された導電部２と、基板１を貫通し、導電部２と接続される第一貫通配線３、第二貫通配線４および第三貫通配線５とを少なくとも備えた貫通配線基板１０を用い、基板１の他方の面１ｂ側から第一貫通配線３及び第二貫通配線４に、定電流源６の一組の端子６ａ，６ｂを電気的に接続して、第一貫通配線３、導電部２、第二貫通配線４の経路に電流を流すと同時に、基板１の他方の面１ｂ側から第一貫通配線３及び第三貫通配線５に、電圧計７の一組の端子７ａ，７ｂを電気的に接続して、第一貫通配線３における電圧降下を測定することを特徴とする貫通配線の検査方法。 （もっと読む）

【課題】本発明は、小型化を図ることが可能になると共に、絶縁リングで囲まれた貫通電極を狭ピッチで配置することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】回路素子層５が形成される表面１ａ、及び裏面１ｂを有する半導体基板１と、半導体基板１を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなる貫通電極７と、貫通電極７を囲むように半導体基板を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が狭くなる第１の絶縁リング３と、を有し、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向するように貫通電極７を配置する。 （もっと読む）

【課題】第１の溝への絶縁膜の埋設性が向上させて、埋設不良を軽減する。アライメントマークにおける埋設不良個所での応力集中がもたらす基板へのクラックを軽減する。
【解決手段】基板の第１の主面に、第１の溝、および前記第１の主面に対向して見た形状が環状となりかつ前記第１の溝よりも深い第２の溝を形成する工程と、第１の溝と第２の溝とを埋め込むように絶縁膜を形成する工程と、絶縁膜を形成する工程の後、基板の第１の主面にフォトレジスト膜を形成する工程と、絶縁膜で埋め込まれた第１の溝の基板上での位置を基準として位置合わせした第１のパターンをフォトレジスト膜に転写する工程と、絶縁膜で埋め込まれた環状の第２の溝の内側に位置する基板に、基板を厚さ方向に貫通する貫通電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させる。
【解決手段】ウェハ１０を厚み方向に貫通する一対の貫通電極５０〜５２を形成し、デバイス層１１に一対の貫通電極５０〜５２を短絡する共有配線２４、２６、２８を形成し、デバイス層１１の表面１１ａにおいて異なる場所につながる一対のフロントバンプ２０〜２２を形成する。一対の貫通電極５０〜５２に対して異なる極性で電圧を印加し、一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上にバックバンプ８０〜８２を形成する。ウェハ１０を積層し、一のウェハ１０上のバックバンプ８０〜８２と、他のデバイス層１１上のフロントバンプ２０〜２２とを接続する。 （もっと読む）

【課題】同一平面上に形成された２つの配線が互いにショートするのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置する縦型のゲート電極用ダミーピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央に位置するゲート電極用ダミーピラー（１ａ）へ給電するために第１の方向（Ｘ）へ延在して配置されたゲート給電配線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつゲート給電配線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供する。
【解決手段】半導体チップ２と、半導体チップ２の主面に配置された複数の電極パッドと、複数の電極パッドの上に配置された複数のバンプ５とを有し、半導体チップ２のコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、第１のピッチは、第２のピッチよりも狭い。 （もっと読む）

【課題】貫通孔内に配した樹脂が熱膨張することによって電極を破損することを防止した貫通配線付き接合基板の提供。
【解決手段】
一面１ａに電極層２が形成された第一基板１、及び電極層２と接合樹脂層３を介して、第一基板１と接合された第二基板４とを備えた貫通配線付き接合基板１０Ａであって、第一基板１の他面１ｂ側から電極層２が露出するまで第一基板１を貫通する貫通孔５と、貫通孔５の内部において、貫通孔５の内側面５ｃ及び電極層２を覆う貫通配線層６と、貫通配線層６を覆い貫通孔５の内部に充填された充填樹脂部７とを有し、充填樹脂部７を構成する樹脂のヤング率は、接合樹脂層３を構成する樹脂のヤング率よりも小さいことを特徴とする貫通配線付き接合基板１０Ａ。 （もっと読む）

【課題】基板を貼り合わせて電極接合を行う半導体素子において、電極の腐食を防ぐ半導体装置の製造方法を提供する。
【解決手段】第１接合部４０と第２接合部６０とが電極形成面を対向させて接合された半導体装置において、第１接合部４０の絶縁層５１と、絶縁層５１の表面に形成された接合電極４１と、絶縁層５１表面に形成され、絶縁層５１を介して接合電極４１の周囲を囲む保護層４４とを備える。さらに第２接合部６０の絶縁層７１と、絶縁層７１の表面に形成された接合電極６１と、絶縁層７１表面に形成され、絶縁層７１を介して接合電極６１の周囲を囲む保護層６４とを備える。 （もっと読む）

【課題】半導体層を用いた素子を配線層間に形成し、かつ、ゲート電極の材料を、配線の材料以外の導電体にする。
【解決手段】第１配線層１５０の表層には、第１配線２１０が埋め込まれている。第１配線２１０上には、ゲート電極２１８が形成されている。ゲート電極２１８は、第１配線２１０に接続している。ゲート電極２１８は、第１配線２１０とは別工程で形成されている。このため、ゲート電極２１８を第１配線２１０とは別の材料で形成することができる。そしてゲート電極２１８上には、ゲート絶縁膜２１９及び半導体層２２０が形成されている。 （もっと読む）

【課題】溝配線に生じるディッシングやエロージョンが配線構造に及ぼす影響を簡便に評価できるような半導体装置を提供する。
【解決手段】ＴＥＧ２００は、多層配線層中に設けられている。また、多層配線層中の第１絶縁膜に埋め込まれた下層溝配線１を備えている。ＴＥＧ２００は、第１絶縁膜８０（図示せず）の表層に埋め込まれた下層導体パターン１と、第１絶縁膜８０上及び下層導体パターン１上に形成された第２絶縁膜２０と、それぞれが同一の下層導体パターン１に対向する複数の上層導体パターン１０と、を有している。なお、上層導体パターン１０は、第２絶縁膜２０の表層に埋め込まれていても良いし、第２絶縁膜２０上に形成されていても良い。 （もっと読む）

【課題】インダクタの下方の層間絶縁膜への水の浸入を抑制し、かつ、インダクタ性能の低下を抑制する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜の上部に設けられたインダクタと、前記半導体基板上に設けられ、前記インダクタの下方の前記層間絶縁膜を前記半導体基板の平面方向で囲む第一の金属壁と、前記半導体基板上に設けられ、前記第一の金属壁で囲まれた領域の外側の前記層間絶縁膜を前記半導体基板の平面方向で挟む一対の第二の金属壁と、を備え、前記第一の金属壁は、前記第一の金属壁の両端部を非接触の状態とする開口を有し、前記第二の金属壁は、前記第一の金属壁の両端部にそれぞれの一端を連結するとともに、前記第一の金属壁で囲まれた領域の外側の位置に開口を有する。 （もっと読む）

【課題】 回路のレイアウト装置で，ＥＯＥの発生しやすい箇所を推定することを目的とする。
【解決手段】 回路レイアウト装置１は，被研磨対象となる回路の配線パターンを含む回路情報を取得する回路情報取得部１１，回路を任意の単位領域でメッシュ状に区切り，各メッシュ領域について，メッシュ領域の配線密度とメッシュ領域の各辺に隣接する周辺領域の各々における配線密度とを示すメッシュ情報を生成するメッシュ情報生成部１２，各メッシュ領域について，メッシュ領域と各周辺領域の密度の関係がＥＯＥの発生条件に該当するメッシュ領域を抽出し，そのエラー情報を生成するエラー抽出部１３を備える。 （もっと読む）

【課題】 相互接続ラインを形成するための新規な方法を提供する。
【解決手段】 細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。 （もっと読む）

【課題】半導体チップのバンプ電極と実装基板の配線との接続信頼性を向上できる技術を提供する。特に、バンプ電極下の最上層配線層に配線を配置しても、バンプ電極の平坦性を確保してバンプ電極とガラス基板に形成されている配線との接続信頼性を向上できる技術を提供する。
【解決手段】バンプ電極ＢＰ１の非重複領域Ｙ直下にある最上層配線層に電源配線や信号配線からなる配線Ｌ１と、ダミーパターンＤＰを形成する。ダミーパターンＤＰは、配線Ｌ１間のスペースを埋めるように配置され、配線Ｌ１とスペースによって最上層配線層に生じる凹凸を緩和する。さらに、最上層配線層を覆うように形成される表面保護膜に対してＣＭＰ法による平坦化処理を実施する。 （もっと読む）

【課題】有機化合物ガスによる基板処理を清浄に行うことが可能となる金属付着物の除去方法および基板処理装置を提供する。
【解決手段】金属付着物の除去方法は、金属層が形成された被処理基板を処理する処理空間を内部に有する処理容器の内部に付着した金属付着物を昇華させるように、前記処理容器内部の温度と、前記処理空間の圧力とを、制御する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１のｎＭＩＳ形成領域１Ａにｎチャネル型ＭＩＳＦＥＴＱｎを、半導体基板１のｐＭＩＳ形成領域１Ｂにｐチャネル型ＭＩＳＦＥＴＱｐを、それぞれ形成してから、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように引張応力の窒化シリコン膜５を形成し、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に紫外線照射処理を施す。その後、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５を覆いかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を露出するマスク層６ａを形成してから、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５をプラズマ処理することで、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和させる。 （もっと読む）