半導体装置およびその製造方法
【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１のｎＭＩＳ形成領域１Ａにｎチャネル型ＭＩＳＦＥＴＱｎを、半導体基板１のｐＭＩＳ形成領域１Ｂにｐチャネル型ＭＩＳＦＥＴＱｐを、それぞれ形成してから、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように引張応力の窒化シリコン膜５を形成し、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に紫外線照射処理を施す。その後、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５を覆いかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を露出するマスク層６ａを形成してから、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５をプラズマ処理することで、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和させる。
【解決手段】半導体基板１のｎＭＩＳ形成領域１Ａにｎチャネル型ＭＩＳＦＥＴＱｎを、半導体基板１のｐＭＩＳ形成領域１Ｂにｐチャネル型ＭＩＳＦＥＴＱｐを、それぞれ形成してから、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように引張応力の窒化シリコン膜５を形成し、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に紫外線照射処理を施す。その後、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５を覆いかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を露出するマスク層６ａを形成してから、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５をプラズマ処理することで、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳＦＥＴを有しかつ応力膜を使用する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
現在、トランジスタを微細化させ、その性能向上を図ることが幅広く行われている。しかしながら、微細化のみによるトランジスタの性能の向上は、対性能比で見た場合のコストの上昇といった問題がある。
【０００３】
そこで、微細化のみによるトランジスタの性能向上ばかりでなく、窒化膜に代表される応力膜を用いてトランジスタの性能を向上させる手法が現れてきている。
【０００４】
特開２００９−１１１０６７号公報（特許文献１）には、半導体基板の上に応力歪み生成膜を形成し、応力歪み生成膜に対してプラズマ処理を行う技術が記載されている。
【０００５】
特開２００８−１０３５０４号公報（特許文献２）には、ゲート電極、ソース領域及びドレイン領域を覆うようにライナーＳｉＮ膜を形成し、ライナーＳｉＮ膜に紫外線を照射する技術が記載されている。
【０００６】
特開２００８−１４７３２５号公報（特許文献３）には、ＮＭＯＳトランジスタのゲート構造及びＰＭＯＳトランジスタのゲート構造を覆ってシリコン窒化膜及びシリコン酸化膜を順次形成し、ＮＭＯＳ領域におけるシリコン窒化膜に紫外線を照射する技術が記載されている。
【０００７】
非特許文献１には、ｎチャネル型ＭＯＳＦＥＴを覆うように引張応力の窒化シリコン膜を形成し、ｐチャネル型ＭＯＳＦＥＴを覆うように圧縮応力の窒化シリコン膜を形成する、デュアルストレスライナに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１１１０６７号公報
【特許文献２】特開２００８−１０３５０４号公報
【特許文献３】特開２００８−１４７３２５号公報
【非特許文献】
【０００９】
【非特許文献１】C.D.Sheraw et al., 2005 Symposium on VLSI Technology Digest of Technical Papers, p.12-p.13
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者の検討によれば、次のことが分かった。
【００１１】
ｎチャネル型ＭＩＳＦＥＴを覆うように引張応力膜を形成すると、ｎチャネル型ＭＩＳＦＥＴのチャネル領域における電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができ、ｎチャネル型ＭＩＳＦＥＴを備えた半導体装置の性能を向上させることができる。一方、ｐチャネル型ＭＩＳＦＥＴを覆うように圧縮応力膜を形成すると、ｐチャネル型ＭＩＳＦＥＴのチャネル領域におけるホール（正孔）の移動度が増加するなどして、ｐチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができ、ｐチャネル型ＭＩＳＦＥＴを備えた半導体装置の性能を向上させることができる。この応力膜としては、窒化シリコン膜が好適である。
【００１２】
しかしながら、ｎチャネル型ＭＩＳＦＥＴを覆うように引張応力膜を、ｐチャネル型ＭＩＳＦＥＴを覆うように圧縮応力膜を、別々に形成した場合、ｎチャネル型ＭＩＳＦＥＴを形成した領域とｐチャネル型ＭＩＳＦＥＴを形成した領域との境界付近に、引張応力膜と圧縮応力膜とが部分的に重なる箇所が発生する。これは、膜剥がれや異物の要因になりやすく、製造歩留まりを低下させる虞がある。
【００１３】
このため、ｎチャネル型ＭＩＳＦＥＴを形成した領域とｐチャネル型ＭＩＳＦＥＴを形成した領域とに共通の応力膜を形成し、この応力膜によって、ｎチャネル型ＭＩＳＦＥＴを形成した領域とｐチャネル型ＭＩＳＦＥＴを形成した領域との応力を制御することが考えられる。しかしながら、この場合、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの一方に有益な応力は他方には有益ではないため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとの両方の特性（性能）を向上することが難しい。また、応力膜としての窒化シリコン膜に含まれている水素は、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ（負バイアス温度不安定性）を増大させるように作用し、これは、ＣＭＩＳＦＥＴを備えた半導体装置の性能を低下させる虞がある。
【００１４】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
代表的な実施の形態による半導体装置は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを覆う応力膜として共通の窒化シリコン膜を形成したものである。そして、ｎチャネル型ＭＩＳＦＥＴを覆う部分の窒化シリコン膜の引張応力は、ｐチャネル型ＭＩＳＦＥＴを覆う部分の窒化シリコン膜の引張応力の２倍以上で、かつ、ｎチャネル型ＭＩＳＦＥＴを覆う部分の窒化シリコン膜の水素含有率は、ｐチャネル型ＭＩＳＦＥＴを覆う部分の窒化シリコン膜の水素含有率と同等である。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板の第１領域にｎチャネル型ＭＩＳＦＥＴを、前記半導体基板の第２領域にｐチャネル型ＭＩＳＦＥＴを、それぞれ形成してから、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを覆うように引張応力の窒化シリコン膜を形成する。それから、第１領域および第２領域の窒化シリコン膜に紫外線照射処理を施してから、第１領域の窒化シリコン膜を覆いかつ第２領域の窒化シリコン膜を露出するマスク層を形成し、この状態で、第２領域の窒化シリコン膜をプラズマ処理することで、第２領域の窒化シリコン膜の引張応力を緩和させる。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図８】図６に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】第１比較例の半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く第１比較例の半導体装置の製造工程中の要部断面図である。
【図１８】半導体基板の主面に形成した応力膜にプラズマ処理を施したとき膜応力の変化を示すグラフである。
【図１９】半導体基板の主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、その窒化シリコン膜の応力の変化量（応力シフト）を示すグラフである。
【図２０】半導体基板の主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、プラズマ照射後のその窒化シリコン膜の屈折率を示すグラフである。
【図２１】第２比較例の半導体装置の製造工程を示す製造プロセスフロー図である。
【図２２】本発明の一実施の形態の変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２３】本発明の一実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】半導体基板の主面に形成された窒化シリコン膜および酸化シリコン膜に対して、水素プラズマ処理を行ったときの、その窒化シリコン膜および酸化シリコン膜の応力の変化量（応力シフト）を示すグラフである。
【図２６】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】本発明の他の実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２５】
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図６、図８〜図１５は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。図７は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図６の構造が得られた後、窒化シリコン膜５形成工程から層間絶縁膜７形成工程までの製造プロセスフローが示されている。
【００２６】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に素子分離溝（素子分離用の溝）を形成してから、この素子分離溝に絶縁膜を埋め込むことで、素子分離溝に埋め込まれた絶縁膜からなる素子分離領域２を形成することができる。素子分離領域２によって、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎが形成される領域（活性領域）であるｎＭＩＳ形成領域１Ａと、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域（活性領域）であるｐＭＩＳ形成領域１Ｂとが規定される。
【００２７】
次に、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の主面から所定の深さに渡ってｐ型ウエル（ｐ型半導体領域）ＰＷを形成し、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。ｐ型ウエルＰＷは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎＭＩＳ形成領域１Ａの半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｎ型ウエルＮＷは、ｎＭＩＳ形成領域１Ａを覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐＭＩＳ形成領域１Ｂの半導体基板１に例えばリン（Ｐ）などのｎ型の不純物をイオン注入することなどによって形成することができる。ｐ型ウエルＰＷとｎ型ウエルＮＷとは、どちらを先に形成してもよい。
【００２８】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、図２に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（主面、ここではｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜３を形成する。この絶縁膜３は、後でｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜となる。絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２９】
次に、図３に示されるように、ゲート電極ＧＥ１，ＧＥ２を形成する。ゲート電極ＧＥ１，ＧＥ２は、次のようにして形成することができる。すなわち、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜３上を含む）に、ゲート電極形成用の導電体膜として多結晶シリコン膜のようなシリコン膜を形成してから、ｎＭＩＳ形成領域１Ａのシリコン膜にｎ型不純物（リンまたはヒ素など）を、ｐＭＩＳ形成領域１Ｂのシリコン膜にｐ型不純物（ホウ素など）を、それぞれイオン注入により導入する。それから、このシリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成することができる。前記シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３０】
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷ上に絶縁膜３を介して形成される。ゲート電極ＧＥ１の下に残存する絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜ＧＩ１となる。すなわち、ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａの絶縁膜３（すなわちゲート絶縁膜ＧＩ１）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷ上に絶縁膜３を介して形成される。ゲート電極ＧＥ２の下に残存する絶縁膜３が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜ＧＩ２となる。すなわち、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂの絶縁膜３（すなわちゲート絶縁膜ＧＩ２）上に形成される。また、他の形態として、ゲート電極ＧＥ１，ＧＥ２をメタルゲート電極とし、ゲート絶縁膜ＧＩ１，ＧＩ２を高誘電率ゲート絶縁膜とすることもできる。
【００３１】
次に、図４に示されるように、ｐＭＩＳ形成領域１Ｂをフォトレジストパターン（図示せず）で覆い、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域）ＥＸ１を形成する。このｎ−型半導体領域ＥＸ１形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥ１をマスク（イオン注入阻止マスク）としてイオン注入するため、ｐ型ウエルＰＷにおけるゲート電極ＧＥ１の直下の領域には、ゲート電極ＧＥ１に遮蔽されることでイオン注入されない。
【００３２】
次に、ｎＭＩＳ形成領域１Ａを他のフォトレジストパターン（図示せず）で覆い、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域）ＥＸ２を形成する。このｐ−型半導体領域ＥＸ２形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にゲート電極ＧＥ２をマスク（イオン注入阻止マスク）としてイオン注入するため、ｎ型ウエルＮＷにおけるゲート電極ＧＥ２の直下の領域には、ゲート電極ＧＥ２に遮蔽されることでイオン注入されない。ｎ−型半導体領域ＥＸ１とｐ−型半導体領域ＥＸ２とは、どちらを先に形成してもよい。
【００３３】
次に、図５に示されるように、各ゲート電極ＧＥ１，ＧＥ２の側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷを形成する。
【００３４】
例えば、半導体基板１上にゲート電極ＧＥ１，ＧＥ２を覆うように酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって、サイドウォールスペーサＳＷを形成することができる。この場合、サイドウォールスペーサＳＷは、ゲート電極ＧＥ１，ＧＥ２の側壁上に残存する酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる。
【００３５】
次に、ｐＭＩＳ形成領域１Ｂをフォトレジストパターン（図示せず）で覆い、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。ｎ＋型半導体領域ＳＤ１形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）としてイオン注入するため、ｐ型ウエルＰＷにおけるゲート電極ＧＥ１およびサイドウォールスペーサＳＷの直下の領域には、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷに遮蔽されることで、イオン注入されない。このため、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１に整合（自己整合）して形成され、ｎ＋型半導体領域ＳＤ１はゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷに整合（自己整合）して形成される。
【００３６】
次に、ｎＭＩＳ形成領域１Ａを他のフォトレジストパターン（図示せず）で覆い、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォールスペーサＳＷの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。ｐ＋型半導体領域ＳＤ２形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、ゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）としてイオン注入するため、ｎ型ウエルＮＷにおけるゲート電極ＧＥ２およびサイドウォールスペーサＳＷの直下の領域には、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷに遮蔽されることで、イオン注入されない。このため、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２に整合（自己整合）して形成され、ｐ＋型半導体領域ＳＤ２はゲート電極ＧＥ２の側壁上のサイドウォールスペーサＳＷに整合（自己整合）して形成される。ｎ＋型半導体領域ＳＤ１とｐ＋型半導体領域ＳＤ２とは、どちらを先に形成してもよい。
【００３７】
イオン注入後、導入された不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域ＥＸ１、ｎ＋型半導体領域ＳＤ１、ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２などに導入された不純物を活性化することができる。
【００３８】
このようにして、ｎＭＩＳ形成領域１Ａ（のｐ型ウエルＰＷ）に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｐＭＩＳ形成領域１Ｂ（のｎ型ウエルＮＷ）に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図５の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。
【００３９】
ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ＋型半導体領域ＳＤ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。ゲート電極ＧＥ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能する。
【００４０】
ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。従って、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。ｐ＋型半導体領域ＳＤ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。ゲート電極ＧＥ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能する。
【００４１】
次に、図６に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１およびソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）の表面（上層部）とｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２およびソース・ドレイン領域（ｐ＋型半導体領域ＳＤ２）の表面（上層部）とに、低抵抗の金属シリサイド層４を形成する。
【００４２】
例えば、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面（上面）を露出させてから、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２上を含む半導体基板１の主面（全面）上に、コバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜をスパッタリング法などを用いて形成（堆積）する。それから、熱処理によってこの金属膜とゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２（を構成する各シリコン領域）を反応させる。これにより、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面に、それぞれ金属シリサイド層４が形成される。前記金属膜がコバルト膜の場合は、金属シリサイド層４はコバルトシリサイド層であり、前記金属膜がニッケル膜の場合は、金属シリサイド層４はニッケルシリサイド層であり、前記金属膜がニッケル白金合金膜の場合は、金属シリサイド層４はニッケル白金シリサイド層となる。その後、未反応の前記金属膜は除去する。金属シリサイド層４を形成したことで、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。なお、ゲート電極ＧＥ１，ＧＥ２上に金属シリサイド層４を形成した場合には、ゲート電極ＧＥ１上の金属シリサイド層４もゲート電極ＧＥ１の一部とみなすこともでき、ゲート電極ＧＥ２上の金属シリサイド層４もゲート電極ＧＥ２の一部とみなすこともできる。
【００４３】
次に、図８に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、引張応力用の絶縁膜として窒化シリコン膜（第１絶縁膜）５を形成する（図７のステップＳ１）。窒化シリコン膜５は、ｎＭＩＳ形成領域１Ａでは、ゲート電極ＧＥ１、サイドウォールスペーサＳＷおよびｎ＋型半導体領域ＳＤ１を覆うように形成され、ｐＭＩＳ形成領域１Ｂでは、ゲート電極ＧＥ２、サイドウォールスペーサＳＷおよびｐ＋型半導体領域ＳＤ２を覆うように形成される。すなわち、窒化シリコン膜５は、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を覆うように、金属シリサイド層４上を含む半導体基板１の主面上に形成される。換言すれば、窒化シリコン膜５は、半導体基板１の主面上に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように形成され、それによって、ｎＭＩＳ形成領域１Ａではｎチャネル型ＭＩＳＦＥＴＱｎが窒化シリコン膜５で覆われ、ｐＭＩＳ形成領域１Ｂではｐチャネル型ＭＩＳＦＥＴＱｐが窒化シリコン膜５で覆われた状態になる。
【００４４】
ステップＳ１で形成した窒化シリコン膜５は、引張応力膜である。
【００４５】
なお、本実施の形態および以下の実施の形態２において、引張応力膜とは、その引張応力膜を形成した半導体基板に引張応力を与える膜（絶縁膜）であり、半導体基板上に引張応力膜が形成された領域では、その引張応力膜によって半導体基板に引張応力が作用している（与えられている、生じている）。ｎチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に引張応力膜によって引張応力が作用すると、電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、引張応力膜を、引張の応力膜と言う場合もあり、また、窒化シリコンからなる引張応力膜を、引張応力の窒化シリコン膜と言う場合もある。一方、圧縮応力膜とは、その圧縮応力膜を形成した半導体基板に圧縮応力を与える膜（絶縁膜）であり、半導体基板上に圧縮応力膜が形成された領域では、その圧縮応力膜によって半導体基板に圧縮応力が作用している（与えられている、生じている）。ｐチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に圧縮応力膜によって圧縮応力が作用すると、正孔（ホール）の移動度が増加するなどして、ｐチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、圧縮応力膜を、圧縮の応力膜と言う場合もあり、また、窒化シリコンからなる圧縮応力膜を、圧縮応力の窒化シリコン膜と言う場合もある。
【００４６】
窒化シリコン膜５は、プラズマＣＶＤ（ＣＶＤ：Chemical Vapor Deposition）法を用いて形成することができる。窒化シリコン膜５の具体的な成膜条件例を挙げると、次の通りである。例えば、平行平板型プラズマＣＶＤ装置を用い、シラン（ＳｉＨ４）ガス、アンモニア（ＮＨ３）ガスおよび窒素（Ｎ２）ガスを、ガス流量比がＳｉＨ４：ＮＨ３：Ｎ２＝１：５〜１０：５〜２０程度となるような割合で成膜用チャンバに導入し、０．０１〜１Ｗ／ｃｍ２程度のＲＦパワー（高周波パワー）を印加することで、半導体基板１上に窒化シリコン膜５を成膜することができる。成膜温度（成膜時の半導体基板１の温度）は、例えば２５０〜４５０℃程度とすることができる。形成された窒化シリコン膜５の厚み（膜厚）は、好ましくは１５〜５０ｎｍ程度とすることができる。
【００４７】
ステップＳ１において、窒化シリコン膜５は、引張応力膜として形成されるが、引張応力膜は、プラズマＣＶＤ法で窒化シリコン膜（ここでは窒化シリコン膜５）を形成し、その際の成膜条件（成膜温度、成膜ガスの種類、ガスの圧力、高周波パワーなど）を制御することで、形成することができる。これにより、ステップＳ１で成膜した直後の窒化シリコン膜５を引張応力膜とすることができる。
【００４８】
また、窒化シリコン膜５は、ステップＳ１において引張応力膜として成膜されるが、高引張応力の膜として成膜するという観点で、窒化シリコン膜５の成膜温度を４００℃以上としたプラズマＣＶＤ法により形成することが好ましい。
【００４９】
引張応力膜として成膜した窒化シリコン膜の引張応力を更に増大させる処理として、紫外線照射処理がある。プラズマＣＶＤ法を用いて引張応力膜として成膜した窒化シリコン膜に対して紫外線照射処理（紫外線を照射する処理）を施すことで、紫外線照射前よりも大きな引張応力の窒化シリコン膜とすることができる。紫外線照射処理によって窒化シリコン膜の引張応力が増大するのは、紫外線照射によって窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜におけるＳｉ（シリコン）とＮ（窒素）との結合角が変化し（より特定的には結合角が小さくなり）、それによって窒化シリコン膜の引張応力が増大するためと考えられる。紫外線照射によって窒化シリコン膜中の水素が脱離するため、紫外線照射処理は、窒化シリコン膜中の水素含有率（水素濃度）を低減させる処理でもある。
【００５０】
本実施の形態では、ステップＳ１で窒化シリコン膜５を成膜（好ましくはプラズマＣＶＤ法で成膜）した後、この窒化シリコン膜５に対して紫外線を照射する（図７のステップＳ２）。
【００５１】
ステップＳ２の紫外線照射処理は、半導体基板１を加熱しながら行うことが好ましく、その加熱温度（半導体基板１の温度）は、例えば３００〜６００℃の範囲内とすることができる。ステップＳ２の紫外線照射処理は、不活性ガス雰囲気中、例えばヘリウム（Ｈｅ）、アルゴン（Ａｒ）または窒素（Ｎ２）雰囲気中、で行うことが好ましい。紫外線を照射する処理（すなわち紫外線照射処理）を、以下ではＵＶ（ＵＶ：ultraviolet）照射処理とも称する。ステップＳ２のＵＶ照射処理は、窒化シリコン膜５の引張応力を増大させるように作用するため、窒化シリコン膜５の引張応力を増大する処理とみなすことができる。すなわち、ステップＳ１で形成された窒化シリコン膜５は引張応力膜であるが、ステップＳ２のＵＶ照射処理により、引張応力膜である窒化シリコン膜５の引張応力を更に増大させることができる。
【００５２】
また、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全体の窒化シリコン膜５に対して、ステップＳ２でＵＶ照射処理が行われる。このため、ステップＳ２においては、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５およびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５は、ともに紫外線が照射される。このため、ステップＳ２でＵＶ照射処理を行うと、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５およびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５は、ＵＶ照射前よりも引張応力が増大する。また、ステップＳ２でＵＶ照射処理を行うと、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５およびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５は、ＵＶ照射前よりも水素含有率が低減する。
【００５３】
しかしながら、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとで比べると、ＵＶ照射前は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力とは、ほぼ同じであり、ステップＳ２でＵＶ照射を行っても、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力とは、ほぼ同じである。また、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとで比べると、ＵＶ照射前は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の水素含有率とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率とは、ほぼ同じであり、ステップＳ２でＵＶ照射を行っても、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の水素含有率とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率とは、ほぼ同じである。
【００５４】
ステップＳ１，Ｓ２を経た窒化シリコン膜５（すなわちステップＳ２のＵＶ照射処理で引張応力が増大された窒化シリコン膜５）の引張応力は、絶対値（応力の絶対値）が１．４ＧＰａ以上であることが好ましく、これにより、窒化シリコン膜５はｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）を向上可能な、高い引張応力の膜とされている。
【００５５】
また、本実施の形態では、ステップＳ１でプラズマＣＶＤ法により窒化シリコン膜５を成膜し、ステップＳ１で成膜した窒化シリコン膜５に対してステップＳ２でＵＶ照射処理を行うが、ここでは、ステップＳ１とステップＳ２とを１サイクル（１回）行なう場合（すなわち窒化シリコン膜５が単層膜の場合）について説明した。他の形態として、ステップＳ１の窒化シリコン膜の成膜と、ステップＳ２の紫外線照射処理とを、複数サイクル（複数回）繰り返すこともできる。複数サイクル行なう場合は、以下のように行なえばよい。
【００５６】
すなわち、半導体製造装置の成膜用チャンバ内に半導体基板１（半導体ウエハ）を配置して半導体基板１の主面全面上に第１窒化シリコン膜を形成（成膜）してから（ステップＳ１に相当するステップ）、この半導体基板１を紫外線照射用チャンバに真空搬送し、紫外線照射用チャンバ内で半導体基板１の主面の第１窒化シリコン膜に対して紫外線照射処理を行う（ステップＳ２に相当するステップ）。この紫外線照射処理で第１絶縁膜は引張応力が増大されかつ水素含有率が低減する。それから、この半導体基板１を再度、成膜用チャンバに搬送し、成膜用チャンバ内で半導体基板１の主面全面上（すなわち第１窒化シリコン膜上）に第２窒化シリコン膜を形成（成膜）してから（ステップＳ１に相当するステップ）、この半導体基板１を紫外線照射用チャンバに真空搬送し、紫外線照射用チャンバ内で半導体基板１の主面の第２窒化シリコン膜に対して紫外線照射処理を行う（ステップＳ２に相当するステップ）。この紫外線照射処理で第２絶縁膜は引張応力が増大されかつ水素含有率が低減する。これを、形成（成膜）された窒化シリコン膜の合計厚みが、所定の厚みになるまで繰り返すことで、引張応力膜としての窒化シリコン膜５を形成することができる。ステップＳ１に相当する窒化シリコン膜の成膜ステップとステップＳ２に相当する紫外線照射処理ステップとをｎサイクル（ｎは整数）繰り返した場合には、ｎサイクルの繰り返し後に得られた引張応力の窒化シリコン膜５は、第１〜第ｎ窒化シリコン膜の積層膜となり、この積層膜を構成する各窒化シリコン膜（第１〜第ｎ窒化シリコン膜のそれぞれ）は、それぞれの成膜後にＵＶ照射処理されたものとなる。
【００５７】
このため、引張応力として機能する窒化シリコン膜５を形成する工程は、次のように表現することができる。すなわち、窒化シリコン膜を形成（成膜）する第１ステップ（上記ステップＳ１に相当）と、第１ステップで形成（成膜）された窒化シリコン膜に紫外線照射処理を施す第２ステップ（上記ステップＳ２に相当）とからなるサイクルを、１サイクル以上行うことにより、半導体基板１上にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、引張応力膜として機能する窒化シリコン膜５を形成する。この際、第１ステップで形成（成膜）された窒化シリコン膜の引張応力は、第２ステップで行われる紫外線照射処理によって増大され、また、第１ステップで形成（成膜）された窒化シリコン膜の水素含有率は、第２ステップで行われる紫外線照射処理によって低減される。その後、後述のステップＳ３およびそれ以降の工程を行う。
【００５８】
ステップＳ１の窒化シリコン膜の成膜と、ステップＳ２の紫外線照射処理とを１サイクルだけ行なった場合（この場合、窒化シリコン膜５は単層膜となる）には、製造時間を短縮でき、スループットを向上できるという利点がある。ステップＳ１の窒化シリコン膜の成膜と、ステップＳ２の紫外線照射処理とを、複数サイクル繰り返した場合（この場合窒化シリコン膜５は複数の窒化シリコン膜の積層膜となる）には、大きな引張応力の窒化シリコン膜５を形成しやすいという利点がある。
【００５９】
ステップＳ２のＵＶ照射処理の後（ステップＳ１とステップＳ２を複数サイクル繰り返した場合は最終サイクルのステップＳ２の後）、図９に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち窒化シリコン膜５上に、マスク層用の材料膜６を形成する（図７のステップＳ３）。
【００６０】
後述のステップＳ７（マスク層６ａの除去工程）を省略する場合（後述の図２３および図２４の工程の場合に対応）は、材料膜６は、絶縁性を有すること（すなわち材料膜６が絶縁膜であること）が必要であるが、後述のステップＳ７でマスク層６ａを除去する場合は、材料膜６は、除去残りを考慮すると絶縁膜がより好ましいが、絶縁膜でない場合も許容できる。材料膜６としては、例えば酸化シリコン膜を用いることができ、この場合、ＣＶＤ法などを用いて形成することができる。例えば準常圧ＣＶＤ（Subatmospheric CVD：ＳＡＣＶＤ）を用いて、酸化シリコン膜からなる材料膜６を形成することができる。
【００６１】
次に、図１０に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するようなフォトレジストパターンＲＰ１を、フォトリソグラフィ技術を用いて材料膜６上に形成する（図７のステップＳ４）。
【００６２】
次に、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、ｐＭＩＳ形成領域１Ｂの材料膜６をエッチングにより除去する（図７のステップＳ５）。これにより、ｐＭＩＳ形成領域１Ｂにおいては、材料膜６が除去されることで、窒化シリコン膜５が露出される。一方、ｎＭＩＳ形成領域１Ａにおいては、フォトレジストパターンＲＰ１がエッチングマスクとして機能するため、材料膜６は除去されずに残存してマスク層６ａとなり、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５は露出されない。図１０には、ステップＳ５のエッチング工程を行った段階が示されている。
【００６３】
マスク層６ａは、ｎＭＩＳ形成領域１Ａに残存する材料膜６からなる。マスク層６ａは、ｎＭＩＳ形成領域１Ａに形成され、ｐＭＩＳ形成領域１Ｂには形成されない。このため、マスク層６ａは、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５を覆い、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を露出する。
【００６４】
また、ステップＳ５のエッチングは、窒化シリコン膜５よりも材料膜６の方がエッチングされやすい条件で、材料膜６をエッチングする。このため、材料膜６は、窒化シリコン膜５に対してエッチング選択比を確保しやすい材料膜とすることが好ましい。このため、材料膜６は、窒化シリコン膜５とは異なる材料からなる。材料膜６が酸化シリコン膜であれば、ステップＳ５でのエッチング選択比（材料膜６のエッチング速度／窒化シリコン膜５のエッチング速度）を大きくして材料膜６のエッチングを行えるため、より好ましい。ステップＳ５のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。マスク層６ａの厚み（従って材料膜６の形成厚み）は、好ましくは１０〜２００ｎｍである。ステップＳ５のエッチング工程の後、図１１に示されるように、フォトレジストパターンＲＰ１を除去する。
【００６５】
次に、プラズマ処理を行う（図７のステップＳ６）。このステップＳ６のプラズマ処理では、半導体基板１がプラズマにさらされる。ステップＳ６のプラズマ処理は、半導体基板１の主面がプラズマにさらされる処理であるため、半導体基板１の主面にプラズマが照射される処理とみなすこともできる。なお、図１１において、このプラズマ処理を、矢印（符号ＰＴを付した矢印）で模式的に示してある。
【００６６】
ステップＳ６のプラズマ処理の直前の段階では、半導体基板１の主面においては、ｐＭＩＳ形成領域１Ｂでは、窒化シリコン膜５が露出され、ｎＭＩＳ形成領域１Ａでは、窒化シリコン膜５は露出されずにマスク層６ａで覆われ、このマスク層６ａが露出されており、この状態でステップＳ６のプラズマ処理が行われる。すなわち、ステップＳ６のプラズマ処理の直前の段階では、ｐＭＩＳ形成領域１Ｂにおいて、窒化シリコン膜５が最上層で、ｎＭＩＳ形成領域１Ａにおいては、マスク層６ａが最上層であり、この状態でステップＳ６のプラズマ処理が行われる。ｎＭＩＳ形成領域１Ａの窒化シリコン膜５は露出されずにｐＭＩＳ形成領域１Ｂの窒化シリコン膜５が露出された状態でステップＳ６のプラズマ処理を行うため、ステップＳ６のプラズマ処理は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５（すなわちｐチャネルＭＩＳＦＥＴＱｐを覆う部分の窒化シリコン膜５）をプラズマ処理する工程とみなすこともできる。
【００６７】
ステップＳ６のプラズマ処理は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の応力を緩和（低減）する処理である。プラズマ処理によって窒化シリコン膜の応力が緩和（低減）するのは、プラズマによって窒化シリコン膜におけるＳｉ（シリコン）とＮ（窒素）との結合の構造が変化して、Ｓｉ（シリコン）とＮ（窒素）との結合角が変化し（引張応力の窒化シリコン膜の場合は結合角が大きくなり）、それによって窒化シリコン膜の応力が緩和（低減）するためと考えられる。紫外線照射処理とは異なり、プラズマ処理を行っても、窒化シリコン膜から水素はほとんど脱離せず、窒化シリコン膜中の水素含有率（水素濃度）はほとんど変化しない。
【００６８】
なお、本実施の形態および以下の実施の形態２において、「膜の応力を緩和する」とは、「膜の応力の絶対値を低減（小さく）する」ことを意味し、その膜が引張応力膜の場合は、その膜の引張応力を低減することを意味し、その膜が圧縮応力である場合は、その膜の圧縮応力を低減することを意味する。本実施の形態の場合、窒化シリコン膜５は引張応力膜であるため、ステップＳ６のプラズマ処理は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和（低減）する処理である。一方、後述の実施の形態２の場合、窒化シリコン膜５ａは圧縮応力膜であるため、後述のステップＳ６ａのプラズマ処理は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力を緩和（低減）する処理である。
【００６９】
ステップＳ６のプラズマ処理の際、ｐＭＩＳ形成領域１Ｂでは窒化シリコン膜５が露出されているため、この窒化シリコン膜５にプラズマが照射される（ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５がプラズマにさらされる）ことで、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の応力（ここでは引張応力）が緩和（低減）される。一方、ｎＭＩＳ形成領域１Ａでは、窒化シリコン膜５上にマスク層６ａが形成されているため、窒化シリコン膜５は露出されておらず、ステップＳ６のプラズマ処理を行ってもｎＭＩＳ形成領域１Ａの窒化シリコン膜５にはプラズマは照射されない（ｎＭＩＳ形成領域１Ａの窒化シリコン膜５はプラズマにさらされない）。このため、ステップＳ６のプラズマ処理を行っても、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の応力（ここでは引張応力）は、ほとんど緩和（低減）されない。
【００７０】
つまり、引張応力膜である窒化シリコン膜５にプラズマが照射されると、窒化シリコン膜５の引張応力が緩和（低減）する性質を利用する。そして、ｐＭＩＳ形成領域１Ｂでは窒化シリコン膜５が露出され、かつｎＭＩＳ形成領域１Ａでは窒化シリコン膜５が露出されていない（具体的にはｎＭＩＳ形成領域１Ａでは窒化シリコン膜５がマスク層６ａで覆われている）状態で、ステップＳ６のプラズマ処理を行うことにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５にはプラズマが照射され、一方、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５にはプラズマが照射されないようにする。これにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和（低減）し、かつｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力は維持する（緩和させない）ことができる。
【００７１】
ステップＳ６のプラズマ処理を行うことにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力よりも小さくなる。すなわち、ステップＳ６のプラズマ処理を行った後、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力よりも小さくなっており、この状態（応力の大小関係）は、製造された半導体装置においても維持される。具体的には、ステップＳ６のプラズマ処理を行うことで、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は、好ましくは、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力の１／２以下となり、この状態（１／２以下という関係）は、製造された半導体装置においても維持される。
【００７２】
ステップＳ６のプラズマ処理は、水素プラズマ処理（水素（Ｈ２）ガスを用いたプラズマ処理）、ヘリウムプラズマ処理（ヘリウム（Ｈｅ）ガスを用いたプラズマ処理）、アルゴンプラズマ処理（アルゴン（Ａｒ）ガスを用いたプラズマ処理）、窒素プラズマ処理（窒素（Ｎ２）ガスを用いたプラズマ処理）、またはアンモニアプラズマ処理（アンモニア（ＮＨ３）ガスを用いたプラズマ処理）を用いることができる。また、ステップＳ６のプラズマ処理として、水素（Ｈ２）ガス、ヘリウム（Ｈｅ）ガス、アルゴン（Ａｒ）ガス、窒素（Ｎ２）ガス、およびアンモニア（ＮＨ３）ガスのうちの２種以上の混合ガスを用いたプラズマ処理を用いることもできる。但し、ステップＳ６のプラズマ処理としては、水素プラズマ処理が最も好ましい。ステップＳ６のプラズマ処理を水素プラズマ処理とすることにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を、最も効果的に緩和（低減）することができる。
【００７３】
ステップＳ６のプラズマ処理は、半導体基板１を加熱しながら行うことが好ましく、その加熱温度（半導体基板１の温度）は、例えば３００〜５００℃の範囲内とすることができる。ステップＳ６のプラズマ処理の際の半導体基板１の温度が高すぎると、金属シリサイド層４が高抵抗化するなどしてトランジスタ特性が低下する虞があり、一方、ステップＳ６のプラズマ処理の際の半導体基板１の温度が低すぎると、窒化シリコン膜５の引張応力を緩和させる効果が小さくなる虞がある。この観点から、ステップＳ６のプラズマ処理の際の半導体基板１の温度（加熱温度）に上記温度範囲（３００〜５００℃）を採用することで、トランジスタ特性の低下を防止しながら、窒化シリコン膜５の引張応力を的確に緩和（低減）させることができるようになる。また、ステップＳ６のプラズマ処理では、高周波電力を例えば０．１〜１０Ｗ／ｃｍ２程度とし、圧力を例えば０．１〜５０Ｔｏｒｒ程度とすることができる。
【００７４】
ステップＳ６のプラズマ処理を行った後、図１２に示されるように、エッチングなどによりマスク層６ａを除去する（図７のステップＳ７）。
【００７５】
ステップＳ７でマスク層６ａを除去するので、マスク層６ａ（従って材料膜６も）は、絶縁膜でなくともよいが、マスク層６ａの除去残りが生じてもその残存物が不具合を生じないようにする観点から、マスク層６ａ（従って材料膜６も）が絶縁膜であれば、より好ましい。一方、後述の図２３および図２４の工程の場合は、マスク層６ａを除去せずに層間絶縁膜７を形成するため、マスク層６ａ（従って材料膜６も）は、絶縁膜とする必要がある。
【００７６】
ｎＭＩＳ形成領域１Ａの窒化シリコン膜５上にマスク層６ａが形成されていたため、ステップＳ７では、ｎＭＩＳ形成領域１Ａのマスク層６ａがエッチングされて除去される。一方、ｐＭＩＳ形成領域１Ｂでは、上記材料膜６は上記ステップＳ５で既に除去されており、ステップＳ７の前とステップＳ７の後ともに窒化シリコン膜５が露出されている。ステップＳ７でマスク層６ａを除去することにより、ｐＭＩＳ形成領域１ＢだけでなくｎＭＩＳ形成領域１Ａでも窒化シリコン膜５が露出された状態となり、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面の最上層が窒化シリコン膜５となる。
【００７７】
ステップＳ７のエッチングは、窒化シリコン膜５よりもマスク層６ａの方がエッチングされやすい条件で、マスク層６ａをエッチングする。このため、マスク層６ａは、窒化シリコン膜５に対してエッチング選択比を確保しやすい材料膜とすることが好ましい。このため、マスク層６ａは、窒化シリコン膜５とは異なる材料からなる。マスク層６ａが酸化シリコン膜であれば、ステップＳ７でのエッチング選択比（マスク層６ａのエッチング速度／窒化シリコン膜５のエッチング速度）を大きくしやすいため、より好ましい。ステップＳ７のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。
【００７８】
次に、図１３に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち窒化シリコン膜５上に、酸化シリコン系の絶縁膜として層間絶縁膜（絶縁膜）７を形成する（図７のステップＳ８）。層間絶縁膜７の膜厚は、窒化シリコン膜５の膜厚よりも厚い。層間絶縁膜７としては、酸化シリコン系の絶縁膜（すなわち酸化膜系絶縁膜）を用いる。ここで、酸化シリコン系の絶縁膜（酸化膜系絶縁膜）とは、酸化シリコンを主体とする絶縁膜であるが、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を更に含有することもできる。
【００７９】
層間絶縁膜７の形成後、層間絶縁膜７の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜７の上面を平坦化する。
【００８０】
次に、層間絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜７および窒化シリコン膜５をドライエッチングすることにより、図１４に示されるように、層間絶縁膜７および窒化シリコン膜５にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、層間絶縁膜７および窒化シリコン膜５からなる積層膜（積層絶縁膜）を貫通するように形成される。
【００８１】
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜５に比較して層間絶縁膜７がエッチングされやすい条件で層間絶縁膜７のドライエッチングを行い、窒化シリコン膜５をエッチングストッパ膜として機能させることで、層間絶縁膜７にコンタクトホールＣＮＴを形成する。それから、層間絶縁膜７に比較して窒化シリコン膜５がエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜５をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層４が露出され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＮＴの底部では、ｐ＋型半導体領域ＳＤ２上の金属シリサイド層４が露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜５をエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【００８２】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する（埋め込む）。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜７上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜７上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図１４では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。ｎ＋型半導体領域ＳＤ１の上部に形成されたプラグＰＧは、その底部でｎ＋型半導体領域ＳＤ１の表面上の金属シリサイド層４と接して電気的に接続され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたプラグＰＧは、その底部でｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層４と接して電気的に接続される。
【００８３】
次に、図１５に示されるように、プラグＰＧが埋め込まれた層間絶縁膜７上に、配線形成用の絶縁膜（層間絶縁膜）８を形成する。絶縁膜８は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
【００８４】
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜８の所定の領域に配線溝９を形成した後、半導体基板１の主面上（すなわち配線溝９の底部および側壁上を含む絶縁膜８上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層（図示せず）を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝９の内部を埋め込む。それから、配線溝９以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１５では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１やゲート電極ＧＥなどと電気的に接続されている。
【００８５】
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００８６】
＜本実施の形態の主要な特徴について＞
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎを覆うように、引張応力膜である窒化シリコン膜５が形成されているため、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域における電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネルを流れるオン電流（駆動電流）を増加させることができる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎを備えた半導体装置の性能を向上させることができる。
【００８７】
また、引張応力膜としては、窒化シリコン膜以外にＳｉＯＮ膜（酸窒化シリコン膜）やＳｉＣＮ膜（炭窒化シリコン膜）もあるが、窒化シリコン膜に比べて、ＳｉＯＮ膜やＳｉＣＮ膜は、高い引張応力を得ることが難しいため、本実施の形態では、引張応力膜として窒化シリコン膜５を使用している。本実施の形態では、窒化シリコンからなる引張応力膜（ここでは窒化シリコン膜５）を用いることで、半導体基板に作用する引張応力を高めることができ、ｎチャネル型ＭＩＳＦＥＴＱｎのオン電流（駆動電流）の向上効果を高めることができる。ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（ｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の引張応力は、１．４ＧＰａ以上（応力の絶対値が１．４ＧＰａ以上）であれば、より好ましい。
【００８８】
なお、本実施の形態および以下の実施の形態において、「窒化シリコン膜」というときは、酸素や炭素などを微量含有する膜（窒化シリコン膜）を排除するものではない。
【００８９】
図１６および図１７は、第１比較例の半導体装置の製造工程中の要部断面図であり、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとに別々の窒化シリコン膜１０５ａ，１０５ｂを形成した場合が示されている。図１６および図１７の第１比較例の製造工程について以下に説明する。
【００９０】
すなわち、サリサイドプロセスを行って上記図６の構造を得た後、第１比較例の製造工程では、図１６に示されるように、半導体基板１の主面全面上に引張応力の窒化シリコン膜１０５ａを形成してから、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜１０５ａを除去しかつｎＭＩＳ形成領域１Ａの窒化シリコン膜１０５ａを残す。それから、半導体基板１の主面全面上に圧縮応力の窒化シリコン膜１０５ｂを形成してから、ｎＭＩＳ形成領域１Ａの窒化シリコン膜１０５ｂを除去しかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜１０５ｂを残す。これにより、ｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎが引張応力の窒化シリコン膜１０５ａで覆われ、かつｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐが圧縮応力の窒化シリコン膜１０５ｂで覆われた構造が得られる。それから、図１７に示されるように、半導体基板１の主面上に層間絶縁膜７を形成する。その後、上記コンタクトホールＣＮＴ、プラグＰＧ、絶縁膜８、配線溝９および配線Ｍ１に相当するものを形成するが、ここではその図示および説明は省略する。
【００９１】
図１６および図１７に示される第１比較例の場合、ｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎが引張応力の窒化シリコン膜１０５ａで覆われ、かつｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐが窒化シリコン膜１０５ｂで覆われている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎに対しては、窒化シリコン膜１０５ａの引張応力により、チャネル領域における電子の移動度が増加するなどしてチャネルを流れるオン電流を増加させることができ、また、ｐチャネル型ＭＩＳＦＥＴＱｐに対しては、窒化シリコン膜１０５ｂの圧縮応力により、チャネル領域におけるホール（正孔）の移動度が増加するなどしてチャネルを流れるオン電流を増加させることができる。
【００９２】
しかしながら、図１６および図１７に示される第１比較例の場合、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとに別々の窒化シリコン膜１０５ａ，１０５ｂを形成するため、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの境界付近に、引張応力の窒化シリコン膜１０５ａと圧縮応力の窒化シリコン膜１０５ｂとが部分的に重なる箇所が発生する。これは、膜剥がれ（重なり部分で上層側の膜が剥がれる現象）や異物（膜剥がれによる異物の発生）の要因になりやすく、製造歩留まりを低下させる虞がある。また、段差も形成されてしまう。
【００９３】
それに対して、本実施の形態では、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に共通の窒化シリコン膜５が形成されている。このため、図１６および図１７の第１比較例の場合のように、ｎチャネル型ＭＩＳＦＥＴＱｎ用の応力膜とｐチャネル型ＭＩＳＦＥＴＱｐ用の応力膜との重なり部分が発生することがなく、その重なり部分に起因した膜剥がれや異物の発生を防止でき、製造歩留まりを向上させることができる。また、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に形成された共通の窒化シリコン膜５を、ｎＭＩＳ形成領域１ＡのコンタクトホールＣＮＴとｐＭＩＳ形成領域１ＢのコンタクトホールＣＮＴとを形成する際のエッチングストッパ膜として機能させることで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【００９４】
また、本実施の形態では、共通の窒化シリコン膜５がｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に形成されているため、窒化シリコン膜５はｎチャネル型ＭＩＳＦＥＴＱｎだけでなくｐチャネル型ＭＩＳＦＥＴＱｐも覆っているが、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５は、引張応力が大きい方が好ましく、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う部分の窒化シリコン膜５は、引張応力が小さい方が好ましい。これは、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の引張応力が大きいと、この引張応力が、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域におけるホール（正孔）の移動度を低下させるように作用し、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）を低下させる虞があるからである。
【００９５】
そこで、本実施の形態では、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとに共通の窒化シリコン膜５を形成するが、この窒化シリコン膜５の応力の大きさを、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとで共通（同じ）ではなく相違させている。
【００９６】
すなわち、本実施の形態では、窒化シリコン膜５はｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方にわたって形成されているが、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力よりも大きくなっている。つまり、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５の引張応力は、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の引張応力よりも、大きくなっている。換言すれば、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力よりも小さくなっている。つまり、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の引張応力は、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５の引張応力よりも、小さくなっている。この状態（引張応力の大小関係）は、上記ステップＳ６のプラズマ処理によって確立され、上記ステップＳ６のプラズマ処理後も、すなわち製造された半導体装置においても、維持されている。
【００９７】
このため、窒化シリコン膜５は、ｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎ（のチャネル領域）に対しては、大きな引張応力を作用させるため、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）を的確に向上させることができる。一方、窒化シリコン膜５がｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ（のチャネル領域）に対して作用させる引張応力は小さくすることができるため、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）の低下を、抑制または防止することができる。従って、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）の低下を抑制または防止しながら、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）の向上を図ることができる。これにより、ＣＭＩＳＦＥＴを備える半導体装置の性能を向上させることができる。この観点で、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力の２倍以上であれば（すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５の引張応力が、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の引張応力の２倍以上であれば）、より好ましい。また、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力は、１．４ＧＰａ以上（応力の絶対値が１．４ＧＰａ以上）であることが、より好ましい。
【００９８】
本実施の形態では、上記ステップＳ６のプラズマ処理によってｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和（低減）することにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力との差を確保している。プラズマ処理によって窒化シリコン膜の応力を緩和できることを、図１８を参照して説明する。
【００９９】
図１８は、半導体基板（半導体ウエハ）の主面に形成した応力膜（ここでは窒化シリコン膜）にプラズマ処理を施したとき膜応力の変化を示すグラフ（説明図）である。図１８のグラフの縦軸は、応力膜の応力に対応しており、プラスの応力が引張応力、マイナスの応力が圧縮応力に対応している。図１８のＡは、半導体基板（半導体ウエハ）上に引張応力膜として成膜した窒化シリコン膜の応力（膜応力）に対応し、図１８のＢは、Ａの窒化シリコン膜に水素プラズマ処理を施した後のその窒化シリコン膜の応力（膜応力）に対応している。また、図１８のＣは、半導体基板（半導体ウエハ）上に圧縮応力膜として成膜した窒化シリコン膜の応力（膜応力）に対応し、図１８のＤは、Ｃの窒化シリコン膜に水素プラズマ処理を施した後のその窒化シリコン膜の応力（膜応力）に対応している。
【０１００】
図１８のＡとＢを比べると分かるように、引張応力膜として成膜した窒化シリコン膜に対してプラズマ処理（図１８の場合は水素プラズマ処理）を施すと、プラズマ処理前（図１８のＡ）よりもプラズマ処理後（図１８のＢ）の方が、引張応力が緩和（低減）する。また、図１８のＣとＤを比べると分かるように、圧縮応力膜として成膜した窒化シリコン膜に対してプラズマ処理（図１８の場合は水素プラズマ処理）を施すと、プラズマ処理前（図１８のＣ）よりもプラズマ処理後（図１８のＤ）の方が、圧縮応力が緩和（低減）する。つまり、圧縮または引張の応力膜は、プラズマ処理を施すことにより、応力が緩和（低減）する。但し、図１８のＡ，Ｂと図１８のＣ，Ｄとを比べると分かるように、プラズマ処理による応力の緩和（低減）効果は、圧縮応力膜よりも引張応力膜の方が大きい。
【０１０１】
図１９は、半導体基板（半導体ウエハ）の主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、その窒化シリコン膜の応力の変化量（応力シフト）を示すグラフである。図１９には、プラズマ処理が水素プラズマ処理の場合（図１９でＨ２として示されている）、ヘリウムプラズマ処理の場合（図１９でＨｅとして示されている）、アルゴンプラズマ処理の場合（図１９でＡｒとして示されている）、およびアンモニアプラズマ処理の場合（図１９でＮＨ３として示されている）が、それぞれ示されている。図１９のグラフの縦軸は、引張応力の窒化シリコン膜のプラズマ処理前の応力を基準にして、プラズマ処理によりその応力がどの位シフト（変化）したかを示している。すなわち、プラズマ処理後の応力値からプラズマ処理前の応力値を引いた値が図１９の縦軸に対応している。図１９において、例えば、水素プラズマ処理の場合は、プラズマ処理前の引張応力の窒化シリコン膜の応力（引張応力）が約１５００ＭＰａであったものが、水素プラズマ処理によって圧縮側に約１２００ＭＰａシフトし（図１９でマイナスが圧縮側を示す）、約３００ＭＰａの引張応力になることを示している。また、図１９において、例えば、アンモニアプラズマ処理の場合は、プラズマ処理前の引張応力の窒化シリコン膜の応力（引張応力）が約１５００ＭＰａであったものが、アンモニアプラズマ処理によって圧縮側に約３００ＭＰａシフトし（図１９においてマイナスが圧縮側を示す）、約１２００ＭＰａの引張応力になることを示している。
【０１０２】
図１９に示されるように、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、アンモニアプラズマ処理のいずれの場合であっても、窒化シリコン膜の引張応力を緩和（低減）することができるが、その効果（応力を緩和する効果）は、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に大きくなっている。このため、ステップＳ６のプラズマ処理に水素プラズマ処理を用いた場合が、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を、最も効率的に緩和（低減）することができる。
【０１０３】
図２０は、半導体基板（半導体ウエハ）の主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、プラズマ照射後のその窒化シリコン膜の屈折率を示すグラフである。図２０には、プラズマ処理が水素プラズマ処理の場合（図２０でＨ２として示されている）、ヘリウムプラズマ処理の場合（図２０でＨｅとして示されている）、アルゴンプラズマ処理の場合（図２０でＡｒとして示されている）、およびアンモニアプラズマ処理の場合（図２０でＮＨ３として示されている）が、それぞれ示されている。なお、図２０の場合に、プラズマ処理前の屈折率は、１．８５７程度である。
【０１０４】
図２０に示されるように、プラズマ照射後の窒化シリコン膜の屈折率は、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に小さくなっている。この屈折率の差は、窒化シリコン膜の密度の差を反映していると考えられる。つまり、プラズマ照射後の窒化シリコン膜の屈折率が、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に小さくなっているのは、プラズマ照射後の窒化シリコン膜の密度が、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に小さくなっているためと考えられる。このため、プラズマ処理によって窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜の密度が低下するが、その作用は、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に大きいと考えられる。
【０１０５】
図１９と図２０とを比べると分かるように、プラズマ照射後の窒化シリコン膜の屈折率は、プラズマ照射による窒化シリコン膜の応力の緩和量（低減量）と相関しており、プラズマ照射後の窒化シリコン膜の屈折率が小さいほど、プラズマ照射による窒化シリコン膜の応力の緩和量（低減量）が大きくなっている。そして、水素プラズマ処理の場合が、プラズマ照射後の窒化シリコン膜の屈折率が最も小さく、かつ、プラズマ照射による窒化シリコン膜の応力の緩和量（低減量）が最も大きくなっている。
【０１０６】
また、本実施の形態では、ステップＳ１で成膜した引張応力の窒化シリコン膜５に対して、ステップＳ２でＵＶ照射処理を行っている。ＵＶ照射処理には、窒化シリコン膜５の引張応力を増大させる作用と、窒化シリコン膜５中の水素含有率（水素濃度）を低減する作用とがある。上述のように、窒化シリコン膜に対してＵＶ照射処理を施すと、窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜におけるＳｉ（シリコン）とＮ（窒素）との結合角が変化し、それによって窒化シリコン膜の引張応力が増大すると考えられる。また、窒化シリコン膜に対してＵＶ照射処理を施すと、窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜中の水素含有率が低減する。
【０１０７】
ステップＳ２のＵＶ照射により窒化シリコン膜５の引張応力を増大させれば、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の引張応力を増大させることができるため、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）を向上することができる。このため、ＣＭＩＳＦＥＴを備える半導体装置の性能を向上させることができる。また、ステップＳ２のＵＶ照射により窒化シリコン膜５の水素含有率が低減するが、これは、ｐチャネル型ＭＩＳＦＥＴＱｐの特性向上にもつながり、これについて以下に説明する。
【０１０８】
窒化シリコン膜５中の水素含有率が高いと、ｐチャネル型ＭＩＳＦＥＴＱｐのＮＢＴＩ（Negative Bias Temperature Instability：負バイアス温度不安定性）が大きくなりやすい。これを防ぐには、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５（すなわちｐチャネル型ＭＩＳＦＥＴＱｐを覆う部分の窒化シリコン膜５）の水素含有率を下げることが有効である。しかしながら、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の水素含有率が高いと、そこからｐＭＩＳ形成領域１Ｂの窒化シリコン膜５側へ水素が移動して、ｐチャネル型ＭＩＳＦＥＴＱｐのＮＢＴＩの拡大に作用するため、ｐＭＩＳ形成領域１Ｂだけでなく、ｎＭＩＳ形成領域１Ａでも、窒化シリコン膜５の水素含有率を低くしておくことが好ましい。
【０１０９】
このため、本実施の形態では、ステップＳ２のＵＶ照射処理を、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方（具体的にはｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとを含む窒化シリコン膜５の全面）に対して行うことで、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で窒化シリコン膜５の水素含有率を低下させる。これにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率を低くし、かつｎＭＩＳ形成領域１Ａの窒化シリコン膜５からｐＭＩＳ形成領域１Ｂの窒化シリコン膜５へ水素が移動するのを防止できるため、ｐチャネル型ＭＩＳＦＥＴＱｐのＮＢＴＩを低下させることができる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上することができ、ＣＭＩＳＦＥＴを備える半導体装置の性能を向上させることができる。また、ステップＳ２のＵＶ照射処理により、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で窒化シリコン膜５の水素含有率を低下させるが、低下後の窒化シリコン膜５の水素含有率は、３×１０２１／ｃｍ３（すなわち３×１０２１原子／ｃｍ３）以下であることが好ましく、これにより、上記効果を的確に得ることができる。なお、窒化シリコン膜の水素含有率は、その窒化シリコン膜における単位体積当たりの水素原子の含有量として表すことができる。
【０１１０】
また、本実施の形態では、ステップＳ２で、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５に対してＵＶ照射処理を行い、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で窒化シリコン膜５の水素含有率を低下させているため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５とで、水素含有率は同等（同じ）である。このため、製造された半導体装置において、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の水素含有率と、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５（すなわちｐチャネル型ＭＩＳＦＥＴＱｐを覆う部分の窒化シリコン膜５）の水素含有率とは、同等（同じ）である。なお、ここで言う「同等」とは、概ね１０％程度のばらつきは許容できる。そして、製造された半導体装置において、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率は、３×１０２１／ｃｍ３以下であることが好ましく、これにより、製造された半導体装置において、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上（具体的にはＮＢＴＩを低下）させることができ、半導体装置の性能を向上させることができる。
【０１１１】
また、上述したように、製造された半導体装置において、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力の２倍以上であれば、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）の低下を抑制または防止しながら、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）を的確に向上させることができ、ＣＭＩＳＦＥＴを備えた半導体装置の性能を向上できる。製造された半導体装置において、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）の向上効果を高めるため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の引張応力は、１．４ＧＰａ以上（応力の絶対値が１．４ＧＰａ以上）であることが、より好ましい。
【０１１２】
また、本実施の形態では、ステップＳ１で引張応力の窒化シリコン膜５を成膜し、ステップＳ２で窒化シリコン膜５にＵＶ照射処理を施し、ステップＳ５でｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するマスク層６ａを形成し、ステップＳ６でプラズマ処理を行うが、この工程順が重要であり、これについて以下に説明する。
【０１１３】
図２１は、第２比較例の半導体装置の製造工程を示す製造プロセスフロー図であり、本実施の形態の上記図７に相当するものである。なお、図２１に示されるステップＳ１０５（マスク層６ａ形成工程）は、実際には上記ステップＳ３，Ｓ４，Ｓ５からなるが、図面の簡略化および理解の容易のために、上記ステップＳ３，Ｓ４，Ｓ５を合わせたものを、図２１ではステップＳ１０５としている。
【０１１４】
図２１の第２比較例の場合、ステップＳ１で引張応力の窒化シリコン膜５をプラズマＣＶＤ法で成膜してから、ステップＳ１０５でｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するマスク層６ａを形成し、この状態でステップＳ６のプラズマ処理を行うことにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和することができる。そして、図２１の第２比較例の場合、ステップＳ６のプラズマ処理の後、ステップＳ７でマスク層６ａを除去してから、窒化シリコン膜５に対してステップＳ２のＵＶ照射処理を施す。この窒化シリコン膜５に対するステップＳ２のＵＶ照射処理は、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５に対して行われるため、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の引張応力がＵＶ照射処理によって増大してしまい、窒化シリコン膜５の引張応力の大きさはｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとで同程度になる。これは、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力によりｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）を向上できる一方で、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力がｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）を低下させるように作用する。
【０１１５】
また、図２１の第２比較例において、ステップＳ２のＵＶ照射処理をｐＭＩＳ形成領域１Ｂに行わずにｎＭＩＳ形成領域１Ａにのみ行った場合には、ステップＳ２のＵＶ照射処理によりｎＭＩＳ形成領域１Ａだけの窒化シリコン膜５の引張応力を増大させることも考えられる。しかしながら、この場合、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５はＵＶ照射処理によって水素含有率が低減されるが、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に対してはＵＶ照射処理が行われないため、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５中の水素含有率は低減できず、ｐチャネル型ＭＩＳＦＥＴＱｐの特性が低下する（例えばＮＢＴＩが増大する）虞がある。
【０１１６】
つまり、図２１の第２比較例のようにプラズマ照射処理が先でＵＶ照射処理が後の場合には、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が大きくかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力が小さき状態を得られないか、あるいはそれが得られても、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率を低減できない。
【０１１７】
また、図２１の第２比較例において、ステップＳ６の窒化シリコン膜５に対するプラズマ処理を省略し、かつステップＳ２のＵＶ照射処理をｐＭＩＳ形成領域１Ｂに行わずにｎＭＩＳ形成領域１Ａにのみ行った場合を考えてみる。この場合、ＵＶ照射処理によってｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力を増大させることはできるが、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に対してはＵＶ照射処理が行われないため、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５中の水素含有率は低減できず、ｐチャネル型ＭＩＳＦＥＴＱｐの特性が低下する（例えばＮＢＴＩが増大する）虞がある。
【０１１８】
また、図２１の第２比較例において、ステップＳ６の窒化シリコン膜５に対するプラズマ処理は行うが、ステップＳ２のＵＶ照射処理を省略した場合を考えてみる。この場合、プラズマ処理によってｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を低減させることはできるが、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５に対してはＵＶ照射処理が行われないため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力はそれほど大きな応力にはできない。このため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力によるｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）向上効果は小さくなる。また、ＵＶ照射処理が行われないため、窒化シリコン膜５の水素含有率は低減できず、ｐチャネル型ＭＩＳＦＥＴＱｐの特性が低下する（例えばＮＢＴＩが増大する）虞もある。
【０１１９】
それに対して、本実施の形態では、ステップＳ１で窒化シリコン膜５を成膜し、ステップＳ２で窒化シリコン膜５にＵＶ照射処理を施し、ステップＳ５でｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するマスク層６ａを形成し、ステップＳ６でプラズマ処理を行っている。すなわち、本実施の形態では、先にステップＳ２でＵＶ照射処理をｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５に対して行ってから、その後、ステップＳ６でｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に対してプラズマ処理を行う。ステップＳ２では、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５に対してＵＶ照射処理を行うため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の引張応力を増大させることができるのに加えて、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の水素含有率を低減することができる。その後、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５をマスク層６ａで覆いかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を露出した状態で、ステップＳ６でｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に対してプラズマ処理を行うことにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力を維持しながら、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和（低減）することができる。これにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が大きく、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は小さく、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の水素含有率が小さい状態を実現することができる。従って、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力が小さいことによってｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）の低下を抑制または防止しながら、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が大きいことにより、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）の向上を図ることができる。そして、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の水素含有率が小さいことにより、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上する（例えばＮＢＴＩを低下させる）ことができる。これにより、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを有する半導体装置（すなわちＣＭＩＳＦＥＴを有する半導体装置）の性能を向上させることができる。
【０１２０】
このように、本実施の形態では、窒化シリコン膜５に対して、ＵＶ照射処理とプラズマ処理とを施すが、その順序を工夫することで、半導体装置の性能（特性）向上を的確に実現することができる。
【０１２１】
＜本実施の形態の変形例について＞
上記図１〜図１５の工程では、上記ステップＳ６のプラズマ処理を行った後、上記ステップＳ７でマスク層６ａを除去してから、層間絶縁膜７を形成していた。本実施の形態の変形例として、上記ステップＳ６のプラズマ処理を行った後、上記ステップＳ７のマスク層６ａの除去工程を行わずに層間絶縁膜７を形成する場合について、図２２〜図２４を参照して説明する。図２２は、本実施の形態の変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記図７に対応するものである。図２３および図２４は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
【０１２２】
上記図１〜図６および図８〜図１１に示されるように上記ステップＳ６のプラズマ処理工程までを行った後、変形例の場合は、上記ステップＳ７のマスク層６ａの除去工程を行わずに、図２３に示されるように、ステップＳ８で層間絶縁膜７を形成する。上記図１３の場合は、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で層間絶縁膜７は窒化シリコン膜５上に直接的に形成されていたが、図２３（変形例）の場合は、ｎＭＩＳ形成領域１Ａにマスク層６ａが残存した状態で層間絶縁膜７を形成するため、ｎＭＩＳ形成領域１Ａでは層間絶縁膜７はマスク層６ａ上に形成され、ｐＭＩＳ形成領域１Ｂでは層間絶縁膜７は窒化シリコン膜５上に形成されることになる。
【０１２３】
層間絶縁膜７の形成後、層間絶縁膜７の表面をＣＭＰ法により研磨するなどして、層間絶縁膜７の上面を平坦化する。
【０１２４】
次に、層間絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜７、マスク層６ａおよび窒化シリコン膜５をドライエッチングすることにより、図２４に示されるように、層間絶縁膜７、マスク層６ａおよび窒化シリコン膜５にコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴは、ｎＭＩＳ形成領域１Ａでは、層間絶縁膜７、マスク層６ａおよび窒化シリコン膜５からなる積層膜（積層絶縁膜）を貫通するように形成され、ｐＭＩＳ形成領域１Ｂでは、層間絶縁膜７および窒化シリコン膜５からなる積層膜（積層絶縁膜）を貫通するように形成される。
【０１２５】
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜５に比較して層間絶縁膜７およびマスク層６ａがエッチングされやすい条件で層間絶縁膜７およびマスク層６ａのドライエッチングを行い、窒化シリコン膜５をエッチングストッパ膜として機能させることで、ｎＭＩＳ形成領域１Ａの層間絶縁膜７およびマスク層６ａとｐＭＩＳ形成領域１Ｂの層間絶縁膜７にコンタクトホールＣＮＴを形成する。それから、層間絶縁膜７およびマスク層６ａに比較して窒化シリコン膜５がエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜５をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層４が露出され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＮＴの底部では、ｐ＋型半導体領域ＳＤ２上の金属シリサイド層４が露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜５をエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【０１２６】
コンタクトホールＣＮＴ形成工程以降は、上記図１４および図１５を参照して説明したものと基本的には同じである。すなわち、図２４に示されるように、コンタクトホールＣＮＴ内に導電性のプラグＰＧを形成し、プラグＰＧが埋め込まれた層間絶縁膜７上に、配線形成用の絶縁膜（層間絶縁膜）８を形成し、絶縁膜８に配線溝９を形成し、配線溝９内に配線Ｍ１を形成する。
【０１２７】
図２２〜図２４の変形例の場合は、ステップＳ７のマスク層６ａの除去工程を行わないため、製造された半導体装置においても、マスク層６ａが残存する。このため、マスク層６ａは絶縁性を有することが必要であり、マスク層６ａやその元となる材料膜６は、絶縁膜である。また、コンタクトホールＣＮＴを形成しやすくするためには、マスク層６ａは層間絶縁膜７と同じ材料で形成されていれば、より好ましい。このため、マスク層６ａ（従って材料膜６）としては、酸化シリコン膜を好適に用いることができる。
【０１２８】
また、図２２〜図２４の変形例の場合、マスク層６ａに酸化シリコン膜を用いると、上述した本実施の形態の効果に加えて、更に、図２５を参照して説明する以下のような利点も得られる。
【０１２９】
図２５は、半導体基板（半導体ウエハ）の主面に形成された窒化シリコン膜および酸化シリコン膜に対して、水素プラズマ処理を行ったときの、その窒化シリコン膜および酸化シリコン膜の応力の変化量（応力シフト）を示すグラフである。図２５のグラフの縦軸は、窒化シリコン膜および酸化シリコン膜のプラズマ処理前の応力を基準にして、水素プラズマ処理によりその応力がどの位シフト（変化）したかを示している。すなわち、水素プラズマ処理後の応力値から水素プラズマ処理前の応力値を引いた値が図２５の縦軸に対応している。
【０１３０】
図２５において、窒化シリコン膜の場合は、プラズマ処理前の窒化シリコン膜の応力（引張応力）が約１５００ＭＰａであったものが、水素プラズマ処理によって圧縮側に約１２００ＭＰａシフトし（図２５でマイナスが圧縮側を示す）、約３００ＭＰａの引張応力になることを示している。また、酸化シリコン膜の場合は、プラズマ処理前の応力がほぼゼロであったものが、水素プラズマ処理によって引張側に数十ＭＰａシフトし（図２５でプラスが引張側を示す）、数十ＭＰａの引張応力になることを示している。
【０１３１】
つまり、窒化シリコン膜の応力は、プラズマ処理（特に水素プラズマ処理）によって圧縮側にシフトさせる（すなわち引張応力を緩和させる）ことができるのに対して、酸化シリコン膜の場合は、プラズマ処理（特に水素プラズマ処理）によってその酸化シリコン膜を引張応力膜とすることができる。
【０１３２】
このため、ステップＳ６のプラズマ処理は、ｎＭＩＳ形成領域１Ａではマスク層６ａが露出しかつｐＭＩＳ形成領域１Ｂでは窒化シリコン膜５が露出した状態で行われるため、ｎＭＩＳ形成領域１Ａのマスク層６ａとｐＭＩＳ形成領域１Ｂの窒化シリコン膜５とが主としてプラズマにさらされることになる。このため、マスク層６ａを酸化シリコン膜により形成した場合には、ステップＳ６のプラズマ処理により、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力が緩和（低減）されるとともに、酸化シリコンからなるマスク層６ａは引張応力膜になる。図２２〜図２４の変形例では、この引張応力のマスク層６ａがｎＭＩＳ形成領域１Ａに残存するため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力だけでなく、ｎＭＩＳ形成領域１Ａのマスク層６ａの引張応力も、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）の向上に寄与するため、半導体装置の特性（性能）を更に向上させることができる。
【０１３３】
（実施の形態２）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図２６は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の上記図７に対応するものである。図２６には、上記図６の構造が得られた後、窒化シリコン膜５ａ形成工程から層間絶縁膜７形成工程までの製造プロセスフローが示されている。図２７〜図３３は、本実施の形態である半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【０１３４】
本実施の形態の半導体装置の製造工程は、窒化シリコン膜５を形成する直前の工程まで（すなわち上記図６の構造を得るまで）は上記実施の形態１と同様であるので、ここではその説明を省略する。
【０１３５】
上記実施の形態１と同様にして、上記図６の構造を得た後、上記実施の形態１では引張応力膜として窒化シリコン膜５を形成したが、本実施の形態では引張応力膜としての窒化シリコン膜５ではなく、図２７に示されるように、圧縮応力膜（圧縮応力用の絶縁膜）としての窒化シリコン膜５ａを形成する（図２６のステップＳ１ａ）。
【０１３６】
上記窒化シリコン膜５と同様、窒化シリコン膜５ａも、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に形成される。このため、窒化シリコン膜５ａは、ｎＭＩＳ形成領域１Ａでは、ゲート電極ＧＥ１、サイドウォールスペーサＳＷおよびｎ＋型半導体領域ＳＤ１を覆うように形成され、ｐＭＩＳ形成領域１Ｂでは、ゲート電極ＧＥ２、サイドウォールスペーサＳＷおよびｐ＋型半導体領域ＳＤ２を覆うように形成される。すなわち、窒化シリコン膜５ａは、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を覆うように、金属シリサイド層４上を含む半導体基板１の主面上に形成される。換言すれば、窒化シリコン膜５ａは、半導体基板１の主面上に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように形成され、それによって、ｎＭＩＳ形成領域１Ａではｎチャネル型ＭＩＳＦＥＴＱｎが窒化シリコン膜５ａで覆われ、ｐＭＩＳ形成領域１Ｂではｐチャネル型ＭＩＳＦＥＴＱｐが窒化シリコン膜５ａで覆われた状態になる。
【０１３７】
窒化シリコン膜５ａは、プラズマＣＶＤ法で形成することができる。ステップＳ１ａにおいて、窒化シリコン膜５ａは、圧縮応力膜として形成されるが、圧縮応力膜は、プラズマＣＶＤ法で窒化シリコン膜（ここでは窒化シリコン膜５ａ）を形成し、その際の成膜条件（成膜温度、成膜ガスの種類、ガスの圧力、高周波パワーなど）を制御することで、形成することができる。これにより、ステップＳ１ａで成膜した直後の窒化シリコン膜５ａを圧縮応力膜とすることができる。例えば、シラン（ＳｉＨ４）ガス、水素（Ｈ２）ガス、窒素（Ｎ２）ガスおよびアンモニア（ＮＨ３）ガスを用いて、３５０℃から５００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜することで、圧縮応力膜としての窒化シリコン膜５ａを形成することができる。形成された窒化シリコン膜５ａの厚み（膜厚）は、好ましくは１５〜５０ｎｍとすることができる。
【０１３８】
上記実施の形態１で行ったステップＳ２のＵＶ照射処理は、本実施の形態では行わない。これは、窒化シリコン膜５ａは圧縮応力膜であり、この窒化シリコン膜５ａに対してＵＶ照射処理を行うと、圧縮応力が低減してしまうからである。このため、窒化シリコン膜５ａは、成膜時の段階で、圧縮応力が大きな膜（ｐチャネル型ＭＩＳＦＥＴＱｐの特性（オン電流）を向上可能な高い引張応力の膜）としておくことが好ましい。このため、ステップＳ１で成膜された窒化シリコン膜５ａの圧縮応力は、絶対値（応力の絶対値）が２ＧＰａ以上であることが好ましい。
【０１３９】
ステップＳ１ａで窒化シリコン膜５ａを成膜した後、図２８に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち窒化シリコン膜５ａ上に、マスク層用の材料膜６を形成する（図７のステップＳ３ａ）。材料膜６は上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１４０】
次に、図２９に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するようなフォトレジストパターンＲＰ１ａを、フォトリソグラフィ技術を用いて材料膜６上に形成する（図２６のステップＳ４ａ）。
【０１４１】
次に、フォトレジストパターンＲＰ１ａをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａの材料膜６をエッチングにより除去する（図２６のステップＳ５ａ）。これにより、ｎＭＩＳ形成領域１Ａにおいては、材料膜６が除去されることで、窒化シリコン膜５が露出される。一方、ｐＭＩＳ形成領域１Ｂにおいては、フォトレジストパターンＲＰ１ａがエッチングマスクとして機能するため、材料膜６は除去されずに残存してマスク層６ｂとなり、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５は露出されない。図２９には、ステップＳ５ａのエッチング工程を行った段階が示されている。
【０１４２】
マスク層６ｂは、ｐＭＩＳ形成領域１Ｂに残存する材料膜６からなる。マスク層６ｂは、ｐＭＩＳ形成領域１Ｂに形成され、ｎＭＩＳ形成領域１Ａには形成されない。このため、マスク層６ｂは、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を覆い、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５を露出する。
【０１４３】
なお、上記実施の形態１のステップＳ５のエッチング工程と本実施の形態のステップＳ５ａのエッチング工程との相違点は、上記実施の形態１のステップＳ５ではｐＭＩＳ形成領域１Ｂの材料膜６を除去しかつｎＭＩＳ形成領域１Ａの材料膜６を残すのに対して、本実施の形態のステップＳ５ａでは、ｎＭＩＳ形成領域１Ａの材料膜６を除去しかつｐＭＩＳ形成領域１Ｂの材料膜６を残す。これ以外は、上記実施の形態１のステップＳ５のエッチング工程と本実施の形態のステップＳ５ａのエッチング工程とは基本的には同じである。
【０１４４】
ステップＳ５ａのエッチング工程の後、図３０に示されるように、フォトレジストパターンＲＰ１ａを除去する。
【０１４５】
次に、プラズマ処理を行う（図２６のステップＳ６ａ）。このステップＳ６ａのプラズマ処理自体は、上記実施の形態１のステップＳ６のプラズマ処理と基本的には同じである。しかしながら、次の点は相違している。すなわち、上記実施の形態１のステップＳ６では、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５はマスク層６ａで覆われかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５はマスク層６ａで覆われずに露出された状態でプラズマ処理が行われた。一方、本実施の形態のステップＳ６ａでは、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａはマスク層６ｂで覆われかつｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａはマスク層６ａで覆われずに露出された状態でプラズマ処理が行われる。ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａは露出されずにｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａが露出された状態でステップＳ６ａのプラズマ処理を行うため、ステップＳ６ａのプラズマ処理は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａ（すなわちｎチャネルＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５ａ）をプラズマ処理する工程とみなすこともできる。
【０１４６】
ステップＳ６ａは、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力を緩和（低減）する処理である。上記実施の形態１の上記図１８からも分かるように、引張応力の窒化シリコン膜に対しても、圧縮応力の窒化シリコン膜に対しても、プラズマ処理を施すことで、その膜の応力は緩和（低減）される。このため、上記実施の形態１のステップＳ６のプラズマ処理では、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力が緩和（低減）されるのに対して、本実施の形態のステップＳ６ａのプラズマ処理では、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力が緩和（低減）される。
【０１４７】
すなわち、ステップＳ６ａのプラズマ処理の際、ｎＭＩＳ形成領域１Ａでは窒化シリコン膜５ａが露出されているため、この窒化シリコン膜５ａにプラズマが照射される（ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａがプラズマにさらされる）ことで、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの応力（ここでは圧縮応力）が緩和（低減）される。一方、ｐＭＩＳ形成領域１Ｂでは、窒化シリコン膜５ａ上にマスク層６ｂが形成されているため、窒化シリコン膜５ａは露出されておらず、ステップＳ６ａのプラズマ処理を行ってもｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａにはプラズマは照射されない（ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａはプラズマにさらされない）。このため、ステップＳ６ａのプラズマ処理を行っても、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの応力（ここでは引張応力）は、ほとんど緩和（低減）されない。
【０１４８】
つまり、圧縮応力膜である窒化シリコン膜５ａにプラズマが照射されると、窒化シリコン膜５ａの圧縮応力が緩和（低減）する性質を利用する。そして、ｎＭＩＳ形成領域１Ａでは窒化シリコン膜５ａが露出され、かつｐＭＩＳ形成領域１Ｂでは窒化シリコン膜５ａが露出されていない（ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａがマスク層６ｂで覆われている）状態で、ステップＳ６ａのプラズマ処理を行うことにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａにはプラズマが照射され、一方、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａにはプラズマが照射されないようにする。これにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの引張応力を緩和（低減）し、かつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの引張応力は維持する（緩和させない）ことができる。
【０１４９】
上記ステップＳ６と同様、ステップＳ６ａのプラズマ処理も、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、窒素プラズマ処理、またはアンモニアプラズマ処理を用いることができ、また、水素（Ｈ２）ガス、ヘリウム（Ｈｅ）ガス、アルゴン（Ａｒ）ガス、窒素（Ｎ２）ガス、およびアンモニア（ＮＨ３）ガスのうちの２種以上の混合ガスを用いたプラズマ処理を用いることもできる。但し、上記ステップＳ６と同様、ステップＳ６ａのプラズマ処理としては、水素プラズマ処理が最も好ましい。ステップＳ６ａのプラズマ処理を水素プラズマ処理とすることにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力を、最も効果的に緩和（低減）することができる。ステップＳ６ａのプラズマ処理の他の好適な条件（半導体基板の加熱温度など）も、上記ステップＳ６と同様である。
【０１５０】
ステップＳ６ａのプラズマ処理を行った後、図３１に示されるように、エッチングなどによりマスク層６ｂを除去する（図２６のステップＳ７ａ）。
【０１５１】
ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａ上にマスク層６ｂが形成されていたため、ステップＳ７ａでは、ｐＭＩＳ形成領域１Ｂのマスク層６ｂがエッチングされて除去される。一方、ｎＭＩＳ形成領域１Ａでは、上記材料膜６は上記ステップＳ５ａで既に除去されており、ステップＳ７ａの前とステップＳ７ａの後ともに窒化シリコン膜５ａが露出されている。ステップＳ７ａでマスク層６ｂを除去することにより、ｎＭＩＳ形成領域１ＡだけでなくｐＭＩＳ形成領域１Ｂでも窒化シリコン膜５ａが露出された状態となり、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面の最上層が窒化シリコン膜５ａとなる。ステップＳ７ａのエッチング条件は上記ステップＳ７のエッチング条件と基本的には同じとすることができる。
【０１５２】
次に、図３２に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち窒化シリコン膜５ａ上に、層間絶縁膜（絶縁膜）７を形成する（図２６のステップＳ８）。層間絶縁膜７は、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。以降の工程は、上記実施の形態１と基本的には同じである。
【０１５３】
すなわち、層間絶縁膜７の形成後、層間絶縁膜７の表面をＣＭＰ法により研磨するなどして、層間絶縁膜７の上面を平坦化する。それから、層間絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜７および窒化シリコン膜５ａをドライエッチングすることにより、図３３に示されるように、層間絶縁膜７および窒化シリコン膜５ａにコンタクトホールＣＮＴを形成する。
【０１５４】
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜５ａに比較して層間絶縁膜７がエッチングされやすい条件で層間絶縁膜７のドライエッチングを行い、窒化シリコン膜５ａをエッチングストッパ膜として機能させることで、層間絶縁膜７にコンタクトホールＣＮＴを形成する。それから、層間絶縁膜７に比較して窒化シリコン膜５ａがエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜５ａをドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層４が露出され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＮＴの底部では、ｐ＋型半導体領域ＳＤ２上の金属シリサイド層４が露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜５ａをエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【０１５５】
コンタクトホールＣＮＴ形成工程以降は、上記実施の形態１の図１４および図１５を参照して説明したものと基本的には同じである。すなわち、図３３に示されるように、コンタクトホールＣＮＴ内に導電性のプラグＰＧを形成し、プラグＰＧが埋め込まれた層間絶縁膜７上に、配線形成用の絶縁膜（層間絶縁膜）８を形成し、絶縁膜８に配線溝９を形成し、配線溝９内に配線Ｍ１を形成する。
【０１５６】
次に、本実施の形態の主要な特徴について説明する。
【０１５７】
本実施の形態では、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に共通の窒化シリコン膜５ａが形成されている。このため、上記図１６および図１７の第１比較例の場合のように、ｎチャネル型ＭＩＳＦＥＴＱｎ用の応力膜とｐチャネル型ＭＩＳＦＥＴＱｐ用の応力膜との重なり部分が発生することがなく、その重なり部分に起因した膜剥がれや異物の発生を防止でき、製造歩留まりを向上させることができる。また、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に形成された共通の窒化シリコン膜５ａを、ｎＭＩＳ形成領域１ＡのコンタクトホールＣＮＴとｐＭＩＳ形成領域１ＢのコンタクトホールＣＮＴとを形成する際のエッチングストッパ膜として機能させることで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【０１５８】
また、本実施の形態では、窒化シリコン膜５ａはｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方にわたって形成されているが、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの圧縮応力は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力よりも大きくなっている。つまり、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５ａの圧縮応力は、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５ａの圧縮応力よりも、大きくなっている。換言すれば、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの引張応力よりも小さくなっている。つまり、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５ａの圧縮応力は、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の圧縮応力よりも、小さくなっている。この状態（圧縮応力の大小関係）は、上記ステップＳ６ａのプラズマ処理によって確立され、上記ステップＳ６ａのプラズマ処理後も、すなわち製造された半導体装置においても、維持されている。
【０１５９】
このため、窒化シリコン膜５ａは、ｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ（のチャネル領域）に対しては、大きな圧縮応力を作用させるため、ｐチャネル型ＭＩＳＦＥＴＱｐ特性（オン電流）を的確に向上させることができる。一方、窒化シリコン膜５ａがｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎ（のチャネル領域）に対して作用させる圧縮応力は小さくすることができるため、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）の低下を、抑制または防止することができる。従って、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）の低下を抑制または防止しながら、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（オン電流）の向上を図ることができる。これにより、ＣＭＩＳＦＥＴを備えた半導体装置の性能を向上させることができる。この観点で、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの圧縮応力が、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力の２倍以上であれば（すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５ａの圧縮応力が、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５ａの圧縮応力の２倍以上であれば）、より好ましい。また、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの圧縮応力は、絶対値（応力の絶対値）が２ＧＰａ以上であることが好ましい。
【０１６０】
なお、上記図１８のＡ，Ｂと図１８のＣ，Ｄとを比べると分かるように、プラズマ処理による応力の緩和（低減）効果は、圧縮応力膜よりも引張応力膜の方が大きい。このため、本実施の形態におけるｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの圧縮応力との差よりも、上記実施の形態１におけるｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力との差の方が、大きくしやすい。この点、上記実施の形態１の方が有利である。
【０１６１】
次に、本実施の形態の変形例について説明する。
【０１６２】
上記図２６〜図３３の工程では、上記ステップＳ６ａのプラズマ処理を行った後、上記ステップＳ７ａでマスク層６ｂを除去してから、層間絶縁膜７を形成していた。本実施の形態の変形例として、上記ステップＳ６ａのプラズマ処理を行った後、上記ステップＳ７ａのマスク層６ｂの除去工程を行わずに層間絶縁膜７を形成する場合について、図３４および図３５を参照して説明する。図３４および図３５は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
【０１６３】
上記図２７〜図３０に示されるように上記ステップＳ６ａのプラズマ処理工程までを行った後、変形例の場合は、上記ステップＳ７ａのマスク層６ｂの除去工程を行わずに、図３４に示されるように、ステップＳ８で層間絶縁膜７を形成する。上記図３２の場合は、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で層間絶縁膜７は窒化シリコン膜５ａ上に直接的に形成されていたが、図３４（変形例）の場合は、ｐＭＩＳ形成領域１Ｂにマスク層６ｂが残存した状態で層間絶縁膜７を形成するため、ｐＭＩＳ形成領域１Ｂでは層間絶縁膜７はマスク層６ｂ上に形成され、ｎＭＩＳ形成領域１Ａでは層間絶縁膜７は窒化シリコン膜５ａ上に形成されることになる。
【０１６４】
層間絶縁膜７の形成後、層間絶縁膜７の表面をＣＭＰ法により研磨するなどして、層間絶縁膜７の上面を平坦化する。
【０１６５】
次に、層間絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜７、マスク層６ｂおよび窒化シリコン膜５ａをドライエッチングすることにより、図３５に示されるように、層間絶縁膜７、マスク層６ｂおよび窒化シリコン膜５ａにコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴは、ｐＭＩＳ形成領域１Ｂでは層間絶縁膜７、マスク層６ｂおよび窒化シリコン膜５ａからなる積層膜（積層絶縁膜）を貫通するように形成され、ｎＭＩＳ形成領域１Ａでは層間絶縁膜７および窒化シリコン膜５ａからなる積層膜（積層絶縁膜）を貫通するように形成される。
【０１６６】
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜５ａに比較して層間絶縁膜７およびマスク層６ｂがエッチングされやすい条件で層間絶縁膜７およびマスク層６ｂのドライエッチングを行い、窒化シリコン膜５ａをエッチングストッパ膜として機能させることで、ｎＭＩＳ形成領域１Ａの層間絶縁膜７とｐＭＩＳ形成領域１Ｂの層間絶縁膜７およびマスク層６ｂにコンタクトホールＣＮＴを形成する。それから、層間絶縁膜７およびマスク層６ｂに比較して窒化シリコン膜５ａがエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜５ａをドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層４が露出され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＮＴの底部では、ｐ＋型半導体領域ＳＤ２上の金属シリサイド層４が露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜５ａをエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【０１６７】
コンタクトホールＣＮＴ形成工程以降は、上記実施の形態１の図１４および図１５を参照して説明したものと基本的には同じである。すなわち、図３５に示されるように、コンタクトホールＣＮＴ内に導電性のプラグＰＧを形成し、プラグＰＧが埋め込まれた層間絶縁膜７上に、配線形成用の絶縁膜（層間絶縁膜）８を形成し、絶縁膜８に配線溝９を形成し、配線溝９内に配線Ｍ１を形成する。
【０１６８】
図３４および図３５の変形例の場合は、ステップＳ７ａのマスク層６ｂの除去工程を行わないため、製造された半導体装置においても、マスク層６ｂが残存する。このため、マスク層６ｂは絶縁性を有することが必要であり、マスク層６ｂやその元となる材料膜６は、絶縁膜である。また、コンタクトホールＣＮＴを形成しやすくするためには、マスク層６ｂは層間絶縁膜７と同じ材料で形成されていれば、より好ましい。このため、マスク層６ｂ（従って材料膜６）としては、酸化シリコン膜を好適に用いることができる。
【０１６９】
但し、上記実施の形態１で説明したように、マスク層６ｂを酸化シリコン膜により形成した場合、酸化シリコンからなるマスク層６ｂはステップＳ６ａのプラズマ処理で引張応力膜となる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に作用する圧縮応力をできるだけ大きくするという観点では、図３４および図３５の変形例（マスク層６ｂを残す場合）よりも、上記図２７〜図３３の工程（マスク層６ｂを除去する場合）の方が、より好ましい。
【０１７０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１７１】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０１７２】
１ 半導体基板
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
２ 素子分離領域
３ 絶縁膜
４ 金属シリサイド層
５，５ａ 窒化シリコン膜
６ 材料膜
６ａ，６ｂ マスク層
７ 層間絶縁膜
８ 絶縁膜
９ 配線溝
ＣＮＴ コンタクトホール
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
ＧＩ１，ＧＩ２ ゲート絶縁膜
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＧ プラグ
ＰＴ プラズマ処理
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＷ サイドウォールスペーサ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳＦＥＴを有しかつ応力膜を使用する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
現在、トランジスタを微細化させ、その性能向上を図ることが幅広く行われている。しかしながら、微細化のみによるトランジスタの性能の向上は、対性能比で見た場合のコストの上昇といった問題がある。
【０００３】
そこで、微細化のみによるトランジスタの性能向上ばかりでなく、窒化膜に代表される応力膜を用いてトランジスタの性能を向上させる手法が現れてきている。
【０００４】
特開２００９−１１１０６７号公報（特許文献１）には、半導体基板の上に応力歪み生成膜を形成し、応力歪み生成膜に対してプラズマ処理を行う技術が記載されている。
【０００５】
特開２００８−１０３５０４号公報（特許文献２）には、ゲート電極、ソース領域及びドレイン領域を覆うようにライナーＳｉＮ膜を形成し、ライナーＳｉＮ膜に紫外線を照射する技術が記載されている。
【０００６】
特開２００８−１４７３２５号公報（特許文献３）には、ＮＭＯＳトランジスタのゲート構造及びＰＭＯＳトランジスタのゲート構造を覆ってシリコン窒化膜及びシリコン酸化膜を順次形成し、ＮＭＯＳ領域におけるシリコン窒化膜に紫外線を照射する技術が記載されている。
【０００７】
非特許文献１には、ｎチャネル型ＭＯＳＦＥＴを覆うように引張応力の窒化シリコン膜を形成し、ｐチャネル型ＭＯＳＦＥＴを覆うように圧縮応力の窒化シリコン膜を形成する、デュアルストレスライナに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１１１０６７号公報
【特許文献２】特開２００８−１０３５０４号公報
【特許文献３】特開２００８−１４７３２５号公報
【非特許文献】
【０００９】
【非特許文献１】C.D.Sheraw et al., 2005 Symposium on VLSI Technology Digest of Technical Papers, p.12-p.13
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者の検討によれば、次のことが分かった。
【００１１】
ｎチャネル型ＭＩＳＦＥＴを覆うように引張応力膜を形成すると、ｎチャネル型ＭＩＳＦＥＴのチャネル領域における電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができ、ｎチャネル型ＭＩＳＦＥＴを備えた半導体装置の性能を向上させることができる。一方、ｐチャネル型ＭＩＳＦＥＴを覆うように圧縮応力膜を形成すると、ｐチャネル型ＭＩＳＦＥＴのチャネル領域におけるホール（正孔）の移動度が増加するなどして、ｐチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができ、ｐチャネル型ＭＩＳＦＥＴを備えた半導体装置の性能を向上させることができる。この応力膜としては、窒化シリコン膜が好適である。
【００１２】
しかしながら、ｎチャネル型ＭＩＳＦＥＴを覆うように引張応力膜を、ｐチャネル型ＭＩＳＦＥＴを覆うように圧縮応力膜を、別々に形成した場合、ｎチャネル型ＭＩＳＦＥＴを形成した領域とｐチャネル型ＭＩＳＦＥＴを形成した領域との境界付近に、引張応力膜と圧縮応力膜とが部分的に重なる箇所が発生する。これは、膜剥がれや異物の要因になりやすく、製造歩留まりを低下させる虞がある。
【００１３】
このため、ｎチャネル型ＭＩＳＦＥＴを形成した領域とｐチャネル型ＭＩＳＦＥＴを形成した領域とに共通の応力膜を形成し、この応力膜によって、ｎチャネル型ＭＩＳＦＥＴを形成した領域とｐチャネル型ＭＩＳＦＥＴを形成した領域との応力を制御することが考えられる。しかしながら、この場合、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの一方に有益な応力は他方には有益ではないため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとの両方の特性（性能）を向上することが難しい。また、応力膜としての窒化シリコン膜に含まれている水素は、ｐチャネル型ＭＩＳＦＥＴのＮＢＴＩ（負バイアス温度不安定性）を増大させるように作用し、これは、ＣＭＩＳＦＥＴを備えた半導体装置の性能を低下させる虞がある。
【００１４】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
代表的な実施の形態による半導体装置は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを覆う応力膜として共通の窒化シリコン膜を形成したものである。そして、ｎチャネル型ＭＩＳＦＥＴを覆う部分の窒化シリコン膜の引張応力は、ｐチャネル型ＭＩＳＦＥＴを覆う部分の窒化シリコン膜の引張応力の２倍以上で、かつ、ｎチャネル型ＭＩＳＦＥＴを覆う部分の窒化シリコン膜の水素含有率は、ｐチャネル型ＭＩＳＦＥＴを覆う部分の窒化シリコン膜の水素含有率と同等である。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板の第１領域にｎチャネル型ＭＩＳＦＥＴを、前記半導体基板の第２領域にｐチャネル型ＭＩＳＦＥＴを、それぞれ形成してから、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを覆うように引張応力の窒化シリコン膜を形成する。それから、第１領域および第２領域の窒化シリコン膜に紫外線照射処理を施してから、第１領域の窒化シリコン膜を覆いかつ第２領域の窒化シリコン膜を露出するマスク層を形成し、この状態で、第２領域の窒化シリコン膜をプラズマ処理することで、第２領域の窒化シリコン膜の引張応力を緩和させる。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図８】図６に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】第１比較例の半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く第１比較例の半導体装置の製造工程中の要部断面図である。
【図１８】半導体基板の主面に形成した応力膜にプラズマ処理を施したとき膜応力の変化を示すグラフである。
【図１９】半導体基板の主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、その窒化シリコン膜の応力の変化量（応力シフト）を示すグラフである。
【図２０】半導体基板の主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、プラズマ照射後のその窒化シリコン膜の屈折率を示すグラフである。
【図２１】第２比較例の半導体装置の製造工程を示す製造プロセスフロー図である。
【図２２】本発明の一実施の形態の変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２３】本発明の一実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】半導体基板の主面に形成された窒化シリコン膜および酸化シリコン膜に対して、水素プラズマ処理を行ったときの、その窒化シリコン膜および酸化シリコン膜の応力の変化量（応力シフト）を示すグラフである。
【図２６】本発明の他の実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】本発明の他の実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２５】
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図６、図８〜図１５は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。図７は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図６の構造が得られた後、窒化シリコン膜５形成工程から層間絶縁膜７形成工程までの製造プロセスフローが示されている。
【００２６】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に素子分離溝（素子分離用の溝）を形成してから、この素子分離溝に絶縁膜を埋め込むことで、素子分離溝に埋め込まれた絶縁膜からなる素子分離領域２を形成することができる。素子分離領域２によって、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎが形成される領域（活性領域）であるｎＭＩＳ形成領域１Ａと、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域（活性領域）であるｐＭＩＳ形成領域１Ｂとが規定される。
【００２７】
次に、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の主面から所定の深さに渡ってｐ型ウエル（ｐ型半導体領域）ＰＷを形成し、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。ｐ型ウエルＰＷは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎＭＩＳ形成領域１Ａの半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｎ型ウエルＮＷは、ｎＭＩＳ形成領域１Ａを覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐＭＩＳ形成領域１Ｂの半導体基板１に例えばリン（Ｐ）などのｎ型の不純物をイオン注入することなどによって形成することができる。ｐ型ウエルＰＷとｎ型ウエルＮＷとは、どちらを先に形成してもよい。
【００２８】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、図２に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（主面、ここではｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜３を形成する。この絶縁膜３は、後でｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜となる。絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２９】
次に、図３に示されるように、ゲート電極ＧＥ１，ＧＥ２を形成する。ゲート電極ＧＥ１，ＧＥ２は、次のようにして形成することができる。すなわち、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜３上を含む）に、ゲート電極形成用の導電体膜として多結晶シリコン膜のようなシリコン膜を形成してから、ｎＭＩＳ形成領域１Ａのシリコン膜にｎ型不純物（リンまたはヒ素など）を、ｐＭＩＳ形成領域１Ｂのシリコン膜にｐ型不純物（ホウ素など）を、それぞれイオン注入により導入する。それから、このシリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成することができる。前記シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３０】
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷ上に絶縁膜３を介して形成される。ゲート電極ＧＥ１の下に残存する絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜ＧＩ１となる。すなわち、ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａの絶縁膜３（すなわちゲート絶縁膜ＧＩ１）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷ上に絶縁膜３を介して形成される。ゲート電極ＧＥ２の下に残存する絶縁膜３が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜ＧＩ２となる。すなわち、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂの絶縁膜３（すなわちゲート絶縁膜ＧＩ２）上に形成される。また、他の形態として、ゲート電極ＧＥ１，ＧＥ２をメタルゲート電極とし、ゲート絶縁膜ＧＩ１，ＧＩ２を高誘電率ゲート絶縁膜とすることもできる。
【００３１】
次に、図４に示されるように、ｐＭＩＳ形成領域１Ｂをフォトレジストパターン（図示せず）で覆い、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域）ＥＸ１を形成する。このｎ−型半導体領域ＥＸ１形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥ１をマスク（イオン注入阻止マスク）としてイオン注入するため、ｐ型ウエルＰＷにおけるゲート電極ＧＥ１の直下の領域には、ゲート電極ＧＥ１に遮蔽されることでイオン注入されない。
【００３２】
次に、ｎＭＩＳ形成領域１Ａを他のフォトレジストパターン（図示せず）で覆い、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域（エクステンション領域、ソース・ドレインエクステンション領域）ＥＸ２を形成する。このｐ−型半導体領域ＥＸ２形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にゲート電極ＧＥ２をマスク（イオン注入阻止マスク）としてイオン注入するため、ｎ型ウエルＮＷにおけるゲート電極ＧＥ２の直下の領域には、ゲート電極ＧＥ２に遮蔽されることでイオン注入されない。ｎ−型半導体領域ＥＸ１とｐ−型半導体領域ＥＸ２とは、どちらを先に形成してもよい。
【００３３】
次に、図５に示されるように、各ゲート電極ＧＥ１，ＧＥ２の側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷを形成する。
【００３４】
例えば、半導体基板１上にゲート電極ＧＥ１，ＧＥ２を覆うように酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって、サイドウォールスペーサＳＷを形成することができる。この場合、サイドウォールスペーサＳＷは、ゲート電極ＧＥ１，ＧＥ２の側壁上に残存する酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる。
【００３５】
次に、ｐＭＩＳ形成領域１Ｂをフォトレジストパターン（図示せず）で覆い、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。ｎ＋型半導体領域ＳＤ１形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）としてイオン注入するため、ｐ型ウエルＰＷにおけるゲート電極ＧＥ１およびサイドウォールスペーサＳＷの直下の領域には、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷに遮蔽されることで、イオン注入されない。このため、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１に整合（自己整合）して形成され、ｎ＋型半導体領域ＳＤ１はゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷに整合（自己整合）して形成される。
【００３６】
次に、ｎＭＩＳ形成領域１Ａを他のフォトレジストパターン（図示せず）で覆い、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォールスペーサＳＷの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。ｐ＋型半導体領域ＳＤ２形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、ゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）としてイオン注入するため、ｎ型ウエルＮＷにおけるゲート電極ＧＥ２およびサイドウォールスペーサＳＷの直下の領域には、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷに遮蔽されることで、イオン注入されない。このため、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２に整合（自己整合）して形成され、ｐ＋型半導体領域ＳＤ２はゲート電極ＧＥ２の側壁上のサイドウォールスペーサＳＷに整合（自己整合）して形成される。ｎ＋型半導体領域ＳＤ１とｐ＋型半導体領域ＳＤ２とは、どちらを先に形成してもよい。
【００３７】
イオン注入後、導入された不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域ＥＸ１、ｎ＋型半導体領域ＳＤ１、ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２などに導入された不純物を活性化することができる。
【００３８】
このようにして、ｎＭＩＳ形成領域１Ａ（のｐ型ウエルＰＷ）に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｐＭＩＳ形成領域１Ｂ（のｎ型ウエルＮＷ）に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図５の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。
【００３９】
ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ＋型半導体領域ＳＤ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。ゲート電極ＧＥ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能する。
【００４０】
ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。従って、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。ｐ＋型半導体領域ＳＤ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。ゲート電極ＧＥ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能する。
【００４１】
次に、図６に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１およびソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）の表面（上層部）とｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２およびソース・ドレイン領域（ｐ＋型半導体領域ＳＤ２）の表面（上層部）とに、低抵抗の金属シリサイド層４を形成する。
【００４２】
例えば、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面（上面）を露出させてから、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２上を含む半導体基板１の主面（全面）上に、コバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜をスパッタリング法などを用いて形成（堆積）する。それから、熱処理によってこの金属膜とゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２（を構成する各シリコン領域）を反応させる。これにより、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面に、それぞれ金属シリサイド層４が形成される。前記金属膜がコバルト膜の場合は、金属シリサイド層４はコバルトシリサイド層であり、前記金属膜がニッケル膜の場合は、金属シリサイド層４はニッケルシリサイド層であり、前記金属膜がニッケル白金合金膜の場合は、金属シリサイド層４はニッケル白金シリサイド層となる。その後、未反応の前記金属膜は除去する。金属シリサイド層４を形成したことで、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。なお、ゲート電極ＧＥ１，ＧＥ２上に金属シリサイド層４を形成した場合には、ゲート電極ＧＥ１上の金属シリサイド層４もゲート電極ＧＥ１の一部とみなすこともでき、ゲート電極ＧＥ２上の金属シリサイド層４もゲート電極ＧＥ２の一部とみなすこともできる。
【００４３】
次に、図８に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、引張応力用の絶縁膜として窒化シリコン膜（第１絶縁膜）５を形成する（図７のステップＳ１）。窒化シリコン膜５は、ｎＭＩＳ形成領域１Ａでは、ゲート電極ＧＥ１、サイドウォールスペーサＳＷおよびｎ＋型半導体領域ＳＤ１を覆うように形成され、ｐＭＩＳ形成領域１Ｂでは、ゲート電極ＧＥ２、サイドウォールスペーサＳＷおよびｐ＋型半導体領域ＳＤ２を覆うように形成される。すなわち、窒化シリコン膜５は、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を覆うように、金属シリサイド層４上を含む半導体基板１の主面上に形成される。換言すれば、窒化シリコン膜５は、半導体基板１の主面上に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように形成され、それによって、ｎＭＩＳ形成領域１Ａではｎチャネル型ＭＩＳＦＥＴＱｎが窒化シリコン膜５で覆われ、ｐＭＩＳ形成領域１Ｂではｐチャネル型ＭＩＳＦＥＴＱｐが窒化シリコン膜５で覆われた状態になる。
【００４４】
ステップＳ１で形成した窒化シリコン膜５は、引張応力膜である。
【００４５】
なお、本実施の形態および以下の実施の形態２において、引張応力膜とは、その引張応力膜を形成した半導体基板に引張応力を与える膜（絶縁膜）であり、半導体基板上に引張応力膜が形成された領域では、その引張応力膜によって半導体基板に引張応力が作用している（与えられている、生じている）。ｎチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に引張応力膜によって引張応力が作用すると、電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、引張応力膜を、引張の応力膜と言う場合もあり、また、窒化シリコンからなる引張応力膜を、引張応力の窒化シリコン膜と言う場合もある。一方、圧縮応力膜とは、その圧縮応力膜を形成した半導体基板に圧縮応力を与える膜（絶縁膜）であり、半導体基板上に圧縮応力膜が形成された領域では、その圧縮応力膜によって半導体基板に圧縮応力が作用している（与えられている、生じている）。ｐチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に圧縮応力膜によって圧縮応力が作用すると、正孔（ホール）の移動度が増加するなどして、ｐチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、圧縮応力膜を、圧縮の応力膜と言う場合もあり、また、窒化シリコンからなる圧縮応力膜を、圧縮応力の窒化シリコン膜と言う場合もある。
【００４６】
窒化シリコン膜５は、プラズマＣＶＤ（ＣＶＤ：Chemical Vapor Deposition）法を用いて形成することができる。窒化シリコン膜５の具体的な成膜条件例を挙げると、次の通りである。例えば、平行平板型プラズマＣＶＤ装置を用い、シラン（ＳｉＨ４）ガス、アンモニア（ＮＨ３）ガスおよび窒素（Ｎ２）ガスを、ガス流量比がＳｉＨ４：ＮＨ３：Ｎ２＝１：５〜１０：５〜２０程度となるような割合で成膜用チャンバに導入し、０．０１〜１Ｗ／ｃｍ２程度のＲＦパワー（高周波パワー）を印加することで、半導体基板１上に窒化シリコン膜５を成膜することができる。成膜温度（成膜時の半導体基板１の温度）は、例えば２５０〜４５０℃程度とすることができる。形成された窒化シリコン膜５の厚み（膜厚）は、好ましくは１５〜５０ｎｍ程度とすることができる。
【００４７】
ステップＳ１において、窒化シリコン膜５は、引張応力膜として形成されるが、引張応力膜は、プラズマＣＶＤ法で窒化シリコン膜（ここでは窒化シリコン膜５）を形成し、その際の成膜条件（成膜温度、成膜ガスの種類、ガスの圧力、高周波パワーなど）を制御することで、形成することができる。これにより、ステップＳ１で成膜した直後の窒化シリコン膜５を引張応力膜とすることができる。
【００４８】
また、窒化シリコン膜５は、ステップＳ１において引張応力膜として成膜されるが、高引張応力の膜として成膜するという観点で、窒化シリコン膜５の成膜温度を４００℃以上としたプラズマＣＶＤ法により形成することが好ましい。
【００４９】
引張応力膜として成膜した窒化シリコン膜の引張応力を更に増大させる処理として、紫外線照射処理がある。プラズマＣＶＤ法を用いて引張応力膜として成膜した窒化シリコン膜に対して紫外線照射処理（紫外線を照射する処理）を施すことで、紫外線照射前よりも大きな引張応力の窒化シリコン膜とすることができる。紫外線照射処理によって窒化シリコン膜の引張応力が増大するのは、紫外線照射によって窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜におけるＳｉ（シリコン）とＮ（窒素）との結合角が変化し（より特定的には結合角が小さくなり）、それによって窒化シリコン膜の引張応力が増大するためと考えられる。紫外線照射によって窒化シリコン膜中の水素が脱離するため、紫外線照射処理は、窒化シリコン膜中の水素含有率（水素濃度）を低減させる処理でもある。
【００５０】
本実施の形態では、ステップＳ１で窒化シリコン膜５を成膜（好ましくはプラズマＣＶＤ法で成膜）した後、この窒化シリコン膜５に対して紫外線を照射する（図７のステップＳ２）。
【００５１】
ステップＳ２の紫外線照射処理は、半導体基板１を加熱しながら行うことが好ましく、その加熱温度（半導体基板１の温度）は、例えば３００〜６００℃の範囲内とすることができる。ステップＳ２の紫外線照射処理は、不活性ガス雰囲気中、例えばヘリウム（Ｈｅ）、アルゴン（Ａｒ）または窒素（Ｎ２）雰囲気中、で行うことが好ましい。紫外線を照射する処理（すなわち紫外線照射処理）を、以下ではＵＶ（ＵＶ：ultraviolet）照射処理とも称する。ステップＳ２のＵＶ照射処理は、窒化シリコン膜５の引張応力を増大させるように作用するため、窒化シリコン膜５の引張応力を増大する処理とみなすことができる。すなわち、ステップＳ１で形成された窒化シリコン膜５は引張応力膜であるが、ステップＳ２のＵＶ照射処理により、引張応力膜である窒化シリコン膜５の引張応力を更に増大させることができる。
【００５２】
また、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全体の窒化シリコン膜５に対して、ステップＳ２でＵＶ照射処理が行われる。このため、ステップＳ２においては、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５およびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５は、ともに紫外線が照射される。このため、ステップＳ２でＵＶ照射処理を行うと、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５およびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５は、ＵＶ照射前よりも引張応力が増大する。また、ステップＳ２でＵＶ照射処理を行うと、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５およびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５は、ＵＶ照射前よりも水素含有率が低減する。
【００５３】
しかしながら、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとで比べると、ＵＶ照射前は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力とは、ほぼ同じであり、ステップＳ２でＵＶ照射を行っても、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力とは、ほぼ同じである。また、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとで比べると、ＵＶ照射前は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の水素含有率とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率とは、ほぼ同じであり、ステップＳ２でＵＶ照射を行っても、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の水素含有率とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率とは、ほぼ同じである。
【００５４】
ステップＳ１，Ｓ２を経た窒化シリコン膜５（すなわちステップＳ２のＵＶ照射処理で引張応力が増大された窒化シリコン膜５）の引張応力は、絶対値（応力の絶対値）が１．４ＧＰａ以上であることが好ましく、これにより、窒化シリコン膜５はｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）を向上可能な、高い引張応力の膜とされている。
【００５５】
また、本実施の形態では、ステップＳ１でプラズマＣＶＤ法により窒化シリコン膜５を成膜し、ステップＳ１で成膜した窒化シリコン膜５に対してステップＳ２でＵＶ照射処理を行うが、ここでは、ステップＳ１とステップＳ２とを１サイクル（１回）行なう場合（すなわち窒化シリコン膜５が単層膜の場合）について説明した。他の形態として、ステップＳ１の窒化シリコン膜の成膜と、ステップＳ２の紫外線照射処理とを、複数サイクル（複数回）繰り返すこともできる。複数サイクル行なう場合は、以下のように行なえばよい。
【００５６】
すなわち、半導体製造装置の成膜用チャンバ内に半導体基板１（半導体ウエハ）を配置して半導体基板１の主面全面上に第１窒化シリコン膜を形成（成膜）してから（ステップＳ１に相当するステップ）、この半導体基板１を紫外線照射用チャンバに真空搬送し、紫外線照射用チャンバ内で半導体基板１の主面の第１窒化シリコン膜に対して紫外線照射処理を行う（ステップＳ２に相当するステップ）。この紫外線照射処理で第１絶縁膜は引張応力が増大されかつ水素含有率が低減する。それから、この半導体基板１を再度、成膜用チャンバに搬送し、成膜用チャンバ内で半導体基板１の主面全面上（すなわち第１窒化シリコン膜上）に第２窒化シリコン膜を形成（成膜）してから（ステップＳ１に相当するステップ）、この半導体基板１を紫外線照射用チャンバに真空搬送し、紫外線照射用チャンバ内で半導体基板１の主面の第２窒化シリコン膜に対して紫外線照射処理を行う（ステップＳ２に相当するステップ）。この紫外線照射処理で第２絶縁膜は引張応力が増大されかつ水素含有率が低減する。これを、形成（成膜）された窒化シリコン膜の合計厚みが、所定の厚みになるまで繰り返すことで、引張応力膜としての窒化シリコン膜５を形成することができる。ステップＳ１に相当する窒化シリコン膜の成膜ステップとステップＳ２に相当する紫外線照射処理ステップとをｎサイクル（ｎは整数）繰り返した場合には、ｎサイクルの繰り返し後に得られた引張応力の窒化シリコン膜５は、第１〜第ｎ窒化シリコン膜の積層膜となり、この積層膜を構成する各窒化シリコン膜（第１〜第ｎ窒化シリコン膜のそれぞれ）は、それぞれの成膜後にＵＶ照射処理されたものとなる。
【００５７】
このため、引張応力として機能する窒化シリコン膜５を形成する工程は、次のように表現することができる。すなわち、窒化シリコン膜を形成（成膜）する第１ステップ（上記ステップＳ１に相当）と、第１ステップで形成（成膜）された窒化シリコン膜に紫外線照射処理を施す第２ステップ（上記ステップＳ２に相当）とからなるサイクルを、１サイクル以上行うことにより、半導体基板１上にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、引張応力膜として機能する窒化シリコン膜５を形成する。この際、第１ステップで形成（成膜）された窒化シリコン膜の引張応力は、第２ステップで行われる紫外線照射処理によって増大され、また、第１ステップで形成（成膜）された窒化シリコン膜の水素含有率は、第２ステップで行われる紫外線照射処理によって低減される。その後、後述のステップＳ３およびそれ以降の工程を行う。
【００５８】
ステップＳ１の窒化シリコン膜の成膜と、ステップＳ２の紫外線照射処理とを１サイクルだけ行なった場合（この場合、窒化シリコン膜５は単層膜となる）には、製造時間を短縮でき、スループットを向上できるという利点がある。ステップＳ１の窒化シリコン膜の成膜と、ステップＳ２の紫外線照射処理とを、複数サイクル繰り返した場合（この場合窒化シリコン膜５は複数の窒化シリコン膜の積層膜となる）には、大きな引張応力の窒化シリコン膜５を形成しやすいという利点がある。
【００５９】
ステップＳ２のＵＶ照射処理の後（ステップＳ１とステップＳ２を複数サイクル繰り返した場合は最終サイクルのステップＳ２の後）、図９に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち窒化シリコン膜５上に、マスク層用の材料膜６を形成する（図７のステップＳ３）。
【００６０】
後述のステップＳ７（マスク層６ａの除去工程）を省略する場合（後述の図２３および図２４の工程の場合に対応）は、材料膜６は、絶縁性を有すること（すなわち材料膜６が絶縁膜であること）が必要であるが、後述のステップＳ７でマスク層６ａを除去する場合は、材料膜６は、除去残りを考慮すると絶縁膜がより好ましいが、絶縁膜でない場合も許容できる。材料膜６としては、例えば酸化シリコン膜を用いることができ、この場合、ＣＶＤ法などを用いて形成することができる。例えば準常圧ＣＶＤ（Subatmospheric CVD：ＳＡＣＶＤ）を用いて、酸化シリコン膜からなる材料膜６を形成することができる。
【００６１】
次に、図１０に示されるように、ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するようなフォトレジストパターンＲＰ１を、フォトリソグラフィ技術を用いて材料膜６上に形成する（図７のステップＳ４）。
【００６２】
次に、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、ｐＭＩＳ形成領域１Ｂの材料膜６をエッチングにより除去する（図７のステップＳ５）。これにより、ｐＭＩＳ形成領域１Ｂにおいては、材料膜６が除去されることで、窒化シリコン膜５が露出される。一方、ｎＭＩＳ形成領域１Ａにおいては、フォトレジストパターンＲＰ１がエッチングマスクとして機能するため、材料膜６は除去されずに残存してマスク層６ａとなり、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５は露出されない。図１０には、ステップＳ５のエッチング工程を行った段階が示されている。
【００６３】
マスク層６ａは、ｎＭＩＳ形成領域１Ａに残存する材料膜６からなる。マスク層６ａは、ｎＭＩＳ形成領域１Ａに形成され、ｐＭＩＳ形成領域１Ｂには形成されない。このため、マスク層６ａは、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５を覆い、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を露出する。
【００６４】
また、ステップＳ５のエッチングは、窒化シリコン膜５よりも材料膜６の方がエッチングされやすい条件で、材料膜６をエッチングする。このため、材料膜６は、窒化シリコン膜５に対してエッチング選択比を確保しやすい材料膜とすることが好ましい。このため、材料膜６は、窒化シリコン膜５とは異なる材料からなる。材料膜６が酸化シリコン膜であれば、ステップＳ５でのエッチング選択比（材料膜６のエッチング速度／窒化シリコン膜５のエッチング速度）を大きくして材料膜６のエッチングを行えるため、より好ましい。ステップＳ５のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。マスク層６ａの厚み（従って材料膜６の形成厚み）は、好ましくは１０〜２００ｎｍである。ステップＳ５のエッチング工程の後、図１１に示されるように、フォトレジストパターンＲＰ１を除去する。
【００６５】
次に、プラズマ処理を行う（図７のステップＳ６）。このステップＳ６のプラズマ処理では、半導体基板１がプラズマにさらされる。ステップＳ６のプラズマ処理は、半導体基板１の主面がプラズマにさらされる処理であるため、半導体基板１の主面にプラズマが照射される処理とみなすこともできる。なお、図１１において、このプラズマ処理を、矢印（符号ＰＴを付した矢印）で模式的に示してある。
【００６６】
ステップＳ６のプラズマ処理の直前の段階では、半導体基板１の主面においては、ｐＭＩＳ形成領域１Ｂでは、窒化シリコン膜５が露出され、ｎＭＩＳ形成領域１Ａでは、窒化シリコン膜５は露出されずにマスク層６ａで覆われ、このマスク層６ａが露出されており、この状態でステップＳ６のプラズマ処理が行われる。すなわち、ステップＳ６のプラズマ処理の直前の段階では、ｐＭＩＳ形成領域１Ｂにおいて、窒化シリコン膜５が最上層で、ｎＭＩＳ形成領域１Ａにおいては、マスク層６ａが最上層であり、この状態でステップＳ６のプラズマ処理が行われる。ｎＭＩＳ形成領域１Ａの窒化シリコン膜５は露出されずにｐＭＩＳ形成領域１Ｂの窒化シリコン膜５が露出された状態でステップＳ６のプラズマ処理を行うため、ステップＳ６のプラズマ処理は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５（すなわちｐチャネルＭＩＳＦＥＴＱｐを覆う部分の窒化シリコン膜５）をプラズマ処理する工程とみなすこともできる。
【００６７】
ステップＳ６のプラズマ処理は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の応力を緩和（低減）する処理である。プラズマ処理によって窒化シリコン膜の応力が緩和（低減）するのは、プラズマによって窒化シリコン膜におけるＳｉ（シリコン）とＮ（窒素）との結合の構造が変化して、Ｓｉ（シリコン）とＮ（窒素）との結合角が変化し（引張応力の窒化シリコン膜の場合は結合角が大きくなり）、それによって窒化シリコン膜の応力が緩和（低減）するためと考えられる。紫外線照射処理とは異なり、プラズマ処理を行っても、窒化シリコン膜から水素はほとんど脱離せず、窒化シリコン膜中の水素含有率（水素濃度）はほとんど変化しない。
【００６８】
なお、本実施の形態および以下の実施の形態２において、「膜の応力を緩和する」とは、「膜の応力の絶対値を低減（小さく）する」ことを意味し、その膜が引張応力膜の場合は、その膜の引張応力を低減することを意味し、その膜が圧縮応力である場合は、その膜の圧縮応力を低減することを意味する。本実施の形態の場合、窒化シリコン膜５は引張応力膜であるため、ステップＳ６のプラズマ処理は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和（低減）する処理である。一方、後述の実施の形態２の場合、窒化シリコン膜５ａは圧縮応力膜であるため、後述のステップＳ６ａのプラズマ処理は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力を緩和（低減）する処理である。
【００６９】
ステップＳ６のプラズマ処理の際、ｐＭＩＳ形成領域１Ｂでは窒化シリコン膜５が露出されているため、この窒化シリコン膜５にプラズマが照射される（ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５がプラズマにさらされる）ことで、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の応力（ここでは引張応力）が緩和（低減）される。一方、ｎＭＩＳ形成領域１Ａでは、窒化シリコン膜５上にマスク層６ａが形成されているため、窒化シリコン膜５は露出されておらず、ステップＳ６のプラズマ処理を行ってもｎＭＩＳ形成領域１Ａの窒化シリコン膜５にはプラズマは照射されない（ｎＭＩＳ形成領域１Ａの窒化シリコン膜５はプラズマにさらされない）。このため、ステップＳ６のプラズマ処理を行っても、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の応力（ここでは引張応力）は、ほとんど緩和（低減）されない。
【００７０】
つまり、引張応力膜である窒化シリコン膜５にプラズマが照射されると、窒化シリコン膜５の引張応力が緩和（低減）する性質を利用する。そして、ｐＭＩＳ形成領域１Ｂでは窒化シリコン膜５が露出され、かつｎＭＩＳ形成領域１Ａでは窒化シリコン膜５が露出されていない（具体的にはｎＭＩＳ形成領域１Ａでは窒化シリコン膜５がマスク層６ａで覆われている）状態で、ステップＳ６のプラズマ処理を行うことにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５にはプラズマが照射され、一方、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５にはプラズマが照射されないようにする。これにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和（低減）し、かつｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力は維持する（緩和させない）ことができる。
【００７１】
ステップＳ６のプラズマ処理を行うことにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力よりも小さくなる。すなわち、ステップＳ６のプラズマ処理を行った後、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力よりも小さくなっており、この状態（応力の大小関係）は、製造された半導体装置においても維持される。具体的には、ステップＳ６のプラズマ処理を行うことで、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は、好ましくは、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力の１／２以下となり、この状態（１／２以下という関係）は、製造された半導体装置においても維持される。
【００７２】
ステップＳ６のプラズマ処理は、水素プラズマ処理（水素（Ｈ２）ガスを用いたプラズマ処理）、ヘリウムプラズマ処理（ヘリウム（Ｈｅ）ガスを用いたプラズマ処理）、アルゴンプラズマ処理（アルゴン（Ａｒ）ガスを用いたプラズマ処理）、窒素プラズマ処理（窒素（Ｎ２）ガスを用いたプラズマ処理）、またはアンモニアプラズマ処理（アンモニア（ＮＨ３）ガスを用いたプラズマ処理）を用いることができる。また、ステップＳ６のプラズマ処理として、水素（Ｈ２）ガス、ヘリウム（Ｈｅ）ガス、アルゴン（Ａｒ）ガス、窒素（Ｎ２）ガス、およびアンモニア（ＮＨ３）ガスのうちの２種以上の混合ガスを用いたプラズマ処理を用いることもできる。但し、ステップＳ６のプラズマ処理としては、水素プラズマ処理が最も好ましい。ステップＳ６のプラズマ処理を水素プラズマ処理とすることにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を、最も効果的に緩和（低減）することができる。
【００７３】
ステップＳ６のプラズマ処理は、半導体基板１を加熱しながら行うことが好ましく、その加熱温度（半導体基板１の温度）は、例えば３００〜５００℃の範囲内とすることができる。ステップＳ６のプラズマ処理の際の半導体基板１の温度が高すぎると、金属シリサイド層４が高抵抗化するなどしてトランジスタ特性が低下する虞があり、一方、ステップＳ６のプラズマ処理の際の半導体基板１の温度が低すぎると、窒化シリコン膜５の引張応力を緩和させる効果が小さくなる虞がある。この観点から、ステップＳ６のプラズマ処理の際の半導体基板１の温度（加熱温度）に上記温度範囲（３００〜５００℃）を採用することで、トランジスタ特性の低下を防止しながら、窒化シリコン膜５の引張応力を的確に緩和（低減）させることができるようになる。また、ステップＳ６のプラズマ処理では、高周波電力を例えば０．１〜１０Ｗ／ｃｍ２程度とし、圧力を例えば０．１〜５０Ｔｏｒｒ程度とすることができる。
【００７４】
ステップＳ６のプラズマ処理を行った後、図１２に示されるように、エッチングなどによりマスク層６ａを除去する（図７のステップＳ７）。
【００７５】
ステップＳ７でマスク層６ａを除去するので、マスク層６ａ（従って材料膜６も）は、絶縁膜でなくともよいが、マスク層６ａの除去残りが生じてもその残存物が不具合を生じないようにする観点から、マスク層６ａ（従って材料膜６も）が絶縁膜であれば、より好ましい。一方、後述の図２３および図２４の工程の場合は、マスク層６ａを除去せずに層間絶縁膜７を形成するため、マスク層６ａ（従って材料膜６も）は、絶縁膜とする必要がある。
【００７６】
ｎＭＩＳ形成領域１Ａの窒化シリコン膜５上にマスク層６ａが形成されていたため、ステップＳ７では、ｎＭＩＳ形成領域１Ａのマスク層６ａがエッチングされて除去される。一方、ｐＭＩＳ形成領域１Ｂでは、上記材料膜６は上記ステップＳ５で既に除去されており、ステップＳ７の前とステップＳ７の後ともに窒化シリコン膜５が露出されている。ステップＳ７でマスク層６ａを除去することにより、ｐＭＩＳ形成領域１ＢだけでなくｎＭＩＳ形成領域１Ａでも窒化シリコン膜５が露出された状態となり、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面の最上層が窒化シリコン膜５となる。
【００７７】
ステップＳ７のエッチングは、窒化シリコン膜５よりもマスク層６ａの方がエッチングされやすい条件で、マスク層６ａをエッチングする。このため、マスク層６ａは、窒化シリコン膜５に対してエッチング選択比を確保しやすい材料膜とすることが好ましい。このため、マスク層６ａは、窒化シリコン膜５とは異なる材料からなる。マスク層６ａが酸化シリコン膜であれば、ステップＳ７でのエッチング選択比（マスク層６ａのエッチング速度／窒化シリコン膜５のエッチング速度）を大きくしやすいため、より好ましい。ステップＳ７のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。
【００７８】
次に、図１３に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち窒化シリコン膜５上に、酸化シリコン系の絶縁膜として層間絶縁膜（絶縁膜）７を形成する（図７のステップＳ８）。層間絶縁膜７の膜厚は、窒化シリコン膜５の膜厚よりも厚い。層間絶縁膜７としては、酸化シリコン系の絶縁膜（すなわち酸化膜系絶縁膜）を用いる。ここで、酸化シリコン系の絶縁膜（酸化膜系絶縁膜）とは、酸化シリコンを主体とする絶縁膜であるが、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を更に含有することもできる。
【００７９】
層間絶縁膜７の形成後、層間絶縁膜７の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜７の上面を平坦化する。
【００８０】
次に、層間絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜７および窒化シリコン膜５をドライエッチングすることにより、図１４に示されるように、層間絶縁膜７および窒化シリコン膜５にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、層間絶縁膜７および窒化シリコン膜５からなる積層膜（積層絶縁膜）を貫通するように形成される。
【００８１】
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜５に比較して層間絶縁膜７がエッチングされやすい条件で層間絶縁膜７のドライエッチングを行い、窒化シリコン膜５をエッチングストッパ膜として機能させることで、層間絶縁膜７にコンタクトホールＣＮＴを形成する。それから、層間絶縁膜７に比較して窒化シリコン膜５がエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜５をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層４が露出され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＮＴの底部では、ｐ＋型半導体領域ＳＤ２上の金属シリサイド層４が露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜５をエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【００８２】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する（埋め込む）。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜７上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜７上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図１４では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。ｎ＋型半導体領域ＳＤ１の上部に形成されたプラグＰＧは、その底部でｎ＋型半導体領域ＳＤ１の表面上の金属シリサイド層４と接して電気的に接続され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたプラグＰＧは、その底部でｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層４と接して電気的に接続される。
【００８３】
次に、図１５に示されるように、プラグＰＧが埋め込まれた層間絶縁膜７上に、配線形成用の絶縁膜（層間絶縁膜）８を形成する。絶縁膜８は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
【００８４】
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜８の所定の領域に配線溝９を形成した後、半導体基板１の主面上（すなわち配線溝９の底部および側壁上を含む絶縁膜８上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層（図示せず）を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝９の内部を埋め込む。それから、配線溝９以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１５では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１やゲート電極ＧＥなどと電気的に接続されている。
【００８５】
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００８６】
＜本実施の形態の主要な特徴について＞
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎを覆うように、引張応力膜である窒化シリコン膜５が形成されているため、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域における電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネルを流れるオン電流（駆動電流）を増加させることができる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎを備えた半導体装置の性能を向上させることができる。
【００８７】
また、引張応力膜としては、窒化シリコン膜以外にＳｉＯＮ膜（酸窒化シリコン膜）やＳｉＣＮ膜（炭窒化シリコン膜）もあるが、窒化シリコン膜に比べて、ＳｉＯＮ膜やＳｉＣＮ膜は、高い引張応力を得ることが難しいため、本実施の形態では、引張応力膜として窒化シリコン膜５を使用している。本実施の形態では、窒化シリコンからなる引張応力膜（ここでは窒化シリコン膜５）を用いることで、半導体基板に作用する引張応力を高めることができ、ｎチャネル型ＭＩＳＦＥＴＱｎのオン電流（駆動電流）の向上効果を高めることができる。ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（ｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の引張応力は、１．４ＧＰａ以上（応力の絶対値が１．４ＧＰａ以上）であれば、より好ましい。
【００８８】
なお、本実施の形態および以下の実施の形態において、「窒化シリコン膜」というときは、酸素や炭素などを微量含有する膜（窒化シリコン膜）を排除するものではない。
【００８９】
図１６および図１７は、第１比較例の半導体装置の製造工程中の要部断面図であり、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとに別々の窒化シリコン膜１０５ａ，１０５ｂを形成した場合が示されている。図１６および図１７の第１比較例の製造工程について以下に説明する。
【００９０】
すなわち、サリサイドプロセスを行って上記図６の構造を得た後、第１比較例の製造工程では、図１６に示されるように、半導体基板１の主面全面上に引張応力の窒化シリコン膜１０５ａを形成してから、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜１０５ａを除去しかつｎＭＩＳ形成領域１Ａの窒化シリコン膜１０５ａを残す。それから、半導体基板１の主面全面上に圧縮応力の窒化シリコン膜１０５ｂを形成してから、ｎＭＩＳ形成領域１Ａの窒化シリコン膜１０５ｂを除去しかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜１０５ｂを残す。これにより、ｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎが引張応力の窒化シリコン膜１０５ａで覆われ、かつｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐが圧縮応力の窒化シリコン膜１０５ｂで覆われた構造が得られる。それから、図１７に示されるように、半導体基板１の主面上に層間絶縁膜７を形成する。その後、上記コンタクトホールＣＮＴ、プラグＰＧ、絶縁膜８、配線溝９および配線Ｍ１に相当するものを形成するが、ここではその図示および説明は省略する。
【００９１】
図１６および図１７に示される第１比較例の場合、ｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎが引張応力の窒化シリコン膜１０５ａで覆われ、かつｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐが窒化シリコン膜１０５ｂで覆われている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎに対しては、窒化シリコン膜１０５ａの引張応力により、チャネル領域における電子の移動度が増加するなどしてチャネルを流れるオン電流を増加させることができ、また、ｐチャネル型ＭＩＳＦＥＴＱｐに対しては、窒化シリコン膜１０５ｂの圧縮応力により、チャネル領域におけるホール（正孔）の移動度が増加するなどしてチャネルを流れるオン電流を増加させることができる。
【００９２】
しかしながら、図１６および図１７に示される第１比較例の場合、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとに別々の窒化シリコン膜１０５ａ，１０５ｂを形成するため、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの境界付近に、引張応力の窒化シリコン膜１０５ａと圧縮応力の窒化シリコン膜１０５ｂとが部分的に重なる箇所が発生する。これは、膜剥がれ（重なり部分で上層側の膜が剥がれる現象）や異物（膜剥がれによる異物の発生）の要因になりやすく、製造歩留まりを低下させる虞がある。また、段差も形成されてしまう。
【００９３】
それに対して、本実施の形態では、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に共通の窒化シリコン膜５が形成されている。このため、図１６および図１７の第１比較例の場合のように、ｎチャネル型ＭＩＳＦＥＴＱｎ用の応力膜とｐチャネル型ＭＩＳＦＥＴＱｐ用の応力膜との重なり部分が発生することがなく、その重なり部分に起因した膜剥がれや異物の発生を防止でき、製造歩留まりを向上させることができる。また、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に形成された共通の窒化シリコン膜５を、ｎＭＩＳ形成領域１ＡのコンタクトホールＣＮＴとｐＭＩＳ形成領域１ＢのコンタクトホールＣＮＴとを形成する際のエッチングストッパ膜として機能させることで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【００９４】
また、本実施の形態では、共通の窒化シリコン膜５がｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に形成されているため、窒化シリコン膜５はｎチャネル型ＭＩＳＦＥＴＱｎだけでなくｐチャネル型ＭＩＳＦＥＴＱｐも覆っているが、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５は、引張応力が大きい方が好ましく、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う部分の窒化シリコン膜５は、引張応力が小さい方が好ましい。これは、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の引張応力が大きいと、この引張応力が、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域におけるホール（正孔）の移動度を低下させるように作用し、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）を低下させる虞があるからである。
【００９５】
そこで、本実施の形態では、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとに共通の窒化シリコン膜５を形成するが、この窒化シリコン膜５の応力の大きさを、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとで共通（同じ）ではなく相違させている。
【００９６】
すなわち、本実施の形態では、窒化シリコン膜５はｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方にわたって形成されているが、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力よりも大きくなっている。つまり、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５の引張応力は、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の引張応力よりも、大きくなっている。換言すれば、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力よりも小さくなっている。つまり、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の引張応力は、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５の引張応力よりも、小さくなっている。この状態（引張応力の大小関係）は、上記ステップＳ６のプラズマ処理によって確立され、上記ステップＳ６のプラズマ処理後も、すなわち製造された半導体装置においても、維持されている。
【００９７】
このため、窒化シリコン膜５は、ｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎ（のチャネル領域）に対しては、大きな引張応力を作用させるため、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）を的確に向上させることができる。一方、窒化シリコン膜５がｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ（のチャネル領域）に対して作用させる引張応力は小さくすることができるため、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）の低下を、抑制または防止することができる。従って、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）の低下を抑制または防止しながら、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）の向上を図ることができる。これにより、ＣＭＩＳＦＥＴを備える半導体装置の性能を向上させることができる。この観点で、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力の２倍以上であれば（すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５の引張応力が、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の引張応力の２倍以上であれば）、より好ましい。また、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力は、１．４ＧＰａ以上（応力の絶対値が１．４ＧＰａ以上）であることが、より好ましい。
【００９８】
本実施の形態では、上記ステップＳ６のプラズマ処理によってｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和（低減）することにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力との差を確保している。プラズマ処理によって窒化シリコン膜の応力を緩和できることを、図１８を参照して説明する。
【００９９】
図１８は、半導体基板（半導体ウエハ）の主面に形成した応力膜（ここでは窒化シリコン膜）にプラズマ処理を施したとき膜応力の変化を示すグラフ（説明図）である。図１８のグラフの縦軸は、応力膜の応力に対応しており、プラスの応力が引張応力、マイナスの応力が圧縮応力に対応している。図１８のＡは、半導体基板（半導体ウエハ）上に引張応力膜として成膜した窒化シリコン膜の応力（膜応力）に対応し、図１８のＢは、Ａの窒化シリコン膜に水素プラズマ処理を施した後のその窒化シリコン膜の応力（膜応力）に対応している。また、図１８のＣは、半導体基板（半導体ウエハ）上に圧縮応力膜として成膜した窒化シリコン膜の応力（膜応力）に対応し、図１８のＤは、Ｃの窒化シリコン膜に水素プラズマ処理を施した後のその窒化シリコン膜の応力（膜応力）に対応している。
【０１００】
図１８のＡとＢを比べると分かるように、引張応力膜として成膜した窒化シリコン膜に対してプラズマ処理（図１８の場合は水素プラズマ処理）を施すと、プラズマ処理前（図１８のＡ）よりもプラズマ処理後（図１８のＢ）の方が、引張応力が緩和（低減）する。また、図１８のＣとＤを比べると分かるように、圧縮応力膜として成膜した窒化シリコン膜に対してプラズマ処理（図１８の場合は水素プラズマ処理）を施すと、プラズマ処理前（図１８のＣ）よりもプラズマ処理後（図１８のＤ）の方が、圧縮応力が緩和（低減）する。つまり、圧縮または引張の応力膜は、プラズマ処理を施すことにより、応力が緩和（低減）する。但し、図１８のＡ，Ｂと図１８のＣ，Ｄとを比べると分かるように、プラズマ処理による応力の緩和（低減）効果は、圧縮応力膜よりも引張応力膜の方が大きい。
【０１０１】
図１９は、半導体基板（半導体ウエハ）の主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、その窒化シリコン膜の応力の変化量（応力シフト）を示すグラフである。図１９には、プラズマ処理が水素プラズマ処理の場合（図１９でＨ２として示されている）、ヘリウムプラズマ処理の場合（図１９でＨｅとして示されている）、アルゴンプラズマ処理の場合（図１９でＡｒとして示されている）、およびアンモニアプラズマ処理の場合（図１９でＮＨ３として示されている）が、それぞれ示されている。図１９のグラフの縦軸は、引張応力の窒化シリコン膜のプラズマ処理前の応力を基準にして、プラズマ処理によりその応力がどの位シフト（変化）したかを示している。すなわち、プラズマ処理後の応力値からプラズマ処理前の応力値を引いた値が図１９の縦軸に対応している。図１９において、例えば、水素プラズマ処理の場合は、プラズマ処理前の引張応力の窒化シリコン膜の応力（引張応力）が約１５００ＭＰａであったものが、水素プラズマ処理によって圧縮側に約１２００ＭＰａシフトし（図１９でマイナスが圧縮側を示す）、約３００ＭＰａの引張応力になることを示している。また、図１９において、例えば、アンモニアプラズマ処理の場合は、プラズマ処理前の引張応力の窒化シリコン膜の応力（引張応力）が約１５００ＭＰａであったものが、アンモニアプラズマ処理によって圧縮側に約３００ＭＰａシフトし（図１９においてマイナスが圧縮側を示す）、約１２００ＭＰａの引張応力になることを示している。
【０１０２】
図１９に示されるように、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、アンモニアプラズマ処理のいずれの場合であっても、窒化シリコン膜の引張応力を緩和（低減）することができるが、その効果（応力を緩和する効果）は、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に大きくなっている。このため、ステップＳ６のプラズマ処理に水素プラズマ処理を用いた場合が、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を、最も効率的に緩和（低減）することができる。
【０１０３】
図２０は、半導体基板（半導体ウエハ）の主面に形成された引張応力の窒化シリコン膜に対して、ガス種が異なる種々のプラズマ処理を行ったときの、プラズマ照射後のその窒化シリコン膜の屈折率を示すグラフである。図２０には、プラズマ処理が水素プラズマ処理の場合（図２０でＨ２として示されている）、ヘリウムプラズマ処理の場合（図２０でＨｅとして示されている）、アルゴンプラズマ処理の場合（図２０でＡｒとして示されている）、およびアンモニアプラズマ処理の場合（図２０でＮＨ３として示されている）が、それぞれ示されている。なお、図２０の場合に、プラズマ処理前の屈折率は、１．８５７程度である。
【０１０４】
図２０に示されるように、プラズマ照射後の窒化シリコン膜の屈折率は、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に小さくなっている。この屈折率の差は、窒化シリコン膜の密度の差を反映していると考えられる。つまり、プラズマ照射後の窒化シリコン膜の屈折率が、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に小さくなっているのは、プラズマ照射後の窒化シリコン膜の密度が、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に小さくなっているためと考えられる。このため、プラズマ処理によって窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜の密度が低下するが、その作用は、アンモニアプラズマ処理、アルゴンプラズマ処理、ヘリウムプラズマ処理、水素プラズマ処理の順に大きいと考えられる。
【０１０５】
図１９と図２０とを比べると分かるように、プラズマ照射後の窒化シリコン膜の屈折率は、プラズマ照射による窒化シリコン膜の応力の緩和量（低減量）と相関しており、プラズマ照射後の窒化シリコン膜の屈折率が小さいほど、プラズマ照射による窒化シリコン膜の応力の緩和量（低減量）が大きくなっている。そして、水素プラズマ処理の場合が、プラズマ照射後の窒化シリコン膜の屈折率が最も小さく、かつ、プラズマ照射による窒化シリコン膜の応力の緩和量（低減量）が最も大きくなっている。
【０１０６】
また、本実施の形態では、ステップＳ１で成膜した引張応力の窒化シリコン膜５に対して、ステップＳ２でＵＶ照射処理を行っている。ＵＶ照射処理には、窒化シリコン膜５の引張応力を増大させる作用と、窒化シリコン膜５中の水素含有率（水素濃度）を低減する作用とがある。上述のように、窒化シリコン膜に対してＵＶ照射処理を施すと、窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜におけるＳｉ（シリコン）とＮ（窒素）との結合角が変化し、それによって窒化シリコン膜の引張応力が増大すると考えられる。また、窒化シリコン膜に対してＵＶ照射処理を施すと、窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜中の水素含有率が低減する。
【０１０７】
ステップＳ２のＵＶ照射により窒化シリコン膜５の引張応力を増大させれば、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の引張応力を増大させることができるため、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）を向上することができる。このため、ＣＭＩＳＦＥＴを備える半導体装置の性能を向上させることができる。また、ステップＳ２のＵＶ照射により窒化シリコン膜５の水素含有率が低減するが、これは、ｐチャネル型ＭＩＳＦＥＴＱｐの特性向上にもつながり、これについて以下に説明する。
【０１０８】
窒化シリコン膜５中の水素含有率が高いと、ｐチャネル型ＭＩＳＦＥＴＱｐのＮＢＴＩ（Negative Bias Temperature Instability：負バイアス温度不安定性）が大きくなりやすい。これを防ぐには、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５（すなわちｐチャネル型ＭＩＳＦＥＴＱｐを覆う部分の窒化シリコン膜５）の水素含有率を下げることが有効である。しかしながら、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の水素含有率が高いと、そこからｐＭＩＳ形成領域１Ｂの窒化シリコン膜５側へ水素が移動して、ｐチャネル型ＭＩＳＦＥＴＱｐのＮＢＴＩの拡大に作用するため、ｐＭＩＳ形成領域１Ｂだけでなく、ｎＭＩＳ形成領域１Ａでも、窒化シリコン膜５の水素含有率を低くしておくことが好ましい。
【０１０９】
このため、本実施の形態では、ステップＳ２のＵＶ照射処理を、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方（具体的にはｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとを含む窒化シリコン膜５の全面）に対して行うことで、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で窒化シリコン膜５の水素含有率を低下させる。これにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率を低くし、かつｎＭＩＳ形成領域１Ａの窒化シリコン膜５からｐＭＩＳ形成領域１Ｂの窒化シリコン膜５へ水素が移動するのを防止できるため、ｐチャネル型ＭＩＳＦＥＴＱｐのＮＢＴＩを低下させることができる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上することができ、ＣＭＩＳＦＥＴを備える半導体装置の性能を向上させることができる。また、ステップＳ２のＵＶ照射処理により、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で窒化シリコン膜５の水素含有率を低下させるが、低下後の窒化シリコン膜５の水素含有率は、３×１０２１／ｃｍ３（すなわち３×１０２１原子／ｃｍ３）以下であることが好ましく、これにより、上記効果を的確に得ることができる。なお、窒化シリコン膜の水素含有率は、その窒化シリコン膜における単位体積当たりの水素原子の含有量として表すことができる。
【０１１０】
また、本実施の形態では、ステップＳ２で、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５に対してＵＶ照射処理を行い、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で窒化シリコン膜５の水素含有率を低下させているため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５とで、水素含有率は同等（同じ）である。このため、製造された半導体装置において、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の水素含有率と、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５（すなわちｐチャネル型ＭＩＳＦＥＴＱｐを覆う部分の窒化シリコン膜５）の水素含有率とは、同等（同じ）である。なお、ここで言う「同等」とは、概ね１０％程度のばらつきは許容できる。そして、製造された半導体装置において、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率は、３×１０２１／ｃｍ３以下であることが好ましく、これにより、製造された半導体装置において、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上（具体的にはＮＢＴＩを低下）させることができ、半導体装置の性能を向上させることができる。
【０１１１】
また、上述したように、製造された半導体装置において、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力の２倍以上であれば、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）の低下を抑制または防止しながら、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）を的確に向上させることができ、ＣＭＩＳＦＥＴを備えた半導体装置の性能を向上できる。製造された半導体装置において、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）の向上効果を高めるため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５）の引張応力は、１．４ＧＰａ以上（応力の絶対値が１．４ＧＰａ以上）であることが、より好ましい。
【０１１２】
また、本実施の形態では、ステップＳ１で引張応力の窒化シリコン膜５を成膜し、ステップＳ２で窒化シリコン膜５にＵＶ照射処理を施し、ステップＳ５でｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するマスク層６ａを形成し、ステップＳ６でプラズマ処理を行うが、この工程順が重要であり、これについて以下に説明する。
【０１１３】
図２１は、第２比較例の半導体装置の製造工程を示す製造プロセスフロー図であり、本実施の形態の上記図７に相当するものである。なお、図２１に示されるステップＳ１０５（マスク層６ａ形成工程）は、実際には上記ステップＳ３，Ｓ４，Ｓ５からなるが、図面の簡略化および理解の容易のために、上記ステップＳ３，Ｓ４，Ｓ５を合わせたものを、図２１ではステップＳ１０５としている。
【０１１４】
図２１の第２比較例の場合、ステップＳ１で引張応力の窒化シリコン膜５をプラズマＣＶＤ法で成膜してから、ステップＳ１０５でｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するマスク層６ａを形成し、この状態でステップＳ６のプラズマ処理を行うことにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和することができる。そして、図２１の第２比較例の場合、ステップＳ６のプラズマ処理の後、ステップＳ７でマスク層６ａを除去してから、窒化シリコン膜５に対してステップＳ２のＵＶ照射処理を施す。この窒化シリコン膜５に対するステップＳ２のＵＶ照射処理は、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５に対して行われるため、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の引張応力がＵＶ照射処理によって増大してしまい、窒化シリコン膜５の引張応力の大きさはｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとで同程度になる。これは、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力によりｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）を向上できる一方で、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力がｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）を低下させるように作用する。
【０１１５】
また、図２１の第２比較例において、ステップＳ２のＵＶ照射処理をｐＭＩＳ形成領域１Ｂに行わずにｎＭＩＳ形成領域１Ａにのみ行った場合には、ステップＳ２のＵＶ照射処理によりｎＭＩＳ形成領域１Ａだけの窒化シリコン膜５の引張応力を増大させることも考えられる。しかしながら、この場合、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５はＵＶ照射処理によって水素含有率が低減されるが、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に対してはＵＶ照射処理が行われないため、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５中の水素含有率は低減できず、ｐチャネル型ＭＩＳＦＥＴＱｐの特性が低下する（例えばＮＢＴＩが増大する）虞がある。
【０１１６】
つまり、図２１の第２比較例のようにプラズマ照射処理が先でＵＶ照射処理が後の場合には、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が大きくかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力が小さき状態を得られないか、あるいはそれが得られても、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の水素含有率を低減できない。
【０１１７】
また、図２１の第２比較例において、ステップＳ６の窒化シリコン膜５に対するプラズマ処理を省略し、かつステップＳ２のＵＶ照射処理をｐＭＩＳ形成領域１Ｂに行わずにｎＭＩＳ形成領域１Ａにのみ行った場合を考えてみる。この場合、ＵＶ照射処理によってｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力を増大させることはできるが、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に対してはＵＶ照射処理が行われないため、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５中の水素含有率は低減できず、ｐチャネル型ＭＩＳＦＥＴＱｐの特性が低下する（例えばＮＢＴＩが増大する）虞がある。
【０１１８】
また、図２１の第２比較例において、ステップＳ６の窒化シリコン膜５に対するプラズマ処理は行うが、ステップＳ２のＵＶ照射処理を省略した場合を考えてみる。この場合、プラズマ処理によってｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を低減させることはできるが、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５に対してはＵＶ照射処理が行われないため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力はそれほど大きな応力にはできない。このため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力によるｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）向上効果は小さくなる。また、ＵＶ照射処理が行われないため、窒化シリコン膜５の水素含有率は低減できず、ｐチャネル型ＭＩＳＦＥＴＱｐの特性が低下する（例えばＮＢＴＩが増大する）虞もある。
【０１１９】
それに対して、本実施の形態では、ステップＳ１で窒化シリコン膜５を成膜し、ステップＳ２で窒化シリコン膜５にＵＶ照射処理を施し、ステップＳ５でｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するマスク層６ａを形成し、ステップＳ６でプラズマ処理を行っている。すなわち、本実施の形態では、先にステップＳ２でＵＶ照射処理をｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５に対して行ってから、その後、ステップＳ６でｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に対してプラズマ処理を行う。ステップＳ２では、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５に対してＵＶ照射処理を行うため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の引張応力を増大させることができるのに加えて、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の水素含有率を低減することができる。その後、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５をマスク層６ａで覆いかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を露出した状態で、ステップＳ６でｐＭＩＳ形成領域１Ｂの窒化シリコン膜５に対してプラズマ処理を行うことにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力を維持しながら、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力を緩和（低減）することができる。これにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が大きく、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力は小さく、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の水素含有率が小さい状態を実現することができる。従って、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力が小さいことによってｐチャネル型ＭＩＳＦＥＴＱｐの特性（例えばオン電流）の低下を抑制または防止しながら、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力が大きいことにより、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）の向上を図ることができる。そして、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方の窒化シリコン膜５の水素含有率が小さいことにより、ｐチャネル型ＭＩＳＦＥＴＱｐの特性を向上する（例えばＮＢＴＩを低下させる）ことができる。これにより、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを有する半導体装置（すなわちＣＭＩＳＦＥＴを有する半導体装置）の性能を向上させることができる。
【０１２０】
このように、本実施の形態では、窒化シリコン膜５に対して、ＵＶ照射処理とプラズマ処理とを施すが、その順序を工夫することで、半導体装置の性能（特性）向上を的確に実現することができる。
【０１２１】
＜本実施の形態の変形例について＞
上記図１〜図１５の工程では、上記ステップＳ６のプラズマ処理を行った後、上記ステップＳ７でマスク層６ａを除去してから、層間絶縁膜７を形成していた。本実施の形態の変形例として、上記ステップＳ６のプラズマ処理を行った後、上記ステップＳ７のマスク層６ａの除去工程を行わずに層間絶縁膜７を形成する場合について、図２２〜図２４を参照して説明する。図２２は、本実施の形態の変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記図７に対応するものである。図２３および図２４は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
【０１２２】
上記図１〜図６および図８〜図１１に示されるように上記ステップＳ６のプラズマ処理工程までを行った後、変形例の場合は、上記ステップＳ７のマスク層６ａの除去工程を行わずに、図２３に示されるように、ステップＳ８で層間絶縁膜７を形成する。上記図１３の場合は、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で層間絶縁膜７は窒化シリコン膜５上に直接的に形成されていたが、図２３（変形例）の場合は、ｎＭＩＳ形成領域１Ａにマスク層６ａが残存した状態で層間絶縁膜７を形成するため、ｎＭＩＳ形成領域１Ａでは層間絶縁膜７はマスク層６ａ上に形成され、ｐＭＩＳ形成領域１Ｂでは層間絶縁膜７は窒化シリコン膜５上に形成されることになる。
【０１２３】
層間絶縁膜７の形成後、層間絶縁膜７の表面をＣＭＰ法により研磨するなどして、層間絶縁膜７の上面を平坦化する。
【０１２４】
次に、層間絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜７、マスク層６ａおよび窒化シリコン膜５をドライエッチングすることにより、図２４に示されるように、層間絶縁膜７、マスク層６ａおよび窒化シリコン膜５にコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴは、ｎＭＩＳ形成領域１Ａでは、層間絶縁膜７、マスク層６ａおよび窒化シリコン膜５からなる積層膜（積層絶縁膜）を貫通するように形成され、ｐＭＩＳ形成領域１Ｂでは、層間絶縁膜７および窒化シリコン膜５からなる積層膜（積層絶縁膜）を貫通するように形成される。
【０１２５】
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜５に比較して層間絶縁膜７およびマスク層６ａがエッチングされやすい条件で層間絶縁膜７およびマスク層６ａのドライエッチングを行い、窒化シリコン膜５をエッチングストッパ膜として機能させることで、ｎＭＩＳ形成領域１Ａの層間絶縁膜７およびマスク層６ａとｐＭＩＳ形成領域１Ｂの層間絶縁膜７にコンタクトホールＣＮＴを形成する。それから、層間絶縁膜７およびマスク層６ａに比較して窒化シリコン膜５がエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜５をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層４が露出され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＮＴの底部では、ｐ＋型半導体領域ＳＤ２上の金属シリサイド層４が露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜５をエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【０１２６】
コンタクトホールＣＮＴ形成工程以降は、上記図１４および図１５を参照して説明したものと基本的には同じである。すなわち、図２４に示されるように、コンタクトホールＣＮＴ内に導電性のプラグＰＧを形成し、プラグＰＧが埋め込まれた層間絶縁膜７上に、配線形成用の絶縁膜（層間絶縁膜）８を形成し、絶縁膜８に配線溝９を形成し、配線溝９内に配線Ｍ１を形成する。
【０１２７】
図２２〜図２４の変形例の場合は、ステップＳ７のマスク層６ａの除去工程を行わないため、製造された半導体装置においても、マスク層６ａが残存する。このため、マスク層６ａは絶縁性を有することが必要であり、マスク層６ａやその元となる材料膜６は、絶縁膜である。また、コンタクトホールＣＮＴを形成しやすくするためには、マスク層６ａは層間絶縁膜７と同じ材料で形成されていれば、より好ましい。このため、マスク層６ａ（従って材料膜６）としては、酸化シリコン膜を好適に用いることができる。
【０１２８】
また、図２２〜図２４の変形例の場合、マスク層６ａに酸化シリコン膜を用いると、上述した本実施の形態の効果に加えて、更に、図２５を参照して説明する以下のような利点も得られる。
【０１２９】
図２５は、半導体基板（半導体ウエハ）の主面に形成された窒化シリコン膜および酸化シリコン膜に対して、水素プラズマ処理を行ったときの、その窒化シリコン膜および酸化シリコン膜の応力の変化量（応力シフト）を示すグラフである。図２５のグラフの縦軸は、窒化シリコン膜および酸化シリコン膜のプラズマ処理前の応力を基準にして、水素プラズマ処理によりその応力がどの位シフト（変化）したかを示している。すなわち、水素プラズマ処理後の応力値から水素プラズマ処理前の応力値を引いた値が図２５の縦軸に対応している。
【０１３０】
図２５において、窒化シリコン膜の場合は、プラズマ処理前の窒化シリコン膜の応力（引張応力）が約１５００ＭＰａであったものが、水素プラズマ処理によって圧縮側に約１２００ＭＰａシフトし（図２５でマイナスが圧縮側を示す）、約３００ＭＰａの引張応力になることを示している。また、酸化シリコン膜の場合は、プラズマ処理前の応力がほぼゼロであったものが、水素プラズマ処理によって引張側に数十ＭＰａシフトし（図２５でプラスが引張側を示す）、数十ＭＰａの引張応力になることを示している。
【０１３１】
つまり、窒化シリコン膜の応力は、プラズマ処理（特に水素プラズマ処理）によって圧縮側にシフトさせる（すなわち引張応力を緩和させる）ことができるのに対して、酸化シリコン膜の場合は、プラズマ処理（特に水素プラズマ処理）によってその酸化シリコン膜を引張応力膜とすることができる。
【０１３２】
このため、ステップＳ６のプラズマ処理は、ｎＭＩＳ形成領域１Ａではマスク層６ａが露出しかつｐＭＩＳ形成領域１Ｂでは窒化シリコン膜５が露出した状態で行われるため、ｎＭＩＳ形成領域１Ａのマスク層６ａとｐＭＩＳ形成領域１Ｂの窒化シリコン膜５とが主としてプラズマにさらされることになる。このため、マスク層６ａを酸化シリコン膜により形成した場合には、ステップＳ６のプラズマ処理により、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力が緩和（低減）されるとともに、酸化シリコンからなるマスク層６ａは引張応力膜になる。図２２〜図２４の変形例では、この引張応力のマスク層６ａがｎＭＩＳ形成領域１Ａに残存するため、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力だけでなく、ｎＭＩＳ形成領域１Ａのマスク層６ａの引張応力も、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（オン電流）の向上に寄与するため、半導体装置の特性（性能）を更に向上させることができる。
【０１３３】
（実施の形態２）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図２６は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、上記実施の形態１の上記図７に対応するものである。図２６には、上記図６の構造が得られた後、窒化シリコン膜５ａ形成工程から層間絶縁膜７形成工程までの製造プロセスフローが示されている。図２７〜図３３は、本実施の形態である半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【０１３４】
本実施の形態の半導体装置の製造工程は、窒化シリコン膜５を形成する直前の工程まで（すなわち上記図６の構造を得るまで）は上記実施の形態１と同様であるので、ここではその説明を省略する。
【０１３５】
上記実施の形態１と同様にして、上記図６の構造を得た後、上記実施の形態１では引張応力膜として窒化シリコン膜５を形成したが、本実施の形態では引張応力膜としての窒化シリコン膜５ではなく、図２７に示されるように、圧縮応力膜（圧縮応力用の絶縁膜）としての窒化シリコン膜５ａを形成する（図２６のステップＳ１ａ）。
【０１３６】
上記窒化シリコン膜５と同様、窒化シリコン膜５ａも、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に形成される。このため、窒化シリコン膜５ａは、ｎＭＩＳ形成領域１Ａでは、ゲート電極ＧＥ１、サイドウォールスペーサＳＷおよびｎ＋型半導体領域ＳＤ１を覆うように形成され、ｐＭＩＳ形成領域１Ｂでは、ゲート電極ＧＥ２、サイドウォールスペーサＳＷおよびｐ＋型半導体領域ＳＤ２を覆うように形成される。すなわち、窒化シリコン膜５ａは、ゲート電極ＧＥ１，ＧＥ２、サイドウォールスペーサＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を覆うように、金属シリサイド層４上を含む半導体基板１の主面上に形成される。換言すれば、窒化シリコン膜５ａは、半導体基板１の主面上に、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆うように形成され、それによって、ｎＭＩＳ形成領域１Ａではｎチャネル型ＭＩＳＦＥＴＱｎが窒化シリコン膜５ａで覆われ、ｐＭＩＳ形成領域１Ｂではｐチャネル型ＭＩＳＦＥＴＱｐが窒化シリコン膜５ａで覆われた状態になる。
【０１３７】
窒化シリコン膜５ａは、プラズマＣＶＤ法で形成することができる。ステップＳ１ａにおいて、窒化シリコン膜５ａは、圧縮応力膜として形成されるが、圧縮応力膜は、プラズマＣＶＤ法で窒化シリコン膜（ここでは窒化シリコン膜５ａ）を形成し、その際の成膜条件（成膜温度、成膜ガスの種類、ガスの圧力、高周波パワーなど）を制御することで、形成することができる。これにより、ステップＳ１ａで成膜した直後の窒化シリコン膜５ａを圧縮応力膜とすることができる。例えば、シラン（ＳｉＨ４）ガス、水素（Ｈ２）ガス、窒素（Ｎ２）ガスおよびアンモニア（ＮＨ３）ガスを用いて、３５０℃から５００℃程度の温度でプラズマＣＶＤで窒化シリコン膜を成膜することで、圧縮応力膜としての窒化シリコン膜５ａを形成することができる。形成された窒化シリコン膜５ａの厚み（膜厚）は、好ましくは１５〜５０ｎｍとすることができる。
【０１３８】
上記実施の形態１で行ったステップＳ２のＵＶ照射処理は、本実施の形態では行わない。これは、窒化シリコン膜５ａは圧縮応力膜であり、この窒化シリコン膜５ａに対してＵＶ照射処理を行うと、圧縮応力が低減してしまうからである。このため、窒化シリコン膜５ａは、成膜時の段階で、圧縮応力が大きな膜（ｐチャネル型ＭＩＳＦＥＴＱｐの特性（オン電流）を向上可能な高い引張応力の膜）としておくことが好ましい。このため、ステップＳ１で成膜された窒化シリコン膜５ａの圧縮応力は、絶対値（応力の絶対値）が２ＧＰａ以上であることが好ましい。
【０１３９】
ステップＳ１ａで窒化シリコン膜５ａを成膜した後、図２８に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち窒化シリコン膜５ａ上に、マスク層用の材料膜６を形成する（図７のステップＳ３ａ）。材料膜６は上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１４０】
次に、図２９に示されるように、ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するようなフォトレジストパターンＲＰ１ａを、フォトリソグラフィ技術を用いて材料膜６上に形成する（図２６のステップＳ４ａ）。
【０１４１】
次に、フォトレジストパターンＲＰ１ａをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａの材料膜６をエッチングにより除去する（図２６のステップＳ５ａ）。これにより、ｎＭＩＳ形成領域１Ａにおいては、材料膜６が除去されることで、窒化シリコン膜５が露出される。一方、ｐＭＩＳ形成領域１Ｂにおいては、フォトレジストパターンＲＰ１ａがエッチングマスクとして機能するため、材料膜６は除去されずに残存してマスク層６ｂとなり、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５は露出されない。図２９には、ステップＳ５ａのエッチング工程を行った段階が示されている。
【０１４２】
マスク層６ｂは、ｐＭＩＳ形成領域１Ｂに残存する材料膜６からなる。マスク層６ｂは、ｐＭＩＳ形成領域１Ｂに形成され、ｎＭＩＳ形成領域１Ａには形成されない。このため、マスク層６ｂは、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５を覆い、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５を露出する。
【０１４３】
なお、上記実施の形態１のステップＳ５のエッチング工程と本実施の形態のステップＳ５ａのエッチング工程との相違点は、上記実施の形態１のステップＳ５ではｐＭＩＳ形成領域１Ｂの材料膜６を除去しかつｎＭＩＳ形成領域１Ａの材料膜６を残すのに対して、本実施の形態のステップＳ５ａでは、ｎＭＩＳ形成領域１Ａの材料膜６を除去しかつｐＭＩＳ形成領域１Ｂの材料膜６を残す。これ以外は、上記実施の形態１のステップＳ５のエッチング工程と本実施の形態のステップＳ５ａのエッチング工程とは基本的には同じである。
【０１４４】
ステップＳ５ａのエッチング工程の後、図３０に示されるように、フォトレジストパターンＲＰ１ａを除去する。
【０１４５】
次に、プラズマ処理を行う（図２６のステップＳ６ａ）。このステップＳ６ａのプラズマ処理自体は、上記実施の形態１のステップＳ６のプラズマ処理と基本的には同じである。しかしながら、次の点は相違している。すなわち、上記実施の形態１のステップＳ６では、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５はマスク層６ａで覆われかつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５はマスク層６ａで覆われずに露出された状態でプラズマ処理が行われた。一方、本実施の形態のステップＳ６ａでは、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａはマスク層６ｂで覆われかつｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａはマスク層６ａで覆われずに露出された状態でプラズマ処理が行われる。ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａは露出されずにｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａが露出された状態でステップＳ６ａのプラズマ処理を行うため、ステップＳ６ａのプラズマ処理は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａ（すなわちｎチャネルＭＩＳＦＥＴＱｎを覆う部分の窒化シリコン膜５ａ）をプラズマ処理する工程とみなすこともできる。
【０１４６】
ステップＳ６ａは、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力を緩和（低減）する処理である。上記実施の形態１の上記図１８からも分かるように、引張応力の窒化シリコン膜に対しても、圧縮応力の窒化シリコン膜に対しても、プラズマ処理を施すことで、その膜の応力は緩和（低減）される。このため、上記実施の形態１のステップＳ６のプラズマ処理では、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力が緩和（低減）されるのに対して、本実施の形態のステップＳ６ａのプラズマ処理では、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力が緩和（低減）される。
【０１４７】
すなわち、ステップＳ６ａのプラズマ処理の際、ｎＭＩＳ形成領域１Ａでは窒化シリコン膜５ａが露出されているため、この窒化シリコン膜５ａにプラズマが照射される（ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａがプラズマにさらされる）ことで、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの応力（ここでは圧縮応力）が緩和（低減）される。一方、ｐＭＩＳ形成領域１Ｂでは、窒化シリコン膜５ａ上にマスク層６ｂが形成されているため、窒化シリコン膜５ａは露出されておらず、ステップＳ６ａのプラズマ処理を行ってもｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａにはプラズマは照射されない（ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａはプラズマにさらされない）。このため、ステップＳ６ａのプラズマ処理を行っても、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの応力（ここでは引張応力）は、ほとんど緩和（低減）されない。
【０１４８】
つまり、圧縮応力膜である窒化シリコン膜５ａにプラズマが照射されると、窒化シリコン膜５ａの圧縮応力が緩和（低減）する性質を利用する。そして、ｎＭＩＳ形成領域１Ａでは窒化シリコン膜５ａが露出され、かつｐＭＩＳ形成領域１Ｂでは窒化シリコン膜５ａが露出されていない（ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａがマスク層６ｂで覆われている）状態で、ステップＳ６ａのプラズマ処理を行うことにより、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａにはプラズマが照射され、一方、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａにはプラズマが照射されないようにする。これにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの引張応力を緩和（低減）し、かつｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの引張応力は維持する（緩和させない）ことができる。
【０１４９】
上記ステップＳ６と同様、ステップＳ６ａのプラズマ処理も、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、窒素プラズマ処理、またはアンモニアプラズマ処理を用いることができ、また、水素（Ｈ２）ガス、ヘリウム（Ｈｅ）ガス、アルゴン（Ａｒ）ガス、窒素（Ｎ２）ガス、およびアンモニア（ＮＨ３）ガスのうちの２種以上の混合ガスを用いたプラズマ処理を用いることもできる。但し、上記ステップＳ６と同様、ステップＳ６ａのプラズマ処理としては、水素プラズマ処理が最も好ましい。ステップＳ６ａのプラズマ処理を水素プラズマ処理とすることにより、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力を、最も効果的に緩和（低減）することができる。ステップＳ６ａのプラズマ処理の他の好適な条件（半導体基板の加熱温度など）も、上記ステップＳ６と同様である。
【０１５０】
ステップＳ６ａのプラズマ処理を行った後、図３１に示されるように、エッチングなどによりマスク層６ｂを除去する（図２６のステップＳ７ａ）。
【０１５１】
ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａ上にマスク層６ｂが形成されていたため、ステップＳ７ａでは、ｐＭＩＳ形成領域１Ｂのマスク層６ｂがエッチングされて除去される。一方、ｎＭＩＳ形成領域１Ａでは、上記材料膜６は上記ステップＳ５ａで既に除去されており、ステップＳ７ａの前とステップＳ７ａの後ともに窒化シリコン膜５ａが露出されている。ステップＳ７ａでマスク層６ｂを除去することにより、ｎＭＩＳ形成領域１ＡだけでなくｐＭＩＳ形成領域１Ｂでも窒化シリコン膜５ａが露出された状態となり、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面の最上層が窒化シリコン膜５ａとなる。ステップＳ７ａのエッチング条件は上記ステップＳ７のエッチング条件と基本的には同じとすることができる。
【０１５２】
次に、図３２に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全面上に、すなわち窒化シリコン膜５ａ上に、層間絶縁膜（絶縁膜）７を形成する（図２６のステップＳ８）。層間絶縁膜７は、上記実施の形態１と基本的には同じであるので、ここではその説明は省略する。以降の工程は、上記実施の形態１と基本的には同じである。
【０１５３】
すなわち、層間絶縁膜７の形成後、層間絶縁膜７の表面をＣＭＰ法により研磨するなどして、層間絶縁膜７の上面を平坦化する。それから、層間絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜７および窒化シリコン膜５ａをドライエッチングすることにより、図３３に示されるように、層間絶縁膜７および窒化シリコン膜５ａにコンタクトホールＣＮＴを形成する。
【０１５４】
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜５ａに比較して層間絶縁膜７がエッチングされやすい条件で層間絶縁膜７のドライエッチングを行い、窒化シリコン膜５ａをエッチングストッパ膜として機能させることで、層間絶縁膜７にコンタクトホールＣＮＴを形成する。それから、層間絶縁膜７に比較して窒化シリコン膜５ａがエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜５ａをドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層４が露出され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＮＴの底部では、ｐ＋型半導体領域ＳＤ２上の金属シリサイド層４が露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜５ａをエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【０１５５】
コンタクトホールＣＮＴ形成工程以降は、上記実施の形態１の図１４および図１５を参照して説明したものと基本的には同じである。すなわち、図３３に示されるように、コンタクトホールＣＮＴ内に導電性のプラグＰＧを形成し、プラグＰＧが埋め込まれた層間絶縁膜７上に、配線形成用の絶縁膜（層間絶縁膜）８を形成し、絶縁膜８に配線溝９を形成し、配線溝９内に配線Ｍ１を形成する。
【０１５６】
次に、本実施の形態の主要な特徴について説明する。
【０１５７】
本実施の形態では、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に共通の窒化シリコン膜５ａが形成されている。このため、上記図１６および図１７の第１比較例の場合のように、ｎチャネル型ＭＩＳＦＥＴＱｎ用の応力膜とｐチャネル型ＭＩＳＦＥＴＱｐ用の応力膜との重なり部分が発生することがなく、その重なり部分に起因した膜剥がれや異物の発生を防止でき、製造歩留まりを向上させることができる。また、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に形成された共通の窒化シリコン膜５ａを、ｎＭＩＳ形成領域１ＡのコンタクトホールＣＮＴとｐＭＩＳ形成領域１ＢのコンタクトホールＣＮＴとを形成する際のエッチングストッパ膜として機能させることで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【０１５８】
また、本実施の形態では、窒化シリコン膜５ａはｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方にわたって形成されているが、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの圧縮応力は、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力よりも大きくなっている。つまり、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５ａの圧縮応力は、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５ａの圧縮応力よりも、大きくなっている。換言すれば、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力は、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの引張応力よりも小さくなっている。つまり、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５ａの圧縮応力は、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５の圧縮応力よりも、小さくなっている。この状態（圧縮応力の大小関係）は、上記ステップＳ６ａのプラズマ処理によって確立され、上記ステップＳ６ａのプラズマ処理後も、すなわち製造された半導体装置においても、維持されている。
【０１５９】
このため、窒化シリコン膜５ａは、ｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐ（のチャネル領域）に対しては、大きな圧縮応力を作用させるため、ｐチャネル型ＭＩＳＦＥＴＱｐ特性（オン電流）を的確に向上させることができる。一方、窒化シリコン膜５ａがｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎ（のチャネル領域）に対して作用させる圧縮応力は小さくすることができるため、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）の低下を、抑制または防止することができる。従って、ｎチャネル型ＭＩＳＦＥＴＱｎの特性（例えばオン電流）の低下を抑制または防止しながら、ｐチャネル型ＭＩＳＦＥＴＱｐの特性（オン電流）の向上を図ることができる。これにより、ＣＭＩＳＦＥＴを備えた半導体装置の性能を向上させることができる。この観点で、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの圧縮応力が、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力の２倍以上であれば（すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐを覆う窒化シリコン膜５ａの圧縮応力が、ｎチャネル型ＭＩＳＦＥＴＱｎを覆う窒化シリコン膜５ａの圧縮応力の２倍以上であれば）、より好ましい。また、ｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの圧縮応力は、絶対値（応力の絶対値）が２ＧＰａ以上であることが好ましい。
【０１６０】
なお、上記図１８のＡ，Ｂと図１８のＣ，Ｄとを比べると分かるように、プラズマ処理による応力の緩和（低減）効果は、圧縮応力膜よりも引張応力膜の方が大きい。このため、本実施の形態におけるｎＭＩＳ形成領域１Ａの窒化シリコン膜５ａの圧縮応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５ａの圧縮応力との差よりも、上記実施の形態１におけるｎＭＩＳ形成領域１Ａの窒化シリコン膜５の引張応力とｐＭＩＳ形成領域１Ｂの窒化シリコン膜５の引張応力との差の方が、大きくしやすい。この点、上記実施の形態１の方が有利である。
【０１６１】
次に、本実施の形態の変形例について説明する。
【０１６２】
上記図２６〜図３３の工程では、上記ステップＳ６ａのプラズマ処理を行った後、上記ステップＳ７ａでマスク層６ｂを除去してから、層間絶縁膜７を形成していた。本実施の形態の変形例として、上記ステップＳ６ａのプラズマ処理を行った後、上記ステップＳ７ａのマスク層６ｂの除去工程を行わずに層間絶縁膜７を形成する場合について、図３４および図３５を参照して説明する。図３４および図３５は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図である。
【０１６３】
上記図２７〜図３０に示されるように上記ステップＳ６ａのプラズマ処理工程までを行った後、変形例の場合は、上記ステップＳ７ａのマスク層６ｂの除去工程を行わずに、図３４に示されるように、ステップＳ８で層間絶縁膜７を形成する。上記図３２の場合は、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方で層間絶縁膜７は窒化シリコン膜５ａ上に直接的に形成されていたが、図３４（変形例）の場合は、ｐＭＩＳ形成領域１Ｂにマスク層６ｂが残存した状態で層間絶縁膜７を形成するため、ｐＭＩＳ形成領域１Ｂでは層間絶縁膜７はマスク層６ｂ上に形成され、ｎＭＩＳ形成領域１Ａでは層間絶縁膜７は窒化シリコン膜５ａ上に形成されることになる。
【０１６４】
層間絶縁膜７の形成後、層間絶縁膜７の表面をＣＭＰ法により研磨するなどして、層間絶縁膜７の上面を平坦化する。
【０１６５】
次に、層間絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜７、マスク層６ｂおよび窒化シリコン膜５ａをドライエッチングすることにより、図３５に示されるように、層間絶縁膜７、マスク層６ｂおよび窒化シリコン膜５ａにコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴは、ｐＭＩＳ形成領域１Ｂでは層間絶縁膜７、マスク層６ｂおよび窒化シリコン膜５ａからなる積層膜（積層絶縁膜）を貫通するように形成され、ｎＭＩＳ形成領域１Ａでは層間絶縁膜７および窒化シリコン膜５ａからなる積層膜（積層絶縁膜）を貫通するように形成される。
【０１６６】
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜５ａに比較して層間絶縁膜７およびマスク層６ｂがエッチングされやすい条件で層間絶縁膜７およびマスク層６ｂのドライエッチングを行い、窒化シリコン膜５ａをエッチングストッパ膜として機能させることで、ｎＭＩＳ形成領域１Ａの層間絶縁膜７とｐＭＩＳ形成領域１Ｂの層間絶縁膜７およびマスク層６ｂにコンタクトホールＣＮＴを形成する。それから、層間絶縁膜７およびマスク層６ｂに比較して窒化シリコン膜５ａがエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜５ａをドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。ｎ＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層４が露出され、また、ｐ＋型半導体領域ＳＤ２の上部に形成されたコンタクトホールＣＮＴの底部では、ｐ＋型半導体領域ＳＤ２上の金属シリサイド層４が露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜５ａをエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや基板ダメージを抑制または防止することができる。
【０１６７】
コンタクトホールＣＮＴ形成工程以降は、上記実施の形態１の図１４および図１５を参照して説明したものと基本的には同じである。すなわち、図３５に示されるように、コンタクトホールＣＮＴ内に導電性のプラグＰＧを形成し、プラグＰＧが埋め込まれた層間絶縁膜７上に、配線形成用の絶縁膜（層間絶縁膜）８を形成し、絶縁膜８に配線溝９を形成し、配線溝９内に配線Ｍ１を形成する。
【０１６８】
図３４および図３５の変形例の場合は、ステップＳ７ａのマスク層６ｂの除去工程を行わないため、製造された半導体装置においても、マスク層６ｂが残存する。このため、マスク層６ｂは絶縁性を有することが必要であり、マスク層６ｂやその元となる材料膜６は、絶縁膜である。また、コンタクトホールＣＮＴを形成しやすくするためには、マスク層６ｂは層間絶縁膜７と同じ材料で形成されていれば、より好ましい。このため、マスク層６ｂ（従って材料膜６）としては、酸化シリコン膜を好適に用いることができる。
【０１６９】
但し、上記実施の形態１で説明したように、マスク層６ｂを酸化シリコン膜により形成した場合、酸化シリコンからなるマスク層６ｂはステップＳ６ａのプラズマ処理で引張応力膜となる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に作用する圧縮応力をできるだけ大きくするという観点では、図３４および図３５の変形例（マスク層６ｂを残す場合）よりも、上記図２７〜図３３の工程（マスク層６ｂを除去する場合）の方が、より好ましい。
【０１７０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１７１】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０１７２】
１ 半導体基板
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
２ 素子分離領域
３ 絶縁膜
４ 金属シリサイド層
５，５ａ 窒化シリコン膜
６ 材料膜
６ａ，６ｂ マスク層
７ 層間絶縁膜
８ 絶縁膜
９ 配線溝
ＣＮＴ コンタクトホール
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
ＧＩ１，ＧＩ２ ゲート絶縁膜
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＧ プラグ
ＰＴ プラズマ処理
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＷ サイドウォールスペーサ
【特許請求の範囲】
【請求項１】
ｎチャネル型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｐチャネル型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板の前記第１領域に前記第１ＭＩＳＦＥＴを、前記半導体基板の前記第２領域に前記第２ＭＩＳＦＥＴを、それぞれ形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板上に、前記第１および第２ＭＩＳＦＥＴを覆うように、窒化シリコンからなりかつ引張応力膜として機能する第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１領域の前記第１絶縁膜を覆いかつ前記第２領域の前記第１絶縁膜を露出するマスク層を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１絶縁膜をプラズマ処理する工程、
（ｆ）前記（ｅ）工程後、前記第１および第２領域の前記第１絶縁膜上に層間絶縁膜を形成する工程、
を有し、
前記（ｃ）工程は、
（ｃ１）窒化シリコン膜を形成する工程、
（ｃ２）前記（ｃ１）工程後、前記（ｃ１）工程で形成された前記窒化シリコン膜に紫外線照射処理を施す工程、
を含み、前記（ｃ１）工程および前記（ｃ２）工程を１サイクル以上行うことにより前記第１絶縁膜が形成され、
前記（ｅ）工程では、前記プラズマ処理によって、前記第２領域の前記第１絶縁膜の引張応力が緩和されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１領域の前記第１絶縁膜が前記マスク層で覆われた状態で、前記プラズマ処理が行われることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程で前記プラズマ処理を行った後、前記第２領域の前記第１絶縁膜の引張応力は前記第１領域の前記第１絶縁膜の引張応力よりも小さいことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｃ２）工程では、前記第１領域および前記第２領域の前記窒化シリコン膜に紫外線が照射されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｃ１）工程で形成された前記窒化シリコン膜の引張応力が、前記（ｃ２）工程で行われる前記紫外線照射処理によって増大されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｃ１）工程で形成された前記窒化シリコン膜の水素含有率が、前記（ｃ２）工程で行われる前記紫外線照射処理によって低減されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｅ）工程で前記プラズマ処理を行った後、前記第２領域の前記第１絶縁膜の引張応力は前記第１領域の前記第１絶縁膜の引張応力の１／２以下であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｅ）工程で行われる前記プラズマ処理は、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、窒素プラズマ処理、またはアンモニアプラズマ処理、あるいは、これらのうちの２種以上の混合ガスプラズマ処理であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｅ）工程で行われる前記プラズマ処理は、水素プラズマ処理であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記第１および第２領域の前記第１絶縁膜上に前記マスク層用の材料膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、前記第２領域の前記材料膜を除去して前記第２領域の前記第１絶縁膜を露出させ、前記第１領域に前記材料膜を残して前記マスク層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ１）工程では、プラズマＣＶＤ法により、前記窒化シリコン膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１領域の前記半導体基板上に第１ゲート電極を、前記第２領域の前記半導体基板上に第２ゲート電極を、それぞれゲート絶縁膜を介して形成する工程、
（ｂ２）前記第１領域の前記半導体基板に前記第１ＭＩＳＦＥＴのソースまたはドレインとして機能する第１半導体領域を、前記第２領域の前記半導体基板に前記第２ＭＩＳＦＥＴのソースまたはドレインとして機能する第２半導体領域を、それぞれ形成する工程、
を有し、
前記（ｃ）工程では、前記半導体基板上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように、前記第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記マスク層は酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｅ）工程後で前記（ｆ）工程前に、
（ｅ１）前記マスク層を除去する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｆ）工程後、
（ｇ）前記層間絶縁膜および前記第１絶縁膜にコンタクトホールを形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記（ｆ）工程では、
前記第１領域では、前記マスク層上に前記層間絶縁膜が形成され、前記第２領域では、前記第１絶縁膜上に前記層間絶縁膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板と、
前記半導体基板の第１領域に形成されたｎチャネル型の第１ＭＩＳＦＥＴと、
前記半導体基板の第２領域に形成されたｐチャネル型の第２ＭＩＳＦＥＴと、
前記半導体基板上に、前記第１および第２ＭＩＳＦＥＴを覆うように形成された第１絶縁膜と、
前記第１絶縁膜上に形成された層間絶縁膜と、
を有し、
前記第１絶縁膜は、窒化シリコンからなりかつ引張応力膜として機能し、
前記第１領域の前記第１絶縁膜の水素含有率は、前記第２領域の前記第１絶縁膜の水素含有率と同等であり、
前記第１領域の前記第１絶縁膜の引張応力は、前記第２領域の前記第１絶縁膜の引張応力の２倍以上であることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第１および第２領域の前記第１絶縁膜の水素含有率は、３×１０２１／ｃｍ３以下であることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第１ＭＩＳＦＥＴは、
前記第１領域の前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１領域の前記半導体基板に形成された、前記第１ＭＩＳＦＥＴのソースまたはドレインとして機能する第１半導体領域と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記第２領域の前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２領域の前記半導体基板に形成された、前記第２ＭＩＳＦＥＴのソースまたはドレインとして機能する第２半導体領域と、
を有し、
前記第１絶縁膜は、前記半導体基板上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記層間絶縁膜および前記第１絶縁膜に形成されたコンタクトホールと、
前記コンタクトホール内に形成された導電性のプラグと、
を更に有することを特徴とする半導体装置。
【請求項１】
ｎチャネル型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｐチャネル型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板の前記第１領域に前記第１ＭＩＳＦＥＴを、前記半導体基板の前記第２領域に前記第２ＭＩＳＦＥＴを、それぞれ形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板上に、前記第１および第２ＭＩＳＦＥＴを覆うように、窒化シリコンからなりかつ引張応力膜として機能する第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１領域の前記第１絶縁膜を覆いかつ前記第２領域の前記第１絶縁膜を露出するマスク層を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１絶縁膜をプラズマ処理する工程、
（ｆ）前記（ｅ）工程後、前記第１および第２領域の前記第１絶縁膜上に層間絶縁膜を形成する工程、
を有し、
前記（ｃ）工程は、
（ｃ１）窒化シリコン膜を形成する工程、
（ｃ２）前記（ｃ１）工程後、前記（ｃ１）工程で形成された前記窒化シリコン膜に紫外線照射処理を施す工程、
を含み、前記（ｃ１）工程および前記（ｃ２）工程を１サイクル以上行うことにより前記第１絶縁膜が形成され、
前記（ｅ）工程では、前記プラズマ処理によって、前記第２領域の前記第１絶縁膜の引張応力が緩和されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１領域の前記第１絶縁膜が前記マスク層で覆われた状態で、前記プラズマ処理が行われることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｅ）工程で前記プラズマ処理を行った後、前記第２領域の前記第１絶縁膜の引張応力は前記第１領域の前記第１絶縁膜の引張応力よりも小さいことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｃ２）工程では、前記第１領域および前記第２領域の前記窒化シリコン膜に紫外線が照射されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｃ１）工程で形成された前記窒化シリコン膜の引張応力が、前記（ｃ２）工程で行われる前記紫外線照射処理によって増大されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｃ１）工程で形成された前記窒化シリコン膜の水素含有率が、前記（ｃ２）工程で行われる前記紫外線照射処理によって低減されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｅ）工程で前記プラズマ処理を行った後、前記第２領域の前記第１絶縁膜の引張応力は前記第１領域の前記第１絶縁膜の引張応力の１／２以下であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｅ）工程で行われる前記プラズマ処理は、水素プラズマ処理、ヘリウムプラズマ処理、アルゴンプラズマ処理、窒素プラズマ処理、またはアンモニアプラズマ処理、あるいは、これらのうちの２種以上の混合ガスプラズマ処理であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｅ）工程で行われる前記プラズマ処理は、水素プラズマ処理であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記第１および第２領域の前記第１絶縁膜上に前記マスク層用の材料膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、前記第２領域の前記材料膜を除去して前記第２領域の前記第１絶縁膜を露出させ、前記第１領域に前記材料膜を残して前記マスク層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｃ１）工程では、プラズマＣＶＤ法により、前記窒化シリコン膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１領域の前記半導体基板上に第１ゲート電極を、前記第２領域の前記半導体基板上に第２ゲート電極を、それぞれゲート絶縁膜を介して形成する工程、
（ｂ２）前記第１領域の前記半導体基板に前記第１ＭＩＳＦＥＴのソースまたはドレインとして機能する第１半導体領域を、前記第２領域の前記半導体基板に前記第２ＭＩＳＦＥＴのソースまたはドレインとして機能する第２半導体領域を、それぞれ形成する工程、
を有し、
前記（ｃ）工程では、前記半導体基板上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように、前記第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記マスク層は酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｅ）工程後で前記（ｆ）工程前に、
（ｅ１）前記マスク層を除去する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｆ）工程後、
（ｇ）前記層間絶縁膜および前記第１絶縁膜にコンタクトホールを形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記（ｆ）工程では、
前記第１領域では、前記マスク層上に前記層間絶縁膜が形成され、前記第２領域では、前記第１絶縁膜上に前記層間絶縁膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板と、
前記半導体基板の第１領域に形成されたｎチャネル型の第１ＭＩＳＦＥＴと、
前記半導体基板の第２領域に形成されたｐチャネル型の第２ＭＩＳＦＥＴと、
前記半導体基板上に、前記第１および第２ＭＩＳＦＥＴを覆うように形成された第１絶縁膜と、
前記第１絶縁膜上に形成された層間絶縁膜と、
を有し、
前記第１絶縁膜は、窒化シリコンからなりかつ引張応力膜として機能し、
前記第１領域の前記第１絶縁膜の水素含有率は、前記第２領域の前記第１絶縁膜の水素含有率と同等であり、
前記第１領域の前記第１絶縁膜の引張応力は、前記第２領域の前記第１絶縁膜の引張応力の２倍以上であることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第１および第２領域の前記第１絶縁膜の水素含有率は、３×１０２１／ｃｍ３以下であることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第１ＭＩＳＦＥＴは、
前記第１領域の前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１領域の前記半導体基板に形成された、前記第１ＭＩＳＦＥＴのソースまたはドレインとして機能する第１半導体領域と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記第２領域の前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２領域の前記半導体基板に形成された、前記第２ＭＩＳＦＥＴのソースまたはドレインとして機能する第２半導体領域と、
を有し、
前記第１絶縁膜は、前記半導体基板上に、前記第１および第２ゲート電極と前記第１および第２半導体領域とを覆うように形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記層間絶縁膜および前記第１絶縁膜に形成されたコンタクトホールと、
前記コンタクトホール内に形成された導電性のプラグと、
を更に有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１３−３３８４６（Ｐ２０１３−３３８４６Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１１−１６９０４６（Ｐ２０１１−１６９０４６）
【出願日】平成２３年８月２日（２０１１．８．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２３年８月２日（２０１１．８．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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