半導体装置
【課題】フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供する。
【解決手段】半導体チップ２と、半導体チップ２の主面に配置された複数の電極パッドと、複数の電極パッドの上に配置された複数のバンプ５とを有し、半導体チップ２のコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、第１のピッチは、第２のピッチよりも狭い。
【解決手段】半導体チップ２と、半導体チップ２の主面に配置された複数の電極パッドと、複数の電極パッドの上に配置された複数のバンプ５とを有し、半導体チップ２のコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、第１のピッチは、第２のピッチよりも狭い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンプを有する半導体装置に関する。
【背景技術】
【０００２】
電子機器等の小型化、高密度化に伴い、半導体チップの集積回路面にバンプを形成し、回路面を下に向けて実装基板に直接電気接続するフリップチップ実装が注目されている。一般に、バンプは、パッシベーション膜中の開口部に配置された電極パッド上にアンダーバリアメタルを介した状態で形成される。アンダーバリアメタルは、電極パッドとその上部に形成されるバンプとの間の接合強度を補助するメタル層である。アンダーバリアメタルは、スパッタ、蒸着、あるいはめっき方式等により形成される。バンプは、アンダーバリアメタル上に、印刷、めっき、あるいははんだボール搭載方式等により形成される。フリップチップ実装においては、半導体チップ上に形成されたバンプにより、半導体チップと実装基板とが電気的、かつ、機械的に接続される。
【０００３】
フリップチップ実装は実装密度を大きくできる点で優れている。一方、応力が半導体チップと実装基板との接合部に加わると、半導体チップと実装基板との接続信頼性が低下する。例えば、半導体チップと実装基板の熱膨張率の違いから、熱負荷印加時にこれらの接合部周辺には応力の蓄積が起こる。特に、応力が最も集中する半導体チップのコーナー部（以下、チップコーナー部という）においては、応力の蓄積が顕著である。そのために、チップコーナー部において、半導体チップと実装基板との接続信頼性が最も低下する。
【０００４】
上記問題を解決するために、半導体チップの集積回路と電気的に接続された回路接続用バンプに加え、チップコーナー部にチップ集積回路とは電気的に接続されないダミーバンプを接続補強用バンプとして備える方法が例えば特許文献１で提案されている。
【０００５】
また、特許文献２には、フリップチップ実装時の接続補強用としてのダミーバンプをチップ内部の静電保護回路と接続させることで、過大な電荷蓄積を抑制する方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−１５３７４７号公報
【特許文献２】特開２００４−６３７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１及び特許文献２には、バンプを半導体チップと実装基板との接続補強用として配置する方法は開示されているがバンプを利用して半導体チップと実装基板との電気的な接続信頼性をさらに向上させる方法については何ら開示されていない。
【０００８】
本発明は、上記問題を解決するためになされたものであり、フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明に係る半導体装置は、半導体チップと、半導体チップの主面に配置された複数の電極パッドと、複数の電極パッドの上に配置された複数のバンプと、を有し、半導体チップのコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、第１のピッチは、第前記第２のピッチよりも狭いことを特徴とする。
【００１０】
そして、第１のバンプ及び第２のバンプは、ダミーバンプであることが好ましい。
【００１１】
また、電極パッドの外側には、バンプが接続されていない周辺パッド又はＩ／Ｏセルが配置されており、配線は、平面視において、周辺パッドの外側を通過するように配置されていることが好ましい。
【発明の効果】
【００１２】
本発明によれば、フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置を示す図であり（ａ）は概略斜視図、（ｂ）は（ａ）のＸ１−Ｘ１線の概略断面図
【図２】本発明の実施形態に係る半導体装置内の半導体チップ上に形成される代表的なバンプの概略断面図
【図３】本発明の実施形態に係る半導体装置内の半導体チップ上に形成されたバンプの配列の一例を示す図であり、（ａ）〜（ｃ）は概略平面図
【図４】本発明の実施形態に係る半導体装置内の半導体チップ上に形成されたバンプの配列の一例を示す概略平面図
【図５】本発明の実施形態に係る半導体装置内で使用されるケルビン接続構造を説明するための図
【図６】本発明の実施形態に係る半導体装置内の半導体チップ上にケルビン接続構造を構成する配線の一例を示す概略断面図
【図７】本発明の実施形態に係る半導体装置内のバンプ用電極パッドと周辺パッドとを接続する配線の一例を示す概略断面図
【図８】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図９】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す図であり、（ａ）は概略平面図、（ｂ）、（ｃ）は（ａ）のＡ−Ａ線の概略断面図
【図１０】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１１】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１２】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１３】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１４】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１５】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１６】本発明の実施形態に係る半導体装置の他の例を示す図であり、（ａ）は概略斜視図、（ｂ）は（ａ）のＸ２−Ｘ２線の概略断面図
【図１７】本発明の実施形態に係る半導体装置の他の例を示す図であり、（ａ）は概略斜視図、（ｂ）は（ａ）のＸ３−Ｘ３線の概略断面図
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態に係る半導体装置について図面を参照して説明する。
【００１５】
なお、以下で参照する各図は、説明の便宜上、本発明に係る半導体装置を構成する部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明の半導体装置は、参照する各図に示されていない任意の構成部材を備えることができる。また、各図中の部材の寸法は、実際の構成部材の寸法及び各部材の寸法比率等を必ずしも忠実に表したものではない。また、各部材の材料は、好ましい形態を記載したに過ぎず、記載した材料に限定されるものではない。
【００１６】
図１は、本発明の実施形態に係る半導体装置の一例を示す図であり、図１（ａ）は概略斜視図、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線の概略断面図である。半導体装置１は、図１（ａ）に示すように、実装基板３と、実装基板３に搭載された半導体チップ２とを備えている。また、図１（ｂ）に示すように、半導体チップ２の実装基板３側の表面（主面）には、マトリクス状に配置された複数のバンプ５が形成されている。実装基板３上には、電極パッド（図示せず）がバンプ５に対応する位置に形成されている。バンプ５と電極パッドとが接続されて、半導体チップ２が実装基板３の上にフリップチップ実装されている。なお、ソース・ドレイン、及びそれらと接続する配線を有する層間絶縁膜などからなる回路面は、半導体チップ２の主面側に配置され、バンプ５と電気的に接続している。バンプ５の材料としては、例えばＳｎ−２．３Ａｇ組成のはんだなどが好適であるが、他の組成のはんだやはんだ以外の金属材料を用いることができる。また、Ｃｕを有するピラーなどを備えたバンプ形態を採用することもできる。また、実装基板３は、その裏面に、Ｓｎ−３Ａｇ−０．５Ｃｕ等の素材からなるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれるはんだボール６を備える。実装基板３は、はんだボール６により他の実装基板に２次実装される。
【００１７】
本実施形態の半導体装置１では、実装基板３と半導体チップ２との間に樹脂などの材料からなるアンダーフィル４が充填されている。半導体チップ２の周囲のアンダーフィル４は、半導体チップ２の外側に向かって傾斜するフィレットを形成している。アンダーフィル４は、半導体チップ２を実装基板３にフリップチップ実装するフリップチップボンディング工程の後、乾燥により吸湿水分を除去し、アンダーフィル４を塗布する塗布工程において供給、形成される。通常は、半導体チップ２の一辺もしくは二辺に同時にアンダーフィル樹脂を滴下し、滴下されたアンダーフィル樹脂が毛細管現象によって実装基板３と半導体チップ２との間に充填される。この塗布工程の後、所定のプロファイルを持った加熱工程を経ることでアンダーフィル樹脂が硬化し、接着性、強度、硬度を備えたアンダーフィル４が形成される。アンダーフィル樹脂を硬化する加熱工程の具体的なプロファイルは、アンダーフィル樹脂の特性やパッケージ仕様に応じて定められる。例えば、アンダーフィル樹脂を１０５℃で２時間加熱して半硬化させた後に、１５０℃で更に２時間加熱し本硬化させてもよい。このように、半導体チップ２と実装基板３との間隙に充填されるアンダーフィル４により、バンプ接合部周辺構造や半導体チップ２の回路面が保護される。
【００１８】
図２は、本実施形態に係る半導体装置の半導体チップ上に形成される代表的なバンプの概略断面図である。図２に示すように、Ｓｉなどの半導体材料を有する基板１１の上に例えばＡｌからなる電極パッド１０が形成されている。なお、基板１１内には、ソース・ドレイン、及びそれらと接続する配線を有する絶縁層（ソース・ドレインの上側に配置）が形成されているが、図示を省略している。なお、配線と電極パッド１０とは電気的に接続している。基板１１及び電極パッド１０の周縁部を覆うように、例えば窒化ケイ素（Ｓｉ3Ｎ4）からなる第１保護膜９が形成されている。第１保護膜９は、電極パッド１０の一部を露出する第１開口部を有している。第１保護膜９の上に、第１保護膜９の第１開口部を含む位置に第２開口部を有する第２保護膜７が形成されている。第２保護膜７を形成する工程は以下の通りである。まず、例えばスピンナを用いて、電極パッド１０及び第１保護膜９の上に、ポリイミドを均一に塗布する。その後、続けて、プリベーク（７０℃で５０秒、９０℃で５０秒及び１０５℃で１１０秒）を行う。その後に、所定の開口部を形成できるパターンに露光する。次に、現像前ベーク（８０℃で５０秒）を行う。その後に、現像及びキュア（１４０℃で１７０秒及び３５０℃で３６００秒）を順次行うことにより、開口部を有する第２保護膜７が形成できる。なお、第２保護膜７は、ポリイミドに代えてベンゾオキサゾール又はシリコン系の樹脂材料等を用いてもよい。第２保護膜７の開口部には、１×１０-3ｍｍ〜７×１０-3ｍｍ程度の厚みを持つアンダーバリアメタル８が形成されている。一般的に、アンダーバリアメタル８は電極パッド１０とその上部に形成されるバンプ５との間の接合強度を高めるメタル層として形成される。アンダーバリアメタル８の材質としては、例えば、ニッケル（Ｎｉ）からなるものが挙げられるが、これに限定するものではない。また、アンダーバリアメタル８はスパッタや蒸着等により形成されてもよいし、あるいはめっき方式により形成されてもよい。
【００１９】
更に、アンダーバリアメタル８上に形成されるバンプ５は、はんだめっきの方法により形成することができる。例えば、スパッタ法でシード層を付け、フォトレジストを塗布、フォトリソグラフィ工程でバンプ部のみを開口させる。その後、ウェハをめっき液の中に浸漬し、はんだを析出させる。また、バンプ５は、ボールマウント法により形成してもよい。ボールマウント法では、まずアンダーバリアメタル８と対応する位置に開口部を有する厚さが０．０２ｍｍ〜０．０４ｍｍ程度の金属板からなる印刷マスクを準備する。Ｓｉ基板１１のバンプ形成面の全体を印刷マスクによって覆った後、ゴム製又は金属製のスキージを用いて、アンダーバリアメタル８の表面にフラックスを印刷する。次に、アンダーバリアメタル８と対応する位置に開口部を有する搭載マスクを用いて、フラックスが印刷されたアンダーバリアメタル８の上にバンプ材料を設ける。次に、バンプ材料が設けられたＳｉ基板１１を熱処理して、バンプ材料を溶融することによりバンプ材料をアンダーバリアメタル８と接合する。上記プロセスにおいて、アンダーバリアメタル８の上に印刷したフラックスは、バンプ材料の保持及び再溶解（リフロー）時における酸化膜の除去の２つの機能を主に有する。このため、フラックスは、ロジン系又は水溶性フラックス等を用いることができる。特に、ハロゲンフリータイプのロジン系フラックスを用いることが好ましい。バンプ材料は、錫、銀及び銅等のはんだ材料からなるはんだボール等が好ましいが、他の組成の材料を用いてもよい。バンプ材料の大きさは、径が０．０７ｍｍ〜０．１２５ｍｍ程度であることが好ましいが、これに限定されない。また、電極パッド１０、第１保護膜９、第２保護膜７、及びアンダーバリアメタル８を含むバンプ５周辺構造は様々なバリエーションが可能であり、上記の構造に限定されない。
【００２０】
各電極パッド１０上にバンプ５を形成する際には、電極パッド１０上の残渣や酸化膜をスパッタリング等で清浄、除去した上で、アンダーバリアメタル８を形成し、続いてバンプ５を形成することが好ましい。電極パッド１０の清浄、除去処理が不十分であると、バンプ５周辺構造の接続信頼性の低下や機能不良などの不具合が発生する可能性がある。電極パッド１０上の残渣や酸化膜の洗浄、除去の方法としては、例えば、アルゴンプラズマで電極パッド１０を深さ方向に１００〜３００Å程度エッチングすることが好ましい。電極パッド１０のエッチングに代えて、アンダーバリアメタル８のエッチングを施してもよい。あるいは電極パッド１０のエッチングと共に、アンダーバリアメタル８のエッチングを施してもよい。またエッチング方法やエッチング量の設定値は、対象部材や前後工程、保管環境等に応じて、選択すればよく、上記の方法や設定値に限定されるものではない。
【００２１】
図３及び図４は、本実施形態に係る半導体装置の半導体チップ上に形成されたバンプの配列の一例を示す概略平面図である。図３及び図４に示すように、半導体チップ２の表面（主面）には、複数のバンプ５がＸ方向（第１の方向）及びＸ方向に直交するＹ方向（第２の方向）に沿って２種類のピッチでマトリクス状に形成されている。図３及び図４は、約３．２ｍｍ×約３．２ｍｍの半導体チップ２の表面に、バンプ５が約１６０μｍと約２４０μｍの２種類のピッチで混在して配置された例を示している。ここで、バンプ５は、半導体チップ２の中心部において幅広のピッチ（バンプ５が第３のバンプと第４のバンプを有するときの、第３のバンプと第４のバンプとの間の距離）で配置され、半導体チップ２の外周部において幅狭のピッチ（バンプ５が第１のバンプと第２のバンプを有するときの、第１のバンプと第２のバンプとの間の距離）で配置されている。
【００２２】
なお、半導体チップ２のサイズ、バンプ５のピッチ、バンプ５の配置の形態等は、これに限定されない。また、図３は、半導体チップ２の外周部に、検査用の周辺パッド１２が配置されている例を示している。また、集積回路が形成された半導体チップ２を含む半導体装置において、外部回路とのインタフェース機能を備える入出力セル（Ｉ／Ｏセル１３）が半導体チップ２の外周部に配置される場合がある。図４は、半導体チップ２の外周部にこうしたＩ／Ｏセル１３が配置された例を示している。なお、検査用の周辺パッドと入出力セルとが混在していても構わない。その場合、例えば、検査用の周辺パッドがより外側に配置されることが考えられる。また、図示しないが、検査用の周辺パッドの外側に、シールリングの一部が配置されていてもよい。シールリングは、半導体チップ２を囲うように配置され、ダイシング時の機械的衝撃や外界雰囲気の影響から半導体チップ２の回路形成領域を保護する役割を果たす。以下、主に図３（ａ）に例示する半導体チップ２を用いて、本実施形態を説明する。
【００２３】
上記のように、半導体装置１においては、バンプ接合部周辺にかかる応力はチップ中心から離れるほど大きくなり、チップコーナー部では最も大きくなる傾向がある。そこで、チップコーナー部における半導体チップ２と実装基板３との接合強度を高め、半導体チップ２と実装基板３との間の電気的な接続信頼性の低下を防止する必要がある。そのためには、４箇所のチップコーナー部に存在する最外バンプ及びそれぞれの最近接バンプがＸ方向及びＹ方向それぞれにおいて、最小ピッチで配置されることが好ましい。ここで、最外バンプとはチップ中心から見て最も外側（チップ中心から最も遠い位置）に配置されたバンプである。また、最近接バンプとは、対象バンプから最も近い位置に配置されたバンプである。例えば、図３（ａ）に例示する半導体チップ２の各チップコーナー部では、最外バンプ及びそれぞれの最近接バンプを含む４列×４行の１６個のバンプ５が最小ピッチで配置されている。このようなバンプ５の配置によりチップコーナー部の接合強度を高めることができる。また、仮にチップコーナー部における接合部に損傷が発生したとしても、半導体装置の機能が不良とならないようにする必要がある。そのために、４箇所のチップコーナー部における最外バンプは半導体チップ２内部の集積回路と電気的に接続されないダミーバンプ５２としておくことが好ましい。ただし、ダミーバンプ５２は４箇所のチップコーナー部における最外バンプだけに限定するものではなく、それ以外の位置にも適宜追加形成してもよい。また、図３及び図４では、バンプ５のピッチは２種類としたが３種類以上としてもよい。
【００２４】
各チップコーナー部におけるダミーバンプ５２としては、図３（ａ）に示すように、バンプ配列のマトリクスのコーナーに配置されたダミーバンプ５２ａ（第１ダミーバンプ）と、マトリクスのコーナーとＸ方向に隣接する位置に配置されたダミーバンプ５２ｂ（第２ダミーバンプ）と、マトリクスのコーナーとＹ方向に隣接した位置に配置されたダミーバンプ５２ｃ（第３ダミーバンプ）の３つのダミーバンプとしてもよい。また、図３（ｂ）に示すように、チップコーナー部におけるダミーバンプ５２を、ダミーバンプ５２ｂ及びダミーバンプ５２ｃの２つのダミーバンプとしてもよい。あるいは、図３（ｃ）に示すように、チップコーナー部におけるダミーバンプ５２を、ダミーバンプ５２ｂと、ダミーバンプ５２ｃと、マトリクスのコーナーと斜め方向に隣接したダミーバンプ５２ｄの３つのダミーバンプとしてもよい。
【００２５】
上記のように、電気的な接続信頼性が最も低いチップコーナー部の最外バンプを含むバンプ５をダミーバンプ５２とすることで、これらのバンプ５の電気接続性が損なわれた場合でも半導体装置の機能不良とならない。
【００２６】
ところで、前述したように、各電極パッド１０上にバンプ５を形成する工程において、電極パッド１０の清浄、除去処理が不十分であると、バンプ周辺構造の接続信頼性や機能不良といった不具合が発生する可能性がある。そのため、洗浄、除去処理が有効に施されているかどうかを工程の中で適宜確認することは非常に重要となる。そのための手段として、ケルビン接続構造を構成する複数バンプ間で４端子測定を実施し、対象となるバンプ５における電極パッド１０とバンプ５頂部間の抵抗値を確認する方法がある。
【００２７】
例えば、通常であれば上記抵抗値が１ｍΩのところ、あるタイミングで１００ｍΩと検出された場合、その時点でのバンプ形成工程に何らかの異常が存在すると考えられる。特に、上記抵抗値に直接的に影響を与える電極パッド１０の清浄、除去処理工程に異常が発生した可能性が高い。バンプ形成工程で異常が発生した状態のまま、フリップ実装工程を継続すると、最終的にバンプ周辺構造の接続信頼性の低下や機能不良といった不具合が発生する。このような不具合の発生を事前に防止し、常に正常な半導体チップ２をフリップチップ実装工程に供給するために、上記抵抗値を適宜確認することが重要である。
【００２８】
一方で、上記のように電極パッド１０とバンプ５頂部間の抵抗値を確認する際、ケルビン接続構造を形成するバンプ５にはそれぞれプローブが接触する。そのため、バンプ５及びバンプ５の下地構造にクラック等の物理的な影響が発生し易い。この影響を避けるために、半導体チップ２内部の集積回路に接続されないダミーバンプ５２を、ケルビン接続構造を構成するバンプ５として活用することが好ましい。すなわち、ダミーバンプ５２を半導体チップ２と実装基板３との接続補強用としてだけでなく、電極パッド１０とバンプ５頂部間の接続抵抗測定用としても活用することが好ましい。なお、半導体チップ２における４箇所のチップコーナー部のうち、少なくとも１箇所において、ダミーバンプ５２を含むケルビン接続構造が形成されていればよい。
【００２９】
図５は、ケルビン接続構造を用いた４端子測定法の原理を説明するための図である。なお、図５では、電極パッド１０とダミーバンプ５２ａ頂部間の抵抗値を測定する場合を示す。図５（ａ）に示すように、ダミーバンプ５２ａ及び５２ｂのそれぞれの頂部に電流プローブ３１ａ及び３１ｂが接触され、ダミーバンプ５２ａ頂部から電極パッド１０を経由してダミーバンプ５２ｂ頂部に至る経路３３に電流Ｉｉｎを流す。一方、ダミーバンプ５２ａ及び５２ｃのそれぞれの頂部に電圧プローブ３２ａ及び３２ｂが接触され、ダミーバンプ５２ａ頂部から電極パッド１０を経由してダミーバンプ５２ｃ頂部に至る経路３４において発生する電圧Ｖｏｕｔを測定する。電極パッド１０とダミーバンプ５２ａ頂部間の抵抗Ｒは、電圧Ｖｏｕｔと電流Ｉｉｎの関係からオームの法則によって容易に求めることができる。
【００３０】
図６は、本実施形態に係る半導体装置の半導体チップにケルビン接続構造を構成する配線の一例を示す概略断面図である。図６に示すように、ケルビン接続構造を構成する２つの隣接する電極パッド１０は、例えば電極パッド１０の下地層である銅などの材料からなる配線層１５により接続されている。ケルビン接続構造を構成する配線の材質や構造はこれに限るものでなく、例えば、電極パッド１０と同一層に電極パッド１０を構成するＡｌで配線してもよい。なお、ケルビン接続構造を構成する配線も、これら回路接続用バンプ５１に通じる配線と同様の配線層、配線材料で形成することが好ましい。これにより、配線経路やそれを形成する工程の簡素化が可能となる。なお、ケルビン接続構造を構成する配線としては、上記以外に、電極パッド１０の直下層より更に内部の配線層を活用することも可能である。なお、回路接続用バンプ５１のバンプ周辺構造とダミーバンプ５２のバンプ周辺構造を同一にするのが好ましい。これにより、回路接続用バンプ５１とダミーバンプ５２との間で、半導体チップ２と実装基板３との接合強度の差異を発生させないようにすることができる。その結果、信頼性の高い半導体装置を得られる。そのために、バンプ５、アンダーバリアメタル８及び電極パッド１０の材料仕様が、回路接続用バンプ５１とダミーバンプ５２で同一であることが好ましい。また、電極パッド１０とアンダーバリアメタル８の界面からバンプ５頂部に至る平面的及び立体的寸法仕様も、回路接続用バンプ５１とダミーバンプ５２で同一であることが好ましい。
【００３１】
一方、図３（ａ）に示すように、半導体チップ２の外周部には、検査用の周辺パッド１２が配置されている。バンプ用電極パッド１０と検査用の周辺パッド１２は、例えば図７に示すように電極パッド１０の下地層である銅配線層１５により接続されている。配線の材質や構造はこれに限るものでなく、バンプ用電極パッド１０と検査用の周辺パッド１２は、電極パッド１０と同一層に電極パッド１０を構成するＡｌで接続されもよい。あるいは、バンプ用電極パッド１０と検査用の周辺パッド１２は、電極パッド１０の直下層より更に内部の配線層により接続されてもよい。
【００３２】
図８は、図３（ａ）に示す半導体チップ２の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図８では、チップコーナー部に３つのダミーバンプ５２ａ、５２ｂ、５２ｃが配置されている。ダミーバンプ５２ａとダミーバンプ５２ｂ及びダミーバンプ５２ａとダミーバンプ５２ｃとがそれぞれ配線１６ａ及び配線１６ｂにより接続されて、ケルビン接続構造が形成されている。以下、配線１６ａと配線１６ｂを区別しない場合は、配線１６と呼ぶ。このようなケルビン接続構造を形成すると、上記４端子法によりダミーバンプ５２ａのバンプ頂部から電極パッド間の抵抗値を計測することができる。上記のように、ケルビン接続構造を構成する配線１６は、電極パッド１０以下の配線層に形成されるので実際には見えない。図８では、便宜上、ケルビン接続構造の平面的な存在位置を示すため、強調して表記している。また、ケルビン接続構造以外の配線については、記載を省略している。
【００３３】
半導体チップ２の配線構造によっては、ダミーバンプ５２を含むケルビン接続構造が、回路接続用バンプ５１に通じる配線の形成に制約を与える場合がある。すなわち、半導体チップ２のチップコーナー部において、ケルビン接続構造の外側（半導体チップ２の周辺部）にバンプ用以外のパッド１２またはＩ／Ｏセル１３が配置されている。これらと回路接続用バンプ５１を接続する際、ケルビン接続構造の配線１６が邪魔をして同一層での配線が困難となる。そのため、バンプ用以外のパッド１２またはＩ／Ｏセル１３と回路接続用バンプ５１とを接続する配線は、ケルビン接続構造の配線１６とは異なる層を通す必要がある。
【００３４】
そのために、例えば図９に例示するようなケルビン接続構造が考えられる。図９では、ダミーバンプ５２ａとダミーバンプ５２ｂとを接続する配線１６ａが半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２の外周部を通るよう形成されている。なお、配線１６ａがＩ／Ｏセルの外周部を通るように形成されていてもよい。ここで、ダミーバンプ５２ａとダミーバンプ５２ｃとを接続する配線１６ｂが、パッド１２の外周部を通るよう形成されてもよい。このようにすることで、ダミーバンプ５２によってケルビン接続構造を形成しながら、バンプ用以外のパッド１２に通じる配線１７もケルビン接続構造を構成する配線１６と同一の層に形成することができる。また、チップエッジ近傍領域を有効活用できるという利点もある。図９（ｂ）及び（ｃ）は、図９（ａ）のＡ−Ａ線の概略断面図である。図９（ｂ）に示す例では、ケルビン接続構造を構成する配線１６は、電極パッド１０と同一層で形成され、バンプ用以外のパッド１２に通じる配線１７も配線１６と同一層で形成されている。一方、図９（ｃ）に示す例では、ケルビン接続構造を構成する配線１６は、電極パッド１０の直下層に形成され、バンプ用以外のパッド１２に通じる配線１７もこれと同一層で形成されている。
【００３５】
図１０は、本実施形態のケルビン接続構造の別の構成例を示す概略平面図である。図１０のダミーバンプ５２の配置は図９と同じである。図１０では、ダミーバンプ５２ａはダミーバンプ５２ｃと配線１６ａにより接続されており、ダミーバンプ５２ｃは隣接する回路接続用バンプ５１ｃと配線１６ｂにより接続されている。そして、残りのダミーバンプ５２ｂには配線が施されていない。このように、ダミーバンプ５２と回路接続用バンプ５１でケルビン接続構造を構成し、特定のダミーバンプ（例えば、ダミーバンプ５２ｃ）のバンプ頂部から電極パッド間の抵抗値を計測することが可能となる。ここで、ダミーバンプ５２ａとダミーバンプ５２ｂ、及びダミーバンプ５２ｂと隣接する回路接続用バンプ５１ｂを配線１６で接続してケルビン接続構造を形成してもよい。すなわち、この例では、ダミーバンプ５２ｂ及びダミーバンプ５２ｃのいずれか一方が、ダミーバンプ５２ａ及び隣接する回路接続用バンプ５１と配線１６により接続されてケルビン接続構造が形成される。
【００３６】
更に、図１１に示すようなケルビン接続構造を形成することも可能である。図１１は、図３（ｂ）に示す半導体チップ２の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図１１では、チップコーナー部に２つのダミーバンプ５２ｂ、５２ｃが配置されている。図１１（ａ）では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂと隣接する回路接続用バンプ５１ｂとが配線１６ｂにより接続されて、ケルビン接続構造が形成されている。そして、２つのダミーバンプ５２ｂとダミーバンプ５２ｃとを接続する配線１６ａは半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２の外周部を通るよう形成されている。また、図１１（ｂ）に示すように、回路接続用バンプ５１ｃに代えて回路接続用バンプ５１ｄを用いてケルビン接続構造を形成してもよい。さらには、図示していないが、ダミーバンプ５２ｂとダミーバンプ５２ｃが配線１６ａにより接続され、ダミーバンプ５２ｃと隣接する回路接続用バンプ５１ｃまたは回路接続用バンプ５１ｄが配線１６ｂにより接続されて、ケルビン接続構造が形成されてもよい。すなわち、この例では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂ及びダミーバンプ５２ｃのいずれか一方が、隣接する回路接続用バンプ５１と配線１６ｂにより接続されてケルビン接続構造が形成される。
【００３７】
このように、ダミーバンプ５２を２バンプとすることで、バンプ配列のマトリクスのコーナー（最外バンプに該当する位置）にバンプ５を配置する必要がない。これにより、熱サイクルなどによる応力が最も集中するチップコーナー部において、バンプ配列のマトリクスのコーナーにバンプを配置しないことにより、チップコーナー部の接合部損傷による半導体装置の機能不良リスクを低減できる。
【００３８】
なお、上記のようなケルビン接続構造において、ダミーバンプ５２と接続される回路接続用バンプは、ダミーバンプ５２の最近接バンプであることが好ましい。このようにすれば、ケルビン接続構造を構成する配線１６の長さを最小化できる。また、半導体チップ２内の各種パッドやＩ／Ｏセル、またはそれに通じる配線の配置の自由度を高めることができる。
【００３９】
また、ケルビン接続構造を図１２に示すように形成することも可能である。図１２は、図３（ｃ）に示す半導体チップ２の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図１２では、チップコーナー部に３つのダミーバンプ５２ｂ、５２ｃ、５２ｄが配置されている。ここでは、ダミーバンプ５２ｄとダミーバンプ５２ｂ及びダミーバンプ５２ｄとダミーバンプ５２ｃとがそれぞれ配線１６ａ及び配線１６ｂにより接続されて、ケルビン接続構造が形成されている。このようにすれば、ケルビン接続構造が形成されたチップコーナー部において、２つのダミーバンプ５２が配置される図１１（ａ）、（ｂ）と比較して、仮にチップコーナー部の破壊が発生した場合でも機能不良リスクを低減できる。
【００４０】
更に、図１３に示すようなケルビン接続構造を形成することも可能である。図１３では、ダミーバンプ５２の配置は図１２と同じである。図１３では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂとダミーバンプ５２ｄとが配線１６ｂにより接続されて、ケルビン接続構造が形成されている。また、図示していないが、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｃとダミーバンプ５２ｄとが配線１６ｂにより接続されて、ケルビン接続構造が形成されてもよい。すなわち、この例では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂ及びダミーバンプ５２ｃのいずれか一方が、ダミーバンプ５２ｄと配線１６ｂにより接続されてケルビン接続構造が形成される。そして、ダミーバンプ５２ｂとダミーバンプ５２ｃとを接続する配線１６ａは、半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２の外周部を通るよう配線されている。このような場合も、やはりケルビン接続構造を構成する配線１６とバンプ用以外のパッド１２に通じる配線１７を同一層で形成することが可能となる。
【００４１】
また、図１４は、半導体チップ２の外縁部近傍にシールリング１８を備えた例を示す。図１４（ａ）及び（ｂ）のケルビン接続構造は、それぞれ図９及び図１３のケルビン接続構造と同じである。図１４に示すように、ケルビン接続構造が形成されたチップコーナー部において、半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２またはＩ／Ｏセル１３の外周部を通るよう形成された配線１６ａは、シールリング１８よりも内周部に位置することが好ましい。別の言い方をすると、配線１６ａは、バンプ用以外のパッド１２またはＩ／Ｏセル１３とシールリング１８の間を通過するように位置することが好ましい。このようにすれば、ウェハダイシング時に生じ得るダイシング断面のクラックや欠け起因の外界影響からケルビン接続構造を構成する配線１６を保護できる。その結果、特定のダミーバンプ（例えば、ダミーバンプ５２ａまたはダミーバンプ５２ｄ）のバンプ頂部から電極パッド間の抵抗値計測を確実に実施できる。
【００４２】
なお、ケルビン接続構造が形成されたチップコーナー部においては、ケルビン接続構造を構成する配線１６ａ、１６ｂの少なくとも１つが、ケルビン接続構造以外の配線に比べて大きな幅を持つことが好ましい。ケルビン接続構造を用いて、対象となるバンプにおける電極パッドとバンプ頂部間の抵抗値を測定する際、電圧プローブと電流プローブを所定バンプ上に直接接触させることが一般的である。ケルビン接続構造を構成する配線１６ａ、１６ｂの少なくとも１つが、ケルビン接続構造以外の配線に比べて大きな幅を持つよう形成すれば、ケルビン接続構造及びこれを構成するバンプの存在箇所を容易に視認できる。
【００４３】
また、こうしたケルビン接続構造の視認性を更に上げる方法の一例を、図１５に示す。図１５に示すように、ケルビン接続構造が形成されたチップコーナー部において、ケルビン接続構造を構成する配線１６ａの一部又は全部の上層に保護膜を形成しない、保護膜開口部１９を有する。そして、この保護膜開口部１９からケルビン接続構造の配線１６ａの露出部分２０が確認できるようにしている。
【００４４】
ところで、高密度実装を実現するために、半導体チップ２は図１に示すようなフリップチップ実装されていることが好ましい。上述したように、本実施形態のバンプ配置によれば、チップコーナー部の半導体チップ２と実装基板３との接合強度を高めると共に、仮にチップコーナー部の接合部に損傷が発生したとしても、半導体装置の機能不良リスクを低減することができる。このような構成では、半導体チップ内部の層間絶縁膜を構成する絶縁膜として、低誘電率膜（ｌｏｗ−ｋ膜）又は低誘電率膜よりも更に誘電率が低い超低誘電率膜（Ｅｘｔｒｅｍｅｌｙ ｌｏｗ−ｋ（ＥＬＫ）膜）を積極的に用いることも可能となる。すなわち、これらの材料は、ＬＳＩの高速化及び低消費電力化を実現する一方で、層間絶縁膜としては機械的に脆弱であるという課題があるが、本実施形態を適用すれば、この課題を解決できる。ここで、低誘電率膜とは、シリコン酸化膜（比誘電率が３．５〜４．０程度）に比べて低誘電率の膜であり、比誘電率が２．７〜３．０程度のものである（例えば、ＳｉＯＦ膜）。また、超低誘電率膜は更に誘電率が低い膜であって、比誘電率が２．７程度以下ものである（例えば、ＳｉＣＯＨ膜）。ただし、これらの数値はあくまで一例であり、これらには限定されるものではない。
【００４５】
なお、半導体チップ２と実装基板３との間の電気的な接続信頼性低下のリスクを更に低減する方法を図１６に示す。図１６は、本実施形態に係る半導体装置の他の例を示す図であり、図１６（ａ）は概略斜視図、図１６（ｂ）は、図１６（ａ）のＸ２−Ｘ２線の概略断面図である。図１６に示すように、フリップチップ実装を用いた半導体装置１は、半導体チップ２の上面に放熱板２１を搭載してもよい。これにより、半導体チップ２を効率的に放熱するとこができるとともに、半導体装置１全体の反りを低減し、接続信頼性低下のリスクを効果的に低減できる。更に、フリップチップ実装を用いた半導体装置１が他の実装基板に実装された場合の接続信頼性を高めるための方法を図１７に示す。図１７は、本実施形態に係る半導体装置の他の例を示す図であり、図１７（ａ）は概略斜視図、図１７（ｂ）は、図１７（ａ）のＸ３−Ｘ３線の概略断面図である。図１７に示すように、放熱板２１は、放熱板２１の搭載面から平面視した際、放熱板２１と実装基板３の接着部位２２が、実装基板３の裏面に多数存在するはんだボール６の最外周列と一部重なるように形成することが好ましい。これにより、半導体装置１全体の反りを更に低減し、半導体チップ２と実装基板３との間の電気的な接続信頼性低下のリスクを更に低減できる。また、半導体装置１が他の実装基板に実装された場合の接続信頼性を高めることができる。
【００４６】
以上説明したように、本発明によれば、フリップチップ実装に用いられる半導体装置において、熱サイクルなどによる応力が最も集中するチップコーナー部で、半導体チップと実装基板との接合強度を高めることができる。また、仮にチップコーナー部の接合部に損傷が発生したとしても、半導体装置の機能不良のリスクを低減できる。さらに、チップコーナー部において半導体チップと実装基板との電気接続性を前工程で確認でき、信頼性の高い半導体装置を提供できる。
【産業上の利用可能性】
【００４７】
本発明によれば、半導体チップと実装基板間の電気的な接続信頼性を高めることができるので、例えば、半導体チップがアンダーフィルを介在させて実装基板とフリップチップ実装された、半導体装置に好適である。
【符号の説明】
【００４８】
１ 半導体装置
２ 半導体チップ
３ 実装基板
４ アンダーフィル
５ バンプ
６ はんだボール
７ 第２保護膜
８ アンダーバリアメタル
９ 第１保護膜
１０ 電極パッド
１１ Ｓｉ基板
１２ 検査用の周辺パッド
１３ Ｉ／Ｏセル
１５ 銅配線層（電極パッドの下地層）
１６，１６ａ，１６ｂ，１７ 配線
１８ シールリング
１９ 保護膜開口部
２０ ケルビン接続構造の配線の露出部分
２１ 放熱板
２２ 接着部位
５１，５１ｂ，５１ｃ，５１ｄ 回路接続用バンプ
５２ ダミーバンプ
５２ａ 第１ダミーバンプ
５２ｂ 第２ダミーバンプ
５２ｃ 第３ダミーバンプ
５２ｄ 第４ダミーバンプ
【技術分野】
【０００１】
本発明は、バンプを有する半導体装置に関する。
【背景技術】
【０００２】
電子機器等の小型化、高密度化に伴い、半導体チップの集積回路面にバンプを形成し、回路面を下に向けて実装基板に直接電気接続するフリップチップ実装が注目されている。一般に、バンプは、パッシベーション膜中の開口部に配置された電極パッド上にアンダーバリアメタルを介した状態で形成される。アンダーバリアメタルは、電極パッドとその上部に形成されるバンプとの間の接合強度を補助するメタル層である。アンダーバリアメタルは、スパッタ、蒸着、あるいはめっき方式等により形成される。バンプは、アンダーバリアメタル上に、印刷、めっき、あるいははんだボール搭載方式等により形成される。フリップチップ実装においては、半導体チップ上に形成されたバンプにより、半導体チップと実装基板とが電気的、かつ、機械的に接続される。
【０００３】
フリップチップ実装は実装密度を大きくできる点で優れている。一方、応力が半導体チップと実装基板との接合部に加わると、半導体チップと実装基板との接続信頼性が低下する。例えば、半導体チップと実装基板の熱膨張率の違いから、熱負荷印加時にこれらの接合部周辺には応力の蓄積が起こる。特に、応力が最も集中する半導体チップのコーナー部（以下、チップコーナー部という）においては、応力の蓄積が顕著である。そのために、チップコーナー部において、半導体チップと実装基板との接続信頼性が最も低下する。
【０００４】
上記問題を解決するために、半導体チップの集積回路と電気的に接続された回路接続用バンプに加え、チップコーナー部にチップ集積回路とは電気的に接続されないダミーバンプを接続補強用バンプとして備える方法が例えば特許文献１で提案されている。
【０００５】
また、特許文献２には、フリップチップ実装時の接続補強用としてのダミーバンプをチップ内部の静電保護回路と接続させることで、過大な電荷蓄積を抑制する方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−１５３７４７号公報
【特許文献２】特開２００４−６３７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１及び特許文献２には、バンプを半導体チップと実装基板との接続補強用として配置する方法は開示されているがバンプを利用して半導体チップと実装基板との電気的な接続信頼性をさらに向上させる方法については何ら開示されていない。
【０００８】
本発明は、上記問題を解決するためになされたものであり、フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明に係る半導体装置は、半導体チップと、半導体チップの主面に配置された複数の電極パッドと、複数の電極パッドの上に配置された複数のバンプと、を有し、半導体チップのコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、第１のピッチは、第前記第２のピッチよりも狭いことを特徴とする。
【００１０】
そして、第１のバンプ及び第２のバンプは、ダミーバンプであることが好ましい。
【００１１】
また、電極パッドの外側には、バンプが接続されていない周辺パッド又はＩ／Ｏセルが配置されており、配線は、平面視において、周辺パッドの外側を通過するように配置されていることが好ましい。
【発明の効果】
【００１２】
本発明によれば、フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置を示す図であり（ａ）は概略斜視図、（ｂ）は（ａ）のＸ１−Ｘ１線の概略断面図
【図２】本発明の実施形態に係る半導体装置内の半導体チップ上に形成される代表的なバンプの概略断面図
【図３】本発明の実施形態に係る半導体装置内の半導体チップ上に形成されたバンプの配列の一例を示す図であり、（ａ）〜（ｃ）は概略平面図
【図４】本発明の実施形態に係る半導体装置内の半導体チップ上に形成されたバンプの配列の一例を示す概略平面図
【図５】本発明の実施形態に係る半導体装置内で使用されるケルビン接続構造を説明するための図
【図６】本発明の実施形態に係る半導体装置内の半導体チップ上にケルビン接続構造を構成する配線の一例を示す概略断面図
【図７】本発明の実施形態に係る半導体装置内のバンプ用電極パッドと周辺パッドとを接続する配線の一例を示す概略断面図
【図８】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図９】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す図であり、（ａ）は概略平面図、（ｂ）、（ｃ）は（ａ）のＡ−Ａ線の概略断面図
【図１０】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１１】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１２】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１３】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１４】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１５】本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図
【図１６】本発明の実施形態に係る半導体装置の他の例を示す図であり、（ａ）は概略斜視図、（ｂ）は（ａ）のＸ２−Ｘ２線の概略断面図
【図１７】本発明の実施形態に係る半導体装置の他の例を示す図であり、（ａ）は概略斜視図、（ｂ）は（ａ）のＸ３−Ｘ３線の概略断面図
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態に係る半導体装置について図面を参照して説明する。
【００１５】
なお、以下で参照する各図は、説明の便宜上、本発明に係る半導体装置を構成する部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明の半導体装置は、参照する各図に示されていない任意の構成部材を備えることができる。また、各図中の部材の寸法は、実際の構成部材の寸法及び各部材の寸法比率等を必ずしも忠実に表したものではない。また、各部材の材料は、好ましい形態を記載したに過ぎず、記載した材料に限定されるものではない。
【００１６】
図１は、本発明の実施形態に係る半導体装置の一例を示す図であり、図１（ａ）は概略斜視図、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線の概略断面図である。半導体装置１は、図１（ａ）に示すように、実装基板３と、実装基板３に搭載された半導体チップ２とを備えている。また、図１（ｂ）に示すように、半導体チップ２の実装基板３側の表面（主面）には、マトリクス状に配置された複数のバンプ５が形成されている。実装基板３上には、電極パッド（図示せず）がバンプ５に対応する位置に形成されている。バンプ５と電極パッドとが接続されて、半導体チップ２が実装基板３の上にフリップチップ実装されている。なお、ソース・ドレイン、及びそれらと接続する配線を有する層間絶縁膜などからなる回路面は、半導体チップ２の主面側に配置され、バンプ５と電気的に接続している。バンプ５の材料としては、例えばＳｎ−２．３Ａｇ組成のはんだなどが好適であるが、他の組成のはんだやはんだ以外の金属材料を用いることができる。また、Ｃｕを有するピラーなどを備えたバンプ形態を採用することもできる。また、実装基板３は、その裏面に、Ｓｎ−３Ａｇ−０．５Ｃｕ等の素材からなるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれるはんだボール６を備える。実装基板３は、はんだボール６により他の実装基板に２次実装される。
【００１７】
本実施形態の半導体装置１では、実装基板３と半導体チップ２との間に樹脂などの材料からなるアンダーフィル４が充填されている。半導体チップ２の周囲のアンダーフィル４は、半導体チップ２の外側に向かって傾斜するフィレットを形成している。アンダーフィル４は、半導体チップ２を実装基板３にフリップチップ実装するフリップチップボンディング工程の後、乾燥により吸湿水分を除去し、アンダーフィル４を塗布する塗布工程において供給、形成される。通常は、半導体チップ２の一辺もしくは二辺に同時にアンダーフィル樹脂を滴下し、滴下されたアンダーフィル樹脂が毛細管現象によって実装基板３と半導体チップ２との間に充填される。この塗布工程の後、所定のプロファイルを持った加熱工程を経ることでアンダーフィル樹脂が硬化し、接着性、強度、硬度を備えたアンダーフィル４が形成される。アンダーフィル樹脂を硬化する加熱工程の具体的なプロファイルは、アンダーフィル樹脂の特性やパッケージ仕様に応じて定められる。例えば、アンダーフィル樹脂を１０５℃で２時間加熱して半硬化させた後に、１５０℃で更に２時間加熱し本硬化させてもよい。このように、半導体チップ２と実装基板３との間隙に充填されるアンダーフィル４により、バンプ接合部周辺構造や半導体チップ２の回路面が保護される。
【００１８】
図２は、本実施形態に係る半導体装置の半導体チップ上に形成される代表的なバンプの概略断面図である。図２に示すように、Ｓｉなどの半導体材料を有する基板１１の上に例えばＡｌからなる電極パッド１０が形成されている。なお、基板１１内には、ソース・ドレイン、及びそれらと接続する配線を有する絶縁層（ソース・ドレインの上側に配置）が形成されているが、図示を省略している。なお、配線と電極パッド１０とは電気的に接続している。基板１１及び電極パッド１０の周縁部を覆うように、例えば窒化ケイ素（Ｓｉ3Ｎ4）からなる第１保護膜９が形成されている。第１保護膜９は、電極パッド１０の一部を露出する第１開口部を有している。第１保護膜９の上に、第１保護膜９の第１開口部を含む位置に第２開口部を有する第２保護膜７が形成されている。第２保護膜７を形成する工程は以下の通りである。まず、例えばスピンナを用いて、電極パッド１０及び第１保護膜９の上に、ポリイミドを均一に塗布する。その後、続けて、プリベーク（７０℃で５０秒、９０℃で５０秒及び１０５℃で１１０秒）を行う。その後に、所定の開口部を形成できるパターンに露光する。次に、現像前ベーク（８０℃で５０秒）を行う。その後に、現像及びキュア（１４０℃で１７０秒及び３５０℃で３６００秒）を順次行うことにより、開口部を有する第２保護膜７が形成できる。なお、第２保護膜７は、ポリイミドに代えてベンゾオキサゾール又はシリコン系の樹脂材料等を用いてもよい。第２保護膜７の開口部には、１×１０-3ｍｍ〜７×１０-3ｍｍ程度の厚みを持つアンダーバリアメタル８が形成されている。一般的に、アンダーバリアメタル８は電極パッド１０とその上部に形成されるバンプ５との間の接合強度を高めるメタル層として形成される。アンダーバリアメタル８の材質としては、例えば、ニッケル（Ｎｉ）からなるものが挙げられるが、これに限定するものではない。また、アンダーバリアメタル８はスパッタや蒸着等により形成されてもよいし、あるいはめっき方式により形成されてもよい。
【００１９】
更に、アンダーバリアメタル８上に形成されるバンプ５は、はんだめっきの方法により形成することができる。例えば、スパッタ法でシード層を付け、フォトレジストを塗布、フォトリソグラフィ工程でバンプ部のみを開口させる。その後、ウェハをめっき液の中に浸漬し、はんだを析出させる。また、バンプ５は、ボールマウント法により形成してもよい。ボールマウント法では、まずアンダーバリアメタル８と対応する位置に開口部を有する厚さが０．０２ｍｍ〜０．０４ｍｍ程度の金属板からなる印刷マスクを準備する。Ｓｉ基板１１のバンプ形成面の全体を印刷マスクによって覆った後、ゴム製又は金属製のスキージを用いて、アンダーバリアメタル８の表面にフラックスを印刷する。次に、アンダーバリアメタル８と対応する位置に開口部を有する搭載マスクを用いて、フラックスが印刷されたアンダーバリアメタル８の上にバンプ材料を設ける。次に、バンプ材料が設けられたＳｉ基板１１を熱処理して、バンプ材料を溶融することによりバンプ材料をアンダーバリアメタル８と接合する。上記プロセスにおいて、アンダーバリアメタル８の上に印刷したフラックスは、バンプ材料の保持及び再溶解（リフロー）時における酸化膜の除去の２つの機能を主に有する。このため、フラックスは、ロジン系又は水溶性フラックス等を用いることができる。特に、ハロゲンフリータイプのロジン系フラックスを用いることが好ましい。バンプ材料は、錫、銀及び銅等のはんだ材料からなるはんだボール等が好ましいが、他の組成の材料を用いてもよい。バンプ材料の大きさは、径が０．０７ｍｍ〜０．１２５ｍｍ程度であることが好ましいが、これに限定されない。また、電極パッド１０、第１保護膜９、第２保護膜７、及びアンダーバリアメタル８を含むバンプ５周辺構造は様々なバリエーションが可能であり、上記の構造に限定されない。
【００２０】
各電極パッド１０上にバンプ５を形成する際には、電極パッド１０上の残渣や酸化膜をスパッタリング等で清浄、除去した上で、アンダーバリアメタル８を形成し、続いてバンプ５を形成することが好ましい。電極パッド１０の清浄、除去処理が不十分であると、バンプ５周辺構造の接続信頼性の低下や機能不良などの不具合が発生する可能性がある。電極パッド１０上の残渣や酸化膜の洗浄、除去の方法としては、例えば、アルゴンプラズマで電極パッド１０を深さ方向に１００〜３００Å程度エッチングすることが好ましい。電極パッド１０のエッチングに代えて、アンダーバリアメタル８のエッチングを施してもよい。あるいは電極パッド１０のエッチングと共に、アンダーバリアメタル８のエッチングを施してもよい。またエッチング方法やエッチング量の設定値は、対象部材や前後工程、保管環境等に応じて、選択すればよく、上記の方法や設定値に限定されるものではない。
【００２１】
図３及び図４は、本実施形態に係る半導体装置の半導体チップ上に形成されたバンプの配列の一例を示す概略平面図である。図３及び図４に示すように、半導体チップ２の表面（主面）には、複数のバンプ５がＸ方向（第１の方向）及びＸ方向に直交するＹ方向（第２の方向）に沿って２種類のピッチでマトリクス状に形成されている。図３及び図４は、約３．２ｍｍ×約３．２ｍｍの半導体チップ２の表面に、バンプ５が約１６０μｍと約２４０μｍの２種類のピッチで混在して配置された例を示している。ここで、バンプ５は、半導体チップ２の中心部において幅広のピッチ（バンプ５が第３のバンプと第４のバンプを有するときの、第３のバンプと第４のバンプとの間の距離）で配置され、半導体チップ２の外周部において幅狭のピッチ（バンプ５が第１のバンプと第２のバンプを有するときの、第１のバンプと第２のバンプとの間の距離）で配置されている。
【００２２】
なお、半導体チップ２のサイズ、バンプ５のピッチ、バンプ５の配置の形態等は、これに限定されない。また、図３は、半導体チップ２の外周部に、検査用の周辺パッド１２が配置されている例を示している。また、集積回路が形成された半導体チップ２を含む半導体装置において、外部回路とのインタフェース機能を備える入出力セル（Ｉ／Ｏセル１３）が半導体チップ２の外周部に配置される場合がある。図４は、半導体チップ２の外周部にこうしたＩ／Ｏセル１３が配置された例を示している。なお、検査用の周辺パッドと入出力セルとが混在していても構わない。その場合、例えば、検査用の周辺パッドがより外側に配置されることが考えられる。また、図示しないが、検査用の周辺パッドの外側に、シールリングの一部が配置されていてもよい。シールリングは、半導体チップ２を囲うように配置され、ダイシング時の機械的衝撃や外界雰囲気の影響から半導体チップ２の回路形成領域を保護する役割を果たす。以下、主に図３（ａ）に例示する半導体チップ２を用いて、本実施形態を説明する。
【００２３】
上記のように、半導体装置１においては、バンプ接合部周辺にかかる応力はチップ中心から離れるほど大きくなり、チップコーナー部では最も大きくなる傾向がある。そこで、チップコーナー部における半導体チップ２と実装基板３との接合強度を高め、半導体チップ２と実装基板３との間の電気的な接続信頼性の低下を防止する必要がある。そのためには、４箇所のチップコーナー部に存在する最外バンプ及びそれぞれの最近接バンプがＸ方向及びＹ方向それぞれにおいて、最小ピッチで配置されることが好ましい。ここで、最外バンプとはチップ中心から見て最も外側（チップ中心から最も遠い位置）に配置されたバンプである。また、最近接バンプとは、対象バンプから最も近い位置に配置されたバンプである。例えば、図３（ａ）に例示する半導体チップ２の各チップコーナー部では、最外バンプ及びそれぞれの最近接バンプを含む４列×４行の１６個のバンプ５が最小ピッチで配置されている。このようなバンプ５の配置によりチップコーナー部の接合強度を高めることができる。また、仮にチップコーナー部における接合部に損傷が発生したとしても、半導体装置の機能が不良とならないようにする必要がある。そのために、４箇所のチップコーナー部における最外バンプは半導体チップ２内部の集積回路と電気的に接続されないダミーバンプ５２としておくことが好ましい。ただし、ダミーバンプ５２は４箇所のチップコーナー部における最外バンプだけに限定するものではなく、それ以外の位置にも適宜追加形成してもよい。また、図３及び図４では、バンプ５のピッチは２種類としたが３種類以上としてもよい。
【００２４】
各チップコーナー部におけるダミーバンプ５２としては、図３（ａ）に示すように、バンプ配列のマトリクスのコーナーに配置されたダミーバンプ５２ａ（第１ダミーバンプ）と、マトリクスのコーナーとＸ方向に隣接する位置に配置されたダミーバンプ５２ｂ（第２ダミーバンプ）と、マトリクスのコーナーとＹ方向に隣接した位置に配置されたダミーバンプ５２ｃ（第３ダミーバンプ）の３つのダミーバンプとしてもよい。また、図３（ｂ）に示すように、チップコーナー部におけるダミーバンプ５２を、ダミーバンプ５２ｂ及びダミーバンプ５２ｃの２つのダミーバンプとしてもよい。あるいは、図３（ｃ）に示すように、チップコーナー部におけるダミーバンプ５２を、ダミーバンプ５２ｂと、ダミーバンプ５２ｃと、マトリクスのコーナーと斜め方向に隣接したダミーバンプ５２ｄの３つのダミーバンプとしてもよい。
【００２５】
上記のように、電気的な接続信頼性が最も低いチップコーナー部の最外バンプを含むバンプ５をダミーバンプ５２とすることで、これらのバンプ５の電気接続性が損なわれた場合でも半導体装置の機能不良とならない。
【００２６】
ところで、前述したように、各電極パッド１０上にバンプ５を形成する工程において、電極パッド１０の清浄、除去処理が不十分であると、バンプ周辺構造の接続信頼性や機能不良といった不具合が発生する可能性がある。そのため、洗浄、除去処理が有効に施されているかどうかを工程の中で適宜確認することは非常に重要となる。そのための手段として、ケルビン接続構造を構成する複数バンプ間で４端子測定を実施し、対象となるバンプ５における電極パッド１０とバンプ５頂部間の抵抗値を確認する方法がある。
【００２７】
例えば、通常であれば上記抵抗値が１ｍΩのところ、あるタイミングで１００ｍΩと検出された場合、その時点でのバンプ形成工程に何らかの異常が存在すると考えられる。特に、上記抵抗値に直接的に影響を与える電極パッド１０の清浄、除去処理工程に異常が発生した可能性が高い。バンプ形成工程で異常が発生した状態のまま、フリップ実装工程を継続すると、最終的にバンプ周辺構造の接続信頼性の低下や機能不良といった不具合が発生する。このような不具合の発生を事前に防止し、常に正常な半導体チップ２をフリップチップ実装工程に供給するために、上記抵抗値を適宜確認することが重要である。
【００２８】
一方で、上記のように電極パッド１０とバンプ５頂部間の抵抗値を確認する際、ケルビン接続構造を形成するバンプ５にはそれぞれプローブが接触する。そのため、バンプ５及びバンプ５の下地構造にクラック等の物理的な影響が発生し易い。この影響を避けるために、半導体チップ２内部の集積回路に接続されないダミーバンプ５２を、ケルビン接続構造を構成するバンプ５として活用することが好ましい。すなわち、ダミーバンプ５２を半導体チップ２と実装基板３との接続補強用としてだけでなく、電極パッド１０とバンプ５頂部間の接続抵抗測定用としても活用することが好ましい。なお、半導体チップ２における４箇所のチップコーナー部のうち、少なくとも１箇所において、ダミーバンプ５２を含むケルビン接続構造が形成されていればよい。
【００２９】
図５は、ケルビン接続構造を用いた４端子測定法の原理を説明するための図である。なお、図５では、電極パッド１０とダミーバンプ５２ａ頂部間の抵抗値を測定する場合を示す。図５（ａ）に示すように、ダミーバンプ５２ａ及び５２ｂのそれぞれの頂部に電流プローブ３１ａ及び３１ｂが接触され、ダミーバンプ５２ａ頂部から電極パッド１０を経由してダミーバンプ５２ｂ頂部に至る経路３３に電流Ｉｉｎを流す。一方、ダミーバンプ５２ａ及び５２ｃのそれぞれの頂部に電圧プローブ３２ａ及び３２ｂが接触され、ダミーバンプ５２ａ頂部から電極パッド１０を経由してダミーバンプ５２ｃ頂部に至る経路３４において発生する電圧Ｖｏｕｔを測定する。電極パッド１０とダミーバンプ５２ａ頂部間の抵抗Ｒは、電圧Ｖｏｕｔと電流Ｉｉｎの関係からオームの法則によって容易に求めることができる。
【００３０】
図６は、本実施形態に係る半導体装置の半導体チップにケルビン接続構造を構成する配線の一例を示す概略断面図である。図６に示すように、ケルビン接続構造を構成する２つの隣接する電極パッド１０は、例えば電極パッド１０の下地層である銅などの材料からなる配線層１５により接続されている。ケルビン接続構造を構成する配線の材質や構造はこれに限るものでなく、例えば、電極パッド１０と同一層に電極パッド１０を構成するＡｌで配線してもよい。なお、ケルビン接続構造を構成する配線も、これら回路接続用バンプ５１に通じる配線と同様の配線層、配線材料で形成することが好ましい。これにより、配線経路やそれを形成する工程の簡素化が可能となる。なお、ケルビン接続構造を構成する配線としては、上記以外に、電極パッド１０の直下層より更に内部の配線層を活用することも可能である。なお、回路接続用バンプ５１のバンプ周辺構造とダミーバンプ５２のバンプ周辺構造を同一にするのが好ましい。これにより、回路接続用バンプ５１とダミーバンプ５２との間で、半導体チップ２と実装基板３との接合強度の差異を発生させないようにすることができる。その結果、信頼性の高い半導体装置を得られる。そのために、バンプ５、アンダーバリアメタル８及び電極パッド１０の材料仕様が、回路接続用バンプ５１とダミーバンプ５２で同一であることが好ましい。また、電極パッド１０とアンダーバリアメタル８の界面からバンプ５頂部に至る平面的及び立体的寸法仕様も、回路接続用バンプ５１とダミーバンプ５２で同一であることが好ましい。
【００３１】
一方、図３（ａ）に示すように、半導体チップ２の外周部には、検査用の周辺パッド１２が配置されている。バンプ用電極パッド１０と検査用の周辺パッド１２は、例えば図７に示すように電極パッド１０の下地層である銅配線層１５により接続されている。配線の材質や構造はこれに限るものでなく、バンプ用電極パッド１０と検査用の周辺パッド１２は、電極パッド１０と同一層に電極パッド１０を構成するＡｌで接続されもよい。あるいは、バンプ用電極パッド１０と検査用の周辺パッド１２は、電極パッド１０の直下層より更に内部の配線層により接続されてもよい。
【００３２】
図８は、図３（ａ）に示す半導体チップ２の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図８では、チップコーナー部に３つのダミーバンプ５２ａ、５２ｂ、５２ｃが配置されている。ダミーバンプ５２ａとダミーバンプ５２ｂ及びダミーバンプ５２ａとダミーバンプ５２ｃとがそれぞれ配線１６ａ及び配線１６ｂにより接続されて、ケルビン接続構造が形成されている。以下、配線１６ａと配線１６ｂを区別しない場合は、配線１６と呼ぶ。このようなケルビン接続構造を形成すると、上記４端子法によりダミーバンプ５２ａのバンプ頂部から電極パッド間の抵抗値を計測することができる。上記のように、ケルビン接続構造を構成する配線１６は、電極パッド１０以下の配線層に形成されるので実際には見えない。図８では、便宜上、ケルビン接続構造の平面的な存在位置を示すため、強調して表記している。また、ケルビン接続構造以外の配線については、記載を省略している。
【００３３】
半導体チップ２の配線構造によっては、ダミーバンプ５２を含むケルビン接続構造が、回路接続用バンプ５１に通じる配線の形成に制約を与える場合がある。すなわち、半導体チップ２のチップコーナー部において、ケルビン接続構造の外側（半導体チップ２の周辺部）にバンプ用以外のパッド１２またはＩ／Ｏセル１３が配置されている。これらと回路接続用バンプ５１を接続する際、ケルビン接続構造の配線１６が邪魔をして同一層での配線が困難となる。そのため、バンプ用以外のパッド１２またはＩ／Ｏセル１３と回路接続用バンプ５１とを接続する配線は、ケルビン接続構造の配線１６とは異なる層を通す必要がある。
【００３４】
そのために、例えば図９に例示するようなケルビン接続構造が考えられる。図９では、ダミーバンプ５２ａとダミーバンプ５２ｂとを接続する配線１６ａが半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２の外周部を通るよう形成されている。なお、配線１６ａがＩ／Ｏセルの外周部を通るように形成されていてもよい。ここで、ダミーバンプ５２ａとダミーバンプ５２ｃとを接続する配線１６ｂが、パッド１２の外周部を通るよう形成されてもよい。このようにすることで、ダミーバンプ５２によってケルビン接続構造を形成しながら、バンプ用以外のパッド１２に通じる配線１７もケルビン接続構造を構成する配線１６と同一の層に形成することができる。また、チップエッジ近傍領域を有効活用できるという利点もある。図９（ｂ）及び（ｃ）は、図９（ａ）のＡ−Ａ線の概略断面図である。図９（ｂ）に示す例では、ケルビン接続構造を構成する配線１６は、電極パッド１０と同一層で形成され、バンプ用以外のパッド１２に通じる配線１７も配線１６と同一層で形成されている。一方、図９（ｃ）に示す例では、ケルビン接続構造を構成する配線１６は、電極パッド１０の直下層に形成され、バンプ用以外のパッド１２に通じる配線１７もこれと同一層で形成されている。
【００３５】
図１０は、本実施形態のケルビン接続構造の別の構成例を示す概略平面図である。図１０のダミーバンプ５２の配置は図９と同じである。図１０では、ダミーバンプ５２ａはダミーバンプ５２ｃと配線１６ａにより接続されており、ダミーバンプ５２ｃは隣接する回路接続用バンプ５１ｃと配線１６ｂにより接続されている。そして、残りのダミーバンプ５２ｂには配線が施されていない。このように、ダミーバンプ５２と回路接続用バンプ５１でケルビン接続構造を構成し、特定のダミーバンプ（例えば、ダミーバンプ５２ｃ）のバンプ頂部から電極パッド間の抵抗値を計測することが可能となる。ここで、ダミーバンプ５２ａとダミーバンプ５２ｂ、及びダミーバンプ５２ｂと隣接する回路接続用バンプ５１ｂを配線１６で接続してケルビン接続構造を形成してもよい。すなわち、この例では、ダミーバンプ５２ｂ及びダミーバンプ５２ｃのいずれか一方が、ダミーバンプ５２ａ及び隣接する回路接続用バンプ５１と配線１６により接続されてケルビン接続構造が形成される。
【００３６】
更に、図１１に示すようなケルビン接続構造を形成することも可能である。図１１は、図３（ｂ）に示す半導体チップ２の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図１１では、チップコーナー部に２つのダミーバンプ５２ｂ、５２ｃが配置されている。図１１（ａ）では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂと隣接する回路接続用バンプ５１ｂとが配線１６ｂにより接続されて、ケルビン接続構造が形成されている。そして、２つのダミーバンプ５２ｂとダミーバンプ５２ｃとを接続する配線１６ａは半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２の外周部を通るよう形成されている。また、図１１（ｂ）に示すように、回路接続用バンプ５１ｃに代えて回路接続用バンプ５１ｄを用いてケルビン接続構造を形成してもよい。さらには、図示していないが、ダミーバンプ５２ｂとダミーバンプ５２ｃが配線１６ａにより接続され、ダミーバンプ５２ｃと隣接する回路接続用バンプ５１ｃまたは回路接続用バンプ５１ｄが配線１６ｂにより接続されて、ケルビン接続構造が形成されてもよい。すなわち、この例では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂ及びダミーバンプ５２ｃのいずれか一方が、隣接する回路接続用バンプ５１と配線１６ｂにより接続されてケルビン接続構造が形成される。
【００３７】
このように、ダミーバンプ５２を２バンプとすることで、バンプ配列のマトリクスのコーナー（最外バンプに該当する位置）にバンプ５を配置する必要がない。これにより、熱サイクルなどによる応力が最も集中するチップコーナー部において、バンプ配列のマトリクスのコーナーにバンプを配置しないことにより、チップコーナー部の接合部損傷による半導体装置の機能不良リスクを低減できる。
【００３８】
なお、上記のようなケルビン接続構造において、ダミーバンプ５２と接続される回路接続用バンプは、ダミーバンプ５２の最近接バンプであることが好ましい。このようにすれば、ケルビン接続構造を構成する配線１６の長さを最小化できる。また、半導体チップ２内の各種パッドやＩ／Ｏセル、またはそれに通じる配線の配置の自由度を高めることができる。
【００３９】
また、ケルビン接続構造を図１２に示すように形成することも可能である。図１２は、図３（ｃ）に示す半導体チップ２の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図１２では、チップコーナー部に３つのダミーバンプ５２ｂ、５２ｃ、５２ｄが配置されている。ここでは、ダミーバンプ５２ｄとダミーバンプ５２ｂ及びダミーバンプ５２ｄとダミーバンプ５２ｃとがそれぞれ配線１６ａ及び配線１６ｂにより接続されて、ケルビン接続構造が形成されている。このようにすれば、ケルビン接続構造が形成されたチップコーナー部において、２つのダミーバンプ５２が配置される図１１（ａ）、（ｂ）と比較して、仮にチップコーナー部の破壊が発生した場合でも機能不良リスクを低減できる。
【００４０】
更に、図１３に示すようなケルビン接続構造を形成することも可能である。図１３では、ダミーバンプ５２の配置は図１２と同じである。図１３では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂとダミーバンプ５２ｄとが配線１６ｂにより接続されて、ケルビン接続構造が形成されている。また、図示していないが、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｃとダミーバンプ５２ｄとが配線１６ｂにより接続されて、ケルビン接続構造が形成されてもよい。すなわち、この例では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂ及びダミーバンプ５２ｃのいずれか一方が、ダミーバンプ５２ｄと配線１６ｂにより接続されてケルビン接続構造が形成される。そして、ダミーバンプ５２ｂとダミーバンプ５２ｃとを接続する配線１６ａは、半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２の外周部を通るよう配線されている。このような場合も、やはりケルビン接続構造を構成する配線１６とバンプ用以外のパッド１２に通じる配線１７を同一層で形成することが可能となる。
【００４１】
また、図１４は、半導体チップ２の外縁部近傍にシールリング１８を備えた例を示す。図１４（ａ）及び（ｂ）のケルビン接続構造は、それぞれ図９及び図１３のケルビン接続構造と同じである。図１４に示すように、ケルビン接続構造が形成されたチップコーナー部において、半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２またはＩ／Ｏセル１３の外周部を通るよう形成された配線１６ａは、シールリング１８よりも内周部に位置することが好ましい。別の言い方をすると、配線１６ａは、バンプ用以外のパッド１２またはＩ／Ｏセル１３とシールリング１８の間を通過するように位置することが好ましい。このようにすれば、ウェハダイシング時に生じ得るダイシング断面のクラックや欠け起因の外界影響からケルビン接続構造を構成する配線１６を保護できる。その結果、特定のダミーバンプ（例えば、ダミーバンプ５２ａまたはダミーバンプ５２ｄ）のバンプ頂部から電極パッド間の抵抗値計測を確実に実施できる。
【００４２】
なお、ケルビン接続構造が形成されたチップコーナー部においては、ケルビン接続構造を構成する配線１６ａ、１６ｂの少なくとも１つが、ケルビン接続構造以外の配線に比べて大きな幅を持つことが好ましい。ケルビン接続構造を用いて、対象となるバンプにおける電極パッドとバンプ頂部間の抵抗値を測定する際、電圧プローブと電流プローブを所定バンプ上に直接接触させることが一般的である。ケルビン接続構造を構成する配線１６ａ、１６ｂの少なくとも１つが、ケルビン接続構造以外の配線に比べて大きな幅を持つよう形成すれば、ケルビン接続構造及びこれを構成するバンプの存在箇所を容易に視認できる。
【００４３】
また、こうしたケルビン接続構造の視認性を更に上げる方法の一例を、図１５に示す。図１５に示すように、ケルビン接続構造が形成されたチップコーナー部において、ケルビン接続構造を構成する配線１６ａの一部又は全部の上層に保護膜を形成しない、保護膜開口部１９を有する。そして、この保護膜開口部１９からケルビン接続構造の配線１６ａの露出部分２０が確認できるようにしている。
【００４４】
ところで、高密度実装を実現するために、半導体チップ２は図１に示すようなフリップチップ実装されていることが好ましい。上述したように、本実施形態のバンプ配置によれば、チップコーナー部の半導体チップ２と実装基板３との接合強度を高めると共に、仮にチップコーナー部の接合部に損傷が発生したとしても、半導体装置の機能不良リスクを低減することができる。このような構成では、半導体チップ内部の層間絶縁膜を構成する絶縁膜として、低誘電率膜（ｌｏｗ−ｋ膜）又は低誘電率膜よりも更に誘電率が低い超低誘電率膜（Ｅｘｔｒｅｍｅｌｙ ｌｏｗ−ｋ（ＥＬＫ）膜）を積極的に用いることも可能となる。すなわち、これらの材料は、ＬＳＩの高速化及び低消費電力化を実現する一方で、層間絶縁膜としては機械的に脆弱であるという課題があるが、本実施形態を適用すれば、この課題を解決できる。ここで、低誘電率膜とは、シリコン酸化膜（比誘電率が３．５〜４．０程度）に比べて低誘電率の膜であり、比誘電率が２．７〜３．０程度のものである（例えば、ＳｉＯＦ膜）。また、超低誘電率膜は更に誘電率が低い膜であって、比誘電率が２．７程度以下ものである（例えば、ＳｉＣＯＨ膜）。ただし、これらの数値はあくまで一例であり、これらには限定されるものではない。
【００４５】
なお、半導体チップ２と実装基板３との間の電気的な接続信頼性低下のリスクを更に低減する方法を図１６に示す。図１６は、本実施形態に係る半導体装置の他の例を示す図であり、図１６（ａ）は概略斜視図、図１６（ｂ）は、図１６（ａ）のＸ２−Ｘ２線の概略断面図である。図１６に示すように、フリップチップ実装を用いた半導体装置１は、半導体チップ２の上面に放熱板２１を搭載してもよい。これにより、半導体チップ２を効率的に放熱するとこができるとともに、半導体装置１全体の反りを低減し、接続信頼性低下のリスクを効果的に低減できる。更に、フリップチップ実装を用いた半導体装置１が他の実装基板に実装された場合の接続信頼性を高めるための方法を図１７に示す。図１７は、本実施形態に係る半導体装置の他の例を示す図であり、図１７（ａ）は概略斜視図、図１７（ｂ）は、図１７（ａ）のＸ３−Ｘ３線の概略断面図である。図１７に示すように、放熱板２１は、放熱板２１の搭載面から平面視した際、放熱板２１と実装基板３の接着部位２２が、実装基板３の裏面に多数存在するはんだボール６の最外周列と一部重なるように形成することが好ましい。これにより、半導体装置１全体の反りを更に低減し、半導体チップ２と実装基板３との間の電気的な接続信頼性低下のリスクを更に低減できる。また、半導体装置１が他の実装基板に実装された場合の接続信頼性を高めることができる。
【００４６】
以上説明したように、本発明によれば、フリップチップ実装に用いられる半導体装置において、熱サイクルなどによる応力が最も集中するチップコーナー部で、半導体チップと実装基板との接合強度を高めることができる。また、仮にチップコーナー部の接合部に損傷が発生したとしても、半導体装置の機能不良のリスクを低減できる。さらに、チップコーナー部において半導体チップと実装基板との電気接続性を前工程で確認でき、信頼性の高い半導体装置を提供できる。
【産業上の利用可能性】
【００４７】
本発明によれば、半導体チップと実装基板間の電気的な接続信頼性を高めることができるので、例えば、半導体チップがアンダーフィルを介在させて実装基板とフリップチップ実装された、半導体装置に好適である。
【符号の説明】
【００４８】
１ 半導体装置
２ 半導体チップ
３ 実装基板
４ アンダーフィル
５ バンプ
６ はんだボール
７ 第２保護膜
８ アンダーバリアメタル
９ 第１保護膜
１０ 電極パッド
１１ Ｓｉ基板
１２ 検査用の周辺パッド
１３ Ｉ／Ｏセル
１５ 銅配線層（電極パッドの下地層）
１６，１６ａ，１６ｂ，１７ 配線
１８ シールリング
１９ 保護膜開口部
２０ ケルビン接続構造の配線の露出部分
２１ 放熱板
２２ 接着部位
５１，５１ｂ，５１ｃ，５１ｄ 回路接続用バンプ
５２ ダミーバンプ
５２ａ 第１ダミーバンプ
５２ｂ 第２ダミーバンプ
５２ｃ 第３ダミーバンプ
５２ｄ 第４ダミーバンプ
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの主面に配置された複数の電極パッドと、
前記複数の電極パッドの上に配置された複数のバンプと、を有し、
前記半導体チップのコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、
前記半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、
前記第１のピッチは、前記第２のピッチよりも狭いことを特徴とする半導体装置。
【請求項２】
前記第１のバンプ及び前記第２のバンプは、ダミーバンプであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のバンプと前記第２のバンプは、配線により接続していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記電極パッドの外側には、バンプが接続されていない周辺パッドが配置されており、
前記配線は、平面視において、前記周辺パッドの外側を通過するように配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電極パッドの外側には、Ｉ／Ｏセルが配置されており、
前記配線は、平面視において、前記Ｉ／Ｏセルの外側を通過するように配置されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記半導体チップの外周部には、シールリングが配置されており、
前記配線は、平面視において、前記周辺パッドと前記シールリングの間を通過するように配置されていることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記配線は、前記電極パッドよりも低い位置に配置されていることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記配線は、前記電極パッドと同じ高さに配置されていることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置。
【請求項９】
前記配線は、第１の配線であり、
前記半導体チップの内側には、第２の配線が形成されており、
前記第１の配線は、前記第２の配線よりも太い部分を有することを特徴とする請求項３〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の配線における太い部分は、平面視において、少なくとも前記周辺パッドよりも内側に配置されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記配線の少なくとも一部の上層は、前記半導体チップの主面から露出していることを特徴とする請求項３〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１のバンプに隣接する第５のバンプを有し、
前記第１のバンプと前記第５のバンプとは前記配線とは別の配線により接続しており、
前記第１のバンプはダミーバンプであり、
前記第５のバンプは前記半導体チップ内の集積回路と電気的に接続する回路接続バンプであることを特徴とする請求項３〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のバンプ、前記第２のバンプ、前記第３のバンプ、前記第４のバンプの高さが同一であり、かつ、構成する材料が同一であることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１のピッチは最小ピッチであることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体チップ内の層間絶縁膜を構成する絶縁膜として、
低誘電率膜または低誘電率膜よりもさらに誘電率が低い超低誘電率膜が用いられていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記半導体チップの主面が実装基板の主面に向かうように実装されていることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記半導体チップの裏面に接着し、
前記実装基板にも接着するような放熱部を有することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記放熱部と前記実装基板の接着部位が、
平面視において、前記実装基板の裏面に多数存在するバンプの最外周列と一部重なることを特徴とする請求項１７に記載の半導体装置。
【請求項１】
半導体チップと、
前記半導体チップの主面に配置された複数の電極パッドと、
前記複数の電極パッドの上に配置された複数のバンプと、を有し、
前記半導体チップのコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、
前記半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、
前記第１のピッチは、前記第２のピッチよりも狭いことを特徴とする半導体装置。
【請求項２】
前記第１のバンプ及び前記第２のバンプは、ダミーバンプであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のバンプと前記第２のバンプは、配線により接続していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記電極パッドの外側には、バンプが接続されていない周辺パッドが配置されており、
前記配線は、平面視において、前記周辺パッドの外側を通過するように配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電極パッドの外側には、Ｉ／Ｏセルが配置されており、
前記配線は、平面視において、前記Ｉ／Ｏセルの外側を通過するように配置されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記半導体チップの外周部には、シールリングが配置されており、
前記配線は、平面視において、前記周辺パッドと前記シールリングの間を通過するように配置されていることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記配線は、前記電極パッドよりも低い位置に配置されていることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記配線は、前記電極パッドと同じ高さに配置されていることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置。
【請求項９】
前記配線は、第１の配線であり、
前記半導体チップの内側には、第２の配線が形成されており、
前記第１の配線は、前記第２の配線よりも太い部分を有することを特徴とする請求項３〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の配線における太い部分は、平面視において、少なくとも前記周辺パッドよりも内側に配置されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記配線の少なくとも一部の上層は、前記半導体チップの主面から露出していることを特徴とする請求項３〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１のバンプに隣接する第５のバンプを有し、
前記第１のバンプと前記第５のバンプとは前記配線とは別の配線により接続しており、
前記第１のバンプはダミーバンプであり、
前記第５のバンプは前記半導体チップ内の集積回路と電気的に接続する回路接続バンプであることを特徴とする請求項３〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のバンプ、前記第２のバンプ、前記第３のバンプ、前記第４のバンプの高さが同一であり、かつ、構成する材料が同一であることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１のピッチは最小ピッチであることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体チップ内の層間絶縁膜を構成する絶縁膜として、
低誘電率膜または低誘電率膜よりもさらに誘電率が低い超低誘電率膜が用いられていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記半導体チップの主面が実装基板の主面に向かうように実装されていることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記半導体チップの裏面に接着し、
前記実装基板にも接着するような放熱部を有することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記放熱部と前記実装基板の接着部位が、
平面視において、前記実装基板の裏面に多数存在するバンプの最外周列と一部重なることを特徴とする請求項１７に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
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【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−３８３０２（Ｐ２０１３−３８３０２Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７４７２１（Ｐ２０１１−１７４７２１）
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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