半導体装置及びその製造方法
【課題】本発明は、小型化を図ることが可能になると共に、絶縁リングで囲まれた貫通電極を狭ピッチで配置することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】回路素子層５が形成される表面１ａ、及び裏面１ｂを有する半導体基板１と、半導体基板１を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなる貫通電極７と、貫通電極７を囲むように半導体基板を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が狭くなる第１の絶縁リング３と、を有し、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向するように貫通電極７を配置する。
【解決手段】回路素子層５が形成される表面１ａ、及び裏面１ｂを有する半導体基板１と、半導体基板１を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなる貫通電極７と、貫通電極７を囲むように半導体基板を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が狭くなる第１の絶縁リング３と、を有し、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向するように貫通電極７を配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化等が進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ)と呼ばれる１つの配線基板上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の表面に実装したＣｏＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）型の半導体パッケージ（半導体装置）が注目されている（例えば、特許文献１参照。）。
【０００４】
積層された複数の半導体チップは、上記貫通電極を介して、上下方向に積層された他の半導体チップと電気的に接続されている。
上記貫通電極は、半導体基板（具体的には、単結晶Ｓｉ基板）を貫通するように設けられると共に、半導体基板の表面側に形成された回路素子層を構成する導体と接続されている。
【０００５】
また、半導体基板の裏面に配線層を引き出すためには、貫通電極の周囲に、貫通電極とシ半導体基板とを絶縁するための絶縁リングが必要となる（例えば、特許文献２，３参照。）。
特許文献３には、半導体基板を貫通すると共に、半導体基板を介して、貫通電極を囲むリング状の分離溝と、該分離溝を埋め込む絶縁膜と、を有した絶縁リングが開示されている。従来、上記分離溝は、半導体基板の厚さ方向に対する溝幅が略等しくなるように形成していた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−４８５３号公報
【特許文献２】特開２００６−２６１４０３号公報
【特許文献３】特開２００８−２５１９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
今後の半導体チップでのトランジスタや配線等の微細化に合わせて、貫通電極および絶縁リングも半導体基板の面方向の小型化が必要になるが、厚さ方向が変わらない為、貫通電極および絶縁リングのアスペクト比率が高くなる。
【０００８】
その結果、埋め込み性が悪化する事になり歩留悪化の要因となる。また、従来の垂直形状の貫通電極および絶縁リングでは、接近させて配置する事が困難な為、貫通電極および絶縁リングを合わせたトータルでの面方向への小型化に問題があった。
つまり、半導体装置の小型化（具体的には、半導体基板の面方向における小型化）や、絶縁リングで囲まれた貫通電極を狭ピッチで複数配置することが困難であった。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、回路素子層が形成される表面、及び裏面を有する半導体基板と、前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、前記貫通電極を囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなる第１の絶縁リングと、を有し、前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向するように、前記貫通電極を配置することを特徴とすることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の半導体装置によれば、半導体基板を貫通し、かつ半導体基板の表面側から半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、貫通電極を囲むように半導体基板を貫通し、かつ半導体基板の表面側から半導体基板の裏面側に向かうにつれて幅が狭くなる第１の絶縁リングと、を有することにより、半導体装置の微細化が進展した場合でも貫通電極を構成する導電膜、及び絶縁リングを構成する絶縁膜の埋め込み性を向上させることが可能となる。
また、半導体基板の厚さ方向において、第１の絶縁リングの少なくとも一部と対向するように貫通電極を配置することで、従来よりも貫通電極と第１の絶縁リングとを近接して配置することが可能となる。
【００１１】
これにより、貫通電極を構成する導電膜、及び絶縁リングを構成する絶縁膜の埋め込み性の低下を抑制した上で、貫通電極及び絶縁リングが形成される領域を小型化することが可能となるので、半導体装置の小型化（具体的には、半導体基板の面方向における小型化）を図ることができ、かつ第１の絶縁リングで囲まれた貫通電極を狭ピッチで複数配置することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体装置の主要部を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１１】本発明の第２の実施の形態に係る半導体装置の主要部を示す断面図である。
【図１２】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１７】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図２０】本発明の第３の実施の形態に係る半導体装置の主要部を示す断面図である。
【図２１】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の主要部を示す断面図である。図１では、第１の分離溝３Ａの側壁、及び貫通電極用孔７Ａの側壁に形成されるスキャロッピングの形状を実際よりも誇張して図示している。また、図１において、Ａは、半導体基板１の厚さ方向（以下、「半導体基板１の厚さ方向Ａ」という）を示している。
【００１５】
図１を参照するに、第１の実施の形態の半導体装置８は、半導体基板１と、第１の絶縁リング３と、回路素子層５と、裏面絶縁膜６と、貫通電極７と、を有する。
【００１６】
図１を参照するに、半導体基板１は、薄板化（例えば、厚さが５０μｍ以下）されており、回路素子層５が形成される表面１ａと、裏面１ｂと、を有する。半導体基板１としては、例えば、単結晶シリコン基板を用いることができる。
【００１７】
第１の絶縁リング３は、第１の分離溝３Ａと、第１の絶縁膜３Ｂと、を有する。第１の分離溝３Ａは、貫通電極７を囲むように半導体基板１を貫通し、かつ順テーパー形状とされたリング状の溝である。
第１の分離溝３Ａは、半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が狭くなる形状とされている。
【００１８】
第１の絶縁膜３Ｂは、第１の分離溝３Ａを埋め込むように設けられている。第１の絶縁膜３Ｂとしては、例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）の単層、或いは、これらの膜の積層膜等を用いることができる。
【００１９】
半導体基板１の表面１ａに露出された第１の絶縁リング３の一方の端の幅は、例えば、２μｍとすることができる。この場合、半導体基板１の裏面１ｂに露出された第１の絶縁リング３の他方の端の幅は、例えば、１μｍとすることができる。
第１の絶縁リング３の側壁３ａ（ここでの側壁３ａとは、スキャロッピングの形状とされた第１の絶縁リング３の側壁３ａを平均化することで得られる略一定の傾斜面を有した側壁のことをいう）は、順テーパー形状とされている。
第１の絶縁リング３の側壁３ａと半導体基板１の裏面１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内に設定することができる。
【００２０】
回路素子層５は、半導体基板１の表面１ａに設けられている。回路素子層５は、多層配線構造とされており、図示していないトランジスタや、貫通電極７と接続される局所配線５Ａ等を有する。局所配線５Ａは、回路素子層５に内設されている。
【００２１】
裏面絶縁膜６は、半導体基板１の裏面１ｂに設けられている。裏面絶縁膜６としては、例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）等を用いることができる。
【００２２】
貫通電極７は、貫通電極用孔７Ａと、導電膜７Ｂと、を有する。貫通電極用孔７Ａは、半導体基板１の裏面１ｂ側から半導体基板１及び裏面絶縁膜６をエッチングすることで形成される孔である。貫通電極用孔７Ａは、局所配線５Ａの下面を露出している。
貫通電極用孔７Ａは、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなる形状とされている。
【００２３】
半導体基板１の表面１ａに露出された貫通電極用孔７Ａの一方の端の開口径は、例えば、５μｍとすることができる。この場合、半導体基板１の裏面１ｂに露出された貫通電極用孔７Ａの他方の端の開口径は、例えば、１０μｍとすることができる。
【００２４】
導電膜７Ｂは、貫通電極用孔７Ａを埋め込むように設けられている。導電膜７Ｂは、例えば、シード層と、Ｃｕめっき膜と、が順次積層された構成とされている。該シード層としては、例えば、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、が順次積層された積層膜を用いることができる。
【００２５】
上記構成とされた貫通電極７の側壁７ａ（ここでの側壁７ａとは、スキャロッピングの形状とされた貫通電極７の側壁７ａを平均化することで得られる略一定の傾斜面を有した側壁のことをいう）は、逆テーパー形状とされている。
第１の絶縁リング３の側壁３ａと半導体基板１の裏面１ｂとが成す角度θ１が、５０〜８９度の場合、貫通電極７の側壁７ａと半導体基板１の表面１ａとが成す角度θ２は、例えば、５０〜８９度の範囲内に設定することができる。
【００２６】
また、貫通電極７は、半導体基板１を貫通し、半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなり、かつ半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向するように配置されている。
【００２７】
第１の実施の形態の半導体装置によれば、半導体基板１を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなる貫通電極７と、貫通電極７を囲むように半導体基板１を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が狭くなる第１の絶縁リング３と、を有することにより、半導体装置８の微細化が進展した場合でも貫通電極７を構成する導電膜７Ｂ、及び第１の絶縁リング３を構成する第１の絶縁膜３Ｂの埋め込み性を向上させることが可能となる。
また、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向するように貫通電極７を配置することで、従来よりも貫通電極７と第１の絶縁リング３とを近接して配置することが可能となる。
【００２８】
これにより、貫通電極７を構成する導電膜７Ｂ、及び第１の絶縁リング３を構成する第１の絶縁膜３Ｂの埋め込み性の低下を抑制した上で、貫通電極７及び第１の絶縁リング３が形成される領域を小型化することが可能となるので、半導体装置８の小型化（具体的には、半導体基板１の面方向における小型化）を図ることができ、かつ第１の絶縁リング３で囲まれた貫通電極７を狭ピッチで複数配置することができる。
【００２９】
図２〜図１０は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図２〜図１０において、図１に示す第１の実施の形態の半導体装置８と同一構成部分には、同一符号を付す。
【００３０】
始めに、図２に示す工程では、半導体基板１（例えば、単結晶シリコン基板）を準備し、半導体基板１の表面１ａに、リング状の開口溝２Ａを有したエッチング用マスク２を形成する。このとき、開口溝２Ａは、半導体基板１の表面１ａを露出するように形成する。
【００３１】
エッチング用マスク２を構成する膜は、半導体基板１のエッチング時において、耐性を備えている膜であればよい。このような膜としては、例えば、フォトレジスト膜や、酸化シリコン膜（ＳｉＯ２膜）、窒化シリコン膜（Ｓｉ３Ｎ４膜 ）等を用いることができる。なお、図２に示すエッチング用マスク２には、特別な段差形状等をあらかじめ形成しておく必要がない。
【００３２】
次いで、第１のサイクルにおける第１のエッチング工程として、エッチング用マスク２を介して、ＳＦ６ガスを用いて等方性の強いドライエッチングを行うことで、深さＤ１とされた第１の開口溝３Ａ−１を形成する。
【００３３】
このときのエッチング装置としては、例えば、ＩＣＰ方式（誘導結合方式）の枚葉型高密度プラズマエッチング装置を用いることができる。この場合、上記エッチング条件としては、ＳＦ６ガスの流量を２３０〜２７０ｓｃｃｍ、チャンバー内の圧力を８０〜１００ｍＴｏｒｒ、ソースパワーとして２３００〜２７００Ｗを用いることができる。
【００３４】
また、上記第１の開口溝３Ａ−１の深さＤ１は、エッチング時間を変えることで適宜設定することができる。例えば、上記エッチング条件を用いて、第１の開口溝３Ａ−１の深さＤ１を１μｍとしたい場合には、エッチング時間を３秒にするとよい。また、第１の開口溝３Ａ−１の最大開口径Ｒ１（第１の開口溝３Ａ−１の開口径のうち、最も大きい値）の大きさは、例えば、２μｍとすることができる。
【００３５】
なお、プラズマの密度を制御するためのソースパワーとは別に、バイアスパワーを調節して半導体基板１に到達するイオンのエネルギーを制御することで、エッチングの等方性の程度を最適に設定することができる。
【００３６】
上記第１のエッチング工程では、半導体基板１側に印加するバイアスパワーを弱く設定（例えば、５０〜６０Ｗに設定）することで、サイドエッチングを進行させ、等方性の強い状態でエッチングを進行させることができる。
【００３７】
次いで、図３に示す工程では、保護膜成膜工程として、同じエッチング装置（この場合、ＩＣＰ方式の枚葉型高密度プラズマエッチング装置）を使用して、第１のサイクルの保護膜成膜工程として、第１の開口溝３Ａ−１の内壁（内面）を覆う保護膜４を形成する。
【００３８】
具体的な保護膜４の成膜条件としては、例えば、成膜ガスとしてＣ４Ｆ８、Ｃ４Ｆ８の流量を２３０〜２７０ｓｃｃｍ、チャンバー内の圧力を６０〜８０ｍＴｏｒｒ、ソースパワーが２３００〜２７００Ｗの条件を用いることができる。
これにより、第１の開口溝３Ａ−１の内壁、開口溝２Ａの内壁、及びエッチング用マスク２の上面２ａを覆うように、フロロカーボン系のポリマーを主成分とする保護膜４が形成される。なお、保護膜４の成膜時には、バイアスパワーを印加しない。
【００３９】
次いで、図４に示す工程では、第１のサイクルにおける第２のエッチング工程として、第１のエッチング工程と同じガスを用いて異方性を強めたドライエッチングを行うことで、第１の開口溝３Ａ−１の側壁に保護膜４を残存させた状態で、第１の開口溝３Ａ−１の底面３Ａ−１ａに堆積している保護膜４を選択的に除去する。このとき、エッチング用マスク２の上面２ａに形成された保護膜４も除去される。
【００４０】
第２のエッチング工程では、第１のエッチング工程と同じエッチング装置（この場合、ＩＣＰ方式の枚葉型高密度プラズマエッチング装置）を使用する。
第２のエッチング工程の具体的なエッチング条件としては、例えば、エッチングガスとしてＳＦ６、ＳＦ６の流量を２３０〜２７０ｓｃｃｍ、チャンバー内の圧力を６０〜８０ｍＴｏｒｒ、ソースパワーが２３００〜２７００Ｗの条件を用いることができる。
【００４１】
上記第２のエッチング工程では、半導体基板１側に印加するバイアスパワーを第１のエッチング工程よりも強く設定（例えば、１５０〜１６０Ｗに設定）することで、サイドエッチングを抑制し、異方性を強めた状態でエッチングを進行させることができる。
【００４２】
上記説明した、第１のエッチング工程と、保護膜成膜工程と、第２のエッチング工程と、を順次実施することで、第１のサイクルの処理が完了する。
【００４３】
次いで、図５に示す工程では、第１のエッチング工程と、保護膜成膜工程と、第２のエッチング工程と、よりなる第２のサイクル（先に説明した第１のサイクルと同様な処理）を行うことで、第１の開口溝３Ａ−１の下方に第１の開口溝３Ａ−１と一体とされた第２の開口溝３Ａ−２を形成する。
【００４４】
このとき、第２のサイクルでの半導体基板１のエッチング時間は、第１のサイクルでの半導体基板１のエッチング時間よりも短くする。これにより、第１の開口溝３Ａ−１の側壁に保護膜４が残存するため、第１の開口溝３Ａ−１の側壁のサイドエッチングを抑制することができる。
【００４５】
また、第２のサイクルでの半導体基板１のエッチング時間を第１のサイクルよりも短くすることで、第２の開口溝３Ａ−２の深さＤ２が第１の開口溝３Ａ−１の深さＤ１よりも浅くなると共に、第２の開口溝３Ａ−２のサイドエッチング量が第１の開口溝３Ａ−１のサイドエッチング量よりも小さくなる。
【００４６】
上記第２の開口溝３Ａ−２の深さＤ２は、エッチング時間を変えることで適宜設定することができる。例えば、上記エッチング条件を用いて、第２の開口溝３Ａ−２の深さＤ２を０．８μｍとしたい場合には、エッチング時間を２．８秒にするとよい。また、第２の開口溝３Ａ−２の最大開口径Ｒ２の大きさは、例えば、１．８μｍとすることができる。
【００４７】
次いで、第１のサイクルと同様に、保護膜成膜工程と、第２のエッチング工程と、を順次行うことで、第２のサイクルの処理が完了する。図５に示すように、第２のサイクルが完了した時点で、第１の開口溝３Ａ−１の側壁、及び第２の開口溝３Ａ−２の側壁は、保護膜４（具体的には、図３で成膜され、残存する保護膜、及び第２のサイクルの保護膜成膜工程で成膜され、残存する保護膜よりなる膜）で覆われる。
【００４８】
次いで、図６に示す工程では、第２のサイクルと同様に、第１のエッチング工程と、保護膜成膜工程と、第２のエッチング工程と、よりなる第３のサイクルを実施する。
このとき、使用するガスの種類、チャンバー内の圧力、及び印加パワー等は、先に説明した第１のサイクルと同じものを用い、半導体基板１をエッチングする時間のみを第２のサイクルよりも所定時間Ｔ１だけ短くした条件で第１のエッチング工程を行う。
【００４９】
第３の開口溝３Ａ−３の深さＤ３を０．６μｍとしたい場合、エッチング時間を２．６秒にするとよい。また、第３の開口溝３Ａ−３の最大開口径Ｒ３の大きさは、例えば、１．６μｍとすることができる。
【００５０】
上記第３のサイクルの第１のエッチング工程では、第１の開口溝３Ａ−１の側壁、及び第２の開口溝３Ａ−２の側壁が保護膜４（図６には図示せず）で覆われているため、第１及び第２の開口部３Ａ−１，３Ａ−２の側壁のサイドエッチングを抑制することができる。
【００５１】
また、第３のサイクルで行う第１のエッチング工程のエッチング時間を、第２のサイクルの第１のエッチング工程のエッチング時間よりも所定時間Ｔ１だけ短くすることで、第３の開口溝３Ａ−３の深さＤ３が第２の開口部の深さＤ２よりも浅くなると共に、第３の開口溝３Ａ−３のサイドエッチング量を第２の開口溝３Ａ−２のサイドエッチング量よりも小さくすることができる。
【００５２】
次いで、第２のサイクルと同様に、保護膜成膜工程と、第２のエッチング工程と、を順次行うことで、第３のサイクルの処理が完了する。
次いで、第４のサイクル以降、先に説明した第１〜第３のサイクルと同様な処理を繰り返し行うことで、第ｎ（２以上の整数）のサイクルの第１のエッチング工程の処理まで順次行うことで、側壁３Ａａ（ここでの側壁３Ａａとは、スキャロッピングの形状とされた第１の分離溝３Ａの側壁３Ａａを平均化することで得られる略一定の傾斜面を有した側壁のことをいう）が順テーパー形状とされた第１の分離溝３Ａを形成する。
【００５３】
第１の分離溝３Ａの側壁３Ａａは、図１に示す第１の絶縁リング３の側壁３ａと等しい。第１の分離溝３Ａは、ｎ回のサイクルの処理により、形成されたリング状の溝である。薄板化された半導体基板の厚さが４０μｍの場合、ｎは、例えば、５０とすることができる。
【００５４】
第１の実施の形態では、まず、第１のサイクルにおける第１のエッチング工程のエッチング時間Ｅ１を、所望の最大開口径Ｒ１に応じて設定（サイドエッチング量を考慮して設定）し、その後、エッチング時間を減少させていく上記所定時間Ｔ１を設定する。
【００５５】
次に、第ｎのサイクルの第１のエッチング工程のエッチング時間Ｅｎを、Ｅｎ＝Ｅ１−Ｔ１×（ｎ−１）となるように設定して、第ｎのサイクルまで処理を順次行う。
【００５６】
第１の分離溝３Ａの深さＤ４は、例えば、４０μｍとすることができる。また、第１の分離溝３Ａの側壁３ａと半導体基板１の裏面１ｂとが成す角度θ１は、５０〜８９度の範囲内で適宜設定することができる。
【００５７】
次いで、図７に示す工程では、ウエットエッチングにより、エッチング用マスク２を選択的に除去することで、半導体基板１の表面１ａを露出させる。
次いで、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、順テーパー形状とされた第１の分離溝３Ａ内を埋め込む第１の絶縁膜３Ｂ（例えば、酸化シリコン膜（ＳｉＯ２膜））を成膜する。
【００５８】
先に説明したように、第１の分離溝３Ａは、順テーパー形状とされている。このため、第１の絶縁膜３Ｂが成膜（堆積）される側の第１の分離溝３Ａの断面積が拡大している。
これにより、第１の絶縁膜３Ｂが堆積する際に、半導体基板１の表面１ａ側に位置する第１の分離溝３Ａにおいて第１の絶縁膜３Ｂの閉塞現象の発生を抑制可能となるので、第１の分離溝３Ａ内に空洞（ボイド）が形成されることなく、精度よく第１の絶縁膜３Ｂを埋め込むことができる。
【００５９】
次いで、図８に示す工程では、エッチバック或いはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、半導体基板１の表面１ａに形成された不要な第１の絶縁膜３Ｂを除去する。
これにより、不要な第１の絶縁膜３Ｂが除去されると共に、第１の分離溝３Ａ及び第１の絶縁膜３Ｂよりなる第１の絶縁リング３が形成される。
【００６０】
第１の絶縁リング３の側壁３ａは、順テーパー形状とされている。第１の絶縁リング３の側壁３ａと半導体基板１の裏面１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内に設定することができる。
なお、この段階では、第１の絶縁リング３は、半導体基板１を貫通していない。
【００６１】
次いで、図９に示す工程では、周知の手法により、半導体基板１の表面１ａに、局所配線５Ａを有した回路素子層５を形成する。また、半導体基板１の裏面１ｂ側をＢＧ（Ｂａｃｋ Ｇｒｉｎｄ）で研磨して、第１の絶縁リング３を露出させる。
【００６２】
次いで、図１０に示す工程では、半導体基板１の裏面１ｂを覆う裏面絶縁膜６を形成する。具体的には、ＣＶＤ法により、窒化シリコン膜（ＳｉＮ膜）を成膜することで、裏面絶縁膜６を形成する。
【００６３】
次いで、半導体基板１の裏面１ｂ側から、先に説明した図２〜図６に示す工程と同様な処理を行い、裏面絶縁膜６及び半導体基板１をエッチングすることで、局所配線５Ａの下面を露出する貫通電極用孔７Ａを形成する。
【００６４】
これにより、貫通電極用孔７Ａは、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の側壁３ａの少なくとも一部と対向し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなるように形成される。
【００６５】
次いで、貫通電極用孔７Ａを導電膜７Ｂで埋め込むことで、貫通電極用孔７Ａ及び導電膜７Ｂよりなり、局所配線５Ａと電気的に接続された貫通電極７が形成される。これにより、第１の実施の形態の半導体装置８が製造される。
このとき、貫通電極用孔７Ａを逆テーパー形状とし、半導体基板１の裏面１ｂから貫通電極用孔７Ａを導電膜７Ｂで埋め込むことにより、貫通電極用孔７Ａを埋め込む導電膜７Ｂに空洞（ボイド）や閉塞による埋め込み不良等が発生することを抑制できる。
【００６６】
第１の実施の形態の半導体装置の製造方法によれば、半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が狭くなり、かつリング状とされた第１の絶縁リング３を形成し、次いで、第１の絶縁リング３が形成された半導体基板１の表面１ａに、回路素子層５を形成し、次いで、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなる貫通電極７を形成することにより、半導体装置８の微細化が進展した場合でも貫通電極７を構成する導電膜７Ｂ、及び第１の絶縁リング３を構成する第１の絶縁膜３Ｂの埋め込み性を向上させることが可能となる。
【００６７】
これにより、貫通電極７を構成する導電膜７Ｂ、及び第１の絶縁リング３を構成する第１の絶縁膜３Ｂの埋め込み性の低下を抑制した上で、貫通電極７及び第１の絶縁リング３が形成される領域を小型化することが可能となるので、半導体装置８の小型化（具体的には、半導体基板１の面方向における小型化）を図ることができ、かつ第１の絶縁リング３で囲まれた貫通電極７を狭ピッチで複数配置することができる。
【００６８】
（第２の実施の形態）
図１１は、本発明の第２の実施の形態に係る半導体装置の主要部を示す断面図である。なお、図８において、Ａは、半導体基板１１の厚さ方向（以下、「半導体基板の厚さ方向Ａ」という）示している。
また、図１１では、１つの貫通電極１９のみを図示したが、実際の半導体装置１０では、小型化及び高密度化の観点から、複数の貫通電極１９が狭ピッチで近接して配置されている。
【００６９】
図１１を参照するに、第２の実施の形態の半導体装置１０は、半導体基板１１と、第１の絶縁リング１３と、回路素子層１５と、保護膜１６と、表面バンプ電極１７と、裏面絶縁膜１８と、貫通電極１９と、裏面バンプ電極２１と、を有する。
第２の実施の形態の半導体装置１０としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを用いることができる。
【００７０】
図１１を参照するに、半導体基板１１は、薄板化（例えば、厚さが５０μｍ以下）されており、デバイス形成領域Ｂと、貫通電極及び絶縁リング形成領域Ｃと、を有する。貫通電極及び絶縁リング形成領域Ｃは、貫通電極１９及び第１の絶縁リング１３が形成される領域である。
また、半導体基板１１は、回路素子層１５が形成される表面１１ａと、裏面１１ｂと、を有する。半導体基板１１としては、例えば、単結晶シリコン基板を用いることができる。
【００７１】
第１の絶縁リング１３は、第１の分離溝２３と、第１の絶縁膜２４と、を有する。第１の分離溝２３は、貫通電極１９を囲むように半導体基板１１を貫通し、かつ順テーパー形状とされたリング状の溝である。第１の分離溝２３は、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなる形状とされている。
第１の絶縁膜２４は、第１の分離溝２３を埋め込むように設けられている。第１の絶縁膜２４としては、例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）の単層、或いは、これらの膜の積層膜等を用いることができる。
【００７２】
半導体基板１１の表面１１ａに露出された第１の絶縁リング１３の一方の端の幅は、例えば、２μｍとすることができる。この場合、半導体基板１１の裏面１１ｂに露出された第１の絶縁リング１３の他方の端の幅は、例えば、１μｍとすることができる。
第１の絶縁リング１３の側壁１３Ａは、順テーパー形状とされている。第１の絶縁リング１３の側壁１３Ａと半導体基板１１の裏面１１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内に設定することができる。
【００７３】
回路素子層１５は、半導体基板１１の表面１１ａに形成されている。回路素子層１５は、素子分離領域２５と、トランジスタ２６と、ライナー膜２７，３４と、第１の層間絶縁膜２８と、第２の層間絶縁膜２９と、第１のコンタクトプラグ３０と、局所配線３１，３２と、第３の層間絶縁膜３６と、第２のコンタクトプラグ３８，３９と、第１の配線４１，４２と、第４の層間絶縁膜４４と、第３のコンタクトプラグ４６，４７と、第２の配線４９，５１と、第５の層間絶縁膜５２と、第４のコンタクトプラグ５４と、第３の配線５６と、を有する。
【００７４】
素子分離領域２５は、デバイス形成領域Ｂに形成されており、その上面は、半導体基板１１の表面１１ａに対して略面一とされている。素子分離領域２５は、活性領域を区画している。
トランジスタ２６は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、素子分離領域２５により区画された活性領域に設けられている。
【００７５】
ライナー膜２７は、半導体基板１１の表面１１ａ、及び素子分離領域２５の上面に設けられている。ライナー膜２７としては、例えば、厚さが１０〜２０ｎｍの窒化シリコン膜を用いることができる。
第１の層間絶縁膜２８は、ライナー膜２７の上面２７ａに設けられている。第１の層間絶縁膜２８としては、例えば、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いることができる。
【００７６】
このように、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜である第１の層間絶縁膜２８を、ライナー膜２７の上面２７ａに形成することで、塗布系絶縁膜のアニール処理の際に、下層に形成された素子（例えば、トランジスタ２６）が酸化されて、ダメージを受けることを防止できる。
【００７７】
第２の層間絶縁膜２９は、平坦な面とされた第１の層間絶縁膜２８の上面２８ａに設けられている。第２の層間絶縁膜２９としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いることができる。トランジスタ２６は、第１及び第２の層間絶縁膜２８，２９により覆われている。
第１のコンタクトプラグ３０は、ライナー膜２７、第１の層間絶縁膜２８、及び第２の層間絶縁膜２９を貫通しており、その下端がトランジスタ２６を構成する一方の不純物拡散領域の上面と接触している。
【００７８】
局所配線３１は、デバイス形成領域Ｂに位置する第２の層間絶縁膜２９の上面２９ａに設けられている。局所配線３１は、第１のコンタクトプラグ３０の上端と接続されている。これにより、局所配線３１は、第１のコンタクトプラグ３０を介して、トランジスタ２６と電気的に接続されている。
【００７９】
局所配線３２は、貫通電極及び絶縁リング形成領域Ｃに位置する第２の層間絶縁膜２９の上面２９ａに設けられている。局所配線３２は、貫通電極１９の両端のうち、径の小さい側の一方の端（回路素子層１５側に位置する貫通電極１９の端）と接続されている。
ライナー膜３４は、局所配線３１，３２を覆うように、第２の層間絶縁膜２９の上面２９ａに設けられている。ライナー膜３４としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００８０】
第３の層間絶縁膜３６は、ライナー膜３４の上面３４ａに設けられている。第３の層間絶縁膜３６としては、例えば、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いることができる。
なお、第３の層間絶縁膜３６として塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いる場合、第３の層間絶縁膜３６と第４の層間絶縁膜４４との間に、図示していない酸化シリコン膜（ＳｉＯ２膜）を設けてもよい。
【００８１】
第２のコンタクトプラグ３８は、局所配線３１上に位置するライナー膜３４及び第３の層間絶縁膜３６を貫通するように設けられており、その下端が局所配線３１の上面と接続されている。
第２のコンタクトプラグ３９は、局所配線３２上に位置するライナー膜３４及び第３の層間絶縁膜３６を貫通するように設けられており、その下端が局所配線３２の上面と接続されている。
【００８２】
第１の配線４１は、デバイス形成領域Ｂに位置する第３の層間絶縁膜３６の上面３６ａに設けられている。第１の配線４１は、第２のコンタクトプラグ３８の上端と接続されている。
第１の配線４２は、貫通電極及び絶縁リング形成領域Ｃに位置する第３の層間絶縁膜３６の上面３６ａに設けられている。第１の配線４２は、第２のコンタクトプラグ３８の上端と接続されている。
【００８３】
第４の層間絶縁膜４４は、第１の配線４１，４２を覆うように、第３の層間絶縁膜３６の上面３６ａに設けられている。第４の層間絶縁膜４４としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００８４】
第３のコンタクトプラグ４６は、第１の配線４１上に位置する第４の層間絶縁膜４４を貫通するように設けられている。第３のコンタクトプラグ４６は、第１の配線４１と接続されている。
第３のコンタクトプラグ４７は、第１の配線４２上に位置する第４の層間絶縁膜４４を貫通するように設けられている。第３のコンタクトプラグ４７は、第１の配線４２と接続されている。
【００８５】
第２の配線４９は、デバイス形成領域Ｂに位置する第４の層間絶縁膜４４の上面４４ａに設けられている。第２の配線４９は、第３のコンタクトプラグ４６を介して、トランジスタ２６と電気的に接続されている。
第２の配線５１は、貫通電極及び絶縁リング形成領域Ｃに位置する第４の層間絶縁膜４４の上面４４ａに設けられている。第２の配線５１は、第３のコンタクトプラグ４７を介して、貫通電極１９と電気的に接続されている。
【００８６】
第５の層間絶縁膜５２は、第２の配線４９，５１を覆うように、第４の層間絶縁膜４４の上面4４aに設けられている。第５の層間絶縁膜５２としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００８７】
第４のコンタクトプラグ５４は、第２の配線５１上に位置する第５の層間絶縁膜５２を貫通するように設けられている。第４のコンタクトプラグ５４の下端は、第２の配線５１の上面と接続されている。
第３の配線５６は、第５の層間絶縁膜５２の上面５２ａに形成されている。第３の配線５６は、第４のコンタクトプラグ５４の下端と接続されている。これにより、第３の配線５６は、第４のコンタクトプラグ５４を介して、貫通電極１９と電気的に接続されている。
【００８８】
保護膜１６は、第５の層間絶縁膜５２の上面５２ａを覆うように設けられている。保護膜１６は、表面バンプ電極１７の一部を収容するための開口部１６Ａを有する。開口部１６Ａは、第３の配線５６の上面５６ａの一部を露出するように形成されている。保護膜１６としては、例えば、シリコン酸窒化膜（ＳｉＯＮ膜）を用いることができる。
表面バンプ電極１７は、開口部１６Ａを充填すると共に、保護膜１６の上面１６ａから突出するように配置されている。
【００８９】
表面バンプ電極１７は、シード層６１と、Ｃｕバンプ６２と、表面金属膜６３と、が順次積層された構成とされている。シード層６１としては、例えば、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、を順次積層した積層膜を用いることができる。
Ｃｕバンプ６２としては、例えば、電解めっき法により形成されたＣｕめっき膜を用いることができる。Ｃｕバンプ６２の高さは、例えば、１０〜１２μｍとすることができる。表面金属膜６３としては、例えば、Ｓｎ−Ａｇはんだ膜を用いることができる。
【００９０】
裏面絶縁膜１８は、半導体基板１１の裏面１１ｂを覆うように設けられている。裏面絶縁膜１８としては、例えば、厚さ２００〜４００ｎｍの窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００９１】
貫通電極１９は、貫通電極用孔６５と、導電膜である第１及び第２の導電膜６６，６７と、を有する。貫通電極用孔６５は、半導体基板１１の裏面１１ｂ側から半導体基板１１及び裏面絶縁膜１８をエッチングすることで形成される孔である。
貫通電極用孔６５は、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる形状とされている。つまり、貫通電極用孔６５は、逆テーパー形状とされている。貫通電極用孔６５は、局所配線３２の下面３２ａを露出している。
【００９２】
半導体基板１１の表面１１ａに露出された貫通電極用孔６５の一方の端の開口径は、例えば、５μｍとすることができる。この場合、半導体基板１１の裏面１１ｂに露出された貫通電極用孔６５の他方の端の開口径は、例えば、１０μｍとすることができる。
【００９３】
第１の導電膜６６は、貫通電極用孔６５の内面（逆テーパー形状とされた側面、及び底面（貫通電極用孔６５が露出する局所配線３２の下面３２ａ））を覆うように設けられている。第１の導電膜６６は、貫通電極用孔６５を埋め込まない厚さとされている。
第１の導電膜６６は、第２の導電膜６７としてＣｕめっき膜を用いる際、該Ｃｕめっき膜を電解めっき法により形成する際の給電層として機能するシード層である。第１の導電膜６６としては、例えば、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、が順次積層された積層膜を用いることができる。
【００９４】
第２の導電膜６７は、第１の導電膜６６を介して、貫通電極用溝６５を埋め込むように配置されている。第２の導電膜６７としては、例えば、電解めっき法により形成されたＣｕめっき膜を用いることができる。
【００９５】
上記構成とされた貫通電極１９の側壁１９Ａ（ここでの側壁１９Ａとは、スキャロッピングの形状とされた貫通電極１９の側壁１９Ａを平均化することで得られる略一定の傾斜面を有した側壁のことをいう）は、逆テーパー形状とされている。
第１の絶縁リング１３の側壁１３Ａと半導体基板１１の裏面１１ｂとが成す角度θ１が、５０〜８９度の場合、貫通電極１９の側壁１９Ａと半導体基板１１の表面１１ａとが成す角度θ２は、例えば、５０〜８９度の範囲内に設定することができる。
【００９６】
また、貫通電極１９は、半導体基板１１を貫通し、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなり、かつ半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向するように配置されている。
【００９７】
このように、半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる貫通電極１９と、貫通電極１９を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなる第１の絶縁リング１３と、を有し、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向するように貫通電極１９を配置することで、半導体装置１０の微細化が進展した場合でも貫通電極１９を構成する第１及び第２の導電膜６６，６７、及び第１の絶縁リング１３を構成する第１の絶縁膜２４の埋め込み性を向上させることが可能になると共に、従来よりも貫通電極１９及び第１の絶縁リング１３を近接して配置することが可能となる。
【００９８】
これにより、貫通電極１９を構成する第１及び第２の導電膜６６，６７、及び第１の絶縁リング１３を構成する第１の絶縁膜２４の埋め込み性の低下を抑制した上で、貫通電極１９及び第１の絶縁リング１３が形成される領域を小型化することが可能となるので、半導体装置１０の小型化（具体的には、半導体基板１１の面方向における小型化）を図ることができ、かつ第１の絶縁リング１３で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【００９９】
裏面バンプ電極２１は、裏面絶縁膜１８側に配置された貫通電極１９の端と一体に構成されており、裏面絶縁膜１８の下面１８ａから突出している。裏面バンプ電極２１は、裏面絶縁膜１８の下面１８ａに配置された第１の導電膜６６と、裏面絶縁膜１８側に配置された貫通電極１９の端、及び第１の導電膜６６の下面６６ａに設けられた第２の導電膜６７（この場合、裏面バンプ）と、第２の導電膜６７の下面６７ａに設けられた裏面金属膜７２と、が積層された構成とされている。
【０１００】
裏面バンプ電極２１は、図示していない配線基板に半導体装置１０をフリップチップ実装する場合、配線基板に設けられたパッドと接続される電極である。また、裏面バンプ電極２１は、複数の半導体装置１０を積層してチップ積層体を形成する場合、他の半導体装置１０に設けられた表面バンプ電極１７と接続される電極である。
【０１０１】
第２の実施の形態の半導体装置によれば、半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる貫通電極１９と、貫通電極１９を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなる第１の絶縁リング１３と、を有すると共に、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向するように貫通電極１９を配置することで、従来よりも貫通電極１９の側壁１９Ａと第１の絶縁リング１３の側壁１３Ａとを近接して配置することが可能となる。
【０１０２】
これにより、貫通電極１９及び絶縁リング１３が形成される貫通電極及び絶縁リング形成領域Ｃを小さくすることが可能となるので、半導体装置１０の小型化を図ることができると共に、第１の絶縁リング１３で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【０１０３】
図１２〜図１９は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図１２〜図１９において、図１１に示す第２の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【０１０４】
図１２〜図１９を参照して、第２の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図１２に示す工程では、薄板化されていない半導体基板１１（例えば、単結晶シリコン基板）を準備する。
次いで、半導体基板１１の表面１１ａ側から、第１の実施の形態で説明した図２〜図６に示す工程と同様な処理（エッチングを含む処理）を行うことで、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなり、かつリング状とされた第１の分離溝２３を形成する。
【０１０５】
このとき、第１の分離溝２３は、半導体基板１１のうち、貫通電極及び絶縁リング形成領域Ｃに対応する部分に形成する。
第１の分離溝２３の側壁２３ａは、順テーパー形状とされている。第１の分離溝２３の側壁２３ａと半導体基板１１の裏面１１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内で適宜選択することができる。また、第１の分離溝２３の深さＤ５は、例えば、４０μｍとすることができる。
【０１０６】
なお、図１２では、１つの第１の分離溝２３のみを図示したが、実際には、貫通電極及び絶縁リング形成領域Ｃに、複数の第１の分離溝２３を形成する。複数の第１の分離溝２３を形成後、半導体基板１１の表面１１ａに形成されたエッチング用マスク（図示せず）を除去する。
【０１０７】
次いで、図１３に示す工程では、第１の実施の形態で説明した図７及び図８に示す工程と同様な処理を行うことで、第１の分離溝２３、及び第１の分離溝２３を埋め込む第１の絶縁膜２４よりなる第１の絶縁リング１３を形成する。
このとき、第１の絶縁リング１３は、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなるリング状に形成する。また、この段階では、第１の絶縁リング１３は、半導体基板１１を貫通していない。
【０１０８】
第１の絶縁膜２４は、例えば、ＣＶＤ法により、第１の絶縁膜２４（例えば、酸化シリコン膜（ＳｉＯ２膜））を成膜することで形成する。
このとき、第１の絶縁膜２４が成膜（堆積）される側の第１の分離溝２３の断面積が拡大しているため、第１の絶縁膜２４が堆積する際に、半導体基板１１の表面１１ａ側に位置する第１の分離溝２３において第１の絶縁膜２４の閉塞現象の発生を抑制することが可能となる。したがって、第１の分離溝２３を埋め込む第１の絶縁膜２４に、空洞（ボイド）が発生することを抑制できる。
【０１０９】
第１の絶縁リング１３の側壁１３Ａは、順テーパー形状とされている。第１の絶縁リング１３の側壁１３Ａと半導体基板１１の裏面１１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内に設定することができる。
【０１１０】
次いで、図１４に示す工程では、半導体基板１１の表面１１ａ側に、活性領域を区画する素子分離領域２５を形成する。素子分離領域２５は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成することができる。
このとき、素子分離領域２５は、素子分離領域２５の上面２５ａが半導体基板１１の表面１１ａに対して略面一となるように形成する。
【０１１１】
次いで、素子分離領域２５に区画された活性領域に、一対の不純物拡散領域、ゲート絶縁膜、及びゲート電極を含むトランジスタ２６（例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ）を形成する。
【０１１２】
次いで、半導体基板１１の表面１１ａ、第１の絶縁リング１３の上面、及び素子分離領域２５の上面２５ａに、トランジスタ２６を覆うライナー膜２７を形成する。具体的には、ライナー膜２７として、厚さが１０〜２０ｎｍの窒化シリコン膜を形成する。
次いで、ライナー膜２７の上面２７ａに、第１の層間絶縁膜２８を形成する。具体的には、第１の層間絶縁膜２８としては、例えば、スピンナ法により塗布され、高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いることができる。
【０１１３】
このように、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜である第１の層間絶縁膜２８を、ライナー膜２７の上面２７ａに形成することで、塗布系絶縁膜のアニール処理の際に、下層に形成された素子（例えば、トランジスタ２６）が酸化されて、ダメージを受けることを防止できる。
【０１１４】
次いで、ＣＭＰ法により、トランジスタ２６上に形成されたライナー膜２７が露出するまで、第１の層間絶縁膜２８を研磨することで、研磨面の平坦化処理を行う。
次いで、上記研磨面（具体的には、第１の層間絶縁膜２８の表面２８ａ、及びトランジスタ２６上に配置されたライナー膜２７の上面）を覆う第２の層間絶縁膜２９を形成する。具体的には、第２の層間絶縁膜２９は、例えば、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ２膜）を成膜することが形成する。これにより、トランジスタ２６は、第１及び第２の層間絶縁膜２８，２９に覆われる。
【０１１５】
次いで、異方性エッチング（例えば、ドライエッチング）により、ライナー膜２７、第１の層間絶縁膜２８、及び第２の層間絶縁膜２９をエッチングして、トランジスタ２６を構成する一方の不純物拡散領域の上面を露出する孔（図示せず）を形成する。
【０１１６】
次いで、該孔を導電膜で埋め込むことで、トランジスタ２６を構成する一方の不純物拡散領域の上面と接触する第１のコンタクトプラグ３０を形成する。該導電膜としては、例えば、チタン膜（Ｔｉ膜）と、窒化チタン（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させた積層膜を用いることができる。
【０１１７】
次いで、図１５に示す工程では、周知の手法により、第２の層間絶縁膜２９の上面２９ａのうち、デバイス形成領域Ｂに対応する面に、局所配線３１を形成すると共に、第２の層間絶縁膜２９の上面２９ａのうち、貫通電極及び絶縁リング形成領域Ｃに対応する面に、局所配線３２を形成する。局所配線３１，３２は、一括形成する。
【０１１８】
具体的には、例えば、窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層成膜した後、フォトリソ技術及びドライエッチング技術により、窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）をパターニングすることで、局所配線３１，３２を一括形成する。
このとき、局所配線３１は、コンタクトプラグ３０の上端と接続されるように形成する。
【０１１９】
次いで、第２の層間絶縁膜２９の上面２９ａに、局所配線３１，３２を覆うライナー膜３４を形成する。具体的には、ライナー膜３４は、例えば、ＣＶＤ法により、窒化シリコン膜（ＳｉＮ膜）を成膜することで形成する。
【０１２０】
次いで、ライナー膜３４の上面３４ａを覆う第３の層間絶縁膜３６を形成する。具体的には、第３の層間絶縁膜３６としては、例えば、スピンナ法により塗布され、高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いることができる。
【０１２１】
なお、第３の層間絶縁膜３６として塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いる場合、第３の層間絶縁膜３６と第４の層間絶縁膜４４との間に、図示していない酸化シリコン膜（ＳｉＯ２膜）を形成してもよい。
【０１２２】
次いで、図１６に示す工程では、周知の手法により、局所配線３１上に位置するライナー膜３４及び第３の層間絶縁膜３６を貫通し、かつ局所配線３１の上面と接触する第２のコンタクトプラグ３８と、局所配線３２上に位置するライナー膜３４及び第３の層間絶縁膜３６を貫通し、かつ局所配線３２の上面と接触する第２のコンタクトプラグ３９と、を一括形成する。
【０１２３】
具体的には、フォトリソ技術及びドライエッチング技術により、第３の層間絶縁膜３６のうち、第２のコンタクトプラグ３８，３９の形成領域に対向する部分をエッチングすることで、コンタクト孔（図示せず）を形成し、その後、該コンタクト孔を導電膜（図示せず）で埋め込むことで、第２のコンタクトプラグ３８，３９を一括形成する。
該導電膜としては、例えば、チタン膜（Ｔｉ膜）と、窒化チタン（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させた積層膜を用いることができる。
【０１２４】
次いで、周知の手法により、第３の層間絶縁膜３６の上面３６ａに、第２のコンタクトプラグ３８の上端と接続され、かつデバイス形成領域Ｂに配置される第１の配線４１と、第２のコンタクトプラグ３９の上端と接続され、かつ貫通電極及び絶縁リング形成領域Ｃに配置される第１の配線４２と、を一括形成する。
【０１２５】
具体的には、第３の層間絶縁膜３６の上面３６ａに、例えば、アルミニウム膜を成膜し、その後、フォトリソ技術及びドライエッチング技術により、該アルミニウム膜をパターニングすることで、第１の配線４１，４２を一括形成する。
このとき、第１の配線４１は、第２のコンタクトプラグ３８の上端と接続されるように形成し、第２の配線４２は、第２のコンタクトプラグ３９の上端と接続されるように形成する。
【０１２６】
次いで、第１の配線４１，４２を覆うように、第３の層間絶縁膜３６の上面３６ａに、第４の層間絶縁膜４４を形成する。具体的には、第４の層間絶縁膜４４は、例えば、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ２膜）を成膜することで形成する。
【０１２７】
次いで、先に説明した第２のコンタクトプラグ３８，３９の形成方法と同様な手法により、第１の配線４１上に位置する第４の層間絶縁膜４４を貫通し、かつ第１の配線４１の上面と接触する第３のコンタクトプラグ４６と、第１の配線４２上に位置する第４の層間絶縁膜４４を貫通し、かつ第１の配線４２の上面と接触する第３のコンタクトプラグ４７と、を一括形成する。
【０１２８】
次いで、先に説明した第１の配線４１，４２の形成方法と同様な手法により、デバイス形成領域Ｂに位置する第４の層間絶縁膜４４の上面４４ａに配置され、第３のコンタクトプラグ４６を介して、トランジスタ２６と電気的に接続される第２の配線４９と、貫通電極及び絶縁リング形成領域Ｃに位置する第４の層間絶縁膜４４の上面４４ａに配置され、第３のコンタクトプラグ４７を介して、貫通電極１９と電気的に接続される第２の配線５１と、を一括形成する。
【０１２９】
次いで、第４の層間絶縁膜４４の上面4４aに、第２の配線４９，５１を覆う第５の層間絶縁膜５２を形成する。具体的には、第５の層間絶縁膜５２は、例えば、ＣＶＤ法により酸化シリコン膜（ＳｉＯ２膜）を成膜することで形成する。
【０１３０】
次いで、先に説明した第２のコンタクトプラグ３８，３９の形成方法と同様な手法により、第２の配線５１上に位置する第５の層間絶縁膜５２を貫通し、下端が第２の配線５１の上面と接続される第４のコンタクトプラグ５４を形成する。
【０１３１】
次いで、先に説明した第１の配線４１，４２の形成方法と同様な手法により、第５の層間絶縁膜５２の上面５２ａに、第４のコンタクトプラグ５４の上端と接続される第３の配線５６を形成する。
これにより、半導体基板１１の表面１１ａに、素子分離領域２５と、トランジスタ２６と、ライナー膜２７，３４と、第１の層間絶縁膜２８と、第２の層間絶縁膜２９と、第１のコンタクトプラグ３０と、局所配線３１，３２と、第３の層間絶縁膜３６と、第２のコンタクトプラグ３８，３９と、第１の配線４１，４２と、第４の層間絶縁膜４４と、第３のコンタクトプラグ４６，４７と、第２の配線４９，５１と、第５の層間絶縁膜５２と、第４のコンタクトプラグ５４と、第３の配線５６と、を有する回路素子層１５が形成される。
【０１３２】
次いで、第５の層間絶縁膜５２の上面５２ａに、第３の配線５６を覆う絶縁膜（例えば、シリコン酸窒化膜（ＳｉＯＮ膜）を成膜し、その後、フォトリソ技術及びドライエッチング技術により、該絶縁膜をパターニングして、第３の配線５６の上面５６ａを露出する開口部１６Ａを形成することで、該絶縁膜よりなり、開口部１６Ａを有する保護膜１６を形成する。
【０１３３】
次いで、図１７に示す工程では、開口部１６Ａ、及び開口部１６Ａの近傍に位置する保護膜１６の上面１６ａに、シード層６１と、Ｃｕバンプ６２と、表面金属膜６３と、が順次積層された表面バンプ電極１７を形成する。表面バンプ電極１７は、セミアディティブ法により形成する。
【０１３４】
この場合、具体的には、以下の方法により、表面バンプ電極１７を形成する。始めに、開口部１６Ａの内面、及び保護膜１６の上面１６ａを覆うシード層６１を形成する。シード層６１は、例えば、スパッタ法により、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、を順次積層させることで形成する。
【０１３５】
次いで、シード層６１上に、開口部（図示せず）を有しためっき用レジスト膜（図示せず）を形成する。該開口部は、表面バンプ電極１７の形成領域に対応する保護膜１６及び第３の配線５６の上面５６ａを露出するように形成する。
次いで、シード層６１を給電層とする電解めっき法により、開口部（図示せず）に露出された第３の配線５６の上面５６ａに、Ｃｕめっき膜を析出成長させることで、Ｃｕめっき膜よりなるＣｕバンプ６２を形成する。Ｃｕバンプ６２の高さは、例えば、１０〜１２μｍとすることができる。
【０１３６】
次いで、電解めっき法により、Ｃｕバンプ６２の上面に、表面金属膜６３を形成する。具体的には、表面金属膜６３として、例えば、Ｓｎ−Ａｇめっき膜、或いはＡｕ−Ｎｉめっき膜を形成する。
その後、図示していないめっき用レジスト膜を除去する。次いで、該めっき用レジスト膜に覆われていた不要なシード層６１を除去することで、保護膜１６の上面１６ａを露出させる。これにより、保護膜１６の上面１６ａから突出する表面バンプ電極１７が形成される。
【０１３７】
次いで、図１８に示す工程では、半導体基板１１の裏面１１ｂ側から、半導体基板１１を研磨（或いは、研削）することで、半導体基板１１を薄板化する。
このとき、薄板化された半導体基板１１の裏面１１ｂから第１の絶縁リング１３が露出されるように研磨（或いは、研削）を行う。薄板化後の半導体基板１１の厚さは、例えば、５０μｍ以下（具体的には、例えば、４０μｍ）にする。
【０１３８】
次いで、半導体基板１１の裏面１１ｂ、及び裏面１１ｂから露出された第１の絶縁リング１３の面を覆う裏面絶縁膜１８を形成する。
具体的には、例えば、ＣＶＤ法により、厚さ２００〜４００ｎｍの窒化シリコン膜（ＳｉＮ膜）を成膜することで、裏面絶縁膜１８を形成する。
【０１３９】
次いで、図１９に示す工程では、先に説明した第１の分離溝２３の形成方法（言い換えれば、第１の実施の形態で説明した第１の分離溝３Ａの形成方法）と同様な手法を用いて、半導体基板１１の裏面１１ｂ側から半導体基板１１及び裏面絶縁膜１８をエッチングすることで、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる形状とされ、局所配線３２の下面３２ａを露出する貫通電極用孔６５を形成する。
【０１４０】
貫通電極用孔６５は、順テーパー形状とされた第１の分離溝２３をエッチングする側（半導体基板１１の表面１１ａ側）とは反対の半導体基板１１の裏面１１ｂ側から、第１の分離溝２３を形成する際と同じエッチング条件を用いて形成することで、逆テーパー形状となる。
【０１４１】
半導体基板１１の表面１１ａに露出された貫通電極用孔６５の一方の端の開口径は、例えば、５μｍとすることができる。この場合、半導体基板１１の裏面１１ｂに露出された貫通電極用孔６５の他方の端の開口径は、例えば、１０μｍとすることができる。
【０１４２】
次いで、貫通電極用孔６６の内面及び裏面絶縁膜１８の下面１８ａを覆う第１の導電膜６６を形成する。このとき、第１の導電膜６６は、貫通電極用孔６５を埋め込まない厚さで形成する。
第１の導電膜６６は、シード層であり、例えば、スパッタ法により、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、が順次積層された積層膜を用いることができる。
【０１４３】
次いで、第１の導電膜６６の表面を覆うと共に、第１の導電膜６６を介して、貫通電極用溝６５を埋め込む第２の導電膜６７を形成する。具体的には、第１の導電膜６６上に、裏面バンプ電極２１の形成領域を露出する開口部（図示せず）を有しためっき用マスク（図示せず）を形成する。次いで、該開口部に露出された第１の導電膜６７の表面に、第２の導電膜６７となるＣｕめっき膜を形成する。
【０１４４】
次いで、第２の導電膜６７の下面６７ａを覆う裏面金属膜７２を形成する。具体的には、電解めっき法により、Ｎｉめっき膜と、Ａｕめっき膜と、を順次形成させることで、Ｎｉ／Ａｕ積層膜よりなる裏面金属膜７２を形成する。なお、裏面金属膜７２として、Ｓｕ―Ａｇめっき膜を形成してもよい。
次いで、めっき用マスク（図示せず）を除去し、その後、めっき用マスク（図示せず）で覆われていた第１の導電膜６６を選択的に除去する。
【０１４５】
これにより、貫通電極用孔６５を埋め込むと共に、第１及び第２の導電膜６６，６７よりなる貫通電極１９と、貫通電極１９と一体に形成されると共に、保護膜１８の下面１８ａに配置され、第１及び第２の導電膜６６，６７、及び裏面金属膜７２よりなる裏面バンプ電極２１と、が一括形成される。
【０１４６】
上記貫通電極１９は、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の側壁１３ａ少なくとも一部と対向し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなるように形成される。
つまり、貫通電極１９の側壁１９Ａは、逆テーパー形状に形成され、貫通電極１９の側壁１９Ａは、順テーパー形状とされた第１の絶縁リング１３の側壁１３Ａに近接して配置される。
【０１４７】
第１の絶縁リング１３の側壁１３Ａと半導体基板１１の裏面１１ｂとが成す角度θ１が５０〜８９度の場合、貫通電極１９の側壁１９Ａと半導体基板１１の表面１１ａとが成す角度θ２は、例えば、５０〜８９度の範囲内に設定することができる。
【０１４８】
第２の実施の形態の半導体装置の製造方法によれば、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなり、かつリング状とされた第１の絶縁リング１３を形成し、次いで、第１の絶縁リング１３が形成された半導体基板１１表面１１ａに、回路素子層１５を形成し、次いで、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる貫通電極１９を形成することにより、半導体装置１０の微細化が進展した場合でも貫通電極１９を構成する第１及び第２の導電膜６６，６７、及び第１の絶縁リング１３を構成する第１の絶縁膜２４の埋め込み性を向上させることが可能になると共に、貫通電極１９の側壁１９Ａと第１の絶縁リング１３の側壁１３Ａとを近接して配置することが可能となる。
【０１４９】
これにより、貫通電極１９を構成する第１及び第２の導電膜６６，６７、及び第１の絶縁リング１３を構成する第１の絶縁膜２４の埋め込み性の低下を抑制した上で、貫通電極１９及び第１の絶縁リング１３が形成される領域を小型化することが可能となるので、半導体装置１０の小型化（具体的には、半導体基板１１の面方向における小型化）を図ることができ、かつ第１の絶縁リング１３で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【０１５０】
（第３の実施の形態）
図２０は、本発明の第３の実施の形態に係る半導体装置の主要部を示す断面図である。なお、図２０において、図１１に示す第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
また、図２０では、１つの貫通電極１９のみを図示したが、実際の半導体装置８０では、小型化及び高密度化の観点から、複数の貫通電極１９が狭ピッチで近接して配置されている。
【０１５１】
図２０を参照するに、第３の実施の形態の半導体装置８０は、第１の実施の形態の半導体装置１０の構成に、さらに、第２の絶縁リング８２を設けた以外は、半導体装置１０と同様な構成とされている。
【０１５２】
第２の絶縁リング８２は、逆テーパー形状とされたリング状の第２の分離溝８３と、第２の絶縁膜８４と、を有する。
第２の分離溝８３は、第１の絶縁リング１３の外側に形成されており、第１の絶縁リング１３を連続して囲むように半導体基板１１を貫通している。第２の分離溝８３は、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向するように配置されている。
【０１５３】
第２の絶縁膜８４は、第２の分離溝８３を埋め込むように配置されている。第２の絶縁膜８４としては、例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）の単層、或いは、これらの膜の積層膜等を用いることができる。
【０１５４】
第２の絶縁リング８２は、第１の絶縁リング１３を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなるように構成されている。
また、第２の絶縁リング８２は、半導体基板１１の厚さ方向において、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向するように配置されている。
【０１５５】
また、第２の絶縁リング８２の側壁８２Ａは、逆テーパー形状とされている。第２の絶縁リング８２の側壁８２Ａと半導体基板１１の表面１１ａとが成す角度θ３は、例えば、５０〜８９度の範囲内に設定することができる。
【０１５６】
第３の実施の形態の半導体装置によれば、第１の絶縁リング１３を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなるように構成され、さらに、半導体基板１１の厚さ方向において、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向する第２の絶縁リング８２を設けることにより、第１の絶縁リング１３のみを設けた場合と比較して、デバイス形成領域Ｂを構成する部分の半導体基板１１と貫通電極１９との間の絶縁性の向上、及び寄生容量の削減が可能となる。
【０１５７】
また、第３の実施の形態の半導体装置８０は、第２の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、半導体装置８０の小型化を図ることができると共に、第１及び第２の絶縁リング１３，８２で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【０１５８】
図２１は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
次に、主に、図２１を参照して、第３の実施の形態の半導体装置８０の製造方法について説明する。
【０１５９】
始めに、第２の実施の形態で説明した図１２〜図１７に示す工程と同様な処理を行うことで、図１７に示す構造体を形成する。
次いで、半導体基板１１の裏面１１ｂ側から、半導体基板１１を研磨（或いは、研削）することで、半導体基板１１を薄板化する。
【０１６０】
このとき、薄板化された半導体基板１１の裏面１１ｂから第１の絶縁リング１３が露出されるように研磨（或いは、研削）を行う。薄板化後の半導体基板１１の厚さは、例えば、５０μｍ以下（具体的には、例えば、４０μｍ）にする。
【０１６１】
次いで、半導体基板１１の裏面１１ｂ側から、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向するように、第１の絶縁リング１３を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる第２の絶縁リング８２を形成する。
【０１６２】
具体的には、半導体基板１１の裏面１１ｂ側から、第１の分離溝２３の形成方法と同様な手法により、半導体基板１１をエッチングすることで、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広く、かつリング状とされた第２の分離溝８３を形成する。
【０１６３】
次いで、第２の分離溝８３を第２の絶縁膜８４で埋め込む。これによち、第２の分離溝８３及び第２の絶縁膜８４よりなる第２の絶縁リング８２が形成される。
第２の絶縁膜８４は、例えば、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ２膜）を成膜することで形成する。
【０１６４】
このとき、第２の絶縁膜８４が成膜（堆積）される側の第２の分離溝８３の断面積が拡大しているため、第２の絶縁膜８４が堆積する際に、半導体基板１１の裏面１１ｂ側に位置する第２の分離溝８３において第２の絶縁膜８４の閉塞現象の発生を抑制することが可能となる。したがって、第２の分離溝８３を埋め込む第２の絶縁膜８４に、空洞（ボイド）が発生することを抑制できる。
【０１６５】
第２の絶縁リング８２の側壁８２Ａは、逆テーパー形状とされている。第２の絶縁リング８２の側壁８２Ａと半導体基板１１の表面１１ａとが成す角度θ３は、例えば、５０〜８９度の範囲内に設定することができる。
【０１６６】
次いで、半導体基板１１の裏面１１ｂに、第２の実施の形態で説明した図１８に示す裏面絶縁膜１８を形成する。なお、裏面絶縁膜１８は、図１８で説明した方法を用いて形成する。
その後、第２の実施の形態で説明した図１９に示す工程と同様な処理を行うことで、図２０に示す第３の実施の形態の半導体装置８０が製造される。
【０１６７】
第３の実施の形態の半導体装置によれば、第１の絶縁リング１３を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなるように構成され、さらに、半導体基板１１の厚さ方向において、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向する第２の絶縁リング８２を形成することにより、第１の絶縁リング１３のみを設けた場合と比較して、デバイス形成領域Ｂを構成する部分の半導体基板１１と貫通電極１９との間の絶縁性の向上、及び寄生容量の削減が可能となる。
【０１６８】
また、第３の実施の形態の半導体装置８０の製造方法は、第２の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。具体的には、半導体装置８０の小型化を図ることができると共に、第１及び第２の絶縁リング１３，８２で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【０１６９】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１７０】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１７１】
１，１１…半導体基板、１ａ，１１ａ…表面、１ｂ，１１ｂ…裏面、２…エッチング用マスク、２ａ，１６ａ，２５ａ，２７ａ，２８ａ，２９ａ，３４ａ，３６ａ，４４ａ，５２ａ，５６ａ…上面、２Ａ…開口溝、３，１３…第１の絶縁リング、３ａ，３Ａａ，７ａ…側壁、３Ａ，２３…第１の分離溝、３Ａ−１…第１の開口溝、３Ａ−２…第２の開口溝、３Ａ−３…第３の開口溝、３Ｂ，２４…第１の絶縁膜、３−１ａ…底面、４，１６…保護膜、５，１５…回路素子層、５Ａ，３１，３２…局所配線、６，１８…裏面絶縁膜、７…貫通電極、７Ａ，６５…貫通電極用孔、７Ｂ…導電膜、８，１０，８０…半導体装置、１３Ａ，１９Ａ，２３ａ，８２Ａ…側壁、１６Ａ…開口部、１７…表面バンプ電極、１８ａ，３２ａ，６６ａ，６７ａ…下面、２１…裏面バンプ電極、２５…素子分離領域、２６…トランジスタ、２７，３４…ライナー膜、２８…第１の層間絶縁膜、２９…第２の層間絶縁膜、３０…第１のコンタクトプラグ、３６…第３の層間絶縁膜、３８，３９…第２のコンタクトプラグ、４１，４２…第１の配線、４４…第４の層間絶縁膜、４６，４７…第３のコンタクトプラグ、４９，５１…第２の配線、５２…第５の層間絶縁膜、５４…第４のコンタクトプラグ、５６…第３の配線、６１…シード層、６２…Ｃｕバンプ、６３…表面金属膜、６６…第１の導電膜、６７…第２の導電膜、７２…裏面金属膜、８２…第２の絶縁リング、８３…第２の分離溝、８４…第２の絶縁膜、Ａ…厚さ方向、Ｂ…デバイス形成領域、Ｃ…貫通電極及び絶縁リング形成領域、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…深さ、Ｒ１，Ｒ２，Ｒ３…最大開口径、Ｔ１…所定時間、θ１，θ２，θ３…角度
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化等が進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ)と呼ばれる１つの配線基板上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の表面に実装したＣｏＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）型の半導体パッケージ（半導体装置）が注目されている（例えば、特許文献１参照。）。
【０００４】
積層された複数の半導体チップは、上記貫通電極を介して、上下方向に積層された他の半導体チップと電気的に接続されている。
上記貫通電極は、半導体基板（具体的には、単結晶Ｓｉ基板）を貫通するように設けられると共に、半導体基板の表面側に形成された回路素子層を構成する導体と接続されている。
【０００５】
また、半導体基板の裏面に配線層を引き出すためには、貫通電極の周囲に、貫通電極とシ半導体基板とを絶縁するための絶縁リングが必要となる（例えば、特許文献２，３参照。）。
特許文献３には、半導体基板を貫通すると共に、半導体基板を介して、貫通電極を囲むリング状の分離溝と、該分離溝を埋め込む絶縁膜と、を有した絶縁リングが開示されている。従来、上記分離溝は、半導体基板の厚さ方向に対する溝幅が略等しくなるように形成していた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−４８５３号公報
【特許文献２】特開２００６−２６１４０３号公報
【特許文献３】特開２００８−２５１９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
今後の半導体チップでのトランジスタや配線等の微細化に合わせて、貫通電極および絶縁リングも半導体基板の面方向の小型化が必要になるが、厚さ方向が変わらない為、貫通電極および絶縁リングのアスペクト比率が高くなる。
【０００８】
その結果、埋め込み性が悪化する事になり歩留悪化の要因となる。また、従来の垂直形状の貫通電極および絶縁リングでは、接近させて配置する事が困難な為、貫通電極および絶縁リングを合わせたトータルでの面方向への小型化に問題があった。
つまり、半導体装置の小型化（具体的には、半導体基板の面方向における小型化）や、絶縁リングで囲まれた貫通電極を狭ピッチで複数配置することが困難であった。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、回路素子層が形成される表面、及び裏面を有する半導体基板と、前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、前記貫通電極を囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなる第１の絶縁リングと、を有し、前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向するように、前記貫通電極を配置することを特徴とすることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明の半導体装置によれば、半導体基板を貫通し、かつ半導体基板の表面側から半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、貫通電極を囲むように半導体基板を貫通し、かつ半導体基板の表面側から半導体基板の裏面側に向かうにつれて幅が狭くなる第１の絶縁リングと、を有することにより、半導体装置の微細化が進展した場合でも貫通電極を構成する導電膜、及び絶縁リングを構成する絶縁膜の埋め込み性を向上させることが可能となる。
また、半導体基板の厚さ方向において、第１の絶縁リングの少なくとも一部と対向するように貫通電極を配置することで、従来よりも貫通電極と第１の絶縁リングとを近接して配置することが可能となる。
【００１１】
これにより、貫通電極を構成する導電膜、及び絶縁リングを構成する絶縁膜の埋め込み性の低下を抑制した上で、貫通電極及び絶縁リングが形成される領域を小型化することが可能となるので、半導体装置の小型化（具体的には、半導体基板の面方向における小型化）を図ることができ、かつ第１の絶縁リングで囲まれた貫通電極を狭ピッチで複数配置することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体装置の主要部を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１１】本発明の第２の実施の形態に係る半導体装置の主要部を示す断面図である。
【図１２】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１７】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図２０】本発明の第３の実施の形態に係る半導体装置の主要部を示す断面図である。
【図２１】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の主要部を示す断面図である。図１では、第１の分離溝３Ａの側壁、及び貫通電極用孔７Ａの側壁に形成されるスキャロッピングの形状を実際よりも誇張して図示している。また、図１において、Ａは、半導体基板１の厚さ方向（以下、「半導体基板１の厚さ方向Ａ」という）を示している。
【００１５】
図１を参照するに、第１の実施の形態の半導体装置８は、半導体基板１と、第１の絶縁リング３と、回路素子層５と、裏面絶縁膜６と、貫通電極７と、を有する。
【００１６】
図１を参照するに、半導体基板１は、薄板化（例えば、厚さが５０μｍ以下）されており、回路素子層５が形成される表面１ａと、裏面１ｂと、を有する。半導体基板１としては、例えば、単結晶シリコン基板を用いることができる。
【００１７】
第１の絶縁リング３は、第１の分離溝３Ａと、第１の絶縁膜３Ｂと、を有する。第１の分離溝３Ａは、貫通電極７を囲むように半導体基板１を貫通し、かつ順テーパー形状とされたリング状の溝である。
第１の分離溝３Ａは、半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が狭くなる形状とされている。
【００１８】
第１の絶縁膜３Ｂは、第１の分離溝３Ａを埋め込むように設けられている。第１の絶縁膜３Ｂとしては、例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）の単層、或いは、これらの膜の積層膜等を用いることができる。
【００１９】
半導体基板１の表面１ａに露出された第１の絶縁リング３の一方の端の幅は、例えば、２μｍとすることができる。この場合、半導体基板１の裏面１ｂに露出された第１の絶縁リング３の他方の端の幅は、例えば、１μｍとすることができる。
第１の絶縁リング３の側壁３ａ（ここでの側壁３ａとは、スキャロッピングの形状とされた第１の絶縁リング３の側壁３ａを平均化することで得られる略一定の傾斜面を有した側壁のことをいう）は、順テーパー形状とされている。
第１の絶縁リング３の側壁３ａと半導体基板１の裏面１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内に設定することができる。
【００２０】
回路素子層５は、半導体基板１の表面１ａに設けられている。回路素子層５は、多層配線構造とされており、図示していないトランジスタや、貫通電極７と接続される局所配線５Ａ等を有する。局所配線５Ａは、回路素子層５に内設されている。
【００２１】
裏面絶縁膜６は、半導体基板１の裏面１ｂに設けられている。裏面絶縁膜６としては、例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）等を用いることができる。
【００２２】
貫通電極７は、貫通電極用孔７Ａと、導電膜７Ｂと、を有する。貫通電極用孔７Ａは、半導体基板１の裏面１ｂ側から半導体基板１及び裏面絶縁膜６をエッチングすることで形成される孔である。貫通電極用孔７Ａは、局所配線５Ａの下面を露出している。
貫通電極用孔７Ａは、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなる形状とされている。
【００２３】
半導体基板１の表面１ａに露出された貫通電極用孔７Ａの一方の端の開口径は、例えば、５μｍとすることができる。この場合、半導体基板１の裏面１ｂに露出された貫通電極用孔７Ａの他方の端の開口径は、例えば、１０μｍとすることができる。
【００２４】
導電膜７Ｂは、貫通電極用孔７Ａを埋め込むように設けられている。導電膜７Ｂは、例えば、シード層と、Ｃｕめっき膜と、が順次積層された構成とされている。該シード層としては、例えば、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、が順次積層された積層膜を用いることができる。
【００２５】
上記構成とされた貫通電極７の側壁７ａ（ここでの側壁７ａとは、スキャロッピングの形状とされた貫通電極７の側壁７ａを平均化することで得られる略一定の傾斜面を有した側壁のことをいう）は、逆テーパー形状とされている。
第１の絶縁リング３の側壁３ａと半導体基板１の裏面１ｂとが成す角度θ１が、５０〜８９度の場合、貫通電極７の側壁７ａと半導体基板１の表面１ａとが成す角度θ２は、例えば、５０〜８９度の範囲内に設定することができる。
【００２６】
また、貫通電極７は、半導体基板１を貫通し、半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなり、かつ半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向するように配置されている。
【００２７】
第１の実施の形態の半導体装置によれば、半導体基板１を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなる貫通電極７と、貫通電極７を囲むように半導体基板１を貫通し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が狭くなる第１の絶縁リング３と、を有することにより、半導体装置８の微細化が進展した場合でも貫通電極７を構成する導電膜７Ｂ、及び第１の絶縁リング３を構成する第１の絶縁膜３Ｂの埋め込み性を向上させることが可能となる。
また、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向するように貫通電極７を配置することで、従来よりも貫通電極７と第１の絶縁リング３とを近接して配置することが可能となる。
【００２８】
これにより、貫通電極７を構成する導電膜７Ｂ、及び第１の絶縁リング３を構成する第１の絶縁膜３Ｂの埋め込み性の低下を抑制した上で、貫通電極７及び第１の絶縁リング３が形成される領域を小型化することが可能となるので、半導体装置８の小型化（具体的には、半導体基板１の面方向における小型化）を図ることができ、かつ第１の絶縁リング３で囲まれた貫通電極７を狭ピッチで複数配置することができる。
【００２９】
図２〜図１０は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図２〜図１０において、図１に示す第１の実施の形態の半導体装置８と同一構成部分には、同一符号を付す。
【００３０】
始めに、図２に示す工程では、半導体基板１（例えば、単結晶シリコン基板）を準備し、半導体基板１の表面１ａに、リング状の開口溝２Ａを有したエッチング用マスク２を形成する。このとき、開口溝２Ａは、半導体基板１の表面１ａを露出するように形成する。
【００３１】
エッチング用マスク２を構成する膜は、半導体基板１のエッチング時において、耐性を備えている膜であればよい。このような膜としては、例えば、フォトレジスト膜や、酸化シリコン膜（ＳｉＯ２膜）、窒化シリコン膜（Ｓｉ３Ｎ４膜 ）等を用いることができる。なお、図２に示すエッチング用マスク２には、特別な段差形状等をあらかじめ形成しておく必要がない。
【００３２】
次いで、第１のサイクルにおける第１のエッチング工程として、エッチング用マスク２を介して、ＳＦ６ガスを用いて等方性の強いドライエッチングを行うことで、深さＤ１とされた第１の開口溝３Ａ−１を形成する。
【００３３】
このときのエッチング装置としては、例えば、ＩＣＰ方式（誘導結合方式）の枚葉型高密度プラズマエッチング装置を用いることができる。この場合、上記エッチング条件としては、ＳＦ６ガスの流量を２３０〜２７０ｓｃｃｍ、チャンバー内の圧力を８０〜１００ｍＴｏｒｒ、ソースパワーとして２３００〜２７００Ｗを用いることができる。
【００３４】
また、上記第１の開口溝３Ａ−１の深さＤ１は、エッチング時間を変えることで適宜設定することができる。例えば、上記エッチング条件を用いて、第１の開口溝３Ａ−１の深さＤ１を１μｍとしたい場合には、エッチング時間を３秒にするとよい。また、第１の開口溝３Ａ−１の最大開口径Ｒ１（第１の開口溝３Ａ−１の開口径のうち、最も大きい値）の大きさは、例えば、２μｍとすることができる。
【００３５】
なお、プラズマの密度を制御するためのソースパワーとは別に、バイアスパワーを調節して半導体基板１に到達するイオンのエネルギーを制御することで、エッチングの等方性の程度を最適に設定することができる。
【００３６】
上記第１のエッチング工程では、半導体基板１側に印加するバイアスパワーを弱く設定（例えば、５０〜６０Ｗに設定）することで、サイドエッチングを進行させ、等方性の強い状態でエッチングを進行させることができる。
【００３７】
次いで、図３に示す工程では、保護膜成膜工程として、同じエッチング装置（この場合、ＩＣＰ方式の枚葉型高密度プラズマエッチング装置）を使用して、第１のサイクルの保護膜成膜工程として、第１の開口溝３Ａ−１の内壁（内面）を覆う保護膜４を形成する。
【００３８】
具体的な保護膜４の成膜条件としては、例えば、成膜ガスとしてＣ４Ｆ８、Ｃ４Ｆ８の流量を２３０〜２７０ｓｃｃｍ、チャンバー内の圧力を６０〜８０ｍＴｏｒｒ、ソースパワーが２３００〜２７００Ｗの条件を用いることができる。
これにより、第１の開口溝３Ａ−１の内壁、開口溝２Ａの内壁、及びエッチング用マスク２の上面２ａを覆うように、フロロカーボン系のポリマーを主成分とする保護膜４が形成される。なお、保護膜４の成膜時には、バイアスパワーを印加しない。
【００３９】
次いで、図４に示す工程では、第１のサイクルにおける第２のエッチング工程として、第１のエッチング工程と同じガスを用いて異方性を強めたドライエッチングを行うことで、第１の開口溝３Ａ−１の側壁に保護膜４を残存させた状態で、第１の開口溝３Ａ−１の底面３Ａ−１ａに堆積している保護膜４を選択的に除去する。このとき、エッチング用マスク２の上面２ａに形成された保護膜４も除去される。
【００４０】
第２のエッチング工程では、第１のエッチング工程と同じエッチング装置（この場合、ＩＣＰ方式の枚葉型高密度プラズマエッチング装置）を使用する。
第２のエッチング工程の具体的なエッチング条件としては、例えば、エッチングガスとしてＳＦ６、ＳＦ６の流量を２３０〜２７０ｓｃｃｍ、チャンバー内の圧力を６０〜８０ｍＴｏｒｒ、ソースパワーが２３００〜２７００Ｗの条件を用いることができる。
【００４１】
上記第２のエッチング工程では、半導体基板１側に印加するバイアスパワーを第１のエッチング工程よりも強く設定（例えば、１５０〜１６０Ｗに設定）することで、サイドエッチングを抑制し、異方性を強めた状態でエッチングを進行させることができる。
【００４２】
上記説明した、第１のエッチング工程と、保護膜成膜工程と、第２のエッチング工程と、を順次実施することで、第１のサイクルの処理が完了する。
【００４３】
次いで、図５に示す工程では、第１のエッチング工程と、保護膜成膜工程と、第２のエッチング工程と、よりなる第２のサイクル（先に説明した第１のサイクルと同様な処理）を行うことで、第１の開口溝３Ａ−１の下方に第１の開口溝３Ａ−１と一体とされた第２の開口溝３Ａ−２を形成する。
【００４４】
このとき、第２のサイクルでの半導体基板１のエッチング時間は、第１のサイクルでの半導体基板１のエッチング時間よりも短くする。これにより、第１の開口溝３Ａ−１の側壁に保護膜４が残存するため、第１の開口溝３Ａ−１の側壁のサイドエッチングを抑制することができる。
【００４５】
また、第２のサイクルでの半導体基板１のエッチング時間を第１のサイクルよりも短くすることで、第２の開口溝３Ａ−２の深さＤ２が第１の開口溝３Ａ−１の深さＤ１よりも浅くなると共に、第２の開口溝３Ａ−２のサイドエッチング量が第１の開口溝３Ａ−１のサイドエッチング量よりも小さくなる。
【００４６】
上記第２の開口溝３Ａ−２の深さＤ２は、エッチング時間を変えることで適宜設定することができる。例えば、上記エッチング条件を用いて、第２の開口溝３Ａ−２の深さＤ２を０．８μｍとしたい場合には、エッチング時間を２．８秒にするとよい。また、第２の開口溝３Ａ−２の最大開口径Ｒ２の大きさは、例えば、１．８μｍとすることができる。
【００４７】
次いで、第１のサイクルと同様に、保護膜成膜工程と、第２のエッチング工程と、を順次行うことで、第２のサイクルの処理が完了する。図５に示すように、第２のサイクルが完了した時点で、第１の開口溝３Ａ−１の側壁、及び第２の開口溝３Ａ−２の側壁は、保護膜４（具体的には、図３で成膜され、残存する保護膜、及び第２のサイクルの保護膜成膜工程で成膜され、残存する保護膜よりなる膜）で覆われる。
【００４８】
次いで、図６に示す工程では、第２のサイクルと同様に、第１のエッチング工程と、保護膜成膜工程と、第２のエッチング工程と、よりなる第３のサイクルを実施する。
このとき、使用するガスの種類、チャンバー内の圧力、及び印加パワー等は、先に説明した第１のサイクルと同じものを用い、半導体基板１をエッチングする時間のみを第２のサイクルよりも所定時間Ｔ１だけ短くした条件で第１のエッチング工程を行う。
【００４９】
第３の開口溝３Ａ−３の深さＤ３を０．６μｍとしたい場合、エッチング時間を２．６秒にするとよい。また、第３の開口溝３Ａ−３の最大開口径Ｒ３の大きさは、例えば、１．６μｍとすることができる。
【００５０】
上記第３のサイクルの第１のエッチング工程では、第１の開口溝３Ａ−１の側壁、及び第２の開口溝３Ａ−２の側壁が保護膜４（図６には図示せず）で覆われているため、第１及び第２の開口部３Ａ−１，３Ａ−２の側壁のサイドエッチングを抑制することができる。
【００５１】
また、第３のサイクルで行う第１のエッチング工程のエッチング時間を、第２のサイクルの第１のエッチング工程のエッチング時間よりも所定時間Ｔ１だけ短くすることで、第３の開口溝３Ａ−３の深さＤ３が第２の開口部の深さＤ２よりも浅くなると共に、第３の開口溝３Ａ−３のサイドエッチング量を第２の開口溝３Ａ−２のサイドエッチング量よりも小さくすることができる。
【００５２】
次いで、第２のサイクルと同様に、保護膜成膜工程と、第２のエッチング工程と、を順次行うことで、第３のサイクルの処理が完了する。
次いで、第４のサイクル以降、先に説明した第１〜第３のサイクルと同様な処理を繰り返し行うことで、第ｎ（２以上の整数）のサイクルの第１のエッチング工程の処理まで順次行うことで、側壁３Ａａ（ここでの側壁３Ａａとは、スキャロッピングの形状とされた第１の分離溝３Ａの側壁３Ａａを平均化することで得られる略一定の傾斜面を有した側壁のことをいう）が順テーパー形状とされた第１の分離溝３Ａを形成する。
【００５３】
第１の分離溝３Ａの側壁３Ａａは、図１に示す第１の絶縁リング３の側壁３ａと等しい。第１の分離溝３Ａは、ｎ回のサイクルの処理により、形成されたリング状の溝である。薄板化された半導体基板の厚さが４０μｍの場合、ｎは、例えば、５０とすることができる。
【００５４】
第１の実施の形態では、まず、第１のサイクルにおける第１のエッチング工程のエッチング時間Ｅ１を、所望の最大開口径Ｒ１に応じて設定（サイドエッチング量を考慮して設定）し、その後、エッチング時間を減少させていく上記所定時間Ｔ１を設定する。
【００５５】
次に、第ｎのサイクルの第１のエッチング工程のエッチング時間Ｅｎを、Ｅｎ＝Ｅ１−Ｔ１×（ｎ−１）となるように設定して、第ｎのサイクルまで処理を順次行う。
【００５６】
第１の分離溝３Ａの深さＤ４は、例えば、４０μｍとすることができる。また、第１の分離溝３Ａの側壁３ａと半導体基板１の裏面１ｂとが成す角度θ１は、５０〜８９度の範囲内で適宜設定することができる。
【００５７】
次いで、図７に示す工程では、ウエットエッチングにより、エッチング用マスク２を選択的に除去することで、半導体基板１の表面１ａを露出させる。
次いで、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、順テーパー形状とされた第１の分離溝３Ａ内を埋め込む第１の絶縁膜３Ｂ（例えば、酸化シリコン膜（ＳｉＯ２膜））を成膜する。
【００５８】
先に説明したように、第１の分離溝３Ａは、順テーパー形状とされている。このため、第１の絶縁膜３Ｂが成膜（堆積）される側の第１の分離溝３Ａの断面積が拡大している。
これにより、第１の絶縁膜３Ｂが堆積する際に、半導体基板１の表面１ａ側に位置する第１の分離溝３Ａにおいて第１の絶縁膜３Ｂの閉塞現象の発生を抑制可能となるので、第１の分離溝３Ａ内に空洞（ボイド）が形成されることなく、精度よく第１の絶縁膜３Ｂを埋め込むことができる。
【００５９】
次いで、図８に示す工程では、エッチバック或いはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、半導体基板１の表面１ａに形成された不要な第１の絶縁膜３Ｂを除去する。
これにより、不要な第１の絶縁膜３Ｂが除去されると共に、第１の分離溝３Ａ及び第１の絶縁膜３Ｂよりなる第１の絶縁リング３が形成される。
【００６０】
第１の絶縁リング３の側壁３ａは、順テーパー形状とされている。第１の絶縁リング３の側壁３ａと半導体基板１の裏面１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内に設定することができる。
なお、この段階では、第１の絶縁リング３は、半導体基板１を貫通していない。
【００６１】
次いで、図９に示す工程では、周知の手法により、半導体基板１の表面１ａに、局所配線５Ａを有した回路素子層５を形成する。また、半導体基板１の裏面１ｂ側をＢＧ（Ｂａｃｋ Ｇｒｉｎｄ）で研磨して、第１の絶縁リング３を露出させる。
【００６２】
次いで、図１０に示す工程では、半導体基板１の裏面１ｂを覆う裏面絶縁膜６を形成する。具体的には、ＣＶＤ法により、窒化シリコン膜（ＳｉＮ膜）を成膜することで、裏面絶縁膜６を形成する。
【００６３】
次いで、半導体基板１の裏面１ｂ側から、先に説明した図２〜図６に示す工程と同様な処理を行い、裏面絶縁膜６及び半導体基板１をエッチングすることで、局所配線５Ａの下面を露出する貫通電極用孔７Ａを形成する。
【００６４】
これにより、貫通電極用孔７Ａは、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の側壁３ａの少なくとも一部と対向し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなるように形成される。
【００６５】
次いで、貫通電極用孔７Ａを導電膜７Ｂで埋め込むことで、貫通電極用孔７Ａ及び導電膜７Ｂよりなり、局所配線５Ａと電気的に接続された貫通電極７が形成される。これにより、第１の実施の形態の半導体装置８が製造される。
このとき、貫通電極用孔７Ａを逆テーパー形状とし、半導体基板１の裏面１ｂから貫通電極用孔７Ａを導電膜７Ｂで埋め込むことにより、貫通電極用孔７Ａを埋め込む導電膜７Ｂに空洞（ボイド）や閉塞による埋め込み不良等が発生することを抑制できる。
【００６６】
第１の実施の形態の半導体装置の製造方法によれば、半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が狭くなり、かつリング状とされた第１の絶縁リング３を形成し、次いで、第１の絶縁リング３が形成された半導体基板１の表面１ａに、回路素子層５を形成し、次いで、半導体基板１の厚さ方向Ａにおいて、第１の絶縁リング３の少なくとも一部と対向し、かつ半導体基板１の表面１ａ側から半導体基板１の裏面１ｂ側に向かうにつれて幅が広くなる貫通電極７を形成することにより、半導体装置８の微細化が進展した場合でも貫通電極７を構成する導電膜７Ｂ、及び第１の絶縁リング３を構成する第１の絶縁膜３Ｂの埋め込み性を向上させることが可能となる。
【００６７】
これにより、貫通電極７を構成する導電膜７Ｂ、及び第１の絶縁リング３を構成する第１の絶縁膜３Ｂの埋め込み性の低下を抑制した上で、貫通電極７及び第１の絶縁リング３が形成される領域を小型化することが可能となるので、半導体装置８の小型化（具体的には、半導体基板１の面方向における小型化）を図ることができ、かつ第１の絶縁リング３で囲まれた貫通電極７を狭ピッチで複数配置することができる。
【００６８】
（第２の実施の形態）
図１１は、本発明の第２の実施の形態に係る半導体装置の主要部を示す断面図である。なお、図８において、Ａは、半導体基板１１の厚さ方向（以下、「半導体基板の厚さ方向Ａ」という）示している。
また、図１１では、１つの貫通電極１９のみを図示したが、実際の半導体装置１０では、小型化及び高密度化の観点から、複数の貫通電極１９が狭ピッチで近接して配置されている。
【００６９】
図１１を参照するに、第２の実施の形態の半導体装置１０は、半導体基板１１と、第１の絶縁リング１３と、回路素子層１５と、保護膜１６と、表面バンプ電極１７と、裏面絶縁膜１８と、貫通電極１９と、裏面バンプ電極２１と、を有する。
第２の実施の形態の半導体装置１０としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを用いることができる。
【００７０】
図１１を参照するに、半導体基板１１は、薄板化（例えば、厚さが５０μｍ以下）されており、デバイス形成領域Ｂと、貫通電極及び絶縁リング形成領域Ｃと、を有する。貫通電極及び絶縁リング形成領域Ｃは、貫通電極１９及び第１の絶縁リング１３が形成される領域である。
また、半導体基板１１は、回路素子層１５が形成される表面１１ａと、裏面１１ｂと、を有する。半導体基板１１としては、例えば、単結晶シリコン基板を用いることができる。
【００７１】
第１の絶縁リング１３は、第１の分離溝２３と、第１の絶縁膜２４と、を有する。第１の分離溝２３は、貫通電極１９を囲むように半導体基板１１を貫通し、かつ順テーパー形状とされたリング状の溝である。第１の分離溝２３は、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなる形状とされている。
第１の絶縁膜２４は、第１の分離溝２３を埋め込むように設けられている。第１の絶縁膜２４としては、例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）の単層、或いは、これらの膜の積層膜等を用いることができる。
【００７２】
半導体基板１１の表面１１ａに露出された第１の絶縁リング１３の一方の端の幅は、例えば、２μｍとすることができる。この場合、半導体基板１１の裏面１１ｂに露出された第１の絶縁リング１３の他方の端の幅は、例えば、１μｍとすることができる。
第１の絶縁リング１３の側壁１３Ａは、順テーパー形状とされている。第１の絶縁リング１３の側壁１３Ａと半導体基板１１の裏面１１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内に設定することができる。
【００７３】
回路素子層１５は、半導体基板１１の表面１１ａに形成されている。回路素子層１５は、素子分離領域２５と、トランジスタ２６と、ライナー膜２７，３４と、第１の層間絶縁膜２８と、第２の層間絶縁膜２９と、第１のコンタクトプラグ３０と、局所配線３１，３２と、第３の層間絶縁膜３６と、第２のコンタクトプラグ３８，３９と、第１の配線４１，４２と、第４の層間絶縁膜４４と、第３のコンタクトプラグ４６，４７と、第２の配線４９，５１と、第５の層間絶縁膜５２と、第４のコンタクトプラグ５４と、第３の配線５６と、を有する。
【００７４】
素子分離領域２５は、デバイス形成領域Ｂに形成されており、その上面は、半導体基板１１の表面１１ａに対して略面一とされている。素子分離領域２５は、活性領域を区画している。
トランジスタ２６は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、素子分離領域２５により区画された活性領域に設けられている。
【００７５】
ライナー膜２７は、半導体基板１１の表面１１ａ、及び素子分離領域２５の上面に設けられている。ライナー膜２７としては、例えば、厚さが１０〜２０ｎｍの窒化シリコン膜を用いることができる。
第１の層間絶縁膜２８は、ライナー膜２７の上面２７ａに設けられている。第１の層間絶縁膜２８としては、例えば、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いることができる。
【００７６】
このように、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜である第１の層間絶縁膜２８を、ライナー膜２７の上面２７ａに形成することで、塗布系絶縁膜のアニール処理の際に、下層に形成された素子（例えば、トランジスタ２６）が酸化されて、ダメージを受けることを防止できる。
【００７７】
第２の層間絶縁膜２９は、平坦な面とされた第１の層間絶縁膜２８の上面２８ａに設けられている。第２の層間絶縁膜２９としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いることができる。トランジスタ２６は、第１及び第２の層間絶縁膜２８，２９により覆われている。
第１のコンタクトプラグ３０は、ライナー膜２７、第１の層間絶縁膜２８、及び第２の層間絶縁膜２９を貫通しており、その下端がトランジスタ２６を構成する一方の不純物拡散領域の上面と接触している。
【００７８】
局所配線３１は、デバイス形成領域Ｂに位置する第２の層間絶縁膜２９の上面２９ａに設けられている。局所配線３１は、第１のコンタクトプラグ３０の上端と接続されている。これにより、局所配線３１は、第１のコンタクトプラグ３０を介して、トランジスタ２６と電気的に接続されている。
【００７９】
局所配線３２は、貫通電極及び絶縁リング形成領域Ｃに位置する第２の層間絶縁膜２９の上面２９ａに設けられている。局所配線３２は、貫通電極１９の両端のうち、径の小さい側の一方の端（回路素子層１５側に位置する貫通電極１９の端）と接続されている。
ライナー膜３４は、局所配線３１，３２を覆うように、第２の層間絶縁膜２９の上面２９ａに設けられている。ライナー膜３４としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００８０】
第３の層間絶縁膜３６は、ライナー膜３４の上面３４ａに設けられている。第３の層間絶縁膜３６としては、例えば、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いることができる。
なお、第３の層間絶縁膜３６として塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いる場合、第３の層間絶縁膜３６と第４の層間絶縁膜４４との間に、図示していない酸化シリコン膜（ＳｉＯ２膜）を設けてもよい。
【００８１】
第２のコンタクトプラグ３８は、局所配線３１上に位置するライナー膜３４及び第３の層間絶縁膜３６を貫通するように設けられており、その下端が局所配線３１の上面と接続されている。
第２のコンタクトプラグ３９は、局所配線３２上に位置するライナー膜３４及び第３の層間絶縁膜３６を貫通するように設けられており、その下端が局所配線３２の上面と接続されている。
【００８２】
第１の配線４１は、デバイス形成領域Ｂに位置する第３の層間絶縁膜３６の上面３６ａに設けられている。第１の配線４１は、第２のコンタクトプラグ３８の上端と接続されている。
第１の配線４２は、貫通電極及び絶縁リング形成領域Ｃに位置する第３の層間絶縁膜３６の上面３６ａに設けられている。第１の配線４２は、第２のコンタクトプラグ３８の上端と接続されている。
【００８３】
第４の層間絶縁膜４４は、第１の配線４１，４２を覆うように、第３の層間絶縁膜３６の上面３６ａに設けられている。第４の層間絶縁膜４４としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００８４】
第３のコンタクトプラグ４６は、第１の配線４１上に位置する第４の層間絶縁膜４４を貫通するように設けられている。第３のコンタクトプラグ４６は、第１の配線４１と接続されている。
第３のコンタクトプラグ４７は、第１の配線４２上に位置する第４の層間絶縁膜４４を貫通するように設けられている。第３のコンタクトプラグ４７は、第１の配線４２と接続されている。
【００８５】
第２の配線４９は、デバイス形成領域Ｂに位置する第４の層間絶縁膜４４の上面４４ａに設けられている。第２の配線４９は、第３のコンタクトプラグ４６を介して、トランジスタ２６と電気的に接続されている。
第２の配線５１は、貫通電極及び絶縁リング形成領域Ｃに位置する第４の層間絶縁膜４４の上面４４ａに設けられている。第２の配線５１は、第３のコンタクトプラグ４７を介して、貫通電極１９と電気的に接続されている。
【００８６】
第５の層間絶縁膜５２は、第２の配線４９，５１を覆うように、第４の層間絶縁膜４４の上面4４aに設けられている。第５の層間絶縁膜５２としては、例えば、ＣＶＤ法により形成された酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００８７】
第４のコンタクトプラグ５４は、第２の配線５１上に位置する第５の層間絶縁膜５２を貫通するように設けられている。第４のコンタクトプラグ５４の下端は、第２の配線５１の上面と接続されている。
第３の配線５６は、第５の層間絶縁膜５２の上面５２ａに形成されている。第３の配線５６は、第４のコンタクトプラグ５４の下端と接続されている。これにより、第３の配線５６は、第４のコンタクトプラグ５４を介して、貫通電極１９と電気的に接続されている。
【００８８】
保護膜１６は、第５の層間絶縁膜５２の上面５２ａを覆うように設けられている。保護膜１６は、表面バンプ電極１７の一部を収容するための開口部１６Ａを有する。開口部１６Ａは、第３の配線５６の上面５６ａの一部を露出するように形成されている。保護膜１６としては、例えば、シリコン酸窒化膜（ＳｉＯＮ膜）を用いることができる。
表面バンプ電極１７は、開口部１６Ａを充填すると共に、保護膜１６の上面１６ａから突出するように配置されている。
【００８９】
表面バンプ電極１７は、シード層６１と、Ｃｕバンプ６２と、表面金属膜６３と、が順次積層された構成とされている。シード層６１としては、例えば、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、を順次積層した積層膜を用いることができる。
Ｃｕバンプ６２としては、例えば、電解めっき法により形成されたＣｕめっき膜を用いることができる。Ｃｕバンプ６２の高さは、例えば、１０〜１２μｍとすることができる。表面金属膜６３としては、例えば、Ｓｎ−Ａｇはんだ膜を用いることができる。
【００９０】
裏面絶縁膜１８は、半導体基板１１の裏面１１ｂを覆うように設けられている。裏面絶縁膜１８としては、例えば、厚さ２００〜４００ｎｍの窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００９１】
貫通電極１９は、貫通電極用孔６５と、導電膜である第１及び第２の導電膜６６，６７と、を有する。貫通電極用孔６５は、半導体基板１１の裏面１１ｂ側から半導体基板１１及び裏面絶縁膜１８をエッチングすることで形成される孔である。
貫通電極用孔６５は、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる形状とされている。つまり、貫通電極用孔６５は、逆テーパー形状とされている。貫通電極用孔６５は、局所配線３２の下面３２ａを露出している。
【００９２】
半導体基板１１の表面１１ａに露出された貫通電極用孔６５の一方の端の開口径は、例えば、５μｍとすることができる。この場合、半導体基板１１の裏面１１ｂに露出された貫通電極用孔６５の他方の端の開口径は、例えば、１０μｍとすることができる。
【００９３】
第１の導電膜６６は、貫通電極用孔６５の内面（逆テーパー形状とされた側面、及び底面（貫通電極用孔６５が露出する局所配線３２の下面３２ａ））を覆うように設けられている。第１の導電膜６６は、貫通電極用孔６５を埋め込まない厚さとされている。
第１の導電膜６６は、第２の導電膜６７としてＣｕめっき膜を用いる際、該Ｃｕめっき膜を電解めっき法により形成する際の給電層として機能するシード層である。第１の導電膜６６としては、例えば、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、が順次積層された積層膜を用いることができる。
【００９４】
第２の導電膜６７は、第１の導電膜６６を介して、貫通電極用溝６５を埋め込むように配置されている。第２の導電膜６７としては、例えば、電解めっき法により形成されたＣｕめっき膜を用いることができる。
【００９５】
上記構成とされた貫通電極１９の側壁１９Ａ（ここでの側壁１９Ａとは、スキャロッピングの形状とされた貫通電極１９の側壁１９Ａを平均化することで得られる略一定の傾斜面を有した側壁のことをいう）は、逆テーパー形状とされている。
第１の絶縁リング１３の側壁１３Ａと半導体基板１１の裏面１１ｂとが成す角度θ１が、５０〜８９度の場合、貫通電極１９の側壁１９Ａと半導体基板１１の表面１１ａとが成す角度θ２は、例えば、５０〜８９度の範囲内に設定することができる。
【００９６】
また、貫通電極１９は、半導体基板１１を貫通し、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなり、かつ半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向するように配置されている。
【００９７】
このように、半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる貫通電極１９と、貫通電極１９を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなる第１の絶縁リング１３と、を有し、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向するように貫通電極１９を配置することで、半導体装置１０の微細化が進展した場合でも貫通電極１９を構成する第１及び第２の導電膜６６，６７、及び第１の絶縁リング１３を構成する第１の絶縁膜２４の埋め込み性を向上させることが可能になると共に、従来よりも貫通電極１９及び第１の絶縁リング１３を近接して配置することが可能となる。
【００９８】
これにより、貫通電極１９を構成する第１及び第２の導電膜６６，６７、及び第１の絶縁リング１３を構成する第１の絶縁膜２４の埋め込み性の低下を抑制した上で、貫通電極１９及び第１の絶縁リング１３が形成される領域を小型化することが可能となるので、半導体装置１０の小型化（具体的には、半導体基板１１の面方向における小型化）を図ることができ、かつ第１の絶縁リング１３で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【００９９】
裏面バンプ電極２１は、裏面絶縁膜１８側に配置された貫通電極１９の端と一体に構成されており、裏面絶縁膜１８の下面１８ａから突出している。裏面バンプ電極２１は、裏面絶縁膜１８の下面１８ａに配置された第１の導電膜６６と、裏面絶縁膜１８側に配置された貫通電極１９の端、及び第１の導電膜６６の下面６６ａに設けられた第２の導電膜６７（この場合、裏面バンプ）と、第２の導電膜６７の下面６７ａに設けられた裏面金属膜７２と、が積層された構成とされている。
【０１００】
裏面バンプ電極２１は、図示していない配線基板に半導体装置１０をフリップチップ実装する場合、配線基板に設けられたパッドと接続される電極である。また、裏面バンプ電極２１は、複数の半導体装置１０を積層してチップ積層体を形成する場合、他の半導体装置１０に設けられた表面バンプ電極１７と接続される電極である。
【０１０１】
第２の実施の形態の半導体装置によれば、半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる貫通電極１９と、貫通電極１９を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなる第１の絶縁リング１３と、を有すると共に、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向するように貫通電極１９を配置することで、従来よりも貫通電極１９の側壁１９Ａと第１の絶縁リング１３の側壁１３Ａとを近接して配置することが可能となる。
【０１０２】
これにより、貫通電極１９及び絶縁リング１３が形成される貫通電極及び絶縁リング形成領域Ｃを小さくすることが可能となるので、半導体装置１０の小型化を図ることができると共に、第１の絶縁リング１３で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【０１０３】
図１２〜図１９は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図１２〜図１９において、図１１に示す第２の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【０１０４】
図１２〜図１９を参照して、第２の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図１２に示す工程では、薄板化されていない半導体基板１１（例えば、単結晶シリコン基板）を準備する。
次いで、半導体基板１１の表面１１ａ側から、第１の実施の形態で説明した図２〜図６に示す工程と同様な処理（エッチングを含む処理）を行うことで、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなり、かつリング状とされた第１の分離溝２３を形成する。
【０１０５】
このとき、第１の分離溝２３は、半導体基板１１のうち、貫通電極及び絶縁リング形成領域Ｃに対応する部分に形成する。
第１の分離溝２３の側壁２３ａは、順テーパー形状とされている。第１の分離溝２３の側壁２３ａと半導体基板１１の裏面１１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内で適宜選択することができる。また、第１の分離溝２３の深さＤ５は、例えば、４０μｍとすることができる。
【０１０６】
なお、図１２では、１つの第１の分離溝２３のみを図示したが、実際には、貫通電極及び絶縁リング形成領域Ｃに、複数の第１の分離溝２３を形成する。複数の第１の分離溝２３を形成後、半導体基板１１の表面１１ａに形成されたエッチング用マスク（図示せず）を除去する。
【０１０７】
次いで、図１３に示す工程では、第１の実施の形態で説明した図７及び図８に示す工程と同様な処理を行うことで、第１の分離溝２３、及び第１の分離溝２３を埋め込む第１の絶縁膜２４よりなる第１の絶縁リング１３を形成する。
このとき、第１の絶縁リング１３は、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなるリング状に形成する。また、この段階では、第１の絶縁リング１３は、半導体基板１１を貫通していない。
【０１０８】
第１の絶縁膜２４は、例えば、ＣＶＤ法により、第１の絶縁膜２４（例えば、酸化シリコン膜（ＳｉＯ２膜））を成膜することで形成する。
このとき、第１の絶縁膜２４が成膜（堆積）される側の第１の分離溝２３の断面積が拡大しているため、第１の絶縁膜２４が堆積する際に、半導体基板１１の表面１１ａ側に位置する第１の分離溝２３において第１の絶縁膜２４の閉塞現象の発生を抑制することが可能となる。したがって、第１の分離溝２３を埋め込む第１の絶縁膜２４に、空洞（ボイド）が発生することを抑制できる。
【０１０９】
第１の絶縁リング１３の側壁１３Ａは、順テーパー形状とされている。第１の絶縁リング１３の側壁１３Ａと半導体基板１１の裏面１１ｂとが成す角度θ１は、例えば、５０〜８９度の範囲内に設定することができる。
【０１１０】
次いで、図１４に示す工程では、半導体基板１１の表面１１ａ側に、活性領域を区画する素子分離領域２５を形成する。素子分離領域２５は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成することができる。
このとき、素子分離領域２５は、素子分離領域２５の上面２５ａが半導体基板１１の表面１１ａに対して略面一となるように形成する。
【０１１１】
次いで、素子分離領域２５に区画された活性領域に、一対の不純物拡散領域、ゲート絶縁膜、及びゲート電極を含むトランジスタ２６（例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ）を形成する。
【０１１２】
次いで、半導体基板１１の表面１１ａ、第１の絶縁リング１３の上面、及び素子分離領域２５の上面２５ａに、トランジスタ２６を覆うライナー膜２７を形成する。具体的には、ライナー膜２７として、厚さが１０〜２０ｎｍの窒化シリコン膜を形成する。
次いで、ライナー膜２７の上面２７ａに、第１の層間絶縁膜２８を形成する。具体的には、第１の層間絶縁膜２８としては、例えば、スピンナ法により塗布され、高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いることができる。
【０１１３】
このように、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜である第１の層間絶縁膜２８を、ライナー膜２７の上面２７ａに形成することで、塗布系絶縁膜のアニール処理の際に、下層に形成された素子（例えば、トランジスタ２６）が酸化されて、ダメージを受けることを防止できる。
【０１１４】
次いで、ＣＭＰ法により、トランジスタ２６上に形成されたライナー膜２７が露出するまで、第１の層間絶縁膜２８を研磨することで、研磨面の平坦化処理を行う。
次いで、上記研磨面（具体的には、第１の層間絶縁膜２８の表面２８ａ、及びトランジスタ２６上に配置されたライナー膜２７の上面）を覆う第２の層間絶縁膜２９を形成する。具体的には、第２の層間絶縁膜２９は、例えば、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ２膜）を成膜することが形成する。これにより、トランジスタ２６は、第１及び第２の層間絶縁膜２８，２９に覆われる。
【０１１５】
次いで、異方性エッチング（例えば、ドライエッチング）により、ライナー膜２７、第１の層間絶縁膜２８、及び第２の層間絶縁膜２９をエッチングして、トランジスタ２６を構成する一方の不純物拡散領域の上面を露出する孔（図示せず）を形成する。
【０１１６】
次いで、該孔を導電膜で埋め込むことで、トランジスタ２６を構成する一方の不純物拡散領域の上面と接触する第１のコンタクトプラグ３０を形成する。該導電膜としては、例えば、チタン膜（Ｔｉ膜）と、窒化チタン（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させた積層膜を用いることができる。
【０１１７】
次いで、図１５に示す工程では、周知の手法により、第２の層間絶縁膜２９の上面２９ａのうち、デバイス形成領域Ｂに対応する面に、局所配線３１を形成すると共に、第２の層間絶縁膜２９の上面２９ａのうち、貫通電極及び絶縁リング形成領域Ｃに対応する面に、局所配線３２を形成する。局所配線３１，３２は、一括形成する。
【０１１８】
具体的には、例えば、窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層成膜した後、フォトリソ技術及びドライエッチング技術により、窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）をパターニングすることで、局所配線３１，３２を一括形成する。
このとき、局所配線３１は、コンタクトプラグ３０の上端と接続されるように形成する。
【０１１９】
次いで、第２の層間絶縁膜２９の上面２９ａに、局所配線３１，３２を覆うライナー膜３４を形成する。具体的には、ライナー膜３４は、例えば、ＣＶＤ法により、窒化シリコン膜（ＳｉＮ膜）を成膜することで形成する。
【０１２０】
次いで、ライナー膜３４の上面３４ａを覆う第３の層間絶縁膜３６を形成する。具体的には、第３の層間絶縁膜３６としては、例えば、スピンナ法により塗布され、高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いることができる。
【０１２１】
なお、第３の層間絶縁膜３６として塗布系絶縁膜（ポリシラザンを含む絶縁膜）を用いる場合、第３の層間絶縁膜３６と第４の層間絶縁膜４４との間に、図示していない酸化シリコン膜（ＳｉＯ２膜）を形成してもよい。
【０１２２】
次いで、図１６に示す工程では、周知の手法により、局所配線３１上に位置するライナー膜３４及び第３の層間絶縁膜３６を貫通し、かつ局所配線３１の上面と接触する第２のコンタクトプラグ３８と、局所配線３２上に位置するライナー膜３４及び第３の層間絶縁膜３６を貫通し、かつ局所配線３２の上面と接触する第２のコンタクトプラグ３９と、を一括形成する。
【０１２３】
具体的には、フォトリソ技術及びドライエッチング技術により、第３の層間絶縁膜３６のうち、第２のコンタクトプラグ３８，３９の形成領域に対向する部分をエッチングすることで、コンタクト孔（図示せず）を形成し、その後、該コンタクト孔を導電膜（図示せず）で埋め込むことで、第２のコンタクトプラグ３８，３９を一括形成する。
該導電膜としては、例えば、チタン膜（Ｔｉ膜）と、窒化チタン（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させた積層膜を用いることができる。
【０１２４】
次いで、周知の手法により、第３の層間絶縁膜３６の上面３６ａに、第２のコンタクトプラグ３８の上端と接続され、かつデバイス形成領域Ｂに配置される第１の配線４１と、第２のコンタクトプラグ３９の上端と接続され、かつ貫通電極及び絶縁リング形成領域Ｃに配置される第１の配線４２と、を一括形成する。
【０１２５】
具体的には、第３の層間絶縁膜３６の上面３６ａに、例えば、アルミニウム膜を成膜し、その後、フォトリソ技術及びドライエッチング技術により、該アルミニウム膜をパターニングすることで、第１の配線４１，４２を一括形成する。
このとき、第１の配線４１は、第２のコンタクトプラグ３８の上端と接続されるように形成し、第２の配線４２は、第２のコンタクトプラグ３９の上端と接続されるように形成する。
【０１２６】
次いで、第１の配線４１，４２を覆うように、第３の層間絶縁膜３６の上面３６ａに、第４の層間絶縁膜４４を形成する。具体的には、第４の層間絶縁膜４４は、例えば、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ２膜）を成膜することで形成する。
【０１２７】
次いで、先に説明した第２のコンタクトプラグ３８，３９の形成方法と同様な手法により、第１の配線４１上に位置する第４の層間絶縁膜４４を貫通し、かつ第１の配線４１の上面と接触する第３のコンタクトプラグ４６と、第１の配線４２上に位置する第４の層間絶縁膜４４を貫通し、かつ第１の配線４２の上面と接触する第３のコンタクトプラグ４７と、を一括形成する。
【０１２８】
次いで、先に説明した第１の配線４１，４２の形成方法と同様な手法により、デバイス形成領域Ｂに位置する第４の層間絶縁膜４４の上面４４ａに配置され、第３のコンタクトプラグ４６を介して、トランジスタ２６と電気的に接続される第２の配線４９と、貫通電極及び絶縁リング形成領域Ｃに位置する第４の層間絶縁膜４４の上面４４ａに配置され、第３のコンタクトプラグ４７を介して、貫通電極１９と電気的に接続される第２の配線５１と、を一括形成する。
【０１２９】
次いで、第４の層間絶縁膜４４の上面4４aに、第２の配線４９，５１を覆う第５の層間絶縁膜５２を形成する。具体的には、第５の層間絶縁膜５２は、例えば、ＣＶＤ法により酸化シリコン膜（ＳｉＯ２膜）を成膜することで形成する。
【０１３０】
次いで、先に説明した第２のコンタクトプラグ３８，３９の形成方法と同様な手法により、第２の配線５１上に位置する第５の層間絶縁膜５２を貫通し、下端が第２の配線５１の上面と接続される第４のコンタクトプラグ５４を形成する。
【０１３１】
次いで、先に説明した第１の配線４１，４２の形成方法と同様な手法により、第５の層間絶縁膜５２の上面５２ａに、第４のコンタクトプラグ５４の上端と接続される第３の配線５６を形成する。
これにより、半導体基板１１の表面１１ａに、素子分離領域２５と、トランジスタ２６と、ライナー膜２７，３４と、第１の層間絶縁膜２８と、第２の層間絶縁膜２９と、第１のコンタクトプラグ３０と、局所配線３１，３２と、第３の層間絶縁膜３６と、第２のコンタクトプラグ３８，３９と、第１の配線４１，４２と、第４の層間絶縁膜４４と、第３のコンタクトプラグ４６，４７と、第２の配線４９，５１と、第５の層間絶縁膜５２と、第４のコンタクトプラグ５４と、第３の配線５６と、を有する回路素子層１５が形成される。
【０１３２】
次いで、第５の層間絶縁膜５２の上面５２ａに、第３の配線５６を覆う絶縁膜（例えば、シリコン酸窒化膜（ＳｉＯＮ膜）を成膜し、その後、フォトリソ技術及びドライエッチング技術により、該絶縁膜をパターニングして、第３の配線５６の上面５６ａを露出する開口部１６Ａを形成することで、該絶縁膜よりなり、開口部１６Ａを有する保護膜１６を形成する。
【０１３３】
次いで、図１７に示す工程では、開口部１６Ａ、及び開口部１６Ａの近傍に位置する保護膜１６の上面１６ａに、シード層６１と、Ｃｕバンプ６２と、表面金属膜６３と、が順次積層された表面バンプ電極１７を形成する。表面バンプ電極１７は、セミアディティブ法により形成する。
【０１３４】
この場合、具体的には、以下の方法により、表面バンプ電極１７を形成する。始めに、開口部１６Ａの内面、及び保護膜１６の上面１６ａを覆うシード層６１を形成する。シード層６１は、例えば、スパッタ法により、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、を順次積層させることで形成する。
【０１３５】
次いで、シード層６１上に、開口部（図示せず）を有しためっき用レジスト膜（図示せず）を形成する。該開口部は、表面バンプ電極１７の形成領域に対応する保護膜１６及び第３の配線５６の上面５６ａを露出するように形成する。
次いで、シード層６１を給電層とする電解めっき法により、開口部（図示せず）に露出された第３の配線５６の上面５６ａに、Ｃｕめっき膜を析出成長させることで、Ｃｕめっき膜よりなるＣｕバンプ６２を形成する。Ｃｕバンプ６２の高さは、例えば、１０〜１２μｍとすることができる。
【０１３６】
次いで、電解めっき法により、Ｃｕバンプ６２の上面に、表面金属膜６３を形成する。具体的には、表面金属膜６３として、例えば、Ｓｎ−Ａｇめっき膜、或いはＡｕ−Ｎｉめっき膜を形成する。
その後、図示していないめっき用レジスト膜を除去する。次いで、該めっき用レジスト膜に覆われていた不要なシード層６１を除去することで、保護膜１６の上面１６ａを露出させる。これにより、保護膜１６の上面１６ａから突出する表面バンプ電極１７が形成される。
【０１３７】
次いで、図１８に示す工程では、半導体基板１１の裏面１１ｂ側から、半導体基板１１を研磨（或いは、研削）することで、半導体基板１１を薄板化する。
このとき、薄板化された半導体基板１１の裏面１１ｂから第１の絶縁リング１３が露出されるように研磨（或いは、研削）を行う。薄板化後の半導体基板１１の厚さは、例えば、５０μｍ以下（具体的には、例えば、４０μｍ）にする。
【０１３８】
次いで、半導体基板１１の裏面１１ｂ、及び裏面１１ｂから露出された第１の絶縁リング１３の面を覆う裏面絶縁膜１８を形成する。
具体的には、例えば、ＣＶＤ法により、厚さ２００〜４００ｎｍの窒化シリコン膜（ＳｉＮ膜）を成膜することで、裏面絶縁膜１８を形成する。
【０１３９】
次いで、図１９に示す工程では、先に説明した第１の分離溝２３の形成方法（言い換えれば、第１の実施の形態で説明した第１の分離溝３Ａの形成方法）と同様な手法を用いて、半導体基板１１の裏面１１ｂ側から半導体基板１１及び裏面絶縁膜１８をエッチングすることで、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる形状とされ、局所配線３２の下面３２ａを露出する貫通電極用孔６５を形成する。
【０１４０】
貫通電極用孔６５は、順テーパー形状とされた第１の分離溝２３をエッチングする側（半導体基板１１の表面１１ａ側）とは反対の半導体基板１１の裏面１１ｂ側から、第１の分離溝２３を形成する際と同じエッチング条件を用いて形成することで、逆テーパー形状となる。
【０１４１】
半導体基板１１の表面１１ａに露出された貫通電極用孔６５の一方の端の開口径は、例えば、５μｍとすることができる。この場合、半導体基板１１の裏面１１ｂに露出された貫通電極用孔６５の他方の端の開口径は、例えば、１０μｍとすることができる。
【０１４２】
次いで、貫通電極用孔６６の内面及び裏面絶縁膜１８の下面１８ａを覆う第１の導電膜６６を形成する。このとき、第１の導電膜６６は、貫通電極用孔６５を埋め込まない厚さで形成する。
第１の導電膜６６は、シード層であり、例えば、スパッタ法により、チタン膜（Ｔｉ膜）と、銅膜（Ｃｕ膜）と、が順次積層された積層膜を用いることができる。
【０１４３】
次いで、第１の導電膜６６の表面を覆うと共に、第１の導電膜６６を介して、貫通電極用溝６５を埋め込む第２の導電膜６７を形成する。具体的には、第１の導電膜６６上に、裏面バンプ電極２１の形成領域を露出する開口部（図示せず）を有しためっき用マスク（図示せず）を形成する。次いで、該開口部に露出された第１の導電膜６７の表面に、第２の導電膜６７となるＣｕめっき膜を形成する。
【０１４４】
次いで、第２の導電膜６７の下面６７ａを覆う裏面金属膜７２を形成する。具体的には、電解めっき法により、Ｎｉめっき膜と、Ａｕめっき膜と、を順次形成させることで、Ｎｉ／Ａｕ積層膜よりなる裏面金属膜７２を形成する。なお、裏面金属膜７２として、Ｓｕ―Ａｇめっき膜を形成してもよい。
次いで、めっき用マスク（図示せず）を除去し、その後、めっき用マスク（図示せず）で覆われていた第１の導電膜６６を選択的に除去する。
【０１４５】
これにより、貫通電極用孔６５を埋め込むと共に、第１及び第２の導電膜６６，６７よりなる貫通電極１９と、貫通電極１９と一体に形成されると共に、保護膜１８の下面１８ａに配置され、第１及び第２の導電膜６６，６７、及び裏面金属膜７２よりなる裏面バンプ電極２１と、が一括形成される。
【０１４６】
上記貫通電極１９は、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の側壁１３ａ少なくとも一部と対向し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなるように形成される。
つまり、貫通電極１９の側壁１９Ａは、逆テーパー形状に形成され、貫通電極１９の側壁１９Ａは、順テーパー形状とされた第１の絶縁リング１３の側壁１３Ａに近接して配置される。
【０１４７】
第１の絶縁リング１３の側壁１３Ａと半導体基板１１の裏面１１ｂとが成す角度θ１が５０〜８９度の場合、貫通電極１９の側壁１９Ａと半導体基板１１の表面１１ａとが成す角度θ２は、例えば、５０〜８９度の範囲内に設定することができる。
【０１４８】
第２の実施の形態の半導体装置の製造方法によれば、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が狭くなり、かつリング状とされた第１の絶縁リング１３を形成し、次いで、第１の絶縁リング１３が形成された半導体基板１１表面１１ａに、回路素子層１５を形成し、次いで、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の少なくとも一部と対向し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる貫通電極１９を形成することにより、半導体装置１０の微細化が進展した場合でも貫通電極１９を構成する第１及び第２の導電膜６６，６７、及び第１の絶縁リング１３を構成する第１の絶縁膜２４の埋め込み性を向上させることが可能になると共に、貫通電極１９の側壁１９Ａと第１の絶縁リング１３の側壁１３Ａとを近接して配置することが可能となる。
【０１４９】
これにより、貫通電極１９を構成する第１及び第２の導電膜６６，６７、及び第１の絶縁リング１３を構成する第１の絶縁膜２４の埋め込み性の低下を抑制した上で、貫通電極１９及び第１の絶縁リング１３が形成される領域を小型化することが可能となるので、半導体装置１０の小型化（具体的には、半導体基板１１の面方向における小型化）を図ることができ、かつ第１の絶縁リング１３で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【０１５０】
（第３の実施の形態）
図２０は、本発明の第３の実施の形態に係る半導体装置の主要部を示す断面図である。なお、図２０において、図１１に示す第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
また、図２０では、１つの貫通電極１９のみを図示したが、実際の半導体装置８０では、小型化及び高密度化の観点から、複数の貫通電極１９が狭ピッチで近接して配置されている。
【０１５１】
図２０を参照するに、第３の実施の形態の半導体装置８０は、第１の実施の形態の半導体装置１０の構成に、さらに、第２の絶縁リング８２を設けた以外は、半導体装置１０と同様な構成とされている。
【０１５２】
第２の絶縁リング８２は、逆テーパー形状とされたリング状の第２の分離溝８３と、第２の絶縁膜８４と、を有する。
第２の分離溝８３は、第１の絶縁リング１３の外側に形成されており、第１の絶縁リング１３を連続して囲むように半導体基板１１を貫通している。第２の分離溝８３は、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向するように配置されている。
【０１５３】
第２の絶縁膜８４は、第２の分離溝８３を埋め込むように配置されている。第２の絶縁膜８４としては、例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）の単層、或いは、これらの膜の積層膜等を用いることができる。
【０１５４】
第２の絶縁リング８２は、第１の絶縁リング１３を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなるように構成されている。
また、第２の絶縁リング８２は、半導体基板１１の厚さ方向において、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向するように配置されている。
【０１５５】
また、第２の絶縁リング８２の側壁８２Ａは、逆テーパー形状とされている。第２の絶縁リング８２の側壁８２Ａと半導体基板１１の表面１１ａとが成す角度θ３は、例えば、５０〜８９度の範囲内に設定することができる。
【０１５６】
第３の実施の形態の半導体装置によれば、第１の絶縁リング１３を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなるように構成され、さらに、半導体基板１１の厚さ方向において、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向する第２の絶縁リング８２を設けることにより、第１の絶縁リング１３のみを設けた場合と比較して、デバイス形成領域Ｂを構成する部分の半導体基板１１と貫通電極１９との間の絶縁性の向上、及び寄生容量の削減が可能となる。
【０１５７】
また、第３の実施の形態の半導体装置８０は、第２の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、半導体装置８０の小型化を図ることができると共に、第１及び第２の絶縁リング１３，８２で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【０１５８】
図２１は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
次に、主に、図２１を参照して、第３の実施の形態の半導体装置８０の製造方法について説明する。
【０１５９】
始めに、第２の実施の形態で説明した図１２〜図１７に示す工程と同様な処理を行うことで、図１７に示す構造体を形成する。
次いで、半導体基板１１の裏面１１ｂ側から、半導体基板１１を研磨（或いは、研削）することで、半導体基板１１を薄板化する。
【０１６０】
このとき、薄板化された半導体基板１１の裏面１１ｂから第１の絶縁リング１３が露出されるように研磨（或いは、研削）を行う。薄板化後の半導体基板１１の厚さは、例えば、５０μｍ以下（具体的には、例えば、４０μｍ）にする。
【０１６１】
次いで、半導体基板１１の裏面１１ｂ側から、半導体基板１１の厚さ方向Ａにおいて、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向するように、第１の絶縁リング１３を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなる第２の絶縁リング８２を形成する。
【０１６２】
具体的には、半導体基板１１の裏面１１ｂ側から、第１の分離溝２３の形成方法と同様な手法により、半導体基板１１をエッチングすることで、半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広く、かつリング状とされた第２の分離溝８３を形成する。
【０１６３】
次いで、第２の分離溝８３を第２の絶縁膜８４で埋め込む。これによち、第２の分離溝８３及び第２の絶縁膜８４よりなる第２の絶縁リング８２が形成される。
第２の絶縁膜８４は、例えば、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ２膜）を成膜することで形成する。
【０１６４】
このとき、第２の絶縁膜８４が成膜（堆積）される側の第２の分離溝８３の断面積が拡大しているため、第２の絶縁膜８４が堆積する際に、半導体基板１１の裏面１１ｂ側に位置する第２の分離溝８３において第２の絶縁膜８４の閉塞現象の発生を抑制することが可能となる。したがって、第２の分離溝８３を埋め込む第２の絶縁膜８４に、空洞（ボイド）が発生することを抑制できる。
【０１６５】
第２の絶縁リング８２の側壁８２Ａは、逆テーパー形状とされている。第２の絶縁リング８２の側壁８２Ａと半導体基板１１の表面１１ａとが成す角度θ３は、例えば、５０〜８９度の範囲内に設定することができる。
【０１６６】
次いで、半導体基板１１の裏面１１ｂに、第２の実施の形態で説明した図１８に示す裏面絶縁膜１８を形成する。なお、裏面絶縁膜１８は、図１８で説明した方法を用いて形成する。
その後、第２の実施の形態で説明した図１９に示す工程と同様な処理を行うことで、図２０に示す第３の実施の形態の半導体装置８０が製造される。
【０１６７】
第３の実施の形態の半導体装置によれば、第１の絶縁リング１３を囲むように半導体基板１１を貫通し、かつ半導体基板１１の表面１１ａ側から半導体基板１１の裏面１１ｂ側に向かうにつれて幅が広くなるように構成され、さらに、半導体基板１１の厚さ方向において、第１の絶縁リング１３の側壁１３Ａの少なくとも一部と対向する第２の絶縁リング８２を形成することにより、第１の絶縁リング１３のみを設けた場合と比較して、デバイス形成領域Ｂを構成する部分の半導体基板１１と貫通電極１９との間の絶縁性の向上、及び寄生容量の削減が可能となる。
【０１６８】
また、第３の実施の形態の半導体装置８０の製造方法は、第２の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。具体的には、半導体装置８０の小型化を図ることができると共に、第１及び第２の絶縁リング１３，８２で囲まれた貫通電極１９を狭ピッチで複数配置することができる。
【０１６９】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１７０】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１７１】
１，１１…半導体基板、１ａ，１１ａ…表面、１ｂ，１１ｂ…裏面、２…エッチング用マスク、２ａ，１６ａ，２５ａ，２７ａ，２８ａ，２９ａ，３４ａ，３６ａ，４４ａ，５２ａ，５６ａ…上面、２Ａ…開口溝、３，１３…第１の絶縁リング、３ａ，３Ａａ，７ａ…側壁、３Ａ，２３…第１の分離溝、３Ａ−１…第１の開口溝、３Ａ−２…第２の開口溝、３Ａ−３…第３の開口溝、３Ｂ，２４…第１の絶縁膜、３−１ａ…底面、４，１６…保護膜、５，１５…回路素子層、５Ａ，３１，３２…局所配線、６，１８…裏面絶縁膜、７…貫通電極、７Ａ，６５…貫通電極用孔、７Ｂ…導電膜、８，１０，８０…半導体装置、１３Ａ，１９Ａ，２３ａ，８２Ａ…側壁、１６Ａ…開口部、１７…表面バンプ電極、１８ａ，３２ａ，６６ａ，６７ａ…下面、２１…裏面バンプ電極、２５…素子分離領域、２６…トランジスタ、２７，３４…ライナー膜、２８…第１の層間絶縁膜、２９…第２の層間絶縁膜、３０…第１のコンタクトプラグ、３６…第３の層間絶縁膜、３８，３９…第２のコンタクトプラグ、４１，４２…第１の配線、４４…第４の層間絶縁膜、４６，４７…第３のコンタクトプラグ、４９，５１…第２の配線、５２…第５の層間絶縁膜、５４…第４のコンタクトプラグ、５６…第３の配線、６１…シード層、６２…Ｃｕバンプ、６３…表面金属膜、６６…第１の導電膜、６７…第２の導電膜、７２…裏面金属膜、８２…第２の絶縁リング、８３…第２の分離溝、８４…第２の絶縁膜、Ａ…厚さ方向、Ｂ…デバイス形成領域、Ｃ…貫通電極及び絶縁リング形成領域、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…深さ、Ｒ１，Ｒ２，Ｒ３…最大開口径、Ｔ１…所定時間、θ１，θ２，θ３…角度
【特許請求の範囲】
【請求項１】
回路素子層が形成される表面、及び裏面を有する半導体基板と、
前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、
前記貫通電極を囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなる第１の絶縁リングと、
を有し、
前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向するように、前記貫通電極を配置することを特徴とすることを特徴とする半導体装置。
【請求項２】
前記貫通電極の側壁は、逆テーパー形状であり、
前記第１の絶縁リングの側壁は、順テーパー形状であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の絶縁リングが、順テーパー形状とされたリング状の第１の分離溝と、該第１の分離溝を埋め込む第１の絶縁膜と、を含むことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１の絶縁リングを囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる第２の絶縁リングを有し、
前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向するように、前記第２の絶縁リングを配置することを特徴とすることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項５】
前記第２の絶縁リングが、逆テーパー形状とされたリング状の第２の分離溝と、該第２の分離溝を埋め込む第２の絶縁膜と、を含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなり、かつリング状とされた第１の絶縁リングを形成する工程と、
前記第１の絶縁リングが形成された前記半導体基板の表面に、回路素子層を形成する工程と、
前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記貫通電極は、該貫通電極の側壁が逆テーパー形状となるように形成し、
前記第１の絶縁リングは、該第１の絶縁リングの側壁が順テーパー形状となるように形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁リングは、前記半導体基板の表面側から、前記半導体基板をエッチングすることで、前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなり、かつリング状とされた第１の分離溝を形成し、その後、前記第１の分離溝を第１の絶縁膜で埋め込むことで形成することを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記貫通電極は、前記半導体基板の裏面側から前記半導体基板をエッチングすることで、前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極用孔を形成し、次いで、前記貫通電極用孔を導電膜で埋め込むことで形成することを特徴とする請求項６ないし８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記回路素子層を形成する工程と前記貫通電極を形成する工程との間に、前記半導体基板の裏面側から、前記半導体基板を薄板化する工程を有することを特徴とする請求項６ないし９のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板を薄板化する工程後、前記半導体基板の裏面側から、前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向するように、前記第１の絶縁リングを囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる第２の絶縁リングを形成する工程を有することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁リングは、前記半導体基板の裏面側から、前記半導体基板をエッチングすることで、前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広く、かつリング状とされた第２の分離溝を形成し、その後、前記第２の分離溝を第２の絶縁膜で埋め込むことで形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１】
回路素子層が形成される表面、及び裏面を有する半導体基板と、
前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、
前記貫通電極を囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなる第１の絶縁リングと、
を有し、
前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向するように、前記貫通電極を配置することを特徴とすることを特徴とする半導体装置。
【請求項２】
前記貫通電極の側壁は、逆テーパー形状であり、
前記第１の絶縁リングの側壁は、順テーパー形状であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の絶縁リングが、順テーパー形状とされたリング状の第１の分離溝と、該第１の分離溝を埋め込む第１の絶縁膜と、を含むことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１の絶縁リングを囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる第２の絶縁リングを有し、
前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向するように、前記第２の絶縁リングを配置することを特徴とすることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項５】
前記第２の絶縁リングが、逆テーパー形状とされたリング状の第２の分離溝と、該第２の分離溝を埋め込む第２の絶縁膜と、を含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなり、かつリング状とされた第１の絶縁リングを形成する工程と、
前記第１の絶縁リングが形成された前記半導体基板の表面に、回路素子層を形成する工程と、
前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記貫通電極は、該貫通電極の側壁が逆テーパー形状となるように形成し、
前記第１の絶縁リングは、該第１の絶縁リングの側壁が順テーパー形状となるように形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁リングは、前記半導体基板の表面側から、前記半導体基板をエッチングすることで、前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなり、かつリング状とされた第１の分離溝を形成し、その後、前記第１の分離溝を第１の絶縁膜で埋め込むことで形成することを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記貫通電極は、前記半導体基板の裏面側から前記半導体基板をエッチングすることで、前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極用孔を形成し、次いで、前記貫通電極用孔を導電膜で埋め込むことで形成することを特徴とする請求項６ないし８のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記回路素子層を形成する工程と前記貫通電極を形成する工程との間に、前記半導体基板の裏面側から、前記半導体基板を薄板化する工程を有することを特徴とする請求項６ないし９のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板を薄板化する工程後、前記半導体基板の裏面側から、前記半導体基板の厚さ方向において、前記第１の絶縁リングの少なくとも一部と対向するように、前記第１の絶縁リングを囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる第２の絶縁リングを形成する工程を有することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁リングは、前記半導体基板の裏面側から、前記半導体基板をエッチングすることで、前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広く、かつリング状とされた第２の分離溝を形成し、その後、前記第２の分離溝を第２の絶縁膜で埋め込むことで形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−４６００６（Ｐ２０１３−４６００６Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８４５７９（Ｐ２０１１−１８４５７９）
【出願日】平成２３年８月２６日（２０１１．８．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２６日（２０１１．８．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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