【課題】リーク電流が低く、電界効果移動度が高いなどの優れた特性を有するＴＦＴを備え、駆動回路を内蔵して部材点数を減らすことが可能な半導体装置において、駆動回路内部における腐食などの発生を防止する。
【解決手段】本発明の半導体装置においては、駆動回路を内蔵したＴＦＴアレイ基板１００に、ゲート電極２と、ゲート絶縁膜３と、結晶性半導体部分を含んでチャネル領域４ｃが形成される半導体層４と、チャネル領域４ｃを保護するチャネル保護膜５と、半導体層４に接続されたソース電極６及びドレイン電極７を備えたＴＦＴ、並びに、ゲート電極２と同層に形成された配線層２ａとソース電極６と同層に形成された配線層６ａを駆動回路内部においてコンタクトホール１３を介し直接接触させて接続させる配線変換部１２を備えるものである。 （もっと読む）

【解決手段】
各々が能動回路領域を含むチップの積層体において、多重チップ積層体内の複数のスルーシリコンビア（ＴＳＶ）開口をパターニングし、エッチングし、そして熱的伝導性材料で充填することによって、多重チップ積層体からの熱を熱的に伝導させるための複数のＴＳＶ構造が形成され、複数のＴＳＶ開口は、いずれの能動回路領域をも貫通せずに多重チップ積層体の実質的に全体を通って延びる第１の大きなＴＳＶ開口と、能動回路領域まで下に延びるが通過はしない第２の小さい開口と、を含む。 （もっと読む）

【課題】サイドウォールスペーサを利用してリソグラフィー解像限界未満のパターンと任意の寸法のパターンとが混在するパターンを形成する。
【解決手段】窒化シリコン層３上に形成されたポリシリコン層をパターニングすることによってメモリセルアレイ領域１ａにスリミングされたサイドウォールコア４を形成する。次に、サイドウォールコア４の少なくとも側面を覆う酸化シリコン層６、ポリシリコン層を順に成膜し、ポリシリコン層をエッチバックすることによって埋込ハードマスク７を形成する。その後、酸化シリコン層６をエッチングすることにより、サイドウォールコア４又は埋込ハードマスク７と重ならないメモリセルアレイ領域１ａ内の窒化シリコン層３と、目合わせモニタマーク８ｂと重なる周辺回路領域１ｂ内の窒化シリコン層３を露出させ、被エッチング部材としての窒化シリコン層３をパターニングする。 （もっと読む）

【課題】半導体記憶装置の製造において、パターン間隔を縮小し、レジスト膜厚、エッチング量等のバラツキに対応する。
【解決手段】半導体装置の製造方法は、基板上に被加工膜を形成する工程（ａ）、被加工膜上にレジスト膜を形成する工程（ｂ）、フォトマスクのマスクパターン２００ｂをレジスト膜に転写パターン２００ｃとして転写する工程（ｃ）、転写パターン２００ｃを加工する工程（ｄ）を含む。転写パターン２００ｃは、所定間隔を開けて端部同士が対向して直列に並ぶ第１及び第２の転写ラインパターン２０１ｃ及び２０２ｃと、これらに各々並列する第３及び第４の転写ラインパターン２０３ｃ及び２０４ｃと、第２及び第３の転写ラインパターン２０２ｃ及び２０３ｃの端部同士を接続する接続部２１２とを含む。工程（ｄ）にて、接続部２１２の少なくとも一部を除去し、第２及び第３の転写ラインパターン２０２ｃ及び２０３ｃを分離する。 （もっと読む）

【課題】側壁転写技術を使用したパターニングの加工性の向上を図る。
【解決手段】ゲート電極ＭＧを形成するための被加工膜８上にＣＶＤ法でカーボン膜９ａを形成し、続いてＳＯＧ膜を形成する。カーボン膜９ａをリソグラフィ技術によるレジストパターンでハーフエッチするとともに、幅寸法をＷａから半分のＷｂにスリミングして芯材パターン部９ｂを形成する。全面にアモルファスシリコン膜１４を形成し、エッチバック処理でスペーサパターン１４ａを形成し、これをマスクとして芯材パターン部９ｂと共にカーボン膜９ａをエッチングしてマスクパターン９を形成する。レジストを芯材パターンとして用いないので高温で加工ができ、加工性が向上する。 （もっと読む）

【課題】レジスト膜のスリミング時にその膜厚の消費を抑制する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体１１上に複数の絶縁層２５と複数の導電層ＷＬとを交互に積層して積層体を形成する工程と、積層体上にレジスト膜５０を形成する工程と、レジスト膜５０をマスクにして絶縁層２５及び導電層ＷＬをプラズマエッチングする工程と、ホウ素、リン及びヒ素の少なくとも１つを含むガスを用いたプラズマ処理により、レジスト膜５０の上面に、ホウ素、リン及びヒ素の少なくとも１つを含む硬化層５１を形成する工程と、レジスト膜５０の上面に硬化層５１が形成された状態で、酸素を含むガスを用いたプラズマ処理によりレジスト膜５０の平面サイズをスリミングする工程と、を備えた。 （もっと読む）

【課題】簡単な工程で絶縁膜、半導体膜、導電膜等のパターンを作製する方法、さらには、層間絶縁膜、平坦化膜、ゲート絶縁膜等の絶縁膜、配線、電極、端子等の導電膜、半導体膜等の半導体素子の各部位の膜、良好なマスクパターン、及びコンタクトホールを形成する方法を提案し、更には低コストで、スループットや歩留まりの高い半導体装置の作製方法を提供することを目的とする。
【解決手段】本発明の一は、膜上にぬれ性の低い１のマスクパターンを形成した後、第１のマスクパターンを介して、膜上にぬれ性の高い材料を塗布又は吐出して第２のマスクパターンを形成し、第１のマスクパターンを除去して、第２のマスクパターンをマスクとして第１の膜の一部を除去する。 （もっと読む）

【課題】銅を含む層とチタニウムを含む層とをエッチングする時に、非過水系のエッチング液を使用して工程の安定性を向上させる。
【解決手段】本発明は、薄膜トランジスタ表示板に対する発明であって、より詳細には、銅（Ｃｕ）とチタニウム（Ｔｉ）とをそれぞれ含む二重層配線に形成される薄膜トランジスタ表示板に関し、構造的にはチタニウムを含む層が銅を含む層より幅が広くて、チタニウムと銅とを共にエッチングする段階と、別にエッチングする段階とを含めて製造することを特徴とする。また、ゲート絶縁膜に段差が形成されている。 （もっと読む）

【課題】マイクロローディング効果を抑えつつ開口幅の異なる溝を同時に形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工部材１上の第１のマスク膜２上に、第１のアスペクト比を有する溝４ａを含む小開口パターン領域５ａと第１のアスペクト比よりも小さい第２のアスペクト比を有する溝４ｂを含む大開口パターン領域５ｂを含むパターンを有する第２のマスク膜３を積層する工程と、第２のマスク膜３のパターンを第１のマスク膜２に転写する工程と、小開口パターン領域５ａの第２のマスク膜３を選択的に除去する工程と、小開口パターン領域５ａの第２のマスク膜３を選択的に除去した後、第１のマスク膜２および第２のマスク膜３をマスクとして用いて被加工部材１にエッチングを施し、溝を形成する工程と、を含む。 （もっと読む）

【課題】フォトリソグラフィ法の露光解像限界未満のラインアンドスペースパターンとなる被加工膜のパターンの上層に、その被加工膜のパターンと接続するコンタクトを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に形成された第２の膜１４を、複数の線状部とそれぞれの線状部の一端に形成された線状部よりも幅の広い端部を有するパターンへと加工し、このパターンをスリミングして第１のパターン１６を形成し、第１のパターン１６の端部１４１ａ上を横断する第１の開口１８０を有する第２のパターンを形成し、第１の開口１８０内に露出する第２の膜１４をエッチングし、端部１４１ａを線状部１４０ａに近い第１の端部１４２ａと、線状部１４０ａと遠い第２の端部１４３ａとに分割することを含む。 （もっと読む）

歪み材料を有する半導体デバイスが開示される。特定の実施形態では、半導体デバイスは、第１ドレインと第１ソースとの間に第１ゲートを含む第１セルを含む。半導体デバイスはまた、第１セルに隣接する第２セルを含む。第２セルは、第２ドレインと第２ソースとの間に第２ゲートを含む。半導体デバイスはさらに、第１ソースと第２ソースとの間にシャロートレンチ分離領域を含む。第１ソースおよび第２ソース上の第１量の歪み材料は、第１ドレインおよび第２ドレイン上の第２量の歪み材料より多い。
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【課題】ＳＷＰにおいて、側壁部の形状の対称性を高め、被エッチング膜をエッチングするときの加工精度を向上させることができるマスクパターンの形成方法を提供する。
【解決手段】基板上の被エッチング膜の上に形成されたシリコン膜よりなる第１のライン部が配列したシリコン膜パターンの表面を等方的に被覆するように、カーボン膜を成膜する成膜工程Ｓ１８と、カーボン膜を第１のライン部の上部から除去すると共に、第１のライン部の側壁部として残存するように、カーボン膜をエッチバックするエッチバック工程Ｓ１９と、第１のライン部を除去し、側壁部が配列したマスクパターンを形成するシリコン膜除去工程Ｓ２０とを有する。 （もっと読む）

【課題】樹脂製のバンプコアの上に導電膜を形成したバンプを有する半導体装置の歩留まりを高くしつつ、バンプピッチを狭くする。
【解決手段】保護絶縁膜１２０上に感光性樹脂膜２１０を形成する。次いで、感光性樹脂膜２１０を露光及び現像することにより、保護絶縁膜１２０上に、第１の直線に沿って複数のバンプコアを形成する。次いで、複数のバンプコア上、複数の電極パッド１３０上、及び保護絶縁膜１２０上に導電膜を選択的に形成することにより、複数のバンプ、及び複数のバンプそれぞれをいずれかの電極パッド１３０に接続する複数の配線を形成する。そして複数のバンプコアを形成する工程において、多階調マスク５０を使用して感光性樹脂膜２１０を１回のみ露光することにより、バンプコアの側面のうち配線に面する領域を、第１の直線と交わる領域より傾斜を緩やかにする。 （もっと読む）

【課題】ＳＷＰによりマスクパターンを形成する場合に、反射防止膜のエッチング工程を省略し、マスクパターンのパターン倒れを防止することができるマスクパターンの形成方法を提供する。
【解決手段】レジストパターン列の表面を等方的に酸化シリコン膜で被覆するステップＳ１４と、レジストパターン列の間をカーボン膜で埋め込むと共に、上部をカーボン膜で被覆するステップＳ１５と、カーボン膜を、レジストパターン列の上部から除去すると共に、レジストパターン列の間に残存するようにエッチバック処理するステップＳ１６と、残存するカーボン膜を除去すると共に、レジストパターン列の上部を被覆する酸化シリコン膜をエッチバック処理するステップＳ１７と、レジストパターン列をアッシング処理し、中央部と、中央部を両側から挟む膜側壁部とを有する、酸化シリコン膜よりなる第１のマスクパターン列を形成するステップＳ１８とを有する。 （もっと読む）

【課題】 サブリソグラフィ・ピッチの構造体とリソグラフィ・ピッチの構造体との相互接続を形成する。
【解決手段】 サブリソグラフィ・ピッチを有する複数の導電線をリソグラフィでパターン形成し、複数の導電線の縦方向から４５度より小さい角度の線に沿って切断することができる。代わって、ホモポリマーと混合した共重合体を陥凹エリア内に入れて自己整合し、一定幅領域内にサブリソグラフィ・ピッチを有し、台形領域で隣接線間にリソグラフィ寸法を有する複数の導電線を形成することができる。さらに代わって、サブリソグラフィ・ピッチを有する第１の複数の導電線と、リソグラフィ・ピッチを有する第２の複数の導電線は、同じレベルでまたは異なるレベルで形成することができる。 （もっと読む）

【課題】半導体デバイスの小型化要求を満たす寸法の開口部をマスク層又は中間層に形成することができる制御性に優れた基板処理方法を提供する。
【解決手段】アモルファスカーボン膜５１、ＳｉＯＮ膜５２，ＢＡＲＣ膜５３及びフォトレジスト膜５４が順に積層されたウエハＷを処理する基板処理方法であって、ＣＨＦ_３ガスと、ＣＦ_３Ｉガスと、Ｈ_２ガス及びＮ_２ガスの混合ガスから生成されたプラズマによって、フォトレジスト膜５４の開口部５５のＣＤ値を縮小しつつ開口部底部のＳｉＯＮ膜をエッチングするシュリンクエッチングステップと、開口部５５の側壁面へのデポの堆積を促進させて各ＣＤ値のばらつきを吸収するばらつき吸収ステップと、開口部の内面に薄膜を形成して各開口部の開口幅を縮小させる開口幅縮小ステップとを１ステップで行う。 （もっと読む）

【課題】 ポリマの指向性自己組織化を利用するサブリソグラフィ構造の形成方法を提供する。
【解決手段】 ブロック・コポリマの自己組織化を含む方法であって、目標とするＣＤ（限界寸法）を有する開口部（１つ又は複数の基板内の）から開始して、ホールを規則的な配列又は任意の配列に形成する方法を説明する。重要なことに、形成されたホールの平均直径の百分率ばらつきは、最初の開口部の平均直径の百分率ばらつきより小さくなる。形成されたホール（又はビア）を下層の基板に転写することができ、次にこれらのホールを金属導体のような材料で埋め戻すことができる。本発明の好ましい態様は、２２ｎｍ以下の技術ノードにおいても、より狭いピッチ及びより優れたＣＤの均一性を有するビアの作成を可能にする。 （もっと読む）

【課題】 ブロック共重合体を用いて所定の位置にホール又はビアを有するデバイスを形成する方法を提供する。
【解決手段】 例えば、光リソグラフィを用いて、輪郭を付けられた凸状のセグメントによって与えられる断面を有する開口部を基板内に形成する。開口部の断面は、例えば、重なった円形領域によって与えることができる。側壁は、種々の点で隣接し、そこで突起を画定する。ブロック共重合体を含むポリマーの層を開口部及び基板の上に塗布し、自己集合させる。開口部内に個別分離ドメインが形成され、これらを除去してホールを形成し、これを下層の基板に転写することができる。これらのドメイン及びこれらの対応するホールの位置は、側壁及びそれらに付随する突起によって所定の位置に誘導される。これらのホールを隔てる距離は、何も側壁がない場合にブロック共重合体（及び何れかの添加剤）が自己集合したとする場合よりも大きく又は小さくすることができる。 （もっと読む）

【課題】貫通配線が断線しにくい信頼性の高い半導体装置１および半導体装置１の製造方法を提供する。
【解決手段】第１の主面１０Ａと第２の主面１０Ｂとを貫通する基板貫通孔１０Ｈが形成された半導体基板と、第１の主面１０Ａから離れるにしたがい開口が段階的に小さくなる層間膜貫通孔１３Ｈが形成された層間絶縁膜１３とデバイス１１と接続された再配線層１４とを有する多層配線層１５と、再配線層１４と接続され層間膜貫通孔１３Ｈの開口部を覆う電極パッド１６と、電極パッド１６から層間膜貫通孔１３Ｈの側壁および基板貫通孔１０Ｈの側壁を介して第２の主面１０Ｂ側まで配設された貫通配線１９と、第２の主面１０Ｂ側の貫通配線１９上に配設されたバンプ２１と、を具備する。 （もっと読む）