【課題】精密なエッチング制御を必要とすることなく、ビアホール構造を形成することを可能とするとともに、エッチング後の洗浄を容易にする。
【解決手段】半導体装置において、第１の基板１１と、第１の基板表面に形成された素子領域１２，１３と、素子領域と接続され、第１の基板１１上に形成された電極１４，１５，１６と、第１の基板１１と積層される第２の基板１７と、第２の基板１７を貫通し、電極上に配置されるビアホール１８ａ，１８ｂ，１８ｃと、ビアホール内に形成される金属層１９ａ，１９ｂ，１９ｃと、を備える。 （もっと読む）

【課題】高い表示品位を有する表示装置用の薄膜トランジスタ基板およびこれらを生産効率よく実現することができる製造方法を提供する。
【解決手段】基板１上の複数の部分に配設された半導体膜２と、半導体膜２上に、該半導体膜２と接し互いに離間して配設されたソース電極およびドレイン電極４と、半導体膜２、ソース電極３およびドレイン電極４を覆うゲート絶縁膜６と、ゲート絶縁膜６を介して、ソース電極３およびドレイン電極４の間に跨るように配設された、ゲート電極７とを有した薄膜トランジスタ２０１と、半導体膜２上に、該半導体膜と接して配設された補助容量電極１０と、下層に半導体膜２を有してソース電極から延在するソース配線３１と、ゲート電極７から延在するゲート配線７１と、ドレイン電極４に電気的に接続された画素電極９と、隣り合う画素の補助容量電極１０どうしを電気的に接続する、補助容量電極接続配線１２とを備えている。 （もっと読む）

【課題】チャネル領域に歪みを導入して半導体装置の特性を向上するとともに、応力印加膜に覆われたゲート配線の断線を防止する。
【解決手段】半導体装置は、第１の素子形成領域１０１に形成された第１の活性領域１０４と、第２の素子形成領域１０２に形成された第２の活性領域１０５と、第１の活性領域１０４上から第２の活性領域１０５上に亘って延伸するゲート配線１０３と、第１の活性領域１０４のうちゲート配線１０３の直下領域に形成された第１のチャネル領域８０と、第２の活性領域のうちゲート配線の直下領域に形成された第２のチャネル領域９０とを備える。ゲート配線１０３は、第１の活性領域１０４上に形成され、引張り応力又は圧縮応力である第１の応力を有する第１の領域１６４と、第１の領域１６４よりも緩和された第１の応力を有する第２の領域１６２とを有している。 （もっと読む）

【課題】レジスト膜の厚みを比較的小さくしてかつオーバーエッチングするパターン状金属膜の製造方法において、所望パターンの金属膜を安定的に製造することができる製造方法を提供する。
【解決手段】金属膜上にパターン状のレジスト膜を形成する工程（Ａ）、前記金属膜をエッチングする工程（Ｂ）を順次有するパターン状金属膜の製造方法であって、前記レジスト膜は厚みが５μｍ以下でかつ鉛筆硬度がＢ以下であり、前記工程（Ｂ）において前記レジスト膜の線幅１００％に対してパターン状金属膜の線幅が８０％以下となるようにオーバーエッチングする、パターン状金属膜の製造方法。 （もっと読む）

【課題】素子に不具合が生じることが抑制された電子デバイス、及び、その製造方法を提供する。
【解決手段】接合された２つの基板（１０，５０）に素子（２０，６０）と貫通電極（３０）とが形成されて成る電子デバイスであって、素子（２０，６０）は、２つの基板（１０，５０）の少なくとも一方に形成され、貫通電極（３０）は、２つの基板（１０，５０）の少なくとも一方に形成されており、貫通電極（３０）は、一方の基板（１０）における他方の基板（５０）との接合面（１０ａ）側から、その裏面（１０ｂ）まで除去されて成るトレンチ（３１）と、該トレンチ（３１）を構成する壁面の一部に形成された導電膜（３５）と、を有する。 （もっと読む）

【課題】ＣＤ（限界寸法）誤差を低減し、シュリンク処理の形状依存を補正できるパターン化フォトレジスト層を実現するコンピュータ読み取り可能な媒体を備えた装置を提供する。
【解決手段】媒体６１４は形状レイアウトを受信するためのコンピュータ読み取り可能なコードと、形状レイアウトに対してシュリンク補正を適用するためのコンピュータ読み取り可能なコードとを備える。シュリンク補正を適用するためのコンピュータ読み取り可能なコードは、パターン化層に形状を形成するための角切り欠き部を提供して、線の幅および長さ、形の修正などを調整する。 （もっと読む）

【課題】相互接続領域の具現が困難なパッドレイアウトを具現化し、オーバレイマージンを増大できる半導体素子の形成方法を提供する。
【解決手段】半導体基板に被食刻層、第1のハードマスク物質層、第1の分割パターン物質層及び第2のハードマスク物質層を形成して選択食刻し第2のハードマスクパターンを形成し、これをマスクとし第1の分割パターン物質層を食刻し第1の分割パターンを形成する。第1のハードマスク物質層の上部にスペーサ物質層及び第2の分割パターン物質層を形成し、第1の分割パターンが現われるまでスペーサ物質層及び第2の分割パターン物質層を部分食刻しスペーサ物質層を露出させ、複数の第1の分割パターン間に第2の分割パターンを形成し、第1、第2の分割パターンをマスクとしスペーサ物質層及び第1のハードマスク物質層を食刻し第1のハードマスクパターンを形成し、これをマスクとし被食刻層を食刻し微細パターンを形成する。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】貫通孔の側面のスキャロップ形状及びアンダーカットを修復する。
【解決手段】半導体装置は、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に配置され、前記第１の基板と前記第２の基板とを接着する接着層と、を備え、前記第２の基板及び前記接着層には、前記第２の基板及び前記接着層を貫通する貫通孔が形成されており、前記貫通孔の側面には、凹部が形成されており、前記凹部には、少なくとも有機骨格を有する樹脂が埋め込まれており、前記貫通孔の中には、導電体が形成されている。 （もっと読む）

【課題】半導体装置を構成する配線の信頼性向上を図る。
【解決手段】テトラメチルシランガスの流量を通常条件よりも下げて形成したＳｉＣＮ膜ＳＣＮ１（４ＭＳ↓）と、このＳｉＣＮ膜ＳＣＮ１（４ＭＳ↓）上に形成され、通常のテトラメチルシランガスの流量で形成したＳｉＣＮ膜ＳＣＮ２と、このＳｉＣＮ膜ＳＣＮ２上に形成されたＳｉＣＯ膜ＳＣＯからバリア絶縁膜を構成する。これにより、耐透水性の向上と低誘電率化をバランス良く実現することができる。 （もっと読む）

【課題】 はんだからなるバンプの形成工程中やフリップチップ実装時に、スズのようなはんだ成分がバンプ電極のアンダーバリアメタルを透過してその下のパッド電極と反応し、バンプとパッド電極間の接合信頼性が低下することを防止する。
【解決手段】 半導体基板１上に形成されたパッド電極３とはんだからなるバンプ８間にアンダーバリアメタル６が形成される。アンダーバリアメタル６は保護絶縁膜４に形成された開口５に露出するパッド電極３上から開口５周囲の保護絶縁膜４上までを被覆する。しかしバンプ８の底面はアンダーバリアメタル６より小さく、望ましくは開口５より小さく、且つ開口５内部領域の垂直上方に形成される。 （もっと読む）

【課題】対向するバンプ、パッド等を良好に接続し、接続部分の水平強度を高めるための半導体装置を提供する。
【解決手段】半導体基板２の上方に形成される第１絶縁膜１５と、第１絶縁膜１５内に形成される導電パターン１９と、第１絶縁膜１５上に形成される第２絶縁膜２１と、第２絶縁膜２１内に形成され、導電パターン１９に接続されるビアプラグ２４と、記ビアプラグ２４の上に接続され、開口部２５ａを有する電極パッド２５と、第２絶縁膜２１内でビアプラグ２４の周辺に形成される内部空間２１ａとを有し、電極パッド２５上面及び開口部２５ａ内には外部の突起状電極５８が接続される。 （もっと読む）

【課題】実施形態によれば、芯材除去後の側壁材の倒れを防ぐ半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、上端と下端との間にくびれた部分を有する芯材２０を、下地層上に形成する工程を備えている。また、半導体装置の製造方法は、芯材２０の側壁に、芯材２０とは異なる材料の側壁材１６を形成する工程を備えている。また、半導体装置の製造方法は、芯材２０を除去して、側壁材１６を下地層上に残す工程を備えている。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】絶縁膜を貫通するコンタクトプラグの抵抗を改善させられる半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に形成されたコンタクトプラグと、前記コンタクトホール内で前記コンタクトプラグの上部側壁を部分的に覆うスペーサと、を含む。 （もっと読む）

【課題】レジストの膜減りによって残すべき配線がエッチングされることを防止すると共に、露光機による配線パターニング時のフォーカスずれを抑制し、配線の線幅にバラツキが生じることを防止する。
【解決手段】スクライブライン内において、スクライブラインの両側では層間絶縁膜２、４、６が存在せず半導体基板１の表面が露出する領域を設け、スクライブラインの中央位置、つまり溝Ｔの間に挟まれた領域には層間絶縁膜２、４、６を残す。これにより、スクライブラインとチップとの境界位置近傍において、第３配線層７を形成する際のマスクとして用いるレジスト２１が膜減りすることを抑制できる。したがって、レジスト２１の膜減りによって残すべき配線がエッチングされることを防止できると共に、露光機による第３配線層７のパターニング時のフォーカスずれを抑制でき、第３配線層７の線幅にバラツキが生じることを防止することが可能となる。 （もっと読む）

【課題】間便に所望の形状のパターンを得ることのできる多層薄膜パターン及び表示装置の製造方法を提供すること。
【解決手段】基板上に層間絶縁膜１を形成する工程と、層間絶縁膜１上に導電性を有する第１の薄膜２を形成する工程と、第１の薄膜２上に第２の薄膜３を形成する工程と、第２の薄膜３上に、複数階調露光によって膜厚差を有するレジストパターン５を形成する工程と、膜厚差を有するレジストパターン５を介して、第２の薄膜３及び第１の薄膜２をエッチングして、レジストパターンの存在しない領域の層間絶縁膜１を露出させる工程と、膜厚差を有するレジストパターン５をアッシングして、レジストパターンの薄膜部５ｂを除去する工程と、薄膜部５ｂが除去されたレジストパターン５ｃを介して、第２の薄膜３をエッチングする工程と、を順次実施する。 （もっと読む）

【課題】少なくともフォトマスクの枚数を増加させることなく、積層構造の下部の導電層が露出するように該導電層上の絶縁膜に対する開口部の形成方法を提供する。
【解決手段】開口部が設けられる部分の積層構造の下部の導電層を、該開口部を形成するフォトマスクと同一のフォトマスクを用いて形成されたエッチングマスクにより予め露出させ、その後保護絶縁膜を形成し、前記積層構造の上部の導電層が開口部において露出されないように、保護絶縁膜に開口部を形成する。このような開口部の形成方法は、半導体装置の作製方法に適用することができる。 （もっと読む）

【課題】パターン疎密差の影響を受けないハードマスク形成法を提供する。
【解決手段】基板１０１上に、第１から第３の膜１１１，１１２，１１３およびレジスト層１１４を形成した後、疎部Ｒ１と密部Ｒ２が存在するパターンを前記レジスト層に形成して前記第３の膜をエッチングする。次に、前記第３の膜及び前記レジスト層をマスクとして、密部Ｒ２内では前記第２の膜が残存するが、疎部Ｒ１内では前記第１の膜が露出するまで、前記第２の膜を除去する。その後Ｃ_XＦ_YＨ_Zガスを使用して、第５の膜１１５を、疎部Ｒ１内に露出した前記第１の膜上に第１の膜厚Ｔ１で形成し、密部Ｒ２内に残存する前記第２の膜上には膜厚Ｔ１よりも薄い第２の膜厚Ｔ２で形成する。膜厚Ｔ１の前記第５の膜で疎部Ｒ１内に露出した前記第１の膜を保護しながら密部Ｒ２内に残存する前記第２の膜を除去し、最後に、前記第３から第５の膜を除去して前記第２の膜をハードマスクとする。 （もっと読む）

【課題】配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を提供する。
【解決手段】半導体装置１が備える基板４上の所定の層内に、第１の配線３が複数本並べられて設けられている。各第１の配線３は、それらの並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されている。それとともに、各第１の配線３は、隣接するそれぞれの一端部３ａが並べられた方向と直交する方向において互いにずれた位置に配置されている。 （もっと読む）